KR20170048615A - 반도체 발광소자의 제조 방법 - Google Patents

반도체 발광소자의 제조 방법 Download PDF

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Abstract

반도체 발광소자 제조 방법 및 반도체 발광소자에 있어서, 상기 방법은 제1 기판(20)을 제공하는 단계; 반도체 외연 적층(110)을 제공하는 단계; 제1 기판(20) 및 반도체 외연 적층(110)을 접착하는 제1 접착층(135)을 제공하는 단계; 반도체 외연 적층(110)을 복수의 외연 유닛으로 패턴화하여 제1 기판(20)으로부터 서로 분리시키는 단계; 표면을 갖는 제2 기판(30)을 제공하는 단계; 상기 복수의 제2 외연 유닛을 제2 기판(30)의 표면으로 전이시키는 단계; 복수의 제1 반도체 발광소자를 형성하도록 제1 기판(20)을 절단하고 복수의 제2 반도체 발광소자를 형성하도록 제2 기판(30)을 절단하는 단계를 포함한다. 복수의 외연 유닛은 복수의 제1 외연 유닛(201)과 복수의 제2 외연 유닛(202)을 포함한다. 각각의 제1 외연 유닛(201)은 제1 기하 형상 및 제1 면적을 가지고, 각각의 제2 외연 유닛(202)은 제2 기하 형상 및 제2 면적을 가진다. 제1 기하 형상과 제2 기하 형상이 서로 다르거나 또는 제1 면적과 제2 면적이 서로 다르다.

Description

반도체 발광소자의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR LIGHT EMITTING ELEMENT}
본 발명은 반도체 발광소자의 제조 방법에 관한 것으로, 특히 단일 기판상에 2종의 서로 다른 반도체 외연 적층을 형성하는 반도체 발광소자의 제조 방법에 관한 것이다.
과학 기술이 급속히 변화함에 따라, 반도체 발광소자는 정보의 전송 및 에너지의 전환에서 매우 큰 공헌을 하고 있다. 시스템의 운용을 예를 들면, 광섬유 통신, 광기억 및 군사 시스템 등에서 반도체 발광소자는 모두 작용을 발휘하고 있다. 에너지의 전환 방식으로 구분하면, 반도체 발광소자는 일반적으로 3가지 종류, 즉 발광 다이오드 및 레이저 다이오드와 같은 전기 에너지를 방사광으로 전환하는 것; 광 검출기와 같은 광 신호를 전기 신호로 전환하는 것; 태양 전지와 같은 빛의 복사 에너지를 전기 에너지로 전환하는 것으로 나눌 수 있다.
반도체 발광소자에서, 성장 기판은 매우 중요한 역할을 맡고 있다. 반도체 발광소자 형성에 필요한 반도체 외연 구조는 모두 기판의 위에 성장되고, 기판을 통해 지지된다. 따라서, 적합한 성장 기판을 선택하는 것은 반도체 발광소자에서 소자 성장 품질을 결정하는 중요한 요소이다.
그러나, 좋은 소자 성장 기판이 반드시 좋은 소자 탑재 기판인 것은 아니다. 발광다이오드를 예로 들면, 종래의 적색광 소자 제조 과정에서 소자의 성장 품질을 향상시키기 위해, 격자 매개변수가 반도체 외연 구조와 비교적 근접하나 불투명한 GaAs 기판을 성장 기판으로 선택할 수 있다. 그러나, 발광을 작동 목적으로 하는 발광 다이오드는 작동 과정에서 불투명한 성장 기판에 의해 소자의 발광 효율이 저하될 수 있다.
반도체 발광소자의 성장 기판과 탑재 기판에 대한 서로 다른 필요 조건의 요구를 만족시키기 위하여, 기판의 전이 기술이 나타났다. 즉, 반도체 외연 구조를 먼저 성장 기판에 성장시킨 다음, 성장이 완성된 반도체 외연 구조를 탑재 기판으로 전이시켜, 후속의 소자 작동을 편리하게 한다. 반도체 외연 구조와 탑재 기판을 결합시킨 후, 원래의 성장 기판을 제거하는 것은 전이 기술의 관건 중 하나이다.
성장 기판의 제거 방식은 주로 원래의 성장 기판을 식각액으로 식각하여 용해시키는 방식, 물리적 방식으로 절단 마모하는 방식 또는 사전에 성장 기판과 반도체 외연 구조 사이에 희생층을 생성한 다음, 식각에 의해 희생층을 제거하여 성장 기판과 반도체를 분리하는 방식을 포함한다. 그러나, 식각액으로 기판을 용해시키는 방식이든 물리적으로 절단하여 기판을 마모하는 방식이든 모두 원래의 성장 기판에 대한 파괴에 해당한다. 성장 기판은 재이용될 수 없고, 환경 보호 및 에너지 절약을 강조하는 현대에서는 재료의 낭비다. 그러나, 희생층 구조를 사용하여 분리한다면, 반도체 발광소자의 경우 효과적인 선택적 전이를 어떻게 진행할 것인지가 현재 연구해야 하는 방향 중 하나이다.
본 발명은 상기 문제점을 감안하여 이루어진 발명이다.
본 발명은 제1 기판을 제공하는 단계, 반도체 외연 적층을 제공하는 단계, 제1 기판 및 상기 반도체 외연 적층을 접착하는 제1 접착층을 제공하는 단계, 각각 제1 기하형상과 제1 면적을 가지는 복수의 제1 외연 유닛과 각각 제2 기하형상과 제2 면적을 가지는 복수의 제2 외연 유닛을 포함하는 복수의 외연 유닛으로 반도체 외연 적층을 패턴화하여 제1 기판으로부터 서로 분리시키는 단계, 표면을 갖는 제2 기판을 제공하는 단계, 상기 복수의 제2 외연 유닛을 제2 기판의 표면으로 전이시키는 단계, 각각 적어도 하나의 상기 제1 외연 유닛을 포함하는 복수의 제1 반도체 발광소자를 형성하도록 제1 기판을 절단하는 단계, 및 각각 적어도 하나의 상기 제2 외연 유닛을 포함하는 복수의 제2 반도체 발광소자를 형성하도록 제2 기판을 절단하는 단계를 포함하고, 상기 제1 기하 형상과 상기 제2 기하 형상이 서로 다르거나 또는 상기 제1 면적과 상기 제2 면적이 서로 다른 반도체 발광소자의 제조 방법을 제공한다.
또한 본 발명은 기판, 기판 상에 위치하는 반도체 외연 적층, 반도체 외연 적층과 전기적으로 연결되는 제1 전극을 포함하고, 기판에 수직되는 방향에서 보면, 기판의 반도체 외연 적층에 의해 덮여지지 않은 부분은 대체적으로 반도체 외연 적층에 의해 복수의 영역으로 나뉘는 반도체 발광소자를 제공한다.
도 1a은 측면 구조도이며, 본 발명의 제1 실시예 중 반도체 발광소자의 제1 제조 단계에 따른 측면 구조도를 나타낸다.
도 1b는 측면 구조도이며, 본 발명의 제1 실시예 중 반도체 발광소자의 제2 제조 단계에 따른 측면 구조도를 나타낸다.
도 1c는 측면 구조도이며, 본 발명의 제1 실시예 중 반도체 발광소자의 제3 제조 단계에 따른 측면 구조도를 나타낸다.
도 1d는 측면 구조도이며, 본 발명의 제1 실시예 중 반도체 발광소자의 제4 제조 단계에 따른 측면 구조도를 나타낸다.
도 1e는 측면 구조도이며, 본 발명의 제1 실시예 중 반도체 발광소자의 제5 제조 단계에 따른 측면 구조도를 나타낸다.
도 1f는 측면 구조도이며, 본 발명의 제1 실시예 중 반도체 발광소자의 제6 제조 단계에 따른 측면 구조도를 나타낸다.
도 1g는 측면 구조도이며, 본 발명의 제1 실시예 중 반도체 발광소자의 제7 제조 단계에 따른 측면 구조도 1을 나타낸다.
도 1h는 측면 구조도이며, 본 발명의 제1 실시예 중 반도체 발광소자의 제7 제조 단계에 따른 측면 구조도 2를 나타낸다.
도 2a는 측면 구조도이며, 본 발명의 제2 실시예 중 반도체 발광소자의 제1 제조 단계에 따른 측면 구조도를 나타낸다.
도 2b는 측면 구조도이며, 본 발명의 제2 실시예 중 반도체 발광소자의 제2 제조 단계에 따른 측면 구조도를 나타낸다.
도 2c는 측면 구조도이며, 본 발명의 제2 실시예 중 반도체 발광소자의 제3 제조 단계에 따른 측면 구조도를 나타낸다.
도 2d는 측면 구조도이며, 본 발명의 제2 실시예 중 반도체 발광소자의 제4 제조 단계에 따른 측면 구조도를 나타낸다.
도 2e는 측면 구조도이며, 본 발명의 제2 실시예 중 반도체 발광소자의 제5 제조 단계에 따른 측면 구조도를 나타낸다.
도 2f는 측면 구조도이며, 본 발명의 제2 실시예 중 반도체 발광소자의 제6 제조 단계에 따른 측면 구조도를 나타낸다.
도 2g는 측면 구조도이며, 본 발명의 제2 실시예 중 반도체 발광소자의 제7 제조 단계에 따른 측면 구조도 1을 나타낸다.
도 2h는 측면 구조도이며, 본 발명의 제2 실시예 중 반도체 발광소자의 제7 제조 단계에 따른 측면 구조도 2를 나타낸다.
도 3a는 평면 구조도이며, 본 발명의 제1 실시예 중 반도체 발광소자의 제7 제조 단계에 대응되는 평면 구조도 1를 나타낸다.
도 3b는 측면 구조도이며, 본 발명의 제1 실시예의 제8 제조 단계 중 제1 반도체 발광소자에 대응되는 측면 구조도를 나타낸다.
도 3c는 평면 구조도이며, 본 발명의 제1 실시예의 제8 제조 단계 중 제1 반도체 발광소자에 대응되는 평면 구조도를 나타낸다.
도 4a는 평면 구조도이며, 본 발명의 제1 실시예 중 반도체 발광소자의 제7 제조 단계에 대응되는 평면 구조도 2를 나타낸다.
도 4b는 측면 구조도이며, 본 발명의 제1 실시예의 제8 제조 단계 중 제2 반도체 발광소자에 대응되는 측면 구조도를 나타낸다.
도 4c는 평면 구조도이며, 본 발명의 제1 실시예의 제8 제조 단계 중 제2 반도체 발광소자에 대응되는 평면 구조도를 나타낸다.
도 5a는 평면 구조도이며, 본 발명의 제1 실시예의 고압식 싱글칩 발광다이오드의 제2 제조 단계에 대응되는 평면 구조도를 나타낸다.
도 5b는 측면 구조도이며, 본 발명의 제1 실시예의 고압식 싱글칩 발광다이오드의 제2 제조 단계에 대응되는 측면 구조도를 나타낸다.
도 6a는 측면 구조도이며, 본 발명의 제3 실시예의 패키징 형식 반도체 발광소자의 제1 제조 단계에 대응되는 측면 구조도를 나타낸다.
도 6b는 측면 구조도이며, 본 발명의 제3 실시예의 패키징 형식 반도체 발광소자의 제2 제조 단계에 대응되는 측면 구조도를 나타낸다.
도 6c는 측면 구조도이며, 본 발명의 제3 실시예의 패키징 형식 반도체 발광소자의 제3 제조 단계에 대응되는 측면 구조도를 나타낸다.
도 6d는 측면 구조도이며, 본 발명의 제3 실시예의 패키징 형식 반도체 발광소자의 제4 제조 단계에 대응되는 측면 구조도를 나타낸다.
도 6e는 측면 구조도이며, 본 발명의 제3 실시예의 패키징 형식 반도체 발광소자의 제5 제조 단계에 대응되는 측면 구조도를 나타낸다.
도 7은 평면 구조도이며, 본 발명의 제1 실시예 중 반도체 발광소자의 제6 제조단계에 대응되는 평면 구조도를 나타낸다.
도 8은 평면 구조도이며, 본 발명의 제3 실시예의 패키징 형식 반도체 발광소자의 제5 제조 단계에 대응되는 평면 구조도를 나타낸다.
도 9는 평면 구조도이며, 본 발명의 제4 실시예 중 반도체 발광소자의 제1 제조 단계에 대응되는 평면 구조도를 나타낸다.
도 10a는 사시 구조도이며, 본 발명의 제4 실시예 중 반도체 발광소자의 제2 제조 단계에 대응되는 사시 구조도를 나타낸다.
도 10b는 사시 구조도이며, 본 발명의 제4 실시예 중 반도체 발광소자의 제2 제조 단계에 대응되는 사시 구조도를 나타낸다.
도 11a는 측면 구조도이며, 본 발명의 제5 실시예 중 반도체 발광소자의 제1 제조 단계에 대응되는 측면 구조도를 나타낸다.
도 11b는 측면 구조도이며, 본 발명의 제5 실시예 중 반도체 발광소자의 제2 제조 단계에 대응되는 측면 구조도를 나타낸다.
도 11c는 측면 구조도이며, 본 발명의 제5 실시예 중 반도체 발광소자의 제3 제조 단계에 대응되는 측면 구조도를 나타낸다.
도 11d는 측면 구조도이며, 본 발명의 제5 실시예 중 반도체 발광소자의 제4 제조 단계에 대응되는 측면 구조도를 나타낸다.
도 11e는 측면 구조도이며, 본 발명의 제5 실시예 중 반도체 발광소자의 제5 제조 단계에 대응되는 측면 구조도를 나타낸다.
도 12a는 측면 구조도이며, 종래의 플립칩형 발광다이오드의 측면 구조도를 나타낸다.
도 12b는 측면 구조도이며, 본 발명의 제1 실시예의 플립칩형 발광다이오드에 따른 측면 구조도를 나타낸다.
도 13은 사시 구조도이며, 본 발명의 제4 실시예 중 반도체 발광소자의 제1 제조 단계에 대응되는 사시 구조도를 나타낸다.
도 14a는 평면 구조도이며, 본 발명의 제4 실시예에서 제조된 반도체 발광소자에 대응되는 평면 구조도를 나타낸다.
도 14b는 사시 구조도이며, 본 발명의 제4 실시예에서 제조된 반도체 발광소자에 대응되는 사시 구조도를 나타낸다.
도 14c는 평면 구조도이며, 본 발명의 제4 실시예에서 제조된 다른 반도체 발광소자에 대응되는 평면 구조도를 나타낸다.
도 14d는 사시 구조도이며, 본 발명의 제4 실시예에서 제조된 다른 반도체 발광소자에 대응되는 사시 구조도를 나타낸다.
이하, 도면과 결합하여 본 발명의 실시예를 설명한다. 먼저, 도 1a~도 1h는 본 발명의 실시예의 반도체 발광소자의 제조 방법을 도시한 것이다.
먼저, 도 1a를 참고하면, 종래의 외연 성장 공정으로 성장 기판(10) 상에 차례로 n형 반도체층(112), 활성층(114) 및 p형 반도체층(116) 등인 반도체 외연 적층(반도체 에피택셜 적층)(110)을 형성한다. 본 실시예에서, 성장 기판(10)의 재질은 비화갈륨(GaAs)이다. 물론, 비화갈륨(GaAs) 기판 외에도, 성장 기판(10)의 재질은 게르마늄(Ge), 인화인듐(Indium phosphide, InP), 사파이어(sapphire, Al2O3), 탄화규소(silicon carbide, SiC), 규소(silicon, Si), 리튬알루미늄옥사이드(lithium aluminum oxide, LiAlO2), 산화아연(zinc oxide, ZnO), 질화갈륨(gallium nitride, GaN), 질화알루미늄(aluminum nitride, AlN)을 포함할 수 있으며, 이에 한정되지 않는다. 본 실시예에서, n형 반도체층(112)의 재질은 예를 들면 인화알루미늄갈륨인듐(AlGaInP)일 수 있으며, n형 반도체층(112)의 재질은 이에 한정되지 않는다. p형 반도체층(116)의 재질은 예를 들면 인화갈륨(GaP)일 수 있으며, p형 반도체층(116)의 재질은 이에 한정되지 않는다. 활성층(114)의 일반적인 재료는 인화알루미늄갈륨인듐(aluminum gallium indium phosphide, AlGaInP)계열, 질화알루미늄갈륨인듐(aluminu gallium indium nitride, AlGaInN)계열, 산화아연계열(zinc oxide, ZnO)이며, 그 구조는 싱글 헤테로구조(single heterostructure; SH), 더블 헤테로구조(double heterostructure; DH), 더블사이드 헤테로구조(double-side double heterostructure; DDH) 또는 다중 양자우물구조(multi-quantum well; MQW) 등이다. 구체적으로, 활성층(114)은 중성, p형 또는 n형 도전성의 반도체이다. 전류를 인가하여 반도체 외연 적층(110)을 통과하게 하면, 활성층(114)은 발광한다. 활성층(114)이 인화알루미늄인듐갈륨(AlGaInP)을 기초 재료로 할 경우, 적색광, 등(橙)색광, 황색광인 호박색 계열의 광을 방출한다. 질화알루미늄갈륨인듐(AlGaInN)을 기초 재료로 할 경우, 남색광 또는 녹색광을 방출한다. 그밖에, 반도체 외연 적층(110)에는 서로 다른 기능에 따라 기타 반도체층이 더 포함될 수 있다.
도 1b를 참고하면, 포토리소그래피 공정에 의해 p형 반도체층(116) 상에 스퍼터링(sputtering), 열 증착(thermal deposition) 또는 전기 도금(electroplating) 등 방식으로 패턴화된 p형 전극(120a, 120b)을 형성한다. p형 전극(120a, 120b)의 재질은 금(Au), 은(Ag), 구리(Cu), 크롬(Cr), 알루미늄(Al), 백금(Pt), 니켈(Ni), 티타늄(Ti), 주석(Sn) 등과 같은 금속, 이들의 합금 또는 이들의 적층 조합인 것이 바람직하다. p형 전극(120a, 120b)이 형성된 후, 제1 탑재 기판(20)을 준비하고, 제1 탑재 기판(20)에 스핀 코팅(spin coating) 또는 증착(deposition)하는 방식을 통해 제1 접착층(135)을 형성하고, 제1 접착층(135)을 통하여 반도체 외연 적층(110)을 제1 탑재 기판(20)에 접착시킨다. 이어서, 습식각 또는 레이저 박리(laser lift-off) 방식을 통해 성장 기판(10)을 제거한다. 제1 탑재 기판(20)은 단일 재료에 한정되지 않으며, 서로 다른 재료의 조합으로 구성된 복합형 기판일 수도 있다. 예를 들면, 제1 탑재 기판(20)은 2개가 서로 접합된 제1 기판과 제2 기판을 포함할 수 있다(미도시). 본 실시예에서, 제1 탑재 기판(20)의 재질은 사파이어(sapphire, Al2O3)이다. 그러나, 제1 탑재 기판(20)의 재질은 리튬알루미늄옥사이드(lithium aluminum oxide, LiAlO2), 산화아연(zinc oxide, ZnO), 인화갈륨(gallium phosphide, GaP), 유리(Glass), 유기고분자판재, 질화알루미늄(aluminum nitride, AlN)을 포함할 수도 있으며, 이에 한정되지 않는다. 반도체 외연 적층(110)을 제1 탑재 기판(20)으로 전이시키면, 도 1c에 도시된 바와 같은 전이구조를 형성한다. 도 1c에 도시한 바와 같이, 후속으로 이 반도체 외연 적층(110)을 통하여 제조된 반도체 발광소자의 출광 효율을 증가시키기 위하여, p형 반도체층(116)의 일부 표면은 필요에 따라 건식각 또는 습식각과 같은 방식을 이용하여 조화(粗化) 처리할 수 있다.
도 1d에 도시한 바와 같이, 반도체 외연 적층(110)을 제1 탑재 기판(20)으로 전이시킨 후, 마찬가지로 노출된 n형 반도체층(112) 표면에 포토리소그래피 공정을 통해 스퍼터링(sputtering), 열 증착(thermal deposition) 또는 전기 도금(electroplating) 등 방식으로 도 1d에 도시된 바와 같이 패턴화된 n형 전극(130a, 130b)을 형성할 수 있다. n형 전극(130a, 130b)의 재질은 금(Au), 은(Ag), 구리(Cu), 크롬(Cr), 알루미늄(Al), 백금(Pt), 니켈(Ni), 티타늄(Ti), 주석(Sn) 등과 같은 금속, 이들의 합금 또는 이들의 적층 조합인 것이 바람직하다.
도 1e에 도시한 바와 같이, 후속의 서로 다른 반도체 발광소자의 제조를 위하여, n형 전극(130a, 130b) 표면의 후속 공정 단계는 서로 동일하거나 다를 수 있다. 본 실시예에서, 반도체 외연 적층(110) 표면의 위치에서, 화학기상증착법(CVD), 물리기상증착법(PVD) 등 기술을 통해 금속산화물 투명도전층(140)을 증착 형성한다. 이어서, 금속산화물 투명도전층(140)의 일부 표면에 반사층(150)을 형성한다. 금속산화물 투명도전층(140)의 재질은 예를 들어 산화인듐주석(ITO), 산화인듐아연(IZO), 산화인듐(InO), 산화주석(SnO), 불소산화주석(FTO), 안티모니주석산화물(ATO), 카드뮴주석산화물(CTO), 산화알루미늄아연(AZO), 갈륨이 도핑된 산화아연(Ga-doped ZnO, GZO) 등 재료 또는 이들의 조합일 수 있다. 반사층(150)의 재질은 예를 들면 금(Au), 은(Ag), 구리(Cu), 크롬(Cr), 알루미늄(Al), 백금(Pt), 니켈(Ni), 티타늄(Ti), 주석(Sn), 베릴륨(Be) 등을 포함하는 금속, 이들의 합금 또는 이들의 적층 조합이며, 또는 분산 브래그 반사층(Distributed Bragg Reflector)일 경우, 산화알루미늄(Al2O3), 이산화규소(SiO2), 이산화티타늄(TiO2), 질화알루미늄(AlN) 등으로부터 선택되는 화합물의 적층 조합을 포함한다. 이어서, 여분의 금속산화물 투명도전층(140)을 제거하여, 금속산화물 투명도전층(140)이 n형 전극(130a)을 덮게 한다.
반도체 적층이 완전히 전기적으로 분리되는 효과에 도달하기 위하여, 본 실시예에서는 반도체 외연 적층을 전이시키기 전에, 먼저 건식각 방식을 통해 제1 외연 유닛(201)과 제2 외연 유닛(202)이 제1 탑재 기판(20) 위에서부터 서로 완전히 분리되게 하고, 그 측면도는 도 1f에 도시한 것과 같다.
구체적으로, 예를 들면 반응성 이온 식각(Reactive Ion Etching, RIE), 유도결합플라즈마(Inductively Coupled Plasma, ICP), 플라즈마 에칭(Plasma Etching, PE) 등 건식각 방식으로, 패턴화된 포토레지스트층(미도시)을 통하여 제1 탑재 기판(20) 표면에 수직되는 방향을 따라 n형 반도체층(112)으로부터 반도체 외연 적층(110)을 두개의 서로 다른 제1 반도체 외연 유닛(110)과 제2 외연 유닛으로 분리한다. 본 실시예에서, 제1 탑재 기판(20) 상에 2가지 서로 다른 표면적과 기하 형상의 제1 외연 유닛(201)과 제2 외연 유닛(202)을 포함하고, 제1 외연 유닛(201)은 도 1g에 도시한 바와 같이 p형 전극(120a)과 n형 전극(130a)을 가지며, 제2 외연 유닛(202)은 도 1h에 도시한 바와 같이 p형 전극(120b)과 n형 전극(130b)을 가진다.
그밖에, 도 7에 도시한 평면도를 보면, 제2 외연 유닛(202)은 대체적으로 제1 외연 유닛(201)을 감싼다. 도 1f에 도시한 바와 같이, 반도체 발광소자의 출광 효율을 증가시키기 위하여, 제1 외연 유닛(201) 및/또는 제2 외연 유닛(202)의 n형 반도체층(112)의 일부 표면을 필요에 따라 건식각 또는 습식각과 같은 방식을 이용하여 조화 처리할 수 있다. 계속하여, 포토마스크 패턴(예를 들면 패턴화 포토레지스트, 미도시)을 통해, 제1 탑재 기판(20) 상에서 2차 전이를 진행할 부분에 대응하는, 즉 제2 외연 유닛(202)에 대응하는 위치의 n형 반도체층(112) 표면에 스핀 코팅 또는 증착 방식으로 패턴화된 제2 접착층(230)을 형성한다.
제2 탑재 기판(30)을 준비한다. 가열 및/또는 가압의 방식을 통해 제2 외연 유닛(202)을 패턴화된 제2 접착층(230)을 통해 제2 탑재 기판(30) 상에 접착한다. 그리고, 제1 탑재 기판(20) 방향으로부터 레이저를 조사하여 제1 탑재 기판(20)과 p형 반도체층(116) 사이의 제1 접착층(135)을 용해한 후, 제2 외연 유닛(202)의 부분을 제2 탑재 기판(30) 상으로 전이시킨다. 제2 외연 유닛(202)을 제2 탑재 기판(30)에 접착시킨 다음, 건식각 또는 습식각 방식으로 제2 탑재 기판(30) 상의 제2 외연 유닛(202) 표면에 남아 있는 제1 접착층(135)을 제거하여, 도 1g와 도 1h에 도시한 바와 같이, 제1 탑재 기판(20)과 제1 외연 유닛(201), 및 제2 탑재 기판(30)과 제2 외연 유닛(202)을 형성한다(이들의 평면도는 각각 도 3a 및 도 4a에 도시된 바와 같음). 본 실시예에서, 도 4a의 평면도에 도시한 바와 같이, 제2 외연 유닛(202)은 U형으로 배열된다. 제1 탑재 기판(20)과 제1 외연 유닛(201)은 이후 반도체 발광소자(200)를 형성하고, 제2 탑재 기판(30)과 제2 외연 유닛(202)은 이후 반도체 발광소자(300)를 형성한다(이들의 평면도는 각각 도 3c 및 도 4c에 도시된 바와 같음).
본 실시예에서, 상술한 바와 같이, 제2 외연 유닛(202)과 제1 탑재 기판(20)을 분리하는 방식은 예를 들면 레이저를 조사하여 제1 접착층(135)을 용해시키는 방식이다. 또한, 선택적으로 제1 탑재 기판(20)과 접착력이 비교적 낮은 재질을 제1 접착층(135)으로 사용할 수도 있다[예를 들면 이산화규소(SiO2)]. 2차 전이를 진행할 제2 외연 유닛(202) 표면 부분의 위치에 패턴화된 제2 접착층(230)을 설치하는 것을 통해, 선택적으로 제2 외연 유닛(202)을 제2 탑재 기판(30) 표면에 접착시킨 다음, 물리적 기계력으로 제2 외연 유닛(202)을 제1 탑재 기판(20)으로부터 분리한다.
도 2a~도 2h는 본 발명의 다른 실시예에 따른 반도체 발광소자의 제조 방법을 나타낸 것이다.
먼저, 도 2a를 참고하면, 종래의 외연 성장 공정으로, 성장 기판(210) 상에 차례대로 n형 반도체층(2112), 활성층(2114) 및 p형 반도체층(2116) 등 반도체 외연 적층(2110)을 형성한다. 본 실시예에서, 성장 기판(210)의 재질은 비화갈륨(GaAs)이다. 비화갈륨(GaAs) 기판 외에도, 성장 기판(210)의 재질은 게르마늄(Ge), 인화인듐(Indium phosphide, InP), 사파이어(sapphire, Al2O3), 탄화규소(silicon carbide, SiC), 규소(silicon, Si), 리튬알루미늄옥사이드(lithium aluminum oxide, LiAlO2), 산화아연(zinc oxide, ZnO), 질화갈륨(gallium nitride, GaN), 질화알루미늄(aluminum nitride, AlN)을 포함할 수 있으며, 이에 한정되지 않는다. 본 실시예에서, n형 반도체층(2112)의 재질은 인화알루미늄갈륨인듐(AlGaInP)일 수 있으며, n형 반도체층(2112)의 재질은 이에 한정되지 않는다. p형 반도체층(2116)의 재질은 인화갈륨(GaP)일 수 있으며, p형 반도체층(2116)의 재질은 이에 한정되지 않는다. 활성층(2114)의 일반적인 재료는 인화알루미늄갈륨인듐(aluminum gallium indium phosphide, AlGaInP)계열, 질화알루미늄갈륨인듐(aluminu gallium indium nitride, AlGaInN)계열, 산화아연(zinc oxide, ZnO)계열이며, 그 구조는 싱글 헤테로구조(single heterostructure; SH), 더블 헤테로구조(double heterostructure; DH), 더블사이드 헤테로구조(double-side double heterostructure; DDH) 또는 다중 양자우물구조(multi-quantum well; MQW) 등이다. 구체적으로, 활성층(2114)은 중성, p형 또는 n형 도전성의 반도체이다. 전류를 인가하여 반도체 외연 적층(2110)을 통과하게 하면, 활성층(2114)은 발광한다. 활성층(2114)이 인화알루미늄인듐갈륨(AlGaInP)을 기초 재료로 할 경우, 적색광, 등색광, 황색광인 호박색 계열의 광을 방출한다. 질화알루미늄갈륨인듐(AlGaInN)을 기초 재료로 할 경우, 남색광 또는 녹색광을 방출한다. 그밖에, 반도체 외연 적층(2110)에는 서로 다른 기능에 따라 기타 반도체층이 더 포함될 수 있다.
도 2b를 참고하면, 포토리소그래피 공정에 의해 p형 반도체층(2116) 상에 스퍼터링(sputtering), 열 증착(thermal deposition) 또는 전기 도금(electroplating) 등 방식으로 패턴화된 p형 전극(2120a, 2120b)을 형성한다. p형 전극(2120a, 2120b)의 재질은 금(Au), 은(Ag), 구리(Cu), 크롬(Cr), 알루미늄(Al), 백금(Pt), 니켈(Ni), 티타늄(Ti), 주석(Sn) 등과 같은 금속, 이들의 합금 또는 이들의 적층 조합인 것이 바람직하다.
p형 전극(2120a, 2120b)이 형성된 후, 도 2c에 도시한 바와 같이, 제1 탑재 기판(220)을 준비하고, 제1 탑재 기판(220)의 표면에 포토리소그래피 공정을 통해 패턴화된 희생층(2123)을 형성한다. 패턴화된 희생층(2123)의 배치 위치는 2차 전이를 진행할 제2 외연 유닛의 위치에 대응된다. 이어서, 스핀 코팅 또는 증착(deposition) 방식을 통해 제1 접착층(2135)을 형성한다. 제1 접착층(2135)을 통하여 반도체 외연 적층(2110)을 제1 탑재 기판(220)에 접착한다. 공정 단계에서는 제1 접착층(2135)을 제1 탑재 기판(220)의 표면에 코팅하여, 패턴화된 희생층(2123)의 상표면을 덮게 할 수 있고, 또한 제1 접착층(2135)을 p형 반도체층(2116)의 표면에 코팅하여 p형 전극(2120a, 2120b)의 상표면을 덮게 할 수 있다. 그리고 가열 및/또는 가압 방식을 통해 반도체 외연 적층(2110)과 제1 탑재 기판(220)을 서로 접합시킨다. 마지막으로, 습식각 또는 레이저 박리 방식을 통해 성장 기판(210)을 제거하여, 도 2c에 도시된 반제품 구조를 형성한다.
제1 탑재 기판(220)은 단일 재료에 한정되지 않으며, 서로 다른 재료의 조합으로 구성된 복합형 기판일 수도 있다. 예를 들면, 제1 탑재 기판(220)은 2개가 서로 접합된 제1 기판과 제2 기판(미도시)을 포함할 수 있다. 본 실시예에서, 제1 탑재 기판(220)의 재질은 사파이어(sapphire, Al2O3)이다. 그러나, 제1 탑재 기판(220)의 재질은 리튬알루미늄옥사이드(lithium aluminum oxide, LiAlO2), 산화아연(zinc oxide, ZnO), 인화갈륨(gallium phosphide, GaP), 유리(Glass), 유기고분자판재, 질화알루미늄(aluminum nitride, AlN)을 포함할 수도 있으며, 이에 한정되지 않는다. 도 2c에 도시한 바와 같이, 상기 반도체 외연 적층(2110)을 통해 제조된 반도체 발광소자의 출광 효율을 증가시키기 위하여, p형 반도체층(2116)의 일부 표면은 필요에 따라 건식각 또는 습식각 방식을 이용하여 조화 처리할 수 있다.
반도체 외연 적층(2110)을 제1 탑재 기판(220)으로 전이시킨 후, 마찬가지로 노출된 n형 반도체층(2112) 표면에서 포토리소그래피 공정을 통해 스퍼터링, 열 증착 또는 전기 도금 등 방식을 통해 도 2d에 도시한 바와 같이 패턴화된 n형 전극(2130a, 2130b)을 형성할 수 있다. n형 전극(2130a, 2130b)의 재질은 금(Au), 은(Ag), 구리(Cu), 크롬(Cr), 알루미늄(Al), 백금(Pt), 니켈(Ni), 티타늄(Ti), 주석(Sn) 등과 같은 금속, 이들의 합금 또는 이들의 적층 조합인 것이 바람직하다.
도 2e에 도시한 바와 같이, 후속의 서로 다른 반도체 발광소자의 제조를 위하여, n형 전극(2130a, 2130b) 표면의 후속 공정 단계는 서로 동일하거나 다를 수 있다. 본 실시예에서, 반도체 외연 적층(2110) 표면 위치에서, 화학기상증착법(CVD), 물리기상증착법(PVD) 등 기술을 통해 n형 반도체층(2112)의 일부 표면에 금속산화물 투명도전층(2140) 또는/및 반사층(2150)을 증착 형성한다. 금속산화물 투명도전층(2140)의 재질은 산화인듐주석(ITO), 산화인듐아연(IZO), 산화인듐(InO), 산화주석(SnO), 불소산화주석(FTO), 안티모니주석산화물(ATO), 카드뮴주석산화물(CTO), 산화알루미늄아연(AZO), 갈륨이 도핑된 산화아연(GZO) 등 재료 또는 이들의 조합일 수 있다. 반사층(2150)의 재질은 예를 들면 금(Au), 은(Ag), 구리(Cu), 크롬(Cr), 알루미늄(Al), 백금(Pt), 니켈(Ni), 티타늄(Ti), 주석(Sn), 베릴륨(Be) 등을 포함하는 금속, 또는 이들의 합금 또는 이들의 적층 조합이다.
후속 반도체 적층의 선택적 분리를 진행하기 위하여, 본 실시예에서는 반도체 외연 적층을 전이시키기 전에, 먼저 건식각 방식을 통해 서로 분리할 제1 외연 유닛(2201)과 제2 외연 유닛(2202)을 제1 탑재 기판(220) 위에서부터 서로 완전히 분리시켜, 분리된 제1 접착층(2135)과 패턴화된 희생층(213)을 포함하게 하고, 그 측면도는 도 2f에 도시한 바와 같다.
구체적으로, 예를 들면 반응성 이온 식각(Reactive Ion Etching, RIE), 유도결합플라즈마(Inductively Coupled Plasma, ICP), 플라즈마 에칭(Plasma Etching, PE) 등 건식각 방식으로, 패턴화된 포토레지스트층(미도시)을 통하여 제1 탑재 기판(220) 표면에 수직되는 방향을 따라 n형 반도체층(2112)으로부터 반도체 외연 적층(2110)을 2개의 서로 다른 제1 외연 유닛(2201)과 제2 외연 유닛(2202)으로 분리한다. 본 실시예에서, 제1 탑재 기판(220) 상에 2가지 서로 다른 표면적과 기하 형상의 제1 외연 유닛(2201)과 제2 외연 유닛(2202)을 포함하고, 제1 외연 유닛(2201)은 p형 전극(2120a)과 n형 전극(2130a)을 가지며, 제2 외연 유닛(2202)은 p형 전극(2120b)과 n형 전극(2130b)을 가진다.
도 2f에 도시한 바와 같이, 반도체 발광소자의 출광 효율을 증가시키기 위하여, 제1 외연 유닛(2201) 및/또는 제2 외연 유닛(2202)의 n형 반도체층(2112)의 일부 표면을 필요에 따라 건식각 또는 습식각 방식을 이용해 조화 처리할 수 있다. 계속하여, 포토마스크 패턴(예를 들면 패턴화 포토레지스트, 미도시)을 통해, 제1 탑재 기판(220) 상의 반도체 외연 적층의 2차 전이를 진행할 부분, 즉 패턴화된 희생층(2123)을 구비한 제2 외연 유닛(2202)에 대응하는 n형 반도체층(2112)의 표면 위치에 패턴화된 제2 접착층(2230)을 설치한다. 물론, 패턴화된 제2 접착층(223)을 스핀 코팅 또는 증착(deposition) 방식으로 제2 외연 유닛(2202)의 제2 탑재 기판(230)의 일부 표면에 형성할 수도 있다.
본 실시예에서, 패턴화된 제2 접착층(2230)의 재질은 예를 들면, 아크릴산(Acrylic acid), 불포화 폴리에스테르(Unsaturated polyester), 에폭시수지(Epoxy), 옥세탄(Oxetane), 비닐에테르(Vinly ether), 나이론(Nylon), 폴리프로필렌(PP), 폴리부틸렌테레프탈레이트(PBT), 폴리페닐렌 옥사이드(PPO), 폴리카보네이트(PC), 아크릴로니트릴-브타디엔-스티렌(ABS), 폴리염화비닐(PVC) 등의 유기재료일 수 있으며, 예를 들면 티타늄(Ti), 금(Au), 베릴륨(Be), 텅스텐(W), 알루미늄(Al), 게르마늄(Ge), 구리(Cu) 등의 금속 또는 이들의 조합일 수 있으며, 예를 들면 산화인듐주석(ITO), 카드뮴주석산화물(CTO), 안티몬산화주석, 산화인듐아연, 산화아연알루미늄, 아연주석산화물, 산화아연(ZnO), 산화규소(SiO2) 등의 금속산화물일 수 있으며, 또한 질화규소(SiNx)와 같은 질화물일 수 있다.
이어서, 제2 탑재 기판(230)을 준비하고, 상술한 것과 유사한 방식으로, 가열 및/또는 가압 방식을 통해 제2 외연 유닛(2202)을 패턴화된 제2 접착층(2230)에 의해 제2 탑재 기판(230) 상에 설치한다. 그리고, 건식각, 습식각, 기계력 분리, UV광 조사, 가열 등 방식을 통해 패턴화된 희생층(2123)을 제거하거나 또는 패턴화된 희생층(2123)의 접착력을 감소시킨 후, 제2 외연 유닛(2202)을 제2 탑재 기판(230)으로 전이시킨다.
마지막으로, 건식각 또는 습식각 방식을 통해 제2 탑재 기판(230) 상의 제2 외연 유닛(2202)의 표면에 남은 제1 접착층(2135) 및/또는 패턴화된 희생층(2123)을 제거한 후, 도 2g와 도 2h에 도시한 바와 같이, 제1 탑재 기판(220)과 제1 외연 유닛(2201), 및 제2 탑재 기판(230)과 제2 외연유닛(2202)을 형성한다(이들의 평면도는 각각 도 3a 및 도 4a에 도시한 바와 같다). 제1 탑재 기판(220)과 제1 외연 유닛(2201)은 이후 반도체 발광소자(200)를 형성하고, 제2 탑재 기판(230)과 제2 외연 유닛(2202)는 이후 반도체 발광소자(300)을 형성한다(이들의 평면도는 각각 도 3c와 도 4c에 도시된 바와 같음).
본 실시예에서, 패턴화된 희생층(2123)의 재질은 예를 들면, 티타늄(Ti), 금(Au), 은(Ag), 텅스텐(W), 알루미늄(Al), 크롬(Cr), 구리(Cu), 백금(Pt) 등의 금속, 또는 이들의 조합일 수 있으며, UV 해리 접착제일 수 있으며, 또한 산화규소(SiOx), 질화규소(SiNx) 등과 같은 유전 재료일 수 있다. 상술한 바와 같이, 건식각, 습식각, UV광 조사 등 방식을 통해 패턴화된 희생층(2123)을 제거하거나 또는 가열을 이용하여 패턴화된 희생층(2123)과 제1 탑재 기판(220) 사이의 접착력을 감소시킨 다음, 기계력 분리 방식을 이용하여 제2 외연 유닛(2202)과 제1 탑재 기판(220)을 분리한다.
상술한 실시예에서, 반도체 발광소자(200)는 예를 들어 플립칩형(Flip Chip) 발광다이오드이며, 그 측면도와 평면도는 도 3b와 도 3c에 도시한 바와 같다. 도 3b에 도시한 바와 같이, 플립칩형 발광다이오드(200)의 2개 연신 전극(130a' 및 130a")을 형성하기 위하여, 반응성 이온 식각(Reactive Ion Etching, RIE), 유도결합플라즈마(Inductively Coupled Plasma, ICP), 플라즈마 에칭(Plasma Etching, PE) 등 건식각 방식으로, 포토마스크 패턴(예를 들어 패턴화된 포토레지스트, 미도시)을 통하여 제1 탑재 기판(20) 표면에 수직되는 방향을 따라 n형 반도체층(112)(2112)으로부터 반도체 외연 적층(110)(2110)을 식각하여 도전 통홀(134)이 p형 전극(120a)(2120a)까지 관통되게 하고, 도전 통홀(134)의 측벽에 화학기상증착법(CVD), 물리기상증착법(PVD) 등 기술을 통해 절연층(132)을 증착 형성하여 반도체층과 전기적으로 절연되게 하고, 도전 통홀(134)에 금속도전구조를 형성함으로써, n형 반도체층(112)의 표면까지 연신되는 p형 연신전극(130a')을 형성하고, n형 전극(130a)(2130a)의 상부에 동일한 단계에서 형성된 n형 연신전극(130a")과 조합하여 플립칩형 발광다이오드(200)의 2개 연신전극을 구성한다. 플립칩형 발광다이오드(200)가 플립칩 방식을 통해 외부 전자소자(예를 들면 인쇄회로판)에 전기적으로 연결될 경우, 모든 구조 사이의 연결이 신뢰성과 안정성을 갖게 하기 위하여, 바람직하게 구조 설계를 통해 제1 외연 유닛(201)과 동일측에 위치하는 n형 연신전극(130a")의 외표면(a)과 p형 연신전극(130a')의 외표면(b)을 동일한 수평면 높이에 위치하게 할 수 있다.
상술한 실시예에서, 제2 탑재 기판(30)으로 전이되어 형성된 반도체 발광소자(300)는 예를 들면 고압(high voltage)식 싱글칩 발광다이오드소자이며, 그 측면도와 평면도는 도 4b와 도 4c에 도시한 바와 같다. 고압식 싱글칩 발광다이오드소자(300)의 제조 과정을 명확히 나타내기 위하여, 이하 각각 도 4a, 도 5a, 도 5b, 도 4b 및 도 4c를 통해 순서대로 공정 단계 및 구조에 대해 설명한다.
먼저, 도 4a를 참고하면, 제2 외연 유닛(202)(2202)이 제2 탑재 기판(30)(230)으로 전이된 후, p형 전극(120b)(2120b)은 반도체 외연 적층(110)(2110)을 성장 기판(10)(210)에 형성한 후 바로 p형 반도체층(116)(2116) 상에 제조된 것이고 N형 전극(130b)(2130b)은 1차 기판 전이 후 바로 n형 반도체층(112)(2112) 상에 제조된 것이므로, 제2 외연 유닛(202)(2202)이 제2 탑재 기판(30)(230)으로 전이되면, n형 전극(130b)(2130b)은 n형 반도체층(112)(2112) 아래에 묻힌다(이 부분은 점선으로 표시). 이때, 제2 외연 유닛(202)(2202)의 표면은 p형 전극(120b)(2120b)을 가지며, 패턴화된 제2 접착층(230)(2230)은 제2 외연 유닛(202)(2202) 및 p형 전극(120b)(2120b)의 표면을 덮는다.
도 5a에 도시한 바와 같이, 제2 외연 유닛(202)(2202) 및 p형 전극 표면의 패턴화된 제2 접착층(230)(2230)을 제거한 다음, 반응성 이온 식각(Reactive ion Etching, RIE), 유도결합플라즈마(Inductively Coupled Plasma, ICP), 플라즈마 에칭(Plasma Etching, PE) 등 건식각 방식을 통해, 제2 외연 유닛(202)(2202)을 복수의 제3 외연 유닛(202')으로 분할한다. 이때, 제2 외연 유닛(202') 아래의 n형 전극(130b')이 부분적으로 노출될 수 있다(이 부분은 경사선으로 표시). 이어서, 패턴화 공정을 통해 제3 외연 유닛(202')의 일부 표면 및 인접한 제3 외연 유닛(202') 사이의 측벽에 화학기상증착법(CVD), 물리기상증착법(PVD) 등 기술을 통해 절연층(232)을 증착 형성하여 제3 외연 유닛(202') 중의 기타 전기적 반도체층과 전기적으로 절연되게 한다. 본 공정 단계에서, 2개의 서로 인접한 제3 외연 유닛(202')의 측면 구조는 도 5b에 도시한 바와 같다. 본 실시예에서, 절연층(232)의 재질은 이산화규소(SiO2)이며, 이산화규소 외에 절연층(232)의 재질은 질화규소(SiNx), 산화알루미늄(Al2O3), 질화알루미늄(AlNx) 또는 이들의 조합을 포함할 수 있다.
이어서, 포토리소그래피 식각 기술로 서로 인접한 제3 외연 유닛(202') 사이에서 금속도전연결구조(125)를 형성하여, 제3 외연 유닛(202')의 n형 전극(130b')과 인접한 제3 외연 유닛(202')의 p형 전극(120b')을 연결하여 전기적 직렬 연결 구조를 형성하면, 도 4b와 도 4c에 도시한 고압(high voltage)식 싱글칩 발광다이오드소자(300)를 구성한다. 이러한 소자 구조에서, p형 전극(120b)(2120b)과 n형 전극(130b')은 각각 제3 외연 유닛(202')의 반대측에 위치하고, 소자 말단의 2개의 제3 외연 유닛(202')의 p형 전극(120b)(2120b)과 n형 전극(130b')은 각각 외부에 연결되어 p형 전극패드(102b')와 n형 전극패드(120b")를 형성한다. p형 전극(120b)(2120b), n형 전극(130b'), p형 전극패드(120b') 및 n형 전극패드(120b")는 도전연결구조(125)와 동일한 단계에서 함께 형성될 수 있다. 도 4c에 도시한 바와 같이, 발광다이오드소자(300)의 출광 효율을 증가시키기 위하여, 본 실시예에서 p형 전극패드(120b')와 n형 전극패드(120b")는 각각 제3 외연 유닛(202') 외부의 제2 탑재 기판(30)(230) 표면에 형성되고, 제3 외연 유닛(202')표면과 서로 중첩되지 않는다.
해당 분야의 통상적인 지식을 가진 자라면, 전기적 직렬 연결 구조 외에도, 서로 인접한 제3 외연 유닛(202') 사이는 전기적 병렬 연결 구조를 형성할 수 있음을 이해할 것이다. 외연 유닛 사이의 전기적 연결 방식은 제3 외연 유닛(202') 상에 형성된 도전연결구조(125)를 통해 구현하는 것 외에, 사전에 제2 탑재 기판(30)(230)의 표면에 도전연결구조를 패턴화하여 형성한 다음, 플립칩 방식을 통해 각 제3 외연 유닛(202')을 제2 탑재 기판(30)(230)에 접착하여, 제2 탑재 기판 표면의 패턴화 도전연결구조와 전기적 연결시켜도, 복수의 제3 외연 유닛(202') 사이의 전기적 직렬 연결 또는 병렬 연결로 구성된 발광다이오드 발광소자를 형성할 수 있다.
다른 일 실시예에서, 반도체 발광소자(200)는 후속의 재공정을 통해 패키징 형식을 포함하는 다른 반도체 발광소자(400)를 형성할 수 있으며, 완성된 측면도와 평면도는 도 6c와 도 6d에 도시된 것과 같다. 패키징 형식의 반도체 발광소자(400)를 명확하게 나타내기 위하여, 이하 각각 도 6a~도 6c를 통해 순서에 따라 공정 단계 및 구조에 대해 설명한다.
본 실시예에서, 반도체 발광소자(200)를 예로 들면, 먼저, 도 6a에 도시한 바와 같이, 스핀 코팅(spin coating) 또는 증착(deposition) 방식을 통해 제1 투명구조(40)를 피복하여 제2 반도체 발광소자(200)를 감싸, 반도체 발광소자(200)를 구성하는 외연 유닛의 측벽을 감싼다. 제1 투명구조(40)는 제2 반도체 발광소자(200)가 방출하는 빛에 대해 투명하고, 제2 반도체 발광소자(200)를 패키징하고 기계적 강도를 증가시키기 위한 것으로, 그 재질은 예를 들면 에폭시수지(Epoxy), 폴리이미드(Polyimide), 벤조시클로부텐(Benzocyclobutene), 퍼플루오로싸이클로부탄(Perfluorocyclobutane), SU8포토레지스트, 아크릴 수지(Acrylic Resin), 폴리메틸메타크릴레이트(Polymethylmethacrylate), 폴리(에틸렌테레프탈레이트)(Poly(ethylene terephthalate)), 폴리카보네이트(Polycarbonate), 폴리에테르이미드(Polyetherimide), 플루오로카본 폴리머(Fluorocarbon Polymer), 유리(Glass), 산화알루미늄(Al2O3), SINR, SOG(spin on glass), 테프론 또는 이들의 조합 등일 수 있다.
이어서, 도 6b에 도시한 바와 같이, 일부의 제1 투명구조(40)를 제거하여, p형 연신전극(130a')과 n형 연신전극(130a")의 일부를 노출시킨다. 그 다음, 제1 투명구조(40)의 표면과 p형 연신전극(130a') 및 n형 연신전극(130a")의 일부 표면 및 측면에 스핀 코팅, 증착, 강판인쇄 또는 스크린 프린팅 방식을 통해 한 층의 절연산란층(410)을 피복하고, 절연산란층(410)은 광산란, 광반사 및 전기절연 기능을 동시에 제공할 수 있으므로, 산란 재료, 반사 재료와 절연 재료의 사용을 줄일 수 있으며, 또한 재료 간의 재료 특성으로 인한 손실, 예를 들어 열팽창계수 또는 기계강도 차이를 피할 수 있어, 수율을 높이고 원가를 절약할 수 있으며, 그밖에 물기가 제2 반도체 발광소자(200)로 진입하는 것을 방지하여, 신뢰성을 증가시킬 수 있다. 절연산란층(410)의 재료는 에폭시수지(Epoxy), 산화규소(SiOx), 산화알루미늄(Al2O3), 이산화티타늄(TiO2), 실리콘(Silicone), 수지(Resin) 또는 상기 재료들의 조합일 수 있으며, 도 6c에 도시한 바와 같다.
이어서, 포토리소그래피 공정 기술을 통해 p형 연신전극(130a')과 n형 연신전극(130a") 위치에 대응하는 절연산란층(410)의 일부를 제거하여, p형 연신전극(130a')과 n형 연신전극(130a")에 대응되는 개구(411, 412)를 형성한다. 여기서, 언급해야 할 점은, 반도체 발광소자(200)의 절연 효과를 증가시키기 위하여, 절연산란층(410)의 바람직한 실시방식은 도 6d에 도시된 바와 같이 p형 연신전극(130a')과 n형 연신전극(130a")의 측벽과 일부 표면을 덮는 방식을 포함하는 것이다.
마지막으로, 화학 도금, 전기 도금 또는 포토마스크에 의해 부분적으로 스퍼터링 하는 방식을 통해 개구(411, 412)의 위치에서 외부에 연결되는 p형 전극패드(1310)와 n형 전극패드(1320)를 각각 투명구조(40) 및 절연산란층(410) 상에 형성하면, 도 6e에 도시한 바와 같이 패키징 형식을 구비한 반도체 발광소자(400)를 완성한다. 반도체 외연 적층 외곽에 패키징 구조를 가지므로, 소자 전체는 바람직한 내열성, 내습성 및 항산화성을 가진다. 본딩 또는 플립칩 방식을 통해 발광장치의 회로기판에 직접적으로 전기적 연결하여, 전구, 백라이트 모듈 또는 차량 조명 장치등과 같은 후속의 발광장치를 제조할 수 있다.
도 8에 도시한 것은 반도체 발광소자(400)의 평면도이다. 제1 탑재 기판(20)과 수직되는 방향에서 보면(도 6e에서 화살표 D 방향), 제1 외연 유닛(201)으로 구성되는 반도체 발광소자(200)는 투명구조(40)에 의해 감싸이고, 투명구조(40) 상측은 절연산란층(미도시)으로 덮여있고, 일부 절연산란층(410)을 제거한 후, 형성된 개구(411, 412)는 각각 제1 외연 유닛(201)의 상측에 위치한다. 개구(411, 412)의 상측은 제1 외연 유닛(201)과 전기적으로 연결된 p형 전극패드(1310)와 n형 전극패드(1320)가 각각 중첩되어 있다. 도면에서 보면, p형 전극패드(1310)와 n형 전극패드(1320)의 범위는 제1 외연 유닛(201)의 영역을 초과함을 알 수 있다. 즉, 제1 탑재 기판(20)에 수직되는 방향에서 보면, p형 전극패드(1310)와 n형 전극패드(1320)는 각각 일부가 제1 외연 유닛(201)과 중첩되어 있지 않다.
상기 설계는 금속 전극패드의 면적을 증가시킬 수 있다. 발광다이오드소자(400)와 외부 전자소자기판(예를 들면 인쇄회로판)이 전기적으로 연결될 경우, 전체 구조 사이의 연결은 비교적 바람직한 신뢰성과 안정성을 갖게 된다. 바람직하게, 구조 설계를 통해, 제1 반도체 외연 적층(201)과 동일측에 위치하는 n형 전극패드(1320)의 외표면과 p형 전극패드(1310)의 외표면을 동일한 수평면 높이에 위치하게 할 수 있다.
그밖에, n형 전극패드(1320)와 p형 전극패드(1310)는 외부 전압을 공급받기 위한 것으로, 그 재질은 금속재료일 수 있으며, 예를 들면, 구리(Cu), 주석(Sn), 금(Au), 니켈(Ni), 티탸늄(Ti), 납(Pb), 구리-주석(Cu-Sn), 구리-아연(Cu-Zn), 구리-카드뮴(Cu-Cd), 주석-납-안티몬(Sn-Pb-Sb), 주석-납-아연(Sn-Pb-Zn), 니켈-주석(Ni-Sn), 니켈-코발트(Ni-Co), 금합금(Au alloy), 금-구리-니켈-금(Au-Cu-Ni-Au) 또는 상기 재료들의 조합 등을 포함하나 이에 한정되지 않는다. n형 전극패드(1320)와 p형 전극패드(1310)는 복수의 부속층(미도시)을 포함할 수도 있으며, 비교적 큰 면적을 가지는 금속패드구조는 발광다이오드소자(400)로부터의 광에 대해 70% 이상의 반사율을 가지므로, 발광다이오드소자(400)의 출광 효율을 효과적으로 높일 수 있다.
서로 다른 소자의 필요에 따라, 기판에 수직되는 방향에서 본 외연 유닛은 서로 다른 기하 형상을 가질 수 있으며, 본 실시예에서는 도 9에 도시한 바와 같고, 후속적으로 정사각형, 직사각형, 또는 십자형의 반도체 발광소자로 절단될 수 있다. 성장 기판(510) 상의 반도체 외연 적층(5110)은 형상에 따라 제1 외연 유닛(501)과 제2 외연 유닛(502)으로 분리된 다음, 각각 상술한 기판 전이 방식을 통해 도 10a와 도 10b에 도시한 바와 같이 제1 탑재 기판(520)과 제2 탑재 기판(530)으로 전이된다.
주의해야 할 점은, 제1 탑재 기판(520)과 제2 탑재 기판(530)의 재질은 사파이어(sapphire, Al2O3) 등의 절연재질일 수 있으며, 이후 외연 유닛의 탑재 기판측에 접촉하는 반도체층이 외연 유닛 상측에 노출된 반도체층과 전기적으로 연결되게 하기 위해, 탑재 기판의 표면 상에(외연 유닛과의 사이) 전면적으로 또는 일부를 패턴화하는 방식으로 한층의 도전층, 예를 들면 반도체 외연 적층에 대한 발광파장이 투명한 금속산화물 도전층(미도시)을 형성할 수 있다. 투명금속산화물 도전층을 형성하는 방식은 예를 들면 화학기상증착법(CVD), 물리기상증착법(PVD) 등일 수 있으며, 투명한 금속산화물 도전층(140)의 재질은 산화인듐주석(ITO), 산화인듐아연(IZO), 산화인듐(InO), 산화주석(SnO), 불소산화주석(FTO), 안티모니주석산화물(ATO), 카드뮴주석산화물(CTO), 산화알루미늄아연(AZO), 갈륨이 도핑된 산화아연(GZO) 등 재료 또는 이들의 조합이다. 본 발명의 상기 실시방식을 참고하면, 투명한 금속산화물 도전층은 접착층의 재료로서, 기판 전이 공정시 함께 제조될 수 있다.
이하, 도 11a~도 11e는 본 발명에 따라 투명한 금속산화물 도전층을 접착층 재질로 하는 다른 실시예에 따른 반도체 발광소자의 제조 방법을 나타낸다. 먼저, 도 11a에 도시한 바와 같이, 상기 실시예 또는 종래의 방식에 의해 반도체 외연 적층을 성장 기판(510)으로부터 제1 접착층(5130)을 갖는 제1 탑재 기판(520)으로 전이시키고, 또한 반도체 외연 적층을 제1 외연 유닛(501)과 제2 외연 유닛(502)으로 패턴화하여 분리한다. 제1 접착층(5130)의 재질은, 예를 들면 아크릴산(Acrylic acid), 불포화 폴리에스테르(Unsaturated polyester), 에폭시수지(Epoxy), 옥세탄(Oxetane), 비닐에테르(Vinly ether), 나이론(Nylon), 폴리프로필렌(PP), 폴리부틸렌테레프탈레이트(PBT), 폴리페닐렌 옥사이드(PPO), 폴리카보네이트(PC), 아크릴로니트릴-브타디엔-스티렌(ABS), 폴리염화비닐(PVC) 등의 유기 재료일 수 있으며, 예를 들면 티타늄(Ti), 금(Au), 베릴륨(Be), 텅스텐(W), 알루미늄(Al), 게르마늄(Ge), 구리(Cu) 등의 금속 또는 이들의 조합일 수 있으며, 예를 들면 산화인듐주석(ITO), 카드뮴주석산화물(CTO), 안티몬산화주석, 산화인듐아연, 산화아연알루미늄, 아연주석산화물, 산화아연(ZnO), 산화규소(SiO2) 등의 금속산화물일 수 있다. 또한 질화규소(SiNx)와 같은 질화물일 수 있다.
도 11a와 도 11b에 도시한 바와 같이, 반도체 외연 적층은 n형 반도체층(5112), 활성층(5114) 및 p형 반도체층(5116)으로 구성된다. 상술한 제조 방식과 마찬가지로, 반도체 외연 적층을 하나의 제1 외연 유닛(501)과 복수의 제2 외연 유닛(502)으로 패턴화하여 분리한다. 이어서, 제2 외연 유닛(502)의 표면 및 제2 탑재 기판(530)의 표면에 투명한 금속산화물 도전층을 도포하여 패턴화된 제2 접착층(5230)으로 하고, 가열 또는 가압 방식으로 서로 접착시킨다. 패턴화된 제2 접착층(5230)은 전면적으로 또는 일부를 패턴화하는 방식으로 제2 탑재 기판(530)의 표면에 형성될 수 있다. 도 11c와 도 11d에 도시한 바와 같이, 레이저 또는 UV광을 제1 탑재 기판(520)의 방향으로부터 조사하여 제1 탑재 기판(520)과 외연 유닛(502) 사이에 존재하는 제1 접착층(5130)을 용해한 후 제2 외연 유닛(502)의 부분을 제2 탑재 기판(530)으로 전이시킨다. 제2 외연 유닛(502)을 제2 탑재 기판(530)에 접착시킨 다음, 건식각 또는 습식각 방식으로 제2 탑재 기판(530) 상의 제2 외연 유닛(502) 표면에 남은 제1 접착층(5130)을 제거하면, 도 10a와 도 10b에 도시한 바와 같은 제1 탑재 기판(520)과 제1 외연 유닛(501), 및 제2 탑재 기판(530)과 제2 외연유닛(502)을 형성한다.
본 실시예에서, 상술한 바와 같이, 제2 외연 유닛(502)과 제1 탑재 기판(520)을 분리하는 방식은 예를 들면 레이저를 조사하여 제1 접착층(5130)을 용해시키는 방식이다. 또한, 선택적으로 제1 탑재 기판(520)과 접착력이 비교적 낮은 재질을 제1 접착층(5130)으로 사용할 수도 있다[예를 들면 이산화규소(SiO2)]. 2차 전이를 진행할 제2 외연 유닛(502) 표면 부분의 위치에 패턴화된 제2 접착층(5230)을 설치하는 것을 통해, 선택적으로 제2 외연 유닛(502)을 제2 탑재 기판(530) 표면에 접착시킨 다음, 물리적 기계력으로 제2 외연 유닛(502)을 제1 탑재 기판(520)으로부터 분리한다.
상기 제2 외연 유닛(502)을 제1 탑재 기판(520)으로부터 분리하면, 제2 탑재 기판(530) 상에 복수의 제2 외연 유닛(502)을 포함하게 된다. 이어서, 후속적으로 제조할 반도체 발광소자의 요구에 따라, 제2 탑재 기판(530)을 패턴화하여 복수의 제2 탑재 기판 유닛(미도시)으로 절단한다. 각 탑재 기판 유닛 상에 하나의 제2 외연 유닛(502) 또는 복수의 제2 외연 유닛(502)이 탑재될 수 있다.
도 11e를 예로 들면, 절단 후의 하나의 제2 탑재 기판 유닛(530') 상에 하나의 제2 외연 유닛(502)이 탑재되어 있다. 투명한 금속산화물 도전층을 패턴화된 제2 접착층(5230)으로 하므로, 패턴화된 제2 접착층(5230)은 n형 반도체층(5112)에 직접 전기적으로 연결될 수 있고 제2 외연 유닛(502) 외부의 제2 탑재 기판 유닛(530')의 표면으로 연신된다. 이어서, 제2 외연 유닛(502) 외부로 연신된 패턴화된 제2 접착층(5230)의 표면 및 p형 반도체층(5116)의 표면에 포토리소그래피 공정을 통해 스퍼터링(sputtering), 열 증착(thermal deposition) 또는 전기 도금(electroplating)과 같은 방식으로 패턴화된 n형 전극(5120a)과 p형 전극(5120b)을 각각 형성한다. 이러한 방식을 통해 제조된 n형 전극(5120a)은 제2 외연 유닛(502)의 표면에 위치하지 않으므로, 불투명 금속에 의해 빛이 차단되는 효과를 줄여, 소자가 더욱 우수한 출광 효율을 갖게 할 수 있다.
도 10b 중의 제2 외연 유닛(502)을 필요에 따라 패턴화하여 제거하여 서로 다른 반도체 발광소자를 제조한 후, 제1 탑재 기판(520) 상에 남은 제1 외연 유닛(501)은 제1 탑재 기판(520)으로부터 절단 분리된 방식을 통해 후속의 서로 다른 공정으로 서로 다른 반도체 발광소자로 제조될 수 있다.
도 13을 참고하면, 도면 중의 점선에 따라 남은 제1 외연 유닛(501)을 본 실시예의 방식과 같이 절단하여 복수의 십자형 외연 유닛(501')을 가진 반도체 발광소자를 제조할 수 있다. 도 14a~도 14d에 도시한 바와 같이, 이러한 제조 방식은 기판 상의 모든 반도체 외연 적층을 효과적으로 이용할 수 있다.
이하, 도면을 참고하여 상기 실시예와 서로 다른 실시 형태의 평면 구조도 및 사시 구조도를 설명한다. 도 14a 및 도 14b에 도시한 바와 같이, 도 14a는 위에서 본 십자형 외연 유닛(501')으로 구성된 반도체 발광소자(500)를 나타내고, 도 14b는 사시도를 나타낸다. 도 14a를 참고하면 상술한 실시예와 같이 본 실시예에서는 투명한 금속산화물 도전층(5280)은 전면적으로 제2 탑재 기판 유닛(530')의 표면에 형성되고, 제2 외연 유닛(502) 외부로 연신된 투명한 금속산화물 도전층(5280)의 표면 및 p형 반도체층(5116)의 표면에 패턴화된 n형 전극(5120a)과 p형 전극(5120b)을 설치하여 각각 n형 반도체층(5112) 및 p형 반도체층(5116)과 전기적으로 연결되게 한다.
도 14c와 도 14d를 참고하면, 본 발명의 실시방식에 따른 2가지 실시형태, 즉 십자형 외연 유닛(501')으로 구성된 반도체 발광소자(600)의 평면도 및 사시도를 나타낸다. 본 실시예에서, 제2 탑재 기판 유닛(530') 표면에 접착층으로 일부가 패턴화된 투명한 금속산화물 도전층(5280)이 설치되어 있다. 제2 탑재 기판(530)은 절연 기판이며, 예를 들면 사파이어(sapphire, Al2O3)이다. 따라서, 투명한 금속산화물 도전층(5280)이 설치되지 않은 제2 탑재 기판 유닛(530') 표면에 p형 전극(5120b)을 설치한 다음, p형 전극(5120b)으로부터 연신된 p형 연신전극(5120b')에 의해 p형 반도체층(5116)과 전기적으로 연결한다. n형 전극(5120a)도 마찬가지로 제2 외연 유닛(502) 외부로 연신된 패턴화된 제2 접착층(5230) 표면에 배치된다. 패턴화된 제2 접착층(5230)을 통해 n형 반도체층(5112)과 전기적으로 연결된다. 이러한 방식으로 제조된 n형 전극(5120a)과 p형 전극(5120b)은 모두 제2 외연 유닛(502)의 표면에 위치하지 않으므로, 불투명 금속에 의해 빛이 차단되는 효과를 더 줄여, 더욱 바람직한 소자 출광 효율에 도달할 수 있다.
상기 2가지 실시형태의 평면도(도 14a와 도 14c)를 보면, 반도체 발광소자(500 및 600)에서, 제2 외연 유닛이 십자형 외연 유닛(501')(대칭되는 형상이며, 기판 면과 수직인 2개의 서로 다른 대칭면 A' 및 B'를 가짐)이고, 십자형 외연 유닛(501')의 말단과 제2 탑재 기판유닛(530') 측변의 위치는 가깝다. 따라서, 제2 탑재 기판 유닛(530')의 십자형 외연 유닛(501')에 의해 덮이지 않은 부분은 대체로 십자형 외연 유닛(501')에 의해 4개 영역으로 분리된다. 물론, 당업자라면 십자형 외연 유닛(501')의 형상은 다를 수 있고 예를 들면 L형, 불규칙적인 다변형 등이며, 제 2 탑재 기판 유닛(530')은 형상이 다름에 따라 대체적으로 수량이 다른 영역으로 분리될 수 있음을 알고 있다.
본 실시예에서, 제2 탑재 기판(530)은 절연 기판이며, 예를 들면 사파이어(sapphire, Al2O3)이다. 그러나, 소자의 요구에 따라 다르다. 제2 탑재 기판(530)의 재질은 리튬알루미늄옥사이드(lithium aluminum oxide, LiAlO2), 산화아연(zinc oxide, ZnO), 인화갈륨(gallium phosphide, GaP), 유리(Glass), 유기고분자재료, 질화알루미늄(aluminum nitride, AlN)을 포함할 수도 있으나, 이에 한정되지 않는다. 절연 기판일 수도 있고, 도전 기판일 수도 있으며, 투명 기판일 수도 있고 반사 기판일 수도 있다. 그밖에, 소자의 방열 효율을 증가시키기 위하여, 기판은 고방열성을 가진 방열기판일 수도 있으며, 재료의 열전도 계수는 적어도 24W/mㆍK이고, 예를 들면 구리(Cu), 텅스텐(W), 질화알루미늄(AlN), 금속기 복합재료(Metal Matrix Composite; MMC), 세라믹기 복합재료((Ceramic Matrix Composite: CMC), 탄화규소(SiC), 알루미늄(Al), 규소(Si), 다이아몬드 또는 이러한 재료들의 조합이다.
그밖에, 상술한 내용을 통해 형성된 반도체 발광소자(200, 300)를 예로 들면, 반도체 외연 적층(110)의 활성층(114)의 표면적에 대해, 하측 투명한 탑재 기판(20, 30)은 비교적 큰 표면적을 가진다. 광선이 굴절율이 비교적 낮은 투명한 탑재 기판(20, 30)에 진입할 경우, 투명한 탑재 기판(20, 30)의 표면적이 크므로, 비교적 높은 비율의 광선은 투명한 탑재 기판(20, 30)으로부터 추출될 수 있다. 종래의 플립칩 발광다이오드소자를 예로 들면, 도 12a와 도 12b에 도시한 바와 같이, 종래의 플랩칩 발광다이오드소자는 기판(50)과 표면적이 동일한 활성층(114)을 구비하고, 본 발명의 실시예 중의 플립칩 발광다이오드소자(200)(도 3c 도시한 바와 같음)와 비교하면, 제1 탑재 기판(20)은 활성층(114)보다 1배 이상 큰 표면적을 갖는다. 발광다이오드소자가 솔더(560, 260)을 통해 서브 마운틴(50', 20') 표면의 대응되는 회로구조에 접착되면, 각각 발광장치(5000, 2000)를 형성한다. 이때, 비교적 많은 광선(L)이 활성층으로부터 방출된 후 큰 투명 탑재 기판(20)을 통해 출광하므로, 활성층(114)의 재흡수로 인해 손실되지 않는다. 즉, 발광장치(2000)는 발광장치(5000)보다 좋은 출광 효율을 갖는다. 마찬가지로, 큰 투명 탑재 기판(20) 구조를 고압식 싱글핍 발광다이오드소자(300), 패키징 형식의 반도체 발광소자(400) 및 단일 외연 유닛(502)으로 구성된 싱글칩 발광다이오드소자(500, 및 600)에 응용하여도 모두 유사한 효과를 가진다.
서로 다른 실시예에서, 단일 탑재 기판 상의 반도체 외연 적층은 하나로 한정되지 않는다. 공정 단계를 간소화하기 위하여, 비교적 큰 하나의 제1 탑재 기판(20, 예를 들면 웨이퍼형)에 반도체 외연 적층을 설치한 후, 포토리소그래피 공정 및 기판 전이 기술을 통해, 상기 도 7에 도시된 것과 동일하고 중복되는 복수의 제1 외연 유닛(201)과 제2 외연 유닛(202)을 형성할 수 있다. 이어서, 제1 탑재 기판(20)에 형성된 복수의 제2 외연 유닛(202)은 다른 비교적 큰 하나의 제2 탑재 기판(30)(예를 들면 다른 웨이퍼)상으로 전이되고, 제1 탑재 기판(20)에 복수의 제1 외연 유닛(201)을 남긴다. 그 다음, 제1 탑재 기판(20)과 제2 탑재 기판(30)에서 각각 상술한 소자 제조 공정을 진행한 후, 도 3c에 도시한 바와 같이 기판 표면적을 하나의 소자 크기로 하여, 제1 탑재 기판(20)을 절단하면, 복수의 제1 외연 유닛(201)을 포함하는 제1 반도체 발광소자(200)를 얻을 수 있다. 유사하게, 도 4c에 도시한 바와 같이 기판 표면적을 하나의 소자 크기로 하여, 제2 탑재 기판(30)을 절단하면, 제3 외연 유닛(202)을 포함하는 제2 반도체 발광소자(300)를 대응하게 얻을 수 있다.
절단 후 구성된 반도체 발광소자(200, 300)는 각각 단일 기판 상에 형성된 단일 반도체 외연 적층(100)으로 구성되므로, 형성된 반도체 발광소자(200, 300)는 도 3c와 도 4c에 도시한 바와 같이 대체적으로 동일한 소자 크기, 즉 대체적으로 동일한 소자 기판 표면적을 가진다.
본 발명에서 열거한 각 실시예는 본 발명을 설명하기 위한 것일 뿐, 본 발명의 범위를 한정한 것은 아니다. 본 발명에 대한 자명한 수정 또는 변경은 모두 본 발명의 정신과 범위를 벗어나지 않는다.
50: 기판
10,210,510: 성장 기판
112, 2112, 5112: n형 반도체층
114, 2114, 5114: 활성층
116, 2116, 5116: p형 반도체층
110, 2110, 5110: 반도체 외연 적층(반도체 에피택셜 적층)
120a, 120b, 2120a, 2120b, 5120b: p형 전극
20, 220, 520, 60: 제1 탑재 기판
135, 2135, 5130: 제1 접착층
130a, 130b, 2130a, 2130b, 130b', 5120a: n형 전극
140, 2140: 금속산화물투명도전층
150, 2150: 반사층
201, 2201, 501: 제1 외연 유닛(제1 에피택셜 유닛)
202, 2202, 502, 501': 제2 외연 유닛(제2 에피택셜 유닛)
230, 2230, 5230: 제2 접착층
5280: 투명금속산화물도전층
30,530: 제2 탑재 기판
200, 300, 400, 500, 600: 반도체 발광소자
2123: 패턴화된 희생층
130a', 5120b': p형 연신전극
130a": n형 연신전극
134: 도전 통홀
132, 232: 절연층
202': 제3 외연 유닛
125: 금속도전연결구조
120b', 1310: p형 전극패드
120b", 1320: n형 전극패드
40: 제1 투명구조
410: 절연산란층
411, 412: 개구
530': 제2 탑재 기판 유닛
501': 십자형 외연 유닛
260, 560: 솔더
50', 20': 서브마운트
5000, 2000: 발광장치
A', B': 대칭면
D: 방향

Claims (9)

  1. 복수 개의 제1 영역과 복수 개의 제2 영역을 포함하며, 상기 복수 개의 제2 영역 사이에 적어도 하나의 상기 제1 영역이 포함되는 제1 표면을 구비하는 제1 기판; 및 상기 제1 표면 상에 접착되고, 상기 복수 개의 제1 영역에 위치하는 복수 개의 제1 에피택셜 유닛과 상기 복수 개의 제2 영역에 위치하는 복수 개의 제2 에피택셜 유닛을 포함하는 복수 개의 에피택셜 유닛;을 포함하는 반도체 장치를 제공하는 단계;
    상기 제1 표면과 상기 복수 개의 에피택셜 유닛 사이에 제1 접착층을 제공하는 단계;
    상기 복수 개의 에피택셜 유닛과 상기 제1 기판 사이의 접착력을 감소시키는 단계; 및
    동일한 단계에서 상기 복수 개의 제2 에피택셜 유닛과 상기 제1 기판만 분리시키고, 상기 복수 개의 제1 에피택셜 유닛은 상기 제1 표면과 접합시키는 분리 장치를 제공하는 단계;
    를 포함하고,
    각각의 상기 복수 개의 에피택셜 유닛은 n형 반도체층, 활성층 및 p형 반도체층을 포함하는,
    반도체 발광소자의 제조 방법.
  2. 제1항에 있어서,
    건식각, 습식각, 기계력, 광 조사 또는 가열하는 방식을 통해 상기 복수 개의 제2 에피택셜 유닛과 상기 제1 표면 사이의 접착력을 상기 복수 개의 제1 에피택셜 유닛과 상기 제1 표면 사이의 접착력보다 작게 하는 단계를 더 포함하는 반도체 발광소자의 제조 방법.
  3. 제1항에 있어서,
    상기 복수 개의 제1 에피택셜 유닛과 상기 복수 개의 제2 에피택셜 유닛은 서로 교차되게 배열되는, 반도체 발광소자의 제조 방법.
  4. 제1항에 있어서,
    상기 제1 표면과 상기 제1 접착층 사이에 위치하고, 상기 복수 개의 제2 에피택셜 유닛에 대응되는 패턴화 희생층을 형성하는 단계를 더 포함하는 반도체 발광소자의 제조 방법.
  5. 제4항에 있어서,
    상기 패턴화 희생층을 제거하는 단계를 더 포함하는 반도체 발광소자의 제조 방법.
  6. 제1항에 있어서,
    상기 복수 개의 제2 에피택셜 유닛과 상기 분리 장치 사이에 제2 접착층을 제공하는 단계를 더 포함하는 반도체 발광소자의 제조 방법.
  7. 제6항에 있어서,
    가열 및/또는 가압하는 방식을 통해 상기 복수 개의 제2 에피택셜 유닛과 상기 분리 장치를 서로 접합하는 단계를 더 포함하는 반도체 발광소자의 제조 방법.
  8. 제1항에 있어서,
    각각의 상기 복수 개의 에피택셜 유닛의 측벽을 덮도록 투명 절연층을 형성하는 단계를 더 포함하는 반도체 발광소자의 제조 방법.
  9. 제1항에 있어서,
    각각의 상기 복수 개의 에피택셜 유닛과 상기 제1 접착층 사이에 형성되고, 또한 각각의 상기 복수 개의 에피택셜 유닛과 전기적으로 연결되는 금속 전극을 형성하는 단계를 더 포함하는 반도체 발광소자의 제조 방법.
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Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102013103079A1 (de) * 2013-03-26 2014-10-02 Osram Opto Semiconductors Gmbh Optoelektronischer Halbleiterchip und Verfahren zur Herstellung eines optoelektronischen Halbleiterchips
DE102014102029A1 (de) * 2014-02-18 2015-08-20 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung von Halbleiterbauelementen und Halbleiterbauelement
CN105336706A (zh) * 2014-08-06 2016-02-17 晶能光电（江西）有限公司 一种高压led芯片的制备方法
GB201418810D0 (en) 2014-10-22 2014-12-03 Infiniled Ltd Display
GB201418772D0 (en) 2014-10-22 2014-12-03 Infiniled Ltd Display
CN105870288B (zh) * 2016-04-27 2018-08-14 天津三安光电有限公司 发光二极管及其制作方法
CN105826355B (zh) * 2016-05-03 2017-03-08 京东方科技集团股份有限公司 一种显示面板的制作方法
US10153401B2 (en) * 2016-12-16 2018-12-11 Intel Corporation Passivated micro LED structures suitable for energy efficient displays
US11056614B2 (en) * 2017-01-10 2021-07-06 PlayNitride Inc. Micro light-emitting diode chip
TWI607558B (zh) * 2017-01-10 2017-12-01 錼創科技股份有限公司 微型發光二極體晶片
US10353243B2 (en) * 2017-08-01 2019-07-16 Innolux Corporation Display device
US11955574B2 (en) * 2017-10-05 2024-04-09 International Business Machines Corporation Photovoltaic cell form ultra-small IOT device with multi-level voltage output
JP6431631B1 (ja) * 2018-02-28 2018-11-28 株式会社フィルネックス 半導体素子の製造方法
CN109148652B (zh) * 2018-08-23 2020-08-25 上海天马微电子有限公司 无机发光二极管显示面板及其制作方法和显示装置
US11664363B2 (en) * 2018-10-17 2023-05-30 Seoul Viosys Co., Ltd. Light emitting device and method of manufacturing the same
US10796928B1 (en) * 2019-06-27 2020-10-06 Advanced Semiconductor Engineering, Inc. Wiring structure and method for manufacturing the same
WO2021075728A1 (en) * 2019-10-15 2021-04-22 Samsung Electronics Co., Ltd. Display module and manufacturing method thereof
KR20220046739A (ko) * 2020-10-07 2022-04-15 삼성디스플레이 주식회사 표시 장치 및 그 제조 방법
CN112993223B (zh) * 2021-02-07 2022-04-12 西南科技大学 一种双层包覆结构的锂离子电池负极材料及其制备方法
JP7367743B2 (ja) 2021-10-18 2023-10-24 信越半導体株式会社 接合型半導体ウェーハの製造方法
JP7450158B2 (ja) * 2021-12-23 2024-03-15 日亜化学工業株式会社 発光装置の製造方法
WO2023243255A1 (ja) * 2022-06-15 2023-12-21 信越半導体株式会社 接合型発光素子ウェーハの製造方法およびマイクロｌｅｄの移載方法

Family Cites Families (57)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5606572A (en) 1994-03-24 1997-02-25 Vixel Corporation Integration of laser with photodiode for feedback control
JP3906653B2 (ja) * 2000-07-18 2007-04-18 ソニー株式会社 画像表示装置及びその製造方法
JP3906654B2 (ja) 2000-07-18 2007-04-18 ソニー株式会社 半導体発光素子及び半導体発光装置
US6888171B2 (en) * 2000-12-22 2005-05-03 Dallan Luming Science & Technology Group Co., Ltd. Light emitting diode
JP3748779B2 (ja) * 2001-02-16 2006-02-22 松下電器産業株式会社 半導体素子の実装方法、及び熱可塑性若しくは熱硬化性のシート
JP2002314053A (ja) * 2001-04-19 2002-10-25 Sony Corp チップ部品の転写方法及びこれを用いた素子の配列方法、画像表示装置の製造方法
JP2003158296A (ja) 2001-11-22 2003-05-30 Sharp Corp 窒化物半導体発光デバイスチップとその製造方法
JP3776824B2 (ja) * 2002-04-05 2006-05-17 株式会社東芝 半導体発光素子およびその製造方法
JP4005001B2 (ja) * 2002-07-24 2007-11-07 Ｔｄｋ株式会社 機能性層を有する転写用機能性フィルム、その機能性層が付与された物体及びその製造方法
JP5022552B2 (ja) * 2002-09-26 2012-09-12 セイコーエプソン株式会社 電気光学装置の製造方法及び電気光学装置
US7180099B2 (en) * 2002-11-11 2007-02-20 Oki Data Corporation Semiconductor apparatus with thin semiconductor film
JP2004319538A (ja) 2003-04-10 2004-11-11 Seiko Epson Corp 半導体装置の製造方法、集積回路、電子光学装置及び電子機器
US6913985B2 (en) * 2003-06-20 2005-07-05 Oki Data Corporation Method of manufacturing a semiconductor device
TWI223460B (en) * 2003-09-23 2004-11-01 United Epitaxy Co Ltd Light emitting diodes in series connection and method of making the same
FR2864970B1 (fr) * 2004-01-09 2006-03-03 Soitec Silicon On Insulator Substrat a support a coefficient de dilatation thermique determine
CN100350643C (zh) * 2004-03-29 2007-11-21 晶元光电股份有限公司 具有欧姆金属凸块的有机粘结发光元件
JP2005302889A (ja) * 2004-04-08 2005-10-27 Sharp Corp 半導体製造装置およびそれを用いた半導体装置の製造方法
JP2005347647A (ja) * 2004-06-04 2005-12-15 Sony Corp 素子および素子転写方法
JP2006093466A (ja) 2004-09-24 2006-04-06 Toshiba Corp 多波長半導体レーザ素子および多波長半導体レーザ装置
TWI320294B (en) * 2005-02-23 2010-02-01 Organic semiconductor light-emitting element and display device
CN100449806C (zh) * 2005-04-12 2009-01-07 夏普株式会社 氮化物基半导体发光装置及其制造方法
JP4767035B2 (ja) * 2005-04-12 2011-09-07 シャープ株式会社 窒化物系半導体発光素子およびその製造方法
TWI260800B (en) * 2005-05-12 2006-08-21 Epitech Technology Corp Structure of light-emitting diode and manufacturing method thereof
KR100714589B1 (ko) 2005-10-05 2007-05-07 삼성전기주식회사 수직구조 발광 다이오드의 제조 방법
FR2892594B1 (fr) * 2005-10-21 2007-12-07 Saint Gobain Structure lumineuse comportant au moins une diode electroluminescente, sa fabrication et ses applications
KR100640497B1 (ko) * 2005-11-24 2006-11-01 삼성전기주식회사 수직 구조 질화갈륨계 발광다이오드 소자
TWI335088B (en) 2005-12-22 2010-12-21 Showa Denko Kk Light-emitting diode and method for fabrication thereof
US7777240B2 (en) * 2006-10-17 2010-08-17 Epistar Corporation Optoelectronic device
KR101519038B1 (ko) * 2007-01-17 2015-05-11 더 보오드 오브 트러스티스 오브 더 유니버시티 오브 일리노이즈 프린팅­기반 어셈블리에 의해 제조되는 광학 시스템
JP2008252069A (ja) * 2007-03-06 2008-10-16 Sanyo Electric Co Ltd 半導体レーザ素子の製造方法および半導体レーザ素子
CN100508186C (zh) * 2007-05-23 2009-07-01 广州南科集成电子有限公司 贴片式发光二极管及制造方法
JP5162979B2 (ja) * 2007-06-28 2013-03-13 日亜化学工業株式会社 発光装置
CN101345277B (zh) * 2007-07-12 2011-08-24 台达电子工业股份有限公司 发光二极管装置的制造方法
JP2009059883A (ja) * 2007-08-31 2009-03-19 Toyoda Gosei Co Ltd 発光装置
DE102008021402B4 (de) * 2008-04-29 2023-08-10 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Oberflächenmontierbares Leuchtdioden-Modul und Verfahren zur Herstellung eines oberflächenmontierbaren Leuchtdioden-Moduls
US20100001312A1 (en) * 2008-07-01 2010-01-07 Epistar Corporation Light-emitting device and method for manufacturing the same
JP5123269B2 (ja) * 2008-09-30 2013-01-23 ソウル オプト デバイス カンパニー リミテッド 発光素子及びその製造方法
JP2010114106A (ja) * 2008-11-04 2010-05-20 Canon Inc 機能性領域の移設方法、ｌｅｄアレイ、ｌｅｄプリンタヘッド、及びｌｅｄプリンタ
JP5377985B2 (ja) * 2009-01-13 2013-12-25 株式会社東芝 半導体発光素子
JP2010177390A (ja) * 2009-01-29 2010-08-12 Sony Corp 素子の移載方法および表示装置の製造方法
JP5444798B2 (ja) * 2009-04-10 2014-03-19 ソニー株式会社 素子の移載方法
EP2430652B1 (en) * 2009-05-12 2019-11-20 The Board of Trustees of the University of Illionis Printed assemblies of ultrathin, microscale inorganic light emitting diodes for deformable and semitransparent displays
CN101908534B (zh) * 2009-06-08 2012-06-13 晶元光电股份有限公司 发光装置
TWI398966B (zh) * 2009-06-08 2013-06-11 Epistar Corp 發光元件及其製造方法
US8173456B2 (en) * 2009-07-05 2012-05-08 Industrial Technology Research Institute Method of manufacturing a light emitting diode element
US8153475B1 (en) * 2009-08-18 2012-04-10 Sorra, Inc. Back-end processes for substrates re-use
US8334152B2 (en) * 2009-12-18 2012-12-18 Cooledge Lighting, Inc. Method of manufacturing transferable elements incorporating radiation enabled lift off for allowing transfer from host substrate
US9165833B2 (en) 2010-01-18 2015-10-20 Semiconductor Components Industries, Llc Method of forming a semiconductor die
KR100999784B1 (ko) * 2010-02-23 2010-12-08 엘지이노텍 주식회사 발광 소자, 발광 소자 제조방법 및 발광 소자 패키지
KR101423722B1 (ko) * 2010-04-27 2014-08-01 서울바이오시스 주식회사 복수개의 발광셀들을 갖는 발광 소자 및 그것을 제조하는 방법
TWI427829B (zh) 2010-07-26 2014-02-21 Epistar Corp 一種半導體光電元件及其製作方法
JP4836218B1 (ja) 2010-07-30 2011-12-14 Ｄｏｗａエレクトロニクス株式会社 半導体素子と半導体素子の製造方法
CN102376826B (zh) * 2010-08-06 2014-08-06 晶元光电股份有限公司 半导体光电元件及其制作方法
US9012948B2 (en) * 2010-10-04 2015-04-21 Epistar Corporation Light-emitting element having a plurality of contact parts
JP5739698B2 (ja) 2011-03-22 2015-06-24 スタンレー電気株式会社 半導体素子の製造方法
TWI489656B (zh) * 2011-03-25 2015-06-21 Samsung Electronics Co Ltd 發光二極體、發光二極體之製造方法、發光二極體模組及發光二極體模組之製造方法
CN102214749A (zh) * 2011-06-20 2011-10-12 云峰 一种垂直结构发光二极管及其薄膜与衬底剥离的方法

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