JP3748779B2 - 半導体素子の実装方法、及び熱可塑性若しくは熱硬化性のシート - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体素子を高密度・薄型、高生産性、高信頼性で実装することを可能にする半導体素子の実装方法、並びに、半導体素子と回路形成体を接合するのに用いる熱可塑性若しくは熱硬化性のシートに関するものである。
【０００２】
【従来の技術】
従来の半導体素子の回路基板への実装方法及びその実装方法を利用する光情報処理装置について、図１１〜図１４を参照しながら説明する。
【０００３】
半導体素子を回路基板に接合する方法としては、従来より熱可塑性若しくは熱硬化性の樹脂と金属粒子とからなる異方導電性の接着シート、又は、金属粒子無しの熱可塑性若しくは熱硬化性の樹脂からなる接着シートを用いる方法が高密度、薄型、高信頼性、高生産性に実装できる方法として盛んに実施されている。
【０００４】
図１１は従来例１における半導体素子の実装方法を示す。
【０００５】
図１１において、参照符号２０１は半導体素子であり、半導体素子２０１上に電極２０２が形成され、各電極２０２上にワイヤボンディング法あるいはメッキバンプ法等により金、銅、若しくは、半田からなる外部電極端子２０３が形成されている。また、２０４は絶縁性基体からなる回路基板であり、この回路基板２０４上に配線となる電極２０５が銅箔等により形成されている。
【０００６】
また、参照符号２０６は、熱可塑性若しくは熱硬化性の樹脂からなるシートである。シート２０６には、樹脂中に金、銀、ニッケル、若しくは、カーボンなどの導電粉末を均一に分散させた異方性導電シートを用いる場合もある。
【０００７】
また、参照符号２０７は半導体素子２０１を回路基板２０４上にシート２０６を介して熱圧着するための加熱・加圧ツールであり、ヒーター２０８を内蔵している。
【０００８】
以上のように構成された半導体素子の回路基板への実装方法を説明する。
【０００９】
図１１に示すように、回路基板２０４上にシート２０６を配置した後、半導体素子２０１の各外部電極端子２０３が、半導体素子２０１が実装されるべき回路基板２０４上の各電極２０５に一致されるように半導体素子２０１を回路基板２０４上に積載し、加熱・加圧ツール２０７で半導体素子２０１を回路基板２０４に対して加熱、加圧する。その結果、図１２に示すように、半導体素子２０１の各外部電極端子２０３と回路基板２０４上の各電極２０５とは電気的に接続され、シート２０６の硬化収縮力を利用して電気的接続の機械的信頼性を確保している。
【００１０】
次に、図１３に従来例２における半導体素子を回路基板に実装した断面図を示す。なお、上記図１２の構成と同一の構成には、同一の符号を付して説明を省略する。
【００１１】
図１３においては、シート２０６として、熱可塑性若しくは熱硬化性の樹脂中に金、銀、ニッケル、若しくは、カーボンなどの導電粉末２０９を均一に分散させた異方性導電シートを用いている。半導体素子２０１の各外部電極端子２０３と回路基板２０４上の各電極２０５は、導電粉末２０９を介して電気的に接続され、熱可塑性若しくは熱硬化性の樹脂の硬化収縮力を利用して電気的接続の機械的信頼性を確保している。
【００１２】
次に、従来例３としての光情報処理装置について説明する。図１４はその光情報処理装置の断面図を示す。
【００１３】
図１４において、参照符号２１６は回折型光学素子付ガラス基板であり、２１７は半導体演算回路チップ、２１１は発光素子アレイである。
【００１４】
また、参照符号２１２は回折型光学素子付ガラス基板２１６を構成するガラス基板、２１３はガラス基板２１２の下面に設けた電極、２１４はガラス基板２１２に設けた回折型コリメーターレンズ、２１５はガラス基板２１２に設けた回折型集光レンズである。
【００１５】
また、参照符号２２３は、発光素子用貫通穴２２７及び受光素子光路用貫通穴２２６を設けた絶縁性の遮光基板である。２２４は発光素子用貫通穴２２７に挿入した発光素子、２１０は発光素子２２４のアノード電極、２２５は発光素子２２４のカソード電極、２２８は発光素子２２４を発光素子用貫通穴２２７に固定する接着剤である。
【００１６】
また、参照符号２１８は半導体演算回路チップ２１７上に設けた発光素子駆動用電極、２１９は半導体演算回路チップ２１７上に設けた発光素子、２２０は発光素子２２４のカソード電極２２５とガラス基板２１２の下面に設けた電極２０２１３とを接合するとともに発光素子２２４のアソード電極２１０と発光素子駆動用電極２１８とを接合する導電性接着剤である。
【００１７】
また、参照符号２２９は半導体演算回路チップ２１７及び発光素子アレイ２１１並びに回折型光学素子付ガラス基板２１６を一体化して固定する絶縁性の接着剤である。２２１は発光素子２２４から出力する出力信号光であり、２２２は受光素子２１９に入力する入力信号である。
【００１８】
半導体演算回路チップ２１７は、シリコン集積回路形成技術を用いて作製したもので、それぞれのピクセルごとに演算回路と発光素子駆動回路、発光素子駆動用電極２１８、受光素子２１９を備えている。
【００１９】
絶縁性の遮光基板２２３には、例えば電気伝導度の低いノンドープのシリコン基板を用いている。発光素子用貫通穴２２７は、発光素子２２４が挿入できるように発光素子２２４の外形に合わせた大きさで、半導体演算回路チップ２１７上の発光素子駆動用電極２１８の位置に合わせて形成する。受光素子光路用貫通穴２２６の位置と断面積は、受光素子２１９の位置と面積に合わせて形成する。発光素子用貫通穴２２７と受光素子光路用貫通穴２２６は、フォトレジスト又は金属膜をパターニングしたものをマスクとして使用し、フッ素原子を含む反応性ガスを使用したドライエッチングにより、絶縁性の遮光基板２２３に貫通穴をそれぞれ形成している。遮光基板２２３であるシリコン基板の絶縁は、水蒸気雰囲気中でシリコン基板を加熱してシリコン熱酸化膜を作製することにより形成する。
【００２０】
発光素子２２４としては、半導体発光ダイオード、又は、半導体レーザーダイオードを用いている。
【００２１】
接着剤２２８としては、発光素子２２４に影響を与えないように絶縁性の接着剤を用いている。
【００２２】
ガラス基板２１２の下面の電極２１３は、発光素子２２４からの出力光２２１及び受光素子２１９の大きさと位置に合わせてパターニングを行い、入力信号光２２２及び出力信号光２２１がガラス基板２１２を透過できるようにする。
【００２３】
回折型コリメータレンズ２１４は、発光素子２２４の出力光２２１の位置に合わせて、また、回折型集光レンズ２１５は受光素子２１９の位置に合わせて、それぞれ、ガラス基板２１２の上面に形成する。
【００２４】
次に、上記光情報処理装置の動作について図１４により説明する。
【００２５】
入力信号光２２２は、回折型光学素子付ガラス基板２１６に備えた回折型集光レンズ２１５により集光作用を受け、発光素子アレイ２１１に備えた受光素子光路用貫通穴２２６を通って、半導体演算チップ２１７上の受光素子２１９に入射する。受光素子２１９は、入射した入力信号光２２２を電気信号に変換する。
【００２６】
半導体演算回路チップ２１７は、受光素子２１９により変換された電気信号を入力信号として演算を実行する。演算の結果は、電気出力信号として発光素子駆動用電極２１８へ出力される。発光素子駆動用電極２１８に出力する電気出力信号は、導電性接合剤２２０を介して発光素子２２４のアノード電極２１０に印加し、電気出力信号に応じて電流が発光素子２２４を流れる。発光素子２２４を流れ出た電流は、発光素子２２４のカソード電極２２５を経て、導電性接合剤２２０を介して、回折型光学素子付ガラス基板２１６に備えた電極２１３へと流れる。
【００２７】
発光素子２２４は演算の結果に応じて、電気出力信号を出力信号光２２１に変換する。出力信号光２２１は、回折型光学素子付ガラス基板２１６に備えた回折型コリメータレンズ２１４により空間的な広がりが抑制されて出力する。
【００２８】
発光素子２２４が発光した際に発光素子２２４の側面から出射した光は、遮光基板２２３により遮光され、近傍の受光素子２１９に入射することを防止される。
【００２９】
以上の構成、動作原理により、光情報処理装置が実現されている。
【００３０】
【発明が解決しようとする課題】
しかし、上記従来の半導体素子の実装方法及び光情報処理装置においては、以下に示す課題があった。
【００３１】
上記従来例１又は従来例２の半導体素子の実装方法では図１５（Ａ）に示すように加熱ツール２０７により半導体素子２０１を加熱及び押圧し、軟化したシート２０６を外部電極端子２０３により押しのけていくことで、外部電極端子２０３と回路基板２０４上の電極２０５が電気的に接続され、その後、軟化したシート２０６が硬化収縮する応力で接合の信頼性を確保する。
【００３２】
しかし、半導体素子２０１の微小な外部電極端子２０３の部分（現在の外部電極端子２０３の平均径は８０μｍ程）の樹脂の流動コントロールは非常に困難であり、回路基板２０４の反り・うねり、加圧・加熱温度条件のばらつきにより、図１５（Ｂ）の参照符号２３０に示すように、半導体素子２０１の外部電極端子２０３と電極２０５の間の樹脂を排除しきれず、電気的接続不良が発生することがある。
【００３３】
これは、図１６に示すようにシート２０６に導電粉末２０９を分散した異方導電性シートの場合も同様であり、樹脂の排除不足により、半導体素子２０１の外部電極端子２０３と導電粉末２０９及び回路基板２０４上の電極２０５との電気的接続不良部分２３１が発生する。
【００３４】
また、上記従来の光情報処理装置においては、発光素子２２４のカソード電極２２５とガラス基板２１２の下面に設けた電極２０２１３とを接合する導電性接着剤２２０、及び、発光素子２２４のアノード電極２１０と発光素子駆動用電極２１８とを接合する導電性接着剤２２０、及び、発光素子２２４を発光素子用貫通穴２２７に固定する接着剤２２８が、常温において流動性があるために、塗布量のコントロールが非常に難しい。
【００３５】
そのため、図１７の参照符号２３２に示すように、導電性接着剤２２０により、発光素子２２６から出力される出力信号光２２１の光路が塞がれたり、参照符号２３３に示すように、接着剤２２８により、受光素子光路貫通穴２２６が塞がれてしまうという不具合が頻繁に生じる。
【００３６】
上記問題を解決することにあって、半導体素子を高密度・薄型、高生産性、高信頼性で実装することを可能にする半導体素子の実装方法、並びに、半導体素子と回路形成体を接合するのに用いる熱可塑性若しくは熱硬化性のシートを提供するものである。
【００３７】
【課題を解決するための手段】
上記目的を達成するために、本発明は以下のように構成する。
【００３８】
本発明の第１態様によれば、半導体素子と回路形成体との間に、上記半導体素子の複数個の電極上に形成された複数個の外部電極端子に対応する箇所に長穴形状に形成された貫通穴を有する熱可塑性若しくは熱硬化性のシートを介在させ、
上記半導体素子の上記複数個の電極上に形成された上記複数個の外部電極端子と上記回路形成体の複数個の電極とを上記シートの上記貫通穴を介して電気的に接続して上記半導体素子と上記回路形成体とを接合することを特徴とする半導体素子の実装方法を提供する。よって、半導体素子の微小な外部電極端子部分のシートの樹脂の流動コントロールを気にすることなく、また回路形成体例えば回路基板の反り・うねり、加圧・加熱温度条件のばらつきに左右されることなく、半導体素子の外部電極端子と回路形成体の電極間の接合を行うことが出来、電気的接続不良の発生が無いという作用を有する。また、半導体素子の電極ピッチが例えば５０μｍピッチ以下の狭ピッチである場合でも、半導体素子の外部電極端子と回路形成体の電極間の接合を安定して行える。
【００３９】
本発明の第２態様によれば、上記外部電極端子と上記回路形成体の電極とを電気的に接続するとき、上記半導体素子の上記電極上に形成された上記外部電極端子としてのめっきバンプと上記回路形成体の上記電極とを上記シートの上記貫通穴を介して電気的に接続して上記半導体素子と上記回路形成体とを接合する第１の態様に記載の半導体素子の実装方法を提供する。よって、電極ピッチ間が例えば５０μｍ以下の狭ピッチにおいても、半導体素子の外部電極端子と回路形成体の電極間の接合を行うことができる。
【００４０】
本発明の第３態様によれば、上記外部電極端子と上記回路形成体の電極とを電気的に接続するとき、上記半導体素子の上記電極上にワイヤボンディング法により形成された上記外部電極端子としての突起バンプと上記回路形成体の上記電極とを上記シートの上記貫通穴を介して電気的に接続して上記半導体素子と上記回路形成体とを接合する第１の態様に記載の半導体素子の実装方法を提供する。よって、外部電極端子をめっき法により形成した場合、例えば最大でも２５μｍ程度の高さの低いバンプしか形成できないのに対し、ワイヤボンディング法によると例えば５０μｍ以上の高さの高いバンプが形成できるため、回路形成体の反り・うねりに対する許容量が広くなり、半導体素子の外部電極端子と回路基板の電極間の接合をより安定して行える。
【００４３】
本発明の第４態様によれば、上記熱可塑性若しくは熱硬化性のシートは、熱可塑性若しくは熱硬化性の樹脂と金属粒子とを有する異方導電性のシートである第１〜３のいずれか１つの態様に記載の半導体素子の実装方法を提供する。
【００４５】
本発明の第５態様によれば、半導体素子と回路形成体との間に、上記半導体素子の複数個の電極上に形成された複数個の外部電極端子に対応する箇所に、上記半導体素子の上記複数個の電極上に形成された上記複数個の外部電極端子と上記回路形成体の複数個の電極とを電気的に接続する長穴形状に形成された貫通穴を有する熱可塑性若しくは熱硬化性のシートを提供する。
【００５２】
【発明の実施の形態】
以下に、本発明にかかる実施の形態を図面に基づいて詳細に説明する。
【００５３】
従来例の図１１〜図１４の構成と同一の構成には同一の符号を付して説明を省略する。なお、以下の実施形態は本発明を具現化した一例であって、本発明の技術範囲を限定するものではない。
【００５４】
（第１実施形態）
図１（Ａ）は、本発明の第１実施形態における半導体素子の実装方法において半導体素子と回路基板を接合するのに用いる熱可塑性若しくは熱硬化性シート２３５の斜視図、図１（Ｂ）は図１（Ａ）におけるＡ−Ａ’断面図である。
【００５５】
図１に示すように、熱可塑性若しくは熱硬化性シート２３５には、半導体素子２０１の各外部電極端子２０３に対応する位置に貫通穴２３４がそれぞれ設けられている。なお、熱可塑性若しくは熱硬化性シート２３５は、導電性粉末が分散された異方導電性シートであってもかまわない。
【００５６】
各貫通穴２３４は、プリント基板のスルーホールを形成する際に用いるＮＣパンチャーや金型を用いて形成する。各貫通穴２３４は、上記半導体素子２０１の各外部電極端子２０３が入る大きさに形成するのが望ましく、例えば半導体素子２０１の各外部電極端子２０３の外径が８０μｍであれば、実装のアライメント精度を考慮し、上記外径より少し大きくして、各貫通穴２３４の内径は例えば１００μｍ以上に形成する。また、各貫通穴２３４は、図１においては、その形状は円状であるが、貫通穴であれば、四角、三角、若しくは、星状等その形状は問わない。
【００５７】
次に、図２に従って、本発明の第１実施形態にかかる半導体素子の実装方法について説明する。図２に示すように、半導体素子２０１の電極２０２上に形成された外部電極端子２０３に対応する位置に貫通穴２３４を設けた熱可塑性若しくは熱硬化性シート２３５は、回路形成体の一例としての回路基板２０４上の、半導体素子２０１の各外部電極端子２０３と対向する各電極２０５に合致するように貼り合わせる。一般的な貼り合わせの条件は、温度１００℃、時間５ｓ、圧力１０ｋｇ／ｃｍ２である。
【００５８】
ここで、回路形成体とは、樹脂基板、紙−フェノール基板、セラミック基板、ガラス・エポキシ（ガラエポ）基板、フィルム基板などの回路基板、単層基板若しくは多層基板などの回路基板、部品、筐体、又は、フレームなど、回路が形成されている対象物を意味する。
【００５９】
次に、図２に示すように、半導体素子２０１の各外部電極端子２０３がシート２３５の各貫通穴２３４に合致するように半導体素子２０１を回路基板２０４上に位置合わせして装着する。半導体素子２０１の各外部電極端子２０３は、メッキ法により形成したメッキバンプでも、ワイヤボンディング法を用いたボールバンプであっても良い。このとき、好適には、シート２３５の厚みを、半導体素子２０１の電極２０２の高さと外部電極端子２０３の高さを合わせた厚み以下とし、外部電極端子２０３と回路基板２０４の電極２０５とが確実に接触する状態となることが望ましい。例えば、電極２０２の高さが１μｍ、外部電極端子２０３の高さが３０μｍの場合、２０μｍ厚のシート２３５を用いる。
【００６０】
但し、シート２３５の厚みは、半導体素子２０１の電極２０２の高さと外部電極端子２０３の高さとを合わせた厚み以上であっても、両者の接続が確実となる程度に貫通穴２３４の内径を大きくとれば問題は無い。
【００６１】
次に、加圧・加熱ツール２０７により半導体素子２０１を加熱及び加圧し、シート２３５を軟化させて図３に示すように接合する。一般的な加熱、加圧条件は、温度２００℃、圧力３０ｋｇ／ｃｍ２、時間３０ｓである。
【００６２】
このようにして、半導体素子２０１をシート２３５を介して回路基板２０４に実装する結果、図２に示すように、半導体素子２０１の各外部電極端子２０３と回路基板２０４上の各電極２０５とがシート２３５の各貫通穴２３４内で直接電気的に接続した状態で、加熱・加圧ツール２０７からの熱によりシート２３５が軟化して半導体素子２０１と回路基板２０４とがシート２３５の熱可塑性若しくは熱硬化性樹脂の接着力により接合されることになる。図３で参照符号２３５Ａはシート２３５が軟化した熱可塑性若しくは熱硬化性樹脂である。
【００６３】
この第１実施形態によれば、加熱・加圧ツール２０７により半導体素子２０１を回路基板２０４に対して加熱及び押圧する際に、半導体素子２０１の各外部電極端子２０３と回路基板２０４上の各電極２０５との間にシート２３５が介在していないため、軟化したシート２３５を外部電極端子２０３により押しのけていくという、困難な樹脂挙動コントロールを気にせずに、半導体素子２０１の各外部電極端子２０３と回路基板２０４上の各電極２０５とが電気的に確実に接続可能であり、電気的接続不良が発生しない。従って、図３の参照符号２３６に示すように、半導体素子２０１の各外部電極端子２０３と回路基板２０４の各電極２０５とが高い信頼性でもって確実に電気的に接続された状態で半導体素子２０１と回路基板２０４とを接合することができる。
【００６４】
（第２実施形態）
図４は、本発明の第２実施形態における半導体素子の実装方法において半導体素子と回路基板を接合するのに用いる熱可塑性若しくは熱硬化性シートの斜視図である。図４においては、半導体素子２０１の電極上に形成された外部電極端子２０３を複数個包括するような長穴の形状で、熱可塑性若しくは熱硬化性シート６に貫通穴２３７が形成され、シート２３８が構成されている。
【００６５】
図５は、シート２３８を用いた半導体素子の実装方法を示した断面図である。
【００６６】
半導体素子２０１の外部電極端子２０３のピッチが狭ピッチとなる場合、外部電極端子２０３に一対一に対応した微小貫通穴をシートに形成するためのＮＣパンチャー及び金型のピンの作製が困難となり、不可能となる。これに対して、この第２実施形態のように、複数個の外部電極端子２０３を包括する形状に貫通穴２３７を長穴形状に形成することにより、個々の外部電極端子２０３に対応する貫通穴を形成する必要が無く、シート２３８の作製は可能となる。図４では、一例として、四角形の半導体素子２０１の各辺に平行に多数の外部電極端子２０３が並んで配置されていることに対応して、四角形のシート２３８の各辺に平行に合計４個の長穴２３７を形成している。
【００６７】
この第２実施形態によれば、上記したようなシート２３８を用いて、第１実施形態と同様に、加熱・加圧ツール２０７により半導体素子２０１を回路基板２０４に加熱及び押圧する際に、半導体素子２０１の各外部電極端子２０３と回路基板２０４上の各電極２０５との間にシート２３８が介在していないため、軟化したシート２３８を外部電極端子２０３により押しのけていくという、困難な樹脂挙動コントロールを気にせずに、半導体素子２０１の各外部電極端子２０３と回路基板２０４上の各電極２０５とが電気的に確実に接続可能であり、電気的接続不良が発生しない。従って、図３の参照符号２３６に示すように、半導体素子２０１の各外部電極端子２０３と回路基板２０４の各電極２０５とが高い信頼性をもって確実に電気的に接続されるように半導体素子２０１と回路基板２０４とを接合することができる。さらに、第２実施形態によれば、半導体素子２０１の外部電極端子２０３のピッチが狭ピッチであっても、複数の外部電極端子２０３に対応した長穴形状の貫通穴２３７が形成されているため、個々の外部電極端子２０３に対応する貫通穴を形成する必要が無く、シート２３８の作製は容易になる。また、異なるピッチの外部電極端子２０３を有する半導体素子２０１に対しても、同一のシート２３８を使用することも可能となり、シート２３８の汎用性を高めることができる。
【００６８】
（第３実施形態）
図６（Ａ）は、本発明の第３実施形態における光情報処理装置の断面図である。図６（Ｂ）は上記第３実施形態における上記光情報処理装置の半導体演算回路チップと発光素子アレイ並びに発光素子アレイと回折型光学素子付ガラス基板とを接合するのに用いる熱可塑性若しくは熱硬化性シートの斜視図である。
【００６９】
図６（Ａ）において、参照符号２１６は回折型光学素子付ガラス基板であり、２１７は半導体演算回路チップ、２１１は発光素子アレイである。
【００７０】
また、参照符号２１２は回折型光学素子付ガラス基板２１６の本体を構成するガラス基板、２１３はガラス基板２１２の下面に設けた電極、２１４はガラス基板２１２に設けた回折型光学素子の一例としての回折型コリメーターレンズ、２１５はガラス基板２１２に設けた回折型集光レンズである。各電極２１３上には、ワイヤボンディング法により、Ａｕ、Ａｌ、若しくは、半田等のボールバンプを設けていても良い。
【００７１】
また、参照符号２２３は、発光素子用貫通穴２２７及び受光素子光路用貫通穴２２６を設けた絶縁性の遮光基板である。参照符号２２４は発光素子用貫通穴２２７に挿入した発光素子、参照符号２１０は発光素子２２４のアノード電極、参照符号２２５は発光素子２２４のカソード電極である。
【００７２】
また、参照符号２１８は半導体演算回路チップ２１７上に設けた発光素子駆動用電極、２１９は半導体演算回路チップ２１７上に設けた発光素子である。発光素子駆動用電極２１８上には、ワイヤボンディング法により、Ａｕ、Ａｌ、若しくは、半田等のボールバンプを設けていても良い。
【００７３】
また、参照符号２３９Ａは、半導体演算回路チップ２１７と発光素子アレイ２１１とを接合しかつ下側の熱可塑性若しくは熱硬化性の導電性シートであり、２３９Ｂは発光素子アレイ２１１と回折型光学素子付ガラス基板２１６を接合しかつ上側の熱可塑性若しくは熱硬化性の導電性シートである。なお、上側の熱可塑性若しくは熱硬化性の導電性シート２３９Ｂと下側の熱可塑性若しくは熱硬化性の導電性シート２３９Ｂの両者を総称する場合は２３９とする。図６（Ｂ）に示すように、熱可塑性若しくは熱硬化性の導電性シート２３９には、受光素子光路用貫通穴２２６に対応する位置に貫通穴２４０が設けられている。
【００７４】
参照符号２２１は発光素子２２４から出力する出力信号光であり、参照符号２２２は受光素子２１９に入力する入力信号である。
【００７５】
半導体演算回路チップ２１７は、シリコン集積回路形成技術を用いて作製したもので、それぞれのピクセルごとに演算回路と発光素子駆動回路、発光素子駆動用電極２１８、受光素子２１９を備えている。
【００７６】
絶縁性の遮光基板２２３には、例えば電気伝導度の低いノンドープのシリコン基板を用いる。発光素子用貫通穴２２７は、発光素子２２４が挿入できるように発光素子２２４の外形に合わせた大きさで、半導体演算回路チップ２１７上の発光素子駆動用電極２１８の位置に合わせて形成する。受光素子光路用貫通穴２２６の位置と断面積は、受光素子２１９の位置と面積に合わせて形成する。発光素子用貫通穴２２７と受光素子光路用貫通穴２２６のそれぞれは、フォトレジスト又は金属膜をパターニングしたものをマスクとして使用し、フッ素原子を含む反応性ガスを使用したドライエッチングにより、絶縁性の遮光基板２２３に貫通穴を形成する。遮光基板２２３であるシリコン基板の絶縁は、水蒸気雰囲気中でシリコン基板を加熱してシリコン熱酸化膜を作製することにより形成する。
【００７７】
発光素子２２４としては、半導体発光ダイオード、又は、半導体レーザーダイオードを用いる。
【００７８】
ガラス基板２１２の下面の電極２１３は、発光素子２２４からの出力光２２１及び受光素子２１９の大きさと位置に合わせてパターニングを行い、入力信号光２２２及び出力信号光２２１がガラス基板２１２を透過できるようにする。
【００７９】
回折型コリメータレンズ２１４は、発光素子２２４の出力光２２１の位置に合わせて、また、回折型集光レンズ２１５は受光素子２１９の位置に合わせて、それぞれ、ガラス基板２１２の上面に形成する。
【００８０】
次に、上記光情報処理装置の動作について説明する。
【００８１】
入力信号光２２２は、回折型光学素子付ガラス基板２１６に備えた回折型光学素子の一例としての回折型集光レンズ２１５により集光作用を受け、発光素子アレイ２１１に備えた受光素子光路用貫通穴２２６を通って、半導体演算チップ２１７上の受光素子２１９に入射する。受光素子２１９は、入射した入力信号光２２２を電気信号に変換する。
【００８２】
半導体演算回路チップ２１７は、受光素子２１９により変換された電気信号を入力信号として演算を実行する。演算の結果は、電気出力信号として発光素子駆動用電極２１８へ出力される。発光素子駆動用電極２１８に出力する電気出力信号は、熱可塑性若しくは熱硬化性の導電性シート２３９Ａを介して発光素子２２４のアノード電極２１０に印加し、電気出力信号に応じて電流が発光素子２２４を流れる。発光素子２２４を流れ出た電流は、発光素子２２４のカソード電極２２５を経て、熱可塑性若しくは熱硬化性の導電性シート２３９Ｂを介して、回折型光学素子付ガラス基板２１６に備えた電極２１３へと流れる。
【００８３】
発光素子２２４は演算の結果に応じて、電気出力信号を出力信号光２２１に変換する。出力信号光２２１は、回折型光学素子付ガラス基板２１６に備えた回折型コリメータレンズ２１４により空間的な広がりを抑制されて出力する。
【００８４】
発光素子２２４が発光した際に発光素子２２４の側面から出射した光は、遮光基板２２３により遮光され、近傍の受光素子２１９に入射することを防止される。
【００８５】
以上の構成、動作原理により、光情報処理装置が実現される。
【００８６】
次に、図７〜図９を用いて本発明の上記実施形態にかかる光情報処理装置の製造方法を示す。
【００８７】
図７において（Ａ）で示すように、発光素子用貫通穴２２７及び受光素子光路用貫通穴２２６を設けた絶縁性の遮光基板２２３の下面に、下側の熱可塑性若しくは熱硬化性の導電性シート２３９Ａを、各貫通穴２４０が各受光素子光路用貫通穴２２６に対応する位置に位置するように貼り付ける。この際、貼り付けの一般的な条件は、温度１００℃、時間５ｓ、圧力１０ｋｇ／ｃｍ２である。
【００８８】
次に、図７（Ｂ）に示すように、遮光基板２２３の各発光素子用貫通穴２２７に発光素子２２４を挿入する。このとき、発光素子２２４のアノード電極２１０が下側の熱可塑性若しくは熱硬化性の導電性シート２３９Ａと接触するように位置合わせして各発光素子用貫通穴２２７に挿入する。これにより、遮光基板２２３の各発光素子用貫通穴２２７に発光素子２２４が挿入された発光素子アレイ２１１が形成される。
【００８９】
次に、図７（Ｃ）に示すように、半導体演算回路チップ２１７上に設けた発光素子駆動用電極２１８と発光素子２２４のアノード電極２１０とが合致するように位置合わせを行うとともに、半導体演算回路チップ２１７上に設けた受光素子２１９と上記遮光基板２２３の受光素子光路用貫通穴２２６とが合致するように位置合わせを行ったのち、図７（Ｂ）に示す発光素子アレイ２１１の遮光基板２２３の下面に貼り付けられた下側の熱可塑性若しくは熱硬化性の導電性シート２３９Ａを半導体演算回路チップ２１７上に載置して、下側の熱可塑性若しくは熱硬化性の導電性シート２３９Ａと半導体演算回路チップ２１７とを接触させた後、加熱・加圧ツール２０７により、遮光基板２２３を半導体演算回路チップ２１７に対して加熱及び押圧する。この結果、遮光基板２２３と半導体演算回路チップ２１７との間の下側の熱可塑性若しくは熱硬化性の導電性シート２３９Ａが熱により硬化させられて、下側の熱可塑性若しくは熱硬化性の導電性シート２３９Ａにより半導体演算回路チップ２１７と発光素子アレイ２１１とが接合される。その際、一般的な加熱及び加圧条件は、温度２００℃、圧力３０ｋｇ／ｃｍ２、時間３０ｓである。
【００９０】
次に、図７（Ｄ）に示すように、発光素子アレイ２１１における発光素子２２４の上部のカソード電極２２５側に、上側の熱可塑性若しくは熱硬化性の導電性シート２３９Ｂを、その各貫通穴２４０が発光素子アレイ２１１の遮光基板２２３の各受光素子光路用貫通穴２２６に対応する位置に貼り付ける。この際、貼り付けの一般的な条件は、温度１００℃、時間５ｓ、圧力１０ｋｇ／ｃｍ２である。
【００９１】
次に、図８に示すように、ガラス基板２１２の回折型コリメータレンズ２１４が発光素子アレイ２１１の発光素子２２４と合致するとともに、ガラス基板２１２の回折型集光レンズ２１５が発光素子アレイ２１１の受光素子２１９と合致するように、ガラス基板２１２を発光素子アレイ２１１の上側の熱可塑性若しくは熱硬化性の導電性シート２３９Ｂの上面側に位置合わせして載置した後、加熱・加圧ツール２０７により、ガラス基板２１２を上側の熱可塑性若しくは熱硬化性の導電性シート２３９Ｂを介して発光素子アレイ２１１に対して加熱及び押圧し、ガラス基板２１２と発光素子アレイ２１１との間の上側の熱可塑性若しくは熱硬化性の導電性シート２３９Ｂを熱により硬化させ、上側の熱可塑性若しくは熱硬化性の導電性シート２３９Ｂにより回折型光学素子付ガラス基板２１２と発光素子アレイ２１１とを接合させる。その際、一般的な加熱及び加圧条件は、温度２００℃、圧力３０ｋｇ／ｃｍ２、時間３０ｓである。
【００９２】
以上の製造方法により、図９に示す光情報処理装置が実現される。なお、図９の２３９Ｃ及び２３９Ｄは、それぞれ、下側と上側の導電性シート２３９Ａ，２３９Ｂが熱硬化した導電性樹脂層である。
【００９３】
第３実施形態によれば、予め、上側と下側の熱可塑性若しくは熱硬化性の導電性シート２３９Ａ，２３９Ｂに、遮光基板２２３の各受光素子光路用貫通穴２２６に対応する位置に、それぞれ、貫通穴２４０が設けられているため、受光素子２１９及び発光素子２２４の光路が貫通穴２４０により確実に確保され、従来例のように接着剤により、受光素子光路用貫通穴が塞がれてしまうという不具合が生じることなく、ピクセル数が多くかつ小型で一体化された光情報処理装置が電気的接続について高信頼性で提供できるという作用を有する。
【００９４】
尚、以上の説明では、発光素子アレイ２１１を半導体演算回路チップ２１７に接合した後、発光素子アレイ２１１に回折型光学素子付ガラス基板２１２を接合する工程であったが、逆に、回折型光学素子付ガラス基板２１２に発光素子アレイ２１１を接合した後、半導体演算回路チップ２１７を発光素子アレイ２１１に接合する工程であっても良い。
【００９５】
上記第３実施形態によれば、受光素子２１９が形成された半導体演算回路チップ２１７と受光素子光路用の貫通穴２２６を持つ遮光基板２２３に発光素子２２４が埋め込まれた発光素子アレイ２１１と回折型光学素子付ガラス基板２１２とを一体化した光情報処理装置において、半導体演算回路チップ２１７と発光素子アレイ２１１との接合及び発光素子アレイ２１１と回折型光学素子付ガラス基板２１２との接合に、受光素子２１９の光路を確保するための貫通穴２４０を設けた、熱可塑性若しくは熱硬化性のの導電性シート、又は、熱可塑性若しくは熱硬化性の樹脂と金属粒子とを有する異方導電性のの導電性シート２３９Ａ，２３９Ｂを用いるため、従来のように導電性接着剤により、発光素子２２４から出力される出力信号光２２１の光路が塞がれたり、上記導電性接着剤により、受光素子光路用貫通穴２２６が塞がれてしまうという不具合を生じることなく、半導体演算回路チップ２１７上に発光素子アレイ２１１、及び受光素子用光路２２６を精度良く容易に形成し、ピクセル数が多くかつ小型で一体化した光情報処理装置が提供できる。
【００９６】
なお、本発明は上記実施形態に限定されるものではなく、その他種々の態様で実施できる。
【００９７】
例えば、第３実施形態において、図１０（Ａ），（Ｂ）に示すように、発光素子２２４からの出力信号光２２１の輝度が必要な場合、受光素子の光路を確保する貫通穴２４０と発光素子２２４の光路を確保するための貫通穴２４１とが形成された熱可塑性若しくは熱硬化性の導電性シート２４２を用いて、回折型光学素子付ガラス基板２１２に発光素子アレイ２１１を接合しても良い。
【００９８】
また、図１８に示すように、上記外部電極端子と上記回路基板２０４の電極２０５とを電気的に接続するとき、上記半導体素子２０１の上記電極２０２上に形成された上記外部電極端子としてのめっきバンプ２０３Ｍと上記回路基板２０４の上記電極２０５とを上記熱可塑性若しくは熱硬化性のシート２３５，２３８の上記貫通穴２３４，２３７を介して電気的に接続して上記半導体素子２０１と上記回路基板２０４とを接合するようにすることもできる。この場合には、電極ピッチ間が例えば５０μｍ以下の狭ピッチにおいても、半導体素子２０１の外部電極端子としてのめっきバンプ２０３Ｍと回路基板２０４の電極間の接合を行うことができる。
【００９９】
また、図１９に示すように、上記外部電極端子と上記回路基板２０４の電極２０５とを電気的に接続するとき、上記半導体素子２０１の上記電極２０２上にワイヤボンディング法により形成された上記外部電極端子としての突起バンプ２０３Ｂと上記回路基板２０４の上記電極２０５とを上記熱可塑性若しくは熱硬化性のシート２３５，２３８の上記貫通穴２３４，２３７を介して電気的に接続して上記半導体素子２０１と上記回路基板２０４とを接合する。外部電極端子をめっき法により形成した場合、例えば最大でも２５μｍ程度の高さの低いバンプしか形成できないのに対し、この場合には、ワイヤボンディング法により突起バンプ２０３Ｂを形成すると、例えば５０μｍ以上の高さの高いバンプ２０３Ｂが形成できるため、回路基板２０４の反り・うねりに対する許容量が広くなり、半導体素子２０１の外部電極端子２０３Ｂと回路基板２０４の電極２０５間の接合をより安定して行える。
【０１００】
また、図２０及び図２１に示すように、上記熱可塑性若しくは熱硬化性のシートは、熱可塑性若しくは熱硬化性の樹脂と金属粒子２５０ｂとを有する異方導電性のシート２５０であるように構成することもできる。この場合、図２０に示すように異方導電性のシート２５０の貫通孔２５０ａ内に外部電極端子２０３が半導体素子実装前に入り込んでおり、実装後は、図２１に示すように半導体素子２０１の外部電極端子２０３Ｂと回路基板２０４の電極２０５との間に金属粒子２５０ｂが挟み込まれて接合されるようになっている。
【０１０１】
なお、上記様々な実施形態のうちの任意の実施形態を適宜組み合わせることにより、それぞれの有する効果を奏することができる。
【０１０２】
【発明の効果】
以上の説明のとおり、本発明によれば、半導体素子の電極上に形成された各外部電極端子と回路形成体の各電極とを、熱可塑性若しくは熱硬化性の導電性シート、又は、熱可塑性若しくは熱硬化性の樹脂と金属粒子とを有する異方導電性のシートを介在して電気的に接続するように半導体素子を回路形成体へ接合する半導体素子の実装方法において、半導体素子の電極上に形成された上記各外部電極端子部に対応する箇所に貫通穴を設けたシートを用いるため、半導体素子の微小な外部電極端子部分の樹脂の流動コントロールを気にすることなく、また回路形成体の反り・うねり、加圧・加熱温度条件のばらつきに左右されることなく、半導体素子の各外部電極端子と回路形成体の各電極間の電気的接続を確実に行うことができ、電気的接続不良が発生せず、電気的接続の信頼性の高い実装が行える。
【図面の簡単な説明】
【図１】 （Ａ），（Ｂ）はそれぞれ本発明の第１実施形態にかかる半導体素子と回路基板を接合するのに用いる熱可塑性若しくは熱硬化性シートの斜視図及び断面図である。
【図２】 本発明の第１実施形態にかかる半導体素子の実装方法の工程を示す一部断面説明図である。
【図３】 本発明の第１実施形態にかかる半導体素子の実装方法での半導体素子実装後の回路形成部品の断面図である。
【図４】 本発明の第２実施形態にかかる半導体素子と回路基板を接合するのに用いる熱可塑性若しくは熱硬化性シートの斜視図である。
【図５】 本発明の第２実施形態にかかる半導体素子の実装方法の工程を示す一部断面説明図である。
【図６】 （Ａ），（Ｂ）はそれぞれ本発明の第３実施形態にかかる光情報処理装置の製造方法の一工程を示す一部断面説明図及び上記方法で使用する熱可塑性若しくは熱硬化性シートの平面図である。
【図７】 （Ａ），（Ｂ），（Ｃ），（Ｄ）はそれぞれ上記第３実施形態にかかる光情報処理装置の製造方法の工程を示す一部断面説明図である。
【図８】 図７（Ｄ）に続く、上記第３実施形態にかかる光情報処理装置の製造方法での工程を示す一部断面説明図である。
【図９】 図８に続く、上記第３実施形態にかかる光情報処理装置の製造方法で製造された光情報処理装置の一部断面説明図である。
【図１０】 （Ａ），（Ｂ）はそれぞれ本発明の第３実施形態にかかる光情報処理装置の製造方法において使用する熱可塑性若しくは熱硬化性シートの平面図及び上記シートを使用した光情報処理装置の断面図である。
【図１１】 従来の半導体素子の実装方法の工程を示す説明図である。
【図１２】 従来の半導体素子実装後の状態の一部断面説明図である。
【図１３】 従来の別の方法での半導体素子実装後の状態の一部断面説明図である。
【図１４】 従来の光情報処理装置の断面図である。
【図１５】 （Ａ），（Ｂ）はそれぞれ従来の半導体素子の実装における問題点を示す図である。
【図１６】 従来の半導体素子の実装における問題点を示す図である。
【図１７】 従来の光情報処理装置の問題点を示す図である。
【図１８】 本発明の上記実施形態の変形例にかかる半導体素子の実装方法での半導体素子実装後の回路形成部品の断面図である。
【図１９】 本発明の上記実施形態の別の変形例にかかる半導体素子の実装方法での半導体素子実装後の回路形成部品の断面図である。
【図２０】 本発明の上記実施形態のさらに別の変形例にかかる半導体素子の実装方法での半導体素子実装前の回路形成部品の断面図である。
【図２１】 本発明の上記実施形態のさらに別の変形例にかかる半導体素子の実装方法での半導体素子実装後の回路形成部品の断面図である。
【符号の説明】
２０１…半導体素子、２０２…半導体素子の電極、２０３…半導体素子の外部電極、２０４…回路基板、２０５…回路基板の電極、２０６…熱可塑性若しくは熱硬化性の樹脂シート、２０７…加熱・加圧ツール、２０８…ヒーター、２０９…導電粉末、２１０…発光素子のアノード電極、２１１…発光素子アレイ、２１２…ガラス基板、２１３…ガラス基板の電極、２１４…回折型コリメーターレンズ、２１５…回折型集光レンズ、２１６…回折型光学素子付ガラス基板、２１７…半導体演算回路チップ、２１８…発光素子駆動用電極、２１９…受光素子、２２０…導電性接着剤、２２１…出力信号光、２２２…入力信号、２２３…遮光基板、２２４…発光素子、２２５…発光素子のカソード電極、２２６…受光素子光路用貫通穴、２２７…発光素子用貫通穴、２２８…接着剤、２２９…絶縁性の接着剤、２３０…電気的接続不良部、２３１…電気的接続不良部、２３２…従来例の問題箇所、２３３…従来例の問題箇所、２３４…貫通穴、２３５…貫通穴が設けられたシート、２３６…電気的に接続された部分、２３９，２３９Ａ，２３９Ｂ…熱可塑性若しくは熱硬化性の樹脂の導電性シート、２３９Ｃ，２３９Ｄ…導電性樹脂層、２４０…貫通穴。
【発明の属する技術分野】
本発明は、半導体素子を高密度・薄型、高生産性、高信頼性で実装することを可能にする半導体素子の実装方法、並びに、半導体素子と回路形成体を接合するのに用いる熱可塑性若しくは熱硬化性のシートに関するものである。
【０００２】
【従来の技術】
従来の半導体素子の回路基板への実装方法及びその実装方法を利用する光情報処理装置について、図１１〜図１４を参照しながら説明する。
【０００３】
半導体素子を回路基板に接合する方法としては、従来より熱可塑性若しくは熱硬化性の樹脂と金属粒子とからなる異方導電性の接着シート、又は、金属粒子無しの熱可塑性若しくは熱硬化性の樹脂からなる接着シートを用いる方法が高密度、薄型、高信頼性、高生産性に実装できる方法として盛んに実施されている。
【０００４】
図１１は従来例１における半導体素子の実装方法を示す。
【０００５】
図１１において、参照符号２０１は半導体素子であり、半導体素子２０１上に電極２０２が形成され、各電極２０２上にワイヤボンディング法あるいはメッキバンプ法等により金、銅、若しくは、半田からなる外部電極端子２０３が形成されている。また、２０４は絶縁性基体からなる回路基板であり、この回路基板２０４上に配線となる電極２０５が銅箔等により形成されている。
【０００６】
また、参照符号２０６は、熱可塑性若しくは熱硬化性の樹脂からなるシートである。シート２０６には、樹脂中に金、銀、ニッケル、若しくは、カーボンなどの導電粉末を均一に分散させた異方性導電シートを用いる場合もある。
【０００７】
また、参照符号２０７は半導体素子２０１を回路基板２０４上にシート２０６を介して熱圧着するための加熱・加圧ツールであり、ヒーター２０８を内蔵している。
【０００８】
以上のように構成された半導体素子の回路基板への実装方法を説明する。
【０００９】
図１１に示すように、回路基板２０４上にシート２０６を配置した後、半導体素子２０１の各外部電極端子２０３が、半導体素子２０１が実装されるべき回路基板２０４上の各電極２０５に一致されるように半導体素子２０１を回路基板２０４上に積載し、加熱・加圧ツール２０７で半導体素子２０１を回路基板２０４に対して加熱、加圧する。その結果、図１２に示すように、半導体素子２０１の各外部電極端子２０３と回路基板２０４上の各電極２０５とは電気的に接続され、シート２０６の硬化収縮力を利用して電気的接続の機械的信頼性を確保している。
【００１０】
次に、図１３に従来例２における半導体素子を回路基板に実装した断面図を示す。なお、上記図１２の構成と同一の構成には、同一の符号を付して説明を省略する。
【００１１】
図１３においては、シート２０６として、熱可塑性若しくは熱硬化性の樹脂中に金、銀、ニッケル、若しくは、カーボンなどの導電粉末２０９を均一に分散させた異方性導電シートを用いている。半導体素子２０１の各外部電極端子２０３と回路基板２０４上の各電極２０５は、導電粉末２０９を介して電気的に接続され、熱可塑性若しくは熱硬化性の樹脂の硬化収縮力を利用して電気的接続の機械的信頼性を確保している。
【００１２】
次に、従来例３としての光情報処理装置について説明する。図１４はその光情報処理装置の断面図を示す。
【００１３】
図１４において、参照符号２１６は回折型光学素子付ガラス基板であり、２１７は半導体演算回路チップ、２１１は発光素子アレイである。
【００１４】
また、参照符号２１２は回折型光学素子付ガラス基板２１６を構成するガラス基板、２１３はガラス基板２１２の下面に設けた電極、２１４はガラス基板２１２に設けた回折型コリメーターレンズ、２１５はガラス基板２１２に設けた回折型集光レンズである。
【００１５】
また、参照符号２２３は、発光素子用貫通穴２２７及び受光素子光路用貫通穴２２６を設けた絶縁性の遮光基板である。２２４は発光素子用貫通穴２２７に挿入した発光素子、２１０は発光素子２２４のアノード電極、２２５は発光素子２２４のカソード電極、２２８は発光素子２２４を発光素子用貫通穴２２７に固定する接着剤である。
【００１６】
また、参照符号２１８は半導体演算回路チップ２１７上に設けた発光素子駆動用電極、２１９は半導体演算回路チップ２１７上に設けた発光素子、２２０は発光素子２２４のカソード電極２２５とガラス基板２１２の下面に設けた電極２０２１３とを接合するとともに発光素子２２４のアソード電極２１０と発光素子駆動用電極２１８とを接合する導電性接着剤である。
【００１７】
また、参照符号２２９は半導体演算回路チップ２１７及び発光素子アレイ２１１並びに回折型光学素子付ガラス基板２１６を一体化して固定する絶縁性の接着剤である。２２１は発光素子２２４から出力する出力信号光であり、２２２は受光素子２１９に入力する入力信号である。
【００１８】
半導体演算回路チップ２１７は、シリコン集積回路形成技術を用いて作製したもので、それぞれのピクセルごとに演算回路と発光素子駆動回路、発光素子駆動用電極２１８、受光素子２１９を備えている。
【００１９】
絶縁性の遮光基板２２３には、例えば電気伝導度の低いノンドープのシリコン基板を用いている。発光素子用貫通穴２２７は、発光素子２２４が挿入できるように発光素子２２４の外形に合わせた大きさで、半導体演算回路チップ２１７上の発光素子駆動用電極２１８の位置に合わせて形成する。受光素子光路用貫通穴２２６の位置と断面積は、受光素子２１９の位置と面積に合わせて形成する。発光素子用貫通穴２２７と受光素子光路用貫通穴２２６は、フォトレジスト又は金属膜をパターニングしたものをマスクとして使用し、フッ素原子を含む反応性ガスを使用したドライエッチングにより、絶縁性の遮光基板２２３に貫通穴をそれぞれ形成している。遮光基板２２３であるシリコン基板の絶縁は、水蒸気雰囲気中でシリコン基板を加熱してシリコン熱酸化膜を作製することにより形成する。
【００２０】
発光素子２２４としては、半導体発光ダイオード、又は、半導体レーザーダイオードを用いている。
【００２１】
接着剤２２８としては、発光素子２２４に影響を与えないように絶縁性の接着剤を用いている。
【００２２】
ガラス基板２１２の下面の電極２１３は、発光素子２２４からの出力光２２１及び受光素子２１９の大きさと位置に合わせてパターニングを行い、入力信号光２２２及び出力信号光２２１がガラス基板２１２を透過できるようにする。
【００２３】
回折型コリメータレンズ２１４は、発光素子２２４の出力光２２１の位置に合わせて、また、回折型集光レンズ２１５は受光素子２１９の位置に合わせて、それぞれ、ガラス基板２１２の上面に形成する。
【００２４】
次に、上記光情報処理装置の動作について図１４により説明する。
【００２５】
入力信号光２２２は、回折型光学素子付ガラス基板２１６に備えた回折型集光レンズ２１５により集光作用を受け、発光素子アレイ２１１に備えた受光素子光路用貫通穴２２６を通って、半導体演算チップ２１７上の受光素子２１９に入射する。受光素子２１９は、入射した入力信号光２２２を電気信号に変換する。
【００２６】
半導体演算回路チップ２１７は、受光素子２１９により変換された電気信号を入力信号として演算を実行する。演算の結果は、電気出力信号として発光素子駆動用電極２１８へ出力される。発光素子駆動用電極２１８に出力する電気出力信号は、導電性接合剤２２０を介して発光素子２２４のアノード電極２１０に印加し、電気出力信号に応じて電流が発光素子２２４を流れる。発光素子２２４を流れ出た電流は、発光素子２２４のカソード電極２２５を経て、導電性接合剤２２０を介して、回折型光学素子付ガラス基板２１６に備えた電極２１３へと流れる。
【００２７】
発光素子２２４は演算の結果に応じて、電気出力信号を出力信号光２２１に変換する。出力信号光２２１は、回折型光学素子付ガラス基板２１６に備えた回折型コリメータレンズ２１４により空間的な広がりが抑制されて出力する。
【００２８】
発光素子２２４が発光した際に発光素子２２４の側面から出射した光は、遮光基板２２３により遮光され、近傍の受光素子２１９に入射することを防止される。
【００２９】
以上の構成、動作原理により、光情報処理装置が実現されている。
【００３０】
【発明が解決しようとする課題】
しかし、上記従来の半導体素子の実装方法及び光情報処理装置においては、以下に示す課題があった。
【００３１】
上記従来例１又は従来例２の半導体素子の実装方法では図１５（Ａ）に示すように加熱ツール２０７により半導体素子２０１を加熱及び押圧し、軟化したシート２０６を外部電極端子２０３により押しのけていくことで、外部電極端子２０３と回路基板２０４上の電極２０５が電気的に接続され、その後、軟化したシート２０６が硬化収縮する応力で接合の信頼性を確保する。
【００３２】
しかし、半導体素子２０１の微小な外部電極端子２０３の部分（現在の外部電極端子２０３の平均径は８０μｍ程）の樹脂の流動コントロールは非常に困難であり、回路基板２０４の反り・うねり、加圧・加熱温度条件のばらつきにより、図１５（Ｂ）の参照符号２３０に示すように、半導体素子２０１の外部電極端子２０３と電極２０５の間の樹脂を排除しきれず、電気的接続不良が発生することがある。
【００３３】
これは、図１６に示すようにシート２０６に導電粉末２０９を分散した異方導電性シートの場合も同様であり、樹脂の排除不足により、半導体素子２０１の外部電極端子２０３と導電粉末２０９及び回路基板２０４上の電極２０５との電気的接続不良部分２３１が発生する。
【００３４】
また、上記従来の光情報処理装置においては、発光素子２２４のカソード電極２２５とガラス基板２１２の下面に設けた電極２０２１３とを接合する導電性接着剤２２０、及び、発光素子２２４のアノード電極２１０と発光素子駆動用電極２１８とを接合する導電性接着剤２２０、及び、発光素子２２４を発光素子用貫通穴２２７に固定する接着剤２２８が、常温において流動性があるために、塗布量のコントロールが非常に難しい。
【００３５】
そのため、図１７の参照符号２３２に示すように、導電性接着剤２２０により、発光素子２２６から出力される出力信号光２２１の光路が塞がれたり、参照符号２３３に示すように、接着剤２２８により、受光素子光路貫通穴２２６が塞がれてしまうという不具合が頻繁に生じる。
【００３６】
上記問題を解決することにあって、半導体素子を高密度・薄型、高生産性、高信頼性で実装することを可能にする半導体素子の実装方法、並びに、半導体素子と回路形成体を接合するのに用いる熱可塑性若しくは熱硬化性のシートを提供するものである。
【００３７】
【課題を解決するための手段】
上記目的を達成するために、本発明は以下のように構成する。
【００３８】
本発明の第１態様によれば、半導体素子と回路形成体との間に、上記半導体素子の複数個の電極上に形成された複数個の外部電極端子に対応する箇所に長穴形状に形成された貫通穴を有する熱可塑性若しくは熱硬化性のシートを介在させ、
上記半導体素子の上記複数個の電極上に形成された上記複数個の外部電極端子と上記回路形成体の複数個の電極とを上記シートの上記貫通穴を介して電気的に接続して上記半導体素子と上記回路形成体とを接合することを特徴とする半導体素子の実装方法を提供する。よって、半導体素子の微小な外部電極端子部分のシートの樹脂の流動コントロールを気にすることなく、また回路形成体例えば回路基板の反り・うねり、加圧・加熱温度条件のばらつきに左右されることなく、半導体素子の外部電極端子と回路形成体の電極間の接合を行うことが出来、電気的接続不良の発生が無いという作用を有する。また、半導体素子の電極ピッチが例えば５０μｍピッチ以下の狭ピッチである場合でも、半導体素子の外部電極端子と回路形成体の電極間の接合を安定して行える。
【００３９】
本発明の第２態様によれば、上記外部電極端子と上記回路形成体の電極とを電気的に接続するとき、上記半導体素子の上記電極上に形成された上記外部電極端子としてのめっきバンプと上記回路形成体の上記電極とを上記シートの上記貫通穴を介して電気的に接続して上記半導体素子と上記回路形成体とを接合する第１の態様に記載の半導体素子の実装方法を提供する。よって、電極ピッチ間が例えば５０μｍ以下の狭ピッチにおいても、半導体素子の外部電極端子と回路形成体の電極間の接合を行うことができる。
【００４０】
本発明の第３態様によれば、上記外部電極端子と上記回路形成体の電極とを電気的に接続するとき、上記半導体素子の上記電極上にワイヤボンディング法により形成された上記外部電極端子としての突起バンプと上記回路形成体の上記電極とを上記シートの上記貫通穴を介して電気的に接続して上記半導体素子と上記回路形成体とを接合する第１の態様に記載の半導体素子の実装方法を提供する。よって、外部電極端子をめっき法により形成した場合、例えば最大でも２５μｍ程度の高さの低いバンプしか形成できないのに対し、ワイヤボンディング法によると例えば５０μｍ以上の高さの高いバンプが形成できるため、回路形成体の反り・うねりに対する許容量が広くなり、半導体素子の外部電極端子と回路基板の電極間の接合をより安定して行える。
【００４３】
本発明の第４態様によれば、上記熱可塑性若しくは熱硬化性のシートは、熱可塑性若しくは熱硬化性の樹脂と金属粒子とを有する異方導電性のシートである第１〜３のいずれか１つの態様に記載の半導体素子の実装方法を提供する。
【００４５】
本発明の第５態様によれば、半導体素子と回路形成体との間に、上記半導体素子の複数個の電極上に形成された複数個の外部電極端子に対応する箇所に、上記半導体素子の上記複数個の電極上に形成された上記複数個の外部電極端子と上記回路形成体の複数個の電極とを電気的に接続する長穴形状に形成された貫通穴を有する熱可塑性若しくは熱硬化性のシートを提供する。
【００５２】
【発明の実施の形態】
以下に、本発明にかかる実施の形態を図面に基づいて詳細に説明する。
【００５３】
従来例の図１１〜図１４の構成と同一の構成には同一の符号を付して説明を省略する。なお、以下の実施形態は本発明を具現化した一例であって、本発明の技術範囲を限定するものではない。
【００５４】
（第１実施形態）
図１（Ａ）は、本発明の第１実施形態における半導体素子の実装方法において半導体素子と回路基板を接合するのに用いる熱可塑性若しくは熱硬化性シート２３５の斜視図、図１（Ｂ）は図１（Ａ）におけるＡ−Ａ’断面図である。
【００５５】
図１に示すように、熱可塑性若しくは熱硬化性シート２３５には、半導体素子２０１の各外部電極端子２０３に対応する位置に貫通穴２３４がそれぞれ設けられている。なお、熱可塑性若しくは熱硬化性シート２３５は、導電性粉末が分散された異方導電性シートであってもかまわない。
【００５６】
各貫通穴２３４は、プリント基板のスルーホールを形成する際に用いるＮＣパンチャーや金型を用いて形成する。各貫通穴２３４は、上記半導体素子２０１の各外部電極端子２０３が入る大きさに形成するのが望ましく、例えば半導体素子２０１の各外部電極端子２０３の外径が８０μｍであれば、実装のアライメント精度を考慮し、上記外径より少し大きくして、各貫通穴２３４の内径は例えば１００μｍ以上に形成する。また、各貫通穴２３４は、図１においては、その形状は円状であるが、貫通穴であれば、四角、三角、若しくは、星状等その形状は問わない。
【００５７】
次に、図２に従って、本発明の第１実施形態にかかる半導体素子の実装方法について説明する。図２に示すように、半導体素子２０１の電極２０２上に形成された外部電極端子２０３に対応する位置に貫通穴２３４を設けた熱可塑性若しくは熱硬化性シート２３５は、回路形成体の一例としての回路基板２０４上の、半導体素子２０１の各外部電極端子２０３と対向する各電極２０５に合致するように貼り合わせる。一般的な貼り合わせの条件は、温度１００℃、時間５ｓ、圧力１０ｋｇ／ｃｍ２である。
【００５８】
ここで、回路形成体とは、樹脂基板、紙−フェノール基板、セラミック基板、ガラス・エポキシ（ガラエポ）基板、フィルム基板などの回路基板、単層基板若しくは多層基板などの回路基板、部品、筐体、又は、フレームなど、回路が形成されている対象物を意味する。
【００５９】
次に、図２に示すように、半導体素子２０１の各外部電極端子２０３がシート２３５の各貫通穴２３４に合致するように半導体素子２０１を回路基板２０４上に位置合わせして装着する。半導体素子２０１の各外部電極端子２０３は、メッキ法により形成したメッキバンプでも、ワイヤボンディング法を用いたボールバンプであっても良い。このとき、好適には、シート２３５の厚みを、半導体素子２０１の電極２０２の高さと外部電極端子２０３の高さを合わせた厚み以下とし、外部電極端子２０３と回路基板２０４の電極２０５とが確実に接触する状態となることが望ましい。例えば、電極２０２の高さが１μｍ、外部電極端子２０３の高さが３０μｍの場合、２０μｍ厚のシート２３５を用いる。
【００６０】
但し、シート２３５の厚みは、半導体素子２０１の電極２０２の高さと外部電極端子２０３の高さとを合わせた厚み以上であっても、両者の接続が確実となる程度に貫通穴２３４の内径を大きくとれば問題は無い。
【００６１】
次に、加圧・加熱ツール２０７により半導体素子２０１を加熱及び加圧し、シート２３５を軟化させて図３に示すように接合する。一般的な加熱、加圧条件は、温度２００℃、圧力３０ｋｇ／ｃｍ２、時間３０ｓである。
【００６２】
このようにして、半導体素子２０１をシート２３５を介して回路基板２０４に実装する結果、図２に示すように、半導体素子２０１の各外部電極端子２０３と回路基板２０４上の各電極２０５とがシート２３５の各貫通穴２３４内で直接電気的に接続した状態で、加熱・加圧ツール２０７からの熱によりシート２３５が軟化して半導体素子２０１と回路基板２０４とがシート２３５の熱可塑性若しくは熱硬化性樹脂の接着力により接合されることになる。図３で参照符号２３５Ａはシート２３５が軟化した熱可塑性若しくは熱硬化性樹脂である。
【００６３】
この第１実施形態によれば、加熱・加圧ツール２０７により半導体素子２０１を回路基板２０４に対して加熱及び押圧する際に、半導体素子２０１の各外部電極端子２０３と回路基板２０４上の各電極２０５との間にシート２３５が介在していないため、軟化したシート２３５を外部電極端子２０３により押しのけていくという、困難な樹脂挙動コントロールを気にせずに、半導体素子２０１の各外部電極端子２０３と回路基板２０４上の各電極２０５とが電気的に確実に接続可能であり、電気的接続不良が発生しない。従って、図３の参照符号２３６に示すように、半導体素子２０１の各外部電極端子２０３と回路基板２０４の各電極２０５とが高い信頼性でもって確実に電気的に接続された状態で半導体素子２０１と回路基板２０４とを接合することができる。
【００６４】
（第２実施形態）
図４は、本発明の第２実施形態における半導体素子の実装方法において半導体素子と回路基板を接合するのに用いる熱可塑性若しくは熱硬化性シートの斜視図である。図４においては、半導体素子２０１の電極上に形成された外部電極端子２０３を複数個包括するような長穴の形状で、熱可塑性若しくは熱硬化性シート６に貫通穴２３７が形成され、シート２３８が構成されている。
【００６５】
図５は、シート２３８を用いた半導体素子の実装方法を示した断面図である。
【００６６】
半導体素子２０１の外部電極端子２０３のピッチが狭ピッチとなる場合、外部電極端子２０３に一対一に対応した微小貫通穴をシートに形成するためのＮＣパンチャー及び金型のピンの作製が困難となり、不可能となる。これに対して、この第２実施形態のように、複数個の外部電極端子２０３を包括する形状に貫通穴２３７を長穴形状に形成することにより、個々の外部電極端子２０３に対応する貫通穴を形成する必要が無く、シート２３８の作製は可能となる。図４では、一例として、四角形の半導体素子２０１の各辺に平行に多数の外部電極端子２０３が並んで配置されていることに対応して、四角形のシート２３８の各辺に平行に合計４個の長穴２３７を形成している。
【００６７】
この第２実施形態によれば、上記したようなシート２３８を用いて、第１実施形態と同様に、加熱・加圧ツール２０７により半導体素子２０１を回路基板２０４に加熱及び押圧する際に、半導体素子２０１の各外部電極端子２０３と回路基板２０４上の各電極２０５との間にシート２３８が介在していないため、軟化したシート２３８を外部電極端子２０３により押しのけていくという、困難な樹脂挙動コントロールを気にせずに、半導体素子２０１の各外部電極端子２０３と回路基板２０４上の各電極２０５とが電気的に確実に接続可能であり、電気的接続不良が発生しない。従って、図３の参照符号２３６に示すように、半導体素子２０１の各外部電極端子２０３と回路基板２０４の各電極２０５とが高い信頼性をもって確実に電気的に接続されるように半導体素子２０１と回路基板２０４とを接合することができる。さらに、第２実施形態によれば、半導体素子２０１の外部電極端子２０３のピッチが狭ピッチであっても、複数の外部電極端子２０３に対応した長穴形状の貫通穴２３７が形成されているため、個々の外部電極端子２０３に対応する貫通穴を形成する必要が無く、シート２３８の作製は容易になる。また、異なるピッチの外部電極端子２０３を有する半導体素子２０１に対しても、同一のシート２３８を使用することも可能となり、シート２３８の汎用性を高めることができる。
【００６８】
（第３実施形態）
図６（Ａ）は、本発明の第３実施形態における光情報処理装置の断面図である。図６（Ｂ）は上記第３実施形態における上記光情報処理装置の半導体演算回路チップと発光素子アレイ並びに発光素子アレイと回折型光学素子付ガラス基板とを接合するのに用いる熱可塑性若しくは熱硬化性シートの斜視図である。
【００６９】
図６（Ａ）において、参照符号２１６は回折型光学素子付ガラス基板であり、２１７は半導体演算回路チップ、２１１は発光素子アレイである。
【００７０】
また、参照符号２１２は回折型光学素子付ガラス基板２１６の本体を構成するガラス基板、２１３はガラス基板２１２の下面に設けた電極、２１４はガラス基板２１２に設けた回折型光学素子の一例としての回折型コリメーターレンズ、２１５はガラス基板２１２に設けた回折型集光レンズである。各電極２１３上には、ワイヤボンディング法により、Ａｕ、Ａｌ、若しくは、半田等のボールバンプを設けていても良い。
【００７１】
また、参照符号２２３は、発光素子用貫通穴２２７及び受光素子光路用貫通穴２２６を設けた絶縁性の遮光基板である。参照符号２２４は発光素子用貫通穴２２７に挿入した発光素子、参照符号２１０は発光素子２２４のアノード電極、参照符号２２５は発光素子２２４のカソード電極である。
【００７２】
また、参照符号２１８は半導体演算回路チップ２１７上に設けた発光素子駆動用電極、２１９は半導体演算回路チップ２１７上に設けた発光素子である。発光素子駆動用電極２１８上には、ワイヤボンディング法により、Ａｕ、Ａｌ、若しくは、半田等のボールバンプを設けていても良い。
【００７３】
また、参照符号２３９Ａは、半導体演算回路チップ２１７と発光素子アレイ２１１とを接合しかつ下側の熱可塑性若しくは熱硬化性の導電性シートであり、２３９Ｂは発光素子アレイ２１１と回折型光学素子付ガラス基板２１６を接合しかつ上側の熱可塑性若しくは熱硬化性の導電性シートである。なお、上側の熱可塑性若しくは熱硬化性の導電性シート２３９Ｂと下側の熱可塑性若しくは熱硬化性の導電性シート２３９Ｂの両者を総称する場合は２３９とする。図６（Ｂ）に示すように、熱可塑性若しくは熱硬化性の導電性シート２３９には、受光素子光路用貫通穴２２６に対応する位置に貫通穴２４０が設けられている。
【００７４】
参照符号２２１は発光素子２２４から出力する出力信号光であり、参照符号２２２は受光素子２１９に入力する入力信号である。
【００７５】
半導体演算回路チップ２１７は、シリコン集積回路形成技術を用いて作製したもので、それぞれのピクセルごとに演算回路と発光素子駆動回路、発光素子駆動用電極２１８、受光素子２１９を備えている。
【００７６】
絶縁性の遮光基板２２３には、例えば電気伝導度の低いノンドープのシリコン基板を用いる。発光素子用貫通穴２２７は、発光素子２２４が挿入できるように発光素子２２４の外形に合わせた大きさで、半導体演算回路チップ２１７上の発光素子駆動用電極２１８の位置に合わせて形成する。受光素子光路用貫通穴２２６の位置と断面積は、受光素子２１９の位置と面積に合わせて形成する。発光素子用貫通穴２２７と受光素子光路用貫通穴２２６のそれぞれは、フォトレジスト又は金属膜をパターニングしたものをマスクとして使用し、フッ素原子を含む反応性ガスを使用したドライエッチングにより、絶縁性の遮光基板２２３に貫通穴を形成する。遮光基板２２３であるシリコン基板の絶縁は、水蒸気雰囲気中でシリコン基板を加熱してシリコン熱酸化膜を作製することにより形成する。
【００７７】
発光素子２２４としては、半導体発光ダイオード、又は、半導体レーザーダイオードを用いる。
【００７８】
ガラス基板２１２の下面の電極２１３は、発光素子２２４からの出力光２２１及び受光素子２１９の大きさと位置に合わせてパターニングを行い、入力信号光２２２及び出力信号光２２１がガラス基板２１２を透過できるようにする。
【００７９】
回折型コリメータレンズ２１４は、発光素子２２４の出力光２２１の位置に合わせて、また、回折型集光レンズ２１５は受光素子２１９の位置に合わせて、それぞれ、ガラス基板２１２の上面に形成する。
【００８０】
次に、上記光情報処理装置の動作について説明する。
【００８１】
入力信号光２２２は、回折型光学素子付ガラス基板２１６に備えた回折型光学素子の一例としての回折型集光レンズ２１５により集光作用を受け、発光素子アレイ２１１に備えた受光素子光路用貫通穴２２６を通って、半導体演算チップ２１７上の受光素子２１９に入射する。受光素子２１９は、入射した入力信号光２２２を電気信号に変換する。
【００８２】
半導体演算回路チップ２１７は、受光素子２１９により変換された電気信号を入力信号として演算を実行する。演算の結果は、電気出力信号として発光素子駆動用電極２１８へ出力される。発光素子駆動用電極２１８に出力する電気出力信号は、熱可塑性若しくは熱硬化性の導電性シート２３９Ａを介して発光素子２２４のアノード電極２１０に印加し、電気出力信号に応じて電流が発光素子２２４を流れる。発光素子２２４を流れ出た電流は、発光素子２２４のカソード電極２２５を経て、熱可塑性若しくは熱硬化性の導電性シート２３９Ｂを介して、回折型光学素子付ガラス基板２１６に備えた電極２１３へと流れる。
【００８３】
発光素子２２４は演算の結果に応じて、電気出力信号を出力信号光２２１に変換する。出力信号光２２１は、回折型光学素子付ガラス基板２１６に備えた回折型コリメータレンズ２１４により空間的な広がりを抑制されて出力する。
【００８４】
発光素子２２４が発光した際に発光素子２２４の側面から出射した光は、遮光基板２２３により遮光され、近傍の受光素子２１９に入射することを防止される。
【００８５】
以上の構成、動作原理により、光情報処理装置が実現される。
【００８６】
次に、図７〜図９を用いて本発明の上記実施形態にかかる光情報処理装置の製造方法を示す。
【００８７】
図７において（Ａ）で示すように、発光素子用貫通穴２２７及び受光素子光路用貫通穴２２６を設けた絶縁性の遮光基板２２３の下面に、下側の熱可塑性若しくは熱硬化性の導電性シート２３９Ａを、各貫通穴２４０が各受光素子光路用貫通穴２２６に対応する位置に位置するように貼り付ける。この際、貼り付けの一般的な条件は、温度１００℃、時間５ｓ、圧力１０ｋｇ／ｃｍ２である。
【００８８】
次に、図７（Ｂ）に示すように、遮光基板２２３の各発光素子用貫通穴２２７に発光素子２２４を挿入する。このとき、発光素子２２４のアノード電極２１０が下側の熱可塑性若しくは熱硬化性の導電性シート２３９Ａと接触するように位置合わせして各発光素子用貫通穴２２７に挿入する。これにより、遮光基板２２３の各発光素子用貫通穴２２７に発光素子２２４が挿入された発光素子アレイ２１１が形成される。
【００８９】
次に、図７（Ｃ）に示すように、半導体演算回路チップ２１７上に設けた発光素子駆動用電極２１８と発光素子２２４のアノード電極２１０とが合致するように位置合わせを行うとともに、半導体演算回路チップ２１７上に設けた受光素子２１９と上記遮光基板２２３の受光素子光路用貫通穴２２６とが合致するように位置合わせを行ったのち、図７（Ｂ）に示す発光素子アレイ２１１の遮光基板２２３の下面に貼り付けられた下側の熱可塑性若しくは熱硬化性の導電性シート２３９Ａを半導体演算回路チップ２１７上に載置して、下側の熱可塑性若しくは熱硬化性の導電性シート２３９Ａと半導体演算回路チップ２１７とを接触させた後、加熱・加圧ツール２０７により、遮光基板２２３を半導体演算回路チップ２１７に対して加熱及び押圧する。この結果、遮光基板２２３と半導体演算回路チップ２１７との間の下側の熱可塑性若しくは熱硬化性の導電性シート２３９Ａが熱により硬化させられて、下側の熱可塑性若しくは熱硬化性の導電性シート２３９Ａにより半導体演算回路チップ２１７と発光素子アレイ２１１とが接合される。その際、一般的な加熱及び加圧条件は、温度２００℃、圧力３０ｋｇ／ｃｍ２、時間３０ｓである。
【００９０】
次に、図７（Ｄ）に示すように、発光素子アレイ２１１における発光素子２２４の上部のカソード電極２２５側に、上側の熱可塑性若しくは熱硬化性の導電性シート２３９Ｂを、その各貫通穴２４０が発光素子アレイ２１１の遮光基板２２３の各受光素子光路用貫通穴２２６に対応する位置に貼り付ける。この際、貼り付けの一般的な条件は、温度１００℃、時間５ｓ、圧力１０ｋｇ／ｃｍ２である。
【００９１】
次に、図８に示すように、ガラス基板２１２の回折型コリメータレンズ２１４が発光素子アレイ２１１の発光素子２２４と合致するとともに、ガラス基板２１２の回折型集光レンズ２１５が発光素子アレイ２１１の受光素子２１９と合致するように、ガラス基板２１２を発光素子アレイ２１１の上側の熱可塑性若しくは熱硬化性の導電性シート２３９Ｂの上面側に位置合わせして載置した後、加熱・加圧ツール２０７により、ガラス基板２１２を上側の熱可塑性若しくは熱硬化性の導電性シート２３９Ｂを介して発光素子アレイ２１１に対して加熱及び押圧し、ガラス基板２１２と発光素子アレイ２１１との間の上側の熱可塑性若しくは熱硬化性の導電性シート２３９Ｂを熱により硬化させ、上側の熱可塑性若しくは熱硬化性の導電性シート２３９Ｂにより回折型光学素子付ガラス基板２１２と発光素子アレイ２１１とを接合させる。その際、一般的な加熱及び加圧条件は、温度２００℃、圧力３０ｋｇ／ｃｍ２、時間３０ｓである。
【００９２】
以上の製造方法により、図９に示す光情報処理装置が実現される。なお、図９の２３９Ｃ及び２３９Ｄは、それぞれ、下側と上側の導電性シート２３９Ａ，２３９Ｂが熱硬化した導電性樹脂層である。
【００９３】
第３実施形態によれば、予め、上側と下側の熱可塑性若しくは熱硬化性の導電性シート２３９Ａ，２３９Ｂに、遮光基板２２３の各受光素子光路用貫通穴２２６に対応する位置に、それぞれ、貫通穴２４０が設けられているため、受光素子２１９及び発光素子２２４の光路が貫通穴２４０により確実に確保され、従来例のように接着剤により、受光素子光路用貫通穴が塞がれてしまうという不具合が生じることなく、ピクセル数が多くかつ小型で一体化された光情報処理装置が電気的接続について高信頼性で提供できるという作用を有する。
【００９４】
尚、以上の説明では、発光素子アレイ２１１を半導体演算回路チップ２１７に接合した後、発光素子アレイ２１１に回折型光学素子付ガラス基板２１２を接合する工程であったが、逆に、回折型光学素子付ガラス基板２１２に発光素子アレイ２１１を接合した後、半導体演算回路チップ２１７を発光素子アレイ２１１に接合する工程であっても良い。
【００９５】
上記第３実施形態によれば、受光素子２１９が形成された半導体演算回路チップ２１７と受光素子光路用の貫通穴２２６を持つ遮光基板２２３に発光素子２２４が埋め込まれた発光素子アレイ２１１と回折型光学素子付ガラス基板２１２とを一体化した光情報処理装置において、半導体演算回路チップ２１７と発光素子アレイ２１１との接合及び発光素子アレイ２１１と回折型光学素子付ガラス基板２１２との接合に、受光素子２１９の光路を確保するための貫通穴２４０を設けた、熱可塑性若しくは熱硬化性のの導電性シート、又は、熱可塑性若しくは熱硬化性の樹脂と金属粒子とを有する異方導電性のの導電性シート２３９Ａ，２３９Ｂを用いるため、従来のように導電性接着剤により、発光素子２２４から出力される出力信号光２２１の光路が塞がれたり、上記導電性接着剤により、受光素子光路用貫通穴２２６が塞がれてしまうという不具合を生じることなく、半導体演算回路チップ２１７上に発光素子アレイ２１１、及び受光素子用光路２２６を精度良く容易に形成し、ピクセル数が多くかつ小型で一体化した光情報処理装置が提供できる。
【００９６】
なお、本発明は上記実施形態に限定されるものではなく、その他種々の態様で実施できる。
【００９７】
例えば、第３実施形態において、図１０（Ａ），（Ｂ）に示すように、発光素子２２４からの出力信号光２２１の輝度が必要な場合、受光素子の光路を確保する貫通穴２４０と発光素子２２４の光路を確保するための貫通穴２４１とが形成された熱可塑性若しくは熱硬化性の導電性シート２４２を用いて、回折型光学素子付ガラス基板２１２に発光素子アレイ２１１を接合しても良い。
【００９８】
また、図１８に示すように、上記外部電極端子と上記回路基板２０４の電極２０５とを電気的に接続するとき、上記半導体素子２０１の上記電極２０２上に形成された上記外部電極端子としてのめっきバンプ２０３Ｍと上記回路基板２０４の上記電極２０５とを上記熱可塑性若しくは熱硬化性のシート２３５，２３８の上記貫通穴２３４，２３７を介して電気的に接続して上記半導体素子２０１と上記回路基板２０４とを接合するようにすることもできる。この場合には、電極ピッチ間が例えば５０μｍ以下の狭ピッチにおいても、半導体素子２０１の外部電極端子としてのめっきバンプ２０３Ｍと回路基板２０４の電極間の接合を行うことができる。
【００９９】
また、図１９に示すように、上記外部電極端子と上記回路基板２０４の電極２０５とを電気的に接続するとき、上記半導体素子２０１の上記電極２０２上にワイヤボンディング法により形成された上記外部電極端子としての突起バンプ２０３Ｂと上記回路基板２０４の上記電極２０５とを上記熱可塑性若しくは熱硬化性のシート２３５，２３８の上記貫通穴２３４，２３７を介して電気的に接続して上記半導体素子２０１と上記回路基板２０４とを接合する。外部電極端子をめっき法により形成した場合、例えば最大でも２５μｍ程度の高さの低いバンプしか形成できないのに対し、この場合には、ワイヤボンディング法により突起バンプ２０３Ｂを形成すると、例えば５０μｍ以上の高さの高いバンプ２０３Ｂが形成できるため、回路基板２０４の反り・うねりに対する許容量が広くなり、半導体素子２０１の外部電極端子２０３Ｂと回路基板２０４の電極２０５間の接合をより安定して行える。
【０１００】
また、図２０及び図２１に示すように、上記熱可塑性若しくは熱硬化性のシートは、熱可塑性若しくは熱硬化性の樹脂と金属粒子２５０ｂとを有する異方導電性のシート２５０であるように構成することもできる。この場合、図２０に示すように異方導電性のシート２５０の貫通孔２５０ａ内に外部電極端子２０３が半導体素子実装前に入り込んでおり、実装後は、図２１に示すように半導体素子２０１の外部電極端子２０３Ｂと回路基板２０４の電極２０５との間に金属粒子２５０ｂが挟み込まれて接合されるようになっている。
【０１０１】
なお、上記様々な実施形態のうちの任意の実施形態を適宜組み合わせることにより、それぞれの有する効果を奏することができる。
【０１０２】
【発明の効果】
以上の説明のとおり、本発明によれば、半導体素子の電極上に形成された各外部電極端子と回路形成体の各電極とを、熱可塑性若しくは熱硬化性の導電性シート、又は、熱可塑性若しくは熱硬化性の樹脂と金属粒子とを有する異方導電性のシートを介在して電気的に接続するように半導体素子を回路形成体へ接合する半導体素子の実装方法において、半導体素子の電極上に形成された上記各外部電極端子部に対応する箇所に貫通穴を設けたシートを用いるため、半導体素子の微小な外部電極端子部分の樹脂の流動コントロールを気にすることなく、また回路形成体の反り・うねり、加圧・加熱温度条件のばらつきに左右されることなく、半導体素子の各外部電極端子と回路形成体の各電極間の電気的接続を確実に行うことができ、電気的接続不良が発生せず、電気的接続の信頼性の高い実装が行える。
【図面の簡単な説明】
【図１】 （Ａ），（Ｂ）はそれぞれ本発明の第１実施形態にかかる半導体素子と回路基板を接合するのに用いる熱可塑性若しくは熱硬化性シートの斜視図及び断面図である。
【図２】 本発明の第１実施形態にかかる半導体素子の実装方法の工程を示す一部断面説明図である。
【図３】 本発明の第１実施形態にかかる半導体素子の実装方法での半導体素子実装後の回路形成部品の断面図である。
【図４】 本発明の第２実施形態にかかる半導体素子と回路基板を接合するのに用いる熱可塑性若しくは熱硬化性シートの斜視図である。
【図５】 本発明の第２実施形態にかかる半導体素子の実装方法の工程を示す一部断面説明図である。
【図６】 （Ａ），（Ｂ）はそれぞれ本発明の第３実施形態にかかる光情報処理装置の製造方法の一工程を示す一部断面説明図及び上記方法で使用する熱可塑性若しくは熱硬化性シートの平面図である。
【図７】 （Ａ），（Ｂ），（Ｃ），（Ｄ）はそれぞれ上記第３実施形態にかかる光情報処理装置の製造方法の工程を示す一部断面説明図である。
【図８】 図７（Ｄ）に続く、上記第３実施形態にかかる光情報処理装置の製造方法での工程を示す一部断面説明図である。
【図９】 図８に続く、上記第３実施形態にかかる光情報処理装置の製造方法で製造された光情報処理装置の一部断面説明図である。
【図１０】 （Ａ），（Ｂ）はそれぞれ本発明の第３実施形態にかかる光情報処理装置の製造方法において使用する熱可塑性若しくは熱硬化性シートの平面図及び上記シートを使用した光情報処理装置の断面図である。
【図１１】 従来の半導体素子の実装方法の工程を示す説明図である。
【図１２】 従来の半導体素子実装後の状態の一部断面説明図である。
【図１３】 従来の別の方法での半導体素子実装後の状態の一部断面説明図である。
【図１４】 従来の光情報処理装置の断面図である。
【図１５】 （Ａ），（Ｂ）はそれぞれ従来の半導体素子の実装における問題点を示す図である。
【図１６】 従来の半導体素子の実装における問題点を示す図である。
【図１７】 従来の光情報処理装置の問題点を示す図である。
【図１８】 本発明の上記実施形態の変形例にかかる半導体素子の実装方法での半導体素子実装後の回路形成部品の断面図である。
【図１９】 本発明の上記実施形態の別の変形例にかかる半導体素子の実装方法での半導体素子実装後の回路形成部品の断面図である。
【図２０】 本発明の上記実施形態のさらに別の変形例にかかる半導体素子の実装方法での半導体素子実装前の回路形成部品の断面図である。
【図２１】 本発明の上記実施形態のさらに別の変形例にかかる半導体素子の実装方法での半導体素子実装後の回路形成部品の断面図である。
【符号の説明】
２０１…半導体素子、２０２…半導体素子の電極、２０３…半導体素子の外部電極、２０４…回路基板、２０５…回路基板の電極、２０６…熱可塑性若しくは熱硬化性の樹脂シート、２０７…加熱・加圧ツール、２０８…ヒーター、２０９…導電粉末、２１０…発光素子のアノード電極、２１１…発光素子アレイ、２１２…ガラス基板、２１３…ガラス基板の電極、２１４…回折型コリメーターレンズ、２１５…回折型集光レンズ、２１６…回折型光学素子付ガラス基板、２１７…半導体演算回路チップ、２１８…発光素子駆動用電極、２１９…受光素子、２２０…導電性接着剤、２２１…出力信号光、２２２…入力信号、２２３…遮光基板、２２４…発光素子、２２５…発光素子のカソード電極、２２６…受光素子光路用貫通穴、２２７…発光素子用貫通穴、２２８…接着剤、２２９…絶縁性の接着剤、２３０…電気的接続不良部、２３１…電気的接続不良部、２３２…従来例の問題箇所、２３３…従来例の問題箇所、２３４…貫通穴、２３５…貫通穴が設けられたシート、２３６…電気的に接続された部分、２３９，２３９Ａ，２３９Ｂ…熱可塑性若しくは熱硬化性の樹脂の導電性シート、２３９Ｃ，２３９Ｄ…導電性樹脂層、２４０…貫通穴。
Claims (5)
- 半導体素子と回路形成体との間に、上記半導体素子の複数個の電極上に形成された複数個の外部電極端子に対応する箇所に長穴形状に形成された貫通穴を有する熱可塑性若しくは熱硬化性のシートを介在させ、
上記半導体素子の上記複数個の電極上に形成された上記複数個の外部電極端子と上記回路形成体の複数個の電極とを上記シートの上記貫通穴を介して電気的に接続して上記半導体素子と上記回路形成体とを接合することを特徴とする半導体素子の実装方法。 - 上記外部電極端子と上記回路形成体の電極とを電気的に接続するとき、上記半導体素子の上記電極上に形成された上記外部電極端子としてのめっきバンプと上記回路形成体の上記電極とを上記シートの上記貫通穴を介して電気的に接続して上記半導体素子と上記回路形成体とを接合する請求項１に記載の半導体素子の実装方法。
- 上記外部電極端子と上記回路形成体の電極とを電気的に接続するとき、上記半導体素子の上記電極上にワイヤボンディング法により形成された上記外部電極端子としての突起バンプと上記回路形成体の上記電極とを上記シートの上記貫通穴を介して電気的に接続して上記半導体素子と上記回路形成体とを接合する請求項１に記載の半導体素子の実装方法。
- 上記熱可塑性若しくは熱硬化性のシートは、熱可塑性若しくは熱硬化性の樹脂と金属粒子とを有する異方導電性のシートである請求項１〜３のいずれか１つに記載の半導体素子の実装方法。
- 半導体素子と回路形成体との間に、上記半導体素子の複数個の電極上に形成された複数個の外部電極端子に対応する箇所に、上記半導体素子の上記複数個の電極上に形成された上記複数個の外部電極端子と上記回路形成体の複数個の電極とを電気的に接続する長穴形状に形成された貫通穴を有する熱可塑性若しくは熱硬化性のシート。
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Cited By (2)
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