KR20170028259A - 고종횡비 유전체 에칭을 위한 마스크 축소층 - Google Patents

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KR20170028259A
KR20170028259A KR1020160110993A KR20160110993A KR20170028259A KR 20170028259 A KR20170028259 A KR 20170028259A KR 1020160110993 A KR1020160110993 A KR 1020160110993A KR 20160110993 A KR20160110993 A KR 20160110993A KR 20170028259 A KR20170028259 A KR 20170028259A
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layer
mask
feature
deposition
dielectric
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KR1020160110993A
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Inventor
에릭 에이. 허드슨
마크 에이치. 윌콕슨
칼만 팰호스
현종 심
메레트 웡
Original Assignee
램 리써치 코포레이션
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Abstract

본 명세서의 다양한 실시예들은 반도체 기판 상의 유전체-함유 스택 내에 리세스된 피처를 형성하기 위한 방법들, 장치 및 시스템들에 관한 것이다. 많은 실시예들에서, 마스크 축소층은 마스크 층 내의 개구들을 좁히도록 패터닝된 마스크 층 상에 증착된다. 마스크 축소층은 이로 제한되지 않지만, 원자층 증착 또는 화학적 기상 증착을 포함하는 기상 증착 프로세스를 통해 증착될 수도 있다. 마스크 축소층은 보다 좁은, 보다 수직으로 균일한 에칭된 피처들을 발생시킬 수 있다. 일부 실시예들에서, 에칭은 단일의 에칭 단계로 완료된다. 일부 다른 실시예들에서, 에칭은 단계들로 행해질 수도 있고, 부분적으로 에칭된 피처들 상에 보호 측벽 코팅을 증착하도록 설계된 증착 단계로 순환될 수도 있다. 금속-함유 막들은 특히 마스크 축소막들 및 보호 측벽 코팅들로서 적합하다.

Description

고종횡비 유전체 에칭을 위한 마스크 축소층{MASK SHRINK LAYER FOR HIGH ASPECT RATIO DIELECTRIC ETCH}
반도체 디바이스들의 제조 동안 흔히 채용되는 일 프로세스는 유전체 재료 내의 에칭된 실린더의 형성이다. 이러한 프로세스가 발생할 수도 있는 예시적인 맥락들은 이로 제한되지 않지만, DRAM 및 3D NAND 구조체들과 같은 메모리 애플리케이션들을 포함한다. 반도체 산업이 진보하고 디바이스 치수들이 보다 작아짐에 따라, 이러한 실린더들은 특히 좁은 폭들 및/또는 깊은 깊이들을 가진 고 종횡비 실린더들에 대해, 균일한 방식으로 에칭하기가 점점 더 보다 어려워진다.
본 명세서의 특정한 실시예들은 반도체 기판 상의 유전체-함유 스택 내에 에칭된 피처를 형성하기 위한 방법들 및 장치에 관한 것이다.
개시된 실시예들의 일 양태에서, 반도체 기판 상의 유전체-함유 스택 내에 에칭된 피처를 형성하는 방법이 제공되고, 방법은: (a) 유전체-함유 스택 및 유전체-함유 스택 위에 위치된 마스크 층을 포함한 기판을 수용하는 단계로서, 마스크 층은 마스크 층 내의 개구들을 포함한 패턴을 포함하는, 기판을 수용하는 단계; (b) 마스크 층 상에 마스크 축소층을 증착하는 단계로서, 마스크 축소층은 기상 증착 프로세스를 통해 형성되고 그리고 금속-함유 재료를 포함하고, 그리고 마스크 축소층은 마스크 층 내의 개구들을 라이닝하는 (line), 마스크 축소층을 증착하는 단계; 및 (c) 에칭 반응물질을 포함한 에칭 플라즈마를 생성하고, 기판을 에칭 플라즈마에 노출시키고, 그리고 유전체-함유 스택 내의 피처를 에칭하는 단계를 포함하고, 피처는 피처의 최종 깊이에서 약 5 이상의 종횡비를 갖는다.
일부 실시예들에서, 마스크 축소층은 금속 나이트라이드, 금속 옥사이드, 금속 카바이드, 금속 보라이드, 또는 이들의 조합을 포함한다. 마스크 축소층 내의 금속은 티타늄, 탄탈륨, 루테늄, 알루미늄, 철, 하프늄, 및 이들의 조합들로 구성된 그룹으로부터 선택될 수도 있다. 이들 금속들 중 임의의 금속은 나이트라이드, 옥사이드, 카바이드, 보라이드, 또는 일부 이들의 조합으로서 제공될 수도 있다. 다양한 경우들에서 마스크 축소층은 금속 나이트라이드를 포함한다.
에칭 프로세스는 페이즈들로 발생할 수도 있다. 일부 실시예들에서, 단계 (c) 는 적어도 제 1 페이즈 및 제 2 페이즈를 포함하고, 제 1 페이즈는 마스크 층 내의 개구들의 하단에서 마스크 축소층을 통해 에칭을 발생시키는 조건들 하에서 수행되고, 제 2 페이즈는 유전체-함유 스택을 통해 에칭을 발생시키는 조건들 하에서 수행된다.
마스크 축소층은 일부 실시예들에서 원자층 증착 반응을 통해 증착될 수도 있다. 예를 들어, 단계 (b) 는 (i) 기판을 제 1 증착 반응물질에 노출시키고 그리고 제 1 증착 반응물질로 하여금 마스크 층 내의 개구들의 측벽들 상에 흡착되게 하는 단계; 및 (ii) 단계 (i) 후에, 기판을 제 2 증착 반응물질에 노출시키고 그리고 제 1 반응물질과 제 2 증착 반응물질을 표면 반응으로 반응시켜서, 마스크 층 내의 개구들의 측벽들 상에 마스크 축소층을 형성하는 단계를 포함할 수도 있다. 일부 이러한 경우들에서, 단계 (b) 는 플라즈마를 수반하지 않는다. 일부 다른 경우들에서, 단계 (ii) 는 기판을 제 2 증착 반응물질을 포함한 마스크 축소층 증착 플라즈마에 노출시켜서, 마스크 층 내의 개구들의 측벽들 상에 마스크 축소층을 형성하는 단계를 더 포함하고, 기판을 마스크 축소층 증착 플라즈마에 노출시키는 단계는 제 1 증착 반응물질과 제 2 증착 반응물질 사이의 표면 반응을 구동한다. 일부 다른 실시예들에서, 단계 (b) 는 기판을 제 1 증착 반응물질 및 제 2 증착 반응물질에 동시에 노출시키는 것을 포함한 화학적 기상 증착 반응을 통해 마스크 축소층을 증착하는 단계를 포함한다. 특정한 구현예들에서, 마스크 축소층은 적어도 제 1 서브-층 및 제 2 서브-층을 포함하도록 증착될 수도 있고, 제 1 서브-층 및 제 2 서브-층은 상이한 조건들 하에서 증착된다. 특정한 실시예들에서 제 1 서브-층 및 제 2 서브-층은 상이한 조성들을 가질 수도 있다.
방법은 복수의 상이한 피처 형상들에 적용될 수도 있다. 일부 경우들에서, 유전체-함유 스택 내로 에칭된 피처는 실린더, 트렌치, 또는 라인이다. 복수의 경우들에서, 피처는 예를 들어 적어도 약 5, 10, 20, 30, 40, 50, 60, 80, 또는 100의 종횡비를 가진, 고 종횡비 실린더이다. 특정한 구현예들에서, 피처가 피처의 최종 깊이로 에칭된 후에, 피처는 약 20 이상의 종횡비, 및 약 20 % 이하의 보잉 (bow) 을 갖는다.
방법은 다양한 맥락들로 실시될 수도 있다. 일부 실시예들에서, 피처는 3D NAND 디바이스를 형성하는 맥락에서 형성되고, 그리고 유전체-함유 스택은 (i) 옥사이드 재료, 및 (ii) 나이트라이드 재료 또는 폴리실리콘 재료의 교번하는 층들을 포함한다. 일부 다른 실시예들에서, 피처는 DRAM 디바이스를 형성하는 맥락에서 형성되고, 그리고 유전체-함유 스택은 실리콘 옥사이드의 층들과 실리콘 나이트라이드의 하나 이상의 층들을 포함한다.
특정한 구현예들에서, 에칭 프로세스는 구간적 (piecewise) 방식으로 실시될 수도 있다. 예를 들어, 에칭 반응은 증착 반응과 순환될 수도 있고, 증착 반응은 부분적으로 에칭된 피처들 상의 보호 측벽 코팅의 형성을 발생시킨다. 일부 실시예들에서, 단계 (c) 는, (i) 피처를 부분적으로 에칭하는 단계, (ii) 단계 (i) 후에, 피처의 측벽들 상에 보호막을 증착하는 단계로서, 보호막은 실질적으로 피처의 전체 깊이를 따라 증착되는, 보호막을 증착하는 단계, 및 (iii) 피처가 최종 깊이로 에칭될 때까지 단계 (i) 및 단계 (ii) 를 반복하는 단계로서, 단계 (ii) 에서 증착된 보호막은 단계 (i) 의 차후의 반복들에서 피처의 측방향 에칭을 실질적으로 방지하는, 반복하는 단계를 포함한다. 일부 이러한 경우들에서, 보호막은 열적으로 구동된 원자층 증착 반응을 통해 증착될 수도 있고, 그리고 보호막은 금속-함유 막을 포함할 수도 있다.
개시된 실시예들의 또 다른 양태에서, 반도체 기판 상의 유전체-함유 스택 내에 에칭된 피처를 형성하기 위한 장치가 제공되고, 장치는, 하나 이상의 반응 챔버들로서, 적어도 하나의 반응 챔버는 에칭을 수행하도록 설계되거나 구성되고, 그리고 적어도 하나의 반응 챔버는 증착을 수행하도록 설계되거나 구성되고, 반응 챔버 각각은, 프로세스 가스들을 반응 챔버로 도입하기 위한 유입부, 및 반응 챔버로부터 재료를 제거하기 위한 유출부를 포함하는, 하나 이상의 반응 챔버들, 및
제어기를 포함하고, 제어기는, (a) 증착을 수행하도록 설계되거나 구성된 반응 챔버 내로 하나 이상의 증기 상 증착 반응물질들을 흘리고 그리고 기판 상에 마스크 축소층을 증착하기 위한 인스트럭션으로서, 기판은 유전체-함유 스택 및 유전체-함유 스택 위에 위치된 마스크 층을 포함하고, 마스크 층은 피처들이 에칭될 곳을 규정하는 마스크 층 내의 개구들을 포함한 패턴을 포함하고, 마스크 축소층은 마스크 층 내의 개구들을 좁히도록 마스크 층 내의 개구들을 라이닝하고, 그리고 마스크 축소층은 금속-함유 재료를 포함하는, 인스트럭션; 및 (b) 에칭 반응물질을 포함한 에칭 플라즈마를 생성하고, 기판을 에칭 플라즈마에 노출시키고, 그리고 유전체-함유 스택 내의 피처를 에칭하기 위한 인스트럭션으로서, 인스트럭션 (b) 는 에칭을 수행하도록 설계되거나 구성된 반응 챔버 내에서 수행되고, 피처는 피처의 최종 깊이에서 약 5 이상의 종횡비를 갖는, 인스트럭션을 갖는다.
일부 구현예들에서, 인스트럭션 (a) 및 인스트럭션 (b) 양자가 동일한 반응 챔버 내에서 발생하도록, 에칭을 수행하도록 설계되거나 구성된 반응 챔버는 증착을 수행하도록 설계되거나 구성된 반응 챔버와 동일하다. 일부 다른 경우들에서, 에칭을 수행하도록 설계되거나 구성된 반응 챔버는 증착을 수행하도록 설계되거나 구성된 반응 챔버와 상이하고, 제어기는 에칭을 수행하도록 설계되거나 구성된 반응 챔버와 증착을 수행하도록 설계되거나 구성된 반응 챔버 사이에서 진공 조건들 하에서 기판을 이송하기 위한 인스트럭션들을 더 포함한다.
일부 실시예들에서, 제어기는 열적으로 구동된 원자층 증착 반응을 사용하여 마스크 축소층을 증착함으로써 인스트럭션 (a) 을 수행하기 위한 인스트럭션들을 가질 수도 있다. 에칭 프로세스는 일부 경우들에서, 증착 반응이 에칭 반응들 사이에서 단속적으로 사용되는, 단편적인 (piecemeal) 방식으로 발생할 수도 있다. 예를 들어, 제어기는, (i) 기판을 부분적으로 에칭하는 단계, (ii) 단계 (i) 후에, 부분적으로 에칭된 피처의 측벽들 상에 보호막을 증착하는 단계로서, 보호막은 실질적으로 부분적으로 에칭된 피처의 전체 깊이를 따라 증착되는, 보호막을 증착하는 단계, 및 (iii) 피처가 최종 깊이로 에칭될 때까지 단계 (i) 및 단계 (ii) 를 반복하는 단계로서, 단계 (ii) 에서 증착된 보호막은 단계 (i) 의 차후의 반복들 동안 피처의 측방향 에칭을 실질적으로 방지하는, 반복하는 단계에 의해 인스트럭션 (b) 를 수행하기 위한 인스트럭션들을 가질 수도 있다.
이들 및 다른 특징들은 연관된 도면들을 참조하여 이하에 기술될 것이다.
도 1a는 측벽들 상의 과도한 CD 에칭에 기인하여 바람직하지 않은 보잉을 가진 에칭된 실린더를 예시한다.
도 1b 내지 도 1d는 마스크 축소층의 증착 후 (도 1b), 마스크 축소층의 펀칭 쓰루 (punching through) 후 (도 1c), 및 유전체-함유 재료 내로의 피처들의 에칭 후 (도 1d) 를 포함한, 제작 동안의 시간에서 상이한 지점들에서의 부분적으로 제조된 반도체 디바이스를 예시한다.
도 1e는 특정한 실시예들에 따른, 유전체-함유 재료 내에서 고 종횡비 피처들을 에칭하는 방법에 대한 흐름도를 제시한다.
도 2a는 다양한 개시된 실시예들에 따른, 반도체 기판 상에 에칭된 피처를 형성하는 방법에 대한 흐름도를 제시한다.
도 2b는 특정한 실시예들에 따른, 막 (예를 들어, 마스크 축소층 및/또는 보호 측벽 코팅) 을 증착하는 방법에 대한 흐름도를 제시한다.
도 2c는 보호 측벽 코팅이 바이레이어로서 증착되는 실시예들에 따른, 반도체 기판 상에 에칭된 피처를 형성하는 방법에 대한 흐름도를 제시한다.
도 3a 내지 도 3d는 다양한 실시예들에 따라, 실린더들이 순환적으로 에칭되고 그리고 보호 측벽 코팅으로 코팅될 때 반도체 기판 내의 에칭된 실린더들을 도시한다.
도 4a 내지 도 4c는 특정한 실시예들에 따라 본 명세서에 기술된 에칭 프로세스들을 수행하도록 사용될 수도 있는 반응 챔버를 예시한다.
도 5는 특정한 실시예들에 따라 본 명세서에 기술된 증착 프로세스들을 수행하도록 사용될 수도 있는 반응 챔버를 예시한다.
도 6은 특정한 구현예들에서 증착 프로세스들을 수행하도록 사용될 수도 있는 멀티-스테이션 장치를 도시한다.
도 7은 특정한 실시예들에 따라 증착 및 에칭 양자를 실시하도록 사용될 수도 있는 클러스터 툴을 제시한다.
도 8a는 피처의 상이한 종횡비들에서의 텅스텐 나이트라이드 보호 측벽 코팅의 두께를 예시한 실험 결과들을 나타낸다.
도 8b는 마스크 축소층을 증착하거나 증착하지 않고, 마스크 층 내에 패터닝된 피처들에 대한 깊이 대 임계 치수를 도시한 실험 결과들을 제시한다.
도 8c는 마스크 축소층을 증착하거나 증착하지 않고, 유전체-함유 스택 내에 에칭된 피처들에 대해 깊이에 대한 임계 치수를 나타낸 실험 결과들을 제시한다.
도 9a는 피처들을 에칭하도록 상이한 방법들을 사용한, 시간에 대한 에칭 깊이를 나타낸 실험 결과들을 제시한다.
도 9b는 피처들을 에칭하도록 상이한 방법들을 사용하여 다양한 에칭 깊이들에 대해 달성된 최대 임계 치수를 도시한 실험 결과들을 제시한다.
도 10은 피처들을 에칭하도록 상이한 방법들을 사용하여 피처 내의 깊이에 대한 임계 치수를 나타낸 실험 결과들을 예시한다.
본 출원에서, 용어들 "반도체 웨이퍼", "웨이퍼", "기판", "웨이퍼 기판", 및 "부분적으로 제조된 집적 회로"는 상호 교환 가능하게 사용된다. 당업자는 용어 "부분적으로 제조된 집적 회로"가 그 위의 집적 회로 제조의 많은 단계들 중 임의의 단계 동안 실리콘 웨이퍼를 지칭할 수 있다는 것을 이해할 것이다. 반도체 디바이스 산업에서 사용되는 웨이퍼 또는 기판은 통상적으로 200 ㎜, 또는 300 ㎜, 또는 450 ㎜의 직경을 갖는다. 다음의 상세한 기술은 본 발명이 웨이퍼 상에서 구현된다고 가정한다. 그러나, 본 발명은 이로 제한되지 않는다. 워크피스는 다양한 형상들, 사이즈들, 및 재료들의 워크피스일 수도 있다. 반도체 웨이퍼들에 더하여, 이 발명을 이용할 수도 있는 다른 워크피스들은 인쇄 회로 기판들, 자기 기록 매체, 자기 기록 센서들, 미러들, 광학 엘리먼트들 (elements), 마이크로-기계 디바이스들 등과 같은 다양한 물품들을 포함한다.
복수의 프로세스 변수들이 본 명세서에 기술된다. 복수의 경우들에서, 이들 프로세스 변수들은 직경이 300 ㎜인 기판들을 프로세싱하는 것과 관련이 있다. 일부 실시예들에서, 보고된 프로세스 변수들은 다른 사이즈들의 기판들을 프로세싱하기 위해 스케일링될 (scaled) 수도 있다. 예를 들어, 플라즈마를 생성하거나 유지하기 위한 RF 전력 값들은 기판 면적에 기초하여 선형으로 스케일링될 수도 있다. 유사하게, 반응물질 플로우 레이트들은 기판 면적에 기초하여, 그리고 일부 경우들에서 이용 가능한 반응기의 사이즈에 기초하여 스케일링될 수도 있다.
이하의 기술에서, 다수의 구체적인 상세들이 제시된 실시예들의 완전한 이해를 제공하도록 언급된다. 개시된 실시예들은 이들 구체적인 상세들의 일부 또는 전부가 없이 실시될 수도 있다. 다른 예들에서, 공지된 프로세스 동작들은 개시된 실시예들을 불필요하게 모호하게 하지 않도록 상세히 기술되지 않았다. 개시된 실시예들이 구체적인 실시예들과 함께 기술될 것이지만, 이는 개시된 실시예들을 제한하도록 의도되지 않았다는 것이 이해될 것이다.
I. 고 종횡비 피처들을 에칭하기 위한 기술
특정한 반도체 디바이스들의 제조는 유전체 재료 또는 재료들 내로 피처들을 에칭하는 것을 수반한다. 유전체 재료는 재료의 단일의 층일 수도 있거나 유전체 재료는 재료들의 스택과 통합될 수도 있다. 일부 경우들에서 스택은 상이한 재료들 (예를 들어, 실리콘 나이트라이드 및 실리콘 옥사이드, 또는 실리콘 옥사이드 및 다결정 실리콘) 의 교번하는 층들을 포함한다. 일 예시적인 에칭된 피처는 실린더이지만, 다른 형상들이 또한 사용될 수도 있다. 많은 경우들에서, 피처는 고 종횡비를 가질 수도 있다. 이러한 피처들의 종횡비가 계속해서 증가함에 따라, 유전체-함유 스택들 내로 피처들을 에칭하는 것이 점점 더 어려워진다.
에칭될 유전체-함유 스택은 통상적으로 상부에 패터닝된 마스크 층이 제공된다. 종종, 마스크 층은 실리콘 (예를 들어, 다결정 실리콘 또는 비정질 실리콘) 또는 탄소 (예를 들어, 비정질 탄소) 와 같은 재료들로 이루어질 수도 있다. 다결정 실리콘 마스크들은 흔히 DRAM 디바이스를 형성하는 맥락에서 사용되지만, 탄소 마스크들은 흔히 3D NAND 디바이스를 형성하는 맥락에서 사용된다. 다른 마스크 재료들이 또한 사용될 수도 있다. 마스크 층은 통상적으로 실린더들 또는 다른 구조체들이 유전체-함유 스택 내로 에칭될 때 어느 정도 소모된다. 그 결과, 마스크 층은 상대적으로 두꺼운 층 (예를 들어, 일부 경우들에서 약 500 내지 1500 ㎚) 으로서 증착될 수도 있다.
상대적으로 두꺼운 마스크 층을 패터닝하도록, 일련의 리소그래피/패턴 전사 프로세스들이 사용된다. 이들 프로세스들은 일련의 층들을 통해 형성된 패턴을 연속적으로 전사하는 것을 수반할 수도 있고, 최종적으로 유전체-함유 스택 위에 패터닝된 마스크 층을 발생시킨다. 리소그래피/패턴 전사 프로세스들은 상대적으로 복잡하고, 그리고 흔히 특정한 애플리케이션에 대해 목표된 개구들보다 큰 개구들을 가진 마스크 층을 발생시킨다. 목표된 개구들보다 큰 개구들의 일 결과는 유전체-함유 스택 내로 에칭된 실린더들이 바람직하지 않게 넓을 수 있다는 것이다. 즉, 바람직하지 않게 큰 임계 치수들의 패턴 개구들을 가진 패터닝된 마스크 층들은 에칭된 피처들 전반에 걸쳐 바람직하지 않게 큰 임계 치수들을 가진 에칭된 피처들을 발생시킨다.
고 종횡비 피처들의 에칭 동안 발생할 수 있는 또 다른 문제는 불균일한 에칭 프로파일이다. 즉, 피처들은 곧장 하측 방향으로 에칭되지 않는다. 대신에, 에칭된 피처의 중간 부분이 피처의 상단 및/또는 하단 부분보다 넓도록 (즉, 더 에칭되도록) 피처들의 측벽들이 종종 보잉된다. 외측으로 보잉하는 피처의 부분은 총 피처 깊이 중 상대적으로 작은 부분, 또는 상대적으로 보다 큰 부분을 차지할 수도 있다. 외측으로 보잉하는 피처의 부분은 피처의 임계 치수 (CD) 가 피처의 최대 치수인 곳이다. 임계 치수는 미리 결정된 스폿 (spot) 에서의 피처의 직경에 대응한다. 피처의 최대 CD가 피처 내의 다른 부분에서, 예를 들어 피처에서 또는 피처의 하단 근방에서의 CD와 대략 동일한 것이 일반적으로 바람직하다.
과도한 CD 에칭은 남아 있는 재료의 절충된 (compromised) 구조적 및/또는 전자적 무결성을 발생시킬 수 있다. 이들 문제들은 피처의 일부분 만에서의 과도한 CD 에칭으로부터 발생할 수 있고 (bowing) 그리고/또는 전체 피처에 걸친 과도한 CD 에칭으로부터 발생할 수 있다 (예를 들어, 마스크 개구들이 바람직하지 않게 큰 경우). 예를 들어, 인접한 셀들 (나중에 에칭된 피처들 내에 형성됨) 사이의 기생 결합 및/또는 전류 누설은 인접한 에칭된 피처들 사이의 남아 있는 유전체 재료가 (예를 들어, 과도한 CD 에칭의 결과로서) 매우 얇다면 문제가 될 수 있다.
어떠한 작용 메커니즘 또는 이론에도 매이지 않고, 실린더 또는 다른 피처의 중간 부분에서의 과도한 CD 에칭은 실린더의 측벽들이 에칭으로부터 불충분하게 보호되기 때문에 적어도 부분적으로 발생한다고 여겨진다. 종래의 에칭 화학물질은 유전체 재료 내에 실린더들을 형성하도록 플루오로카본 에천트들을 활용한다. 플루오로카본 에천트들은 플라즈마 노출에 의해 여기되고, 이는 예를 들어, CF, CF2, 및 CF3을 포함한 다양한 플루오로카본 플래그먼트들 (fragments) 의 형성을 발생시킨다. 반응성 플루오로카본 플래그먼트들은 이온들의 도움으로 피처 (예를 들어, 실린더) 의 하단에서 유전체 재료를 말끔히 에칭한다 (etch away). 다른 플루오로카본 플래그먼트들이 에칭될 실린더의 측벽들 상에 증착되어, 보호 폴리머 측벽 코팅을 형성한다. 이 보호 측벽 코팅은 피처의 측벽들이 아니라 피처의 하단에서 우선적인 에칭을 촉진한다. 이 측벽 보호 없이, 피처는 측벽 보호가 불충분한 경우에 보다 넓은 에칭/실린더 폭을 갖고, 불균일한 프로파일을 취하기 시작한다.
측벽 보호는 고 종횡비 피처들에서 달성하기가 특히 어렵다. 이 어려움에 대한 일 이유는 기존의 플루오로카본계 프로세스들이 에칭될 실린더 내에 깊은 보호 폴리머 측벽 코팅을 형성할 수 없다는 것이다. 도 1a는 패터닝된 마스크 층 (106) 으로 코팅된 유전체-함유 재료 (103) 내에 에칭될 실린더 (102) 의 도면을 제시한다. 다음의 논의가 때때로 실린더들을 지칭하지만, 개념들은 직사각형들 및 다른 다각형들과 같은 다른 피처 형상들에 적용된다. 보호 폴리머 측벽 코팅 (104) 은 실린더 (102) 의 상단 부분 근방에 집중된다. CxFy 화학물질은 실린더를 수직으로 에칭하기 위한 에칭 반응물질(들)뿐만 아니라 보호 폴리머 측벽 코팅 (104) 을 형성하는 반응물질(들) 양자를 제공한다. 보호 폴리머 측벽 코팅 (104) 이 실린더 내로 깊게 연장되지 않기 때문에 (즉, 측벽 상에 불충분한 증착이 있음), 실린더 (102) 의 중간 부분은 실린더 (102) 의 상단 부분보다 넓어진다. 실린더 (102) 의 보다 넓은 중간 부분은 보잉 (105) 으로서 지칭된다. 보잉은 보잉 구역에서의 피처의 임계 치수와 보잉 구역 아래의 피처의 임계 치수 사이의 비교 면에서 수치적으로 기술될 수 있다. 보잉은 거리 (예를 들어, 피처의 가장 넓은 부분에서의 임계 치수 빼기 보잉 아래의 피처의 가장 좁은 부분에서의 임계 치수) 면에서 또는 비율/백분율 (예를 들어, 피처의 가장 넓은 부분에서의 임계 치수 나누기 보잉 아래의 피처의 가장 좁은 부분에서의 임계 치수) 면에서 수치적으로 보고될 수도 있다. 이 보잉 (105), 및 관련된 불균일한 에칭 프로파일은 바람직하지 않다. 이 타입의 에칭 프로세스에서 종종 사용되는 고 이온 에너지들 때문에, 보잉들이 고 종횡비들의 실린더들을 에칭할 때 종종 생성된다. 일부 애플리케이션들에서, 보잉들은 약 5만큼 낮은 종횡비들에서도 생성된다. 이와 같이, 종래의 플루오로카본 에칭 화학물질은 통상적으로 유전체 재료들 내에 상대적으로 저 종횡비 실린더들을 형성하는 것으로 제한된다. 일부 현대의 애플리케이션들은 종래의 에칭 화학물질로 달성될 수 있는 종횡비들보다 고 종횡비들을 가진 실린더들을 요구한다.
다양한 실시예들에서, 증착 단계는 마스크 층이 패터닝된 후 그리고 유전체-함유 구조체가 에칭되기 전에 발생할 수도 있다. 이 증착 단계는 마스크 층 내의 개구들의 사이즈를 감소시키도록 패터닝된 마스크 층 상에 마스크 축소층을 증착하기 위해 사용될 수도 있다. 그러므로 마스크 축소층은 목표된 패턴을 마스크 층으로 전사하는 것에 수반된 복잡한 프로세스들 중 임의의 프로세스를 변화시킬 필요 없이, 보다 좁은 에칭된 피처들을 달성한다.
특정한 실시예들에서, 특정한 단계들이 과도한 CD 에칭으로부터 측벽들을 보호하도록 행해질 수도 있다. 이러한 단계들은 피처들이 유전체-함유 스택 내로 부분적으로 에칭된 후의 보호 측벽 코팅의 증착에 관한 것일 수도 있다. 이 기법은 상기에 언급된 마스크 축소 기법과 결합될 수도 있다. 일부 경우들에서 피처가 유전체-함유 스택 내로 더 에칭될 때 보호 측벽 코팅이 주기적으로 증착되도록 보호 측벽 코팅 증착이 에칭 동작과 순환될 수도 있다. 일부 다른 실시예들에서, 증착 단계들이 측벽들 상에 보호 코팅을 형성하도록 행해지지 않는다. 이들 실시예들에서, 폴리머 측벽 코팅 (104) 은 상기에 기술된 바와 같이 에칭 화학물질의 결과로서 에칭 프로세스 동안 형성될 수도 있다.
II. 맥락 및 적용들
본 명세서의 다양한 실시예들에서, 피처들은 상부에 패터닝된 마스크 층 및 유전체 재료를 가진 기판 (통상적으로 반도체 웨이퍼) 내에 에칭된다. 특정한 실시예들에서, 유전체 재료는 교번하는 재료들의 스택 내에 제공되고, 교번하는 재료들 중 일부 또는 전부는 유전체 재료들일 수도 있다. 에칭 프로세스들은 일반적으로 플라즈마-기반 에칭 프로세스들이다. 전체 피처 형성 프로세스는 스테이지들로 발생할 수도 있다: 마스크 층 내의 개구들을 좁히도록 마스크 축소층을 형성하는 것에 관한 제 1 스테이지, 관련된 위치들에서 마스크 축소층을 펀칭 쓰루하는 것에 관한 제 2 스테이지, 및 유전체 재료 내로 피처들을 에칭하는 것에 관한 제 3 스테이지. 제 2 스테이지와 제 3 스테이지는 분리되거나 결합될 수도 있다. 일부 구현예들에서, 제 2 스테이지와 제 3 스테이지는 단일의 에칭 프로세스로 함께 발생할 수도 있지만, 상이한 반응 조건들이 스테이지 각각에 대해 사용될 수도 있다. 일부 다른 구현예들에서, 제 2 스테이지와 제 3 스테이지는 개별적인 에칭 프로세스들로 수행된다. 또 다른 구현예들에서, 제 2 스테이지와 제 3 스테이지는 제 2 스테이지와 제 3 스테이지 사이의 조건들의 임의의 변화 없이, 단일의 에칭 프로세스로 수행될 수도 있다.
선택 가능한 제 4 스테이지는 유전체 재료를 실질적으로 에칭하지 않고 보호 측벽 코팅을 형성하는 것에 관한 것일 수도 있다. 선택 가능한 보호 측벽 코팅은 측벽들을 패시베이팅하고 그리고 피처가 바람직하지 않게 큰 CD로 에칭되는 것을 방지하도록 사용될 수도 있다 (즉, 측벽 코팅은 피처의 측방향 에칭을 방지함). 제 4 스테이지가 사용되는 실시예들에서, 제 4 스테이지는 제 1 스테이지 및 선택 가능한 제 2 스테이지가 수행된 후에 제 3 스테이지와 함께 순환될 수도 있다. 통상적으로, 제 1 스테이지 및 제 2 스테이지는 1회만 수행된다.
본 명세서에 사용된 바와 같이, 용어 마스크 축소층은 마스크 층 내에 형성된 개구들을 좁히도록 패터닝된 마스크 층 상에 증착되는 재료의 층을 지칭한다. 마스크 축소층은 통상적으로 마스크 층이 패터닝된 후, 그리고 유전체-함유 스택이 실질적으로 에칭되기 전에 증착된다. 예를 들어, 복수의 실시예들에서, 마스크 축소층은 유전체-함유 스택이 적어도 에칭되기 전에 증착될 수도 있다. 일부 다른 실시예들에서, 유전체-함유 스택은 마스크 축소층의 증착 전에 작은 정도로 (예를 들어, 약 400 ㎚ 이하의 깊이로) 에칭될 수도 있고, 이러한 에칭은 마스크 층을 에칭하고/패터닝하는 결과로서 주로 발생한다. 특정한 실시예들에서, 다수의 마스크 축소층이 패터닝된 마스크 층 상에 바로 증착된다. 그러나, 마스크 축소층은 컨포멀하게 증착될 수도 있고, 그리고 마스크 축소층의 일부 부분은, 유전체-함유 스택의 상단 상/근방에 있을 수도 있는, 마스크 층 내에 패터닝된 피처들의 하단에 형성될 수도 있다. 대조적으로, 보호 측벽 코팅 (사용된다면) 은 통상적으로 피처들이 유전체-함유 스택 내로 부분적으로 에칭된 후에 증착된다. 그러므로, 보호 측벽 코팅은 유전체-함유 스택 내의 부분적으로 에칭된 피처들 및 패터닝된 마스크 층 양자의 측벽들 상에 증착된다.
본 명세서의 복수의 실시예들에서, 마스크 축소층 및/또는 선택 가능한 보호 측벽 코팅은 금속-함유 막들이다. 금속-함유 막들은 실리콘 옥사이드, 붕소 나이트라이드, 및 탄화수소 폴리머들과 같은 다른 타입들의 막과 비교하여 개선된 에칭 내성/측벽 보호를 제공하는 것으로 보인다. 개선된 에칭 결과들을 예시한 실험 결과들은 이하의 실험 섹션에 도시된다.
금속-함유 막들은 유전체 막들과 비교할 때, 일부 이러한 막들이 보다 고 전기 전도도를 갖기 때문에 마스크 축소층들 및/또는 보호 측벽 코팅들로서 유리할 수 있다. 다음의 설명들로 제한되지 않고, 보다 고 전기 전도도가 에칭 프로세스 동안 부분적으로 에칭된 피처 내에서 원치 않은 전기 대전 효과들을 겪는 위험을 감소시킨다고 여겨진다. 에칭 프로세스 동안, 부분적으로 에칭된 피처의 상단과 하단 사이의 전위 차가 발현될 (develop) 수 있다. 이 전위 차는 이온들의 일부가 목표된 대로 피처의 하단으로 이동하지 못하도록 이온들을 밀어내기 (repel) 위해서 작용할 수도 있다. 예를 들어, 피처의 하단으로 다른 방식으로 이동하는 이온들은, (a) 이온이 피처를 에칭하지 않도록, 피처로부터 떨어져서, 또는 (b) 측벽이 바람직하지 않게 큰 CD로 에칭되어, 피처 내의 바람직하지 않은 보잉 및 감소된 수직 에칭 레이트를 야기하도록, 피처의 측벽 내로 밀릴 수도 있다. 대조적으로, 보다 전도성인 금속-함유 막이 피처 (또는 피처의 부분) 를 라이닝하는 경우에, 보다 전도성인 막은 피처 내의 전하들로 하여금, 에칭 동안 리세스된 피처의 상이한 부분들 사이에 전위 차 (또는 최소 전위 차만) 가 없도록 소산되게 (dissipate) 할 수도 있다. 이것은 이온들이 바람직하지 않게 밀릴 가능성을 감소시키고, 개선된 프로파일 및 증가된 수직 에칭 레이트를 야기한다.
금속-함유 막들이 다양한 구현예들에서 이로울 수도 있는 또 다른 이유는, 금속-함유 막들이 에칭 동작 동안, 다른 타입들의 측벽 보호 막들과 비교할 때, 상이한 측벽 표면을 제공할 수 있다는 것이다. 이것은 에칭 동안 상이한 표면 화학적 반응 및 측벽 표면들 상의 촉매 작용을 야기할 수도 있다. 일 결과는, 피처의 하단에 도달하는 종의 세트가 다른 타입들의 보호 측벽 막들 및/또는 마스크 축소막들을 사용하여 (또는 이러한 막들을 사용하지 않고) 피처의 하단에 도달하는 종의 세트와 상이하다는 것일 수도 있다. 예를 들어, 금속-함유 막은 피처의 하단에 도달하는 중성 원자들 및 분자들의 상이한 종 분화 (speciation) 를 발생시킬 수도 있고, 이는 에칭 레이트, 에칭 프로파일, 스트리에이션들 (striations), 및 디스토션 (distortion) 면에서 긍정적인 영향을 줄 수도 있다.
또한, 금속-함유 막들은 많은 경우들에서 고 컨포멀도로 증착될 수도 있다. 다양한 금속-함유 막들은 실리콘 옥사이드 및 많은 다른 실리콘-함유 및 붕소-함유 막들보다 고 컨포멀성으로 증착될 수 있다. 이 개선된 컨포멀성은 적어도 피처의 상단이 증착 스테이지들 동안 차단될 가능성을 감소시키기 때문에 유리하다. 본 명세서에 사용된 바와 같이, 컨포멀성은 T1/T2로서 계산될 수도 있고, 여기서 T1은 막의 가장 얇은 부분에서의 막 (예를 들어, 보호 측벽 코팅) 의 두께이고 그리고 T2는 막의 가장 두꺼운 부분에서의 막의 두께이다 (두께들 양자는 측벽을 따라 측정됨). 예를 들어, 측벽의 전체 길이를 따라 증착되고 그리고 약 5 내지 8 ㎚ 범위의 두께를 가진 막은 약 0.625 또는 62.5 %의 컨포멀성을 갖는다. 본 명세서의 다양한 실시예들에서, 마스크 축소층으로서 그리고/또는 보호 측벽 코팅으로서 사용된 금속-함유 막은 적어도 약 0.3인 컨포멀성으로 증착될 수도 있다.
상기에 언급된 바와 같이, 에칭 프로세스는 다양한 스테이지들로 발생할 수도 있다. 제 1 스테이지는 마스크 층 내의 개구들을 좁히도록 마스크 축소층을 형성하는 것과 관련될 수도 있다. 제 2 스테이지는 패터닝된 피처들의 하단에서 마스크 축소층을 펀칭 쓰루하는 것과 관련될 수도 있다. 제 3 스테이지는 유전체-함유 스택을 에칭하는 것과 관련될 수도 있다. 선택 가능한 제 4 스테이지는 유전체-함유 스택 내의 부분적으로 에칭된 피처들의 측벽들 상에 보호 측벽 코팅을 증착하는 것과 관련될 수도 있다.
복수의 실시예들에서, 마스크 축소층은 한 번만 증착된다. 유사하게, 마스크 축소층은 한 번만 펀칭된다. 대조적으로, 유전체-함유 스택을 에칭하기 위한 에칭 동작은 임의의 횟수들로 발생할 수도 있다. 일부 경우들에서, 전체 실린더는 단일의 프로세스로 에칭될 수도 있다. 일부 다른 실시예들에서, 제 3 스테이지 및 제 4 스테이지는 실린더들이 부분적으로 에칭된 후에, 보호 측벽 코팅이 증착되도록 순환된다. 에칭 및 보호 측벽 코팅 증착 프로세스들은 실린더들이 실린더들의 최종 깊이로 에칭되어, 보다 균일한 직경들/개선된 프로파일들을 가진 피처들을 형성할 때 순환될 수 있다.
피처는 기판의 표면 내의 리세스이다. 피처들은 이로 제한되지 않지만, 실린더들, 직사각형들, 정사각형들, 다른 다각형 리세스들, 트렌치들, 등을 포함한 많은 상이한 형상들을 가질 수도 있다.
종횡비들은 피처의 임계 치수에 대한 피처의 깊이의 비교이다 (종종 피처의 폭/직경). 예를 들어, 2 ㎛의 깊이 및 50 ㎚의 폭을 가진 실린더는 종종 보다 간단히 40으로 언급되는, 40:1의 종횡비를 갖는다. 피처가 피처의 깊이에 걸쳐 불균일한 임계 치수를 가질 수도 있기 때문에, 종횡비는 피처가 측정된 곳에 따라 가변할 수 있다. 예를 들어, 때때로 에칭된 실린더는 상단 부분 및 하단 부분보다 넓은 중간 부분을 가질 수도 있다. 이 보다 넓은 중간 섹션은 상기에 언급된 바와 같이, 보잉으로서 지칭될 수도 있다. 실린더의 상단 (즉, 목) 에서의 임계 치수에 기초하여 측정된 종횡비는 실린더의 보다 넓은 중간 부분/보잉의 임계 치수에 기초하여 측정된 종횡비보다 높을 것이다. 본 명세서에 사용된 바와 같이, 종횡비들은 달리 언급되지 않는다면, 피처의 개구와 근사한 임계 치수에 기초하여 측정된다.
개시된 방법들을 통해 형성된 피처들은 고 종횡비 피처들일 수도 있다. 일부 애플리케이션들에서, 고 종횡비 피처는 적어도 약 5, 적어도 약 10, 적어도 약 20, 적어도 약 30, 적어도 약 40, 적어도 약 50, 적어도 약 60, 적어도 약 80, 또는 적어도 약 100의 종횡비를 가진 피처이다. 개시된 방법들을 통해 형성된 피처들의 임계 치수는 약 200 ㎚ 이하, 예를 들어 약 100 ㎚ 이하, 약 50 ㎚ 이하, 또는 약 20 ㎚ 이하일 수도 있다.
피처가 에칭되는 재료는 다양한 경우들에서 유전체 재료일 수도 있다. 예시적인 재료들은 이로 제한되지 않지만, 실리콘 옥사이드들, 실리콘 나이트라이드들, 실리콘 카바이드들, 옥시나이트라이드들, 옥시카바이드들, 카보-나이트라이드들, 이들 재료들의 도핑된 버전들 (예를 들어, 붕소, 인, 등으로 도핑됨), 및 이들 재료들의 임의의 조합들로부터의 라미네이트들을 포함한다. 특정한 예시적인 재료들은 SiO2, SiN, SiON, SiOC, SiCN, 등의 화학량론적 및 비-화학량론적 배합들 (formulations) 을 포함한다. 에칭되는 재료 또는 재료들은 또한 이로 제한되지 않지만 수소를 포함하는 부가적인 원소들을 포함할 수도 있다. 일부 실시예들에서, 에칭될 나이트라이드 및/또는 옥사이드 재료는 수소를 포함하는 조성을 가질 것이다. 본 명세서에 사용되는 바와 같이, 실리콘 옥사이드 재료들, 실리콘 나이트라이드 재료들, 등은 이러한 재료들의 화학량론적 및 비-화학량론적 버전들 양자를 포함하고, 그리고 이러한 재료들은 상기에 기술된 바와 같이 다른 원소들을 포함할 수도 있다는 것이 이해된다.
개시된 방법들에 대한 일 애플리케이션은 DRAM 디바이스를 형성하는 맥락에 있다. 이 경우에, 피처는 주로 실리콘 옥사이드 내에 에칭될 수도 있다. 기판은 또한 예를 들어 실리콘 나이트라이드의 1 개, 2 개, 또는 그 이상의 층들을 포함할 수도 있다. 일 예에서, 기판은 2 개의 실리콘 나이트라이드 층들 사이에 샌드위치된 실리콘 옥사이드 층을 포함하고, 실리콘 옥사이드 층은 약 800 내지 1200 ㎚ 두께이고 그리고 하나 이상의 실리콘 나이트라이드 층들은 약 300 내지 400 ㎚ 두께이다. 에칭된 피처는 약 1 내지 3 ㎛, 예를 들어 약 1.5 내지 2 ㎛의 최종 깊이를 가진 실린더일 수도 있다. 실린더는 약 20 내지 50 ㎚, 예를 들어 약 25 내지 30 ㎚의 폭을 가질 수도 있다. 실린더가 에칭된 후에, 커패시터 메모리 셀이 내부에 형성될 수 있다. 일부 구현예들에서, DRAM 피처들은 특히 좁고, 그리고 충분히 작은 개구들을 가진 상부 마스크 층을 적절히 패터닝하는 것이 어렵다. 종종, 패턴이 형성되고 그리고 필요하다면, 다양한 패턴 전사 층들을 통해 전사된 후에, 결과로 발생한 패터닝된 마스크 층 상의 개구들은 바람직하지 않게 크다. 이와 같이, 본 명세서에 기술된 마스크 축소 기법들은 DRAM 디바이스들을 형성하는 맥락에서 특히 유용하다. 그러나, 이들 기법들은 또한 다른 맥락들에서 사용될 수도 있다.
개시된 방법들에 대한 또 다른 애플리케이션은 수직 NAND (VNAND, 또한 3D NAND로서 지칭됨) 디바이스를 형성하는 맥락에 있다. 이 경우에, 피처가 에칭되는 재료는 반복되는 층형 구조체를 가질 수도 있다. 예를 들어, 재료는 옥사이드 (예를 들어, SiO2) 와 나이트라이드 (예를 들어, SiN) 의 교번하는 층들, 또는 옥사이드 (예를 들어, SiO2) 와 폴리실리콘의 교번하는 층들을 포함할 수도 있다. 교번하는 층들은 재료들의 쌍들을 형성한다. 일부 경우들에서, 쌍들의 수는 적어도 약 20, 적어도 약 30, 적어도 약 40, 적어도 약 60, 또는 적어도 약 70일 수도 있다. 옥사이드 층들은 약 20 내지 50 ㎚, 예를 들어 약 30 내지 40 ㎚의 두께를 가질 수도 있다. 나이트라이드 또는 폴리실리콘 층들은 약 20 내지 50 ㎚, 예를 들어 약 30 내지 40 ㎚의 두께를 가질 수도 있다. 교번하는 층 내로 에칭된 피처는 약 2 내지 6 ㎛, 예를 들어 약 3 내지 5 ㎛의 깊이를 가질 수도 있다. 피처는 약 50 내지 150 ㎚, 예를 들어 약 50 내지 100 ㎚의 폭을 가질 수도 있다.
III. 마스크 축소층의 증착
유전체-함유 스택 위의 마스크 층이 패터닝된 후에, 마스크 축소층은 마스크 층에 의해 형성된 패턴의 형상을 변경하도록 증착될 수도 있다. 통상적으로, 이 형상 변화는 패턴 내의 개구들을 좁히는 것과 관련된다. 특정한 애플리케이션들에서, 충분한 정확도로 마스크 층을 패터닝하는 것은 어렵다. 일부 경우들에서, 마스크 층은 꽤 두껍고, 그리고 복잡한 일련의 단계들이 패턴을 형성하고 패턴을 두꺼운 마스크 층으로 전사하도록 착수된다. 패턴이 마스크 층으로 전사될 쯤에, 패턴 내의 개구들은 매우 클 수도 있다. 이 이슈를 다루기 위해서, 마스크 축소층은 마스크 층 내의 개구들을 좁히도록 제공될 수도 있다.
마스크 축소층은 컨포멀하게 증착된다. 일부 경우들에서, 마스크 축소층의 컨포멀성은 적어도 약 0.3이다. 특정한 경우들에서, 마스크 축소층은 약 1 내지 10 ㎚, 예를 들어 약 2 내지 5 ㎚의 두께로 증착될 수도 있다. 일 예에서, 마스크 층은 약 35 ㎚의 CD를 가진 개구들을 형성하고, 그리고 약 3 ㎚의 두께를 가진 마스크 축소층은 패터닝된 마스크 층 상에 증착된다. 마스크 축소층이 패터닝된 마스크 층의 모든 표면들 상에 컨포멀하게 증착되기 때문에, 패터닝된 마스크 층 내의 개구의 임계 치수는 막 두께의 2 배만큼 축소된다 (막이 CD를 규정하는 반대편의 측벽들 상에 증착되기 때문에). 마스크 축소층의 증착 후에, 패턴 내의 개구들은 약 29 ㎚ (35 ㎚ - 2*3 ㎚ = 29 ㎚) 의 CD를 갖는다. 다양한 구현예들에서, 개구들은 약 10 내지 100 ㎚, 또는 약 20 내지 80 ㎚, 또는 약 25 내지 50 ㎚의 CD를 갖는다.
복수의 상이한 증착 기법들이 마스크 축소층을 증착하도록 사용될 수도 있다. 일부 구현예들에서, 열 또는 플라즈마-기반 원자층 증착 (ALD) 반응이 마스크 축소층을 증착하도록 사용될 수도 있다. 일부 다른 구현예들에서, 열 또는 플라즈마-기반 화학적 기상 증착 (CVD) 반응이 마스크 축소층을 증착하도록 사용될 수도 있다. ALD와 같은 흡착-기반 방법들이 매우 컨포멀한 막들을 형성하는 것으로 공지되지만, 일부 CVD 기법들도 또한 컨포멀한 막들을 형성할 수 있다. 이러한 기법들은 이하에 더 기술된다. 컨포멀한 막들의 형성을 발생시키는 다른 증착 기법들이 또한 사용될 수도 있다.
마스크 축소층은 마스크 축소층의 증착 없이 달성되는 피처들보다 좁은 에칭된 피처들의 형성을 발생시킨다. 이하에 더 기술되는, 실험 결과들은 (마스크 축소층의 증착 후) 마스크 개구들의 보다 작은 CD가 피처들 전반에 걸쳐 보다 작은 임계 치수들을 가진 에칭된 피처들의 형성을 발생시킨다는 것을 나타낸다. 예기치 않게, 실험 결과들은 또한 마스크 축소층이 보다 낮은 정도의 보잉 및 보다 균일한 수직 프로파일을 가진 에칭된 피처들의 형성을 발생시켰다는 것을 나타낸다. 그러므로, 마스크 축소층은 (1) 피처들이 전반적으로 지나치게 넓지 않고, 그리고 (2) 피처들이 피처의 임의의 특정한 부분에서 지나치게 넓지 않다는 것을 보장함으로써 고품질의 디바이스들의 형성을 촉진한다고 여겨진다. 마스크 축소층의 결과로서 이 보잉의 감소는 예상되지 않았다.
복수의 실시예들에서, 마스크 축소층은 금속-함유 막일 수도 있다. 특정한 실시예들에서, 금속-함유 막 내의 금속은 텅스텐, 티타늄, 알루미늄, 탄탈륨, 루테늄, 철, 및 하프늄으로 구성된 그룹으로부터 선택된다. 금속-함유 막은 옥사이드, 보라이드, 나이트라이드, 등의 형태로 제공될 수도 있다. 화학량론적 배합 및 비-화학량론적 배합 양자가 고려된다. 마스크 축소막과 관련된 부가적인 상세들, 및 마스크 축소막의 형성이 이하에 제공된다.
도 1b는 마스크 축소층 (110) 이 증착된 후 상부 패터닝된 마스크 층 (106) 을 가진 유전체-함유 재료 (103) 를 예시한 도면을 제시한다. 이 예에서, 마스크 축소층 (110) 은 패턴이 패터닝된 마스크 층 (106) 내에 형성된 후, 그리고 피처들이 유전체-함유 재료 (103) 내에 에칭되기 시작하기 전에 증착되었다.
IV. 마스크 축소층의 펀칭 쓰루
도 1b에서 알 수 있는 바와 같이, 마스크 축소층 (110) 은 패터닝된 피처들의 하단을 포함하여, 컨포멀하게 증착된다. 도 1b에서, 피처 하단은 유전체-함유 재료 (103) 와 패터닝된 마스크 층 (106) 의 경계면에 있다. 특정한 구현예들에서, 피처의 하단은 패턴을 패터닝된 마스크 층 (106) 으로 전사할 때 발생하는 에칭의 정도에 따라, 이 경계면의 약간 위 또는 약간 아래에 있을 수도 있다. 피처들을 유전체-함유 재료 (103) 내로 에칭하기 위해서, 마스크 축소층 (110) 은 패터닝된 피처들의 하단에서 제거되어야 한다.
일부 실시예들에서, 마스크 축소층의 제거는 피처들을 유전체-함유 재료 내로 에칭하도록 사용된 프로세스 동안 성취될 수도 있다. 일부 이러한 경우들에서, 임의의 여분의 단계들 또는 프로세스 변화들이 필요하지 않을 수도 있고, 그리고 마스크 축소층은 피처들을 유전체-함유 재료 내로 에칭하도록 사용된 조건들 하에서 적절히 제거될 수도 있다. 이런 점에서, 패터닝된 피처들의 하단에서의 마스크 축소층의 제거는 일부 경우들에서 (또 다른 단계의 고유의 단계로서 발생하기 때문에) 선택 가능하다고 간주될 수도 있다. 일부 다른 경우들에서, 에칭 프로세스는 페이즈들로 행해질 수도 있고, 제 1 페이즈는 관련된 위치들에서 마스크 축소층을 펀칭 쓰루하도록 설계된 제 1 세트의 프로세싱 조건들 하에서 실시되고, 그리고 제 2 페이즈는 유전체-함유 재료들을 에칭하도록 설계된 제 2 세트의 프로세싱 조건들 하에서 실시된다. 제 1 페이즈 및 제 2 페이즈는 단일의 에칭 프로세스의 일부일 수도 있거나, 제 1 페이즈 및 제 2 페이즈는 개별적인 에칭 프로세스들에서 수행될 수도 있다. 상이한 에칭 프로세스들은 동일한 반응 챔버 내 또는 상이한 반응 챔버들 내에서 발생할 수도 있다.
마스크 축소층을 펀칭 쓰루하도록 사용된 프로세스가 이하에 더 기술된다. 일반적으로 말하면, 하지만 마스크에서 사용된 재료에 따라, 프로세스는 피처들을 유전체-함유 재료 내로 에칭하도록 사용된 동일한 화학물질을 수반한다. 꽤 높은 바이어스 및 낮은 정도의 중합이 이하에 더 논의되는 바와 같이 사용될 수도 있다.
도 1c는 마스크 축소층 (110) 이 패터닝된 피처들의 하단에서 제거된 후, 도 1b의 부분적으로 제조된 디바이스를 도시한 도면을 제시한다. 마스크 축소층 (110) 을 펀칭 쓰루/제거하도록 사용된 프로세스가 이하에 더 논의된다.
V. 증착 프로세스 및 에칭 프로세스에 대한 프로세스 플로우
도 1d는 일 실시예에 따른, 유전체-함유 재료 (103) 내로 피처들을 에칭하기 위한 에칭 프로세스를 완료한 후의 도 1b 및 도 1c의 부분적으로 제조된 디바이스를 도시한다. 도 1e는 반도체 기판 내에 에칭된 피처를 형성하는 방법에 대한 흐름도를 제시한다. 도 1e의 방법은 도 1b 내지 도 1d에 관하여 기술된다.
방법은 패터닝된 마스크 층 (106) 을 가진 기판이 수용되는 동작 120에서 시작된다. 패터닝된 마스크 층 (106) 은 통상적으로 유전체-함유 재료 (103) 위에 가로놓인다. 패터닝된 마스크 층 (106) 은 피처들이 유전체-함유 재료 (103) 내로 에칭될 곳을 규정하는, 개구들을 내부에 포함한다. 다양한 구현예들에서, 패터닝된 마스크 층 (106) 내의 개구들은 바람직하지 않게 크다. 지나치게 큰 개구들은 리소그래피/패턴 전사 프로세스들 동안 제한들 또는 다른 고려사항들의 결과로서 발생할 수도 있다. 예를 들어, 패턴을 처음에 형성하도록 사용된 프로세스는 충분히 작은 치수들을 가진 패턴을 생성하지 못할 수도 있다. 이들 또는 다른 경우들에서, 다양한 패턴 전사 층들을 통해 패턴을 전사하고/패턴을 에칭하도록 사용된 프로세스(들)는 패턴이 관련된 층들을 통해 전사될 때 개구들을 바람직하지 않게 넓힐 수도 있다. 다양한 실시예들에서, 복수의 패터닝 기법들이 마스크 층 내에 패턴을 형성하도록 사용된다. 복수의 패터닝은 피처 밀도를 향상시키기 위해 사용된 기술들의 부류를 지칭한다. 포토레지스트 패턴의 해상도는 약 40 내지 50 ㎚ 반 피치 (half-pitch) 로 흐릿해지기 시작한다. 복수의 패터닝 기법들은 이 장애를 극복하고 그리고 훨씬 보다 작은 피처들을 형성하도록 사용될 수 있다. 일반적으로 말하면, 복수의 패터닝 기법들은 이로 제한되지 않지만, SADP (self-aligned double patterning), SIT (sidewall image transfer), 이중/복수의 노출, 이중 노출/이중 에칭, DSA (directed self-assembly), 등을 포함한다. 처음에 패턴을 형성하도록 사용된 프로세스(들)에 더하여, 부가적인 프로세스들이 유전체-함유 스택 바로 위에 위치되는 마스크 층 내에 패턴을 형성하도록 다양한 패턴 전사 층들을 통해 패턴을 전사하기 위해 사용될 수도 있다. 몇몇의 패턴 전사 층들이, 예를 들어 마스크 층의 두께 및 패턴이 관련된 층들을 통해 하측으로 전사될 때 패턴 전사 층들이 소모될 수도 있다는 사실에 기인하여 필요할 수도 있다.
본 명세서의 다른 부분에서 언급된 바와 같이, 유전체-함유 재료 (103) 는 교번하는 재료들의 스택일 수도 있고, 그 중 적어도 하나는 유전체 재료이다. 대안적으로, 유전체-함유 재료는 실리콘 옥사이드 또는 실리콘 나이트라이드와 같은 균질의 재료 또는 반-균질의 재료이다. 다음에, 동작 122에서, 마스크 축소층 (110) 이 패터닝된 마스크 층 (106) 상에 증착된다. 마스크 축소층 (110) 은 도 1b에 도시된 바와 같이, 측벽들을 따라, 패터닝된 마스크 층 (106) 의 모든 표면들 상에 증착된다. 다음에, 마스크 축소층 (110) 은 동작 124에서 패터닝된 피처들의 하단에서 제거된다. 동작 126에서, 피처들은 유전체-함유 재료 (103) 내로 에칭된다. 동작들 122, 124, 및 126 각각은 개별적인 반응 챔버 내, 또는 공유된 반응 챔버 내에서 발생할 수도 있다. 많은 경우들에서, 동작들 124 및 126은 동일한 반응 챔버 내에서 발생하고, 그리고 (동작들 124 및 126을 달성하기 위해 상이한 조건들을 사용한 상이한 페이즈들을 갖거나 갖지 않을 수도 있는) 단일의 에칭 프로세스로 완료될 수도 있다. 동작 122의 증착은 에칭 동작들과 동일한 챔버 내에서 발생할 수도 있지만, 일부 경우들에서 개별적인 반응 챔버가 이 목적을 위해 제공된다. 2 이상의 반응 챔버가 동작들 122, 124, 및 126을 수행하도록 제공되는 경우에, 이러한 반응 챔버들이 통합된 툴 상에 함께 제공될 수도 있다. 통합된 툴은 기판으로 하여금 차후의 동작들 사이에서 진공 하에서 이송되게 하는 진공 이송 챔버 또는 다른 구성을 포함할 수도 있다. 동작 각각과 관련된 추가의 상세들이 이하에 제공된다.
도 1e에 도시된 방법은 일 기본적인 실시예를 제시한다. 일부 다른 실시예들에서, 보다 복잡한 세트의 동작들이 사용될 수도 있다. 예를 들어, 에칭 프로세스 (도 1e의 동작 126) 는 피처가 완전히 에칭되기 전에 중지될 수도 있고, 그리고 증착 동작은 부분적으로 에칭된 피처의 측벽들 상에 보호 측벽 코팅을 증착하도록 수행될 수도 있다. (유전체-함유 재료 내의) 이 에칭 및 보호 측벽 증착은 피처가 피처의 최종 깊이에 도달할 때까지 순환될 수도 있다.
도 2a는 반도체 기판 내에 에칭된 피처를 형성하는 방법에 대한 흐름도를 제시한다. 이 실시예에서, 피처는 부분적으로 에칭된 피처의 측벽들 상에 보호 측벽 코팅을 증착하도록 주기적인 증착 동작과 함께, 순환적인 방식으로 유전체 재료 내로 에칭된다. 도 2a에 도시된 동작들은 피처가 에칭될 때 부분적으로 제조된 반도체 기판을 도시하는, 도 3a 내지 도 3d에 관하여 기술된다. 동작들은 또한 보호 측벽 코팅 및/또는 마스크 축소층을 증착하는 방법에 대한 일 옵션을 제시하는 도 2b에 관하여 기술된다. 방법은 도 1e에 관하여 기술되는, 동작들 120, 122, 및 124로 시작된다. 도 3a 내지 도 3d의 맥락에서, 유전체-함유 재료는 참조 번호 303으로 도시되고, 패터닝된 마스크는 참조 번호 306으로 도시되고, 그리고 마스크 축소층은 참조 번호 320으로 도시된다.
다음에, 동작 201에서, 피처 (302) 는 유전체-함유 재료 (303) 내에 제 1 깊이로 에칭된다. 이 제 1 깊이는 단지 피처의 최종 목표된 깊이의 일부이다. 피처를 에칭하도록 사용된 화학물질은 플루오로카본계 화학물질 (CxFy) 일 수도 있다. 다른 에칭 화학물질들이 사용될 수도 있다. 이 에칭 동작 201은 제 1 측벽 코팅 (304) 의 형성을 발생시킬 수도 있다. 제 1 측벽 코팅 (304) 은 도 1a에 관하여 기술된 바와 같이, 폴리머 측벽 코팅일 수도 있다. 제 1 측벽 코팅 (304) 은 제 1 깊이를 향하여 연장되지만, 많은 경우들에서 제 1 측벽 코팅 (304) 은 실제로 피처 (302) 의 하단에 도달하지 못한다.
제 1 측벽 코팅 (304) 은 특정한 플루오로카본 종/플래그먼트들이 피처의 측벽들 상에 증착되기 때문에 (즉, 특정한 플루오로카본 종이 제 1 측벽 코팅 (304) 을 위한 전구체들임), CxFy 에칭 화학물질로부터 간접적으로 형성된다. 제 1 측벽 코팅 (304) 이 피처 하측으로부터 떨어진 부분에만 도달하기 때문에, 제 1 측벽 코팅 (304) 은 통상적으로 피처 (302) 의 측벽들의 과도한 CD 에칭에 대한 부분적인 보호만을 제공한다. 일부 구현예들에서, 에칭 조건들은 만약에 있다 해도, 아주 적은 측벽 보호를 제공한다.
에칭이 중지된 후에, 제 2 측벽 코팅 (310) 이 동작 205에서 증착된다. 일부 경우들에서, 제 2 측벽 코팅 (310) 은 실질적으로 제 1 측벽 코팅일 수도 있다. 이 증착은 이로 제한되지 않지만, 화학적 기상 증착 (CVD) 방법들 및 원자층 증착 (ALD) 방법들 (이들 중 하나는 플라즈마-보조되거나 플라즈마-보조되지 않을 수도 있음) 을 포함한 다양한 반응 메커니즘들을 통해 발생할 수도 있다. ALD 방법들은 피처들의 측벽들을 라이닝하는 컨포멀한 막들을 형성하기에 특히 잘 적합하다. 예를 들어, ALD 방법들은 이러한 방법들의 흡착-구동된 특성에 기인하여 피처들 내로 깊게 반응물질들을 전달하기에 유용하다. 본 명세서의 실시예들은 제 2 측벽 코팅 (310) 이 ALD를 통해 증착되는 방법들에 제한되지 않지만, 제 2 측벽 코팅 (310) 을 증착하도록 선택된 방법은 보호층으로 하여금 에칭된 피처 (302) 내로 깊게 형성되게 해야 한다. CVD 및 다른 증착 프로세스들은 다양한 구현예들에서, 특히 증착이 컨포멀한 방식으로 실시될 수 있는 경우에 적합할 수도 있다.
상기에 언급된 바와 같이, 복수의 구현예들에서, 제 2 측벽 코팅 (310) 은 금속-함유 막일 수도 있다. 금속-함유 막들은 실리콘 옥사이드와 같은 다른 타입들의 막들과 비교하여 개선된 에칭 내성/측벽 보호를 제공한다고 보여진다. 금속-함유 막 내에 포함될 수도 있는 예시적인 금속들은 이로 제한되지 않지만, 텅스텐, 티타늄, 루테늄, 탄탈륨, 알루미늄, 철, 및 하프늄을 포함한다. 금속-함유 막은 질소, 탄소, 붕소, 산소, 및 수소 중 하나 이상을 더 포함할 수도 있다. 일부 실시예들에서, 금속-함유 막은 원소 금속의 경우에서와 같이 금속성이다.
다양한 경우들에서, 제 2 측벽 코팅 (310) 은 컨포멀한 막을 발생시키는 순환적인 프로세스를 통해 형성될 수도 있다. 제 2 측벽 코팅 (310) 이 플라즈마 보조된 ALD 방법들을 통해 증착되는 일 실시예에서, 동작 205의 증착은, (a) 제 1 반응물질을 반응 챔버 내로 흘리고 그리고 반응물질로 하여금 기판의 표면에 흡착하게 하여, 흡착된 전구체 층 (312) 을 형성하는 것; (b) 선택 가능하게 반응 챔버를 (예를 들어, 퍼지 가스로 스윕핑하는 (sweeping) 것, 반응 챔버를 배기하는 것, 또는 양자에 의해) 퍼지하는 것; (c) 제 2 측벽 코팅 (310) (이 제 2 측벽 코팅 (310) 은 통상적으로 에칭 내성 막임) 의 층을 형성하기 위해서 표면 반응을 구동하도록 (종종 또한 수소로 제공되는) 산소-함유 및/또는 질소-함유 반응물질로부터 생성된 플라즈마에 기판을 노출시키는 것; (d) 선택 가능하게 반응 챔버를 퍼지하는 것; 및 (e) 제 2 측벽 코팅 (310) 의 부가적인 층들을 형성하도록 (a) 내지 (d) 를 반복하는 것을 포함할 수도 있다. 흡착된 전구체 층 (312) 은 도 3b에 도시되고, 그리고 제 2 측벽 코팅 (310) 은 도 3c에 도시된다. 전구체 흡착 (도 3b) 및 막 형성 (도 3c) 은 목표된 두께를 가진 막을 형성하도록 복수 회 순환될 수도 있다.
도 2b는 특정한 실시예들에 따른, ALD 방법들을 사용하여 막을 증착하는 방법에 대한 흐름도를 제시한다. 막은 도 1b 내지 도 1d에 도시된 마스크 축소층 (110) 과 같은 마스크 축소층, 및 도 3a 내지 도 3d의 층 (320) 일 수도 있거나, 막은 도 3c 및 도 3d의 제 2 측벽 코팅 (310) 과 같은 보호 측벽 코팅일 수도 있다. 일부 경우들에서, 도 2b에 도시된 방법은 마스크 축소층을 증착하도록 그리고 보호 측벽 코팅을 증착하도록 사용된다. 방법 250은 제 1 반응물질이 반응 챔버 내로 흐르고 그리고 기판 상에 흡착하게 하는 동작 251에서 시작된다. 다양한 경우들에서, 제 1 반응물질은 완전히 포화된 정도 미만인 정도로 흡착될 수도 있다. 일부 다른 경우들에서, 제 1 반응물질은 제 1 반응물질이 실질적으로 완전히 포화된 상태에 도달할 때까지 흡착될 수도 있다. 다음에, 동작 253에서, 반응 챔버는 선택 가능하게 퍼지될 수도 있다. 퍼지는 챔버를 배기하는 것 및/또는 비반응성 가스를 사용하여 챔버를 스윕핑하는 것을 포함할 수도 있다. 사용될 때, 퍼지는 제 1 반응물질과 제 2 반응물질 사이의 원치 않은 가스 상 반응들을 회피하는 것을 도울 수도 있다. 동작 255에서, 제 2 반응물질은 반응 챔버 내로 흐르고 그리고 기판 상에 보호막을 형성하도록 기판 상에서 제 1 반응물질과 반응한다.
일부 실시예들에서, 동작 255는 플라즈마가 반응 챔버 내에 존재하는 동안 발생한다. 이러한 방법들은 플라즈마 보조된 원자층 증착 방법들 또는 플라즈마 향상된 원자층 증착 방법들로서 지칭될 수도 있다. 플라즈마가 동작 255에서 존재하는 경우에, 플라즈마 에너지는 제 1 반응물질과 제 2 반응물질 사이의 반응을 구동할 수도 있다. 일부 다른 실시예들에서, 동작 255는 플라즈마를 반응 챔버 내로 도입하지 않고 달성된다. 이러한 구현예들에서, 제 1 반응물질과 제 2 반응물질 사이의 반응은 열 에너지에 의해 구동될 수도 있다. 종종, 기판은 반응이 플라즈마 에너지가 아닌, 열 에너지에 의해 구동되는 경우에 상대적으로 보다 고온으로 유지된다. 동작 255의 반응은 통상적으로 가스 상 반응이 아닌 표면 반응이다.
제 1 반응물질과 제 2 반응물질이 동작 255에서 서로 반응한 후에, 반응 챔버는 동작 257에서 선택 가능하게 퍼지될 수도 있다. 동작 253에서 퍼지를 사용함에 따라, 동작 257의 퍼지는 반응 챔버를 배기하고 그리고/또는 반응 챔버를 스윕핑하는 것을 통해 발생할 수도 있다. 동작 259에서, 보호막이 충분한 두께에 도달하였는지가 결정된다. 동작들 251 내지 257의 반복 각각이 매우 얇은 (예를 들어, 모노레이어) 재료를 발생시키기 때문에, 많은 반복들/사이클들이 통상적으로 막 두께를 구축하도록 사용된다. 막이 아직 충분히 두껍지 않은 경우에, 방법은 제 1 반응물질이 다시 반응 챔버 내로 도입되는 동작 251로 계속된다. 막이 막의 최종 두께에 도달하는 경우에, 방법이 완료되고 그리고 증착이 중지될 수 있다.
본 명세서의 복수의 실시예들에서, 제 1 반응물질은 동작 255에서 형성된 막이 금속-함유 막이도록 금속-함유 반응물질이다. 제 2 반응물질은 질소-함유 반응물질일 수도 있고 그리고 형성된 막은 금속 나이트라이드일 수도 있다. 제 2 반응물질은 붕소-함유 반응물질일 수도 있고 그리고 형성된 막은 금속 보라이드일 수도 있다. 제 2 반응물질은 탄소-함유 반응물질일 수도 있고 그리고 형성된 막은 금속 카바이드일 수도 있다. 제 2 반응물질은 산소-함유 반응물질일 수도 있고 그리고 형성된 막은 금속 옥사이드일 수도 있다. 일부 경우들에서, 제 2 반응물질은 2 이상의 산소, 질소, 탄소, 및 붕소를 포함할 수도 있고, 그리고 형성된 막은 금속 및 2 이상의 산소, 질소, 탄소, 및 붕소를 포함할 수도 있다. 일부 특정한 경우들에서, 제 1 반응물질은 금속-함유 반응물질일 수도 있고 그리고 제 2 반응물질은 금속 막을 형성하도록 제 1 반응물질과 반응하는 임의의 반응물질일 수도 있다. 특정한 정도의 수소 또는 다른 원소들이 금속 막 내에 포함될 수도 있다. 또 다른 특정한 실시예에서, 도 2b의 방법에서 형성된 층 (예를 들어, 마스크 축소층 및/또는 보호 측벽 코팅) 은 도 2c에 대해 이하에 더 논의되는 바와 같이, 상이한 조성들을 가진 2 개의 서브-층들로서 증착될 수도 있다.
일부 구현예들에서, 마스크 축소층 및/또는 보호 측벽 층은 금속-함유 폴리머일 수도 있다. 금속-함유 폴리머는 상기에 참조로서 인용되는, 미국 출원 제 14/724,574 호에 기술된 바와 같이 MLD (molecular layer deposition) 반응을 통해 형성될 수도 있다. 일부 실시예들에서, 금속-함유 폴리머는 유기 금속 전구체와 디아민의 조합으로부터 형성될 수도 있다. 일부 다른 구현예들에서, 보호층은 유기 금속 전구체와 디올의 조합으로부터 형성된 금속-함유 폴리머일 수도 있다.
도 2b에 형성된 막이 컨포멀하게 형성되기 때문에, 막은 패터닝된 마스크 내에 (그리고, 에칭이 유전체-함유 재료 내에서 발생한다면, 부분적으로 에칭된 피처의 측벽들 상에) 형성되는 피처의 하단 및 측벽들 양자를 코팅한다. 다양한 경우들에서, 형성된 막은 측방향 에칭을 촉진하는 메커니즘들/조건들에 대해 내성이 있어야 하고, 그리고 수직 에칭을 촉진하는 메커니즘들/조건들에 대해 보다 작은 내성이 있어야 한다. 이것은 측벽들이 보호될 수 있다는 것과 에칭 프로세스가 도 2b에 관하여 기술된 막 (예를 들어, 마스크 축소막 및/또는 보호 측벽 코팅) 의 증착 후 기판 내로 깊게 피처를 에칭하도록 시작되거나 계속될 수 있다는 것을 보장한다.
수직 에칭에 매우 내성이 있는 막들은 에칭 정지부 (피처가 기판 내로 더 에칭되는 것을 방지함) 로서 바람직하지 않게 기능할 수 있고, 이는 바람직하지 않다. 이를 위해, 플루오로카본 에칭 화학물질 (예를 들어, 에칭 동작들 201 및 211에서 사용된 플루오로카본 에칭 화학물질) 에 노출될 때 휘발성 종을 형성하는 금속-함유 막들이 특히 유리할 수도 있다. 이러한 휘발성 부산물들은 마스크 축소막 및/또는 보호 측벽 코팅의 증착 후 피처가 처음 에칭될 때 피처의 하단에서 형성될 수도 있다. 부산물들이 휘발성인 경우에, 부산물들은 예를 들어 피처 측벽들 상에 들러붙는 것이 아니라, 부분적으로 에칭된 피처로부터 벗어나는 보다 좋은 기회를 갖는다. 텅스텐-함유 막들, 티타늄-함유 막들, 및 루테늄-함유 막들은 에칭 화학물질, 및 휘발성 부산물들의 형성에 대해 특히 유리할 수도 있다. 그러므로, 특정한 실시예들에서, 마스크 축소층, 및/또는 보호 측벽 코팅 (또는 내부의 서브-층) 은 텅스텐, 티타늄, 루테늄, 및 이들의 조합들로 구성된 그룹으로부터 선택된 금속을 포함할 수도 있다. 금속 층의 막은 옥사이드 층, 나이트라이드 층, 카바이드 층, 보라이드 층, 또는 일부 이들의 조합일 수도 있다.
도 2a를 다시 참조하면, 또 다른 실시예에서, 제 2 측벽 코팅 (310) 은 CVD 방법들을 통해 증착될 수도 있다. 이 경우에, 동작 205의 증착은 기판을 플라즈마에 노출시키는 동안, 선택 가능하게 공-반응물질 (co-reactant) (예를 들어, 수소와 함께 선택 가능하게 제공된, 산소-함유 반응물질, 질소-함유 반응물질, 탄소-함유 반응물질, 붕소-함유 반응물질, 등) 과 함께 반응 챔버 내로 반응물질을 흘리는 것을 포함할 수도 있다. 플라즈마는 제 2 측벽 코팅 (310) 의 증착을 발생시키는 가스 상 반응을 구동한다. 이 예에서, 방법은 도 3a, 도 3c, 및 도 3d로 나타난다 (흡착된 전구체 층 (312) 이 형성되지 않고, 따라서 도 3b는 생략됨).
일부 실시예들에서, 제 2 측벽 코팅 (310) 을 증착하도록 사용된 하나 이상의 반응물질들은 특히 저 부착 계수 및/또는 손실 계수를 가질 수도 있다. 부착 계수는 동일한 시간 기간 동안 표면 상에 충돌하는 종의 총 수와 비교하여 표면에 흡착하거나/부착되는 흡착질 종 (예를 들어, 원자들 또는 분자들) 의 수의 비를 기술하도록 사용된 용어이다. 부호 Sc는 때때로 부착 계수를 지칭하도록 사용된다. Sc의 값은 0 (어느 종도 부착되지 않는다는 것을 의미함) 내지 1 (모든 충돌하는 종이 부착된다는 것을 의미함) 이다. 충돌하는 종의 타입, 표면 온도, 표면 커버리지, 표면의 구조적 상세들, 및 충돌하는 종의 운동 에너지를 포함한 다양한 요인들이 부착 계수에 영향을 준다. 특정한 종은 본래 다른 것들보다 "점착성이 있고", 종이 표면 상에 충돌할 때마다 종이 표면 상에 흡착될 가능성이 보다 많다. 이러한 보다 점착성이 있는 종은 보다 큰 부착 계수들 (모든 다른 요인들은 동일함) 을 갖고, 그리고 보다 저 부착 계수들을 가진 덜 점착성이 있는 종과 비교하여 리세스된 피처의 입구 근방에 흡착될 가능성이 보다 많다. 종래의 에칭 프로세스들에서 채용된 (그리고 제 1 측벽 코팅 (304) 을 형성할 수도 있는) 종과 같은 플루오로카본 종은 상대적으로 고 부착 계수들을 갖고, 그러므로 처음 측벽들 상에 충돌하는 경우에 피처 (302) 의 상단 근방에 집중된다. 그에 비해, 종이 측벽들의 상단 근방에서 표면 상에 충돌할지라도, 보다 저 부착 계수들을 가진 종은 충격 각각 동안 흡착될 가능성이 보다 적고, 그러므로 피처 (302) 의 하단 부분에 도달할 보다 큰 확률을 갖는다.
흡착-기반 ALD 방법들은 반응물질이 피처의 전체 측벽들을 실질적으로 코팅할 때까지 반응물질이 전달될 수 있기 때문에 패터닝된/에칭된 피처의 하단에 도달하는 막들을 형성하기에 특히 적합하다. 반응물질의 모노레이어만이 통상적으로 사이클 각각 동안 표면 상에 흡착되기 때문에 반응물질은 피처의 상단 근방에 구축되지 않는다. 또한, (플라즈마 증착 방법들과는 대조적으로) 열 증착 방법들은 열 증착 방법들이 일반적으로 기판에 걸쳐 보다 균일한 증착 결과들, 그리고 피처 내의 보다 컨포멀한 결과들을 달성하기 때문에 특히 유리하다. 그러나, ALD 방법 및 CVD 방법은 열 또는 플라즈마 기반 증착 방법들로서 수행되는지와 관계 없이, 개시된 실시예들의 범위 내에 있다.
도 2a를 다시 참조하면, 이어서 방법은 기판 내에 피처를 부분적으로 에칭하는 동작 (동작 201과 유사한 동작 211), 및 부분적으로 에칭된 피처들의 측벽들 상에 보호 코팅을 증착하는 동작 (동작 205와 유사한 동작 215) 을 반복한다. 다음에, 동작 219에서, 피처가 완전히 에칭되는지가 결정된다. 피처가 완전히 에칭되지 않았다면, 방법은 부가적인 에칭을 하는 동작 211 및 보호 코팅들의 증착을 반복한다. 피처가 완전히 에칭된다면, 방법은 완료된다.
다양한 실시예들에서, 에칭 동작 201/211 및 보호 측벽 코팅 증착 동작 205/215가 복수 회 순환적으로 반복된다. 예를 들어, 이들 동작들은 각각 (도 2a에 도시된 바와 같이) 적어도 2회, 예를 들어 적어도 약 3회, 또는 적어도 약 5회 발생할 수도 있다. 일부 경우들에서, 사이클들 (사이클 각각은 에칭 동작 201 및 보호 측벽 코팅 증착 동작 205를 포함하고, 에칭 동작 211 및 증착 동작 215는 제 2 사이클로서 카운팅됨) 의 수는 약 2 내지 10 개, 예를 들어 약 2 내지 5 개이다. 에칭 동작이 발생할 때마다, 에칭 깊이가 증가한다. 에칭된 거리는 사이클들 사이에서 균일할 수도 있거나 불균일할 수도 있다. 특정한 실시예들에서, 사이클 각각에서 에칭된 거리는 부가적인 에칭들이 수행됨에 따라 감소한다 (즉, 나중에 수행된 에칭 동작들은 앞서 수행된 에칭 동작들보다 보다 덜 넓게 에칭될 수도 있음). 증착 동작 205 각각에서 증착된 제 2 측벽 코팅 (310) 의 두께는 사이클들 사이에서 균일할 수도 있거나, 이러한 코팅들의 두께는 가변할 수도 있다. 사이클 각각 동안 제 2 측벽 코팅 (310) 에 대한 예시적인 두께들은 약 1 내지 10 ㎚, 예를 들어 약 3 내지 5 ㎚의 범위일 수도 있다. 또한, 형성되는 코팅의 타입은 사이클들 사이에서 균일할 수도 있거나, 가변할 수도 있다. 일 예에서, 붕소 나이트라이드 측벽 코팅은 동작 205의 제 1 사이클 동안 형성되고, 그리고 붕소 옥사이드 측벽 코팅은 동작 205의 제 2 사이클 동안 형성된다. 일부 실시예들에서, 동작들 205 및/또는 215에서 증착된 보호 측벽 코팅은 도 2c에 관하여 논의된 바와 같이, 바이레이어로서 증착될 수도 있다. 바이레이어의 서브-층들은 상이한 조성들을 가질 수도 있다.
상기에 언급된 바와 같이, 일부 구현예들에서, 보호 측벽 코팅이 증착되지 않는다. 이 경우에, 방법은 단일의 프로세스로 발생하는 에칭 동작을 갖는, 도 1e에 도시된 바와 같이 발생할 수도 있다.
도 2c는 도 2a에 기술된 프로세스와 유사한 복수-단계의 프로세스를 사용하여 기판 내로 피처를 에칭하는 방법에 대한 흐름도를 제시한다. 간결성을 위해, 차이점들만이 기술될 것이다. 도 2c의 방법은 (예를 들어, 동작들 205 및 215에서) 부분적으로 에칭된 피처들의 측벽들 상에 증착된 보호 코팅이 바이레이어로서 증착된다는 점에서 도 2a의 방법과 상이하다. 바이레이어는 증착 단계들 동안 증착되는 재료들을 포함하고, 그리고 에칭 단계들 동안 측벽들 상에 구축될 수도 있는 재료들을 포함하지 않는다. 바이레이어는 일부 사항에서 상이한 2 개의 서브-층들을 포함한다. 바이레이어의 서브-층들 각각은 컨포멀하게 증착된다. 다양한 경우들에서, 제 1 서브-층은 제 2 서브-층 전에 증착될 수도 있고, 그리고 제 2 서브-층과 상이한 조건들 하에서 증착될 수도 있다. 이러한 조건들은 플라즈마의 사용, 플라즈마 전력 및/또는 주파수, 반응물질들, 플로우 레이트들, 압력, 도즈 시간들, 퍼지 시간들, 등에 관한 것일 수도 있다. 서브-층 각각은 본 명세서에 기술된 방법들에 따라 증착될 수도 있다. 일부 경우들에서, 서브-층들 중 하나 또는 양자는 ALD 방법들을 사용하여 증착될 수도 있다. 이러한 경우들에서, ALD를 통해 증착된 서브-층(들)은 도 2b에 도시된 방법 250에 따라 증착될 수도 있다.
복수의 경우들에서, 제 1 서브-층은 제 2 서브-층과 상이한 조성을 가질 수도 있다. 예를 들어, 제 1 서브-층은 금속 나이트라이드, 금속 카바이드, 금속 보라이드, 금속 옥사이드, 등일 수도 있고, 그리고 제 2 서브-층은 금속 층일 수도 있다. 제 2 서브-층은 또한 제 1 서브-층과 상이한 조성을 갖는, 금속 나이트라이드, 금속 카바이드, 금속 보라이드, 금속 옥사이드, 등일 수도 있다. 바이레이어 방법은 보호층이 복수의 특성들을 달성하도록 증착될 수 있다는 점에서 특히 이로울 수도 있다. 예를 들어, 제 1 서브-층은 (제 1 서브-층의 특성들에 기인하여) 평활한 커버리지 및/또는 하부 층에 대한 고품질 접착을 달성하도록 증착될 수도 있고, 그리고 제 2 서브-층은 (제 2 서브-층의 특성들에 기인하여) 고품질 측벽 보호를 달성하도록 증착될 수도 있다. 예를 들어, 일부 경우들에서 금속 막은 고품질 측벽 보호 특성들을 나타내지만, 측벽들 상에 바로 증착하는 것은 어렵다. 이러한 어려움은 피처가 부분적으로 에칭된 후에 측벽들을 형성하는 재료의 특성들과 관련될 수도 있다. 이러한 경우들에서, 2 개의 서브-층들: 에칭 후 측벽들 상에 쉽게 증착될 수 있는 금속-함유 제 1 서브-층, 및 제 1 서브-층 상에 쉽게 증착될 수 있고, 그리고 에칭 동안 고품질 측벽 보호를 제공하는 금속-함유 제 2 서브-층을 포함하도록 보호 측벽 막을 증착하는 것이 이로울 수도 있다. 제 1 및/또는 제 2 서브-층들은 금속 나이트라이드들, 금속 옥사이드들, 금속 카바이드들, 금속 보라이드들, 또는 원소 금속들일 수도 있다. (이로 제한되지 않지만 수소를 포함하는) 다른 원소들이 또한 서브-층들 내에 존재할 수도 있다.
일부 실시예들에서, 제 1 서브-층은 금속 나이트라이드, 금속 카바이드, 금속 옥사이드, 또는 금속 보라이드이고, 그리고 제 2 서브-층은 실질적으로 원소 형태인 금속이다 (본 명세서에 사용된 바와 같이, 구 '실질적으로 원소 형태인'은 적어도 약 90 % (원자) 의 원소 금속을 의미함). 금속이 제 1 서브-층 및 제 2 서브-층 양자 내에 존재하는 경우에, 제 1 서브-층 내의 금속은 제 2 서브-층 내의 금속과 동일하거나 상이할 수도 있다. 특정한 실시예에서, 제 1 서브-층은 텅스텐 나이트라이드이고 그리고 제 2 서브-층은 텅스텐이다.
언급된 바와 같이, 하나 이상의 서브-층들은 ALD를 통해, 예를 들어 도 2b의 방법 250에 따라 증착될 수도 있다. 일 예에서, 제 1 서브-층은 제 1 세트의 증착 조건들을 사용하여 방법 250을 통해 증착되고, 그리고 제 2 서브-층은 제 2 세트의 증착 조건들을 사용하여 방법 250을 통해 제 1 서브-층 상에 증착되고, 여기서 적어도 하나의 증착 조건은 제 1 세트의 증착 조건들 및 제 2 세트의 증착 조건들과 상이하다. 다양한 경우들에서, 제 1 및 제 2 서브-층들은 상이한 세트의 반응물질들을 사용하여 증착된다. 제 1 및 제 2 서브-층들은 동일한 반응 챔버 내 또는 상이한 반응 챔버들 내에서 증착될 수도 있다. 제 1 및 제 2 서브-층들 중 하나 또는 양자는 본 명세서에 기술된 에칭 동작들을 실시하도록 사용된 동일한 반응 챔버 내에서 증착될 수도 있다. 특정한 실시예에서, 제 1 반응 챔버는 에칭을 수행하도록 사용되고, 제 2 반응 챔버는 제 1 서브-층을 증착하도록 사용되고, 그리고 제 3 반응 챔버는 제 2 서브-층을 증착하도록 사용된다. 다양한 반응 챔버들은 개별적인 툴들, 또는 단일의 툴 내에 제공될 수도 있고, 예를 들어 툴은 모든 프로세싱이 기판을 대기에 노출시키지 않고 행해질 수 있는 것을 보장하도록 적절한 진공 이송 모듈을 포함한 클러스터 아키텍처를 갖는다. 일부 구현예들에서, 금속-함유 막 (예를 들어, 금속 나이트라이드, 금속 카바이드, 금속 보라이드, 또는 금속 옥사이드) 을 증착하도록 사용된 반응 챔버는 캘리포니아 프리몬트 소재의 Lam Research Corporation으로부터 입수 가능한 ALTUS® 제품군들 (이로 제한되지 않지만 ALTUS® DirectFill™ Max를 포함함) 로부터의 반응기일 수도 있다. 이들 또는 다른 구현예들에서, 금속 막 (예를 들어, 텅스텐, 티타늄, 루테늄, 탄탈륨, 알루미늄, 철, 하프늄, 등) 을 증착하도록 사용된 반응 챔버는 또한 Lam Research Corporation으로부터 입수 가능한 ALTUS® 제품군들 (이로 제한되지 않지만 ALTUS® ICE를 포함함) 로부터의 반응기일 수도 있다.
제 1 및 제 2 서브-층들은 특정한 두께들로 증착될 수도 있다. 일부 예들에서, 제 1 서브-층은 약 0.3 내지 5 ㎚, 예를 들어 약 1 내지 3 ㎚의 두께로 (동작 205 및 215의 반복 각각 동안) 증착될 수도 있다. 이들 또는 다른 경우들에서, 제 2 서브-층은 약 0.3 내지 5 ㎚, 예를 들어 약 1 내지 3 ㎚의 두께로 증착될 수도 있다. 바이레이어의 전체 두께는 약 0.6 내지 10 ㎚, 예를 들어 약 0.6 내지 8 ㎚일 수도 있다.
추가의 실시예들에서, 보호 측벽 코팅은 3 이상의 서브-층들을 가진 층으로서 증착될 수도 있다. 서브-층들 각각은 방법들 중 임의의 방법들을 통해 그리고 본 명세서에 기술된 임의의 보호 측벽 코팅 재료들을 사용하여 컨포멀하게 증착될 수도 있다.
복수의 서브-층 방법이 보호 측벽 코팅 면에서 상기에 기술되지만, 기법들 각각은 또한 마스크 축소층을 증착할 때 사용될 수도 있다. 보호 측벽 코팅의 서브-층들에 대해 본 명세서에 기술된 상세들 (이로 제한되지 않지만, 재료들, 두께들, 증착 기법들, 증착 파라미터들, 등을 포함함) 은 또한 마스크 축소층의 서브-층들에 적용될 수도 있다.
마스크 축소층 증착 동작 122, 마스크 축소 펀칭 쓰루 동작 124, 에칭 동작 201/211 및 증착 동작 205/215는 동일한 반응 챔버 또는 상이한 반응 챔버들 내에서 발생할 수도 있다. 일 예에서, 증착 동작들 122/205/215는 증착을 수행하도록 구성된 하나 이상의 반응 챔버들 내에서 발생하고, 그리고 제거/에칭 동작들 124/201/211은 에칭을 수행하도록 구성된 하나 이상의 반응 챔버들 내에서 발생하고, 증착을 수행하도록 구성된 반응 챔버(들) 및 에칭을 수행하도록 구성된 반응 챔버(들)는 함께 클러스터 툴과 같은 멀티-챔버 프로세싱 장치를 형성한다. 로드록들 및 다른 적절한 진공 시일들 (seals) 은 특정한 경우들에서 기판을 관련된 챔버들 사이로 이송하기 위해 제공될 수도 있다. 기판은 로봇 암 또는 다른 기계적 구조체에 의해 이송될 수도 있다. 에칭을 수행하도록 구성된 반응 챔버는 예를 들어 캘리포니아 프리몬트 소재의 Lam Research Corporation로부터 입수 가능한 2300® Flex™ 제품군으로부터의 Flex™ 반응 챔버일 수도 있다. 증착을 수행하도록 구성된 반응 챔버는 양자가 Lam Research Corporation로부터 입수 가능한 Vector® 제품군 또는 Altus® 제품군으로부터의 챔버일 수도 있다. 에칭 동작 및 증착 동작 양자를 위한 결합된 반응기의 사용은 기판을 이송할 필요가 없기 때문에 특정한 실시예들에서 이로울 수도 있다. 에칭 동작 및 증착 동작을 위한 상이한 반응기들의 사용은 반응기들이 동작 각각에 대해 특히 최적화되는 것이 목표되는 다른 실시예들에서 이로울 수도 있다. 관련된 반응 챔버들이 이하에 더 논의된다.
주지된 바와 같이, 보호 측벽 코팅을 증착하기 위한 증착 동작은 에칭 동작 동안 피처의 측방향 에칭을 최소화하거나 방지하는 깊게 관통하는 보호층을 형성함으로써 에칭 동작을 최적화하는 것을 돕는다. 이것은 보잉을 거의 또는 전혀 갖지 않고 매우 수직인 측벽들을 갖는 에칭된 피처들의 형성을 촉진한다. 특정한 구현예들에서, 적어도 약 80의 종횡비를 갖는 최종 에칭된 피처는 약 60 % (가장 넓은 임계 치수-가장 좁은 임계 치수/가장 좁은 임계 치수 * 100) 미만의 보잉을 갖는다. 예를 들어, 50 ㎚의 가장 넓은 CD 및 40 ㎚의 가장 좁은 CD (40 ㎚ CD는 피처 내에서 50 ㎚ CD 아래에 위치됨) 를 가진 피처는 25 % (100*(50 ㎚ - 40 ㎚)/40 ㎚ = 25 %) 의 보잉을 갖는다. 또 다른 구현예에서, 적어도 약 40의 종횡비를 가진 최종 에칭된 피처는 약 20 % 미만의 보잉을 갖는다.
피처가 피처의 최종 깊이로 에칭된 후에, 특정한 구현예들에서 추가의 프로세싱 단계들 전에 모든 마스크 축소층 및/또는 남아 있는 측벽 코팅을 제거하는 것이 이로울 수도 있다. 이들 막들은 습식 세정 프로세스를 통해 제거될 수도 있다. 습식 세정 프로세스는 모든 원치 않은 잔여물들을 제거하도록 기판에 산화된 산 또는 유기/수성 혼합물과 같은 액체 세정제를 도포하는 것을 수반할 수도 있다. 잔여물 제거는, 말끔히 세정될 막이 실리콘 옥사이드, 붕소 나이트라이드, 또는 탄화수소 폴리머와 같은 다른 막 타입들이 아니라, 금속-함유 막인 경우에 상대적으로 보다 어려울 수도 있다.
마스크 축소 잔여물들 및 보호 측벽 코팅 잔여물들은 추가의 프로세싱 단계들을 용이하게 하고/가능하게 하도록 제거될 수도 있다. DRAM 디바이스를 형성하는 맥락에서, 금속 슬리브 (sleeve) 는 통상적으로 커패시터를 형성하도록 완전히 에칭된 실린더의 측벽들 상에 증착된다. 보호 측벽 코팅으로부터의 모든 잔여물은 이 금속 슬리브를 방해할 수 있고, 그리고 타깃된 특성들을 가진 평활한 표면으로서 금속 슬리브를 형성하는 것을 어렵게 만들 수 있다. 옥사이드와 나이트라이드의 교번하는 층들을 가진 3D NAND 디바이스 (ONON 3D NAND 디바이스) 를 형성하는 맥락에서, 나이트라이드 층들은 통상적으로 습식 화학물질 프로세스를 통해 제거된다. 측벽 잔여물들은 이 나이트라이드 제거를 훨씬 보다 어렵게 만들 수 있다. 옥사이드와 폴리실리콘의 교번하는 층들을 가진 3D NAND 디바이스 (OPOP 3D NAND 디바이스) 를 형성하는 맥락에서, 측벽 잔여물들은 에칭된 피처를 충진하는 것과 관련된 프로세스/결과들에 유해하게 영향을 줄 수도 있다. 임의의 경우에, 피처가 피처의 최종 깊이로 에칭된 후에 측벽 잔여물들을 제거하는 것이 일반적으로 바람직하다.
VI. 프로세스 동작들의 파라미터들 및 재료들
A. 기판
본 명세서에 개시된 방법들은 상부에 유전체 재료들을 가진 반도체 기판들을 에칭하기에 특히 유용하다. 예시적인 유전체 재료들은 실리콘 옥사이드들, 실리콘 나이트라이드들, 실리콘 카바이드들, 옥시나이트라이드들, 옥시카바이드들, 카보-나이트라이드들, 이들 재료들의 도핑된 버전들 (예를 들어, 붕소, 인, 등으로 도핑됨), 및 이들 재료들의 임의의 조합들로부터의 라미네이트들을 포함한다. 특정한 예시적인 재료들은 SiO2, SiN, SiON, SiOC, SiCN, 등의 화학량론적 및 비-화학량론적 배합들을 포함한다. 상기에 언급된 바와 같이, 에칭되는 유전체 재료는 2 이상의 타입/층의 재료를 포함할 수도 있다. 특정한 경우들에서, 유전체 재료는 SiN과 SiO2의 교번하는 층들 또는 폴리실리콘과 SiO2의 교번하는 층들 내에 제공될 수도 있다. 추가의 상세들이 상기에 제공된다. 기판은 피처들이 에칭될 곳을 규정하는 상부 마스크 층을 가질 수도 있다. 특정한 경우들에서, 마스크 층은 Si이고, 마스크 층은 약 500 내지 1500 ㎚의 두께를 가질 수도 있다. 탄소계 마스크 층들이 또한 다양한 경우들에서 사용될 수도 있다.
B. 마스크 축소층
마스크 축소층의 재료는 특정한 특징들을 가져야 한다. 예를 들어, 마스크 축소층의 재료는 마스크 층의 재료와 유사한 에칭 레이트를 나타내야 한다. 예를 들어, 마스크 층이 다결정 실리콘인 경우에, 마스크 축소층은 유전체-함유 스택을 에칭하도록 사용된 조건들 하에서 다결정 실리콘과 꽤 유사한 레이트로 에칭되어야 한다. 마스크 축소층이 에칭 조건들에 매우 내성이 있다면, 마스크 축소층은 마스크의 측벽을 따라 필라들을 형성할 수 있다. 마스크 층이 에칭 프로세스 동안 소모되기 때문에, 이러한 마스크 축소 필라들은 불안정하고 브레이크 오프될 (break off) 수 있고, 잠재적으로 실린더들의 추가의 에칭을 차단한다. 마스크 축소층이 에칭 조건들에 불충분하게 내성이 있다면, 마스크 축소층은, 유전체-함유 스택 내에 형성되는 피처들의 임계 직경을 효과적으로 제어할 수 없도록, 에칭 프로세스 동안 바람직하지 않게 말끔히 에칭될 수 있다. 특정한 실시예들에서, 마스크 축소층을 위해 사용된 재료는 유전체-함유 재료들 내로 피처들을 에칭하도록 사용된 조건들 하에서, 마스크 재료가 에칭되는 레이트의 약 0.5 내지 2 배인 레이트로 에칭된다.
또한, 마스크 축소층을 위해 사용된 재료는 피처들로 하여금 유전체-함유 스택 내로 에칭되게 하도록, 패터닝된 피처들의 하단에서 펀칭 쓰루/제거될 수 있어야 한다. 그렇지 않으면, 마스크 축소층은 바람직하지 않게 피처들이 유전체-함유 스택 내로 에칭되는 것을 방지하는, 에칭 정지부로서 작용할 수 있다. 이 펀칭 쓰루/제거 단계를 수행하기 위한 예시적인 프로세스 조건들이 이하에 더 논의된다.
마스크 축소층은 높은 정도의 반복성 및 웨이퍼의 면에 걸친 고 균일성으로 컨포멀하게 증착되어야 한다. 패터닝된 피처 내의 (예를 들어, 패터닝된 피처의 측벽들을 따른) 컨포멀성에 대해, 다양한 실시예들에서 마스크 축소층은 적어도 약 0.3 또는 적어도 약 0.7의 컨포멀성을 갖는다. 유사하게, 마스크 축소층은 실질적으로 하단이 무거운 (bottom-heavy) 증착 (예를 들어, 패터닝된 피처의 하단에서 두꺼운 증착 그리고 측벽들 상에서 훨씬 보다 얇은 증착) 을 발생시키는 막 또는 프로세스를 사용하여 증착되지 않아야 한다. 이러한 하단이 무거운 막들은 패터닝된 피처들의 하단에서 펀칭 쓰루/제거하기가 보다 어렵고, 그리고 마스크 층을 축소하는 면에서 상대적으로 보다 적은 이득을 제공한다. 이와 같이, 마스크 축소층은 패터닝된 피처들의 하단 상에 과도한 증착을 발생시키지 않는 방식으로 증착되어야 한다. 또한, 마스크 축소층은 최종 에칭 결과 또는 디바이스의 스트리에이션들을 방지하도록 높은 정도의 평활도를 갖고 증착되어야 한다.
다양한 실시예들에서, 마스크 축소층은 금속-함유 막이다. 예를 들어, 금속-함유 막 내의 금속은 텅스텐, 티타늄, 루테늄, 탄탈륨, 알루미늄, 철, 및/또는 하프늄일 수도 있다. 일부 실시예들에서, 금속-함유 막은 질소, 탄소, 붕소, 산소, 및 수소 중 하나 이상을 더 포함할 수도 있다. 예를 들어, 금속-함유 막은 금속 나이트라이드, 금속 옥사이드, 금속 보라이드, 금속 카바이드, 등일 수도 있다. 화학량론적 막 및 비-화학량론적 막 양자가 고려된다. 금속-함유 막은 도핑되거나 도핑되지 않을 수도 있다. 일부 실시예들에서, 금속-함유 막은 원소 금속의 경우에서와 같이, 금속성이다. 일 예에서, 마스크 축소층은 텅스텐 나이트라이드 막이다.
복수의 상이한 기법들이 마스크 축소층을 증착하도록 사용될 수도 있다. 이러한 프로세스들이 이하에 더 상세히 기술된다. 일반적으로 말하면, 재료를 보호 측벽 코팅으로서 적합하게 만드는 특징들은 재료를 (마스크 축소층이 부가적인 제한들, 예를 들어, 이 섹션에 기술된 바와 같이, 상대적인 에칭 레이트를 가질 수도 있지만) 마스크 축소층으로서 적합하게 만드는 특징들과 유사하다. 그러므로, 보호 측벽 코팅에 대한 재료/구조체/증착 기법/증착 조건들에 대해 본 명세서에 기술된 상세들은 또한 마스크 축소층에 적용될 수도 있다.
C. 에칭 프로세스
다양한 실시예들에서, 에칭 프로세스는 화학적 에천트를 (종종 샤워헤드를 통해) 반응 챔버 내로 흘리는 것, 그 중에서도, 에천트로부터 플라즈마를 생성하는 것, 및 기판을 플라즈마에 노출시키는 것을 수반하는 반응성 이온 에칭 프로세스이다. 플라즈마는 에천트 화합물(들)을 중성 종 및 이온 종 (예를 들어, 대전되거나 중성 재료들 예컨대, CF, CF2 및 CF3) 으로 해리시킨다. 플라즈마가 많은 경우들에서 용량 결합된 플라즈마이지만, 다른 타입들의 플라즈마가 적절하게 사용될 수도 있다. 플라즈마 내의 이온들은 웨이퍼를 향하여 지향되고 그리고 유전체 재료로 하여금 충격시 말끔히 에칭되게 한다.
일부 실시예들에서, 피처들은 도 1e에 관하여 기술된 바와 같이, 단일의 프로세스에서 유전체-함유 스택 내로 에칭된다. 일부 다른 실시예들에서, 에칭 프로세스는 피처가 유전체-함유 스택 내로 보다 깊게 에칭될 때 측벽 보호 코팅의 주기적인 증착과 함께 순환적인 방식으로 행해진다.
에칭 프로세스가 구현되는 방식에 상관없이, 특정한 프로세스 조건들은 이하에 더 논의된 바와 같이, 패터닝된/에칭된 피처들의 하단에서 마스크 축소층 (및/또는 일부 경우들에서 보호 측벽 코팅) 을 펀칭 쓰루/제거하도록 사용될 수도 있다. 피처들이 (예를 들어, 도 2a에 도시된 바와 같이) 복수의 개별적인 에칭 동작들에서 유전체 스택 내로 에칭되는 경우들에서, 이들 펀칭 쓰루 프로세스 조건들은 단 한 번, 예를 들어 마스크 축소층의 증착 직후 실시될 수도 있다. 순환적인 증착/에칭을 사용하는 일부 다른 경우들에서, 펀칭 쓰루 조건들은 복수 회 실시될 수도 있다. 일 예에서, 펀칭 쓰루 조건들은 금속-함유 막 (예를 들어, 마스크 축소막 또는 보호 측벽 막) 이 실리콘 나이트라이드 층의 상단 상에 바로 증착될 때 언제든 사용된다. 이 실리콘 나이트라이드 층은 메모리 디바이스 스택 내의 상단 층 (예를 들어, 도 1a의 유전체-함유 스택 (103) 내의 상단 층) 일 수도 있거나, 유전체-함유 재료들의 스택 내의 어딘가에 위치된 실리콘 나이트라이드 층일 수도 있다. 유전체-함유 스택 내에 실리콘 나이트라이드 층들을 에칭할 때 통상적으로 사용되는 조건들은 피처의 하단에 증착된 금속-함유 층을 브레이크 쓰루하기에 (break through) 충분하지 않을 수도 있고, 그러므로 이 단계에 대해 특정한 세트의 프로세싱 조건들이 사용된다. 대조적으로, 금속-함유 막 (예를 들어, 보호 측벽 코팅) 이 실리콘 옥사이드 층 상에 증착되는 경우에, 금속-함유 막을 브레이크 쓰루하도록 특정한 조건들 하에서 에칭할 필요가 없을 수도 있다. 이것은 옥사이드 층들을 에칭하도록 사용된 조건들이 피처들의 하단에 증착된 모든 막을 펀칭 쓰루/제거하기에 충분하기 때문일 수도 있다. 비슷하게, 막이 통상적으로 보다 고 종횡비들로 다소 보다 얇게 증착되기 때문에, 브레이크 쓰루 단계를 수행하는 것과 연관된 이득이 피처가 기판 내로 더 에칭됨에 따라 감소된다. 이 보다 얇은 증착은 막이 보다 쉽게 펀칭 쓰루되고, 그리고 특정한 프로세스 조건들이 필요하지 않을 수도 있다는 것을 의미한다. 마스크 축소층 및/또는 보호 측벽 코팅을 펀칭 쓰루하도록 사용된 특정한 조건들은 이하에 더 논의된다.
에칭 프로세스를 수행하도록 사용될 수도 있는 예시적인 장치는 캘리포니아 프리몬트 소재의 Lam Research Corporation로부터 입수 가능한 반응성 이온 에칭 반응기들의 2300® FLEX™ 제품군을 포함한다. 이 타입의 에칭 반응기는 각각 전체가 참조로서 본 명세서에 인용되는 다음의 미국 특허들: 미국 특허 제 8,552,334 호, 및 미국 특허 제 6,841,943 호에 더 기술된다.
다양한 반응물질 옵션들이 유전체 재료 내로 피처들을 에칭하도록 이용 가능하다. 특정한 경우들에서, 에칭 화학물질은 하나 이상의 플루오로카본들을 포함한다. 이들 또는 다른 경우들에서, 에칭 화학물질은 NF3과 같은 다른 에천트들을 포함할 수도 있다. 하나 이상의 공-반응물질들이 또한 제공될 수도 있다. 일부 경우들에서 산소 (O2) 는 공-반응물질로서 제공된다. 산소는 보호 폴리머 측벽 코팅 (예를 들어, 도 3a 내지 도 3d의 제 1 측벽 코팅 (304)) 의 형성을 조절하는 것을 도울 수도 있다.
특정한 구현예들에서, 에칭 화학물질은 플루오로카본들과 산소의 조합을 포함한다. 예를 들어, 일 예에서 에칭 화학물질은 C4F6, C4F8, N2, CO, CF4, 및 O2를 포함한다. 다른 종래의 에칭 화학물질들이 또한 비-종래의 화학물질들일 수도 있는 바와 같이 사용될 수도 있다. 플루오로카본들은 약 0 내지 500 sccm, 예를 들어 약 10 내지 200 sccm의 레이트로 흐를 수도 있다. C4F6 및 C4F8이 사용되는 경우에, C4F6의 플로우는 약 10 내지 200 sccm 범위일 수도 있고 그리고 C4F8의 플로우는 약 10 내지 200 sccm 범위일 수도 있다. 산소의 플로우는 약 0 내지 500 sccm, 예를 들어 약 10 내지 200 sccm 범위일 수도 있다. 질소의 플로우는 약 0 내지 500 sccm, 예를 들어 약 10 내지 200 sccm 범위일 수도 있다. 테트라플루오로메탄의 플로우는 약 0 내지 500 sccm, 예를 들어 약 10 내지 200 sccm 범위일 수도 있다. 일산화탄소의 플로우는 약 0 내지 500 sccm, 예를 들어 약 10 내지 200 sccm 범위일 수도 있다. 이들 레이트들은 단일의 300 ㎜ 웨이퍼를 프로세싱하도록 사용되는 약 50 리터의 반응기 체적에 적절하다. 본 명세서의 플로우 레이트들은 상이한 사이즈들의 반응기들에 대해 적절하게 스케일링될 수도 있고, 그리고 다른 사이즈들의 기판들에 대한 기판 면적에 기초하여 선형으로 스케일링될 수도 있다.
일부 실시예들에서, 에칭 동안 기판 온도는 약 0 내지 160 ℃이다. 일부 실시예들에서, 에칭 동안 압력은 약 5 내지 50 mTorr이다. 이온 에너지는 상대적으로 높을 수도 있고, 예를 들어 약 1 내지 10 kV일 수도 있다. 이온 에너지는 인가된 RF 전력에 의해 결정된다. 다양한 경우들에서, 이중 주파수 RF 전력이 플라즈마를 생성하도록 사용된다. 그러므로, RF 전력은 제 1 주파수 컴포넌트 (component) (예를 들어, 약 2 ㎒) 및 제 2 주파수 컴포넌트 (예를 들어, 약 60 ㎒) 를 포함할 수도 있다. 상이한 전력들이 주파수 컴포넌트 각각에 제공될 수도 있다. 예를 들어, 제 1 주파수 컴포넌트 (예를 들어, 약 2 ㎒) 가 약 3 내지 20 kW, 예를 들어 약 10 kW의 전력으로 제공될 수도 있고, 그리고 제 2 주파수 컴포넌트 (예를 들어, 약 60 ㎒) 가 보다 저 전력, 예를 들어 약 0.5 내지 7 kW, 예를 들어 약 1 kW로 제공될 수도 있다. 이들 전력 레벨들은 RF 전력이 단일의 300 ㎜ 웨이퍼로 전달된다는 것을 가정한다. 전력 레벨들은 부가적인 기판들 및/또는 다른 사이즈들의 기판들에 대한 기판 면적에 기초하여 선형으로 스케일링될 수 있다 (이에 따라 기판으로 전달된 균일한 전력 밀도를 유지함). 일부 경우들에서, RF 전력의 3 개의 상이한 주파수들의 조합이 예를 들어 상기에 기술된 제 1 주파수 컴포넌트와 제 2 주파수 컴포넌트 사이의 중간에 있는 제 3 주파수 (예를 들어 약 27 ㎒) 를 사용하여 채용될 수도 있다. 이 제 3 주파수는 제 1 주파수보다 저 전력, 예를 들어 약 0 내지 4 kW, 예를 들어 약 2 kW로 제공될 수도 있다. 일부 실시예들에서, 반응기에 제공된 RF 전력은, 하나 이상의 주파수들에서의 RF 전력 레벨이 범위 10 내지 10,000 ㎐ 내에서 반복 레이트로 보다 고 전력과 보다 저 전력 사이에서 순환적으로 교번하도록 펄싱될 수도 있다. 일부 이러한 경우들에서, 펄싱 동안 사용된 보다 고 전력들은 이 문단에 나열된 전력 레벨들에 대응할 수도 있고, 그리고 펄싱 동안 사용된 보다 저 전력들은 이 문단에 나열된 전력 레벨들의 약 0 내지 50 %일 수도 있다. 일부 경우들에서, 하나 이상의 주파수들에서의 RF 전력은 고 전력 레벨과 저 전력 레벨 사이에서 펄싱될 수도 있고, 여기서 저 전력 레벨은 고 전력 레벨의 전력의 약 0 내지 50 %를 전달한다. 이들 프로세스 조건들은 많은 실시예들에서 유전체 재료 내로 피처들을 에칭하기에 유용하다. 상기에 언급된 바와 같이, 수정된 세트의 프로세싱 조건들이 마스크 축소층 및/또는 보호 측벽 코팅을 펀칭 쓰루하도록 사용될 수도 있다.
패터닝된/에칭된 피처의 하단에 증착된 층을 펀칭 쓰루하기 위해서, 상기에 기술된 에칭 조건들은 높은 정도의 기판 바이어스 및 낮은 정도의 중합을 달성하도록 수정될 수도 있다. 예를 들어, 채용된 프로세스 가스 혼합물은 상대적으로 보다 고 중합을 촉진하거나 그렇지 않으면 상대적으로 보다 고 중합을 발생시키는 가스들을 제거하도록 수정될 수도 있다. 이러한 가스들은 상대적으로 보다 저 중합을 촉진하거나 그렇지 않으면 상대적으로 보다 저 중합을 발생시키는 가스들로 교체될 수도 있다. 예를 들어, 일 예에서 CHF3, CF4, 및/또는 O2의 혼합물이 채용될 수도 있다. CHF3 및/또는 CF4가 채용되는 경우에, CHF3의 플로우는 약 10 내지 200 sccm 범위일 수도 있고 그리고 CF4의 플로우는 약 10 내지 200 sccm 범위일 수도 있다. O2가 채용되는 경우에, O2의 플로우는 약 2 내지 30 sccm 범위일 수도 있다. 일부 실시예들에서, 에칭 동안 압력은 약 5 내지 100 mTorr이다. 브레이크 쓰루 프로세스를 위해 사용된 RF 전력 전달은 상기에 기술된 범위들 (예를 들어, 주파수 범위들 및 전력 범위들) 을 가진, 2 또는 3 개의 상이한 주파수들의 조합들을 활용할 수도 있다. 또한, RF 펄싱이 상기에 기술된 바와 같이 일부 경우들에서 채용될 수도 있다. RF 전력들은: 제 1 주파수 컴포넌트 (예를 들어, 약 2 ㎒) 가 상기에 기술된 범위보다 다소 낮은 전력, 예를 들어 약 1 내지 20 kW로 제공될 수도 있다는 것을 제외하고, 상기에 기술된 범위들과 유사한 범위들 내에 있다.
에칭 프로세스가 순환적으로 발생하는 경우들에서, 에칭 프로세스의 사이클 각각은 유전체 재료를 어느 정도 에칭한다. 사이클 각각 동안 에칭된 거리는 약 10 내지 500 ㎚, 예를 들어 약 50 내지 200 ㎚일 수도 있다. 총 에칭 깊이는 특정한 애플리케이션에 따라 결정될 것이다. 일부 경우들 (예를 들어, DRAM) 에 대해, 총 에칭 깊이는 약 1.5 내지 2 ㎛일 수도 있다. 다른 경우들 (예를 들어, 3D NAND) 에 대해, 총 에칭 깊이는 적어도 약 3 ㎛, 예를 들어 적어도 약 4 ㎛일 수도 있다. 이들 또는 다른 경우들에서, 총 에칭 깊이는 약 5 ㎛ 이하일 수도 있다.
도 3a 내지 도 3d의 논의에 설명된 바와 같이, 에칭 프로세스는 제 1 측벽 코팅 (예를 들어, 폴리머일 수도 있는, 제 1 측벽 코팅 (304)) 을 생성할 수 있다. 그러나, 이 측벽 코팅의 깊이는 피처의 상부 부분 근방의 영역에 제한될 수도 있고, 그리고 측벽 보호가 또한 필요한 경우에 피처 내로 하측으로 모든 방향으로 연장되지 않을 수도 있다. 그러므로, 개별적인 증착 동작이 에칭된 피처의 전체 깊이를 실질적으로 커버하는 측벽 코팅을 형성하도록, 본 명세서에 기술된 바와 같이 수행될 수도 있다. 다른 경우들에서 이 증착 동작은 생략되고, 그리고 피처들은 단일의 프로세스에서 유전체-함유 스택 내로 에칭된다.
D. 보호 측벽 코팅 및/또는 마스크 축소막을 증착하기 위한 증착 프로세스
이 섹션에 기술된 증착 프로세스들은 마스크 축소막의 증착 및/또는 보호 측벽 코팅의 증착과 관련될 수도 있다. 마스크 축소막의 경우에, 증착은 주로 패터닝된 마스크 층의 측벽들 상에 마스크 축소막을 증착하도록 수행된다. 유사하게, 보호 측벽 막의 경우에, 증착은 주로 부분적으로 에칭된 피처들의 측벽들 상에 보호층을 증착하도록 수행되고, 이러한 부분적으로 에칭된 피처들은 유전체-함유 스택 내에 형성된다.
증착될 층은 패터닝된/에칭된 피처, 심지어 고 종횡비 피처들 내로 깊게 연장되어야 한다. 많은 경우들에서, 마스크 층은 충분히 두꺼울 수도 있고, 그리고 피처들은 충분히 좁고, 패터닝된 마스크 층 내의 개구들은 고 종횡비 개구들/피처들로 간주된다. 일 예에서, 마스크 층 내의 개구들은 50 초과인 종횡비를 나타내는, 약 35 ㎚의 임계 치수 및 약 2 ㎛의 깊이를 갖는다. 흡착-제한된 증착 (예를 들어, ALD 반응들) 에 의존하는 반응 메커니즘들은 에칭된 피처들 내에 깊게 막의 형성을 촉진할 수 있다. 마스크 축소층에 대해, 이 층은 마스크 층이 패터닝된 후, 그리고 통상적으로 패턴이 유전체-함유 스택 내로 에칭되기 전에 증착된다. 보호 측벽 코팅에 대해, 증착은 통상적으로 피처가 부분적으로 에칭된 후 시작된다. 주지된 바와 같이 도 2a의 논의에서, 피처가 유전체 재료 내로 보다 깊게 에칭되기 때문에, 증착 동작은 부가적인 측벽 보호를 형성하도록 에칭 동작과 순환될 수도 있다.
일부 경우들에서, 보호층의 증착은 피처가 피처의 최종 깊이의 적어도 약 1/3로 에칭될 때 또는 피처가 피처의 최종 깊이의 적어도 약 1/3로 에칭된 후에 시작된다. 일부 실시예들에서, 보호층의 증착은 일단 피처가 적어도 약 2, 적어도 약 5, 적어도 약 10, 적어도 약 15, 적어도 약 20, 또는 적어도 약 30의 종횡비에 도달한다면 시작된다. 이들 또는 다른 경우들에서, 증착은 피처가 약 4, 약 10, 약 15, 약 20, 약 30, 약 40, 또는 약 50의 종횡비에 도달하기 전에 시작될 수도 있다. 일부 실시예들에서, 증착은 (예를 들어, 최종 피처 깊이가 3 내지 4 ㎛인 3D NAND 실시예들에서) 피처가 적어도 약 1 ㎛ 깊이, 또는 적어도 약 1.5 ㎛ 깊이인 후에 시작된다. 다른 실시예들에서, 증착은 (예를 들어, 최종 피처 깊이가 1.5 내지 2 ㎛ 깊이인 DRAM 실시예들에서) 피처가 적어도 약 600 ㎚ 깊이, 또는 적어도 약 800 ㎚ 깊이인 후에 시작된다. 보호층의 증착을 개시하기 위한 적정 시간은 측벽들이 다른 경우에 바람직하지 않게 큰 CD로 에칭되어, 보잉 (bow) 을 형성하기 직전이다. 이 발생의 정확한 타이밍은 에칭될 피처의 형상, 에칭될 재료, 보호층을 에칭하고 그리고 보호층을 증착하도록 사용된 화학물질, 및 관련된 재료들을 에칭하고 그리고 관련된 재료들을 증착하도록 사용된 프로세스 조건들에 따라 결정된다.
증착 프로세스 동안 형성되는 마스크 축소층 및/또는 보호층은 다양한 조성들을 가질 수도 있다. 설명된 바와 같이, 이들 층들은 에칭된 피처 내로 깊게 관통해야 하고, 그리고 피처를 에칭하도록 사용된 에칭 화학물질에 상대적으로 내성이 있어야 한다. 다양한 경우들에서, 마스크 축소층 및/또는 보호 측벽 코팅은 금속-함유 층일 수도 있다. 다른 타입들의 보호층들 (이로 제한되지 않지만 유기 폴리머 층들 및 실리콘 옥사이드 층들을 포함함) 은 또한 예를 들어 각각 전체가 참조로서 본 명세서에 인용되는, 다음의 미국 특허 출원들: 2015년 5월 28일 출원되고 발명의 명칭이 "TECHNIQUE TO DEPOSIT SIDEWALL PASSIVATION FOR HIGH ASPECT RATIO CYLINDER ETCH"인, 미국 특허 출원 제 14/724,574 호, 및 2015년 4월 27일 출원되고 또한 발명의 명칭이 "TECHNIQUE TO DEPOSIT SIDEWALL PASSIVATION FOR HIGH ASPECT RATIO CYLINDER ETCH"인, 미국 특허 출원 제 14/697,521 호에 기술된 바와 같이 사용될 수도 있다. 특정한 실시예들에서, 증착 프로세스 동안 형성되는 마스크 축소층 및/또는 보호층은 텅스텐 나이트라이드 층일 수도 있다. 텅스텐 나이트라이드의 증착은 전체가 참조로서 본 명세서에 인용되는, 미국 특허 제 7,691,749 호에서 더 논의된다.
증착된 막이 붕소를 포함하는 경우에, 붕소-함유 반응물질이 사용될 수도 있다. 예시적인 붕소-함유 반응물질들은 이로 제한되지 않지만, 트리이소프로필 보레이트 ([(CH3)2CHO]3B), 트리메틸보론-d9 (B(CD3)3), 트리페닐보레인 ((C6H5)3B), 및 트리스(펜타플루오로페닐)보레인 ((C6F5)3B) 을 포함한다. 붕소-함유 반응물질들의 다른 예들은 보론 트리클로라이드 (BCl3), 보레인 (BH3), 다이보레인 (B2H6), 보론 트리플루오라이드 (BF3), 및 트리메틸 보레이트 (B(OCH3)3) 를 포함한다. 특정한 예에서, 붕소-함유 반응물질은: B2H6, BCl3, BF3, 및 이들의 조합들로 구성된 그룹으로부터 선택된다. 순환적인 ALD 또는 ALD-같은 증착 반응들은 붕소-함유 보호층을 증착할 수도 있다. 대안적으로, 벌크 CVD 증착과 같은 비-순환적인 프로세스들은 붕소-함유 보호층을 증착할 수도 있다.
증착된 막이 질소를 포함하는 경우에, 질소-함유 반응물질이 사용될 수도 있다. 질소-함유 반응물질들은, 적어도 하나의 질소, 예를 들어, 질소, 암모니아, 하이드라진 (hydrazine), 메틸아민, 디메틸아민, 에틸아민, 이소프로필아민, t-부틸아민, 디-t-부틸아민, 사이클로프로필아민, sec-부틸아민, 사이클로부틸아민, 이소아밀아민, 2-메틸부탄-2-아민, 트리메틸아민, 디이소프로필아민, 디에틸이소프로필아민, 디-t-부틸하이드라진과 같은, 아민들 (예를 들어, 탄소 베어링 아민들 (amines bearing carbon)), 뿐만 아니라 아닐린들, 피리딘들, 및 벤질아민들과 같은 방향족 함유 아민들을 함유한다. 아민들은 1차, 2차, 3차 또는 4차 (예를 들어, 테트라알킬암모늄 화합물들) 일 수도 있다. 질소-함유 반응물질은 질소 이외의 헤테로원자들 (heteroatoms) 을 함유할 수 있고, 예를 들어, 히드록실아민, t-부틸옥시카르보닐 아민 및 N-t-부틸 히드록실아민은 질소-함유 반응물질들이다. 다른 예들은 아산화질소 (N2O), 일산화질소 (NO), 이산화질소 (NO2), 삼산화이질소 (N2O3), 사산화이질소 (N2O4) 및/또는 오산화이질소 (N2O5) 와 같은 NxOy 화합물들을 포함한다.
증착된 막이 산소를 포함하는 경우에, 산소-함유 반응물질이 사용될 수도 있다. 산소-함유 반응물질들의 예들은 이로 제한되지 않지만, 산소, 오존, 아산화질소, 일산화질소, 이산화질소, 삼산화이질소, 사산화이질소, 오산화이질소, 일산화탄소, 이산화탄소, 산화황, 이산화황, 산소-함유 하이드로카본들 (CxHyOz), 물, 포름알데히드, 황화카르보닐, 이들의 혼합물들, 등을 포함한다.
증착된 막이 탄소를 포함하는 경우에, 탄소-함유 반응물질이 사용될 수도 있다. 탄소-함유 반응물질들의 예들은 이로 제한되지 않지만, 하이드로카본들 (CxHy), 산소-함유 하이드로카본들 (CxHyOz), 황화카르보닐, 이황화탄소, 플루오로카본들, 등을 포함한다.
증착된 막이 금속을 포함하는 경우에, 금속-함유 반응물질이 사용될 수도 있다. 예시적인 금속들은 이로 제한되지 않지만, 텅스텐, 티타늄, 탄탈륨, 루테늄, 알루미늄, 철, 및 하프늄을 포함한다.
예시적인 알루미늄-함유 반응물질들은 이로 제한되지 않지만, 알루미늄 트리스(2,2,6,6-테트라메틸-3,5-헵탄디오네이트), 트리이소부틸알루미늄, 트리메틸알루미늄, 및 트리스(디메틸아미도)알루미늄(III), 등을 포함한다.
예시적인 텅스텐-함유 반응물질들은 이로 제한되지 않지만, 비스(부틸사이클로펜타디에닐)텅스텐(IV) 이요오드화염, 비스(tert-부틸이미노)비스(tert-부틸아미노)텅스텐, 비스(tert-부틸이미노)비스(디메틸아미노)텅스텐(VI), 비스(사이클로펜타디에닐)텅스텐(IV) 디클로라이드, 비스(사이클로펜타디에닐)텅스텐(IV) 디하이드라이드, 비스(이소프로필사이클로펜타디에닐)텅스텐(IV) 디하이드라이드, 사이클로펜타디에닐텅스텐(II) 트리카르보닐 하이드라이드, 테트라카르보닐(1,5-사이클로옥타디엔)텅스텐(0), 트라이아민텅스텐(IV) 트리카르보닐, 텅스텐 헥사카르보닐, 텅스텐 헥사플루오라이드, 등을 포함한다.
예시적인 티타늄-함유 반응물질들은 이로 제한되지 않지만, 비스(tert-부틸사이클로펜타디에닐)티타늄(IV) 디클로라이드, 테트라키스(디에틸아미도)티타늄(IV), 테트라키스(디메틸아미도)티타늄(IV), 테트라키스(에틸메틸아미도)티타늄(IV), 티타늄(IV) 디이소프로폭사이드비스(2,2,6,6-테트라메틸-3,5-헵탄디오네이트), 티타늄(IV) 이소프로폭사이드, 티타늄 테트라클로라이드, 등을 포함한다.
예시적인 탄탈륨-함유 반응물질들은 이로 제한되지 않지만, 펜타키스(디메틸아미노)탄탈륨(V), 탄탈륨(V) 에톡사이드, 트리스(디에틸아미도)(tert-부틸이미도)탄탈륨(V), 트리스(에틸메틸아미도)(tert-부틸이미도)탄탈륨(V), 등을 포함한다.
예시적인 루테늄-함유 반응물질들은 이로 제한되지 않지만, 비스(사이클로펜타디에닐)루테늄(II), 비스(에틸사이클로펜타디에닐)루테늄(II), 비스(펜타메틸사이클로펜타디에닐)루테늄(II), 트리루테늄 도데카카르보닐, 등을 포함한다.
예시적인 철-함유 반응물질들은 이로 제한되지 않지만, [1,1'-비스(디페닐포스피노)페로센]테트라카르보닐몰리브덴(0), 비스(펜타메틸사이클로펜타디에닐)철(II), 1,1'-디에틸페로센, 철(0) 펜타카르보닐, 철(III) 트리스(2,2,6,6-테트라메틸-3,5-헵탄디오네이트), 등을 포함한다.
예시적인 하프늄-함유 반응물질들은 이로 제한되지 않지만, 비스(tert-부틸사이클로펜타디에닐)디메틸하프늄(IV), 비스(메틸-η5-사이클로펜타디에닐)디메틸하프늄, 비스(메틸-η5-사이클로펜타디에닐)메톡시메틸하프늄, 비스(트리메틸실릴)아미도하프늄(IV) 클로라이드, 디메틸비스(사이클로펜타디에닐)하프늄(IV), 하프늄(IV) tert-부톡사이드, 하프늄 이소프로폭사이드 이소프로판올, 테트라키스(디에틸아미도)하프늄(IV), 테트라키스(디메틸아미도)하프늄(IV), 테트라키스(에틸메틸아미도)하프늄(IV), 등을 포함한다.
이 섹션에 나열된 반응물질들은 마스크 축소층 및/또는 보호 측벽 코팅을 증착하도록 사용될 수도 있다. 유사하게, 이 섹션에 나열된 기법들 (예를 들어, ALD, CVD, MLD, 등) 및 프로세스 조건들 (예를 들어, 반응물질 플로우들, 타이밍, 온도들, 압력들, 플라즈마 특성들, 등) 은 마스크 축소층 및/또는 보호 측벽 코팅을 증착하도록 사용될 수도 있다. 일반적으로 말하면, 보호 측벽 코팅들로서 잘 작동하는 금속-함유 막들은 또한 마스크 축소층들로서 잘 작동한다 (마스크 축소층의 재료가 마스크 층과 비교하여 적절한 에칭 레이트를 갖는 한). 그러므로, 보호 측벽 코팅에 대하여 본 명세서에 제공된 상세들은 또한 마스크 축소층에 적용될 수도 있다.
개시된 전구체들은 제한하는 것으로 의도되지 않는다. 다른 반응물질들이 당업자들에게 공지된 바와 같이 또한 사용될 수도 있다. 흔히, 산소는 반응물질들 중 하나 이상을 따라 제공될 수도 있다. 일부 실시예들에서, 기판 상에 피처들을 규정하도록 사용된 마스크 층은 산화에 민감할 수도 있다. 탄소계 마스크 재료들은 증착 단계 동안 산화로부터 발생하는 손상에 특히 민감할 수도 있다. 산화-민감성 마스크 재료들에 대한 손상을 감소시키기 위한 방법들이 상기에 참조로서 인용되는, 미국 특허 출원 제 14/697,521 호에서 논의된다. 본 명세서의 특정한 실시예들에서, 금속 옥사이드 마스크 축소층 및/또는 보호층은 금속-함유 반응물질과 황화카르보닐 (COS) 의 조합을 사용하여 형성될 수도 있다. 황화카르보닐은 산화-민감성 마스크 재료들에 손상을 주지 않고 옥사이드들을 형성하는 것으로 보인다.
일부 실시예들에서, 마스크 축소층 및/또는 보호 측벽 코팅 (또는 내부의 하나 이상의 서브-층들) 은 텅스텐 나이트라이드, 텅스텐, 티타늄 나이트라이드, 티타늄 옥사이드, 탄탈륨, 철 보라이드, 및 하프늄 보라이드로 구성된 그룹으로부터 선택된 재료로 이루어질 수도 있다. 이들 실시예들 중 일부에서, 마스크 축소층 및/또는 보호 측벽 코팅 (또는 내부의 하나 이상의 서브-층들) 은 텅스텐 나이트라이드, 텅스텐, 티타늄 나이트라이드, 티타늄 옥사이드, 탄탈륨, 및 텅스텐으로 구성된 그룹으로부터 선택된 재료로 이루어질 수도 있다. 특정한 예에서 마스크 축소층 및/또는 보호 측벽 코팅은 텅스텐 나이트라이드로 이루어진다. 또 다른 예에서 마스크 축소층 및/또는 보호 측벽 코팅은 2 개의 서브-층들, 텅스텐 나이트라이드 또는 또 다른 금속-함유 막의 제 1 서브-층 및 텅스텐 또는 또 다른 금속의 제 2 서브-층으로 이루어진다.
반응물질 조합들의 일부 특정한 예들이 제공될 것이지만, 이들 예들은 제한하는 것으로 의도되지 않는다. 일 예에서, 텅스텐 나이트라이드 층 (또는 서브-층) 은 WF6 및 NH3을 사용하여 형성될 수도 있다. 일부 구현예들에서, 텅스텐 층 (또는 서브-층) 은 WF6 및 H2를 사용하여 형성될 수도 있다.
증착된 층을 형성하도록 사용된 전구체(들) 및 전구체의 플래그먼트들은 상대적으로 저 부착 계수들을 가질 수도 있고, 이로써 전구체들로 하여금 에칭된 피처들 내로 깊게 관통하게 한다. 일부 경우들에서, (관련된 증착 조건들에서) 전구체들의 부착 계수는 약 0.05 이하, 예를 들어 약 0.001 이하일 수도 있다. 유사하게, 증착된 층을 형성하도록 사용된 전구체(들) 및 전구체의 플래그먼트들은 상대적으로 낮은 재결합 레이트를 가질 수도 있다. 낮은 재결합 레이트들을 가진 종은 반응성 상태로 남아 있는 동안 피처 내로 깊게 보다 잘 관통할 수 있다. 손실 계수는 표면들 상의 재결합 및 흡착 양자에 기인한 반응물질 종의 손실에 관한 것이다. 복수의 실시예들에서, 반응물질 종이 반응성 상태로 남아 있는 동안 고 종횡비 피처들 내로 깊게 관통하고 존속할 수 있도록, 손실 계수는 상대적으로 낮다. 이는 막으로 하여금 패터닝되거나 부분적으로 에칭된 피처의 길이/깊이의 실질적인 분율에 따라 증착되게 한다. 특정한 경우들에서 코팅은 피처의 전체 길이를 따라 증착될 수도 있다. 다양한 경우들에서, 손실 계수는 약 0.005 미만일 수도 있다.
반응 메커니즘은 순환적 (예를 들어, ALD) 또는 연속적 (예를 들어, CVD) 일 수도 있다. 고 종횡비들로 막의 형성을 발생시키는 임의의 방법이 사용될 수도 있다. 언급된 바와 같이, ALD 반응들은 컨포멀성 및 흡착-제한된 특성들에 기인하여 이 목적을 위해 특히 잘 맞을 수도 있다. 그러나, 다른 타입들의 반응들은 막이 패터닝된/에칭된 피처 내에서 깊게 측벽들을 보호하도록 고 종횡비들로 형성될 수 있는 한 사용될 수도 있다. ALD 반응 및 CVD 반응을 위한 기본 동작들은 도 2a의 동작 205에 관하여 상기에 기술된다. 간단히, ALD 반응들은 다음의 동작들: (a) 흡착된 전구체 층을 형성하기 위한 제 1 반응물질의 전달, (b) 반응 챔버로부터 제 1 반응물질을 제거하기 위한 선택적인 퍼지 동작, (c) 제 2 반응물질의 전달, 기판 상의 제 1 반응물질과 제 2 반응물질 사이의 반응, (d) 과잉 반응물질을 제거하기 위한 선택적인 퍼지, 및 (e) 막이 목표된 두께에 도달할 때까지 (a) 내지 (d) 를 반복하는 것을 순환적으로 수행하는 것을 수반한다. 반응물질들이 개별 시간들에 제공되고 반응이 표면 반응이기 때문에, 방법은 어느 정도 제한된 흡착일 수도 있다. 이것은 전체 리세스된 피처들을 라이닝할 수 있는 매우 컨포멀한 막들의 형성을 발생시킨다. 대조적으로, CVD 방법들은 반응물질(들)이 연속적인 (비-순환적) 방식으로 기판에 전달되는 경우에 가스 상 반응들을 통상적으로 수반한다. 일부 CVD 방법들은 상대적으로 고 컨포멀도로 실시될 수 있다.
다음의 반응 조건들은 증착 반응이 플라즈마 보조된 ALD 방법들을 통해 발생하는 특정한 실시예들에서 사용될 수도 있다. 기판 온도는 약 0 내지 500 ℃, 예를 들어 약 20 내지 200 ℃로 유지될 수도 있다. 압력은 낮게는 약 100 또는 200 mTorr 그리고 높게는 약 1, 2, 또는 3 Torr로 유지될 수도 있다. 이온 에너지는 상대적으로 낮을 수도 있고, 예를 들어 약 1 kV 이하이다. 플라즈마를 생성하도록 사용된 RF 주파수는 약 60 ㎒일 수도 있지만, 다른 주파수들이 또한 사용될 수도 있다. RF 전력은 수백 Watt일 수도 있고, 예를 들어 약 500 W 이하 (예를 들어, 약 7100 W/㎡ 이하), 약 400 W 이하 (예를 들어, 약 7100 W/㎡ 이하), 또는 약 300 W 이하 (예를 들어, 약 7100 W/㎡ 이하) 일 수도 있다. 본 명세서의 보고된 전력 레벨들은 전력이 단일의 300 ㎜ 웨이퍼에 전달되고, 전력은 부가적인 또는 상이하게 사이징된 기판들에 대한 기판 면적에 선형으로 기초하여 스케일링된다고 가정한다. ALD 사이클 각각 동안, 흡착하는 반응물질은 약 0.5 내지 20 초의 지속기간 동안, 약 50 내지 1000 sccm의 플로우 레이트로 전달될 수도 있다. 제 1 퍼지는 약 0 내지 60 초의 지속기간을 가질 수도 있다. 플라즈마는 약 0.5 내지 120 초의 지속기간 동안 약 50 내지 1000 sccm의 반응물질 (반응물질과 함께 제공된 임의의 불활성 가스를 제외하고) 의 플로우 레이트로 기판에 노출될 수도 있다. 플라즈마 노출 동안 수소의 플로우 레이트는 약 0 내지 1000 sccm일 수도 있다. RF 후 퍼지는 약 0 내지 60 초의 지속기간을 가질 수도 있다.
다음의 반응 조건들은 증착 반응이 열 (비-플라즈마) ALD 방법들을 통해 발생하는 다양한 실시예들에서 사용될 수도 있다. 기판 온도는 약 150 내지 500 ℃, 예를 들어 약 250 내지 400 ℃로 유지될 수도 있다. 압력은 낮게는 약 100 또는 200 mTorr, 높게는 약 1, 2 또는 3 Torr로 유지될 수도 있다. ALD 사이클 각각 동안, 흡착하는 반응물질은 약 0.15 내지 20 초의 지속기간 동안, 약 50 내지 1000 sccm의 플로우 레이트로 전달될 수도 있다. 제 1 퍼지는 약 0 내지 60 초의 지속기간을 가질 수도 있다. 플라즈마는 반응물질 (반응물질과 함께 제공되는 임의의 불활성 가스를 배제하고) 의 약 50 내지 1000 sccm의 플로우 레이트로, 약 0.15 내지 120 초의 지속기간 동안 기판에 노출될 수도 있다. 제 2 퍼지는 약 0 내지 60 초의 지속기간을 가질 수도 있다.
다음의 반응 조건들은 증착 반응이 플라즈마 보조된 CVD 방법들을 통해 발생하는 특정한 실시예들에서 사용될 수도 있다. 기판 온도는 약 0 내지 500 ℃, 예를 들어 약 20 내지 200 ℃로 유지될 수도 있다. 압력은 약 100 내지 3000 mT로 유지될 수도 있다. 플라즈마를 생성하도록 사용된 RF 주파수는 2 내지 60 ㎒일 수도 있다. 플라즈마를 생성하도록 사용된 RF 전력은 약 50 내지 2000 W (예를 들어 약 700 내지 28,000 W/㎡), 예를 들어 약 100 내지 800 W (예를 들어, 약 1,400 내지 11,300 W/㎡) 일 수도 있다. 반응물질 전달 및 플라즈마 노출의 지속기간은 약 1 내지 180 초일 수도 있다. 플로우 레이트들은 특정한 반응물질들에 따라 결정된다.
다음의 반응 조건들은 증착 반응이 열 (비-플라즈마) CVD 방법들을 통해 발생하는 특정한 실시예들에서 사용될 수도 있다. 기판 온도는 약 -10 내지 500 ℃, 예를 들어 약 20 내지 300 ℃로 유지될 수도 있다. 압력은 약 100 내지 3000 mT로 유지될 수도 있다. 반응물질 전달의 지속기간은 약 1 내지 180 초일 수도 있다. 플로우 레이트들은 특정한 반응물질들에 따라 결정된다. ALD 및 CVD 반응 조건들은 모범으로서 제공되고 제한하는 것으로 의도되지 않는다.
특정한 금속-함유 막들은 CVD 방법들을 통한 증착에 대해 특히 잘 맞을 수도 있다. 이러한 막들은 많은 다른 CVD-증착된 막들과 비교하여 상대적으로 높은 컨포멀도로 형성될 수도 있다. 컨포멀하게 증착될 수 있는 금속-함유 막들의 예들은 철 보라이드 (FexBy, 예를 들어, FeB 및 Fe2B), 하프늄 디보라이드 (HfB2), 및 티타늄 디보라이드 (TiB2) 를 포함한다. 이러한 막들은 각각 전체가 참조로서 인용되는 다음의 출판물들: Highly conformal film growth by chemical vapor deposition. II. Conformality enhancement through growth inhibition, A. Yanguas-Gil, 외, J. Vac. Sci. Technol. A 27, 1244 (2009); 및 CVD Growth Kinetics of HfB2 Thin Films from the Single-Source Precursor Hf(BH4)4, Yu Yang, 외, Chem. Mater., 2006, 18, 5088-5096에 더 기술된다.
플라즈마가 사용되는 특정한 실시예들에서, 플라즈마는 용량 결합된 플라즈마일 수도 있다. 일부 다른 실시예들에서, 플라즈마는 유도 결합된 플라즈마, 원격으로 생성된 플라즈마, 마이크로파 플라즈마, 등일 수도 있다. 일부 구현예들에서, 플라즈마는 위에서 언급된 바와 같이 하나 이상의 주파수들에서 생성된 용량 결합된 플라즈마이다. 플라즈마를 생성하도록 사용된 주파수 또는 주파수들은 저주파수 (LF) 컴포넌트들 및/또는 고주파수 (HF) 컴포넌트들을 포함할 수도 있다. 일부 경우들에서 HF 주파수들만이 플라즈마가 존재하는 경우에 특정한 프로세싱 단계들 동안 사용된다.
VII. 장치
본 명세서에 기술된 방법들은 임의의 적합한 장치 또는 장치의 조합에 의해 수행될 수도 있다. 적합한 장치는 프로세스 동작들을 달성하기 위한 하드웨어 및 본 발명에 따른 프로세스 동작들을 제어하기 위한 인스트럭션들을 가진 시스템 제어기를 포함한다. 예를 들어, 일부 실시예들에서, 하드웨어는 프로세스 툴 내에 포함된 하나 이상의 프로세스 스테이션들을 포함할 수도 있다. 하나의 프로세스 스테이션은 에칭 스테이션일 수도 있고 또 다른 프로세스 스테이션은 증착 스테이션일 수도 있다. 또 다른 실시예에서, 에칭 및 증착은 단일의 스테이션/챔버 내에서 발생한다. 또 다른 실시예에서, 복수의 에칭 스테이션들 및/또는 복수의 증착 스테이션들은 단일의 프로세스 툴 내에 포함될 수도 있다.
도 4a 내지 도 4c는 본 명세서에 기술된 에칭 동작들을 수행하기 위해 사용될 수도 있는 조정 가능한 갭 용량 결합된 한정된 RF 플라즈마 반응기 (400) 의 실시예를 예시한다. 도시된 바와 같이, 진공 챔버 (402) 는 하부 전극 (406) 을 하우징하는 내부 공간을 둘러싸는 챔버 하우징 (404) 을 포함한다. 챔버 (402) 의 상부 부분에서, 상부 전극 (408) 은 하부 전극 (406) 으로부터 수직으로 이격된다. 상부 및 하부 전극들 (408, 406) 의 평면 표면들은 실질적으로 평행하고 전극들 사이의 수직 방향에 직교한다. 바람직하게 상부 및 하부 전극들 (408, 406) 은 원형이고 수직 축에 대해 동축이다. 상부 전극 (408) 의 하부 표면은 하부 전극 (406) 의 상부 표면과 마주본다. 이격되어 마주보는 전극 표면들은 전극 표면들 사이의 조정 가능한 갭 (410) 을 규정한다. 동작 동안, 하부 전극 (406) 에는 RF 전력 공급부 (매칭) (420) 에 의해 RF 전력이 공급된다. RF 전력은 RF 공급 도관 (422), RF 스트랩 (424) 및 RF 전력 부재 (426) 를 통해 하부 전극 (406) 에 공급된다. 접지 차폐부 (436) 는 하부 전극 (406) 에 보다 균일한 RF 장을 제공하도록 RF 전력 부재 (426) 를 둘러쌀 수도 있다. 전체 내용이 참조로서 본 명세서에 인용되는, 공동-소유의 미국 특허 제 7,732,728 호에 기술된 바와 같이, 웨이퍼는 웨이퍼 포트 (482) 를 통해 삽입되고 프로세싱을 위해 하부 전극 (406) 상의 갭 (410) 내에 지지되고, 프로세스 가스가 갭 (410) 에 공급되고 RF 전력에 의해 플라즈마 상태로 여기된다. 상부 전극 (408) 은 전력 공급되거나 (power) 접지될 수 있다.
도 4a 내지 도 4c에 도시된 실시예에서, 하부 전극 (406) 은 하부 전극 지지 플레이트 (416) 상에 지지된다. 하부 전극 (406) 과 하부 전극 지지 플레이트 (416) 사이에 개재된 절연체 링 (414) 은 지지 플레이트 (416) 로부터 하부 전극 (406) 을 절연한다.
RF 바이어스 하우징 (430) 은 RF 바이어스 하우징 보울 (bowl) (432) 상에 하부 전극 (406) 을 지지한다. 보울 (432) 은 RF 바이어스 하우징 (430) 의 암 (434) 에 의해 도관 지지 플레이트 (438) 에 챔버 벽 플레이트 (418) 내의 개구를 통해 연결된다. 바람직한 실시예에서, RF 바이어스 하우징 보울 (432) 및 RF 바이어스 하우징 암 (434) 은 하나의 컴포넌트로 일체형으로 형성되지만, 암 (434) 및 보울 (432) 은 또한 함께 볼트로 접합되거나 결합된 2 개의 개별 컴포넌트들일 수 있다.
RF 바이어스 하우징 암 (434) 은 RF 전력 및 설비, 예를 들어, 가스 냉각재, 액체 냉각재, RF 에너지, 리프트 핀 제어를 위한 케이블들, 하부 전극 (406) 의 후면 상의 공간에서 진공 챔버 (402) 외부로부터 진공 챔버 (402) 내부로의 전기적 모니터링 및 액추에이팅 신호들을 통과시키기 위한 하나 이상의 중공형 통로들을 포함한다. RF 공급 도관 (422) 은 RF 바이어스 하우징 암 (434) 으로부터 절연되고, RF 바이어스 하우징 암 (434) 은 RF 전력 공급부 (420) 에 RF 전력을 위한 복귀 경로를 제공한다. 설비 도관 (440) 은 설비 컴포넌트들을 위한 통로를 제공한다. 설비 컴포넌트들의 추가의 상세사항들은 미국 특허 제 5,948,704 호 및 제 7,732,728 호에 기술되고 기술의 간단함을 위해 본 명세서에 도시되지 않는다. 갭 (410) 은 한정 링 어셈블리 또는 슈라우드 (shroud) (미도시) 에 의해 바람직하게 둘러싸이고, 그 상세사항들은 참조로서 본 명세서에 인용되는 공동 소유의 공개된 미국 특허 제 7,740,736 호에서 발견될 수 있다. 진공 챔버 (402) 의 내부는 진공 포털 (portal) (480) 을 통한 진공 펌프로의 연결에 의해 저압으로 유지된다.
도관 지지 플레이트 (438) 는 작동 메커니즘 (442) 에 부착된다. 작동 메커니즘의 상세사항들은 위에서 본 명세서에 인용된 공동-소유의 미국 특허 제 7,732,728 호에 기술된다. 서보 기계 모터, 스텝퍼 모터 등과 같은 작동 메커니즘 (442) 은 예를 들어, 볼 스크류와 같은 스크류 기어 (446) 및 볼 스크류를 회전시키기 위한 모터에 의해, 수직 선형 베어링 (444) 에 부착된다. 갭 (410) 의 사이즈를 조정하기 위한 동작 동안, 작동 메커니즘 (442) 은 수직 선형 베어링 (444) 을 따라 이동한다. 도 4a는 작동 메커니즘 (442) 이 작은 갭 (410 a) 을 발생시키는 선형 베어링 (444) 상의 고 위치에 있을 때의 장치를 예시한다. 도 4b는 작동 메커니즘 (442) 이 선형 베어링 (444) 상의 중간 위치에 있을 때의 장치를 예시한다. 도시된 바와 같이, 하부 전극 (406), RF 바이어스 하우징 (430), 도관 지지 플레이트 (438), RF 전력 공급부 (420) 모두는 챔버 하우징 (404) 및 상부 전극 (408) 에 대해 보다 낮게 이동하고, 중간 사이즈 갭 (410 b) 을 발생시킨다.
도 4c는 작동 메커니즘 (442) 이 선형 베어링 상의 저 위치에 있을 때의 큰 갭 (410 c) 을 예시한다. 바람직하게, 상부 및 하부 전극들 (408, 406) 은 갭 조정 동안 동축으로 남아 있고 갭을 가로질러 상부 및 하부 전극들의 마주보는 표면들은 평행하게 남아 있다.
이 실시예는 예를 들어, 300 ㎜ 웨이퍼들과 같은 큰 직경 기판 또는 평판 디스플레이들을 걸쳐 균일한 에칭을 유지하도록, 멀티-단계 프로세스 레시피들 (BARC, HARC, 및 STRIP 등) 동안 CCP 챔버 (402) 내의 하부 및 상부 전극들 (406, 408) 사이의 갭 (410) 으로 하여금 조정되게 한다. 특히, 이 챔버는 하부 및 상부 전극들 (406, 408) 사이에 조정 가능한 갭을 제공하는데 필수적인 선형 운동을 허용하는 기계 장치에 속한다.
도 4a는 근위 단부에서 도관 지지 플레이트 (438) 에 그리고 원위 단부에서 챔버 벽 플레이트 (418) 의 계단형 플랜지 (428) 에 시일링된 측면으로 편향된 벨로즈 (450) 를 예시한다. 계단형 플랜지의 내경은 RF 바이어스 하우징 암 (434) 이 통과하는 챔버 벽 플레이트 (418) 내의 개구 (412) 를 규정한다. 벨로즈 (450) 의 원위 단부는 클램프 링 (452) 에 의해 클램핑된다 (clamp).
측면으로 편향된 벨로즈 (450) 는 RF 바이어스 하우징 (430), 도관 지지 플레이트 (438) 및 작동 메커니즘 (442) 의 수직 이동을 허용하는 동안 진공 시일을 제공한다. RF 바이어스 하우징 (430), 도관 지지 플레이트 (438) 및 작동 메커니즘 (442) 은 캔틸레버 어셈블리로 지칭될 수 있다. 바람직하게, RF 전력 공급부 (420) 는 캔틸레버 어셈블리와 함께 이동하고 도관 지지 플레이트 (438) 에 부착될 수 있다. 도 4b는 캔틸레버 어셈블리가 중간 위치에 있을 때 중립 위치에 있는 벨로즈 (450) 를 도시한다. 도 4c는 캔틸레버 어셈블리가 저 위치에 있을 때 측면으로 편향된 벨로즈 (450) 를 도시한다.
래버린스 (labyrinth) 시일 (448) 은 벨로즈 (450) 와 플라즈마 프로세싱 챔버 하우징 (404) 의 내부 사이에 입자 배리어를 제공한다. 고정된 차폐부 (456) 는 이동식 차폐부 플레이트 (458) 가 캔틸레버 어셈블리의 수직 이동에 순응하도록 수직으로 이동하는 래버린스 홈 (460) (슬롯) 을 제공하도록 챔버 벽 플레이트 (418) 에서 챔버 하우징 (404) 의 내부 내벽에 부동적으로 (immovably) 부착된다. 이동식 차폐부 플레이트 (458) 의 외측 부분은 하부 전극 (406) 의 모든 수직 위치들에서 슬롯 내에 남아 있다.
도시된 실시예에서, 래버린스 시일 (448) 은 래버린스 홈 (460) 을 규정하는 챔버 벽 플레이트 (418) 내의 개구 (412) 의 주변에서 챔버 벽 플레이트 (418) 의 내측 표면에 부착된 고정된 차폐부 (456) 를 포함한다. 이동식 차폐부 플레이트 (458) 는 부착되고 암 (434) 이 챔버 벽 플레이트 (418) 내의 개구 (412) 를 통과하는 RF 바이어스 하우징 암 (434) 으로부터 방사상으로 확장한다. 이동식 차폐부 플레이트 (458) 는 캔틸레버 어셈블리로 하여금 수직으로 이동하게 하는, 제 1 갭만큼 고정된 차폐부 (456) 로부터 이격되고 제 2 갭만큼 챔버 벽 플레이트 (418) 의 내부 표면으로부터 이격되는 동안 래버린스 홈 (460) 내로 확장한다. 래버린스 시일 (448) 은 진공 챔버 내부 (405) 에 진입하는 것으로부터 벨로즈 (450) 로부터 부서진 입자들의 이동을 차단하고 라디칼들이 나중에 부서지는 증착물들을 형성할 수 있는 벨로즈 (450) 로 이동하는 것으로부터 프로세스 가스 플라즈마로부터의 라디칼들을 차단한다.
도 4a는 캔틸레버 어셈블리가 고 위치 (작은 갭 (410 a)) 에 있을 때 RF 바이어스 하우징 암 (434) 위의 래버린스 홈 (460) 내의 보다 고 위치에 있는 이동식 차폐부 플레이트 (458) 를 도시한다. 도 4c는 캔틸레버 어셈블리가 저 위치 (큰 갭 (410 c)) 에 있을 때 RF 바이어스 하우징 암 (434) 위의 래버린스 홈 (460) 내의 보다 저 위치에 있는 이동식 차폐부 플레이트 (458) 를 도시한다. 도 4b는 캔틸레버 어셈블리가 중간 위치 (중간 갭 (410 b)) 에 있을 때 래버린스 홈 (460) 내의 중립 또는 중간 위치에 있는 이동식 차폐부 플레이트 (458) 를 도시한다. 래버린스 시일 (448) 이 RF 바이어스 하우징 암 (434) 에 대해 대칭으로 도시되지만, 다른 실시예들에서 래버린스 시일 (448) 은 RF 바이어스 암 (434) 에 대해 비대칭일 수도 있다.
도 5는 본 명세서에 기술된 다양한 증착 방법들을 구현하기 위해 배열된 다양한 반응기 컴포넌트들을 도시하는 간단한 블록도를 제공한다. 도시된 바와 같이, 반응기 (500) 는 접지된 히터 블록 (520) 과 함께 작용하는 샤워헤드 (514) 를 포함하는 용량-방전 타입 시스템에 의해 생성된 플라즈마를 포함하는 역할을 하고 반응기의 다른 컴포넌트들을 둘러싸는 프로세스 챔버 (524) 를 포함한다. 고 주파수 (HF) 무선 주파수 (RF) 생성기 (504) 및 저 주파수 (LF) RF 생성기 (502) 는 매칭 네트워크 (506) 및 샤워헤드 (514) 에 연결될 수도 있다. 매칭 네트워크 (506) 에 의해 공급된 주파수 및 전력은 프로세스 챔버 (524) 에 공급된 프로세스 가스들로부터 플라즈마를 생성하는데 충분할 수도 있다. 예를 들어, 매칭 네트워크 (506) 는 50 W 내지 500 W (예를 들어, 700 내지 7,100 W/㎡) 의 HFRF 전력을 제공할 수도 있다. 일부 예들에서, 매칭 네트워크 (506) 는 100 W 내지 5000 W (예를 들어, 1,400 내지 7,1000 W/㎡) 의 HFRF 전력 및 100 W 내지 5000 W (예를 들어, 1,400 내지 7,1000 W/㎡) 의 LFRF 전력 총 에너지를 제공할 수도 있다. 통상적인 프로세스에서, HFRF 컴포넌트는 5 ㎒ 내지 60 ㎒, 일부 경우들에서 예를 들어, 13.56 ㎒, 약 27 ㎒, 또는 약 60 ㎒일 수도 있다. LF 컴포넌트가 있는 동작들에서, LF 컴포넌트는 약 100 ㎑ 내지 2 ㎒, 일부 경우들에서 예를 들어, 약 430 ㎑ 또는 약 2 ㎒일 수도 있다.
반응기 내에서, 웨이퍼 페데스탈 (518) 은 기판 (516) 을 지지할 수도 있다. 웨이퍼 페데스탈 (518) 은 증착 및/또는 플라즈마 처리 반응들 사이에 그리고 증착 및/또는 플라즈마 처리 반응들 동안 기판을 홀딩하고 이동시키기 위한 척, 포크 (fork), 또는 리프트 핀들 (lift pins) (미도시) 을 포함할 수도 있다. 척은 산업 및/또는 연구에 사용할 수 있는 정전 척, 기계적인 척 또는 다양한 다른 타입들의 척일 수도 있다.
다양한 프로세스 가스들은 유입부 (512) 를 통해 도입될 수도 있다. 복수의 소스 가스 라인들 (510) 이 매니폴드 (508) 에 연결된다. 가스들은 미리 혼합될 수도 미리 혼합되지 않을 수도 있다. 적절한 밸브 및 질량 유량 (mass flow) 제어 매커니즘들이 프로세스의 증착 및 플라즈마 처리 페이즈들 동안 정확한 프로세스 가스들이 전달되는 것을 보장하기 위해 채용될 수도 있다. 화학적 전구체(들)가 액체 형태로 전달되는 경우에서, 액체 유량 제어 매커니즘들이 채용될 수도 있다. 이어서 액체는 기화될 수 있고 증착 챔버에 도달하기 전에 액체 형태로 공급된 화학적 전구체의 기화점 이상으로 가열된 매니폴드 내에서의 이동 동안 다른 프로세스 가스들과 혼합될 수도 있다.
프로세스 가스들은 유출부 (522) 를 통해 챔버 (524) 를 나올 수도 있다. 진공 펌프, 예를 들어, 1 단계 또는 2 단계 기계적 건조 펌프 및/또는 터보분자 (turbomolecular) 펌프 (504) 는 프로세스 챔버 (524) 로부터 프로세스 가스들을 인출하고 (draw), 쓰로틀 밸브 (throttle valve) 또는 진자 밸브 (pendulum valve) 와 같은 폐루프 제어된 유량 제한 디바이스를 사용함으로써 프로세스 챔버 (524) 내에서 적합한 저압을 유지하도록 사용될 수도 있다.
상기에 논의된 바와 같이, 본 명세서에서 논의된 증착을 위한 기법들은 멀티-스테이션 또는 단일 스테이션 툴에서 구현될 수도 있다. 구체적인 구현예들에서, 4-스테이션 증착 스킴을 갖는 300 ㎜ Lam VectorTM 툴 또는 6-스테이션 증착 스킴을 갖는 200 ㎜ SequelTM 툴이 사용될 수도 있다. 일부 구현예들에서, 450 ㎜ 웨이퍼들을 프로세싱하기 위한 툴들이 사용될 수도 있다. 다양한 구현예들에서, 매 증착 및/또는 증착 후 플라즈마 처리 후에 인덱싱될 (index) 수도 있거나, 또한 에칭 챔버들 또는 스테이션들이 동일한 툴의 부분이라면 에칭 동작들 후에 인덱싱될 수도 있거나, 복수의 증착들 및 처리들은 웨이퍼를 인덱싱하기 전에 단일의 스테이션에서 실시될 수도 있다.
일부 실시예들에서, 본 명세서에 기술된 기법들을 수행하도록 구성되는 장치가 제공될 수도 있다. 적합한 장치는 다양한 프로세스 동작들을 수행하기 위한 하드웨어뿐만 아니라 개시된 실시예들에 따라 프로세스 동작들을 제어하기 위한 인스트럭션들을 가진 시스템 제어기 (530) 를 포함할 수도 있다. 시스템 제어기 (530) 는 장치가 개시된 실시예들에 따라 기법을 수행하기 위해 인스트럭션들을 실행하도록 구성되고, 다양한 프로세스 제어 장비, 예를 들어, 밸브들, RF 생성기들, 웨이퍼 핸들링 시스템들, 등과 통신적으로 연결되는 하나 이상의 메모리 디바이스들 및 하나 이상의 프로세서들을 통상적으로 포함할 것이다. 본 개시에 따라 프로세스 동작들을 제어하기 위한 인스트럭션들을 포함하는 머신-판독 가능한 매체는 시스템 제어기 (530) 에 커플링될 수도 있다. 시스템 제어기 (530) 는 본 명세서에 기술된 바와 같이 증착 동작들과 연관되는 다양한 프로세스 파라미터들의 제어를 용이하게 하도록 다양한 하드웨어 디바이스들, 예를 들어, 질량 유량 제어기들, 밸브들, RF 생성기들, 진공 펌프들, 등과 통신적으로 연결될 수도 있다.
일부 실시예들에서, 시스템 제어기 (530) 는 반응기 (500) 의 모든 액티비티들을 제어할 수도 있다. 시스템 제어기 (530) 는 대용량 저장 디바이스에 저장되고, 메모리 디바이스로 로딩되고, 프로세서 상에서 실행되는 시스템 제어 소프트웨어를 실행할 수도 있다. 시스템 제어 소프트웨어는 가스 플로우들의 타이밍, 웨이퍼 이동, RF 생성기 활성화 등을 제어하기 위한 인스트럭션들뿐만 아니라, 가스들의 혼합물, 챔버 및/또는 스테이션 압력, 챔버 및/또는 스테이션 온도, 웨이퍼 온도, 타깃 전력 레벨들, RF 전력 레벨들, 기판 페데스탈, 척, 및/또는 서셉터 위치, 및 반응기 장치 (500) 에 의해 수행된 특정한 프로세스의 다른 파라미터들을 제어하기 위한 인스트럭션들을 포함할 수도 있다. 시스템 제어 소프트웨어는 임의의 적합한 방식으로 구성될 수도 있다. 예를 들어, 다양한 프로세스 툴 컴포넌트 서브루틴들 또는 제어 객체들이 다양한 프로세스 툴 프로세스들을 수행하기 위해 필요한 프로세스 툴 컴포넌트들의 동작을 제어하도록 작성될 수도 있다. 시스템 제어 소프트웨어는 임의의 적합한 컴퓨터 판독 가능한 프로그래밍 언어로 코딩될 수도 있다.
시스템 제어기 (530) 는 장치가 본 개시에 따라 기법을 수행하기 위해 인스트럭션들을 실행하도록 구성된 하나 이상의 메모리 디바이스들 및 하나 이상의 프로세서들을 통상적으로 포함할 수도 있다. 개시된 실시예들에 따라 프로세스 동작들을 제어하기 위한 인스트럭션들을 포함하는 머신-판독 가능한 매체는 시스템 제어기 (530) 에 커플링될 수도 있다.
하나 이상의 프로세스 스테이션들이 멀티-스테이션 프로세싱 툴에 포함될 수도 있다. 도 6은 하나 또는 양자가 리모트 플라즈마 소스를 포함할 수도 있는, 인바운드 로드록 (602) 및 아웃바운드 로드록 (604) 을 갖는 멀티-스테이션 프로세싱 툴 (600) 의 실시예의 개략도를 도시한다. 대기압에서, 로봇 (606) 은 포드 (608) 를 통해 로딩된 카세트로부터 대기 포트 (atmospheric port) (610) 를 통해 인바운드 로드록 (602) 으로 웨이퍼들을 이동시키도록 구성된다. 웨이퍼는 로봇 (606) 에 의해 인바운드 로드록 (602) 내의 페데스탈 (612) 상에 배치되고, 대기 포트 (610) 는 폐쇄되고, 로드록은 펌핑 다운된다 (pump down). 인바운드 로드록 (602) 이 리모트 플라즈마 소스를 포함하면, 웨이퍼는 프로세싱 챔버 (614) 내에 도입되기 전에 로드록 내의 리모트 플라즈마 처리에 노출될 수도 있다. 게다가, 웨이퍼는 또한 예를 들어, 수분 및 흡착된 가스들을 제거하기 위해, 인바운드 로드록 (602) 내에서 가열될 수도 있다. 다음에, 프로세싱 챔버 (614) 로의 챔버 이송 포트 (616) 가 개방되고, 또 다른 로봇 (미도시) 이 프로세싱을 위한 반응기 내에 도시된 제 1 스테이션의 페데스탈 상의 반응기 내에 웨이퍼를 배치시킨다. 도시된 실시예는 로드록들을 포함하지만, 일부 실시예들에서, 프로세스 스테이션 내로 웨이퍼가 직접적으로 제공될 수도 있다는 것이 이해될 것이다.
도시된 프로세싱 챔버 (614) 는 도 6에 도시된 실시예에서 1 내지 4로 번호가 붙여진, 4 개의 프로세스 스테이션들을 포함한다. 스테이션 각각은 가열된 페데스탈 (스테이션 1에 대해 618로 도시됨), 및 가스 라인 유입부들을 갖는다. 일부 실시예들에서, 프로세스 스테이션 각각이 상이한 목적 또는 복수의 목적들을 가질 수도 있다는 것이 이해될 것이다. 예를 들어, 프로세스 스테이션들 (1 내지 4) 각각은 ALD, CVD, CFD, 또는 에칭 (이들 중 임의의 것은 플라즈마 보조될 수도 있음) 중 하나 이상을 수행하기 위한 챔버일 수도 있다. 일 실시예에서, 프로세스 스테이션들 중 적어도 하나는 도 5에 도시된 바와 같은 반응 챔버를 가진 증착 스테이션이고, 다른 프로세스 스테이션들 중 적어도 하나는 도 4a 내지 도 4c에 도시된 바와 같은 반응 챔버를 가진 에칭 스테이션이다. 도시된 프로세싱 챔버 (614) 는 4 개의 스테이션들을 포함하지만, 본 개시에 따른 프로세싱 챔버는 임의의 적합한 수의 스테이션들을 가질 수도 있다는 것이 이해될 것이다. 예를 들어, 일부 실시예들에서, 프로세싱 챔버는 5개 이상의 스테이션들을 가질 수도 있는 반면, 다른 실시예들에서 프로세싱 챔버는 3개 이하의 스테이션들을 가질 수도 있다.
도 6은 또한 프로세싱 챔버 (614) 내에서 웨이퍼들을 이송하기 위한 웨이퍼 핸들링 시스템 (609) 의 일 실시예를 도시한다. 일부 실시예들에서, 웨이퍼 핸들링 시스템 (609) 은 다양한 프로세스 스테이션들 사이 및/또는 프로세스 스테이션과 로드록 사이에서 웨이퍼들을 이송할 수도 있다. 임의의 적합한 웨이퍼 핸들링 시스템이 채용될 수도 있다는 것이 이해될 것이다. 비제한적인 예들은 웨이퍼 캐로절들 (carousel) 및 웨이퍼 핸들링 로봇들을 포함한다. 도 6은 또한 프로세스 툴 (600) 의 프로세스 조건들 및 하드웨어 상태들을 제어하도록 채용된 시스템 제어기 (650) 의 일 실시예를 도시한다. 시스템 제어기 (650) 는 하나 이상의 메모리 디바이스들 (656), 하나 이상의 대용량 저장 디바이스들 (654), 및 하나 이상의 프로세서들 (652) 을 포함할 수도 있다. 프로세서 (652) 는 CPU 또는 컴퓨터, 아날로그 입력/출력 접속부 및/또는 디지털 입력/출력 접속부, 스텝퍼 모터 제어기 보드들, 등을 포함할 수도 있다.
일부 구현예들에서, 제어기는 상술한 실례들의 일부일 수 있는 시스템의 일부이다. 이러한 시스템들은, 프로세싱 툴 또는 툴들, 챔버 또는 챔버들, 프로세싱용 플랫폼 또는 플랫폼들, 및/또는 특정 프로세싱 컴포넌트들 (웨이퍼 페데스탈, 가스 플로우 시스템, 등) 을 포함하는, 반도체 프로세싱 장비를 포함할 수 있다. 이러한 시스템들은 반도체 웨이퍼 또는 기판의 프로세싱 이전에, 프로세싱 동안에 그리고 프로세싱 이후에 그들의 동작을 제어하기 위한 전자장치에 통합될 수도 있다. 전자장치는 시스템 또는 시스템들의 다양한 컴포넌트들 또는 하위부품들을 제어할 수도 있는 "제어기"로서 지칭될 수도 있다. 제어기는, 시스템의 프로세싱 요건들 및/또는 타입에 따라서, 예를 들어 프로세싱 가스들의 전달, 온도 설정사항들 (예를 들어, 가열 및/또는 냉각), 압력 설정사항들, 진공 설정사항들, 전력 설정사항들, 무선 주파수 (RF) 생성기 설정사항들, RF 매칭 회로 설정사항들, 주파수 설정사항들, 플로우 레이트 설정사항들, 유체 전달 설정사항들, 위치 및 동작 설정사항들, 툴들 및 다른 전달 툴들 및/또는 특정 시스템과 연결되거나 인터페이싱된 로드록들 내외로의 웨이퍼 전달들을 포함하는, 본 명세서에 개시된 프로세스들 중 임의의 프로세스를 제어하도록 프로그램될 수도 있다.
일반적으로 말하면, 제어기는 인스트럭션들을 수신하고 인스트럭션들을 발행하고 동작을 제어하고 세정 동작들을 인에이블하고, 엔드포인트 측정들을 인에이블하는 등을 하는 다양한 집적 회로들, 로직, 메모리, 및/또는 소프트웨어를 갖는 전자장치로서 규정될 수도 있다. 집적 회로들은 프로그램 인스트럭션들을 저장하는 펌웨어의 형태의 칩들, 디지털 신호 프로세서들 (DSP), ASIC (application specific integrated circuit) 으로서 규정되는 칩들 및/또는 프로그램 인스트럭션들 (예를 들어, 소프트웨어) 을 실행하는 하나 이상의 마이크로프로세서들, 또는 마이크로제어기들을 포함할 수도 있다. 프로그램 인스트럭션들은 반도체 웨이퍼 상에서 또는 반도체 웨이퍼에 대한 특정 프로세스를 실행하기 위한 동작 파라미터들을 규정하는, 다양한 개별 설정사항들 (또는 프로그램 파일들) 의 형태로 제어기로 또는 시스템으로 전달되는 인스트럭션들일 수도 있다. 일부 실시예들에서, 동작 파라미터들은 하나 이상의 층들, 재료들, 금속들, 옥사이드들, 실리콘, 실리콘 다이옥사이드들, 표면들, 회로들, 및/또는 웨이퍼의 다이들의 제조 동안에 하나 이상의 프로세싱 동작들을 달성하도록 프로세스 엔지니어에 의해서 규정된 레시피의 일부일 수도 있다.
제어기는, 일부 구현예들에서, 시스템에 통합되거나, 시스템에 커플링되거나, 이와 달리 시스템에 네트워킹되거나, 또는 이들의 조합으로 되는 컴퓨터에 커플링되거나 이의 일부일 수도 있다. 예를 들어, 제어기는 웨이퍼 프로세싱의 원격 액세스를 가능하게 할 수 있는 공장 (fab) 호스트 컴퓨터 시스템의 전부 또는 일부이거나 "클라우드" 내에 있을 수도 있다. 컴퓨터는 제조 동작들의 현 진행을 모니터링하고, 과거 제조 동작들의 이력을 조사하고, 복수의 제조 동작들로부터 경향들 또는 성능 계측치들을 조사하고, 현 프로세싱의 파라미터들을 변경하고, 현 프로세싱을 따르는 프로세싱 단계들을 설정하고, 또는 새로운 프로세스를 시작하기 위해서 시스템으로의 원격 액세스를 인에이블할 수도 있다. 일부 예들에서, 원격 컴퓨터 (예를 들어, 서버) 는 로컬 네트워크 또는 인터넷을 포함할 수도 있는 네트워크를 통해서 프로세스 레시피들을 시스템에 제공할 수 있다. 원격 컴퓨터는 차후에 원격 컴퓨터로부터 시스템으로 전달될 파라미터들 및/또는 설정사항들의 입력 또는 프로그래밍을 가능하게 하는 사용자 인터페이스를 포함할 수도 있다. 일부 예들에서, 제어기는 하나 이상의 동작들 동안에 수행될 프로세싱 동작들 각각에 대한 파라미터들을 특정한, 데이터의 형태의 인스트럭션들을 수신한다. 이 파라미터들은 제어기가 제어하거나 인터페이싱하도록 구성된 툴의 타입 및 수행될 프로세스의 타입에 특정적일 수 있다는 것이 이해되어야 한다. 따라서, 상술한 바와 같이, 제어기는 예를 들어 서로 네트워킹되어서 함께 공통 목적을 위해서, 예를 들어 본 명세서에 기술된 프로세스들 및 제어들을 위해서 협력하는 하나 이상의 개별 제어기들을 포함함으로써 분산될 수도 있다. 이러한 목적을 위한 분산형 제어기의 예는 챔버 상의 프로세스를 제어하도록 조합되는, (예를 들어, 플랫폼 레벨에서 또는 원격 컴퓨터의 일부로서) 원격으로 위치한 하나 이상의 집적 회로들과 통신하는 챔버 상의 하나 이상의 집적 회로들일 수 있다.
비한정적으로, 예시적인 시스템들은 플라즈마 에칭 챔버 또는 모듈, 증착 챔버 또는 모듈, 스핀-린스 챔버 또는 모듈, 금속 도금 챔버 또는 모듈, 세정 챔버 또는 모듈, 베벨 에지 에칭 챔버 또는 모듈, PVD (physical vapor deposition) 챔버 또는 모듈, CVD (chemical vapor deposition) 챔버 또는 모듈, ALD (atomic layer deposition) 챔버 또는 모듈, ALE (atomic layer etch) 챔버 또는 모듈, 이온 주입 챔버 또는 모듈, 트랙 (track) 챔버 또는 모듈, 및 반도체 웨이퍼들의 제조 및/또는 제작 시에 사용되거나 연관될 수도 있는 임의의 다른 반도체 프로세싱 시스템들을 포함할 수도 있다.
상술한 바와 같이, 툴에 의해서 수행될 프로세스 동작 또는 동작들에 따라서, 제어기는, 반도체 제조 공장 내의 툴 위치들 및/또는 로드 포트들로부터/로 웨이퍼들의 컨테이너들을 이동시키는 재료 이송 시에 사용되는, 다른 툴 회로들 또는 모듈들, 다른 툴 컴포넌트들, 클러스터 툴들, 다른 툴 인터페이스들, 인접 툴들, 이웃하는 툴들, 공장 도처에 위치한 툴들, 메인 컴퓨터, 다른 제어기 또는 툴들 중 하나 이상과 통신할 수도 있다.
특정한 실시예들에서, 제어기는 도 1e에 관하여 도시되고 기술된 동작들을 수행하기 위한 인스트럭션들을 가진다. 예를 들어, 제어기는 (a) 패터닝된 마스크 층 상에 마스크 축소층을 증착하기 위한 인스트럭션, (b) 패터닝된 피처들의 하단에서 마스크 축소층을 제거하기 위한 인스트럭션, 및 (c) 패터닝된 마스크 층 아래의 유전체-함유 재료 내로 피처들을 에칭하기 위한 인스트럭션을 가질 수도 있다. 일부 다른 실시예들에서, 제어기는 도 2a에 관하여 도시되고 기술된 동작들을 수행하기 위한 인스트럭션들을 가진다. 예를 들어, 제어기는 보호 측벽 코팅 증착 동작과 순환적으로 에칭 동작을 수행하기 위한 인스트럭션들을 더 가질 수도 있다. 인스트럭션들은 개시된 반응 조건들을 사용하여 이들 프로세스들을 수행하는 것과 관련될 수도 있다. 인스트럭션들은 또한 일부 구현예들에서 기판을 상이한 프로세싱 챔버들 사이 (예를 들어, 에칭 챔버와 증착 챔버 사이, 에칭 챔버들 사이, 그리고/또는 증착 챔버들 사이) 로 이송하는 것과 관련될 수도 있다.
도 6의 실시예로 돌아가서, 일부 실시예들에서, 시스템 제어기 (650) 는 프로세스 툴 (600) 의 모든 액티비티들을 제어한다. 시스템 제어기 (650) 는 대용량 저장 디바이스 (654) 에 저장되고, 메모리 디바이스 (656) 로 로딩되고, 프로세서 (652) 상에서 실행되는 시스템 제어 소프트웨어 (658) 를 실행한다. 대안적으로, 제어 로직은 시스템 제어기 (650) 에서 하드 코딩될 수도 있다. ASIC들 (Applications Specific Integrated Circuits), PLD들 (Progra㎜able Logic Devices) (예를 들어, field-progra㎜able gate arrays, 또는 FPGA들) 등이 이들 목적들을 위해 사용될 수도 있다. 다음의 논의에서, "소프트웨어" 또는 "코드"가 사용되면, 기능적으로 필적할 만한 하드 코딩된 로직이 그 자리에서 사용될 수도 있다. 시스템 제어 소프트웨어 (658) 는 타이밍, 가스들의 혼합, 챔버 및/또는 스테이션 압력, 챔버 및/또는 스테이션 온도, 웨이퍼 온도, 타깃 전력 레벨들, RF 전력 레벨들, RF 노출 시간, 기판 페데스탈, 척 및/또는 서셉터 위치, 및 프로세스 툴 (600) 에서 수행된 특정한 프로세스의 다른 파라미터들을 제어하기 위한 인스트럭션들을 포함할 수도 있다. 시스템 제어 소프트웨어 (658) 는 임의의 적합한 방식으로 구성될 수도 있다. 예를 들어, 다양한 프로세스 툴 컴포넌트 서브루틴들 또는 제어 객체들이 다양한 프로세스 툴 프로세스들을 수행하기 위해 필요한 프로세스 툴 컴포넌트들의 동작을 제어하도록 작성될 수도 있다. 시스템 제어 소프트웨어 (658) 는 임의의 적합한 컴퓨터 판독가능 프로그래밍 언어로 코딩될 수도 있다.
일부 실시예들에서, 시스템 제어 소프트웨어 (658) 는 상기 기술된 다양한 파라미터들을 제어하기 위한 IOC (input/output control) 시퀀싱 인스트럭션들을 포함할 수도 있다. 예를 들어, ALD 프로세스의 페이즈 각각은 시스템 제어기 (650) 에 의한 실행을 위한 하나 이상의 인스트럭션들을 포함할 수도 있다. ALD 프로세스 페이즈들에 대한 프로세스 조건들을 설정하기 위한 인스트럭션들이 대응하는 ALD 레시피 페이즈 내에 포함될 수도 있다. 일부 실시예들에서, ALD 프로세스 페이즈를 위한 모든 인스트럭션들이 이 프로세스 페이즈와 동시에 실행되도록 ALD 레시피 페이즈들이 연속적으로 배열될 수도 있다.
시스템 제어기 (650) 와 연관된 대용량 저장 디바이스 (654) 및/또는 메모리 디바이스 (656) 에 저장된 다른 컴퓨터 소프트웨어 및/또는 프로그램들이 일부 실시예들에서 채용될 수도 있다. 이러한 목적을 위한 프로그램들 또는 프로그램들의 섹션들의 예들은 기판 포지셔닝 (positioning) 프로그램, 프로세스 가스 제어 프로그램, 압력 제어 프로그램, 히터 제어 프로그램, 및 플라즈마 제어 프로그램을 포함한다.
기판 포지셔닝 프로그램은 페데스탈 (618) 상에 기판을 로딩하고 기판과 프로세스 툴 (600) 의 다른 부분들 사이의 공간을 제어하도록 사용되는 프로세스 툴 컴포넌트들에 대한 프로그램 코드를 포함할 수도 있다.
프로세스 가스 제어 프로그램은 가스 조성 및 플로우 레이트들을 제어하고 그리고 선택 가능하게 프로세스 스테이션 내의 압력을 안정화시키기 위해 증착 또는 에칭 전에 하나 이상의 프로세스 스테이션들 내로 가스를 흘리기 위한 코드를 포함할 수도 있다. 일부 구현예들에서, 제어기는 다양한 프로세스 가스들의 플로우에 관한 적절한 인스트럭션들을 포함하여, (a) 마스크 축소층을 증착하기 위한 인스트럭션, (b) 리세스된 피처들의 하단에서 마스크 축소층을 펀칭 쓰루/제거하기 위한 인스트럭션, 및 (c) 유전체-함유 재료 내로 피처들을 에칭하기 위한 인스트럭션을 포함한다. 일부 이러한 실시예들에서, 제어기는 다양한 프로세스 가스들의 플로우에 관한 적절한 인스트럭션들을 포함하여, 순환적으로 (a) 유전체-함유 재료 내로 피처들을 에칭하기 위한 인스트럭션, 및 부분적으로 에칭된 피처들의 측벽들 상에 금속-함유 보호층을 증착하기 위한 인스트럭션을 포함한다.
압력 제어 프로그램은 예를 들어, 프로세스 스테이션의 배기 시스템의 쓰로틀 밸브, 프로세스 스테이션으로의 가스 플로우, 등을 조정함으로써 프로세스 스테이션 내의 압력을 제어하기 위한 코드를 포함할 수도 있다. 일부 실시예들에서, 압력 제어 프로그램은 본 명세서에 기술된 바와 같이 에칭/증착 방법들의 다양한 단계들 동안 적절한 압력 레벨들로 반응 챔버(들)를 유지시키기 위한 인스트럭션들을 포함할 수도 있다.
히터 제어 프로그램은 기판을 가열하기 위해 사용된 가열 유닛으로의 전류를 제어하기 위한 코드를 포함할 수도 있다. 대안적으로, 히터 제어 프로그램은 기판으로의 (헬륨과 같은) 열 전달 가스의 전달을 제어할 수도 있다. 특정한 구현예들에서, 제어기는 기판을 에칭하기 위한 인스트럭션 및 본 명세서에 기술된 온도들을 사용하여 기판 상에 막을 증착하기 위한 인스트럭션을 포함한다.
플라즈마 제어 프로그램은 본 명세서의 실시예들에 따라 하나 이상의 프로세스 스테이션들 내에서 RF 전력 레벨들 및 노출 시간들을 설정하기 위한 코드를 포함할 수도 있다. 일부 실시예들에서, 제어기는 금속-함유 보호 측벽 코팅의 에칭 및/또는 증착 동안 플라즈마 특성들을 제어하기 위한 인스트럭션들을 포함한다. 인스트럭션들은 적절한 전력 레벨들, 주파수들, 듀티 사이클들 (duty cycle) 등에 관한 것일 수도 있다.
일부 실시예들에서, 시스템 제어기 (650) 와 연관된 사용자 인터페이스가 있을 수도 있다. 사용자 인터페이스는 디스플레이 스크린, 장치 및/또는 프로세스 조건들의 그래픽적인 소프트웨어 디스플레이들, 및 포인팅 디바이스들, 키보드들, 터치 스크린들, 마이크로폰들 등과 같은 사용자 입력 디바이스들을 포함할 수도 있다.
일부 실시예들에서, 시스템 제어기 (650) 에 의해 조정된 파라미터들은 프로세스 조건들과 관련될 수도 있다. 비제한적인 예들은 프로세스 가스 조성 및 플로우 레이트들, 온도, 압력, (RF 바이어스 전력 레벨들 및 노출 시간들과 같은) 플라즈마 조건들, 등을 포함한다. 이들 파라미터들은 사용자 인터페이스를 활용하여 입력될 수도 있는, 레시피의 형태로 사용자에게 제공될 수도 있다.
프로세스를 모니터링하기 위한 신호들은 다양한 프로세스 툴 센서들로부터 시스템 제어기 (650) 의 아날로그 입력 접속부 및/또는 디지털 입력 접속부에 의해 제공될 수도 있다. 프로세스를 제어하기 위한 신호들은 프로세스 툴 (600) 의 아날로그 출력 접속부 및 디지털 출력 접속부 상에 출력될 수도 있다. 모니터링될 수도 있는 프로세스 툴 센서들의 비제한적인 예들은 질량 유량 제어기들, (압력계들 (manometers) 과 같은) 압력 센서들, 열전대들 (thermocouple), 등을 포함한다. 적절하게 프로그램된 피드백 및 제어 알고리즘들이 프로세스 조건들을 유지하기 위해 이들 센서들로부터의 데이터와 함께 사용될 수도 있다.
시스템 제어기 (650) 는 상기 기술된 증착 프로세스들을 구현하기 위한 프로그램 인스트럭션들을 제공할 수도 있다. 프로그램 인스트럭션들은 DC 전력 레벨, RF 바이어스 전력 레벨, 압력, 온도, 등과 같은 다양한 프로세스 파라미터들을 제어할 수도 있다. 인스트럭션들은 본 명세서에 기술된 다양한 실시예들에 따라 막 스택들의 인-시츄 증착을 동작시키도록 이러한 파라미터들을 제어할 수도 있다.
시스템 제어기는 통상적으로 본 장치가 본 발명에 따른 방법을 수행하기 위해 인스트럭션들을 실행하도록 구성된 하나 이상의 메모리 디바이스들 및 하나 이상의 프로세서들을 포함할 것이다. 개시된 실시예들에 따른 프로세스 동작들을 제어하기 위한 인스트럭션들을 포함하는 머신-판독가능, 비일시적인 매체는 시스템 제어기와 커플링될 수도 있다.
상기에 기술된 다양한 하드웨어 및 방법 실시예들은 예를 들어, 반도체 디바이스들, 디스플레이들, LED들, 광전 패널들 등의 제조 또는 제작을 위한 리소그래피 패터닝 툴들 또는 프로세스들과 함께 사용될 수도 있다. 통상적으로, 이러한 툴들/프로세스들은 반드시 그러한 것은 아니지만 공통 제조 설비 내에서 함께 사용 또는 실시될 것이다.
도 7은 VTM (vacuum transfer module) (738) 과 인터페이싱하는 다양한 모듈들을 가진 반도체 프로세스 클러스터 아키텍처를 도시한다. 복수의 저장 설비들과 프로세싱 모듈들 사이에서 기판들을 "이송시키기" 위한 이송 모듈들의 구성은 "클러스터 툴 아키텍처" 시스템으로서 지칭될 수도 있다. 로드록 또는 이송 모듈로서 또한 알려진 에어록 (airlock) (730) 은 다양한 제조 프로세스들을 수행하도록 각각 최적화될 수도 있는, 4개의 프로세싱 모듈들 (720a 내지 720d) 을 가진 VTM (738) 내에 도시된다. 예로서, 프로세싱 모듈들 (720a 내지 720d) 은 기판 에칭, 증착, 이온 주입, 기판 세정, 스퍼터링, 및/또는 다른 반도체 프로세스들뿐만 아니라 레이저 계측 및 다른 디펙트 검출 방법 및 디펙트 식별 방법을 수행하도록 구현될 수도 있다. 프로세싱 모듈들 중 하나 이상 (720a 내지 720d 중 임의의 것) 은 본 명세서에 개시된 바와 같이, 즉, 기판들 내로 리세스된 피처들을 에칭하기 위해, 리세스된 피처들의 측벽들 상에 보호 막들 (또는 내부의 서브-층들) 을 증착하기 위해, 그리고 개시된 실시예들에 따른 다른 적합한 기능들을 위해 구현될 수도 있다. 에어록 (730) 및 프로세스 모듈들 (720a 내지 720d) 은 "스테이션들"로서 지칭될 수도 있다. 스테이션 각각은 VTM (738) 에 스테이션을 인터페이싱하는 패싯 (736) 을 가진다. 패싯들 내부에서, 센서들 (1 내지 18) 은 각각의 스테이션들 사이에서 이동될 때 기판 (726) 의 통과를 검출하도록 사용된다.
일 예에서, 프로세싱 모듈 (720a) 은 에칭을 위해 구성될 수도 있고 프로세싱 모듈 (720b) 은 증착을 위해 구성될 수도 있다. 또 다른 예에서, 프로세싱 모듈 (720a) 은 에칭을 위해 구성될 수도 있고, 프로세싱 모듈 (720b) 은 (예를 들어, 보호 측벽 코팅 또는 마스크 축소층의) 제 1 서브-층을 증착하도록 구성될 수도 있고, 프로세싱 모듈 (720c) 은 (예를 들어, 보호 측벽 코팅 또는 마스크 축소층의) 제 2 서브-층을 증착하도록 구성될 수도 있다.
로봇 (722) 은 스테이션들 사이에서 기판들을 이송한다. 일 구현예에서, 로봇은 하나의 암을 가질 수도 있고, 또 다른 구현예에서, 로봇은 2 개의 암들을 가질 수도 있으며, 암 각각은 이송을 위해 기판들을 집도록 (pick) 단부 이펙터 (724) 를 가진다. ATM (atmospheric transfer module) (740) 내의 프런트-단부 로봇 (732) 은, 기판들을 카세트 또는 LPM (Load Port Module) (742) 내의 FOUP (Front Opening Unified Pod) (734) 로부터 에어록 (730) 으로 이송시키도록 사용될 수도 있다. 프로세스 모듈들 (720a 내지 720d) 내부의 모듈 중심 (728) 은 기판을 배치하기 위한 하나의 위치일 수도 있다. ATM (740) 내의 얼라이너 (744) 는 기판들을 정렬시키도록 사용될 수도 있다.
예시적인 프로세싱 방법에서, 기판은 LPM (742) 내의 FOUP들 (734) 중 하나 내에 배치된다. 프런트-단부 로봇 (732) 은 기판을 FOUP (734) 로부터 얼라이너 (744) 로 이송시키고, 이는 기판이 에칭되거나 상부에 증착되거나, 그렇지 않으면 프로세싱되기 전에 기판 (726) 으로 하여금 적절하게 중심에 위치되게 한다. 정렬된 후에, 기판은 프런트-단부 로봇 (732) 에 의해 에어록 (730) 내로 이동된다. 에어록 모듈들이 ATM과 VTM 사이의 환경을 매칭하는 능력을 갖기 때문에, 기판은 대미지를 받지 않고 2 개의 압력 환경들 사이를 이동할 수 있다. 에어록 모듈 (730) 로부터, 기판은 로봇 (722) 에 의해 VTM (738) 을 통해 그리고 프로세스 모듈들 (720a 내지 720d) 중 하나, 예를 들어, 프로세스 모듈 (720a) 내로 이동된다. 이 기판 이동을 달성하도록, 로봇 (722) 은 로봇의 암들 각각 상의 단부 이펙터들 (724) 을 사용한다. 프로세스 모듈 (720a) 에서, 기판은 부분적으로 에칭된 피처를 형성하도록 본 명세서에 기술된 바와 같이 에칭을 겪는다. 다음에, 로봇 (722) 은 기판을 프로세싱 모듈 (720a) 로부터, VTM (738) 내로, 그리고 이어서 상이한 프로세싱 모듈 (720b) 내로 이동시킨다. 프로세싱 모듈 (720b) 에서, 보호 막은 부분적으로 에칭된 피처의 측벽들 상에 증착된다. 로봇 (722) 은 기판을 프로세싱 모듈 (720b) 로부터, VTM (738) 내로, 그리고 부분적으로 에칭된 피처가 더 에칭되는 프로세싱 모듈 (720a) 내로 이동시킨다. 에칭/증착은 피처가 완전히 에칭될 때까지 반복될 수 있다.
기판 이동을 컴퓨터 제어하는 것은 클러스터 아키텍처에 대해 국부적일 수 있거나, 제작 플로어 내 또는 리모트 위치 내에서 클러스터 아키텍처에 대해 외부에 위치될 수 있고 네트워크를 통해 클러스터 아키텍처에 연결될 수 있다는 것을 주의해야 한다.
막의 리소그래피 패터닝은 통상적으로 각각 복수의 가능한 툴들을 사용하여 인에이블되는 다음의 동작들 중 일부 또는 모두를 포함하고, 이 동작들은: (1) 스핀 온 툴 또는 스프레이 온 툴을 사용하여, 워크피스, 예를 들어, 기판 상에 형성된 실리콘 나이트라이드 막을 가진 기판 상에 포토레지스트를 도포하는 동작; (2) 고온 플레이트 또는 노 또는 다른 적합한 경화 툴을 사용하여 포토레지스트를 경화하는 동작; (3) 웨이퍼 스텝퍼와 같은 툴을 사용하여 포토레지스트를 가시광선 또는 자외선 또는 x 선 광에 노출시키는 동작; (4) 습식 벤치 (wet bench) 또는 스프레이 현상기와 같은 툴을 사용하여 레지스트를 선택적으로 제거하여 이를 패터닝하도록 레지스트를 현상하는 동작; (5) 건식 또는 플라즈마 보조 에칭 툴을 사용함으로써 레지스트 패턴을 아래에 놓인 막 또는 워크피스에 전사하는 동작; 및 (6) RF 또는 마이크로파 플라즈마 레지스트 스트립퍼 (stripper) 와 같은 툴을 사용하여 레지스트를 제거하는 동작을 포함한다. 일부 실시예들에서, 애시가능한 하드 마스크 층 (예를 들어, 비정질 탄소 층) 및 다른 적합한 하드 마스크 (예를 들어, 반사방지 층) 가 포토레지스트를 도포하기 전에 증착될 수도 있다.
본 명세서에서 기술된 구성들 및/또는 방법들은 본질적으로 예시적이며, 이러한 특정한 실시예들 또는 예들은 한정적으로 해석되지 말아야 하는데 그 이유는 복수의 변형들이 가능하기 때문이라는 것이 이해된다. 본 명세서에서 기술된 특정 루틴들 또는 방법들은 임의의 개수의 프로세싱 전략들 중 하나 이상을 나타낼 수도 있다. 이와 같이, 예시된 다양한 동작들은 예시된 시퀀스로, 다른 시퀀스로, 병행하여서 수행되거나 일부 경우들에서는 생략될 수도 있다. 마찬가지로, 상술된 프로세스들의 순서는 변화될 수도 있다.
본 개시의 논의 대상은 다양한 프로세스들, 시스템들 및 구성들, 및 본 명세서에서 개시된 다른 특징들, 기능들, 동작들, 특성들뿐만 아니라 이들의 모든 균등사항들의 모든 신규하면서 명백하지 않은 조합들 및 하위조합들을 포함한다.
VIII. 실험
다양한 실험 결과들은 개시된 방법들이 기판들 내로 고품질 피처들을 심지어 매우 고 종횡비들로, 에칭하도록 사용될 수도 있다는 것을 나타낸다. 결과들은 금속-함유 막들이 실질적으로 마스크 축소층들로서 작용하고 그리고 에칭 단계들 동안 특히 양호한 측벽 보호를 제공하고, 피처 전반에 걸쳐 보다 작고 보다 균일한 임계 치수들을 가진 에칭된 피처들을 발생시킨다는 것을 나타낸다. 또한, 금속-함유 보호 측벽 코팅을 사용하여 에칭된 피처들은 사용되는 다른 종류들의 측벽 패시베이션 막들과 비교하여 개선된 수직 에칭 레이트들을 나타냈다.
도 8a는 (a) 피처들을 부분적으로 에칭하는 단계, 및 (b) 예를 들어 도 2a에 관하여 레이 아웃된 (laid out) 바와 같은, 텅스텐 나이트라이드 (WN) 보호 측벽 코팅의 증착을 수반하는 순환적인 에칭 방법에 관한 실험 결과들을 나타낸다. 이 실험에서, WN 측벽 코팅은 열 ALD 기법들을 사용하여 증착되었다. WN은 기판을 약 300 ℃의 온도 및 약 3 Torr의 압력으로 유지하면서 기판을 상이한 반응물질들에 순환적으로 노출시킴으로써 증착되었다. 에칭 동작들은 FLEX™ 제품군으로부터의 반응 챔버 내에서 실시되었고 그리고 증착 동작들은 ALTUS® 제품군으로부터의 DirectFill™ Max 반응 챔버 내에서 실시되었으며, 양자는 캘리포니아 프리몬트 소재의 Lam Research Corporation으로부터 입수 가능하다.
도 8a의 결과들은 WN 보호 측벽 코팅이 적당한 컨포멀도를 갖고서 심지어 매우 고 종횡비들로, 증착될 수 있다는 것을 나타낸다. 도 8a의 결과들이 마스크 축소층을 증착하지 않고 생성되었지만, 이들 결과들은 WN이 (도 1e 및 도 2a에 도시된 바와 같이, 프로세스의 적절한 지점에서 증착될 때) 마스크 축소층으로서 작용하도록 충분한 컨포멀성으로 증착될 수 있다는 것을 암시한다. 예를 들어, 약 7의 종횡비에서, 측벽 두께는 약 7 내지 8 ㎚이었다. 측벽 두께는 종횡비가 약 30에 도달할 때까지 약 7 ㎚ 이하로 감소되지 않았다. 심지어 높게는 약 44의 종횡비에서도, 측벽 두께는 여전히 5 ㎚ 이상이었다. 즉, 측벽 코팅이 완전히 컨포멀하지 않을지라도, 측벽 코팅은 고 종횡비들에서 놀랍게도 컨포멀하였다. 측벽 코팅들 (예를 들어, 실리콘 옥사이드, 실리콘 보라이드, 유기 폴리머들, 등) 로서 이전에 사용되었던 다양한 다른 재료들은 특히 고 종횡비들로, 낮은 컨포멀성을 대체로 나타낸다. 작용 메커니즘 또는 이론에 의해 매이지 않고, 금속-함유 보호 측벽 코팅들이 이전에 사용된 재료들과 비교하여 보다 우수한 에칭 결과들을 촉진한다고 여겨진다. 개선된 결과들은 이로 제한되지 않지만, 보다 높은 컨포멀도, 피처들 내의 증가된 전도도 및 감소된 대전 효과들, 에칭 프로세스에 대한 보호 측벽 코팅의 보다 높은 내성, 및/또는 표면 화학 반응도의 수정 및 부분적으로 에칭된 피처들의 측벽들 상의 촉매작용을 포함하는 다양한 요인들 중 하나 이상으로부터 발생할 수도 있다.
도 8b는 몇몇의 상이한 테스트 기판들에 대해 깊이에 대한 임계 치수를 도시한 그래프이다. 도 8b의 데이터는 폴리실리콘 마스크 층의 증착 및 패터닝 후, 그리고 임의의 피처들이 마스크 층 아래에 위치된 유전체-함유 재료 내로 에칭되기 전에 수집되었다. x-축에 나타낸 깊이는 마스크 층의 상단으로부터의 거리로서 측정된다. 메모리 애플리케이션들 내의 마스크 층들이 도 8b에 도시된 바와 같이, 약 600 내지 700 ㎚인 것이 일반적이다. 일 테스트된 기판은 상부에 어떤 마스크 축소층도 갖지 않았다. 이 기판은 원 형상의 데이터 지점들을 갖고 도시된다. 테스트된 다른 3 개의 기판들은 상부에 증착된 텅스텐 나이트라이드 마스크 축소층을 가졌다. 마스크 축소층은 열적으로 구동된 원자층 증착을 사용하여 증착되었다. 마스크 축소층은 패터닝된 마스크 층 위에 컨포멀하게 증착되어, 패터닝된 피처들 내의 모든 지점들에서의 임계 치수를 감소시킨다. 텅스텐 나이트라이드 마스크 축소층을 포함하는 모든 3 개의 기판들은 유사한 결과들을 나타냈다. 마스크 축소층들은 약 2 내지 3 ㎚의 두께로 형성되었다. 막이 패터닝된 피처들 내의 반대편의 측벽들 상에 증착되기 때문에, 이러한 피처들의 임계 치수는 막 두께의 2 배만큼 감소되었다. 전반적으로, 마스크 축소층의 사용은 피처들의 임계 치수를 약 4 내지 6 ㎚만큼 감소시켰다.
도 8b에 도시된 관련된 이득은 마스크 축소층의 증착이 패터닝된 피처들 내의 수직 프로파일을 개선시켰다는 것이다. 임의의 마스크 축소층의 증착 없이, 피처의 하단 근방의 임계 치수는 피처의 상단 근방의 임계 치수보다 약 11 ㎚ 넓었고, 차는 약 40 %이다 (피처의 상단에서의 CD에 기초함). 대조적으로, 마스크 축소층이 증착될 때, 피처의 하단 근방의 임계 치수는 피처의 상단 근방의 임계 치수보다 단지 약 6 ㎚ 넓었고, 차는 약 25 %이다. 양자의 경우들이 어느 정도 불균일한 수직 프로파일들을 발생시키지만, 불균일성들은 마스크 축소층이 증착되는 경우들에서 상당하지 않았다. 이들 결과들은 마스크 축소층이 패터닝된 마스크 층 내의 불균일한/수직이 아닌 프로파일들을 보상하는 방식으로 증착될 수 있다는 것을 암시한다.
관련된 실시예에서, 마스크 층은 패터닝된 피처들의 상단 근방에 상대적으로 보다 큰 임계 치수 그리고 패터닝된 피처들의 하단 근방에 상대적으로 보다 작은 임계 치수를 가진 패터닝된 피처들을 포함할 수도 있다. 이러한 임계 치수의 차들은 마스크 층을 패터닝하도록 사용된 리소그래피/패턴 전사 동작들의 결과로서 발생할 수도 있다. 이러한 실시예들에서, 마스크 축소층은 마스크 축소층이 패터닝된 피처들의 하단을 향해 상대적으로 보다 얇게 그리고 패터닝된 피처들의 상단 근방에서 상대적으로 보다 두껍게 형성되도록 증착될 수도 있다. 이 마스크 축소층의 증착의 불균일성은 패터닝된 마스크 층에 존재하는 불균일성들을 보상할 수도 있다.
도 8c는 상부에 패터닝된 폴리실리콘 마스크 층을 가진, 유전체-함유 스택 내로 에칭된 피처들에 대해 깊이에 대한 임계 치수를 나타낸 데이터를 제시한다. 도 8c에서, 피처들은 단일의 에칭 동작에서 유전체-함유 재료 내로 에칭되었다. 에칭이 개시된 후에 보호 측벽 코팅은 증착되지 않았다. 2 개의 테스트 기판들에 대한 결과들이 도 8c에 도시된다. 일 테스트 기판은 패터닝된 마스크 층 상의 텅스텐 나이트라이드 마스크 축소층의 증착 후 에칭되었지만, 다른 기판은 마스크 축소층을 한 번도 증착하지 않고 에칭되었다. 마스크 축소층이 사용되는 경우에서, 펀칭 쓰루 단계가 상기에 기술된 바와 같이, 패터닝된 피처들의 하단에서 마스크 축소층을 브레이크 쓰루하도록 수행되었다. 마스크 축소층을 포함하는 기판은 마스크 축소층을 포함하지 않은 기판 상의 피처들보다 좁은 임계 치수들을 가진 피처들을 가졌다. 평균적으로 피처 내에서, 마스크 축소층의 증착은 임계 치수의 약 7 ㎚의 감소를 발생시켰다.
놀랍게도, 이 임계 치수의 감소는 에칭된 피처 전반에 걸쳐 균일하지 않았다. 임계 치수의 감소는 (어떠한 마스크 축소층 없이) 보잉이 가장 심각한 구역에서 가장 컸다. 즉, 마스크 축소층은 감소된 임계 치수를 가진 에칭된 피처들을 발생시켰을 뿐만 아니라, 보다 균일한 임계 치수를 가진 에칭된 피처들을 발생시켜서, 상당히 보다 적은 보잉이 있게 된다. 도 8c의 결과들은 마스크 축소층이 마스크 축소층의 증착 없이 달성될 수 있는 것보다는 보다 좁은 임계 치수들에서 고 종횡비 피처들을 에칭하도록 사용될 수 있다는 것을 분명히 한다. 적어도 남아 있는 (에칭되지 않은) 재료가 보다 많이 구조적으로 이상이 없기 (sound) 때문에, 그리고 보다 좁은 (보다 분리된) 피처들이 인접한 셀들 사이의 기생 용량성 결합 및/또는 전류 누설의 보다 저 위험을 나타내기 때문에 보다 좁은 피처들이 이롭다.
도 9a 및 도 9b는 2 개의 에칭 방법들을 비교하는 실험 결과들을 예시한다. 제 1 에칭 방법에서, 피처들은 (a) 피처들을 부분적으로 에칭하는 단계, 및 (b) 피처들 내에 텅스텐 나이트라이드 보호 측벽 코팅을 증착하는 단계를 수반하는 순환적인 프로세스에서 에칭되었다. 제 2 에칭 방법에서, 피처들은 임의의 보호 측벽 코팅들을 증착하지 않고 에칭되었다. 제 1 방법에서, 에칭 및 증착 동작들은 개별 반응 챔버들 내에서 실시되었고, 테스트 기판은 필요에 따라 반응 챔버들 사이에서 앞뒤로 이동되었다. 제 2 방법에서, 테스트 기판은 제 1 방법과 유사한 방식으로 이동/이송되었지만, 증착은 테스트 기판 상에서 한번도 행해지지 않았다. 제 2 방법을 수행하는데 있어서 필수적이진 않지만, 이 이동은 2 개의 방법들로부터의 결과들의 비교가 증착의 효과만을 나타내도록 유사한 조건들에 테스트 기판들이 노출된다는 것을 보장하는 것을 돕는다. 에칭 방법들 양자에서, 피처들은 마스크 축소층을 증착하지 않고 에칭되었다.
도 9a는 2 개의 방법들에 대해 시간에 대한 에칭 깊이를 나타낸다. 에칭 레이트들이 유사하지만, WN 보호 측벽 코팅의 증착을 수반하는 방법은 임의의 측벽 코팅의 증착을 수반하지 않는 방법과 비교하여 다소 보다 높은 에칭 레이트를 나타낸다. 유사한 결과들은 금속-함유 보호 측벽 코팅들이 보다 높은 에칭 레이트들을 달성하도록 사용될 수 있다는 것을 입증한다.
도 9b는 상이한 에칭 시간들을 가진 일련의 테스트들에 대해, 에칭 깊이에 대한 최대 CD를 나타낸다. 최대 CD는 피처 (보잉) 의 가장 넓은 부분에서 임계 치수로서 측정된다. 예를 들어, 피처의 가장 넓은 부분에서 1000 ㎚ 깊이 및 50 ㎚ 폭인 부분적으로 에칭된 피처는 약 50 ㎚의 최대 CD를 가진다. 추가의 에칭 후에, 이 동일한 피처는 피처의 가장 넓은 부분에서 약 1500 ㎚ 깊이, 및 약 70 ㎚ 폭일 수도 있다. 이 에칭 깊이 (1500 ㎚) 에서, 피처는 70 ㎚의 최대 CD를 가진다. 이들 값들은 도 9b에 도시된 것을 이해하기 위한 맥락으로서 제공된다. 최대 CD는 상이한 에칭 깊이들로 도시된다. 상이한 에칭 깊이들은 피처가 기판 내로 더 에칭됨에 따라 시간에 걸쳐 (그리고 상이한 테스트 기판들 상에서) 달성된다.
도 9b의 결과들은 측벽 코팅이 증착되지 않는 경우에, 최대 CD가 약 74 ㎚이고, WN 측벽 코팅이 사용되는 경우에, 최대 CD가 (최종 에칭 깊이에서) 단지 약 67 ㎚인 것을 나타낸다. 이들 결과들은 WN 측벽 코팅이 에칭 동작 동안 측면 에칭에 개선된 내성을 제공한다는 것을 암시한다. 이 개선된 에칭 내성은 피처의 일부분이 보잉을 형성하도록 과도한 정도로 측방향으로 에칭될 가능성을 감소시킨다. 또한, 결과들은 발현되는 임의의 보잉이 측벽 보호가 주기적으로 증착되는 경우들에서 덜 엄격하다는 것을 암시한다.
도 10은 도 9a 및 도 9b와 관련하여 기술된 2 개의 방법들에 따라 증착된 피처들에 대해, 단일의 프로세스 테스트 동안의 깊이에 대한 임계 치수를 예시한다. 제 1 방법에서, 텅스텐 나이트라이드 보호 측벽 코팅은 부분적인 에칭 후에 도포되었고, 에칭은 텅스텐 나이트라이드 보호 측벽 코팅의 증착 후에 계속되었다. 제 2 방법에서, 피처들은 임의의 보호 측벽 코팅을 증착하지 않고 에칭되었다. 마스크 축소층은 어느 방법에서도 증착되지 않았다. 도 10의 y-축 상의 임계 치수는 x-축 상에 도시된 대응하는 깊이에서의 임계 치수에 대응한다. 이것은 도 9b에서의 다양한 에칭 깊이들에 대해 도시된 최대 임계 치수와 대조되고, 이는 피처가 도 9b의 x-축 상에 도시된 깊이로 에칭될 때 피처 내의 어느 곳이든 달성되는 최대 임계 치수에 대응한다. 도 10의 결과들은 텅스텐 나이트라이드 보호 측벽 코팅이 주기적으로 증착되는 경우에 이러한 측벽 보호가 증착되지 않은 경우들과 비교하여, 피처가 피처의 깊이 전반에 걸쳐 보다 균일한 임계 치수를 갖는다는 것을 나타낸다.
측벽 보호가 제공되지 않는 경우에, 피처들의 임계 치수는 피처의 가장 좁은 부분 (피처 하단) 에서 약 25.2 ㎚ 내지 피처의 가장 넓은 부분 (피처의 상단으로부터 약 400 ㎚) 에서 약 36.2 ㎚의 범위이고, 약 11 ㎚의 보잉을 나타낸다. WN 측벽 코팅이 주기적으로 증착되는 경우에, 피처들의 임계 치수는 피처의 가장 좁은 부분 (피처 하단) 에서 약 29.0 ㎚ 내지 피처의 가장 넓은 부분 (피처의 상단으로부터 약 500 ㎚) 에서 약 36.0 ㎚의 범위이고, 약 7 ㎚의 보잉을 나타낸다. 따라서 텅스텐 나이트라이드 보호 측벽 코팅의 주기적인 증착은 피처들 상의 보잉의 정도를 약 11 ㎚로부터 약 7 ㎚로 감소시키고, 이는 약 36 %의 감소를 나타낸다. 또한, 텅스텐 나이트라이드 보호 측벽 코팅의 증착은 에칭이 완료된 후에 피처의 하단에서 보다 큰 임계 치수를 발생시킨다. 고 종횡비 피처들을 에칭할 때, 피처의 하단에서의 임계 치수는 피처 내의 평균 임계 치수와 비교하여 종종 바람직하지 않게 작다. 텅스텐 나이트라이드 보호 측벽 코팅의 증착은 (측벽 보호가 사용되지 않는 경우들과 비교하여) 피처의 하단에서 상대적으로 보다 큰 임계 치수를 발생시키는 이 효과를 감소시키고, 이는 전반적으로 보다 균일한 임계 치수를 가진 피처를 발생시킨다.
실험 결과들은 마스크 축소층의 증착이 전반적으로 보다 좁은 임계 치수들을 갖고, 그리고 보다 낮은 정도의 보잉을 가진 에칭된 피처들을 발생시킨다고 암시한다. 또한, 보잉의 정도는 부분적으로 에칭된 피처들의 측벽들 상에 보호 측벽 코팅을 주기적으로 증착함으로써 감소될 수 있다. 이들 기법들은 목표된 대로, 특정한 애플리케이션을 위해 결합될 수도 있다.

Claims (25)

  1. 반도체 기판 상의 유전체-함유 스택 내에 에칭된 피처를 형성하는 방법에 있어서,
    상기 방법은,
    (a) 상기 유전체-함유 스택 및 상기 유전체-함유 스택 위에 위치된 마스크 층을 포함한 기판을 수용하는 단계로서, 상기 마스크 층은 상기 마스크 층 내의 개구들을 포함한 패턴을 포함하는, 상기 기판을 수용하는 단계;
    (b) 상기 마스크 층 상에 마스크 축소층을 증착하는 단계로서, 상기 마스크 축소층은 기상 증착 프로세스를 통해 형성되고 그리고 금속 층을 포함하고, 그리고 상기 마스크 축소층은 상기 마스크 층 내의 개구들을 라이닝하는 (line), 상기 마스크 축소층을 증착하는 단계; 및
    (c) 에칭 반응물질을 포함한 에칭 플라즈마를 생성하고, 상기 기판을 상기 에칭 플라즈마에 노출시키고, 그리고 상기 유전체-함유 스택 내의 상기 피처를 에칭하는 단계를 포함하고,
    상기 피처는 상기 피처의 최종 깊이에서 약 5 이상의 종횡비를 갖는, 반도체 기판 상의 유전체-함유 스택 내에 에칭된 피처를 형성하는 방법.
  2. 제 1 항에 있어서,
    상기 마스크 축소층은 금속 나이트라이드 층, 금속 옥사이드 층, 금속 카바이드 층, 금속 보라이드 층, 또는 이들의 조합을 더 포함하고, 상기 금속 층 및 상기 금속 나이트라이드 층, 상기 금속 옥사이드 층, 상기 금속 카바이드 층, 또는 상기 금속 보라이드 층은 함께 바이레이어 (bilayer) 를 형성하는, 반도체 기판 상의 유전체-함유 스택 내에 에칭된 피처를 형성하는 방법.
  3. 제 2 항에 있어서,
    상기 마스크 축소층은 상기 금속 나이트라이드 층을 포함하는, 반도체 기판 상의 유전체-함유 스택 내에 에칭된 피처를 형성하는 방법.
  4. 제 1 항에 있어서,
    상기 금속 층 내의 상기 금속은 텅스텐, 티타늄, 탄탈륨, 루테늄, 알루미늄, 철, 하프늄, 및 이들의 조합들로 구성된 그룹으로부터 선택되는, 반도체 기판 상의 유전체-함유 스택 내에 에칭된 피처를 형성하는 방법.
  5. 제 1 항에 있어서,
    상기 단계 (c) 는 적어도 제 1 페이즈 및 제 2 페이즈를 포함하고, 상기 제 1 페이즈는 상기 마스크 층 내의 상기 개구들의 하단에서 상기 마스크 축소층을 통해 에칭을 발생시키는 조건들 하에서 수행되고, 상기 제 2 페이즈는 상기 유전체-함유 스택을 통해 에칭을 발생시키는 조건들 하에서 수행되는, 반도체 기판 상의 유전체-함유 스택 내에 에칭된 피처를 형성하는 방법.
  6. 제 1 항에 있어서,
    상기 단계 (b) 는 원자층 증착 반응을 통해 상기 마스크 축소층을 증착하는 단계를 포함하고,
    상기 원자층 증착 반응은,
    (i) 상기 기판을 제 1 증착 반응물질에 노출시키고 그리고 상기 제 1 증착 반응물질로 하여금 상기 마스크 층 내의 상기 개구들의 측벽들 상에 흡착되게 하는 단계; 및
    (ii) 상기 단계 (i) 후에, 상기 기판을 제 2 증착 반응물질에 노출시키고 그리고 상기 제 1 반응물질과 상기 제 2 증착 반응물질을 표면 반응으로 반응시켜서, 상기 마스크 층 내의 상기 개구들의 상기 측벽들 상에 상기 마스크 축소층을 형성하는 단계를 포함하는, 반도체 기판 상의 유전체-함유 스택 내에 에칭된 피처를 형성하는 방법.
  7. 제 6 항에 있어서,
    상기 단계 (b) 는 플라즈마를 수반하지 않는, 반도체 기판 상의 유전체-함유 스택 내에 에칭된 피처를 형성하는 방법.
  8. 제 6 항에 있어서,
    상기 단계 (ii) 는 상기 기판을 상기 제 2 증착 반응물질을 포함한 마스크 축소층 증착 플라즈마에 노출시켜서, 상기 마스크 층 내의 상기 개구들의 상기 측벽들 상에 상기 마스크 축소층을 형성하는 단계를 더 포함하고, 상기 기판을 상기 마스크 축소층 증착 플라즈마에 노출시키는 단계는 상기 제 1 증착 반응물질과 상기 제 2 증착 반응물질 사이의 표면 반응을 구동하는, 반도체 기판 상의 유전체-함유 스택 내에 에칭된 피처를 형성하는 방법.
  9. 제 1 항에 있어서,
    상기 마스크 축소층은 적어도 제 1 서브-층 및 제 2 서브-층을 포함하고, 상기 제 1 서브-층 및 상기 제 2 서브-층은 상이한 조건들 하에서 증착되는, 반도체 기판 상의 유전체-함유 스택 내에 에칭된 피처를 형성하는 방법.
  10. 제 9 항에 있어서,
    상기 제 1 서브-층 및 상기 제 2 서브-층은 상이한 조성들을 갖는, 반도체 기판 상의 유전체-함유 스택 내에 에칭된 피처를 형성하는 방법.
  11. 제 1 항에 있어서,
    상기 유전체-함유 스택 내로 에칭된 상기 피처는 실린더, 트렌치, 또는 라인인, 반도체 기판 상의 유전체-함유 스택 내에 에칭된 피처를 형성하는 방법.
  12. 제 1 항에 있어서,
    상기 피처가 상기 피처의 최종 깊이로 에칭된 후에, 상기 피처는 약 20 이상의 종횡비, 및 약 20 % 이하의 보잉 (bow) 을 갖는, 반도체 기판 상의 유전체-함유 스택 내에 에칭된 피처를 형성하는 방법.
  13. 제 1 항에 있어서,
    상기 피처는 3D NAND 디바이스를 형성하는 동안 형성되고, 그리고 상기 유전체-함유 스택은 (i) 옥사이드 재료, 및 (ii) 나이트라이드 재료 또는 폴리실리콘 재료의 교번하는 층들을 포함하는, 반도체 기판 상의 유전체-함유 스택 내에 에칭된 피처를 형성하는 방법.
  14. 제 1 항에 있어서,
    상기 피처는 DRAM 디바이스를 형성하는 동안 형성되고, 그리고 상기 유전체-함유 스택은 실리콘 옥사이드의 층들과 실리콘 나이트라이드의 하나 이상의 층들을 포함하는, 반도체 기판 상의 유전체-함유 스택 내에 에칭된 피처를 형성하는 방법.
  15. 제 1 항에 있어서,
    상기 단계 (b) 는 상기 기판을 제 1 증착 반응물질 및 제 2 증착 반응물질에 동시에 노출시키는 것을 포함한 화학적 기상 증착 반응을 통해 상기 마스크 축소층을 증착하는 단계를 포함하는, 반도체 기판 상의 유전체-함유 스택 내에 에칭된 피처를 형성하는 방법.
  16. 제 1 항에 있어서,
    상기 단계 (c) 는,
    (i) 상기 피처를 부분적으로 에칭하는 단계,
    (ii) 상기 단계 (i) 후에, 상기 피처의 측벽들 상에 보호막을 증착하는 단계로서, 상기 보호막은 실질적으로 상기 피처의 전체 깊이를 따라 증착되는, 상기 보호막을 증착하는 단계, 및
    (iii) 상기 피처가 최종 깊이로 에칭될 때까지 상기 단계 (i) 및 상기 단계 (ii) 를 반복하는 단계로서, 상기 단계 (ii) 에서 증착된 상기 보호막은 상기 단계 (i) 의 차후의 반복들에서 상기 피처의 측방향 에칭을 실질적으로 방지하는, 상기 반복하는 단계를 포함하는, 반도체 기판 상의 유전체-함유 스택 내에 에칭된 피처를 형성하는 방법.
  17. 제 16 항에 있어서,
    상기 보호막은 열적으로 구동된 원자층 증착 반응을 통해 증착되고, 그리고 상기 보호막은 금속-함유 막을 포함하는, 반도체 기판 상의 유전체-함유 스택 내에 에칭된 피처를 형성하는 방법.
  18. 제 3 항에 있어서,
    상기 금속 나이트라이드 층은 텅스텐 나이트라이드를 포함하는, 반도체 기판 상의 유전체-함유 스택 내에 에칭된 피처를 형성하는 방법.
  19. 반도체 기판 상의 유전체-함유 스택 내에 에칭된 피처를 형성하는 방법에 있어서,
    상기 방법은,
    (a) 상기 유전체-함유 스택 및 상기 유전체-함유 스택 위에 위치된 마스크 층을 포함한 기판을 수용하는 단계로서, 상기 마스크 층은 상기 마스크 층 내의 개구들을 포함한 패턴을 포함하는, 상기 기판을 수용하는 단계;
    (b) 상기 마스크 층 상에 마스크 축소층을 증착하는 단계로서, 상기 마스크 축소층은 기상 증착 프로세스를 통해 형성되고 그리고 (i) 제 1 서브-층, 및 (ii) 제 2 서브-층을 포함한 바이레이어를 포함하고, 상기 제 1 서브-층은 상기 제 2 서브-층과 상이한 조건들 하에서 증착되고, 그리고 상기 마스크 축소층은 상기 마스크 층 내의 개구들을 라이닝하는, 상기 마스크 축소층을 증착하는 단계;
    (c) 에칭 반응물질을 포함한 에칭 플라즈마를 생성하고, 상기 기판을 상기 에칭 플라즈마에 노출시키고, 그리고 상기 유전체-함유 스택 내의 상기 피처를 에칭하는 단계를 포함하고,
    상기 피처는 상기 피처의 최종 깊이에서 약 5 이상의 종횡비를 갖는, 반도체 기판 상의 유전체-함유 스택 내에 에칭된 피처를 형성하는 방법.
  20. 반도체 기판 상의 유전체-함유 스택 내에 에칭된 피처를 형성하기 위한 장치에 있어서,
    상기 장치는,
    하나 이상의 반응 챔버들로서, 상기 적어도 하나의 반응 챔버는 에칭을 수행하도록 설계되거나 구성되고, 그리고 상기 적어도 하나의 반응 챔버는 증착을 수행하도록 설계되거나 구성되고, 상기 반응 챔버 각각은,
    프로세스 가스들을 상기 반응 챔버로 도입하기 위한 유입부, 및
    상기 반응 챔버로부터 재료를 제거하기 위한 유출부를 포함하는, 상기 하나 이상의 반응 챔버들, 및
    제어기를 포함하고,
    상기 제어기는,
    (a) 증착을 수행하도록 설계되거나 구성된 상기 반응 챔버 내로 하나 이상의 증기 상 증착 반응물질들을 흘리고 그리고 기판 상에 마스크 축소층을 증착하기 위한 인스트럭션으로서, 상기 기판은 상기 유전체-함유 스택 및 상기 유전체-함유 스택 위에 위치된 마스크 층을 포함하고, 상기 마스크 층은 상기 피처들이 에칭될 곳을 규정하는 상기 마스크 층 내의 개구들을 포함한 패턴을 포함하고, 상기 마스크 축소층은 상기 마스크 층 내의 상기 개구들을 좁히도록 상기 마스크 층 내의 상기 개구들을 라이닝하고, 그리고 상기 마스크 축소층은 금속 층을 포함하는, 상기 인스트럭션; 및
    (b) 에칭 반응물질을 포함한 에칭 플라즈마를 생성하고, 상기 기판을 상기 에칭 플라즈마에 노출시키고, 그리고 상기 유전체-함유 스택 내의 상기 피처를 에칭하기 위한 인스트럭션으로서, 상기 인스트럭션 (b) 는 에칭을 수행하도록 설계되거나 구성된 상기 반응 챔버 내에서 수행되고, 상기 피처는 상기 피처의 최종 깊이에서 약 5 이상의 종횡비를 갖는, 상기 인스트럭션을 갖는, 반도체 기판 상의 유전체-함유 스택 내에 에칭된 피처를 형성하기 위한 장치.
  21. 제 20 항에 있어서,
    상기 인스트럭션 (a) 및 상기 인스트럭션 (b) 양자가 동일한 반응 챔버 내에서 발생하도록, 에칭을 수행하도록 설계되거나 구성된 상기 반응 챔버는 증착을 수행하도록 설계되거나 구성된 상기 반응 챔버와 동일한, 반도체 기판 상의 유전체-함유 스택 내에 에칭된 피처를 형성하기 위한 장치.
  22. 제 20 항에 있어서,
    에칭을 수행하도록 설계되거나 구성된 상기 반응 챔버는 증착을 수행하도록 설계되거나 구성된 상기 반응 챔버와 상이하고, 상기 제어기는 에칭을 수행하도록 설계되거나 구성된 상기 반응 챔버와 증착을 수행하도록 설계되거나 구성된 상기 반응 챔버 사이에서 진공 조건들 하에서 상기 기판을 이송하기 위한 인스트럭션들을 더 포함하는, 반도체 기판 상의 유전체-함유 스택 내에 에칭된 피처를 형성하기 위한 장치.
  23. 제 22 항에 있어서,
    상기 제어기는 열적으로 구동된 원자층 증착 반응을 사용하여 상기 마스크 축소층을 증착함으로써 상기 인스트럭션 (a) 을 수행하기 위한 인스트럭션들을 갖는, 반도체 기판 상의 유전체-함유 스택 내에 에칭된 피처를 형성하기 위한 장치.
  24. 제 20 항에 있어서,
    상기 제어기는,
    (i) 상기 피처를 부분적으로 에칭하는 단계,
    (ii) 상기 단계 (i) 후에, 상기 부분적으로 에칭된 피처의 측벽들 상에 보호막을 증착하는 단계로서, 상기 보호막은 실질적으로 상기 부분적으로 에칭된 피처의 전체 깊이를 따라 증착되는, 상기 보호막을 증착하는 단계, 및
    (iii) 상기 피처가 최종 깊이로 에칭될 때까지 상기 단계 (i) 및 상기 단계 (ii) 를 반복하는 단계로서, 상기 단계 (ii) 에서 증착된 상기 보호막은 상기 단계 (i) 의 차후의 반복들 동안 상기 피처의 측방향 에칭을 실질적으로 방지하는, 상기 반복하는 단계에 의해 상기 인스트럭션 (b) 를 수행하기 위한 인스트럭션들을 갖는, 반도체 기판 상의 유전체-함유 스택 내에 에칭된 피처를 형성하기 위한 장치.
  25. 반도체 기판 상의 유전체-함유 스택 내에 에칭된 피처를 형성하기 위한 장치에 있어서,
    상기 장치는,
    하나 이상의 반응 챔버들로서, 상기 적어도 하나의 반응 챔버는 에칭을 수행하도록 설계되거나 구성되고, 그리고 상기 적어도 하나의 반응 챔버는 증착을 수행하도록 설계되거나 구성되고, 상기 반응 챔버 각각은,
    프로세스 가스들을 상기 반응 챔버로 도입하기 위한 유입부, 및
    상기 반응 챔버로부터 재료를 제거하기 위한 유출부를 포함하는, 상기 하나 이상의 반응 챔버들, 및
    제어기를 포함하고,
    상기 제어기는,
    (a) 증착을 수행하도록 설계되거나 구성된 상기 반응 챔버 내로 하나 이상의 증기 상 증착 반응물질들을 흘리고 그리고 기판 상에 마스크 축소층을 증착하기 위한 인스트럭션으로서, 상기 기판은 상기 유전체-함유 스택 및 상기 유전체-함유 스택 위에 위치된 마스크 층을 포함하고, 상기 마스크 층은 상기 피처들이 에칭될 곳을 규정하는 상기 마스크 층 내의 개구들을 포함한 패턴을 포함하고, 상기 마스크 축소층은 상기 마스크 층 내의 상기 개구들을 좁히도록 상기 마스크 층 내의 상기 개구들을 라이닝하고, 그리고 상기 마스크 축소층은 제 1 서브-층 및 제 2 서브-층을 포함하고, 상기 제 1 서브-층은 상기 제 2 서브-층과 상이한 조건들 하에서 증착되는, 상기 인스트럭션; 및
    (b) 에칭 반응물질을 포함한 에칭 플라즈마를 생성하고, 상기 기판을 상기 에칭 플라즈마에 노출시키고, 그리고 상기 유전체-함유 스택 내의 상기 피처를 에칭하기 위한 인스트럭션으로서, 상기 인스트럭션 (b) 는 에칭을 수행하도록 설계되거나 구성된 상기 반응 챔버 내에서 수행되고, 상기 피처는 상기 피처의 최종 깊이에서 약 5 이상의 종횡비를 갖는, 상기 인스트럭션을 갖는, 반도체 기판 상의 유전체-함유 스택 내에 에칭된 피처를 형성하기 위한 장치.
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