KR20230051285A - 프리-에칭 보호 층을 증착하는 방법 - Google Patents

프리-에칭 보호 층을 증착하는 방법 Download PDF

Info

Publication number
KR20230051285A
KR20230051285A KR1020237009183A KR20237009183A KR20230051285A KR 20230051285 A KR20230051285 A KR 20230051285A KR 1020237009183 A KR1020237009183 A KR 1020237009183A KR 20237009183 A KR20237009183 A KR 20237009183A KR 20230051285 A KR20230051285 A KR 20230051285A
Authority
KR
South Korea
Prior art keywords
protective layer
substrate
etching
bias power
etch
Prior art date
Application number
KR1020237009183A
Other languages
English (en)
Inventor
즈강 왕
지아오 양
알프레도 그라나도스
존 씨. 파르
헹 왕
루이저 렌
Original Assignee
어플라이드 머티어리얼스, 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 어플라이드 머티어리얼스, 인코포레이티드 filed Critical 어플라이드 머티어리얼스, 인코포레이티드
Publication of KR20230051285A publication Critical patent/KR20230051285A/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065Plasma etching; Reactive-ion etching
    • H01L21/30655Plasma etching; Reactive-ion etching comprising alternated and repeated etching and passivation steps, e.g. Bosch process
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/04Coating on selected surface areas, e.g. using masks
    • C23C16/045Coating cavities or hollow spaces, e.g. interior of tubes; Infiltration of porous substrates
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/50Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating using electric discharges
    • C23C16/505Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating using electric discharges using radio frequency discharges
    • C23C16/507Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating using electric discharges using radio frequency discharges using external electrodes, e.g. in tunnel type reactors
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/52Controlling or regulating the coating process
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3086Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means
    • H01L21/31116Etching inorganic layers by chemical means by dry-etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31144Etching the insulating layers by chemical or physical means using masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • General Physics & Mathematics (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Organic Chemistry (AREA)
  • Metallurgy (AREA)
  • Mechanical Engineering (AREA)
  • Materials Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Inorganic Chemistry (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

순환 에칭 방법은 (A) 마스크(104) 개구(108)를 통해 기판(100)을 순환적으로 에칭하기 전에, 마스크(104), 마스크 개구(108)를 정의하는, 마스크(104)의 측벽들(116), 및 마스크 개구(108)를 통해 노출된 기판(100)의 노출된 부분 위에 프리-에칭(pre-etch) 보호 층(120)을 컨포멀하게 증착하는 단계 ― 프리-에칭 보호 층(120)은 제1 두께로 증착됨 ―; 및 (B) (i) 마스크(104)의 개구(108) 내에 보호 층(132)을 증착하고 ― 보호 층(132)은 제1 두께의 절반보다 더 작은 제2 두께로 증착됨 ―; (ⅱ) 기판(100) 상에 배치된 보호 층(132)의 일부를 통해 에칭하고, 기판(100)을 에칭하며; (ⅲ) 종료점에 도달할 때까지 (i) 및 (ⅱ)를 반복함으로써, 기판(100)을 순환적으로 에칭하는 단계를 포함한다.

Description

프리-에칭 보호 층을 증착하는 방법
[0001] 본 명세서에 설명된 예들은 일반적으로 기판을 에칭하기 전에 기판 상에 보호 막을 증착하기 위한 방법에 관한 것이다.
[0002] 마이크로전자 디바이스들의 제조는 다수의 상이한 스테이지들을 포함하고, 각각의 스테이지는 다양한 프로세스들을 포함한다. 하나의 스테이지 동안, 특정 프로세스는 기판의 물리 및 재료 속성들을 변경하기 위해 기판의 표면에 플라즈마를 부여하는 것을 포함할 수 있다. 에칭으로 알려진 이러한 프로세스는 기판에 홀들, 비아들, 및/또는 다른 개구들을 형성하기 위해 재료들의 제거를 수반한다.
[0003] 트렌치 또는 홀과 같은 높은 종횡비(깊이 대 폭)의 피처들을 에칭하기 위한 방법들은 종종 단일 에칭 반응기에서 기판을 에칭하고 기판 상에 보호 재료를 증착하는 순환 프로세스를 이용한다. 에칭 프로세스 동안, 트렌치가 형성됨에 따라 트렌치의 측벽들 상에 재료가 증착된다. 기판에 트렌치들과 같은 고종횡비 피처들을 형성할 때, 트렌치의 측벽들의 거칠기는 측벽 거칠기가 적절히 제어되지 않을 경우 마이크로전자 디바이스를 결함있게 할 수 있다. 일련의 "피크들" 및 "밸리들"을 갖는 줄무늬들의 패턴이 트렌치의 측벽들을 따라 발생할 수 있다. 특정 난제는 에칭 마스크 바로 아래에 매우 큰 밸리를 유발할 수 있는 에칭 마스크 아래의 언더컷팅의 양을 제어하는 것이다. 더 큰 피크들 및 밸리들은 트렌치들의 측벽들의 거칠기를 증가시킨다. 피크들 및 밸리들의 빈도 및 크기는 마이크로전자 디바이스의 무결성을 손상시켜 마이크로전자 디바이스의 유효 수명을 단축시킬 수 있다.
[0004] 따라서, 본 기술분야에서는 고종횡비 피처들을 에칭하기 위한 개선된 방법이 필요하다.
[0005] 본 명세서에서는 기판에 고종횡비 피처를 형성하기 위해 이용되는 순환 에칭 방법이 개시된다. 일례에서, 순환 에칭 방법은, 마스크 개구를 통해 기판을 순환적으로 에칭하기 전에, 마스크, 및 마스크 개구를 정의하는, 마스크의 측벽들 위에 프리-에칭 보호 층(pre-etch protection layer)을 컨포멀하게(conformally) 증착하는 단계를 포함한다. 프리-에칭 보호 층은 마스크 개구를 통해 노출되는 기판의 노출된 부분 위에 증착된다. 프리-에칭 보호 층은 제1 두께로 증착된다. 방법은 또한, (i) 마스크의 개구에 보호 층을 증착하고; 그리고 (ⅱ) 기판 상에 배치된 보호 층의 일부를 통해 에칭하고, 기판을 에칭함으로써 기판을 순환적으로 에칭하는 것을 계속한다. 보호 층은 제1 두께의 절반보다 작은 제2 두께로 증착된다. 게다가, 방법은 또한, (ⅲ) 종료점에 도달할 때까지 (i) 및 (ⅱ)를 반복하는 것을 계속한다.
[0006] 다른 예에서, 반도체 처리 시스템이 제공된다. 반도체 처리 시스템은 에칭 챔버; 및 명령어들을 저장하도록 구성된 비일시적 컴퓨터 판독가능 매체를 포함한다. 명령어들은 프로세서에 의해 실행될 때 순환 에칭 방법이 에칭 챔버에서 수행되게 한다. 방법은, 마스크 개구를 통해 기판을 순환적으로 에칭하기 전에, 마스크, 및 마스크 개구를 정의하는, 마스크의 측벽들 위에 프리-에칭 보호 층을 컨포멀하게 증착하는 단계를 포함한다. 프리-에칭 보호 층은 마스크 개구를 통해 노출되는 기판의 노출된 부분 위에 증착된다. 프리-에칭 보호 층은 제1 두께로 증착된다. 방법은 또한, (i) 마스크의 개구에 보호 층을 증착하고; 그리고 (ⅱ) 기판 상에 배치된 보호 층의 일부를 통해 에칭하고, 기판을 에칭함으로써 기판을 순환적으로 에칭하는 것을 계속한다. 보호 층은 제1 두께의 절반보다 작은 제2 두께로 증착된다. 게다가, 방법은 또한, (ⅲ) 종료점에 도달할 때까지 (i) 및 (ⅱ)를 반복하는 것을 계속한다.
[0007] 또 다른 예에서, 반도체 처리 시스템이 제공된다. 반도체 처리 시스템은 에칭 챔버, 및 명령어들을 저장하도록 구성된 비일시적 컴퓨터 판독가능 매체를 포함한다. 명령어들은 프로세서에 의해 실행될 때 순환 에칭 방법이 에칭 챔버에서 수행되게 한다. 방법은 (A) 마스크 개구를 통해 기판을 순환적으로 에칭하기 전에, 마스크, 및 마스크 개구를 정의하는, 마스크의 측벽들 위에 프리-에칭 보호 층을 컨포멀하게 증착하는 단계를 포함한다. 프리-에칭 보호 층은 마스크 개구를 통해 노출된 기판의 노출된 부분 위에 컨포멀하게 형성된다. 프리-에칭 보호 층은 제1 두께로 증착된다. 제1 바이어스 전력이 기판에 인가된다. 방법은 (B) (i) 마스크의 개구 내에 보호 층을 증착하고; (ⅱ) 기판 상에 배치된 보호 층의 일부를 통해 에칭하고, 기판을 에칭하고; 그리고 (ⅲ) 기판에 제2 바이어스 전력을 인가함으로써 기판을 순환적으로 에칭하는 단계를 포함한다. 보호 층은 제2 두께로 증착된다. 제1 두께는 약 100nm 내지 약 300nm이다. 제2 두께는 약 10nm 내지 약 30nm이다. 제1 바이어스 전력은 0.5W 미만이다. 제2 바이어스 전력은 제1 바이어스보다 크다. 게다가, 방법은 종료점에 도달할 때까지 (i), (ⅱ) 및 (ⅲ)을 반복하는 단계를 포함한다.
[0008] 위에서 설명된 본 개시내용의 특징들이 상세하게 이해될 수 있도록, 위에 간략하게 요약된 본 개시내용의 더 구체적인 설명이 본 명세서에서 예들을 참조하여 이루어질 수 있으며, 그 중 일부는 첨부 도면들에 예시되어 있다. 그러나, 첨부 도면들은 예들만을 예시하고, 따라서 본 개시내용의 범위를 제한하는 것으로 간주되어서는 안 된다는 점에 유의해야 한다. 따라서, 첨부 도면들은 동등하게 효과적인 다른 예들을 허용한다.
[0009] 도 1a 내지 도 1e는 고종횡비 에칭 프로세스의 상이한 스테이지들 동안의 기판의 개략적인 단면도이다.
[0010] 도 2는 도 1a 내지 도 1e에 도시된 시퀀스에 대응하는 고종횡비 에칭 프로세스의 일례의 흐름도이다.
[0011] 도 3은 도 2에 도시된 방법이 수행되는 처리 챔버를 예시한다.
[0012] 이해를 용이하게 하기 위해, 가능할 경우, 공통 피처들인 동일한 요소들을 나타내기 위해 동일한 참조 번호들이 사용되었다. 일례의 요소들 및 피처들은 추가 설명 없이도 다른 예들에 유익하게 통합될 수 있는 것으로 고려된다.
[0013] 본 명세서에 개시된 예들은 기판에 홀 또는 트렌치와 같은 고종횡비 피처를 에칭하는 방법에 관한 것이다. 에칭 방법은 순환 에칭 및 증착 프로세스를 이용한다. 아래에 개시된 방법은 기판들을 에칭하도록 구성된 시스템에서의 사용을 참조하여 예시적으로 논의된다. 본 명세서에 설명된 방법은 고종횡비 피처, 즉 단면 프로파일(예를 들어, 폭 또는 직경)보다 10배 이상의 깊이를 갖는 피처들을 형성하는 데 특히 유용하지만, 방법은 대안적으로 다른 에칭 응용들에서 사용될 수 있다.
[0014] 고종횡비 에칭 방법은 기판에 트렌치 또는 홀을 형성하기 위해 초기 증착 프로세스 및 그에 후속하는 순환 에칭 및 증착 프로세스를 이용한다. 초기 증착 프로세스는 순환 에칭 및 증착 프로세스 동안 이용되는 증착 프로세스와 상이하다. 순환 에칭 및 증착 프로세스 전에 수행되는 초기 증착 프로세스는 에칭 마스크 내의 개구를 통해 노출되는 기판의 표면 상에 초기 폴리머 막의 층을 형성한다. 초기 폴리머 막은 순환 에칭 및 증착 프로세스의 에칭 부분 동안 개방되어, 순환 에칭을 위해 에칭 마스크 내의 개구를 통해 기판의 최상부 표면을 노출시킨다. 제2 폴리머 층이 순환 에칭 및 증착 프로세스의 증착 부분 동안 증착된다. 제2 폴리머 층은 트렌치의 측벽들을 커버하고, 측방향 에칭에 대해 트렌치를 보호하여, 에칭 프로세스를 고도로 이방성으로 만든다.
[0015] 순환 에칭 및 증착 프로세스는 피처를 원하는 깊이까지 증분적으로 깊게 하기 위해 반복된다. 에칭 후에, 마스크는 애싱 또는 다른 적합한 방법에 의해 제거된다.
[0016] 초기 폴리머 층은 마스크 바로 아래의 기판의 언더컷팅을 실질적으로 감소시킨다. 특히, 순환 에칭 및 증착 프로세스 전에 기판의 최상부에 증착된 초기(예를 들어, 프리-에칭) 보호 층은 기판에 형성된 측벽의 언더컷을 감소시킬 뿐만 아니라, 임계 치수(CD)의 더 엄격한 허용오차들이 실현되는 것을 추가로 가능하게 한다.
[0017] 도 2는 트렌치, 홀 등과 같은 고종횡비의 에칭 피처를 형성하기 위해 기판(100)을 에칭하기 위한 방법(200)의 흐름도이다. 기판(100)을 에칭하기 위한 방법(200)의 상이한 스테이지들이 도 1a 내지 도 1e에 순차적으로 예시되어 있다.
[0018] 기판(100)을 에칭하기 위한 방법(200)은 도 1a에 예시된 바와 같이 기판(100) 상에 배치된 에칭 마스크(104)를 패터닝함으로써 동작(204)에서 시작한다. 마스크(104)는 적어도 하나의 개구(108)를 형성하도록 패터닝된다. 위에 개시된 바와 같이, 개구(108)를 형성하는 적합한 방법들은 포토리소그래피, 에칭, 및 다른 공지된 방법들을 포함한다. 마스크(104)는 포토레지스트, 하드 마스크 재료 또는 다른 적합한 재료로 형성될 수 있다.
[0019] 기판(100) 및 마스크(104)는 플라즈마 에칭 및 증착이 수행될 수 있는 환경(101) 내에 배치된다. 마스크(104)는 마스크(104)의 최상부 표면(110)을 통해 형성된 개구(108)를 갖는다. 마스크(104) 내의 개구(108)는 기판(100)의 최상부 부분(112)을 노출시킨다. 게다가, 마스크(104)의 측벽들(116)은 마스크(104) 내의 개구(108)를 통해 노출된다. 일례에서, 기판(100)은 실리콘(Si) 또는 Si 함유 재료로 형성된다. 예시적인 실리콘 함유 재료들은 실리콘 질화물 또는 실리콘 산질화물을 포함한다. 기판(100)은 대안적으로 다른 재료들로 형성될 수 있다.
[0020] 환경(101)은 플라즈마로 기판(100)을 처리하기에 적합하다. 환경(101)은 환경(101)을 둘러싸는 측벽들을 갖는 처리 챔버(도시되지 않음) 내에 배치될 수 있다. 처리 챔버는 RF 소스 전력과 같은 소스 전력(도시되지 않음), 및 기판(100)이 배치될 수 있는 기판 지지체(도시되지 않음)를 포함할 수 있다. 기판 지지체는 기판 지지체에 대해 기판(100)을 바이어스하거나 유지하기 위해 사용되는 정전 척(도시되지 않음)을 가질 수 있다. 플라즈마를 형성하기에 적합한 가스들이 환경(101)에 공급된다. 가스들은 가스 소스(들)에 결합된 도관들, 및 환경(101)에 제공되는 가스들에 압력을 공급하는 펌프들(도시되지 않음)에 의해 제공될 수 있다. 환경(1010)으로의 가스들의 유동을 제어하기 위해 도관 내에 밸브들이 배치된다. 처리 챔버는 또한 소스 전력과 부하 사이의 임피던스 정합을 가능하게 하는 정합 네트워크(도시되지 않음)를 포함할 수 있다. 게다가, 하나 이상의 제어 시스템들이 환경(101) 내에서의 RF 전력, 바이어스 전력, 가스 유동 및 플라즈마 형성의 레이트(rate)를 제어한다. 제어 메트릭들을 모니터링하기 위해 환경(101), 처리 챔버, 도관들, 펌프들 또는 밸브들에 센서들이 배치될 수 있다.
[0021] 위에서 언급된 바와 같이, 마스크(104) 내의 개구(108)는 에칭, 포토리소그래피, 또는 다른 공지된 기술들을 포함하는 방법들에 의해 형성될 수 있다. 일례에서, 마스크는 포토레지스트이다. 포토레지스트는 포지티브-톤 포토레지스트 및/또는 네거티브-톤 포토레지스트일 수 있고, 이들 각각은 화학적으로 증폭된 반응을 겪을 수 있다. 일례에서, 마스크(104)는 폴리머 포토레지스트 재료로 이루어진다. 일례에서, 마스크(104)는 유기 폴리머 재료이다. 다른 불소 함유 폴리머들을 포함하는 다른 적합한 재료들이 마스크(104)를 위해 사용될 수 있다.
[0022] 동작(208)에서, 프리-에칭 보호 층(120)이 도 1b에 예시된 바와 같이 기판(100) 상에 증착된다. 프리-에칭 보호 층(120)은 마스크(104) 및 기판(100)에 컨포멀하게 증착되고, 그에 따라 프리-에칭 보호 층(120)은 마스크(104)의 최상부 표면(110), 최상부 부분(112) 및 측벽들(116)을 커버한다.
[0023] 프리-에칭 보호 층(120)은 제1 두께(124)로 증착된다. 프리-에칭 보호 층(120)은 마스크(104)의 최상부 표면(110), 최상부 부분(112) 및 측벽들(116)에 컨포멀하게 오버레이된다. 프리-에칭 보호 층(120)의 제1 두께(124)는 약 100nm 내지 약 300nm, 예컨대 약 100nm이다. 다른 예에서, 제1 두께(124)는 약 150nm 내지 약 200nm이다. 다른 예에서, 제1 두께는 약 175nm 내지 약 185nm이다. 또 다른 예에서, 제1 두께(124)는 약 200nm 내지 300nm, 예컨대 약 225nm 또는 약 250nm일 수 있다.
[0024] 증착 가스(128)가 환경(101) 내에서 마스크(104) 위에서 플라즈마와 반응하여 프리-에칭 보호 층(120)을 형성한다. 일례에서, 증착 가스(128)는 탄소 및 불소를 함유하는 가스이다. 탄소 및 불소 함유 가스는 일례에서 C4F8과 같은 CxFy일 수 있다. 그러나, 증착 가스(128)는 C4F8로 제한되지 않고, 탄소 및 불소를 포함하는 다른 가스들일 수 있다.
[0025] 프리-에칭 보호 층(120)의 증착 동안, 트렌치 프로파일들을 더 개선하기 위해, 순환 에칭 프로세스 동안 환경(101)의 압력이 조절될 수 있다. 증착 가스(128)는 약 35sccm 내지 약 250sccm, 예컨대 약 50sccm 내지 약 150sccm의 레이트로 환경(101) 내로 제공될 수 있다. 일례에서, 환경(101) 내로 증착 가스(128)를 유동시키는 레이트는 65sccm 내지 약 115sccm, 예컨대 약 75sccm일 수 있다. 다른 예에서, 레이트는 약 85sccm 또는 약 90sccm일 수 있다. 환경(101)의 압력은 약 25 밀리토르(mT) 내지 약 65mT, 예를 들어 약 60mT로 유지된다. 일례에서, 압력은 약 30mT로 유지된다. 압력은 또한 약 40mT로 유지될 수 있다. 다른 예에서, 압력은 약 45mT로 유지되고; 또 다른 예에서, 압력은 약 55mT로 유지된다.
[0026] 일례에서, 약 100 와트(W) 내지 약 600W에서 기판(100) 위의 증착 가스를 에너자이징하고 해리시키기 위해 용량성 플레이트 또는 유도성 코일들에 RF 소스 전력이 인가된다. 예를 들어, RF 소스 전력은 약 150W 내지 400W로 인가될 수 있다. 또 다른 예에서, RF 소스 전력은 약 250W 내지 350W, 예컨대 약 300W로 인가될 수 있다.
[0027] 기판(100)의 표면에 수직인 방향으로 증착을 촉진하기 위해 기판이 놓이는 기판 지지체를 통해 기판(100)에 RF 바이어스 전력이 인가될 수 있다. RF 바이어스 전력은 약 100kHz 내지 약 13.56MHz, 약 100kHz 내지 약 2MHz, 또는 약 400kHz 내지 약 2MHz의 무선 주파수 범위로 인가될 수 있다. 일례에서, 바이어스 소스 전력(도시되지 않음)에 의해 정전 척의 전극에 제공되는 RF 바이어스 전력은 약 0.5W 내지 약 200W이다. 예를 들어, RF 바이어스 전력은 약 25W 내지 약 150W, 예컨대 약 100W일 수 있다. 다른 예에서, 인가되는 RF 바이어스 전력은 실질적으로 0W와 동일하다(즉, 인가되지 않는다). 다른 예에서, RF 바이어스 전력은 약 45W 내지 약 75W, 예컨대 약 55W일 수 있다. RF 바이어스 전력은 연속 듀티로서 펄스화되거나 인가될 수 있다. 펄스의 지속기간은 약 1.0초(s) 내지 약 5.0초이다. 일례에서, 펄스의 지속기간은 약 1.0초 내지 약 3.0초이다. 일례에서, 프리-에칭 보호 층(120)은 적어도 최소 약 100nm의 두께가 획득될 때까지 증착된다.
[0028] 바이어스 소스 전력에 의해 기판(100)에 인가되는 RF 바이어스 전력은 펄스화될 수 있는데, 예를 들어 기간에 걸쳐 에너지를 반복적으로 저장하거나 수집하고, 이어서 다른 기간에 걸쳐 에너지를 급속하게 방출하여, 증가된 순간적인 양의 전력을 전달할 수 있다. RF 소스 전력은 RF 바이어스 전력이 인가되는 동안 연속적으로 인가될 수 있다. 특히, RF 바이어스 전력은 "듀티 사이클"로서 지칭되는, 전력이 온인 시간의 백분율을 제공하기 위해 제어 시스템(도시되지 않음)에 의해 설정되는 생성기 펄스화 능력을 사용하여 펄스화될 수 있다. 일례에서, 펄스화된 바이어스 전력의 타임 온 및 타임 오프는 에칭 사이클들 전체에 걸쳐 균일할 수 있다. 예를 들어, 전력이 약 3msec 동안 온이고 약 15msec 동안 오프이면, 듀티 사이클은 약 16.67%일 것이다. 초당 사이클 수 또는 헤르츠(Hz) 단위의 펄스화 주파수는 초 단위의 온 및 오프 기간들의 합으로 1.0을 나눈 것과 동일하다. 예를 들어, 바이어스 전력이 총 약 18msec에 대해 약 3msec 동안 온이고 약 15msec 동안 오프일 때, 초당 사이클 수에서의 펄스화 주파수는 약 55.55Hz이다.
[0029] 동작(208)이 기판(100) 상에 프리-에칭 보호 층(120)을 증착한 후, 도 1c 내지 도 1e에 예시된 바와 같이 순환 에칭 및 증착 프로세스가 수행된다. 일례에서, 순환 에칭 및 증착 프로세스는 순환 에칭 및 증착 프로세스의 종료점 이전에 추가적인 프리-에칭 보호 층(120)의 증착 없이 수행된다. 순환 에칭 및 증착 프로세스는 동작들(212, 216, 220 및 224)을 포함한다.
[0030] 동작(212)에서, 도 1c에 예시된 바와 같이, 마스크(104)에 형성된 개구(108)를 통하여 보호 층(132)이 증착된다. 순환 에칭 및 증착 프로세스의 제1 반복에서, 보호 층(132)은 보호 층(120)의 최상부에 그리고 보호 층(120)과 접촉하여 증착된다. 순환 에칭 및 증착 프로세스의 후속 반복들에서, 보호 층(132)은 마스크(104) 내의 개구(108)를 통하여 노출된 기판(100)의 부분의 최상부에 그리고 그 부분과 접촉하여 증착된다.
[0031] 보호 층(132)은 동작(212) 동안 기판(100) 상에 제2 두께(136)로 증착된다. 보호 층(132)은 프리-에칭 보호 층(120)의 두께보다 작은 두께를 갖는다. 일례에서, 보호 층(132)은 프리-에칭 보호 층(120)의 두께의 절반보다 작은 두께를 갖는다. 일례에서, 제2 두께(136)는 약 10nm 내지 45nm, 예컨대 약 30nm이다. 제2 두께(136)의 다른 예는 약 20nm 내지 약 25nm, 예컨대 약 20nm이다. 또 다른 예에서, 제2 두께(136)는 약 20nm 내지 약 30nm이다. 또 다른 예에서, 제2 두께(136)는 약 40nm이다.
[0032] 보호 층(132)은 증착 가스(128)로 형성된다. 즉, 일례에서, 보호 층(132)은 프리-에칭 보호 층(120)을 형성하기 위해 이용되는 증착 가스(128)와 동일한 것으로 형성된다. 그러나, 보호 층(132)은 프리-에칭 보호 층(120)의 증착과 상이한 프로세스 파라미터들로 증착된다. 대안적으로, 보호 층(132) 및 프리-에칭 보호 층(120)은 상이한 화학적 구성을 갖는 증착 가스들로 형성될 수 있다.
[0033] 보호 층(132)의 증착 동안, 에칭 환경(101)의 압력은 약 20mT 내지 약 75mT, 예컨대 약 35mT 내지 약 65mT일 수 있다. 일례에서, 압력은 약 45mT이다. 다른 예에서, 압력은 약 50mT이고; 또 다른 예에서, 압력은 약 60mT이다. 증착 가스(128)는 약 75sccm 내지 약 165sccm, 예컨대 약 115sccm의 레이트로 환경(101)에 공급될 수 있다. 다른 예에서, 압력은 약 120sccm 내지 약 145sccm, 예컨대 약 130sccm이다. 또 다른 예에서, 압력은 약 135sccm이다. 예시적인 압력들은 약 85sccm, 약 100sccm, 및 약 125sccm을 포함한다.
[0034] 보호 층(132)의 증착 동안 인가되는 소스 RF 전력은 약 200W 내지 약 1000W이다. 보호 층(132)의 증착 동안 인가되는 RF 바이어스 전력은 약 0.1W 내지 약 100W, 예컨대 약 35W이다. 일례에서, RF 바이어스 전력은 실질적으로 0W이다. 그리고 또 다른 예에서, RF 바이어스 전력은 약 10W 내지 약 25W, 예컨대 약 15W 또는 약 20W이다.
[0035] 동작(212)에서, 보호 층(132)은 프리-에칭 보호 층(120)의 임의의 변형에 대해 위에서 설명된 프로세스 파라미터들 중 임의의 것을 이용하여 증착될 수 있다. 예를 들어, 프리-에칭 보호 층(120)이 위에서 설명된 다양한 프로세스 파라미터들 중 임의의 것을 이용하여 증착된 후에, 동작(212)에서 보호 층(132) 증착의 임의의 변형이 수행될 수 있다.
[0036] 동작(216)에서, 기판(100)은 도 1d에 예시된 바와 같이 마스크(104) 내의 개구(108)를 통해 에칭된다. 기판(100)은 에천트(140)를 사용하여 에칭된다. 에천트(140)는 개구(108)의 저부에서 노출된 보호 층(132) 및 프리-에칭 보호 층(120)의 부분들을 제거하고, 이어서 기판(100)의 현재 노출된 부분을 에칭한다.
[0037] 동작(216) 동안, 에천트(140)는 환경(101) 내로 도입된다. 에천트(140)가 RF 소스 전력의 인가에 의해 환경(101) 내에 형성된 플라즈마 내에서 해리될 때 이온들(144)이 생성된다. 이온들(144)은 기판(100)을 향해 그리고 개구(108) 내로 구동된다. 이온들은 보호 층(132)과 충돌하고 반응하여, 보호 층(132)으로부터 분자들을 제거한다. 이온들(144)은 개구의 저부를 커버하는 보호 층(132)의 부분을 제거하여, 프리-에칭 보호 층(120)을 노출시킨다. 프리-에칭 보호 층(120)은 후속하여 에천트(140)에 의해 제거되어 개구를 통해 기판을 노출시킨다. 기판의 노출된 부분은 후속하여 에천트(140)에 의해 에칭된다.
[0038] 일례에서, 에천트(140)는 O2와 같은 산소 함유 가스이다. 산소 함유 가스의 다른 예들은 특히 CO2, CO, N2O, NO2, O3 및 H2O를 포함한다. 다른 예에서, 에천트(140)는 SF6과 같은 불소 함유 가스이다. 적합한 불소 함유 습식 또는 건식 에천트들의 예들은 NF3, CF4, C2F, C4F6, C3F8, C5F8, CHF3, ClF3, BrF3, IF3, NF3 또는 다른 적합한 가스를 포함한다.
[0039] 기판(100)의 최상부 부분(112)의 제1 에칭은 개구(108)를 통해 기판(100)의 최상부 부분(112)으로부터 프리-에칭 보호 층(120) 및/또는 보호 층(132)을 제거하기 위해 등방성 에칭을 포함할 수 있다. 제1 에칭은 불소 함유 가스와 산소의 혼합물을 환경(101)에 제공하는 것을 포함한다. 에천트(140)는 불소 함유 가스, 예컨대 SF6를 포함할 수 있다. 불소 함유 가스의 유량(flow rate)은 약 50sccm 내지 약 100sccm, 예컨대 약 75sccm이다. 일례에서, 유량은 약 55sccm 내지 약 70sccm, 예컨대 약 65sccm이다. 에천트(140)는 또한 산소 함유 가스, 예컨대 O2를 포함할 수 있다. 산소 함유 가스의 유량은 약 2sccm 내지 약 15sccm, 예컨대 약 10sccm이다. 다른 예에서, 산소 함유 가스는 약 3.5sccm 내지 약 7.5sccm, 예컨대 약 5sccm 또는 약 5sccm의 레이트로 환경(101)에 제공된다. 제1 에칭은 약 0.5s 내지 약 4s, 예컨대 약 1.0초의 지속기간을 가질 수 있다. 다른 예에서, 제1 에칭은 약 1.5s 내지 약 2.5s, 예컨대 약 2.0s의 지속기간을 갖는다. RF 소스 전력은 약 200W 내지 약 550W, 예컨대 약 250W 또는 약 300W이다. 기판(100)에 제공되는 RF 바이어스 전력은 약 5W 내지 약 125W, 예컨대 약 85W이다. 다른 예에서, RF 바이어스 전력은 약 25W 내지 약 75W, 예컨대 약 65W이다. 또 다른 예에서, RF 바이어스 전력은 약 40W 내지 약 55W, 예컨대 약 45W이다. 압력을 포함하지만 이에 제한되지는 않는 추가 파라미터들이 본 명세서의 개시내용에 따라 조절될 수 있다.
[0040] 제1 에칭에 후속하여, 제2 에칭 동안 기판(100)의 이방성 에칭이 발생한다. 제2 에칭은 SF6과 같은 불소 함유 가스의 혼합물의 에천트(140)를 환경(101)에 제공하는 것을 포함한다. 불소 함유 가스의 유량은 약 50 sccm 내지 약 100 sccm, 예컨대 약 75 sccm이다. 일례에서, 유량은 약 55 sccm 내지 약 70 sccm, 예컨대 약 65 sccm이다. 제2 에칭은 약 1초 내지 약 5초, 예컨대 약 4초의 지속기간을 가질 수 있다. 다른 예에서, 제2 에칭의 지속기간은 약 1.5초 내지 약 3.5초, 예컨대 약 2.5 또는 약 3.0초이다. RF 소스 전력은 약 200W 내지 약 550W, 예컨대 약 250W 또는 약 300W이다. 기판(100)에 제공되는 RF 바이어스 전력은 약 0W 내지 약 3W이다. 일례에서, 기판(100)에 제공되는 RF 바이어스 전력은 실질적으로 0이다. 적어도 하나의 예에서, 제1 에칭은 제2 에칭보다 더 긴 지속기간을 갖는다. 예를 들어, 제1 에칭은 제2 에칭보다 약 0.2초 내지 약 0.5초 더 길 수 있다.
[0041] 위에서 설명된 바와 같이, 일례에서 프리-에칭 보호 층(120)이 기판(100) 상에 증착될 때, 환경(101)의 압력은 약 25 밀리토르(mT) 내지 약 65 mT로 유지된다. RF 소스 전력은 500W 미만, 예컨대 약 150W 내지 400W로 인가된다. RF 바이어스 전력은 약 25W 내지 약 150W, 예컨대 약 100W일 수 있다. 인가되는 RF 바이어스 전력은 실질적으로 0W와 동일하다(즉, 인가되지 않는다). 펄스의 지속기간은 약 1.0초 내지 약 5.0초이다. 증착 가스(128)는 약 35sccm 내지 약 250sccm, 예컨대 약 50sccm 내지 약 150sccm의 레이트로 환경(101) 내에 제공된다.
[0042] 개구를 통한 기판(100)의 에칭은 동작(216)에 대해 설명된 에칭 프로세스의 임의의 변형에 대해 위에서 설명된 프로세스 파라미터들 중 임의의 것을 이용하여 발생할 수 있다. 예를 들어, 기판(100)은, 동작(212)에서의 보호 층(132) 증착의 임의의 변형 및 동작(208)에서의 프리-에칭 보호 층(120)의 증착의 임의의 변형을 수행한 후에, 위에서 설명된 다양한 프로세스 파라미터들 중 임의의 것을 이용하여 에칭되었을 수 있다.
[0043] 동작(220)에서, 종료점에 도달했는지에 관한 결정이 이루어진다. 종료점은 에칭된 깊이, 에칭의 시간, 사이클들의 수를 측정함으로써 또는 다른 적합한 기술에 의해 결정될 수 있다. 종료점에 도달한 것으로 결정되는 경우, 도 1e에 도시된 것과 같이, 트렌치 또는 다른 고종횡비 피처가 원하는 깊이로 형성되었으므로 프로세스가 완료된다. 종료점에 도달하지 않는 것으로 결정되는 경우, 프로세스는 동작(224)으로 진행하여, 종료점에 도달할 때까지 반복적으로 동작들(212, 216 및 220)을 수행한다. 동작(220)의 일례에서, 기판(100)은 미리 정의된 시간 기간에 걸쳐 미리 결정된 깊이로 에칭된다.
[0044] 동작(224)에서, 동작(212)을 반복함으로써 기판(100) 내에서 반복적으로 에칭되는 트렌치(156)(즉, 고종횡비 피처) 내에 새로운 보호 층(132)이 형성된다. 예를 들어, 보호 층(132)은 개구(108) 내에 증착되고, 남아있는 프리-에칭 보호 층(120) 및 트렌치(156)의 측벽들에 따른다. 후속 동작(216)에서, 트렌치(156)의 저부에 배치된 보호 층(132)의 부분을 제거하는 추가의 에칭 프로세스가 수행되어, 추가의 기판 재료가 등방성으로 에칭될 수 있고, 트렌치(156)가 반복적으로 깊어질 수 있다. 동작(220)에서의 종료점의 결정에 의해 트렌치(156)가 원하는 깊이에 도달할 때까지 동작들(212, 216, 220, 224)이 순환된다.
[0045] 도 1e에 예시된 바와 같이, 트렌치(156)는 에천트(140)에 대한 노출 후에 관통되어 형성된다. 에천트(140)는 트렌치(156)의 저부로부터 보호 층(132)을 제거하며, 따라서 기판(100)으로부터 재료(148)가 제거되어 트렌치(156)를 깊게 한다. 일례에서, 프리-에칭 보호 층(120)은 트렌치(156)의 원하는 깊이에 도달할 때까지 남는다. 프리-에칭 보호 층(120)은 트렌치(156)의 원하는 깊이에 도달한 후에 제거될 수 있다.
[0046] 도 3은 도 2에 도시된 방법(200)이 수행될 수 있는 처리 챔버(300)의 비제한적인 예를 예시한다. 처리 챔버(300)는 챔버 볼륨(308)을 둘러싸는 복수의 벽들을 갖는 챔버 바디(304)를 포함한다. 챔버 볼륨(308)은 방법(200)이 수행되는 환경(101)을 제공한다. 처리 챔버(300)는 일례에서, 위에서 설명된 바와 같이, 기판(100)을 에칭하도록 구성되는 에칭 챔버이다. 상부에 기판(100)을 지지하도록 구성된 기판 지지체(312)가 챔버 볼륨(308) 내에 제공된다. 기판 지지체(312)는 그 안에 내장된 바이어스 전력 전극(320)을 갖고, 바이어스 전력 전극(320)은 바이어스 전력 소스(324)에 결합된다. 위에서 상세히 설명된 바와 같이, 바이어스 전력 소스(324)는 바이어스 전력을 바이어스 전력 전극(320)에 공급하도록 구성된다. 가스 소스(328)는 챔버 볼륨(308) 내에 배치되고 챔버 바디(304)에 부착되는 노즐(332)에 유동적으로(fluidically) 결합된다. 가스 소스(328)는 방법(200)에 따라, 위에서 개시된 가스들 중 하나 이상을 노즐(332)을 통해 챔버 볼륨(308) 내로 공급하도록 구성된다. 플라즈마 전력 소스(336)는 정합 회로(340)를 통해 유도성 플라즈마 전력 어플리케이터(344)에 결합된다. 위에서 설명된 바와 같이, 플라즈마 전력 소스(336)는 기판(100) 위에서 에천트(140)를 에너자이징하고 해리시키기 위해 RF 전력을 유도성 플라즈마 전력 어플리케이터(344)에 인가한다. 배기 포트(348)는 가스들을 챔버 볼륨(308)으로부터 제거하는 펌핑 시스템(352)에 유동적으로 결합된다.
[0047] 제어기(360)는 처리 챔버(300)에 결합된다. 제어기(360)는 바이어스 전력 전극(320), 바이어스 전력 소스(324), 가스 소스(328), 플라즈마 전력 소스(336), 정합 회로(340), 유도성 플라즈마 전력 어플리케이터(344), 및 펌핑 시스템(352) 중 적어도 하나에 신호들을 제공한다. 제어기(360)는 서로 결합되는 프로세서(362), 메모리(364), 및 지원 회로들(366)을 포함한다. 프로세서(362)는 임의의 형태의 범용 마이크로프로세서, 또는 범용 중앙 처리 유닛(CPU) 중 하나일 수 있고, 이들 각각은 산업 환경, 예컨대 프로그래밍 가능 로직 제어기(PLC), 감독 제어 및 데이터 취득(SCADA) 시스템들, 또는 다른 적합한 산업용 제어기에서 사용될 수 있다. 메모리(364)는 비일시적이고, 쉽게 이용가능한 메모리, 예컨대 랜덤 액세스 메모리(RAM), 판독 전용 메모리(ROM), 또는 국지적인 또는 원격적인 임의의 다른 형태의 디지털 저장소 중 하나 이상일 수 있다. 메모리(364)는, 프로세서(362)에 의해 실행될 때, 방법(200)의 실행을 용이하게 하는 명령어들을 포함한다. 메모리(364) 내의 명령어들은 본 개시내용의 방법을 구현하는 프로그램과 같은 프로그램 제품의 형태이다. 프로그램 제품의 프로그램 코드는 다수의 상이한 프로그래밍 언어들 중 임의의 하나에 따를 수 있다. 예시적인 컴퓨터 판독가능 저장 매체들은 (i) 정보가 영구적으로 저장되는 기입 불가능 저장 매체들(예를 들어, 컴퓨터 내의 판독 전용 메모리 디바이스들, 예컨대 CD-ROM 드라이브에 의해 판독가능한 CD-ROM 디스크들, 플래시 메모리, ROM 칩들, 또는 임의의 유형의 고체 상태 비휘발성 반도체 메모리); 및 (ⅱ) 변경가능한 정보가 저장되는 기입 가능 저장 매체들(예를 들어, 임의의 유형의 고체 상태 랜덤 액세스 반도체 메모리 또는 하드 디스크 드라이브 또는 디스켓 드라이브 내의 플로피 디스크들)를 포함하지만, 이에 제한되지는 않는다. 그러한 컴퓨터 판독가능 저장 매체는 본 명세서에 설명된 방법들의 기능들을 지시하는 컴퓨터 판독가능 명령어들을 지닐 때 본 개시내용의 예들이다.
[0048] 따라서, 순환 에칭 및 증착 프로세스와 함께 프리-에칭 증착 프로세스를 이용하는 기판에서의 고종횡비 에칭을 위한 방법이 위에 개시되어 있다. 유리하게, 방법은, 종래의 보쉬(Bosch) 프로세스들에 비해, 에칭 마스크 바로 아래의 기판의 언더컷팅을 상당히 감소시킨다. 전술한 것은 특정 예들에 관한 것이지만, 다른 예들은 그 기본 범위로부터 벗어나지 않고서 고안될 수 있고, 그 범위는 이하의 청구항들에 의해 결정된다.

Claims (20)

  1. 순환 에칭 방법으로서,
    (A) 마스크 개구를 통해 기판을 순환적으로 에칭하기 전에, 마스크, 상기 마스크 개구를 정의하는, 상기 마스크의 측벽들, 및 상기 마스크 개구를 통해 노출된 상기 기판의 노출된 부분 위에 프리-에칭 보호 층을 컨포멀하게 증착하는 단계 ― 상기 프리-에칭(pre-etch) 보호 층은 제1 두께로 증착됨 ―; 및
    (B) (i) 상기 마스크의 상기 개구 내에 보호 층을 증착하고 ― 상기 보호 층은 상기 제1 두께의 절반보다 더 작은 제2 두께로 증착됨 ―; (ⅱ) 상기 기판 상에 배치된 상기 보호 층의 일부를 통해 에칭하고, 상기 기판을 에칭하며; (ⅲ) 종료점에 도달할 때까지 (i) 및 (ⅱ)를 반복함으로써, 상기 기판을 순환적으로 에칭하는 단계
    를 포함하는,
    순환 에칭 방법.
  2. 제1 항에 있어서,
    상기 프리-에칭 보호 층을 증착하는 단계는,
    탄소 함유 가스로부터 상기 프리-에칭 보호 층을 형성하는 단계
    를 더 포함하는,
    순환 에칭 방법.
  3. 제2 항에 있어서,
    상기 보호 층을 증착하는 것은,
    상기 프리-에칭 보호 층과 동일한 탄소 함유 가스로부터 상기 보호 층을 형성하는 것
    을 더 포함하는,
    순환 에칭 방법.
  4. 제2 항에 있어서,
    상기 프리-에칭 보호 층을 증착하는 단계는,
    바이어스 전력을 상기 기판에 인가하는 단계
    를 더 포함하는,
    순환 에칭 방법.
  5. 제4 항에 있어서,
    상기 보호 층을 증착하는 것은,
    상기 기판에 바이어스 전력을 인가하지 않고 상기 프리-에칭 보호 층과 동일한 탄소 함유 가스로부터 상기 보호 층을 형성하는 것
    을 더 포함하는,
    순환 에칭 방법.
  6. 제5 항에 있어서,
    상기 프리-에칭 보호 층과 동일한 탄소 함유 가스로부터 상기 보호 층을 형성하는 것은,
    CF4로부터 상기 프리-에칭 보호 층 및 상기 보호 층을 형성하는 것
    을 더 포함하는,
    순환 에칭 방법.
  7. 제1 항에 있어서,
    상기 기판 상에 배치된 상기 보호 층의 상기 일부를 통해 에칭하고, 상기 기판을 에칭하는 것은,
    상기 기판에 인가되는 바이어스 전력의 존재 시에 불소 함유 가스 및 산소로부터 형성된 플라즈마에 상기 기판을 제1 시간 기간 동안 노출시키는 것; 및
    상기 기판에 인가되는 바이어스 전력의 부재 시에 본질적으로 불소 함유 가스로부터 형성된 플라즈마에 상기 기판을 제2 시간 기간 동안 노출시키는 것
    을 더 포함하는,
    순환 에칭 방법.
  8. 제1 항에 있어서,
    상기 프리-에칭 보호 층을 증착하는 단계는,
    상기 프리-에칭 보호 층을 적어도 100nm의 두께로 형성하는 단계
    를 더 포함하는,
    순환 에칭 방법.
  9. 제1 항에 있어서,
    상기 프리-에칭 보호 층을 증착하는 단계는,
    상기 프리-에칭 보호 층을 약 100nm 내지 300nm의 두께로 형성하는 단계
    를 더 포함하는,
    순환 에칭 방법.
  10. 제1 항에 있어서,
    상기 보호 층을 증착하는 것은,
    상기 보호 층을 약 40nm 미만의 두께로 형성하는 것
    을 더 포함하는,
    순환 에칭 방법.
  11. 반도체 처리 시스템으로서,
    에칭 챔버; 및
    명령어들을 저장하는 비일시적 컴퓨터 판독가능 매체
    를 포함하고,
    상기 명령어들은 프로세서에 의해 실행될 때 순환 에칭 방법이 상기 에칭 챔버에서 수행되게 하고, 상기 방법은,
    (A) 마스크 개구를 통해 기판을 순환적으로 에칭하기 전에, 마스크, 상기 마스크 개구를 정의하는, 상기 마스크의 측벽들, 및 상기 마스크 개구를 통해 노출된 상기 기판의 노출된 부분 위에 프리-에칭 보호 층을 컨포멀하게 증착하는 단계 ― 상기 프리-에칭 보호 층은 제1 두께로 증착됨 ―; 및
    (B) (i) 상기 마스크의 상기 개구 내에 보호 층을 증착하고 ― 상기 보호 층은 상기 제1 두께의 절반보다 더 작은 제2 두께로 증착됨 ―; (ⅱ) 상기 기판 상에 배치된 상기 보호 층의 일부를 통해 에칭하고, 상기 기판을 에칭하며; (ⅲ) 종료점에 도달할 때까지 (i) 및 (ⅱ)를 반복함으로써, 상기 기판을 순환적으로 에칭하는 단계
    를 포함하는,
    반도체 처리 시스템.
  12. 제11 항에 있어서,
    상기 에칭 챔버의 내부 볼륨에 결합된 가스 소스를 더 포함하고, 상기 가스 소스는 탄소 함유 가스가 플라즈마와 반응될 때 상기 프리-에칭 보호 층을 형성하기 위해 상기 탄소 함유 가스를 유동시키도록 구성되는,
    반도체 처리 시스템.
  13. 제12 항에 있어서,
    상기 탄소 함유 가스는 상기 보호 층을 형성하도록 추가로 구성되는,
    반도체 처리 시스템.
  14. 제12 항에 있어서,
    바이어스 전력을 공급하도록 구성된 바이어스 전력 소스를 더 포함하고, 상기 보호 층은 상기 바이어스 전력이 0 와트일 때 형성되는,
    반도체 처리 시스템.
  15. 제14 항에 있어서,
    상기 프리-에칭 보호 층 및 상기 보호 층은 CF4로 형성되는,
    반도체 처리 시스템.
  16. 제11 항에 있어서,
    상기 기판에 바이어스 전력을 인가하도록 구성된 바이어스 전력 소스; 및
    상기 에칭 챔버의 내부 볼륨 내에 플라즈마를 형성하도록 구성된 플라즈마 전력 소스
    를 더 포함하고,
    상기 플라즈마 전력 소스는,
    상기 기판에 인가되는 상기 바이어스 전력의 존재 시에 불소 함유 가스 및 산소로부터 형성된 플라즈마에 상기 기판을 제1 시간 기간 동안 노출시키고; 그리고
    상기 기판에 인가되는 상기 바이어스 전력의 부재 시에 본질적으로 불소 함유 가스로부터 형성된 플라즈마에 상기 기판을 제2 시간 기간 동안 노출시키도록
    구성되는,
    반도체 처리 시스템.
  17. 제11 항에 있어서,
    제1 바이어스 전력을 인가하도록 구성된 바이어스 전력 소스 ― 상기 제1 바이어스 전력은 상기 프리-에칭 보호 층을 제1 두께로 형성하도록 구성됨 ―; 및
    상기 기판에 대한 제2 바이어스 전력
    을 더 포함하고,
    상기 제2 바이어스 전력은 상기 보호 층을 제2 두께로 형성하도록 구성되고, 상기 제1 바이어스 전력은 상기 제2 바이어스 전력보다 작고, 상기 제2 두께는 상기 제1 두께보다 작은,
    반도체 처리 시스템.
  18. 반도체 처리 시스템으로서,
    에칭 챔버; 및
    명령어들을 저장하는 비일시적 컴퓨터 판독가능 매체
    를 포함하고,
    상기 명령어들은 프로세서에 의해 실행될 때 순환 에칭 방법이 상기 에칭 챔버에서 수행되게 하고, 상기 방법은,
    (A) 마스크 개구를 통해 기판을 순환적으로 에칭하기 전에, 마스크, 상기 마스크 개구를 정의하는, 상기 마스크의 측벽들, 및 상기 마스크 개구를 통해 노출된 상기 기판의 노출된 부분 위에 프리-에칭 보호 층을 컨포멀하게 증착하는 단계 ― 상기 프리-에칭 보호 층은 제1 두께로 증착됨 ―;
    제1 바이어스 전력을 상기 기판에 인가하는 단계; 및
    (B) (i) 상기 마스크의 상기 개구 내에 보호 층을 증착하고 ― 상기 보호 층은 제2 두께로 증착되고, 상기 제1 두께는 약 100nm 내지 약 300nm이고, 상기 제2 두께는 약 10nm 내지 약 30nm임 ―; (ⅱ) 상기 기판 상에 배치된 상기 보호 층의 일부를 통해 에칭하고, 상기 기판을 에칭하며; (ⅲ) 제2 바이어스 전력을 상기 기판에 인가하고 ― 상기 제1 바이어스 전력은 0.5W보다 작고, 상기 제2 바이어스 전력은 상기 제1 바이어스 전력보다 큼 ―; (ⅳ) 종료점에 도달할 때까지 (i), (ⅱ) 및 (ⅲ)을 반복함으로써, 상기 기판을 순환적으로 에칭하는 단계
    를 포함하는,
    반도체 처리 시스템.
  19. 제18 항에 있어서,
    상기 에칭 챔버의 내부 볼륨에 결합된 가스 소스를 더 포함하고, 상기 가스 소스는 탄소 함유 가스가 플라즈마와 반응될 때 상기 프리-에칭 보호 층을 형성하기 위해 상기 탄소 함유 가스를 유동시키도록 구성되는,
    반도체 처리 시스템.
  20. 제18 항에 있어서,
    바이어스 전력을 공급하도록 구성된 바이어스 전력 소스를 더 포함하고, 상기 보호 층은 상기 바이어스 전력이 0 와트일 때 형성되는,
    반도체 처리 시스템.
KR1020237009183A 2020-08-18 2020-08-18 프리-에칭 보호 층을 증착하는 방법 KR20230051285A (ko)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/CN2020/109777 WO2022036549A1 (en) 2020-08-18 2020-08-18 Method of depositing a pre-etch protective layer

Publications (1)

Publication Number Publication Date
KR20230051285A true KR20230051285A (ko) 2023-04-17

Family

ID=80269790

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020237009183A KR20230051285A (ko) 2020-08-18 2020-08-18 프리-에칭 보호 층을 증착하는 방법

Country Status (5)

Country Link
US (1) US11915940B2 (ko)
KR (1) KR20230051285A (ko)
CN (1) CN116235283A (ko)
TW (1) TWI836238B (ko)
WO (1) WO2022036549A1 (ko)

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6846746B2 (en) 2002-05-01 2005-01-25 Applied Materials, Inc. Method of smoothing a trench sidewall after a deep trench silicon etch process
US7105442B2 (en) * 2002-05-22 2006-09-12 Applied Materials, Inc. Ashable layers for reducing critical dimensions of integrated circuit features
US7074723B2 (en) 2002-08-02 2006-07-11 Applied Materials, Inc. Method of plasma etching a deeply recessed feature in a substrate using a plasma source gas modulated etchant system
US20040097077A1 (en) * 2002-11-15 2004-05-20 Applied Materials, Inc. Method and apparatus for etching a deep trench
US7829243B2 (en) * 2005-01-27 2010-11-09 Applied Materials, Inc. Method for plasma etching a chromium layer suitable for photomask fabrication
US7695632B2 (en) * 2005-05-31 2010-04-13 Lam Research Corporation Critical dimension reduction and roughness control
CN101054673B (zh) * 2006-04-14 2014-04-30 应用材料公司 利用保护性罩幕的光罩等离子体蚀刻法
TW200806567A (en) * 2006-07-26 2008-02-01 Touch Micro System Tech Method of deep etching
CN102007570B (zh) * 2007-12-21 2013-04-03 朗姆研究公司 用高蚀刻速率抗蚀剂掩膜进行蚀刻
US7772122B2 (en) * 2008-09-18 2010-08-10 Lam Research Corporation Sidewall forming processes
US20110217832A1 (en) 2009-09-30 2011-09-08 Digvijay Raorane Method of filling a deep trench in a substrate
US9318341B2 (en) 2010-12-20 2016-04-19 Applied Materials, Inc. Methods for etching a substrate
US8987140B2 (en) 2011-04-25 2015-03-24 Applied Materials, Inc. Methods for etching through-silicon vias with tunable profile angles
US8652969B2 (en) * 2011-10-26 2014-02-18 International Business Machines Corporation High aspect ratio and reduced undercut trench etch process for a semiconductor substrate
US8691698B2 (en) * 2012-02-08 2014-04-08 Lam Research Corporation Controlled gas mixing for smooth sidewall rapid alternating etch process
US10170324B2 (en) * 2014-12-04 2019-01-01 Lam Research Corporation Technique to tune sidewall passivation deposition conformality for high aspect ratio cylinder etch
US9543148B1 (en) * 2015-09-01 2017-01-10 Lam Research Corporation Mask shrink layer for high aspect ratio dielectric etch
US9892969B2 (en) * 2016-05-11 2018-02-13 Semiconductor Components Industries, Llc Process of forming an electronic device
US10347500B1 (en) * 2018-06-04 2019-07-09 Applied Materials, Inc. Device fabrication via pulsed plasma
WO2020215183A1 (en) 2019-04-22 2020-10-29 Applied Materials, Inc. Methods for etching a material layer for semiconductor applications

Also Published As

Publication number Publication date
TW202213519A (zh) 2022-04-01
US11915940B2 (en) 2024-02-27
WO2022036549A1 (en) 2022-02-24
US20220059359A1 (en) 2022-02-24
CN116235283A (zh) 2023-06-06
WO2022036549A8 (en) 2023-05-11
TWI836238B (zh) 2024-03-21

Similar Documents

Publication Publication Date Title
TWI757334B (zh) 準原子層蝕刻方法
JP7210538B2 (ja) 周期的な不動態化およびエッチングを使用する高アスペクト比の選択的横方向エッチング
TWI396938B (zh) 形成特徵於蝕刻層中之方法及裝置
TWI478234B (zh) 氮化矽膜之蝕刻方法
KR101111924B1 (ko) 이중층 레지스트 플라즈마 에칭 방법
JP2915807B2 (ja) 六弗化イオウ、臭化水素及び酸素を用いる珪化モリブデンのエッチング
US9287124B2 (en) Method of etching a boron doped carbon hardmask
TWI518771B (zh) Etching method
KR101399181B1 (ko) 플라즈마 프로세싱 시스템에 대한 마스크 언더컷 및 노치를최소화시키는 방법
TW200910423A (en) Etch process with controlled critical dimension shrink
JPH0758079A (ja) キセノンを用いたプラズマエッチング
JP2009530861A5 (ko)
TWI400752B (zh) 在基板中形成深溝槽之方法
JP2022027715A (ja) 金属酸化物のプラズマ支援エッチング
TW202105505A (zh) 電漿蝕刻製程
TWI605516B (zh) 含矽基板之蝕刻方法
TW201324611A (zh) 利用脈衝偏壓之蝕刻
KR20230051285A (ko) 프리-에칭 보호 층을 증착하는 방법
WO2020008703A1 (ja) プラズマ処理方法
JP5154260B2 (ja) ドライエッチング方法及びドライエッチング装置
CN105304480B (zh) 锗的干法刻蚀方法
JP2007036018A (ja) 半導体装置の製造方法
JP7339032B2 (ja) 基板処理方法および基板処理装置
JPH02156529A (ja) 半導体ウェーハの酸化物層傾斜エッチング方法
JP7482427B2 (ja) プラズマ処理方法