TWI605516B - 含矽基板之蝕刻方法 - Google Patents

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Description

含矽基板之蝕刻方法
本發明關於包括基板(如晶圓)蝕刻的半導體製造。
本專利申請案主張於2015年8月25日提出申請並題為「Method for Etching a Silicon-Containing Substrate」之美國臨時專利申請案第62/209,662號之優先權,其整體以參考文獻合併於此。
半導體工業中積體電路(IC)製造通常使用電漿處理以產生並協助從電漿處理室中的基板移除材料與沈積材料至該基板之必要的表面化學。電漿處理設備的範例包括用以在基板上沉積薄膜的電漿CVD(化學氣相沉積)設備、與用以自基板移除材料的電漿蝕刻設備,其可包括使用蝕刻遮罩以定義用以移除材料的位置。一般而言,這樣的電漿處理設備藉由使製程氣體流入處理室並將電子加熱至足以維持離子碰撞的能量於真空條件下形成電漿。再者,受熱的電子可能具有足以維持解離碰撞的能量,而因此將在預定條件(例如,腔室壓力、氣體流速等)下選擇特定一組氣體以產生適合在腔室內執行的特定製程(例如,其中材料自基板移除的蝕刻製程、或其中將材料添加至基板的沉積製程)之一群帶電物質及/或化學反應性物質。
執行矽的選擇性蝕刻通常藉由使用其中溴化氫(HBr)在特定製程氣體或製程氣體混合物中用作為蝕刻劑氣體(於其他氣體之中)的乾式、以電漿為基礎的蝕刻。在矽的蝕刻期間,氧通常存在於腔室中。HBr在矽蝕刻期間與氧反應,產生顯著數量之Six Bry Oz 或Six Bry 形式的非揮發性副產物。此含溴副產物累積在用以蝕刻的電漿處理室之腔壁上。累積的副產物隨後脫附至氣相並再沉積於正進行處理或蝕刻的基板上。此再沉積可能導致狹窄特徵部的阻塞、蝕刻輪廓失真、與高縱橫比下之有限蝕刻深度。
然而,本文技術提供用以在獨立蝕刻步驟之間蝕刻並移除副產物的腔室與基板清潔解決方案。這樣的技術包括使用基於氟化學的清潔步驟,其執行於單獨蝕刻步驟或分開的蝕刻步驟之間。這樣的技術可原位執行以提高效率。其它效益包括增加蝕刻深度/縱橫比、與防止包括與鄰近閘極物理接觸的蝕刻後缺陷等。
當然,如本文所述之不同步驟的討論次序已為清楚之目的呈現。 一般而言,這些步驟可依任何合適的次序執行。此外,雖本文不同特徵部、技術、構造等之任一者可在本揭露內容的不同地方討論,然欲使概念之任一者可彼此獨立或相互組合地執行。因此,本發明可以許多不同方式實施與查看。
應注意本發明內容部分並無指定本揭露內容或主張的發明之每一實施例及/或漸增的新穎實施態樣。取而代之,本發明內容僅提供不同實施例及相對應之勝過習知技術之新穎性重點的初步討論。對於本發明與實施例的附加細節及/或可行觀點,將導引讀者至以下進一步討論之本揭露內容的實施方式部分與對應圖式。
縱橫比相依的蝕刻限制亞10nm尺度的製程性能。例如,在較小節點蝕刻結構的限制係由於在蝕刻以移轉遮罩圖案期間之標的特徵部的物理阻礙。 當縱橫比增加且臨界尺寸變小時,如規格或如設計地蝕刻特徵部將變為更困難。
執行矽的選擇性蝕刻通常藉由使用其中溴化氫(HBr)在特定製程氣體中用作為蝕刻劑氣體(於其他氣體之中)的乾式、以電漿為基礎的蝕刻。在矽的蝕刻期間,氧通常存在於腔室中。HBr在矽的蝕刻期間與氧反應,產生顯著數量之Six Bry Oz 或Six Bry 形式的非揮發性副產物。此含溴副產物累積在用以蝕刻的電漿處理室的腔壁上。累積的副產物隨後脫附至氣相並再沉積於正進行處理或蝕刻的基板上。此再沉積可能導致狹窄特徵部的阻塞、蝕刻輪廓失真、與高縱橫比下之有限蝕刻深度。
圖1顯示待蝕刻的範例性基板段105。此基板段包括係用以在圖案移轉步驟期間遮蔽蝕刻劑的起伏圖案之硬遮罩110。硬遮罩110位於矽層112上。矽層112可包括一或更多埋入結構(如鰭式場效電晶體元件的鰭片117)。 開始蝕刻製程,其使用進料至其中放置基板的蝕刻室內的含溴或含氯製程氣體。隨後定向蝕刻製程根據以硬遮罩110所定義的圖案蝕刻矽層的第一部分。
圖2顯示蝕刻矽層112的第一部分的結果。應注意含溴(或含氯)副產物121沉積在腔壁120、與硬遮罩110及被蝕刻的結構上。副產物121的再沉積通常為等向性的,也因此更多的副產物材料累積在基板的頂表面上(在此方案中包括硬遮罩的頂端)。一些製造技術使用二段式蝕刻製程,尤其是當其揭露埋入結構時。此二段式蝕刻製程的範例性應用係:執行第一蝕刻製程以露出埋入結構之頂表面上的材料,並隨後執行自現未覆蓋的結構周圍清除材料的第二蝕刻製程。
使給定基板中的矽材料移除直到到達預定深度或揭露埋入結構的第一蝕刻製程通常稱為「主蝕刻」。在露出任何埋入的特徵部之後,這些特徵部可能需使圍繞其之材料移除。由於當殘餘材料被移除時,未覆蓋結構與底板表面將暴露至潛在具破壞性的蝕刻劑,故移除周圍的材料通常稱為「過蝕刻」。
在使用第一蝕刻製程的情形下,可任選地使用相對更具積極性或相對較少選擇性的蝕刻製程。對於第二蝕刻製程而言,有利的是使用對未覆蓋的結構材料與底板材料具有高選擇性的蝕刻化學品,因為當蝕刻劑作用以移除周圍的材料時,這些未覆蓋的結構材料與底板材料將於相對長的持續時間內暴露至蝕刻劑。不幸的是,這樣的過蝕刻步驟可能增加基板上的副產物再沉積。應注意:在即使不使用與主蝕刻所用之蝕刻參數相比不同的蝕刻參數之情形下,可能已有一些副產物自腔壁釋出並在基板上再沉積。換言之,即使對蝕刻步驟兩者使用高選擇性的化學品,亦將有副產物產生與再沉積,此在較小的臨界尺寸下係有問題的。
如上所述,隨著特徵部尺寸減小(如在10奈米節點以下),當副產物於基板表面(通常在遮罩層頂部)累積時,副產物再沉積可能足以部分或完全阻擋過蝕刻操作。圖3說明硬遮罩110之兩相鄰結構間橋接的副產物再沉積阻擋定向蝕刻劑的路徑。在更具體的範例中,當從基板蝕刻矽時,矽可能與溴結合、或與溴和氧結合,並在形成之後隨即沉積於腔壁上。此累積在腔壁上的含溴副產物隨後脫附至氣相並使其自身再沉積於如下所示之正進行處理的基板上。此再沉積可導致相對狹窄特徵部的阻塞、蝕刻輪廓失真、在高縱橫比下之有限蝕刻深度、及甚至完全地停止蝕刻。
然而,本文技術提供用以在獨立蝕刻步驟之間蝕刻並移除副產物的腔室與基板清潔解決方案。這樣的技術包括使用基於氟化學的清潔步驟並在單獨蝕刻步驟之間執行─其所有可原位執行以提高效率。其它效益包括增加蝕刻深度/縱橫比、與防止包括與鄰近閘極物理接觸的蝕刻後缺陷等。
在本文中,於單獨蝕刻步驟之間導入原位腔室清潔步驟可移除或減少SiBrO副產物。有各種可使用的含氟氣體。例如,可選擇使用CF4 。當施以能量時,CF4 以一或更多的形式解離而釋放一或更多原子氟離子。原子氟可隨即與Six Bry Oz (固體)反應而形成SiF,SiF為可自對應的電漿處理室泵出的氣體。再者,原子氟不傷害如塊體矽所覆蓋的鰭的結構。應注意於過蝕刻步驟期間累積的小部分副產物可能導致於基板上的再沉積,然此再沉積對於預防或阻礙過蝕刻步驟並不重要。
一實施例包括用於處理如電漿處理系統中的基板的方法。電漿處理系統在半導體製造中係眾所皆知的。這樣的系統通常包括可真空密封的腔室、用以支撐基板(如晶圓)的基板固持器、用以使氣體流入腔室的氣體輸送系統、與施以製程氣體能量以產生電漿之一或更多功率系統。基板固持器可連接至功率源以提供將離子定向拉向基板的電偏壓。排放系統自處理室移除揮發性粒子。
將基板放置在電漿處理系統的腔室中。 基板具有放置在含矽層或含鍺層上的遮罩層。遮罩層定義小於40奈米的開口。換言之,遮罩層的接觸開口或溝槽的寬度可小於40奈米。圖4說明範例性基板段。
執行第一蝕刻製程,其使用遮罩層作為蝕刻遮罩非等向性蝕刻含矽層的第一部分。此第一蝕刻製程使用由包括含溴氣體或含氯製程氣體的第一製程氣體所形成的電漿。應注意此第一蝕刻製程可包括多重子製程,其實質上為製程參數(改變氣體比例、壓力、內含氣體等)的調整。在第一蝕刻製程之前,最初可執行「突破」蝕刻以依需求移除遮罩層頂部上之任何自然的氧化物及/或矽。在一或更多第一蝕刻製程期間,可使用不同的壓力。例如,可調整壓力介於5毫托與50毫托、或更多、或更少之間。其他製程氣體可包括在輸送至電漿處理室的第一製程氣體中。這些氣體可包括氧氣、稀釋劑氣體、與惰性氣體(如氬氣等)。取決於特定蝕刻目標或製造規範,可使用不同比例的HBr。圖5顯示範例性結果。
在完成第一蝕刻製程之後執行腔室清潔步驟,其包括藉由使用由包括含氟製程氣體的第二製程氣體所形成的電漿移除腔壁殘餘物。腔壁殘餘物可包括來自第一蝕刻製程的產物。當基板放置在電漿處理系統的腔室中時執行腔室清潔步驟。移除腔壁殘餘物可包括移除Six Bry Oz ,儘管z可能為零或更大,其中x與y為非零(大於零)。應注意在一些實施例中的第一蝕刻製程可在使第二製程氣體流動之前完成。在其他實施例中,第二製程氣體(氣體混合物)可在第一蝕刻製程結束時導入,其後關閉製程氣體的流動。因此,在第一蝕刻製程與腔室清潔步驟之間可有重疊或完全停止。可執行腔室清潔步驟作為等向性蝕刻,使得原子氟可接觸腔壁上的副產物。圖6顯示範例性結果。
執行第二蝕刻製程,其使用遮罩層作為蝕刻遮罩、與使用由包括含溴氣體或含氯氣體的第三製程氣體(製程氣體混合物)所形成的電漿非等向性蝕刻含矽層的第二部分。第一蝕刻製程與第二蝕刻製程於基板中產生空間或定義的開口(如溝槽或洞),該空間或定義的開口具有從遮罩層頂端至含矽層第二部分的底部所計算之大於7.0的縱橫比值。藉由非限制性範例的方式,可從硬遮罩的頂端至鰭片結構的底部測量該縱橫比。圖7說明範例性結果。
在其它實施例中,執行非等向性蝕刻含矽層第一部分的第一蝕刻製程可包括蝕刻含矽層直到到達含矽層中之一或更多埋入結構。再者,含矽層中之一或更多埋入結構可包含鰭式場效電晶體結構的鰭片(係場效電晶體的鰭結構)。執行非等向性蝕刻含矽層第二部分的第二蝕刻製程可包括蝕刻含矽層的殘餘部分直到含矽層材料自鰭式場效電晶體元件的鰭片結構周圍移除。換言之,矽材料自鰭片周圍清除。
在其他實施例中,第二製程氣體可包括含氧氣體。執行腔室清潔步驟可包括在來自第一蝕刻製程之已暴露的含矽層之暴露的垂直表面上形成氧化層。此可有益於預防來自第一蝕刻製程產生的矽側壁彎曲。取決於蝕刻參數與基板構造,來自以氟為基礎的電漿產物可沿被蝕刻結構的側壁移除矽材料。橫剖面圖可顯示側壁的彎曲或弧線。由於這樣的彎曲可能使結構減弱並導致圖案崩塌與元件故障,故此為非期望的。然而,添加氧至第二製程氣體可使氧化物層形成在暴露的側壁上。此氧化物層於清潔製程期間內保護矽側壁。實施例可包括藉由在腔室清潔步驟期間控制碳對氟的比例而控制正進行蝕刻的特徵部之臨界尺寸。藉由添加氧至第二製程氣體而改變碳對氟的比例可起到減少彎曲以改善輪廓的功效。當CF4 與O2 反應時,因碳原子可被O2 消耗或與氧反應,故有更多的游離氟。在更多的氟之情況下,有更多的聚合物被破壞,此代表更有效的清潔。
在一些實施例中,腔室清潔步驟在第一蝕刻製程完成後執行,且第二蝕刻製程在腔室清潔步驟完成後執行。在其他實施例中可有不同製程的重疊。在一些實施例中,執行第二蝕刻製程包括使電漿維持在與第一蝕刻製程相比之更大的電漿壓力。在其他實施例中,第二蝕刻製程的電漿壓力可相似於第一蝕刻製程的電漿壓力。在一些實施例中,可循環執行第一蝕刻製程、執行腔室清潔步驟、與執行第二蝕刻製程的步驟,直到已蝕刻至含矽層之預定深度。在完成蝕刻、清潔、與第二蝕刻步驟之後,可在基板上繼續進一步的處理(像是濕式清潔以移除硬遮罩)。
在先前描述中,已提出特定細節,像是處理系統的特定幾何結構與在其中所用的各種元件和製程的描述。然而,應理解本文技術可在偏離這些特定細節的其他實施例中實現,且這樣的細節係為說明而非限制的目的。在此揭露的實施例已參照附圖描述。類似地,為解釋之目的,提出特定數字、材料、及構造以提供徹底了解。然而,實施例可在缺少這樣的特定細節下實現。具有實質相同功能結構的元件以相同的參考符號表示,並因此省略任何冗餘的描述。
各種技術已描述成複數分立操作以協助各種實施例的理解。描述的次序不應被理解成暗示這些操作必定為次序相依。尤其,這些操作不需以呈現之次序執行。所述之操作可依不同於所述實施例中的次序而執行。於其他的實施例中,可執行各種附加操作及/或省略所描述的操作。
如同在此所用之「基板」或「目標基板」通常指依據本發明正進行製程之物件。基板可包括元件(尤其是半導體或其他電子元件)之任何材料的部分或結構,並且可例如為基礎基板結構(像是半導體晶圓)、初縮遮罩、或基礎基板結構上或覆蓋其該基礎基板結構之疊層(例如薄膜)。因此,不欲使基板受限於任何特定的基礎結構、底層或覆蓋層、圖案化或未圖案化,而是設想到包括任何這樣的疊層或基礎結構、及疊層及/或基礎結構之任何組合。描述可參照特定的基板樣式,但這僅為說明性目的。
本領域之技術人員應理解可對以上說明的技術操作做出許多變化,而仍達到本發明之相同目的。欲使這樣的變化由本揭露內容的範疇所覆蓋。 因此,不欲使本發明實施例的先前描述係限制性的。相反,對本發明實施例的任何限制將在以下申請專利範圍中呈現。
105‧‧‧基板段 110‧‧‧硬遮罩 112‧‧‧矽層 117‧‧‧鰭片 120‧‧‧腔壁 121‧‧‧副產物
參考結合附圖所考慮的以下詳細描述,本發明各種實施例及許多其伴隨的優點之更完整的瞭解將顯而易見。附圖未必按比例繪製,而將重點放在說明特徵、原理、與概念。
圖1為待處理的範例性基板段的橫剖面示意圖。
圖2為顯示累績的副產物之範例性基板段的橫剖面示意圖。
圖3為顯示累績的副產物之範例性基板段的橫剖面示意圖。
圖4為顯示依據本文所揭實施例的流程之範例性基板段的橫剖面示意圖。
圖5為顯示依據本文所揭實施例的流程之範例性基板段的橫剖面示意圖。
圖6為顯示依據本文所揭實施例的流程之範例性基板段的橫剖面示意圖。
圖7為顯示依據本文所揭實施例的流程之範例性基板段的橫剖面示意圖。
105‧‧‧基板段
110‧‧‧硬遮罩
112‧‧‧矽層

Claims (20)

  1. 一種處理基板的方法,包含:將一基板定位在一電漿處理系統之腔室中,該基板具有定位在一含矽層上之一遮罩層,該遮罩層定義小於40奈米之開口;執行一第一蝕刻製程,該第一蝕刻製程藉由使用該遮罩層作為一蝕刻遮罩、並使用由包括一含溴氣體或一含氯製程氣體之一第一製程氣體所形成的電漿非等向性蝕刻該含矽層的一第一部分;執行一腔室清潔步驟,該腔室清潔步驟包含藉由使用由包括一含氟製程氣體之一第二製程氣體所形成的電漿移除腔壁殘餘物,該腔壁殘餘物包括來自該第一蝕刻製程的產物,當該基板定位在該電漿處理系統之腔室中時執行該腔室清潔步驟;及執行一第二蝕刻製程,該第二蝕刻製程藉由使用該遮罩層作為一蝕刻遮罩、並使用由包括一含溴氣體或一含氯氣體之一第三製程氣體所形成的電漿非等向性蝕刻該含矽層的一第二部分,其中該第一蝕刻製程與該第二蝕刻製程於該基板中產生一空間,該空間具有從該遮罩層之頂端至該含矽層之該第二部分的底部所計算之大於7.0的縱橫比值。
  2. 如申請專利範圍第1項之處理基板的方法,其中執行非等向性蝕刻該含矽層之該第一部分之該第一蝕刻製程包含:蝕刻該含矽層直到到達該含矽層中之一或更多埋入結構。
  3. 如申請專利範圍第2項之處理基板的方法,其中該含矽層中之該一或更多埋入結構包含一鰭式場效電晶體結構之一鰭片。
  4. 如申請專利範圍第3項之處理基板的方法,其中執行非等向性蝕刻該含矽層之該第二部分之該第二蝕刻製程包含:蝕刻該含矽層之一殘餘部分,直到該含矽層之該殘餘部分自該鰭式場效電晶體結構之鰭片的周圍移除。
  5. 如申請專利範圍第1項之處理基板的方法,其中執行該腔室清潔步驟包括使用包括一含氧氣體之該第二製程氣體。
  6. 如申請專利範圍第5項之處理基板的方法,其中執行該腔室清潔步驟包括在來自該第一蝕刻製程之已暴露的含矽層之暴露的垂直表面上形成一氧化層。
  7. 如申請專利範圍第1項之處理基板的方法,其中移除該腔壁殘餘物包括移除SixBryOz或SixClyOz,其中x與y係非零。
  8. 如申請專利範圍第7項之處理基板的方法,更包含藉由在該腔室清潔步驟期間控制碳對氟之一比例而控制正進行蝕刻的特徵部之一臨界尺寸。
  9. 如申請專利範圍第1項之處理基板的方法,其中該腔室清潔步驟於該第一蝕刻製程完成後執行,且其中該第二蝕刻製程於該腔室清潔步驟完成後執行。
  10. 如申請專利範圍第1項之處理基板的方法,其中執行該第二蝕刻製程包括使電漿維持在比該第一蝕刻製程更大的電漿壓力。
  11. 如申請專利範圍第1項之處理基板的方法,其中使執行該第一蝕刻製程、執行該腔室清潔步驟、與執行該第二蝕刻製程的步驟循環,直到已蝕刻該含矽層之一預定深度。
  12. 一種處理基板的方法,包含: 將一基板定位在一電漿處理系統之腔室中,該基板具有定位在一含鍺層上之一遮罩層,該遮罩層定義小於40奈米之開口;執行一第一蝕刻製程,該第一蝕刻製程藉由使用該遮罩層作為一蝕刻遮罩、與使用由包括一含溴氣體或一含氯製程氣體之一第一製程氣體所形成的電漿非等向性蝕刻該含鍺層的一第一部分;執行一腔室清潔步驟,該腔室清潔步驟包含藉由使用由包括一含氟製程氣體之一第二製程氣體所形成的電漿移除腔壁殘餘物,該殘餘物包括來自該第一蝕刻製程的產物,當該基板定位在該電漿處理系統之腔室中時執行該腔室清潔步驟;及執行一第二蝕刻製程,該第二蝕刻製程藉由使用該遮罩層作為一蝕刻遮罩、與使用由包括一含溴氣體或一含氯氣體所形成之一第三製程氣體的電漿非等向性蝕刻該含鍺層之一第二部分,其中該第一蝕刻製程與該第二蝕刻製程於該基板中產生一空間,該空間具有從該遮罩層之一頂端至該含鍺層之該第二部分之一底部所計算之大於7.0的縱橫比值。
  13. 如申請專利範圍第12項之處理基板的方法,其中執行非等向性蝕刻該含鍺層之該第一部分之該第一蝕刻製程包含:蝕刻該含鍺層直到到達該含鍺層中之一或更多埋入結構。
  14. 如申請專利範圍第13項之處理基板的方法,其中該含鍺層中之該一或更多埋入結構包含一鰭式場效電晶體結構之一鰭片。
  15. 如申請專利範圍第14項之處理基板的方法,其中執行非等向性蝕刻該含鍺層之該第二部分之該第二蝕刻製程包含:蝕刻該含鍺層之一殘餘部分,直到該含鍺層之該殘餘部分自該鰭式場效電晶體結構之鰭片的周圍移除。
  16. 如申請專利範圍第12項之處理基板的方法,其中執行該腔室清潔步驟包括使用包括一含氧氣體之該第二製程氣體。
  17. 如申請專利範圍第16項之處理基板的方法,其中執行該腔室清潔步驟包括在來自該第一蝕刻製程之已暴露的含鍺層之暴露的垂直表面上形成一氧化層。
  18. 如申請專利範圍第12項之處理基板的方法,其中使執行該第一蝕刻製程、執行該腔室清潔步驟、與執行該第二蝕刻製程的步驟循環,直到已蝕刻該含鍺層之一預定深度。
  19. 如申請專利範圍第12項之處理基板的方法,更包含藉由在該腔室清潔步驟期間控制碳對氟之一比例而控制正進行蝕刻的特徵部之一臨界尺寸。
  20. 如申請專利範圍第12項之處理基板的方法,其中移除該腔壁殘餘物包括移除GexBryOz或GexClyOz,其中x與y係非零。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI759732B (zh) * 2019-06-21 2022-04-01 日商日立全球先端科技股份有限公司 電漿處理方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150371889A1 (en) * 2014-06-20 2015-12-24 Applied Materials, Inc. Methods for shallow trench isolation formation in a silicon germanium layer
CN112840039A (zh) * 2018-10-05 2021-05-25 朗姆研究公司 处理室表面移除金属污染物
CN113539818B (zh) * 2021-07-16 2024-05-03 长鑫存储技术有限公司 半导体结构的制造方法及半导体器件蚀刻设备

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5201993A (en) * 1989-07-20 1993-04-13 Micron Technology, Inc. Anisotropic etch method
JPH08319586A (ja) * 1995-05-24 1996-12-03 Nec Yamagata Ltd 真空処理装置のクリーニング方法
US6136211A (en) * 1997-11-12 2000-10-24 Applied Materials, Inc. Self-cleaning etch process
US6322714B1 (en) * 1997-11-12 2001-11-27 Applied Materials Inc. Process for etching silicon-containing material on substrates
CN100336180C (zh) 2001-06-22 2007-09-05 东京毅力科创株式会社 干蚀刻方法
US6897155B2 (en) * 2002-08-14 2005-05-24 Applied Materials, Inc. Method for etching high-aspect-ratio features
TW552671B (en) 2002-08-19 2003-09-11 Taiwan Semiconductor Mfg Formation method of shallow trench isolation structure with Si/SiGe substrate
US20080286978A1 (en) * 2007-05-17 2008-11-20 Rong Chen Etching and passivating for high aspect ratio features
JP5450187B2 (ja) * 2010-03-16 2014-03-26 株式会社日立ハイテクノロジーズ プラズマ処理装置およびプラズマ処理方法
JP5698558B2 (ja) 2011-02-21 2015-04-08 東京エレクトロン株式会社 基板処理方法及び記憶媒体
WO2013008878A1 (ja) * 2011-07-13 2013-01-17 東京エレクトロン株式会社 エッチング方法及び装置
JP2013131587A (ja) * 2011-12-21 2013-07-04 Hitachi High-Technologies Corp プラズマ処理方法
US8513078B2 (en) * 2011-12-22 2013-08-20 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for fabricating fin devices
US8993414B2 (en) * 2012-07-13 2015-03-31 Applied Materials, Inc. Laser scribing and plasma etch for high die break strength and clean sidewall

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI759732B (zh) * 2019-06-21 2022-04-01 日商日立全球先端科技股份有限公司 電漿處理方法

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