KR101399181B1 - 플라즈마 프로세싱 시스템에 대한 마스크 언더컷 및 노치를최소화시키는 방법 - Google Patents

플라즈마 프로세싱 시스템에 대한 마스크 언더컷 및 노치를최소화시키는 방법 Download PDF

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Abstract

플라즈마 프로세싱 챔버 내의 저부 전극 상에 성막되는, 기판의 실리콘층을 에칭하는 방법. 이 방법은 실리콘층의 적어도 70 퍼센트가 에칭될 때까지 메인 에칭 단계를 수행하는 것을 포함한다. 이 방법은 또한, 제 1, 제 2, 및 제 3 프로세스 단계들을 포함하는, 오버에칭 단계를 포함한다. 제 1 프로세스 단계는 제 1 프로세스 레시피를 이용하고, 제 2 프로세스 단계는 제 2 프로세스 레시피를 이용하며, 제 3 프로세스 단계는 제 3 프로세스 레시피를 이용한다. 제 2 프로세스 레시피는 제 1 프로세스 레시피에서 사용된 제 1 저부 바이어스 전압 레벨 및 제 3 프로세스 레시피에서 사용된 제 3 저부 바이어스 전압 레벨보다 높은 저부 전극에 인가된 제 2 저부 바이어스 전압 레벨을 사용한다. 제 1, 제 2, 및 제 3 프로세스 단계들은 실리콘층이 에칭될 때까지 복수의 횟수로 교호된다.
실리콘층, 에칭, 언더컷, 노치

Description

플라즈마 프로세싱 시스템에 대한 마스크 언더컷 및 노치를 최소화시키는 방법{METHODS FOR MINIMIZING MASK UNDERCUTS AND NOTCHES FOR PLASMA PROCESSING SYSTEM}
발명의 배경
플라즈마 프로세싱에서의 진보는 반도체 산업에서의 성장을 제공해 왔다. 플라즈마 프로세싱 시스템의 사용으로, 기판들은, 마이크로 전기-기계 시스템 (MEMS) 디바이스와 같은, 다양한 디바이스로 변형될 수도 있다. 기판은, 재료가, 트렌치들, 비아 (via), 및 다른 피처 (feature) 를 그 상부에 형성하기 위해서, 기판 표면 상에 성막되고 기판 표면 상의 사전 규정된 영역들로부터 선택적으로 제거 (에칭) 되는 일련의 동작들로 프로세싱된다.
예를 들어, 절연층 및 실리콘층을 가진 실리콘 기판이 SF6, NF3, 및/또는 CF4 와 같은 플루오르계 기체들을 사용해서 에칭되는 상황을 고려한다. 실리콘층은 에칭을 위해 이용가능한 영역을 규정하는 (하드 또는 레지스트 마스크와 같은) 마스크를 가질 수도 있다. 트렌치는 마스크에 의해서 커버되지 않는 실리콘층의 영역으로의 수직 에칭 동안 형성될 수도 있다. 실리콘층이 에칭됨에 따라서, 측면 에칭은 트렌치의 측벽들 중 어느 하나의 측상에 의도치않게 발생할 수도 있는데, 이것은 하나 이상의 마스크 언더컷 (mask undercut) 이 형성되게 한다. 여기에서 논의되는 바와 같이, 마스크 언더컷은 트렌치, 비아등의 측벽이 마스크 밑에서 언더컷될 때 발생하는 상태를 말한다.
상술한 에칭은 절연층에 도달될 때 느려지는 경향이 있다. 당업자는 플루오르계 기체가, 유기 및/또는 무기 재료로부터 형성된 유전체일 수도 있는, 절연층들의 덜 효과적인 에천트라는 것을 인지하고 있다. 따라서, 플루오르계 에천트가 절연층에 도달할 때, 더 깊은 측면 에칭이 절연층과 실리콘층의 교차점에 발생되고, 이것은 저부 트렌치들의 측벽들에 노치들이 형성되게 한다. 여기에서 논의되는 바와 같이, 노치는 절연층에서의 또는 절연층 근처의 실리콘층의 벽으로의 언더컷을 말한다.
설명을 용이하게 하기 위해서, 도 1 은 마스크 언더컷 및 노치를 지닌 실리콘 기판의 예를 도시한다. 기판 (100) 은 실리콘 기저층 (102) 을 포함할 수도 있다. 절연층 (104) 은, 마스크층 (108) 아래에 배치될 수도 있는, 실리콘층 (106) 아래에 배치된다. 실리콘층 (106) 을 에칭하기 위해서, 플루오르계 기체가 사용되어 트렌치 (110) 를 형성할 수도 있다. 실리콘층 (106) 이 에칭될 때, 측면 에칭이 트렌치 (110) 의 측벽들 (112 및 114) 상에 발생하여 마스크 언더컷 (116 및 118) 을 야기할 수도 있다.
또한, 절연층 (104) 에 도달할 때, 플루오르계 기체들은 트렌치 (110) 의 측벽들 (112 및 114) 의 더 깊은 측면 에칭을 야기하여 실리콘층 (106) 으로의 노치 (120 및 122) 를 생성하게 할 수도 있다. 상술한 바와 같이, 실리콘을 에칭하는 데 사용되는 플루오르계 기체 혼합물은 절연층의 덜 효과적인 에천트이며, 그 에천트는 플루오르계 기체들이 트렌치 (110) 의 측벽들 (112 및 114) 의 많은 부분을 에칭하게 하여, 노치들이 실리콘층 (106) 내에 형성되게 할 수도 있다.
마스크 언더컷 및 노치는, 마스크 언더컷 및 노치 양자 모두가 마이크로 전기-기계 시스템 (MEMS) 디바이스와 같은 최종 제품에서의 신뢰도 저하를 유발하고 또는 산출 손실을 야기할 수도 있기 때문에 바람직하지 않다. 몇몇 제조 회사들은 마스크의 사이즈를 증가시킴으로써 마스크 언더컷의 영향을 제어하려고 시도한다. 마스크 언더컷의 사이즈를 경험적으로 결정함으로써, 제조 회사들은 마스크의 사이즈를 증가시킴으로써 마스크 언더컷을 보상할 수도 있고, 결과적으로 더 나은 품질 디바이스를 생성할 수도 있다. 하지만, 더 큰 마스크는 보통 더 적은 디바이스가 기판으로부터 형성되게 하고, 따라서 비용이 상승된다.
다른 제조 회사들은 저 주파수 플라즈마 시스템을 사용함으로써 마스크 언더컷 및 노치를 제어하도록 시도한다. 마스크 언더컷 및 노치가 고 주파수 및 저 주파수 플라즈마 시스템 모두에서 발생할 수도 있지만, 당업자는 측면 에칭 컴포넌트가 고 주파수 플라즈마 시스템에서 제어하는 것이 더욱 어려워서, 더 많고/많거나 더 깊은 마스크 언더컷 및 노치를 발생시킬 수도 있다는 것을 인지하고 있다. 몇몇 예에서, 노치가 실리콘층을 너무 많이 언더컷하면, 다른 디바이스 피처들이 손상될 수도 있다. 일 예에서, 노치들 (124 및 126) 이 함께 결합하여, 흠결있는 디바이스를 초래할 수도 있는 브레이크스로우 (breakthrough)(128) 를 형성한다. 따라서, 몇몇 제조 회사들은, 저 주파수 플라즈마 시스템으로 다시 복귀함으로써, 측면 에칭 컴포넌트의 제어를 획득하기 위해서, 고 주파수 플라즈마 시스 템을 통한 더 빠른 에칭기로서의 이점을 희생하였다.
실리콘 반도체 산업은 매우 경쟁적인 시장이기 때문에, 제조 회사들은 마스크 언더컷 및 노치 문제를 해결하기 위한 더욱 확실한 해결 방법을 구하고 있다.
발명의 요약
일 실시형태에서, 본 발명은 플라즈마 프로세싱 챔버에서, 실리콘층을 그 위에 가진 기판을 에칭하는 방법에 관한 것이다. 플라즈마 프로세싱 챔버는 저부 전극 및 에칭 동안 저부 전극 상에 배치되는 기판을 가진다. 이 방법은 메인 에칭 단계를 수행하는 단계를 포함한다. 이 방법은 실리콘층으로의 사전 규정된 에칭 깊이가 달성될 때 메인 에칭 단계를 종료하는 단계를 또한 포함한다. 사전 규정된 에칭 깊이는 실리콘층의 두께의 적어도 70 퍼센트이다. 이 방법은 또한 오버에칭 단계를 수행하는 단계를 포함한다. 오버에칭 단계는 제 1 프로세스 단계, 제 2 프로세스 단계, 및 제 3 프로세스 단계를 포함한다. 제 1 프로세스 단계는 제 1 프로세스 레시피를 이용한다. 제 2 프로세스 단계는 제 2 프로세스 레시피를 이용한다. 제 3 프로세스 단계는 제 3 프로세스 레시피를 이용한다. 제 1 프로세스 레시피는 저부 전극에 인가된 제 1 저부 바이어스 전압 레벨을 사용하여 수행하도록 구성된다. 제 2 프로세스 레시피는 제 1 저부 바이어스 전압 레벨보다 높은 저부 전극에 인가된 제 2 저부 바이어스 전압 레벨을 사용하여 수행하도록 구성된다. 제 3 프로세스 레시피는 제 2 저부 바이어스 전압 레벨보다 낮은 저부 전극에 인가된 제 3 저부 바이어스 전압 레벨을 사용해서 수행하도록 구성된다. 제 1 프로세스 단계, 제 2 프로세스 단계, 및 제 3 프로 세스 단계는 복수회 교대로 수행된다. 이 방법은 또한 실리콘층이 에칭된 후에 오버에칭 단계를 종료하는 단계를 포함한다.
다른 실시형태에서, 본 발명은 플라즈마 프로세싱 챔버에서, 실리콘층을 그 위에 가진 기판을 에칭하는 방법에 관한 것이다. 저부 전극 및 기판을 가진 플라즈마 프로세싱 챔버는 에칭 동안 저부 전극 상에 배치된다. 이 방법은 메인 에칭 단계를 수행하는 단계를 포함한다. 이 방법은 또한 실리콘층으로의 사전 규정된 에칭 깊이가 달성될 때 메인 에칭 단계를 종료하는 단계를 포함한다. 사전 규정된 에칭 깊이는 실리콘층의 두께의 적어도 70 퍼센트이다. 이 방법은 오버에칭 단계를 수행하는 단계를 더 포함한다. 오버에칭 단계는 제 1 프로세스 단계, 제 2 프로세스 단계 및 제 3 프로세스 단계를 포함한다. 제 1 프로세스 단계는 제 1 프로세스 레시피를 이용한다. 제 2 프로세스 단계는 제 2 프로세스 레시피를 이용한다. 제 3 프로세스 단계는 제 3 프로세스 레시피를 이용한다. 제 2 프로세스 레시피는 제 1 프로세스 레시피 또는 제 3 프로세스 레시피 중 하나보다 실리콘층으로부터 더 많은 실리콘 재료를 제거하도록 구성된다. 제 1 프로세스 단계, 제 2 프로세스 단계, 및 제 3 프로세스 단계는 복수회 교대로 수행된다. 이 방법은 또한 실리콘층이 에칭된 후에 오버에칭 단계를 종료하는 단계를 포함한다.
본 발명의 이러한 및 다른 특징들은 본 발명의 상세한 설명 및 다음의 도면을 참조하여 이하에서 보다 상세히 설명될 것이다.
도면의 간단한 설명
본 발명은 첨부하는 도면에서 제한하는 것이 아니라 단지 예시로서 도시되며, 유사한 참조 부호는 유사한 엘리먼트를 나타낸다.
도 1 은 마스크 언더컷 및 노치를 가진 실리콘 기판의 일 예를 도시한다.
도 2 는 일 실시형태에서, 임계 치수 제어 프로세스 (CDCP : critical dimension control process) 에 대한 단계들을 나타내는 단순한 플로우차트를 도시한다.
도 3 은 일 실시형태에서, 플라즈마 프로세싱 시스템에서의 프로세스 이전에 실리콘 기판의 일 예의 단순 도면을 도시한다.
도 4 는 일 실시형태에서, 메인 에칭 단계 동안 실리콘 기판을 도시한다.
도 5 는 일 실시형태에서, 폴리머 형성 기체 혼합물의 층을 지닌 실리콘 기판을 도시한다.
도 6 은 일 실시형태에서, 제 2 에칭 하부단계 후의 실리콘 기판을 도시한다.
도 7 은 일 실시형태에서, 산소계 기체 혼합물의 층을 지닌 실리콘 기판을 도시한다.
도 8a 는 일 실시형태에서, CDCP 후에 마스크 언더컷 및 노치가 크게 감소된 실리콘 기판을 도시한다.
도 8b 는 일 실시형태에서, CDCP 후에 마스크 언더컷 및 노치가 실질적으로 제거된 실리콘 기판을 도시한다.
실시형태들의 상세한 설명
본 발명은 첨부한 도면에서 도시된 바와 같이 몇몇 실시형태들을 참조하여 이제 상세히 설명될 것이다. 다음의 설명에서, 많은 특정 상세들은 본 발명의 완벽한 이해를 제공하기 위해서 설명된다. 하지만, 당업자에게는 이러한 특정 상세들의 전부 또는 일부 없이도 실시될 수도 있음이 명백할 것이다. 다른 예들에서, 널리 공지된 프로세스 단계들 및/또는 구조들은 본 발명을 불필요하게 모호하게 하지 않기 위해 상세히 설명되지는 않을 것이다.
방법들 및 기술들을 포함하는, 다양한 실시형태들이 이하에서 설명된다. 본 발명은, 본 발명의 실시형태들을 수행하는 컴퓨터 판독가능 명령들이 저장되는 컴퓨터 판독가능 매체를 포함하는 제품을 또한 커버할 수도 있다. 컴퓨터 판독가능 매체는 예를 들어, 컴퓨터 판독가능 코드를 저장하기 위한 반도체, 자기적, 광학-자기적, 광학적 또는 다른 형태의 컴퓨터 판독가능 매체를 포함할 수도 있다. 또한, 본 발명은 또한 본 발명의 실시형태들을 실시하는 장치들을 또한 커버할 수도 있다. 그러한 장치는 본 발명의 실시형태들에 속하는 태스크를 수행하기 위해서 전용되며 및/또는 프로그래밍가능한 회로를 포함할 수도 있다. 그러한 장치의 예들은 적절하게 프로그래밍될 때 범용 컴퓨터 및/또는 전용 컴퓨팅 디바이스를 포함하며 본 발명의 실시형태들에 속하는 다양한 태스크에 적합한 컴퓨터/컴퓨팅 디바이스 및 전용/프로그래밍가능 회로의 조합을 포함할 수도 있다.
본 발명의 실시형태들에 따라서, 플라즈마 프로세싱 시스템에서 반도체 디바이스들을 형성하기 위해서 기판을 프로세싱하는 방법이 제공된다. 본 발명의 실시형태들은 에칭 프로세스가 측면 에칭 컴포넌트를 실질적으로 감소시켜서, 마스 크 언더컷 및 노치들의 감소를 초래하도록 조작될 수도 있는 임계 치수 제어 프로세스 (CDCP) 에 관한 것이다.
이 문서에서, 다양한 구현형태들이 고 주파수 플라즈마 시스템을 사용하여 설명될 수도 있다. 하지만, 본 발명은 고 주파수 플라즈마 시스템에 제한되지는 않으며, 저 주파수 플라즈마 시스템을 포함하는 다른 플라즈마 시스템에서 사용될 수도 있다. 여기에서 설명되는 바와 같이, 고 주파수는 13.56 메가헤르즈 이상의 저부 RF 주파수를 말한다. 또한, 여기에서 설명되는 바와 같이, 저 주파수는 13.56 메가헤르즈 미만, 보다 바람직하게는 약 50 내지 약 900 킬로헤르즈의 저부 RF 주파수를 말한다.
또한, 이 문서에서, 다양한 구현형태들이 기판 상에서 에칭될 수도 있는 패턴의 타입의 예로서 트렌치를 사용하여 설명될 수도 있다. 하지만, 본 발명은 트렌치에 제한되지는 않으며, 비아를 포함하는 다른 기판 패턴들을 에칭하는 데 사용될 수도 있다.
본 발명의 실시형태들은 실리콘층을 에칭할 때 2 개의 플라즈마 프로세스 단계들, 메인 에칭 단계 및 오버에칭 단계를 포함한다. 메인 에칭 단계에서, 실리콘층은 비교적 빠른 에칭 레이트에서 에칭될 수도 있다. 빠른 레이트에서 에칭함으로써, 실리콘층의 측벽에서 발생할 수도 있는 언더컷팅의 양은 크게 감소될 수도 있다. 또한, 더 빠른 에칭 레이트로부터 더 균일한 에칭이 초래될 수도 있다.
메인 에칭 단계는 많은 중간 하부단계들을 포함할 수도 있다. 일 실시형태들에서, 메인 에칭 단계는 제 1 성막 하부단계 및 제 1 에칭 하부단계를 교호하는 것을 포함할 수도 있다. 제 1 성막 하부단계에서, 폴리머 형성 기체가 사용되며, 그것에 의해서 측벽 및 수평 표면의 패시베이션 (passivation) 을 초래할 수도 있다. 제 1 에칭 하부단계에서, 플루오르계 기체가 실리콘층을 에칭하기 위해서 사용될 수도 있다. 제 1 성막 및 제 1 에칭 하부단계들이 제 1 성막 단계의 패시베이션 레이트보다 더 큰 제 1 에칭 하부단계의 제거 레이트로 교호될 수도 있다.
임계점 (예를 들어, 일 실시형태에서는 실리콘층의 대략 나머지 10 %) 에 도달한 경우, 에칭은 메인 에칭 단계에서 오버에칭 단계로 스위칭함으로써 더 느린 레이트에서 수행될 수도 있다. 일 실시형태에서, 오버에칭 단계는 3 개의 하부단계들: 제 2 성막 하부단계, 제 2 에칭 하부단계, 및 제 3 성막 하부단계를 포함할 수도 있다.
제 2 성막 하부단계에서, 폴리머 형성 기체 혼합물이 사전 결정된 시간 기간 동안 제 1 저부 바이어스 전압 레벨에서 폴리머를 성막시키기 위해서 사용될 수도 있다. 그 후, 제 2 에칭 하부단계가 수행되어, 그것에 의해서 사전 결정된 시간 기간에서 제 2 상위 저부 바이어스 전압 레벨에서 실리콘층이 에칭되도록 하게 한다. 일 실시형태에서, 제 2 에칭 하부단계에 대한 기체 혼합물은 임의의 에천트일 수도 있지만, 플루오르계 기체 혼합물이 바람직하다. 제 2 에칭 하부단계가 종료되면, 제 3 성막 하부단계가 수행될 수도 있다. 제 3 성막 하부단계에서, 산소계 기체 혼합물이 실리콘을 산화시키고 사전 결정된 시간 기간 동안 제 3 저부 바이어스 전압 레벨에서 실리콘층 상에 얇은 SiOx 를 형성하기 위해서 사용될 수도 있다. 제 3 하부단계는 제 2 성막 하부단계에 대한 저부 바이어스 전압 레벨보다 높은 제 2 에칭 하부단계에 대한 저부 바이어스 전압 레벨로 교호된다. 종래 기술에서, 제 2 에칭 하부단계 및 제 3 성막 하부단계가 결합될 수도 있다. 하지만, 에칭 및 산화 단계를 분리함으로써, 측면 에칭 컴포넌트에 대한 더 좋은 제어가 제공될 수도 있다.
본 발명의 실시형태들의 특징 및 이점이 이어지는 설명 및 도면을 참조하여 더 잘 이해될 것이다. 도 2 는 일 실시형태에서, 임계 치수 제어 프로세스 (CDCP) 에 대한 단순한 플로우차트 도시 단계들을 도시한다. 도 2 는 도 3, 4, 5, 6, 7, 8a 및 8b 를 참조하여 설명된다. CDCP 는 기판의 실리콘층을 에칭하기 위해서 사용될 수도 있다. 기판은 플라즈마 프로세싱 챔버 내의 저부 전극 상에 배치될 수도 있다. 제 1 단계 (202) 에서, 실리콘층을 갖는 기판이 제공된다. 실리콘층은 절연층 상으로 배치될 수도 있다. 일 실시형태에서, CDCP 는 2 단계 프로세스 : 메인 에칭 단계 및 오버에칭 단계를 포함할 수도 있다.
도 3 은 일 실시형태에서, Lam Research Corporation of Fremont, California 에 의해서 사용가능한 LAM 9400 DSiETM 시스템과 같은, 플라즈마 프로세싱 시스템에서 프로세싱되기 전에, 실리콘 기판의 예의 단순한 도면을 도시한다. 실리콘 기판 (300) 은 실리콘 기저층 (302), 절연층 (304), 실리콘층 (306) 및 마스크 (308) 를 포함할 수도 있다. 일 실시형태에서, 마스크 (308) 는 하드 마스크 및 레지스트 마스크를 포함할 수도 있지만 그에 국한되지는 않는다. 폴리실리콘, 에피택셜 실리콘 및 단결정과 같은 실리콘층 (306) 이 디바이스 요구사항에 의존하며 다양한 두께일 수도 있다. 절연층 (304) 상에서 실리콘층 (306) 내에 형성된 트렌치들은 실리콘 기판 (300) 상에 디바이스 구조를 형성하기 위해서 에칭될 수도 있다. 절연층 (304) 은 유기 및/또는 무기 재료들로부터 형성된 유전체일 수도 있다. 절연층 (304) 은 또한 기판 기저층 (302) 의 희망되지 않는 에칭을 방지하기 위해서 이용될 수도 있다.
도 2 를 다시 참조하면, 다음 단계 (204) 에서, 실리콘층의 에칭은 메인 에칭 단계로 시작될 수도 있다. 일 실시형태에서, 메인 에칭 단계 (204) 는 절연층 (304) 을 향하여 근접한 깊이로 실리콘층 (306) 을 에칭하는 것을 포함할 수도 있다. 또한, 메인 에칭 단계 (204) 는 실리콘층 (306) 의 중요한 부분 상에 실질적으로 수직 에칭을 수행하기 위해서 제 1 프로세스 레시피를 포함할 수도 있다. 실리콘 재료의 두께가 일반적으로 공지되기 때문에, CDCP 의 오버에칭 단계를 유발하는 임계점은 경험적으로 결정된 깊이에서 발생할 수도 있다. 메인 에칭 단계 (204) 에서 발생할 수도 있는 에칭은, 실리콘층 (306) 이 오버에칭 단계의 전체 에칭 레이트보다 더 빠른 전체 레이트에서 에칭되어서, 마스크 언더컷 및 노치를 감소시키기 때문에, 빠른 에칭으로 간주될 수도 있다. 실리콘층 (306) 의 더 많은 퍼센트가 더 빠른 레이트에서 에칭될 때, 더 빠르고 더 일정한 에칭 프로세스가 초래된다. 일 실시형태에서, 테스트 결과는 빠른 에칭 레이트가 실리콘층의 대략 70-95 퍼센트의 바람직한 범위, 대략 80-92 퍼센트의 더 바람직한 범위, 바람직하게는 대략 90 퍼센트에 적용될 수도 있다.
도 4 는 일 실시형태에서, 메인 에칭 단계 (204) 동안 기판을 도시한다. 메인 에칭 단계 (204) 는 임의의 개수의 중간 하부단계들을 포함할 수도 있다. 일 실시형태에서, 메인 에칭 단계 (204) 는 교호하는 제 1 성막 하부단계 및 제 1 에칭 하부단계일 수도 있다. 일 실시형태에서, 제 1 성막 하부단계 동안 사용되는 기체 혼합물은 제 1 에칭 하부단계 동안 사용된 기체 혼합물과 다를 수도 있다. 제 1 성막 하부단계에서, 폴리머 형성 기체가 이용되어, 트렌치 (408) 의 측벽 (402 및 404) 의 패시베이션을 허용한다. 제 1 에칭 하부단계에서, 플루오르계 기체가 이용될 수도 있다. 예를 들어, 실리콘층이 에칭될 수도 있는 상황을 고려한다. 제 1 성막 하부단계에서, 수평 표면 (406) 및 측벽 (402 및 404) 의 부분이 C4F8 과 같은 폴리머 형성 기체를 사용하여 패시베이팅될 수도 있다. 제 1 에칭 하부단계 동안, 실리콘층의 수직 에칭이 발생할 수도 있다. 바람직하게는, SF6 과 같은, 플루오르계 기체가 에천트로 사용될 수도 있다. 이러한 2 개의 하부단계들은 임계점 (예를 들어, 일 실시형태에서, 실리콘층의 대략 나머지 10 퍼센트) 에 도달할 때까지 제 1 성막 하부단계의 패시베이션 레이트보다 큰 제 1 에칭 하부단계의 제거 레이트와 교호될 수도 있다. 일 실시형태에서, 하나 이상의 프로세스 레시피가 메인 에칭 단계 동안 사용될 수도 있다. 메인 에칭 단계 동안 복수의 프로세스 레시피에 대한 필요성은 생성된 디바이스의 요구사항에 의존할 수도 있다.
표 1 : 메인 에칭 단계 파라미터들의 예
파라미터들 제 1 성막 하부단계 동안 제 1 에칭 하부단계 동안
최고 전력 100 W 내지 5000 W 100 W 내지 5000 W
저부 바이어스 1 V 내지 2000 V 1 V 내지 2000 V
챔버 압력 5 밀리토르 내지 200 밀리토르 5 밀리토르 내지 200 밀리토르
기체 혼합물 C4F8 SF6
파라미터 범위들은 사용될 수 있는 플라즈마 프로세싱 시스템 및 디바이스들의 타입에 의존하여 변하지만, 상기 표 1 은 고 주파수 플라즈마 시스템에 대한 제 1 성막 하부단계 및 제 1 에칭 하부단계에 대한 몇몇 파라미터들의 예를 도시한다. 일 실시형태에서, 메인 에칭 단계는 두 개 이상의 프로세스 레시피를 포함할 수도 있다. 일 예에서, 제 1 에칭 하부단계는 제 1 성막 하부단계에 의해서 이용되는 프로세스 레시피와 상이할 수도 있는 프로세스 레시피를 이용할 수도 있다. 메인 에칭 단계에 대한 프로세스 레시피들은 이용될 수도 있는 플라즈마 프로세싱 시스템 및 기판의 타입에 의존한다.
일 예에서, 제 1 에칭 하부단계 및/또는 제 1 성막 하부단계에 대한 프로세스 레시피에 대한 최고 전력은 약 100 W 와 약 5000 W 사이에 있을 수 있으며, 바람직한 범위는 대략 400 W 내지 대략 3000 W 일 수도 있다. 당업자는 최고 전력이 보통 플라즈마를 생성하기 위해서 전력 소스로써 사용되는 것을 인지하고 있다. 또한, 제 1 에칭 하부단계 및/또는 제 1 성막 하부단계에 대한 프로세스 레시피들은, 이온들을 조작하기 위해서 사용될 수도 있는 저부 바이어스 전압 레벨에 대한 범위들을 포함할 수도 있다. 저부 전극에 인가되는 저부 바이어스 전압 레벨은 약 1 V 내지 약 2000 V 사이에서 선택될 수도 있다. 몇몇 실시형태들에서, 바람직한 범위는 저 주파수 플라즈마 시스템에서 두배가 될 수도 있다. 챔버 압력에 대하여, 제 1 에칭 하부단계 및/또는 제 1 성막 하부단계에 대한 프로세스 레시피들은 대략 5 밀리토르 내지 대략 200 밀리토르의 챔버 압력 범위를 포함할 수도 있다. 바람직하게는, 챔버 압력은 적어도 50 밀리토르이다. 또한, 상이한 타입의 기체들이 에천트로 이용될 수도 있지만, 플루오르계 기체 혼합물이 바람직하다.
임계점이 도달한 경우에, 상이한 프로세스 레시피들이 CDCP 의 오버에칭 단계 동안에 적용될 수도 있다. 도 2 를 다시 참조하면, 다음 단계 (206) 에서, 실리콘층의 에칭은 오버에칭 단계로 계속될 수도 있다. 일 실시형태에서, 오버에칭 프로세스는 일어날 수도 있는 측면 에칭을 제한하기 위해서 사용될 수도 있다. 일 실시형태에서, 오버에칭 단계 (206) 는 3 개의 하부단계들 : 제 2 성막 하부단계 (208), 제 2 에칭 하부단계 (210) 및 제 3 성막 하부단계 (212) 를 포함할 수도 있다.
다음 하부단계 (208) 에서, 제 2 성막 하부단계는 사전 결정된 시간 기간 동안 제 1 저부 바이어스 전압 레벨에서 폴리머 형성 기체 혼합물을 사용해서 폴리머를 성막하는 것을 포함할 수도 있다. 도 5 는 일 실시형태에서, 성막된 폴리머의 층을 지닌 실리콘 기판 (300) 을 도시한다. 제 2 성막 하부단계가 없다면, 절연층 (304) 에서 또는 절연층 근처에서 실리콘층 (306) 을 에칭하는 것을 계속하는 것은 노치 (502 및 504) 및 마스크 언더컷 (506 및 508) 을 초래하는 측면 에칭을 유발할 수도 있다. 발생할 수도 있는 측면 에칭을 제한하기 위해서, 제 2 성막 하부단계가 이용된다. 제 2 성막 하부단계 동안에, C4F8 과 같은 폴리머 형성 기체 혼합물이 실리콘층 (306) 의 상부에 및 트렌치 (408) 내에 폴리머를 성막하기 위해서 사용될 수도 있다. 이 하부단계는 에칭이 계속되기 전에 실리콘층이 재건되도록 가능하게 할 수도 있다. 실리콘층 (306) 은 트렌치 (408) 내로 폴리머를 성막함으로써 재건될 수도 있고 트렌치 (408) 내에 새로운 측벽을 생성할 수도 있다. 일 예에서, 측벽들 (510 및 512) 은 마스크 에지들 (514 및 516) 내부로 일정 거리에서 위치되어, 희망되지 않은 마스크 언더컷 (506 및 508) 을 초래할 수도 있다. 제 2 성막 하부단계를 통해서, 측벽들 (510 및 512) 은 마스크 에지 (514 및 516) 에 매우 근접하게 위치되어, 그에 따라 마스크 언더컷 (506 및 508) 의 사이즈를 감소시킬 수도 있는, 새로운 측벽들 (520 및 522) 을 형성하면서, 재건될 수도 있다. 또한, 제 2 성막 하부단계는 또한 재건되는 수평 표면 (524) 을 초래할 수도 있다.
다음 단계 (210) 에서, 제 2 에칭 하부단계는 사전 결정된 시간 기간 동안 제 2 상위 저부 바이어스 전압 레벨에서 실리콘층을 에칭하는 것을 포함할 수도 있다. 상이한 타입의 기체들이 에천트로 사용될 수 있지만, SF6 과 같은 플루오르계 기체가 다른 기체 혼합물들 (예를 들어, 염소계 기체들) 보다 실리콘층을 에칭하기 위한 더 우수한 에천트일 수도 있다. 도 6 은 일 실시형태에서, 제 2 에칭 하부단계 후의 실리콘 기판 (300) 을 도시한다. 실리콘층 (306) 은 새로운 측벽들 (602 및 604) 을 가진 트렌치 (408) 를 형성하기 위해서 에칭될 수도 있다. 발생할 수도 있는 측면 에칭 때문에, 마스크 언더컷 (606 및 608) 은 마스크 에지들 (514 및 516) 로부터 근접하게 위치된 측벽들 (602 및 604) 을 통해서 형성될 수도 있다. 일 실시형태에서, 측벽들 (602 및 604) 은 측벽들 (510 및 512) 보다 마스크 에지들 (514 및 516) 에 더 근접하게 위치될 수도 있다. 다른 실시형태에서, 측벽들 (602 및 604) 은 측벽들 (520 및 522) 보다 마스크 에지들 (514 및 516) 로부터 더 먼 거리에 위치될 수도 있다. 측면 에칭은 또한 노치들 (610 및 612) 이 형성되도록 할 수도 있다. 일 실시형태에서, 제 2 에칭 하부단계는 절연층 (304) 의 부분이 수평 표면 (614) 을 형성하도록 에칭되도록 할 수도 있다.
다음 하부단계 (212) 에서, 제 3 성막 하부단계는 사전 결정된 시간 기간 동안 제 3 하위 저부 바이어스 전압 레벨에서 동작하는 산화 단계를 포함할 수도 있다. 제 3 성막 하부단계에서, O2 와 같은, 산소계 기체들은 실리콘 측벽들을 패시베이팅하기 위해서 및 실리콘층 (306) 의 수평 표면을 재건하기 위해서 사용될 수도 있다. 도 7 은 일 실시형태에서, 산소계 기체 혼합물을 가진 실리콘 기판 (300) 을 도시한다. 제 3 성막 하부단계 동안, O2 와 같은, 산소계 기체 혼합물은 실리콘을 산화하기 위해서 및 얇은 SiOx 수평층 (706) 을 형성하기 위해서 사용될 수도 있다. 제 3 성막 하부단계는, 마스크 언더컷 및 노치를 감소시킬 수도 있는, SiOx 수평층 (706) 을 형성함으로써 실리콘층 (306) 의 적어도 일부분을 재건할 수도 있다. 실리콘층 (306) 은, 트렌치 (408) 내에 새로운 측벽을 생성할 수도 있는, 산소계 기체 혼합물을 트렌치 (408) 내로 성막함으로써, 재건될 수도 있다. 일 예에서, 측벽들 (602 및 604) 은, 마스크 에지들 (514 및 516) 에 매우 근접하게 위치되어, 그에 따라 마스크 언더컷 (606 및 608) 의 사이즈를 감소시킬 수도 있는, 새로운 측벽들 (702 및 704) 을 형성하기 위해서 재건될 수도 있다. 게다가, 제 3 성막 하부단계는 또한 새로운 SiOx 수평층 (706) 으로 재건될 수 있는 수평 표면 (614) 을 초래할 수도 있다.
표 2 : 오버에칭 단계 파라미터들의 예
파라미터들 제 2 성막 하부단계 동안 제 2 에칭 하부단계동안 제 3 성막 하부단계 동안
최고 전력 100 W 내지 3000 W 100 W 내지 3000 W 100 W 내지 3000 W
저부 바이어스 0 V 내지 -300 V 0 V 내지 -300 V 0 V 내지 -300 V
챔버 압력 1 밀리토르 내지 200 밀리토르 1 밀리토르 내지 200 밀리토르 1 밀리토르 내지 200 밀리토르
기체 혼합물 C4F8 SF6 O2
고 주파수 머신에 대한 RF 주파수 13.56 메가헤르즈 13.56 메가헤르즈 13.56 메가헤르즈
저 주파수 머신에 대한 RF 주파수 50 킬로헤르즈 내지 900 킬로헤르즈 50 킬로헤르즈 내지 900 킬로헤르즈 50 킬로헤르즈 내지 900 킬로헤르즈
파라미터 범위들이 사용될 수도 있는 플라즈마 프로세싱 시스템 및 디바이스들의 타입에 의존하여 변하지만, 상기 표 2 는 고 주파수 플라즈 시스템에서 제 2 성막 하부단계, 제 2 에칭 하부단계, 및 제 3 성막 하부단계에 대한 몇몇 파라미터들의 예를 도시한다. 일 실시형태에서, 오버에칭 단계는 하나 이상의 프로세스 레시피를 포함할 수도 있다. 일 예에서, 제 2 성막 하부단계에 대한 프로세스 레시피는 제 2 에칭 하부단계에 대한 프로세스 레시피 및 제 3 성막 하부단계에 대한 프로세스 레시피와 상이할 수도 있다. 메인 에칭 단계에 대한 프로세스 레시피와 유사하게, 오버에칭 단계에 대한 프로세스 레시피들은 희망될 수 있는 디바이스 및 기판의 타입에 의존할 수도 있다.
오버에칭 단계에 대한 프로세스 레시피는, 메인 에칭 단계와 유사할 수도 있는, 최고 전력 및 챔버 압력을 포함할 수도 있다. 또한, 오버에칭 단계의 프로세스 레시피에 대한 최고 전력은 일정할 수도 있다. 일 실시형태에서, 최고 전력의 바람직한 범위는 에칭 레이트에 의존하여 변할 수도 있다. 빠른 에칭 레이트가 희망되면, 최고 전력에 대한 바람직한 범위는 약 800 W 내지 약 3000 W 일 수도 있다. 에칭이 더 느린 레이트에서 수행되면, 최고 전력에 대한 바람직한 범위는 약 200 W 내지 약 1000 W 일 수도 있다.
하지만, 오버에칭 단계에 대한 프로세스 레시피에 대한 저부 바이어스 전압 및 기체 혼합물은 하부단계들에 의존하면서 변할 수도 있다. 오버에칭 단계의 각각의 하부단계에서 저부 전극에 인가될 수도 있는 저부 바이어스 전압 레벨 및/또는 기체 혼합물들을 제어함으로써, 측면 에칭 컴포넌트가 제어되어, 그에 따라 마스크 언더컷 및/또는 노칭이 실리콘층의 프로세싱 동안에 실질적으로 감소되거나 제거될 수도 있다.
상이한 기체 혼합물들이 각각의 교호하는 오버에칭 하부단계 동안에 이용될 수도 있다. 오버에칭 하부단계들 사이에서 기체 혼합물들이 상이할 수 있을 뿐만 아니라, 생성되는 디바이스의 요구사항에 의존하면서, 각각의 교호하는 싸이클 동안에 오버에칭 하부단계에 대해서 또한 상이할 수도 있다. 일 예에서, 제 1 싸이클 동안, 산화 단계 동안 사용될 수도 있는 기체 혼합물은 O2 일 수도 있지만, 제 2 싸이클 동안, 이용될 수도 있는 기체 혼합물들은 O2 또는 다른 산소 포함 기체 혼합물일 수도 있다.
오버에칭 단계의 각각의 하부단계에서 저부 전극에 인가되는 저부 바이어스 전압 레벨을 제어함으로써, 측면 에칭 컴포넌트가 제어되며, 그에 따라 마스크 언더컷 및/또는 노칭이 실리콘층의 프로세싱동안 실질적으로 감소되거나 제거될 수도 있다. 오버에칭 단계에 대한 프로세스 레시피들은 메인 에칭 단계보다 훨씬 더 낮은 저부 바이어스 전압 범위를 포함할 수도 있다. 저부 바이어스 전압 레벨을 감소시킴으로써, 에칭 레이트는 나머지 실리콘층의 더 제어되며 정밀한 에칭을 가능하게 하기 위해서 크게 감소될 수도 있다.
표 3 : 오버에칭 단계 동안 저부 바이어스 레벨에 대한 전압 범위들
파라미터들 제 2 성막 하부단계 동안 제 2 에칭 하부단계 동안 제 3 성막 하부단계 동안
바람직한 범위 -30 V 내지 -300 V 0 V 내지 -300 V 0 V 내지 -300 V
보다 바람직한 범위 -30 V 내지 -200 V -50 V 내지 -250 V 0 V 내지 -250 V
저부 바이어스 레벨에 대한 전압 범위들이 이용될 수도 있는 플라즈마 프로세싱 시스템 및 디바이스들의 타입에 의존하면서 변하더라도, 상기 표 3 은 제 2 성막 하부단계, 제 2 에칭 하부단계, 및 제 3 성막 하부단계 동안 저부 바이어스 전압 범위들의 몇몇 예를 도시한다. 제 2 성막 하부단계에 대한 바람직한 범위는 대략 -30 V 내지 대략 -300 V 이며, 보다 바람직한 범위는 대략 -30 V 내지 대략 -200 V 이다. 제 2 에칭 하부단계 동안 저부 바이어스에 대한 바람직한 범위는 대략 0 V 내지 -300 V 이며, 저부 바이어스에 대한 보다 바람직한 범위는 대략 -50 V 내지 대략 -250 V 이다. 유사하게, 제 3 성막 하부단계에 대한 바람직한 범위는 대략 0 V 내지 -300 V 이며, 보다 바람직한 범위는 0 V 내지 -250 V 이다.
표 4 : 저부 바이어스 레벨에 대한 시간 범위들
파라미터들 제 2 성막 하부단계 동안 제 2 에칭 하부단계 동안 제 3 성막 하부단계 동안
바람직한 범위 0.5 내지 5 초 0.5 내지 5 초 0.5 내지 5 초
보다 바람직한 범위 0.5 내지 4 초 0.5 내지 4 초 0.5 내지 4 초
시간 0.5 초 0.5 초 0.5 초
듀티 싸이클 0 내지 90 % 0 내지 90 % 0 내지 90 %
저부 바이어스 전압 레벨에 대한 시간 범위들이 사용될 수도 있는 플라즈마 프로세싱 시스템 및 디바이스들의 타입에 의존하면서 변할 수도 있지만, 상기 표 4 는 고 주파수 플라즈마 시스템의 저부 바이어스 전압 레벨에 대한 시간 범위들의 몇몇 예를 도시한다. 제 2 성막 하부단계 동안 시간 범위들은 대략 0.5 와 대략 5 초 사이이며, 보다 바람직하게는 대략 0.5 와 대략 4 초 사이이며, 바람직하게는 대략 0.5 초이다. 제 2 에칭 하부단계에 대한 시간 범위들은 바람직하게는 대략 0.5 와 5 초 사이이며, 보다 바람직하게는 대략 0.5 초와 대략 4 초 사이이며, 바람직하게는 대략 0.5 초이다. 제 3 성막 하부단계에서, 시간 범위들은 대략 0.5 초와 대략 5 초 사이이며, 보다 바람직하게는 대략 0.5 초와 대략 4 초 사이이며, 바람직하게는 대략 0.5 초이다.
오버에칭 단계는 각각의 싸이클 동안 상이한 전력 레벨에서 RF 저부 바이어스를 교호하는 것을 포함할 수도 있다. 각각의 하부단계에 대한 지속기간은 듀티 싸이클에 의존하면서 변할 수도 있다. 예를 들어, 듀티 싸이클이 제 2 성막 하부단계에 대해서 25 퍼센트, 제 2 에칭 하부단계에 대해서 50 퍼센트, 제 3 성막 하부단계에 대해서 25 퍼센트인 경우를 고려한다. 이 예에서, 제 2 에칭 하부단계는 제 1 또는 제 3 성막 하부단계보다 길이면에서 두배이다.
저부 바이어스 전압 레벨이 상위 및 하위 레벨 사이를 교호할 때, 저부 바이어스 전압 레벨은 각각의 싸이클 동안 변경될 수도 있다. 일 예에서, 제 1 싸이클 동안, 프로세스 레시피는 제 2 성막 단계에서의 저부 바이어스 레벨을 0 V 로 요구할 수도 있다. 다음 싸이클에서, 프로세스 레시피는 제 2 성막 하부단계에서의 저부 바이어스 레벨을 2V 로 증가하도록 요구할 수도 있다. 프로세스 레시피의 복잡성은 생성되는 디바이스의 요구사항 및 이용되는 플라즈마 프로세싱 시스템의 성능에 의존할 수도 있다.
다음 단계 (214) 에서, 방법은 실리콘층이 완벽하게 에칭되는지를 결정한다. 실리콘층이 완벽하게 에칭되지 않았다면, 방법은 단계 (206) 으로 되돌아가서 실리콘층의 에칭을 계속한다. 제 2 성막 하부단계, 제 2 에칭 하부단계, 및 제 3 성막 하부단계 사이에서 교호함으로써, 실리콘층의 잔존 두께는, 마스크 언더컷 및 노칭이 실질적으로 감소되거나 제거되면서, 에칭될 수도 있다. 오버에칭 단계를 종료하는 것은 광학적 방출 엔드포인트 방법, 예를 들어, 또는 다른 엔드포인트 방법을 사용하여 결정될 수도 있다. 실리콘층이 완벽하게 에칭되면, 방법은 다음 단계 (216) 에서 사후 실리콘 에칭 프로세스로 계속된다. 도 8a 및 8b 는 다양한 실시형태들에서, CDCP 후에 마스크 언더컷 및 노치들이 크게 감소되는 (도 8a 의 트렌치 (802)) 또는 실질적으로 제거되는 (도 8b 의 트렌치 (804)) 기판의 실리콘층을 도시한다.
본 발명의 실시형태들로부터 명확하듯이, CDCP 는 발생할 수도 있는 측면 에칭을 제어하여, 그것에 의해서 실리콘층의 에칭 동안 발생하는 경향이 있는 마스크 언더컷 및 노치들의 사이즈를 크게 감소시키는 효과적인 방법을 제공한다. 마스크 언더컷 및 노치들을 감소시킴으로써, 기판으로부터 생성될 수도 있는 품질 디바이스의 개수는, 더 적은 낭비 및 감소된 제조 비용을 초래하면서, 증가될 수도 있다. CDCP 를 이용하면, 제조 회사들은 측면 에칭 컴포넌트의 제어를 손상시키지 않고, 고 주파수 플라즈마 프로세싱 시스템의 이점을 이용하는 것을 계속할 수도 있다. 또한, CDCP 가 하드웨어 변경을 요구하지 않기 때문에, 제조 회사들은 생성된 흠결있는 디바이스의 개수의 감소로부터 얻어진 매우 큰 재정적 이득을 인식할 수도 있다.
본 발명은 여러 실시형태들에 따라서 설명되지만, 본 발명의 범위에 속하는 변경물, 변형물, 및 균등물이 존재한다. 본 발명의 장치 및 방법을 구현하는 다양한 방식이 존재함을 주의한다. 따라서 다음의 수반된 청구항들은 본 발명의 범위 및 진정한 정신에 속하는 그러한 변경물, 변형물 및 균등물을 포함하는 것으로 해석되도록 의도된다. 다음의 청구항에서, 용어들 "제 1", "제 2", 제3", "제 4", "제 5", 및 다른 연속적 용어들은 이해의 명확성을 돕기 위해서 분류 목적으로 사용되며, 연차순 또는 논리적 순서를 반드시 내포하거나 정의하는 것은 아님을 주의한다.

Claims (30)

  1. 저부 전극을 갖는 플라즈마 프로세싱 챔버에서, 실리콘층을 갖는 기판을 에칭하는 방법으로서,
    상기 기판은 에칭 동안 상기 저부 전극 상에 배치되고,
    상기 기판을 에칭하는 방법은:
    메인 에칭 단계를 수행하는 단계;
    상기 실리콘층으로의 사전 규정된 에칭 깊이가 달성될 때 상기 메인 에칭 단계를 종료하는 단계로서, 상기 사전 규정된 에칭 깊이는 상기 실리콘층의 두께의 적어도 70 퍼센트이며 상기 실리콘층의 상기 두께의 많아야 95 퍼센트인, 상기 메인 에칭 단계를 종료하는 단계;
    오버에칭 단계를 수행하는 단계로서, 상기 오버에칭 단계는 제 1 프로세스 단계, 제 2 프로세스 단계, 및 제 3 프로세스 단계를 포함하며, 상기 제 1 프로세스 단계는 제 1 프로세스 레시피를 이용하며, 상기 제 2 프로세스 단계는 제 2 프로세스 레시피를 이용하며, 상기 제 3 프로세스 단계는 제 3 프로세스 레시피를 이용하며, 상기 제 1 프로세스 레시피는 제 1 기체 혼합물을 포함하고 상기 저부 전극에 인가된 제 1 저부 바이어스 전압 레벨을 사용하여 수행하도록 구성되며, 상기 제 2 프로세스 레시피는 제 2 기체 혼합물을 포함하고 상기 제 1 저부 바이어스 전압 레벨보다 높은 상기 저부 전극에 인가된 제 2 저부 바이어스 전압 레벨을 사용하여 수행하도록 구성되며, 상기 제 3 프로세스 레시피는 제 3 기체 혼합물을 포함하고 상기 제 2 저부 바이어스 전압 레벨보다 낮은 상기 저부 전극에 인가된 제 3 저부 바이어스 전압 레벨을 사용하여 수행하도록 구성되며, 상기 제 1 프로세스 단계, 상기 제 2 프로세스 단계, 및 상기 제 3 프로세스 단계는 복수회 교대로 수행되며, 상기 제 1 기체 혼합물, 상기 제 2 기체 혼합물 및 상기 제 3 기체 혼합물은 상이한, 상기 오버에칭 단계를 수행하는 단계; 및
    상기 실리콘층이 에칭된 후에 상기 오버에칭 단계를 종료하는 단계를 포함하는, 기판 에칭 방법.
  2. 제 1 항에 있어서,
    상기 제 2 프로세스 레시피는, 상기 제 1 프로세스 단계에 의해서 이용된 상기 제 1 프로세스 레시피 및 상기 제 3 프로세스 단계에 의해서 이용된 상기 제 3 프로세스 레시피보다 상기 실리콘층으로부터 더 많은 실리콘 재료를 제거하도록 구성되는, 기판 에칭 방법.
  3. 제 1 항에 있어서,
    상기 제 1 프로세스 레시피는 폴리머 형성 기체를 사용하는 것을 포함하는, 기판 에칭 방법.
  4. 제 1 항에 있어서,
    상기 제 2 프로세스 레시피는 플루오르계 기체를 사용하는 것을 포함하는, 기판 에칭 방법.
  5. 제 1 항에 있어서,
    상기 제 3 프로세스 레시피는 산소계 기체를 사용하는 것을 포함하는, 기판 에칭 방법.
  6. 제 3 항에 있어서,
    상기 폴리머 형성 기체는 C4F8 을 포함하는, 기판 에칭 방법.
  7. 제 4 항에 있어서,
    상기 플루오르계 기체는 SF6 을 포함하는, 기판 에칭 방법.
  8. 제 5 항에 있어서,
    상기 산소계 기체는 O2 를 포함하는, 기판 에칭 방법.
  9. 제 1 항에 있어서,
    상기 메인 에칭 단계는 상기 메인 에칭 단계의 제 1 프로세스 단계 및 상기 메인 에칭 단계의 제 2 프로세스 단계를 포함하며, 상기 메인 에칭 단계의 상기 제 1 프로세스 단계는 상기 메인 에칭 단계의 상기 제 2 프로세스 단계에 의해서 이용된 상기 메인 에칭 단계에 대한 제 2 프로세스 레시피보다 상기 실리콘층으로부터 더 많은 실리콘 재료를 제거하도록 구성된 상기 메인 에칭 단계에 대한 제 1 프로 세스 레시피를 이용하며, 상기 메인 에칭 단계에 대한 상기 제 1 프로세스 레시피는 상기 메인 에칭 단계의 상기 제 2 프로세스 단계 동안에 이용된 기체 혼합물과 상이한 기체 혼합물을 이용하는, 기판 에칭 방법.
  10. 제 1 항에 있어서,
    상기 사전 규정된 에칭 깊이는 상기 실리콘층의 상기 두께의 적어도 80 퍼센트인, 기판 에칭 방법.
  11. 제 1 항에 있어서,
    상기 사전 규정된 에칭 깊이는 상기 실리콘층의 상기 두께의 적어도 90 퍼센트인, 기판 에칭 방법.
  12. 제 1 항에 있어서,
    상기 제 1 프로세스 단계의 제 1 지속기간은 상기 제 2 프로세스 단계의 제 2 지속기간 및 상기 제 3 프로세스 단계의 제 3 지속기간과 실질적으로 동일한, 기판 에칭 방법.
  13. 제 12 항에 있어서,
    상기 제 1 프로세스 단계의 제 1 지속기간은 상기 제 2 프로세스 단계의 제 2 지속기간 또는 상기 제 3 프로세스 단계의 제 3 지속기간 중 어느 하나와는 상이한, 기판 에칭 방법.
  14. 제 1 항에 있어서,
    상기 제 1 프로세스 단계, 상기 제 2 프로세스 단계 및 상기 제 3 프로세스 단계는 0.5 초와 5 초 사이에서 지속되는, 기판 에칭 방법.
  15. 제 1 항에 있어서,
    상기 오버에칭 단계를 종료하는 단계는 광학적 방출 엔드포인트 방법을 사용하여 결정되는, 기판 에칭 방법.
  16. 저부 전극을 갖는 플라즈마 프로세싱 챔버에서, 실리콘층을 갖는 기판을 에칭하는 방법으로서,
    상기 기판은 에칭 동안 상기 저부 전극 상에 배치되고,
    상기 기판을 에칭하는 방법은:
    메인 에칭 단계를 수행하는 단계;
    상기 실리콘층으로의 사전 규정된 에칭 깊이가 달성될 때 상기 메인 에칭 단계를 종료하는 단계로서, 상기 사전 규정된 에칭 깊이는 상기 실리콘층의 두께의 적어도 70 퍼센트이며 상기 실리콘층의 상기 두께의 많아야 95 퍼센트인, 상기 메인 에칭 단계를 종료하는 단계;
    오버에칭 단계를 수행하는 단계로서, 상기 오버에칭 단계는 제 1 프로세스 단계, 제 2 프로세스 단계, 및 제 3 프로세스 단계를 포함하고, 상기 제 1 프로세스 단계는 제 1 기체 혼합물을 포함하는 제 1 프로세스 레시피를 이용하고, 상기 제 2 프로세스 단계는 제 2 기체 혼합물을 포함하는 제 2 프로세스 레시피를 이용하고, 상기 제 3 프로세스 단계는 제 3 기체 혼합물을 포함하는 제 3 프로세스 레시피를 이용하며, 상기 제 2 프로세스 레시피는 상기 제 1 프로세스 레시피 또는 상기 제 3 프로세스 레시피 중 어느 하나보다 상기 실리콘층으로부터 더 많은 실리콘 재료를 제거하도록 구성되며, 상기 제 1 프로세스 단계, 상기 제 2 프로세스 단계, 및 상기 제 3 프로세스 단계는 복수회 교대로 수행되며, 상기 제 1 기체 혼합물, 상기 제 2 기체 혼합물, 및 상기 제 3 기체 혼합물은 상이한, 상기 오버에칭 단계를 수행하는 단계; 및
    상기 실리콘층이 에칭된 후에 상기 오버에칭 단계를 종료하는 단계를 포함하는, 기판 에칭 방법.
  17. 제 16 항에 있어서,
    상기 제 1 프로세스 레시피는 폴리머 형성 기체를 사용하는 것을 포함하는, 기판 에칭 방법.
  18. 제 16 항에 있어서,
    상기 제 2 프로세스 레시피는 플루오르계 기체를 사용하는 것을 포함하는, 기판 에칭 방법.
  19. 제 16 항에 있어서,
    상기 제 3 프로세스 레시피는 산소계 기체를 사용하는 것을 포함하는, 기판 에칭 방법.
  20. 제 17 항에 있어서,
    상기 폴리머 형성 기체는 C4F8 을 포함하는, 기판 에칭 방법.
  21. 제 18 항에 있어서,
    상기 플루오르계 기체는 SF6 을 포함하는, 기판 에칭 방법.
  22. 제 19 항에 있어서,
    상기 산소계 기체는 O2 를 포함하는, 기판 에칭 방법.
  23. 제 16 항에 있어서,
    상기 제 1 프로세스 단계는 상기 저부 전극에 인가된 제 1 저부 바이어스 전압 레벨을 사용해서 수행되고, 상기 제 2 프로세스 단계는 상기 제 1 저부 바이어스 전압 레벨보다 높은 상기 저부 전극에 인가된 제 2 저부 바이어스 전압 레벨을 이용해서 수행되며, 상기 제 3 프로세스 단계는 상기 제 2 저부 바이어스 전압 레벨보다 낮은 상기 저부 전극에 인가된 제 3 저부 바이어스 전압 레벨을 이용해서 수행되는, 기판 에칭 방법.
  24. 제 16 항에 있어서,
    상기 메인 에칭 단계는 상기 메인 에칭 단계의 제 1 프로세스 단계 및 상기 메인 에칭 단계의 제 2 프로세스 단계를 포함하며, 상기 메인 에칭 단계의 상기 제 1 프로세스 단계는 상기 메인 에칭 단계의 상기 제 2 프로세스 단계에 의해서 이용된 상기 메인 에칭 단계에 대한 제 2 프로세스 레시피보다 상기 실리콘층으로부터 더 많은 실리콘 재료를 제거하도록 구성된 상기 메인 에칭 단계에 대한 제 1 프로세스 레시피를 이용하며, 상기 메인 에칭 단계에 대한 상기 제 1 프로세스 레시피는 상기 메인 에칭 단계의 상기 제 2 프로세스 단계 동안에 이용된 기체 혼합물과 상이한 기체 혼합물을 이용하는, 기판 에칭 방법.
  25. 제 16 항에 있어서,
    상기 사전 규정된 에칭 깊이는 상기 실리콘 층의 상기 두께의 적어도 80 퍼센트인, 기판 에칭 방법.
  26. 제 16 항에 있어서,
    상기 사전 규정된 에칭 깊이는 상기 실리콘층의 상기 두께의 적어도 90 퍼센트인, 기판 에칭 방법.
  27. 제 16 항에 있어서,
    상기 제 1 프로세스 단계의 제 1 지속기간은 상기 제 2 프로세스 단계의 제 2 지속기간 또는 상기 제 3 프로세스 단계의 제 3 지속기간과 실질적으로 동일한, 기판 에칭 방법.
  28. 제 27 항에 있어서,
    상기 제 1 프로세스 단계의 제 1 지속기간은 상기 제 2 프로세스 단계의 제 2 지속기간 또는 상기 제 3 프로세스 단계의 제 3 지속기간 중 어느 하나와 상이한, 기판 에칭 방법.
  29. 제 16 항에 있어서,
    상기 제 1 프로세스 단계, 상기 제 2 프로세스 단계 및 상기 제 3 프로세스 단계는 0.5 초와 5 초 사이에서 지속되는, 기판 에칭 방법.
  30. 제 16 항에 있어서,
    상기 오버에칭 단계를 종료하는 단계는 광학적 방출 엔드포인트 방법을 사용하여 결정되는, 기판 에칭 방법.
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