JP2000133638A - プラズマエッチング方法およびプラズマエッチング装置 - Google Patents
プラズマエッチング方法およびプラズマエッチング装置Info
- Publication number
- JP2000133638A JP2000133638A JP10319942A JP31994298A JP2000133638A JP 2000133638 A JP2000133638 A JP 2000133638A JP 10319942 A JP10319942 A JP 10319942A JP 31994298 A JP31994298 A JP 31994298A JP 2000133638 A JP2000133638 A JP 2000133638A
- Authority
- JP
- Japan
- Prior art keywords
- etching
- film
- bias power
- plasma
- processing chamber
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/3065—Plasma etching; Reactive-ion etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
- H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
- H01J37/32—Gas-filled discharge tubes
- H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
- H01J37/32082—Radio frequency generated discharge
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
- H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
- H01J37/32—Gas-filled discharge tubes
- H01J37/32431—Constructional details of the reactor
- H01J37/32697—Electrostatic control
- H01J37/32706—Polarising the substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
Abstract
(57)【要約】
【課題】 フォトレジスト膜に対する絶縁膜の選択比を
向上させて，所定形状のコンタクトホールを形成するこ
とが可能なプラズマエッチング方法およびプラズマエッ
チング装置を提供する。 【解決手段】 エッチング装置１００の処理室１０２内
に配置された下部電極１０６上にウェハＷを載置すると
共に，処理室１０２内にＣ4Ｆ8を含むガスを導入する。
制御器１１２によりプラズマ生成用電源１２０から２７
ＭＨｚの電力を上部電極１１４に印加すると共に，バイ
アス用電源１０８から８００ｋＨｚの電力を下部電極１
０６に間欠的に印加する。バイアス用電力のオン時には
ウェハＷのＳｉＯ2から成る絶縁膜２０２がエッチング
され，オフ時にはフォトレジスト膜２０６にポリマー
（保護膜）２０８が形成される。
向上させて，所定形状のコンタクトホールを形成するこ
とが可能なプラズマエッチング方法およびプラズマエッ
チング装置を提供する。 【解決手段】 エッチング装置１００の処理室１０２内
に配置された下部電極１０６上にウェハＷを載置すると
共に，処理室１０２内にＣ4Ｆ8を含むガスを導入する。
制御器１１２によりプラズマ生成用電源１２０から２７
ＭＨｚの電力を上部電極１１４に印加すると共に，バイ
アス用電源１０８から８００ｋＨｚの電力を下部電極１
０６に間欠的に印加する。バイアス用電力のオン時には
ウェハＷのＳｉＯ2から成る絶縁膜２０２がエッチング
され，オフ時にはフォトレジスト膜２０６にポリマー
（保護膜）２０８が形成される。
Description
【０００１】
【発明の属する技術分野】本発明は，プラズマエッチン
グ方法およびプラズマエッチング装置に関する。
グ方法およびプラズマエッチング装置に関する。
【０００２】
【従来の技術】従来，気密な処理室内に上部電極と下部
電極とを対向配置したプラズマエッチング装置が提案さ
れている。該装置では，まず下部電極上に被処理体，例
えば半導体ウェハ（以下，「ウェハ」と称する。）を載
置した後，処理室内に処理ガスを導入すると共に，処理
室内を真空引きして所定の圧力雰囲気に維持する。次い
で，上部電極に対してプラズマ生成用電力を印加すると
共に，下部電極に対して一定電力に保たれたバイアス用
電力を印加する。その結果，処理室内の処理ガスが解離
してプラズマとラジカルが生成され，そのラジカルと，
バイアス用電力によりウェハに引き込まれるプラズマ中
のイオンとにより，ウェハ上に形成されたＳｉＯ2（酸
化シリコン）膜などの絶縁膜がイオンアシストエッチン
グされ，該絶縁膜にコンタクトホールが形成される。
電極とを対向配置したプラズマエッチング装置が提案さ
れている。該装置では，まず下部電極上に被処理体，例
えば半導体ウェハ（以下，「ウェハ」と称する。）を載
置した後，処理室内に処理ガスを導入すると共に，処理
室内を真空引きして所定の圧力雰囲気に維持する。次い
で，上部電極に対してプラズマ生成用電力を印加すると
共に，下部電極に対して一定電力に保たれたバイアス用
電力を印加する。その結果，処理室内の処理ガスが解離
してプラズマとラジカルが生成され，そのラジカルと，
バイアス用電力によりウェハに引き込まれるプラズマ中
のイオンとにより，ウェハ上に形成されたＳｉＯ2（酸
化シリコン）膜などの絶縁膜がイオンアシストエッチン
グされ，該絶縁膜にコンタクトホールが形成される。
【０００３】
【発明が解決しようとする課題】しかしながら，０．１
５μｍデザインルール下でコンタクトホールを形成する
場合には，アスペクト比が高くなり，絶縁膜のエッチン
グレートが低下する。また，絶縁膜の表面に形成された
フォトレジスト膜は，イオンによって常時スパッタされ
る。この際，フォトレジスト膜の上面とパターン形成面
との間に形成される角部が多くスパッタされる。その結
果，図２（ｄ）に示すようにフォトレジスト膜２０６の
パターン幅が広がってしまい，所望のコンタクトホール
２１０を形成できないという問題が生じる。従って，フ
ォトレジスト膜２０６のエッチングレート（またはエッ
チング量）に対する絶縁膜２０２のエッチングレート
（またはエッチング量）の比（以下，「選択比」とい
う。）を高くする技術が必要となる。
５μｍデザインルール下でコンタクトホールを形成する
場合には，アスペクト比が高くなり，絶縁膜のエッチン
グレートが低下する。また，絶縁膜の表面に形成された
フォトレジスト膜は，イオンによって常時スパッタされ
る。この際，フォトレジスト膜の上面とパターン形成面
との間に形成される角部が多くスパッタされる。その結
果，図２（ｄ）に示すようにフォトレジスト膜２０６の
パターン幅が広がってしまい，所望のコンタクトホール
２１０を形成できないという問題が生じる。従って，フ
ォトレジスト膜２０６のエッチングレート（またはエッ
チング量）に対する絶縁膜２０２のエッチングレート
（またはエッチング量）の比（以下，「選択比」とい
う。）を高くする技術が必要となる。
【０００４】本発明は，従来の技術が有する上記のよう
な問題点に鑑みて成されたものであり，本発明の第１目
的は，エッチングの選択比を向上させて，被処理体に超
微細なエッチング加工を施すことが可能な，新規かつ改
良されたプラズマエッチング方法を提供することであ
る。
な問題点に鑑みて成されたものであり，本発明の第１目
的は，エッチングの選択比を向上させて，被処理体に超
微細なエッチング加工を施すことが可能な，新規かつ改
良されたプラズマエッチング方法を提供することであ
る。
【０００５】また，本発明の第２の目的は，被処理体に
所定形状のコンタクトホールを形成することが可能な，
新規かつ改良されたプラズマエッチング装置を提供する
ことである。
所定形状のコンタクトホールを形成することが可能な，
新規かつ改良されたプラズマエッチング装置を提供する
ことである。
【０００６】
【課題を解決するための手段】上記課題を解決するため
に，本発明の第１の観点によれば，請求項１に記載の発
明のように，処理室内に処理ガスを導入し，プラズマ源
により処理室内にプラズマを生成すると共に，処理室内
に配置された電極にバイアス用電力を印加して，電極上
に載置された被処理体に対して所定のエッチング処理を
施すプラズマエッチング方法であって，バイアス用電力
を電極に印加して所定のエッチング時間にわたり被処理
体にエッチングを施すエッチング工程と，バイアス用電
力を遮断して所定の成膜時間にわたり被処理体表面のエ
ッチングマスクに保護膜を形成する成膜を施す成膜工程
とを順次反復することを特徴とする，プラズマエッチン
グ方法が提供される。
に，本発明の第１の観点によれば，請求項１に記載の発
明のように，処理室内に処理ガスを導入し，プラズマ源
により処理室内にプラズマを生成すると共に，処理室内
に配置された電極にバイアス用電力を印加して，電極上
に載置された被処理体に対して所定のエッチング処理を
施すプラズマエッチング方法であって，バイアス用電力
を電極に印加して所定のエッチング時間にわたり被処理
体にエッチングを施すエッチング工程と，バイアス用電
力を遮断して所定の成膜時間にわたり被処理体表面のエ
ッチングマスクに保護膜を形成する成膜を施す成膜工程
とを順次反復することを特徴とする，プラズマエッチン
グ方法が提供される。
【０００７】かかる構成によれば，エッチング工程と成
膜工程とを反復しながらエッチング処理を行うので，エ
ッチングマスク，例えばフォトレジスト膜を保護膜で保
護しながら被処理体にエッチングを行うことができる。
その結果，フォトレジスト膜がエッチングされ難くな
り，選択比が大きくなるので，フォトレジスト膜のパタ
ーンの拡大を抑制することができ，さらに成膜工程時に
マスクパターン側壁にも保護膜が形成されるので，被処
理体に所望のコンタクトホールを形成できる。
膜工程とを反復しながらエッチング処理を行うので，エ
ッチングマスク，例えばフォトレジスト膜を保護膜で保
護しながら被処理体にエッチングを行うことができる。
その結果，フォトレジスト膜がエッチングされ難くな
り，選択比が大きくなるので，フォトレジスト膜のパタ
ーンの拡大を抑制することができ，さらに成膜工程時に
マスクパターン側壁にも保護膜が形成されるので，被処
理体に所望のコンタクトホールを形成できる。
【０００８】また，各エッチング時間と各成膜時間と
を，例えば請求項２に記載の発明のように，エッチング
処理の進行に応じて変更すれば，処理の進行によって被
処理体とフォトレジスト膜の状態が変化しても，所定の
エッチング処理を行うことができる。
を，例えば請求項２に記載の発明のように，エッチング
処理の進行に応じて変更すれば，処理の進行によって被
処理体とフォトレジスト膜の状態が変化しても，所定の
エッチング処理を行うことができる。
【０００９】さらに，各成膜時間を，例えば請求項３に
記載の発明のように，エッチング処理の進行に応じて相
対的に延長しても良い。コンタクトホールは，処理の進
行によってアスペクト比が高くなり，コンタクトホール
底面に保護膜が形成され難くなるので，上記の如く各成
膜時間を延長すれば，所定のエッチングを行いながらフ
ォトレジスト膜の保護をより確実に行うことができる。
記載の発明のように，エッチング処理の進行に応じて相
対的に延長しても良い。コンタクトホールは，処理の進
行によってアスペクト比が高くなり，コンタクトホール
底面に保護膜が形成され難くなるので，上記の如く各成
膜時間を延長すれば，所定のエッチングを行いながらフ
ォトレジスト膜の保護をより確実に行うことができる。
【００１０】さらにまた，各成膜時間を，例えば請求項
４に記載の発明のように，１秒以上にすれば，各成膜工
程の間に保護膜をフォトレジスト膜に形成できる。
４に記載の発明のように，１秒以上にすれば，各成膜工
程の間に保護膜をフォトレジスト膜に形成できる。
【００１１】また，エッチング処理の最終工程として，
例えば請求項５に記載の発明のように，エッチング工程
を行えば，コンタクトホール底面やフォトレジスト膜上
に形成された保護膜を除去できるので，保護膜の除去工
程が不要となり，後処理を迅速に行うことができる。
例えば請求項５に記載の発明のように，エッチング工程
を行えば，コンタクトホール底面やフォトレジスト膜上
に形成された保護膜を除去できるので，保護膜の除去工
程が不要となり，後処理を迅速に行うことができる。
【００１２】さらに，エッチング処理の開始工程とし
て，例えば請求項６に記載の発明のように，成膜工程を
行えば，エッチング工程の前にフォトレジスト膜を保護
膜で保護できるので，被処理体により所望の処理を行う
ことができる。
て，例えば請求項６に記載の発明のように，成膜工程を
行えば，エッチング工程の前にフォトレジスト膜を保護
膜で保護できるので，被処理体により所望の処理を行う
ことができる。
【００１３】さらにまた，例えば請求項７に記載の発明
のように，エッチング対象を酸化シリコン膜とし，処理
ガスとしてフルオロカーボンガスを含むガスを採用すれ
ば，フォトレジスト膜に保護膜を確実に形成できると共
に，ＳｉＯ2膜に所望のコンタクトホールを形成でき
る。
のように，エッチング対象を酸化シリコン膜とし，処理
ガスとしてフルオロカーボンガスを含むガスを採用すれ
ば，フォトレジスト膜に保護膜を確実に形成できると共
に，ＳｉＯ2膜に所望のコンタクトホールを形成でき
る。
【００１４】また，本発明の第２の観点によれば，請求
項８に記載の発明のように，処理室内に処理ガスを導入
し，プラズマ源により処理室内にプラズマを生成すると
共に，処理室内に配置された電極にバイアス用電力を印
加して，電極上に載置された被処理体に対して所定のエ
ッチング処理を施すプラズマエッチング装置であって，
電極には，所定のエッチング時間にわたりバイアス用電
力を出力し，所定の成膜時間にわたりバイアス用電力を
遮断すると共に，バイアス用電力の出力と遮断とを１秒
以上の周期で順次反復するバイアス用電源が接続される
ことを特徴とする，プラズマエッチング装置が提供され
る。
項８に記載の発明のように，処理室内に処理ガスを導入
し，プラズマ源により処理室内にプラズマを生成すると
共に，処理室内に配置された電極にバイアス用電力を印
加して，電極上に載置された被処理体に対して所定のエ
ッチング処理を施すプラズマエッチング装置であって，
電極には，所定のエッチング時間にわたりバイアス用電
力を出力し，所定の成膜時間にわたりバイアス用電力を
遮断すると共に，バイアス用電力の出力と遮断とを１秒
以上の周期で順次反復するバイアス用電源が接続される
ことを特徴とする，プラズマエッチング装置が提供され
る。
【００１５】かかる構成によれば，電極に対してバイア
ス用電力を間欠的に印加するので，上記請求項１に記載
の発明のように，バイアス用電力の印加時には被処理体
にエッチングを施し，バイアス用電力の遮断時には被処
理体のエッチングマスクに保護膜を形成することがで
き，被処理体に所望のコンタクトホールを形成できる。
ス用電力を間欠的に印加するので，上記請求項１に記載
の発明のように，バイアス用電力の印加時には被処理体
にエッチングを施し，バイアス用電力の遮断時には被処
理体のエッチングマスクに保護膜を形成することがで
き，被処理体に所望のコンタクトホールを形成できる。
【００１６】
【発明の実施の形態】以下に，添付図面を参照しなが
ら，本発明にかかるプラズマエッチング方法およびプラ
ズマエッチング装置の実施の一形態について説明する。
ら，本発明にかかるプラズマエッチング方法およびプラ
ズマエッチング装置の実施の一形態について説明する。
【００１７】（１）エッチング装置の全体構成 まず，図１を参照しながら本発明を適用可能な平行平板
型プラズマエッチング装置１００の全体構成について説
明する。エッチング装置１００の処理室１０２は，接地
された導電性の処理容器１０４内に形成されており，こ
の処理室１０２内にウェハＷの載置台を兼ねた導電性の
下部電極１０６が配置されている。また，下部電極１０
６には，整合器１０８を介して，本実施の形態にかかる
バイアス用電力を出力するバイアス用電源１１０が接続
されている。このバイアス用電源１１０には，バイアス
用電力の供給を制御する制御器１１２が接続されてい
る。なお，バイアス用電力の制御構成の詳細について
は，後述する。
型プラズマエッチング装置１００の全体構成について説
明する。エッチング装置１００の処理室１０２は，接地
された導電性の処理容器１０４内に形成されており，こ
の処理室１０２内にウェハＷの載置台を兼ねた導電性の
下部電極１０６が配置されている。また，下部電極１０
６には，整合器１０８を介して，本実施の形態にかかる
バイアス用電力を出力するバイアス用電源１１０が接続
されている。このバイアス用電源１１０には，バイアス
用電力の供給を制御する制御器１１２が接続されてい
る。なお，バイアス用電力の制御構成の詳細について
は，後述する。
【００１８】また，下部電極１０６の載置面に対向する
位置には，導電性の上部電極１１４が配置されており，
この上部電極１１４と処理容器１０４との間には，絶縁
部材１１６が介装されている。さらに，上部電極１１４
には，整合器１１８を介して，上記バイアス用電力より
も周波数が相対的に高いプラズマ生成用電力を出力する
プラズマ生成用電源１２０が接続されている。また，プ
ラズマ生成用電源１２０にも，上記制御器１１２が接続
されており，この制御器１１２によってプラズマ生成用
電力の供給が制御される。
位置には，導電性の上部電極１１４が配置されており，
この上部電極１１４と処理容器１０４との間には，絶縁
部材１１６が介装されている。さらに，上部電極１１４
には，整合器１１８を介して，上記バイアス用電力より
も周波数が相対的に高いプラズマ生成用電力を出力する
プラズマ生成用電源１２０が接続されている。また，プ
ラズマ生成用電源１２０にも，上記制御器１１２が接続
されており，この制御器１１２によってプラズマ生成用
電力の供給が制御される。
【００１９】さらに，上部電極１１４には，多数のガス
吐出孔１１４ａが形成されており，これらガス吐出孔１
１４ａには，ガス供給管１２２を介して不図示の処理ガ
ス供給源が接続されている。また，処理容器１０４内の
下方には，排気管１２４が接続されており，この排気管
１２４には，不図示の真空ポンプが接続されている。
吐出孔１１４ａが形成されており，これらガス吐出孔１
１４ａには，ガス供給管１２２を介して不図示の処理ガ
ス供給源が接続されている。また，処理容器１０４内の
下方には，排気管１２４が接続されており，この排気管
１２４には，不図示の真空ポンプが接続されている。
【００２０】（２）エッチング処理工程 次に，図１〜図９を参照しながら本実施の形態のエッチ
ング処理工程について詳細に説明する。まず，図１に示
す下部電極１０６上にウェハＷを載置する。このウェハ
Ｗには，例えば図２（ａ）に示すように，ウェハＷを構
成する基板２００上に，例えばＳｉＯ2から成る絶縁膜
２０２が形成されており，さらにその絶縁膜２０２上に
所定のパターン２０４が形成されたエッチングマスクで
あるフォトレジスト膜２０６が積層されている。また，
図１に示す処理室１０２内には，ガス供給源からガス供
給管１２２とガス吐出孔１１４ａを介して，例えばＣ4
Ｆ8とＣＯとＡｒとＯ2との混合ガスから成る処理ガスを
導入する。この際，Ｃ4Ｆ8とＣＯとＡｒとＯ2の流量
は，１：４：１５：１の流量比に設定されている。さら
に，処理室１０２内は，排気管１２４を介して真空引き
され，例えば３５ｍＴｏｒｒの圧力に維持されている。
ング処理工程について詳細に説明する。まず，図１に示
す下部電極１０６上にウェハＷを載置する。このウェハ
Ｗには，例えば図２（ａ）に示すように，ウェハＷを構
成する基板２００上に，例えばＳｉＯ2から成る絶縁膜
２０２が形成されており，さらにその絶縁膜２０２上に
所定のパターン２０４が形成されたエッチングマスクで
あるフォトレジスト膜２０６が積層されている。また，
図１に示す処理室１０２内には，ガス供給源からガス供
給管１２２とガス吐出孔１１４ａを介して，例えばＣ4
Ｆ8とＣＯとＡｒとＯ2との混合ガスから成る処理ガスを
導入する。この際，Ｃ4Ｆ8とＣＯとＡｒとＯ2の流量
は，１：４：１５：１の流量比に設定されている。さら
に，処理室１０２内は，排気管１２４を介して真空引き
され，例えば３５ｍＴｏｒｒの圧力に維持されている。
【００２１】次いで，制御器１１２の制御により，プラ
ズマ生成用電源１２０から整合器１１８を介して上部電
極１１４に，２７ＭＨｚで上部電極（１１４）１ｃｍ2
当たり４Ｗ〜５Ｗの高周波電力を印加すると共に，バイ
アス用電源１１０から整合器１０８を介して下部電極１
０６に，上記プラズマ生成用電力よりも相対的に低い周
波数である８００ｋＨｚでウェハＷ１ｃｍ2当たり５Ｗ
の高周波電力を後述の如く間欠的に印加する。
ズマ生成用電源１２０から整合器１１８を介して上部電
極１１４に，２７ＭＨｚで上部電極（１１４）１ｃｍ2
当たり４Ｗ〜５Ｗの高周波電力を印加すると共に，バイ
アス用電源１１０から整合器１０８を介して下部電極１
０６に，上記プラズマ生成用電力よりも相対的に低い周
波数である８００ｋＨｚでウェハＷ１ｃｍ2当たり５Ｗ
の高周波電力を後述の如く間欠的に印加する。
【００２２】ここで，図２〜図９を参照しながら，バイ
アス用電力の制御構成について説明する。図３は，本実
施の形態のバイアス用電力の供給構成，すなわち図４に
示すバイアス用電力を印加するオンサイクル（以下，
「エッチング工程」という。）から処理を開始して，９
回のエッチング工程と，８回のバイアス用電力を印加し
ないオフサイクル（以下，「成膜工程」という。）とを
交互に繰り返し，エッチング工程で処理を終了した時点
でのウェハＷ上の一点における選択比（絶縁膜２０２の
エッチングされた量／フォトレジスト膜２０６のエッチ
ングされた量）と，デューティー（オンサイクル時間／
（オンサイクル時間＋オフサイクル時間））との関係を
示している。また，上記オンサイクル時間は３０秒に，
オフサイクル時間はデューティーを満たす時間に設定さ
れている。なお，デューティー１００％とは，バイアス
用電力を連続的に印加した場合である。また，成膜工程
において，バイアス用電力を遮断するのと同程度の作用
があるようにバイアス用電力を低減させても良い。
アス用電力の制御構成について説明する。図３は，本実
施の形態のバイアス用電力の供給構成，すなわち図４に
示すバイアス用電力を印加するオンサイクル（以下，
「エッチング工程」という。）から処理を開始して，９
回のエッチング工程と，８回のバイアス用電力を印加し
ないオフサイクル（以下，「成膜工程」という。）とを
交互に繰り返し，エッチング工程で処理を終了した時点
でのウェハＷ上の一点における選択比（絶縁膜２０２の
エッチングされた量／フォトレジスト膜２０６のエッチ
ングされた量）と，デューティー（オンサイクル時間／
（オンサイクル時間＋オフサイクル時間））との関係を
示している。また，上記オンサイクル時間は３０秒に，
オフサイクル時間はデューティーを満たす時間に設定さ
れている。なお，デューティー１００％とは，バイアス
用電力を連続的に印加した場合である。また，成膜工程
において，バイアス用電力を遮断するのと同程度の作用
があるようにバイアス用電力を低減させても良い。
【００２３】図３より，デューティーを下げることによ
り選択比が向上することがわかる。この理由として以下
のことが考えられる。下部電極１０６にバイアス用電力
を印加している期間（エッチング工程）では，Ｃ4Ｆ8の
解離によって生じるＣＦxイオンとＣＦxラジカル，およ
びＡｒイオン等により絶縁膜２０２がイオンアシストエ
ッチングされる。一方，フォトレジスト膜２０６は，絶
縁膜２０２のエッチングレートよりも低いものの，上記
イオンによりスパッタ（エッチング）される。
り選択比が向上することがわかる。この理由として以下
のことが考えられる。下部電極１０６にバイアス用電力
を印加している期間（エッチング工程）では，Ｃ4Ｆ8の
解離によって生じるＣＦxイオンとＣＦxラジカル，およ
びＡｒイオン等により絶縁膜２０２がイオンアシストエ
ッチングされる。一方，フォトレジスト膜２０６は，絶
縁膜２０２のエッチングレートよりも低いものの，上記
イオンによりスパッタ（エッチング）される。
【００２４】また，バイアス用電力を印加していない期
間（成膜工程）では，イオンがウェハＷに引き寄せられ
ない。その結果，図２（ｂ）に示すように，ＣＦxラジ
カルがフォトレジスト膜２０６の表面に付着することに
よってポリマー（重合体）２０８が形成される。同様
に，絶縁膜２０２の表面にもポリマー２０８が形成され
る。しかし，絶縁膜２０２の表面は，少なくともフォト
レジスト膜２０６の厚み分だけは深いところにあり，ま
たラジカル粒子は熱運動（ランダム運動）をするので，
絶縁膜２０２の表面に形成されるポリマー２０８の厚み
（Ｂ）は，フォトレジスト膜２０６の表面に形成される
ポリマー２０８の厚み（Ａ）よりも薄い。この点につい
ては，図８を用いて後述する。
間（成膜工程）では，イオンがウェハＷに引き寄せられ
ない。その結果，図２（ｂ）に示すように，ＣＦxラジ
カルがフォトレジスト膜２０６の表面に付着することに
よってポリマー（重合体）２０８が形成される。同様
に，絶縁膜２０２の表面にもポリマー２０８が形成され
る。しかし，絶縁膜２０２の表面は，少なくともフォト
レジスト膜２０６の厚み分だけは深いところにあり，ま
たラジカル粒子は熱運動（ランダム運動）をするので，
絶縁膜２０２の表面に形成されるポリマー２０８の厚み
（Ｂ）は，フォトレジスト膜２０６の表面に形成される
ポリマー２０８の厚み（Ａ）よりも薄い。この点につい
ては，図８を用いて後述する。
【００２５】さらに，フォトレジスト膜２０６は，例え
ばＣxＦyＯzから成るため，ＳｉＯ2から成る絶縁膜２０
２よりもポリマー２０８に分子組成が近いためポリマー
２０８が付着し易いと考えられる。この点については，
図９を用いて後述する。
ばＣxＦyＯzから成るため，ＳｉＯ2から成る絶縁膜２０
２よりもポリマー２０８に分子組成が近いためポリマー
２０８が付着し易いと考えられる。この点については，
図９を用いて後述する。
【００２６】また，成膜工程に続くエッチング工程で
は，ポリマー２０８がフォトレジスト膜２０６の保護膜
として働く。つまり，まずポリマー２０８がエッチング
され，その後にフォトレジスト膜２０６がエッチングさ
れるので，フォトレジスト膜２０６がエッチングされる
量が減る。一方，絶縁膜２０２上のポリマー２０８は薄
いので，絶縁膜２０２のエッチングの進行をさほど妨げ
ることがない。
は，ポリマー２０８がフォトレジスト膜２０６の保護膜
として働く。つまり，まずポリマー２０８がエッチング
され，その後にフォトレジスト膜２０６がエッチングさ
れるので，フォトレジスト膜２０６がエッチングされる
量が減る。一方，絶縁膜２０２上のポリマー２０８は薄
いので，絶縁膜２０２のエッチングの進行をさほど妨げ
ることがない。
【００２７】また，エッチング工程では，絶縁膜２０２
は約８０００オングストローム／分，フォトレジスト膜
２０６は約８００オングストローム／分，保護膜である
ポリマー２０８は約２３００オングストローム／分でエ
ッチングされる。これに対して，成膜工程では，ポリマ
ー２０８は約１８００オングストローム／分でフォトレ
ジスト膜２０６の表面に成膜される。このことは，図３
に示すように，バイアス用電力を常時印加した場合には
選択比が１０であり，そのバイアス用電力をデューティ
ー５０％で印加した場合には選択比が１５になることに
対応している。
は約８０００オングストローム／分，フォトレジスト膜
２０６は約８００オングストローム／分，保護膜である
ポリマー２０８は約２３００オングストローム／分でエ
ッチングされる。これに対して，成膜工程では，ポリマ
ー２０８は約１８００オングストローム／分でフォトレ
ジスト膜２０６の表面に成膜される。このことは，図３
に示すように，バイアス用電力を常時印加した場合には
選択比が１０であり，そのバイアス用電力をデューティ
ー５０％で印加した場合には選択比が１５になることに
対応している。
【００２８】また，図５は，図３と同じ条件でデューテ
ィーを変えたときの全処理時間と，絶縁膜２０２の平均
エッチングレート（絶縁膜２０２のエッチング量／成膜
工程を含む全処理時間）との関係を示している。図５よ
り，デューティーを下げると，平均エッチングレートが
低下し，全処理時間が長くなることがわかる。
ィーを変えたときの全処理時間と，絶縁膜２０２の平均
エッチングレート（絶縁膜２０２のエッチング量／成膜
工程を含む全処理時間）との関係を示している。図５よ
り，デューティーを下げると，平均エッチングレートが
低下し，全処理時間が長くなることがわかる。
【００２９】また，図６は，図３と同じ条件でデューテ
ィーを変えて全処理時間を終了した時点で残存している
フォトレジスト膜２０６の厚みを示している。図６よ
り，デューティーを下げると，フォトレジスト膜２０６
の残量が増加し，結果的に期待通りの形状のコンタクト
ホール２１０（図２（ｃ）を参照。）が形成されること
がわかる。
ィーを変えて全処理時間を終了した時点で残存している
フォトレジスト膜２０６の厚みを示している。図６よ
り，デューティーを下げると，フォトレジスト膜２０６
の残量が増加し，結果的に期待通りの形状のコンタクト
ホール２１０（図２（ｃ）を参照。）が形成されること
がわかる。
【００３０】また，図７（ｂ）は，図７（ａ）に示す状
態のウェハＷに対して，所定時間の成膜工程を施した後
におけるコンタクトホール２１０底面と，フォトレジス
ト膜２０６上面に形成されるポリマー２０８の状態を示
したものである。また，図８は，図７（ｂ）に示すコン
トクトホール２１０のアスペクト比を変えたときのフォ
トレジスト膜２０６上面に形成されるポリマー２０８の
厚みＡに対するコンタクトホール２１０底面に形成され
るポリマー２０８の厚みＢの比を示す。なお，本明細書
中において，アスペクト比とは，図７（ｂ）に示すフォ
トレジスト膜２０６の上面と絶縁膜２０２の底面との間
の距離ｄと，コンタクトホール２１０の直径ｒの比（ｄ
／ｒ）である。
態のウェハＷに対して，所定時間の成膜工程を施した後
におけるコンタクトホール２１０底面と，フォトレジス
ト膜２０６上面に形成されるポリマー２０８の状態を示
したものである。また，図８は，図７（ｂ）に示すコン
トクトホール２１０のアスペクト比を変えたときのフォ
トレジスト膜２０６上面に形成されるポリマー２０８の
厚みＡに対するコンタクトホール２１０底面に形成され
るポリマー２０８の厚みＢの比を示す。なお，本明細書
中において，アスペクト比とは，図７（ｂ）に示すフォ
トレジスト膜２０６の上面と絶縁膜２０２の底面との間
の距離ｄと，コンタクトホール２１０の直径ｒの比（ｄ
／ｒ）である。
【００３１】図８より，アスペクト比が大きくなるに従
って，すなわちエッチングが進行してコンタクトホール
２１０が深くなるに従って，コンタクトホール２１０底
面に形成されるポリマー２０８の厚みＢは，フォトレジ
スト膜２０６上面に形成されるポリマー２０８の厚みＡ
に比べて薄くなることがわかる。
って，すなわちエッチングが進行してコンタクトホール
２１０が深くなるに従って，コンタクトホール２１０底
面に形成されるポリマー２０８の厚みＢは，フォトレジ
スト膜２０６上面に形成されるポリマー２０８の厚みＡ
に比べて薄くなることがわかる。
【００３２】また，図９は，図３と同じプロセス条件の
成膜工程で，ウェハＷの表面がフォトレジスト膜２０６
の場合と，ウェハＷの表面が絶縁膜（ＳｉＯ2膜）２０
２の場合のポリマー２０８の成膜速度を比較したもので
ある。図９より，フォトレジスト膜２０６上に約１２０
オングストロームのポリマー２０８が形成されるまで
は，絶縁膜２０２上にはポリマー２０８が形成されない
事がわかる。この程度の期間（５秒）では，バイアス用
電力の印加を停止しても，絶縁膜２０２にはポリマー２
０８等が形成されない。
成膜工程で，ウェハＷの表面がフォトレジスト膜２０６
の場合と，ウェハＷの表面が絶縁膜（ＳｉＯ2膜）２０
２の場合のポリマー２０８の成膜速度を比較したもので
ある。図９より，フォトレジスト膜２０６上に約１２０
オングストロームのポリマー２０８が形成されるまで
は，絶縁膜２０２上にはポリマー２０８が形成されない
事がわかる。この程度の期間（５秒）では，バイアス用
電力の印加を停止しても，絶縁膜２０２にはポリマー２
０８等が形成されない。
【００３３】以上の実験データから以下のことが言え
る。図４では，上述の如くエッチング工程を１回当たり
３０秒とし，エッチング工程から始めてエッチング工程
で終了する場合について示した。このように，最初の工
程と最後の工程とがエッチング工程であれば，デューテ
ィーが同じであっても１回当たりのエッチング工程と成
膜工程の時間を長くすることにより，全処理時間を短縮
できる。
る。図４では，上述の如くエッチング工程を１回当たり
３０秒とし，エッチング工程から始めてエッチング工程
で終了する場合について示した。このように，最初の工
程と最後の工程とがエッチング工程であれば，デューテ
ィーが同じであっても１回当たりのエッチング工程と成
膜工程の時間を長くすることにより，全処理時間を短縮
できる。
【００３４】また，本実施の形態では，エッチング工程
を最終工程としているが，これは成膜工程を最終工程と
すると，フォトレジスト膜２０６表面やコンタクトホー
ル２１０底面にポリマー２０８等の反応生成物が付着し
たまま残るので，ポリマー等を除去する工程が余分に必
要となり，スループットを低下させるからである。つま
り，最終のエッチング工程では，ポリマー２０８を除去
し，コンタクトホール２１０の形成が完了するまでエッ
チングが行われる。
を最終工程としているが，これは成膜工程を最終工程と
すると，フォトレジスト膜２０６表面やコンタクトホー
ル２１０底面にポリマー２０８等の反応生成物が付着し
たまま残るので，ポリマー等を除去する工程が余分に必
要となり，スループットを低下させるからである。つま
り，最終のエッチング工程では，ポリマー２０８を除去
し，コンタクトホール２１０の形成が完了するまでエッ
チングが行われる。
【００３５】また，図９に示すように，成膜工程の時間
が５秒であれば，絶縁膜２０２上にポリマー２０８が形
成されず，フォトレジスト膜２０６上にポリマー２０８
が形成される。上記時間は，使用する処理ガスの種類等
のプロセス条件によって変わるが，少なくとも１秒以上
であれば，フォトレジスト膜２０６上にポリマー２０８
が形成されることもあり，上記と同様の効果を得ること
ができる。なお，処理時間を短くするためには，エッチ
ング工程の時間を成膜工程の時間よりも一般的に長くす
れば良い。また，本実施の形態では，バイアス用電力の
オン・オフの周期が１秒以上であるので，特殊なパルス
電源を用いなくてもソフトウェアによって電源のオン・
オフを容易に制御できる。
が５秒であれば，絶縁膜２０２上にポリマー２０８が形
成されず，フォトレジスト膜２０６上にポリマー２０８
が形成される。上記時間は，使用する処理ガスの種類等
のプロセス条件によって変わるが，少なくとも１秒以上
であれば，フォトレジスト膜２０６上にポリマー２０８
が形成されることもあり，上記と同様の効果を得ること
ができる。なお，処理時間を短くするためには，エッチ
ング工程の時間を成膜工程の時間よりも一般的に長くす
れば良い。また，本実施の形態では，バイアス用電力の
オン・オフの周期が１秒以上であるので，特殊なパルス
電源を用いなくてもソフトウェアによって電源のオン・
オフを容易に制御できる。
【００３６】また，コンタクトホール２１０の径が小さ
い場合は，エッチングの開始時において所定のアスペク
ト比が確保されている。従って，図８に示すように，最
初の工程を成膜工程としても，絶縁膜２０２には僅かな
ポリマー２０８が形成されるだけなので，エッチング速
度をさほど低下させないと共に，予めフォトレジスト膜
２０６にポリマー２０８を形成できるので，選択比を向
上させることができる。
い場合は，エッチングの開始時において所定のアスペク
ト比が確保されている。従って，図８に示すように，最
初の工程を成膜工程としても，絶縁膜２０２には僅かな
ポリマー２０８が形成されるだけなので，エッチング速
度をさほど低下させないと共に，予めフォトレジスト膜
２０６にポリマー２０８を形成できるので，選択比を向
上させることができる。
【００３７】また，コンタクトホール２１０は，エッチ
ングが進行するに従ってアスペクト比が高くなり，成膜
工程によりコンタクトホール２１０の底面に形成される
ポリマー２０８の成膜速度は低下する。その結果，成膜
工程によってコンタクトホール２１０のエッチングが妨
げられる度合いは，エッチング開始時と比べて低下す
る。従って，エッチングに進行に合わせてデューティー
を下げ，あるいはエッチング工程の時間を短くして成膜
工程の時間を長くすれば，フォトレジスト膜２０６にポ
リマー２０８を確実に形成しながら，絶縁膜２０２に対
しても所定のエッチングを施すことができる。
ングが進行するに従ってアスペクト比が高くなり，成膜
工程によりコンタクトホール２１０の底面に形成される
ポリマー２０８の成膜速度は低下する。その結果，成膜
工程によってコンタクトホール２１０のエッチングが妨
げられる度合いは，エッチング開始時と比べて低下す
る。従って，エッチングに進行に合わせてデューティー
を下げ，あるいはエッチング工程の時間を短くして成膜
工程の時間を長くすれば，フォトレジスト膜２０６にポ
リマー２０８を確実に形成しながら，絶縁膜２０２に対
しても所定のエッチングを施すことができる。
【００３８】また，本実施の形態を採用すれば，成膜工
程においてフォトレジスト膜２０６上に形成されたポリ
マー２０８がエッチングされた後に，フォトレジスト膜
２０６がエッチングされるので，選択比を高くすること
ができる。ただし，選択比を必要以上に高くすると，処
理時間が長くなる。
程においてフォトレジスト膜２０６上に形成されたポリ
マー２０８がエッチングされた後に，フォトレジスト膜
２０６がエッチングされるので，選択比を高くすること
ができる。ただし，選択比を必要以上に高くすると，処
理時間が長くなる。
【００３９】また，フォトレジスト膜２０６は，全処理
を完了した時点で，図２（ｄ）に示す悪い形状のコンタ
クトホール１０が形成されない程度，エッチングされず
に残っていれば充分である。従って，デューティーおよ
びエッチング・成膜工程１回当たりの夫々の時間は，絶
縁膜２０２およびフォトレジスト膜２０６の厚み，絶縁
膜２０２およびフォトレジスト膜２０６のエッチングレ
ート，ポリマー２０８の成膜レート，コンタクトホール
の径，エッチングの進行の度合い，処理ガスの種類，バ
イアス用電力の大きさ等を考慮して処理時間が最短にな
るように決められる。
を完了した時点で，図２（ｄ）に示す悪い形状のコンタ
クトホール１０が形成されない程度，エッチングされず
に残っていれば充分である。従って，デューティーおよ
びエッチング・成膜工程１回当たりの夫々の時間は，絶
縁膜２０２およびフォトレジスト膜２０６の厚み，絶縁
膜２０２およびフォトレジスト膜２０６のエッチングレ
ート，ポリマー２０８の成膜レート，コンタクトホール
の径，エッチングの進行の度合い，処理ガスの種類，バ
イアス用電力の大きさ等を考慮して処理時間が最短にな
るように決められる。
【００４０】本実施の形態は，以上のように構成されて
おり，フォトレジスト膜２０６の上面やその肩部にポリ
マー２０８を形成しながらエッチング処理を行うので，
処理時にフォトレジスト膜２０６が過度にエッチングさ
れて，特に図２（ｃ）に示す肩部２０６ａが損傷するこ
とがない。その結果，パターン２０４に基づいて，高ア
スペクト比のコンタクトホール２１０を確実に形成する
ことができる。また，ポリマー２０８は，図２（ｂ）に
示すように，コンタクトホール２１０の内部側面にも付
着するので，すでに形成されたコンタクトホール２１０
の内部側壁がエッチングされ難くなり，いわゆるボーイ
ング形状となることを防止できる。
おり，フォトレジスト膜２０６の上面やその肩部にポリ
マー２０８を形成しながらエッチング処理を行うので，
処理時にフォトレジスト膜２０６が過度にエッチングさ
れて，特に図２（ｃ）に示す肩部２０６ａが損傷するこ
とがない。その結果，パターン２０４に基づいて，高ア
スペクト比のコンタクトホール２１０を確実に形成する
ことができる。また，ポリマー２０８は，図２（ｂ）に
示すように，コンタクトホール２１０の内部側面にも付
着するので，すでに形成されたコンタクトホール２１０
の内部側壁がエッチングされ難くなり，いわゆるボーイ
ング形状となることを防止できる。
【００４１】以上，本発明の好適な実施の一形態につい
て，添付図面を参照しながら説明したが，本発明はかか
る構成に限定されるものではない。特許請求の範囲に記
載された技術的思想の範疇において，当業者であれば，
各種の変更例および修正例に想到し得るものであり，そ
れら変更例および修正例についても本発明の技術的範囲
に属するものと了解される。
て，添付図面を参照しながら説明したが，本発明はかか
る構成に限定されるものではない。特許請求の範囲に記
載された技術的思想の範疇において，当業者であれば，
各種の変更例および修正例に想到し得るものであり，そ
れら変更例および修正例についても本発明の技術的範囲
に属するものと了解される。
【００４２】例えば，上記実施の形態において，８００
ｋＨｚのバイアス用電力を下部電極に印加する構成を例
に挙げて説明したが，８００ｋＨｚ以外の周波数の電力
をバイアス用電力として採用しても，本発明を実施する
ことができる。
ｋＨｚのバイアス用電力を下部電極に印加する構成を例
に挙げて説明したが，８００ｋＨｚ以外の周波数の電力
をバイアス用電力として採用しても，本発明を実施する
ことができる。
【００４３】また，上記実施の形態において，絶縁膜と
してＳｉＯ2を採用する構成を例に挙げて説明したが，
本発明はかかる構成に限定されるものではなく，例えば
ＢＰＳＧ(boron-phospho-silicate glass)や，ＴＥＯＳ
(tetraethylorth-osilicate)や，ＳＯＧ(spin on glas
s)や，ＳｉＯＦや，熱酸化膜（ＳｉＯ2）などの絶縁
膜，あるいは絶縁膜以外のエッチング処理に対しても，
本発明を適用することができる。
してＳｉＯ2を採用する構成を例に挙げて説明したが，
本発明はかかる構成に限定されるものではなく，例えば
ＢＰＳＧ(boron-phospho-silicate glass)や，ＴＥＯＳ
(tetraethylorth-osilicate)や，ＳＯＧ(spin on glas
s)や，ＳｉＯＦや，熱酸化膜（ＳｉＯ2）などの絶縁
膜，あるいは絶縁膜以外のエッチング処理に対しても，
本発明を適用することができる。
【００４４】さらに，上記実施の形態において，平行平
板型プラズマエッチング装置を例に挙げて説明したが，
本発明はかかる構成に限定されるものではなく，被処理
体にバイアス用電力を印加できれば，誘導結合型エッチ
ング装置やマイクロ波型エッチング装置などのプラズマ
源を備えたプラズマエッチング装置にも，本発明を適用
することができる。
板型プラズマエッチング装置を例に挙げて説明したが，
本発明はかかる構成に限定されるものではなく，被処理
体にバイアス用電力を印加できれば，誘導結合型エッチ
ング装置やマイクロ波型エッチング装置などのプラズマ
源を備えたプラズマエッチング装置にも，本発明を適用
することができる。
【００４５】
【発明の効果】本発明によれば，エッチング処理中に，
例えばフォトレジスト膜の露出面に保護膜を形成する成
膜工程を設けたので，その保護膜によってフォトレジス
ト膜がエッチングされ難くなり，選択比を向上させるこ
とができる。その結果，処理終了時までフォトレジスト
膜に形成されたエッチングパターンを初期の状態と実質
的に同一の状態に維持することができ，上記パターンに
基づいて，所定の超微細なコンタクトホールを形成する
ことができる。さらに，コンタクトホールの内部側壁に
も保護膜を形成し，保護することができるため，上記内
部側壁面がエッチングされて生じるボーイング形状の発
生を抑制することができ，所定形状のコンタクトホール
を形成することができる。
例えばフォトレジスト膜の露出面に保護膜を形成する成
膜工程を設けたので，その保護膜によってフォトレジス
ト膜がエッチングされ難くなり，選択比を向上させるこ
とができる。その結果，処理終了時までフォトレジスト
膜に形成されたエッチングパターンを初期の状態と実質
的に同一の状態に維持することができ，上記パターンに
基づいて，所定の超微細なコンタクトホールを形成する
ことができる。さらに，コンタクトホールの内部側壁に
も保護膜を形成し，保護することができるため，上記内
部側壁面がエッチングされて生じるボーイング形状の発
生を抑制することができ，所定形状のコンタクトホール
を形成することができる。
【図１】本発明を適用可能なエッチング装置を示す概略
的な断面図である。
的な断面図である。
【図２】図１に示すエッチング装置に適用されるエッチ
ング方法と従来のエッチング方法を説明するためのウェ
ハＷを表す概略的な断面図である。
ング方法と従来のエッチング方法を説明するためのウェ
ハＷを表す概略的な断面図である。
【図３】図１に示すエッチング装置に適用されるエッチ
ング方法を説明するための選択比とデューティーとの関
係を表す概略的な説明図である。
ング方法を説明するための選択比とデューティーとの関
係を表す概略的な説明図である。
【図４】図１に示すエッチング装置に適用されるエッチ
ング方法を説明するためのバイアス用電力のオン・オフ
サイクルを表す概略的な説明図である。
ング方法を説明するためのバイアス用電力のオン・オフ
サイクルを表す概略的な説明図である。
【図５】図１に示すエッチング装置に適用されるエッチ
ング方法を説明するためのデューティーを変化させた際
の全処理時間と絶縁膜のエッチングレートとの関係を表
す概略的な説明図である。
ング方法を説明するためのデューティーを変化させた際
の全処理時間と絶縁膜のエッチングレートとの関係を表
す概略的な説明図である。
【図６】図１に示すエッチング装置に適用されるエッチ
ング方法を説明するためのフォトレジスト膜の残膜厚み
とデューティーとの関係を表す概略的な説明図である。
ング方法を説明するためのフォトレジスト膜の残膜厚み
とデューティーとの関係を表す概略的な説明図である。
【図７】図１に示すエッチング装置に適用されるエッチ
ング方法を説明するためのウェハＷを表す概略的な断面
図である。
ング方法を説明するためのウェハＷを表す概略的な断面
図である。
【図８】図１に示すエッチング装置に適用されるエッチ
ング方法を説明するためのアスペクト比とポリマーの厚
みとの関係を表す概略的な説明図である。
ング方法を説明するためのアスペクト比とポリマーの厚
みとの関係を表す概略的な説明図である。
【図９】図１に示すエッチング装置に適用されるエッチ
ング方法を説明するためのバイアス用電力オフ時間とポ
リマーの厚みとの関係を表す概略的な断面図である。
ング方法を説明するためのバイアス用電力オフ時間とポ
リマーの厚みとの関係を表す概略的な断面図である。
１００ エッチング装置 １０２ 処理室 １０６ 下部電極 １１０ バイアス用電源 １１２ 制御器 １１４ 上部電極 １２０ プラズマ生成用電源 ２００ 基板 ２０２ 絶縁膜 ２０６ フォトレジスト膜 ２０８ ポリマー（保護膜） ２１０ コンタクトホール Ｗ ウェハ
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4K057 DA13 DB06 DD01 DD09 DE06 DG15 DM02 DM17 DM18 5F004 AA05 BA04 BB11 BB13 CA03 CA06 DA00 DB03 EA13 EA28 EB01
Claims (8)
- 【請求項１】 処理室内に処理ガスを導入し，プラズマ
源により前記処理室内にプラズマを生成すると共に，前
記処理室内に配置された電極にバイアス用電力を印加し
て，前記電極上に載置された被処理体に対して所定のエ
ッチング処理を施すプラズマエッチング方法であって，
前記バイアス用電力を前記電極に印加して所定のエッチ
ング時間にわたり前記被処理体にエッチングを施すエッ
チング工程と，前記バイアス用電力を遮断して所定の成
膜時間にわたり前記被処理体表面のエッチングマスクに
保護膜を形成する成膜を施す成膜工程とを順次反復する
ことを特徴とする，プラズマエッチング方法。 - 【請求項２】 前記各エッチング時間と前記各成膜時間
とは，エッチング処理の進行に応じて変更されることを
特徴とする，請求項１に記載のプラズマエッチング方
法。 - 【請求項３】 前記各成膜時間は，エッチング処理の進
行に応じて相対的に延長されることを特徴とする，請求
項１または２のいずれかに記載のプラズマエッチング方
法。 - 【請求項４】 前記各成膜時間は，１秒以上であること
を特徴とする，請求項１，２または３のいずれかに記載
のプラズマエッチング方法。 - 【請求項５】 前記エッチング処理の最終工程として，
前記エッチング工程が行われることを特徴とする，請求
項１，２，３または４のいずれかに記載のプラズマエッ
チング方法。 - 【請求項６】 前記エッチング処理の開始工程として，
前記成膜工程が行われることを特徴とする，請求項１，
２，３，４または５のいずれかに記載のプラズマエッチ
ング方法。 - 【請求項７】 前記エッチング対象は，酸化シリコン膜
であり，前記処理ガスは，フルオロカーボンガスを含む
ガスであることを特徴とする，請求項１，２，３，４，
５または６のいずれかに記載のプラズマエッチング方
法。 - 【請求項８】 処理室内に処理ガスを導入し，プラズマ
源により前記処理室内にプラズマを生成すると共に，前
記処理室内に配置された電極にバイアス用電力を印加し
て，前記電極上に載置された被処理体に対して所定のエ
ッチング処理を施すプラズマエッチング装置であって，
前記電極には，所定のエッチング時間にわたり前記バイ
アス用電力を出力し，所定の成膜時間にわたり前記バイ
アス用電力を遮断すると共に，前記バイアス用電力の出
力と遮断とを１秒以上の周期で順次反復するバイアス用
電源が接続されることを特徴とする，プラズマエッチン
グ装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31994298A JP4153606B2 (ja) | 1998-10-22 | 1998-10-22 | プラズマエッチング方法およびプラズマエッチング装置 |
| EP99949351A EP1143496B1 (en) | 1998-10-22 | 1999-10-22 | Plasma etching method |
| KR1020017004885A KR100590370B1 (ko) | 1998-10-22 | 1999-10-22 | 플라즈마 에칭 방법 |
| DE69942372T DE69942372D1 (de) | 1998-10-22 | 1999-10-22 | Plasmaätzverfahren |
| US09/807,896 US6793832B1 (en) | 1998-10-22 | 1999-10-22 | Plasma etching method |
| PCT/JP1999/005821 WO2000024046A1 (fr) | 1998-10-22 | 1999-10-22 | Procede d'attaque au plasma |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31994298A JP4153606B2 (ja) | 1998-10-22 | 1998-10-22 | プラズマエッチング方法およびプラズマエッチング装置 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2000133638A true JP2000133638A (ja) | 2000-05-12 |
| JP2000133638A5 JP2000133638A5 (ja) | 2005-11-04 |
| JP4153606B2 JP4153606B2 (ja) | 2008-09-24 |
Family
ID=18115972
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31994298A Expired - Lifetime JP4153606B2 (ja) | 1998-10-22 | 1998-10-22 | プラズマエッチング方法およびプラズマエッチング装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6793832B1 (ja) |
| EP (1) | EP1143496B1 (ja) |
| JP (1) | JP4153606B2 (ja) |
| KR (1) | KR100590370B1 (ja) |
| DE (1) | DE69942372D1 (ja) |
| WO (1) | WO2000024046A1 (ja) |
Cited By (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001068462A (ja) * | 1999-07-20 | 2001-03-16 | Samsung Electronics Co Ltd | 選択的ポリマー蒸着を用いたプラズマエッチング方法及びこれを用いたコンタクトホール形成方法 |
| KR20020017182A (ko) * | 2000-08-29 | 2002-03-07 | 윤종용 | 옥타플루오로부텐으로 이루어지는 식각 가스를 이용한반도체 소자의 제조방법 |
| US6946328B2 (en) | 2003-08-11 | 2005-09-20 | Samsung Electronics Co. Ltd. | Method for manufacturing semiconductor devices |
| JP2006514783A (ja) * | 2002-10-11 | 2006-05-11 | ラム リサーチ コーポレーション | プラズマエッチングのパフォーマンスを改善する方法 |
| KR100656708B1 (ko) | 2005-04-01 | 2006-12-13 | 주식회사 에이디피엔지니어링 | 플라즈마 처리장치 |
| JP2007080982A (ja) * | 2005-09-13 | 2007-03-29 | Hitachi High-Technologies Corp | エッチング方法、エッチング装置及び半導体装置の製造方法 |
| US7488687B2 (en) | 2006-09-12 | 2009-02-10 | Samsung Electronics Co., Ltd. | Methods of forming electrical interconnect structures using polymer residues to increase etching selectivity through dielectric layers |
| JP2009124109A (ja) * | 2007-09-25 | 2009-06-04 | Applied Materials Inc | 開口部側壁に形成した高分子の処理により高アスペクト比の開口部におけるエッチプロファイルの屈曲と湾曲を防止する方法 |
| JP2010516059A (ja) * | 2007-01-10 | 2010-05-13 | ラム リサーチ コーポレーション | エッチング中のラインエンドショートニングの低減 |
| JP2010518605A (ja) * | 2007-02-05 | 2010-05-27 | ラム リサーチ コーポレーション | 超高アスペクト比の誘電体パルスエッチング |
| KR101058916B1 (ko) * | 2008-12-26 | 2011-08-23 | 가부시키가이샤 히다치 하이테크놀로지즈 | 플라즈마처리장치 |
| KR101451771B1 (ko) * | 2007-03-12 | 2014-10-16 | 아익스트론 에스이 | 향상된 처리 성능을 위한 신규한 플라즈마 시스템 |
| JP2016134428A (ja) * | 2015-01-16 | 2016-07-25 | 東京エレクトロン株式会社 | エッチング方法 |
| JP2017112350A (ja) * | 2015-11-04 | 2017-06-22 | ラム リサーチ コーポレーションＬａｍ Ｒｅｓｅａｒｃｈ Ｃｏｒｐｏｒａｔｉｏｎ | プラズマ電力レベルに応じて二様態プロセスガス組成を使用するプラズマエッチングのための方法及びシステム |
| JP2017536701A (ja) * | 2014-12-04 | 2017-12-07 | 北京北方華創微電子装備有限公司Ｂｅｉｊｉｎｇ Ｎａｕｒａ Ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃｓ Ｅｑｕｉｐｍｅｎｔ Ｃｏ．， Ｌｔｄ． | 二酸化ケイ素基板のエッチング方法およびエッチング装置 |
| JP2019087626A (ja) * | 2017-11-07 | 2019-06-06 | 東京エレクトロン株式会社 | プラズマエッチング方法 |
| JP2019212777A (ja) * | 2018-06-05 | 2019-12-12 | 東京エレクトロン株式会社 | 成膜用組成物および成膜装置 |
| JP2019212776A (ja) * | 2018-06-05 | 2019-12-12 | 東京エレクトロン株式会社 | 成膜用組成物および成膜装置 |
| WO2021090516A1 (ja) * | 2019-11-08 | 2021-05-14 | 東京エレクトロン株式会社 | エッチング方法 |
| CN113366603A (zh) * | 2019-02-08 | 2021-09-07 | 应用材料公司 | 蚀刻半导体结构的方法和设备 |
| US11456180B2 (en) | 2019-11-08 | 2022-09-27 | Tokyo Electron Limited | Etching method |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10053780A1 (de) * | 2000-10-30 | 2002-05-16 | Infineon Technologies Ag | Verfahren zur Strukturierung einer Siliziumoxid-Schicht |
| US7407597B2 (en) * | 2006-09-14 | 2008-08-05 | Lam Research Corporation | Line end shortening reduction during etch |
| US7771606B2 (en) * | 2007-02-22 | 2010-08-10 | Applied Materials, Inc. | Pulsed-plasma system with pulsed reaction gas replenish for etching semiconductors structures |
| US7718538B2 (en) * | 2007-02-21 | 2010-05-18 | Applied Materials, Inc. | Pulsed-plasma system with pulsed sample bias for etching semiconductor substrates |
| US7737042B2 (en) * | 2007-02-22 | 2010-06-15 | Applied Materials, Inc. | Pulsed-plasma system for etching semiconductor structures |
| KR101037043B1 (ko) * | 2009-02-27 | 2011-05-26 | 성균관대학교산학협력단 | 반도체 기판의 비아 형성방법 |
| US9478408B2 (en) | 2014-06-06 | 2016-10-25 | Lam Research Corporation | Systems and methods for removing particles from a substrate processing chamber using RF plasma cycling and purging |
| US10081869B2 (en) | 2014-06-10 | 2018-09-25 | Lam Research Corporation | Defect control in RF plasma substrate processing systems using DC bias voltage during movement of substrates |
| US10047438B2 (en) | 2014-06-10 | 2018-08-14 | Lam Research Corporation | Defect control and stability of DC bias in RF plasma-based substrate processing systems using molecular reactive purge gas |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4855017A (en) * | 1985-05-03 | 1989-08-08 | Texas Instruments Incorporated | Trench etch process for a single-wafer RIE dry etch reactor |
| KR900007687B1 (ko) * | 1986-10-17 | 1990-10-18 | 가부시기가이샤 히다찌세이사꾸쇼 | 플라즈마처리방법 및 장치 |
| JP2918892B2 (ja) * | 1988-10-14 | 1999-07-12 | 株式会社日立製作所 | プラズマエッチング処理方法 |
| US5888414A (en) | 1991-06-27 | 1999-03-30 | Applied Materials, Inc. | Plasma reactor and processes using RF inductive coupling and scavenger temperature control |
| DE69226253T2 (de) * | 1992-01-24 | 1998-12-17 | Applied Materials Inc | Plasmaätzverfahren und Reaktor zur Plasmabearbeitung |
| JP2625072B2 (ja) | 1992-09-08 | 1997-06-25 | アプライド マテリアルズ インコーポレイテッド | 電磁ｒｆ結合を用いたプラズマ反応装置及びその方法 |
| US5573597A (en) * | 1995-06-07 | 1996-11-12 | Sony Corporation | Plasma processing system with reduced particle contamination |
| DE69725245T2 (de) * | 1996-08-01 | 2004-08-12 | Surface Technoloy Systems Plc | Verfahren zur Ätzung von Substraten |
-
1998
- 1998-10-22 JP JP31994298A patent/JP4153606B2/ja not_active Expired - Lifetime
-
1999
- 1999-10-22 EP EP99949351A patent/EP1143496B1/en not_active Expired - Lifetime
- 1999-10-22 US US09/807,896 patent/US6793832B1/en not_active Expired - Lifetime
- 1999-10-22 DE DE69942372T patent/DE69942372D1/de not_active Expired - Lifetime
- 1999-10-22 WO PCT/JP1999/005821 patent/WO2000024046A1/ja active IP Right Grant
- 1999-10-22 KR KR1020017004885A patent/KR100590370B1/ko active IP Right Grant
Cited By (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001068462A (ja) * | 1999-07-20 | 2001-03-16 | Samsung Electronics Co Ltd | 選択的ポリマー蒸着を用いたプラズマエッチング方法及びこれを用いたコンタクトホール形成方法 |
| KR20020017182A (ko) * | 2000-08-29 | 2002-03-07 | 윤종용 | 옥타플루오로부텐으로 이루어지는 식각 가스를 이용한반도체 소자의 제조방법 |
| JP2006514783A (ja) * | 2002-10-11 | 2006-05-11 | ラム リサーチ コーポレーション | プラズマエッチングのパフォーマンスを改善する方法 |
| US6946328B2 (en) | 2003-08-11 | 2005-09-20 | Samsung Electronics Co. Ltd. | Method for manufacturing semiconductor devices |
| KR100656708B1 (ko) | 2005-04-01 | 2006-12-13 | 주식회사 에이디피엔지니어링 | 플라즈마 처리장치 |
| JP2007080982A (ja) * | 2005-09-13 | 2007-03-29 | Hitachi High-Technologies Corp | エッチング方法、エッチング装置及び半導体装置の製造方法 |
| JP4653603B2 (ja) * | 2005-09-13 | 2011-03-16 | 株式会社日立ハイテクノロジーズ | プラズマエッチング方法 |
| US7488687B2 (en) | 2006-09-12 | 2009-02-10 | Samsung Electronics Co., Ltd. | Methods of forming electrical interconnect structures using polymer residues to increase etching selectivity through dielectric layers |
| JP2010516059A (ja) * | 2007-01-10 | 2010-05-13 | ラム リサーチ コーポレーション | エッチング中のラインエンドショートニングの低減 |
| KR101433987B1 (ko) | 2007-01-10 | 2014-08-25 | 램 리써치 코포레이션 | 에칭 동안 라인 말단 단축의 감소 방법 |
| JP2010518605A (ja) * | 2007-02-05 | 2010-05-27 | ラム リサーチ コーポレーション | 超高アスペクト比の誘電体パルスエッチング |
| KR101455883B1 (ko) * | 2007-02-05 | 2014-11-03 | 램 리써치 코포레이션 | 펄스화된 초고 애스펙트비 유전체 식각 |
| KR101451771B1 (ko) * | 2007-03-12 | 2014-10-16 | 아익스트론 에스이 | 향상된 처리 성능을 위한 신규한 플라즈마 시스템 |
| JP2009124109A (ja) * | 2007-09-25 | 2009-06-04 | Applied Materials Inc | 開口部側壁に形成した高分子の処理により高アスペクト比の開口部におけるエッチプロファイルの屈曲と湾曲を防止する方法 |
| KR101058916B1 (ko) * | 2008-12-26 | 2011-08-23 | 가부시키가이샤 히다치 하이테크놀로지즈 | 플라즈마처리장치 |
| JP2017536701A (ja) * | 2014-12-04 | 2017-12-07 | 北京北方華創微電子装備有限公司Ｂｅｉｊｉｎｇ Ｎａｕｒａ Ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃｓ Ｅｑｕｉｐｍｅｎｔ Ｃｏ．， Ｌｔｄ． | 二酸化ケイ素基板のエッチング方法およびエッチング装置 |
| JP2016134428A (ja) * | 2015-01-16 | 2016-07-25 | 東京エレクトロン株式会社 | エッチング方法 |
| JP2021093548A (ja) * | 2015-11-04 | 2021-06-17 | ラム リサーチ コーポレーションＬａｍ Ｒｅｓｅａｒｃｈ Ｃｏｒｐｏｒａｔｉｏｎ | プラズマ処理システム |
| JP2017112350A (ja) * | 2015-11-04 | 2017-06-22 | ラム リサーチ コーポレーションＬａｍ Ｒｅｓｅａｒｃｈ Ｃｏｒｐｏｒａｔｉｏｎ | プラズマ電力レベルに応じて二様態プロセスガス組成を使用するプラズマエッチングのための方法及びシステム |
| JP7122422B2 (ja) | 2015-11-04 | 2022-08-19 | ラム リサーチ コーポレーション | プラズマ処理システム |
| JP2019087626A (ja) * | 2017-11-07 | 2019-06-06 | 東京エレクトロン株式会社 | プラズマエッチング方法 |
| US10854470B2 (en) | 2017-11-07 | 2020-12-01 | Tokyo Electron Limited | Plasma etching method |
| JP2019212777A (ja) * | 2018-06-05 | 2019-12-12 | 東京エレクトロン株式会社 | 成膜用組成物および成膜装置 |
| JP2019212776A (ja) * | 2018-06-05 | 2019-12-12 | 東京エレクトロン株式会社 | 成膜用組成物および成膜装置 |
| CN113366603A (zh) * | 2019-02-08 | 2021-09-07 | 应用材料公司 | 蚀刻半导体结构的方法和设备 |
| JP2022520190A (ja) * | 2019-02-08 | 2022-03-29 | アプライド マテリアルズ インコーポレイテッド | 半導体構造をエッチングするための方法及び装置 |
| JP7259061B2 (ja) | 2019-02-08 | 2023-04-17 | アプライド マテリアルズ インコーポレイテッド | 半導体構造をエッチングするための方法及び装置 |
| WO2021090516A1 (ja) * | 2019-11-08 | 2021-05-14 | 東京エレクトロン株式会社 | エッチング方法 |
| US11456180B2 (en) | 2019-11-08 | 2022-09-27 | Tokyo Electron Limited | Etching method |
Also Published As
| Publication number | Publication date |
|---|---|
| US6793832B1 (en) | 2004-09-21 |
| EP1143496A4 (en) | 2006-12-13 |
| KR20010080234A (ko) | 2001-08-22 |
| WO2000024046A1 (fr) | 2000-04-27 |
| JP4153606B2 (ja) | 2008-09-24 |
| EP1143496B1 (en) | 2010-05-12 |
| EP1143496A1 (en) | 2001-10-10 |
| DE69942372D1 (de) | 2010-06-24 |
| KR100590370B1 (ko) | 2006-06-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2000133638A (ja) | プラズマエッチング方法およびプラズマエッチング装置 | |
| JP6719602B2 (ja) | 材料改質とｒｆパルスを用いた選択的エッチング | |
| US10629473B2 (en) | Footing removal for nitride spacer | |
| US6093332A (en) | Methods for reducing mask erosion during plasma etching | |
| KR100718072B1 (ko) | 기판의 실리콘층에 직통으로 접촉홀을 형성하기 위한 방법 | |
| JPH09181055A (ja) | 半導体ウエハの上面及び側壁からのポリマー除去 | |
| JP5214596B2 (ja) | プラズマ処理システムのマスクアンダーカットおよびノッチを最小化する方法 | |
| JPH09251989A (ja) | 水素ガスを用いた集積回路のプラズマ洗浄方法 | |
| KR100764248B1 (ko) | 드라이 에칭 방법 | |
| JP2010500758A (ja) | エッチング処理を実行する前のマスク層処理方法 | |
| TWI389865B (zh) | 用於電漿處理系統之刻痕停止脈波程序 | |
| JP4387801B2 (ja) | 半導体ウェーハの乾式蝕刻方法 | |
| JPH07335570A (ja) | プラズマ処理における基板温度制御方法 | |
| KR100867174B1 (ko) | 반도체 장치의 제조 방법, 반도체 장치의 제조 장치, 제어프로그램 및 컴퓨터 기억 매체 | |
| JP3970600B2 (ja) | エッチング方法 | |
| JP2009076711A (ja) | 半導体装置の製造方法 | |
| JPH0697127A (ja) | 配線形成方法 | |
| JP2001156041A (ja) | 半導体装置の製造方法及びその製造装置 | |
| JPH05251399A (ja) | 枚葉式エッチャーによるシリコン窒化膜のエッチング方法 | |
| JPH0992640A (ja) | プラズマエッチング方法 | |
| JP2003068709A (ja) | ドライエッチング方法 | |
| JP2003017475A (ja) | ドライエッチング方法 | |
| JP2001035836A (ja) | ドライエッチング方法および装置 | |
| JP2006060089A (ja) | シリコン材のエッチング方法とその装置並びにシリコン成形体 | |
| JPH05347267A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050920 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050920 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080408 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080603 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080701 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080704 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110711 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110711 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140711 Year of fee payment: 6 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |