KR20170003136A - 태양 전지 및 이의 제조 방법 - Google Patents

태양 전지 및 이의 제조 방법 Download PDF

Info

Publication number
KR20170003136A
KR20170003136A KR1020150093401A KR20150093401A KR20170003136A KR 20170003136 A KR20170003136 A KR 20170003136A KR 1020150093401 A KR1020150093401 A KR 1020150093401A KR 20150093401 A KR20150093401 A KR 20150093401A KR 20170003136 A KR20170003136 A KR 20170003136A
Authority
KR
South Korea
Prior art keywords
layer
semiconductor
semiconductor substrate
dopant
type region
Prior art date
Application number
KR1020150093401A
Other languages
English (en)
Other versions
KR102272433B1 (ko
Inventor
장원재
김성진
정주화
안준용
Original Assignee
엘지전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지전자 주식회사 filed Critical 엘지전자 주식회사
Priority to KR1020150093401A priority Critical patent/KR102272433B1/ko
Priority to US15/196,743 priority patent/US10566487B2/en
Priority to EP16176853.6A priority patent/EP3113234A1/en
Priority to JP2016129864A priority patent/JP6336521B2/ja
Publication of KR20170003136A publication Critical patent/KR20170003136A/ko
Priority to US16/504,995 priority patent/US11462654B2/en
Priority to KR1020210084105A priority patent/KR102397970B1/ko
Application granted granted Critical
Publication of KR102272433B1 publication Critical patent/KR102272433B1/ko
Priority to US17/959,095 priority patent/US20230078624A1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/04—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof adapted as photovoltaic [PV] conversion devices
    • H01L31/06—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof adapted as photovoltaic [PV] conversion devices characterised by potential barriers
    • H01L31/072—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof adapted as photovoltaic [PV] conversion devices characterised by potential barriers the potential barriers being only of the PN heterojunction type
    • H01L31/0745—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof adapted as photovoltaic [PV] conversion devices characterised by potential barriers the potential barriers being only of the PN heterojunction type comprising a AIVBIV heterojunction, e.g. Si/Ge, SiGe/Si or Si/SiC solar cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/02—Details
    • H01L31/0216—Coatings
    • H01L31/02161—Coatings for devices characterised by at least one potential jump barrier or surface barrier
    • H01L31/02167—Coatings for devices characterised by at least one potential jump barrier or surface barrier for solar cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/02—Details
    • H01L31/0224—Electrodes
    • H01L31/022408—Electrodes for devices characterised by at least one potential jump barrier or surface barrier
    • H01L31/022425—Electrodes for devices characterised by at least one potential jump barrier or surface barrier for solar cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/02—Details
    • H01L31/0236—Special surface textures
    • H01L31/02363—Special surface textures of the semiconductor body itself, e.g. textured active layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/0248—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by their semiconductor bodies
    • H01L31/0256—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by their semiconductor bodies characterised by the material
    • H01L31/0264—Inorganic materials
    • H01L31/028—Inorganic materials including, apart from doping material or other impurities, only elements of Group IV of the Periodic Table
    • H01L31/0288—Inorganic materials including, apart from doping material or other impurities, only elements of Group IV of the Periodic Table characterised by the doping material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/0248—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by their semiconductor bodies
    • H01L31/036—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by their semiconductor bodies characterised by their crystalline structure or particular orientation of the crystalline planes
    • H01L31/0368—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by their semiconductor bodies characterised by their crystalline structure or particular orientation of the crystalline planes including polycrystalline semiconductors
    • H01L31/03682—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by their semiconductor bodies characterised by their crystalline structure or particular orientation of the crystalline planes including polycrystalline semiconductors including only elements of Group IV of the Periodic Table
    • H01L31/03685—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by their semiconductor bodies characterised by their crystalline structure or particular orientation of the crystalline planes including polycrystalline semiconductors including only elements of Group IV of the Periodic Table including microcrystalline silicon, uc-Si
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/04—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof adapted as photovoltaic [PV] conversion devices
    • H01L31/042—PV modules or arrays of single PV cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/18—Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/18—Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof
    • H01L31/1804—Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof comprising only elements of Group IV of the Periodic Table
    • H01L31/182—Special manufacturing methods for polycrystalline Si, e.g. Si ribbon, poly Si ingots, thin films of polycrystalline Si
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/18—Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof
    • H01L31/1804—Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof comprising only elements of Group IV of the Periodic Table
    • H01L31/182—Special manufacturing methods for polycrystalline Si, e.g. Si ribbon, poly Si ingots, thin films of polycrystalline Si
    • H01L31/1824—Special manufacturing methods for microcrystalline Si, uc-Si
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/18—Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof
    • H01L31/186—Particular post-treatment for the devices, e.g. annealing, impurity gettering, short-circuit elimination, recrystallisation
    • H01L31/1864—Annealing
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
    • Y02E10/00—Energy generation through renewable energy sources
    • Y02E10/50—Photovoltaic [PV] energy
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
    • Y02E10/00—Energy generation through renewable energy sources
    • Y02E10/50—Photovoltaic [PV] energy
    • Y02E10/545—Microcrystalline silicon PV cells
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
    • Y02E10/00—Energy generation through renewable energy sources
    • Y02E10/50—Photovoltaic [PV] energy
    • Y02E10/546—Polycrystalline silicon PV cells
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
    • Y02E10/00—Energy generation through renewable energy sources
    • Y02E10/50—Photovoltaic [PV] energy
    • Y02E10/548—Amorphous silicon PV cells
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Sustainable Energy (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Sustainable Development (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Photovoltaic Devices (AREA)

Abstract

본 발명의 실시예에 따른 반도체 기판; 및 상기 반도체 기판의 일면 위에 위치하며 상기 반도체 기판과 다른 결정 구조를 가지며 도펀트를 포함하는 도펀트층을 포함한다. 상기 도펀트층은, 계면층을 사이에 두고 두께 방향에서 적층되는 복수의 반도체층을 포함한다. 상기 계면층은 상기 복수의 반도체층 각각보다 높은 산소 농도를 가지는 산화물층이다.

Description

태양 전지 및 이의 제조 방법{SOLAR CELL AND METHOD OF MANUFACTURING THE SAME}
본 발명은 태양 전지 및 이의 제조 방법에 관한 것으로, 좀더 상세하게는, 반도체 기판과 다른 결정 구조를 가지는 도펀트층을 포함하는 태양 전지 및 이의 제조 방법에 관한 것이다.
최근 석유나 석탄과 같은 기존 에너지 자원의 고갈이 예상되면서 이들을 대체할 대체 에너지에 대한 관심이 높아지고 있다. 그 중에서도 태양 전지는 태양광 에너지를 전기 에너지로 변환시키는 차세대 전지로서 각광받고 있다.
이러한 태양 전지는 다양한 층 및 전극을 설계에 따라 형성하는 것에 의하여 제조될 수 있다. 태양 전지에서는 다양한 층 및 전극의 설계에 따라 효율이 달라질 수 있다. 태양 전지의 상용화를 위해서는 태양 전지의 효율을 최대화하고 제조 비용을 최소화하는 것이 요구된다.
본 발명은 높은 효율 및 생산성을 가지는 태양 전지 및 이의 제조 방법을 제공하고자 한다.
본 발명의 실시예에 따른 반도체 기판; 및 상기 반도체 기판의 일면 위에 위치하며 상기 반도체 기판과 다른 결정 구조를 가지며 도펀트를 포함하는 도펀트층을 포함한다. 상기 도펀트층은, 계면층을 사이에 두고 두께 방향에서 적층되는 복수의 반도체층을 포함한다. 상기 계면층은 상기 복수의 반도체층 각각보다 높은 산소 농도를 가지는 산화물층이다.
본 실시예에 따르면, 상대적으로 형성 속도가 빠른 언도프트 반도체층과, 도펀트를 구비한 도핑 반도체층을 포함하는 복수의 반도체층을 형성한 다음, 열처리 공정에서 도핑 반도체층에 포함된 도펀트를 언도프트 반도체층로 확산시켜 도전형 영역을 형성한다. 그러면, 도전형 영역의 특성을 우수하게 유지하면서도 도전형 영역의 제조 공정 시간을 줄여 태양 전지의 생산성을 향상할 수 있다.
도 1은 본 발명의 실시예에 따른 태양 전지의 단면도이다.
도 2는 도 1에 도시한 태양 전지의 평면도이다.
도 3a 내지 도 3i는 본 발명의 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다.
도 4는 열처리를 수행하기 전에 측정된 도펀트 및 산소 농도 그래프이다.
도 5는 본 발명의 다양한 변형예에 따른 태양 전지의 복수의 반도체층의 예를 도시한 도면이다.
도 6은 열처리 공정을 수행한 후에 측정된 도펀트 및 산소 농도 그래프이다.
도 7은 본 발명의 다른 실시예에 따른 태양 전지를 도시한 단면도이다.
도 8은 본 발명의 또 다른 실시예에 따른 태양 전지를 도시한 단면도이다.
도 9는 본 발명의 또 다른 실시예에 따른 태양 전지를 도시한 단면도이다.
이하에서는 첨부한 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 그러나 본 발명이 이러한 실시예에 한정되는 것은 아니며 다양한 형태로 변형될 수 있음은 물론이다.
도면에서는 본 발명을 명확하고 간략하게 설명하기 위하여 설명과 관계 없는 부분의 도시를 생략하였으며, 명세서 전체를 통하여 동일 또는 극히 유사한 부분에 대해서는 동일한 도면 참조부호를 사용한다. 그리고 도면에서는 설명을 좀더 명확하게 하기 위하여 두께, 넓이 등을 확대 또는 축소하여 도시하였는바, 본 발명의 두께, 넓이 등은 도면에 도시된 바에 한정되지 않는다.
그리고 명세서 전체에서 어떠한 부분이 다른 부분을 "포함"한다고 할 때, 특별히 반대되는 기재가 없는 한 다른 부분을 배제하는 것이 아니며 다른 부분을 더 포함할 수 있다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 다른 부분이 위치하는 경우도 포함한다. 층, 막, 영역, 판 등의 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 위치하지 않는 것을 의미한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 따른 태양 전지 및 이의 제조 방법을 상세하게 설명한다.
도 1은 본 발명의 실시예에 따른 태양 전지의 단면도이고, 도 2는 도 1에 도시한 태양 전지의 평면도이다. 도 2에서는 반도체 기판과 전극을 위주로 하여 도시하였다.
도 1을 참조하면, 태양 전지(100)는, 반도체 기판(110)과, 반도체 기판(110)의 일면 위에 위치하면 반도체 기판(110)과 다른 결정 구조를 가지며 도펀트를 포함하는 도펀트층(DL)을 포함한다. 도펀트층(DL)의 도펀트는 반도체 기판(110)과 동일한 도전형을 가지면서 반도체 기판(110)보다 높은 도핑 농도로 포함되거나 반도체 기판(110)과 다른 도전형을 가질 수 있다. 이러한 도펀트층(DL)은 에미터 영역 또는 후면 전계 영역과 같이 전극(42, 44)에 연결되는 도전형 영역(20, 30)을 구성하거나, 전극(42, 44)에 연결되지 않는 전계 영역(도 9의 참조부호 50, 이하 동일)을 구성할 수 있다. 도전형 영역(20, 30)은 제1 도전형을 가지는 제1 도전형 영역(20)과, 제2 도전형을 가지는 제2 도전형 영역(30)을 포함할 수 있다. 전극(42, 44)은 제1 도전형 영역(20)에 연결되는 제1 전극(42)과, 제2 도전형 영역(30)에 연결되는 제2 전극(44)을 포함한다. 전계 영역(50)은 실시예에 따라 구비될 수도 있고 구비되지 않을 수도 있다.
일 예로, 본 실시예에서는 태양 전지(100)가 반도체 기판(110)의 일면 위에 위치하며 제1 도전형을 가지는 제1 도전형 영역(20) 및 반도체 기판(110)의 타면 위에 위치하며 제2 도전형을 가지는 제2 도전형 영역(30)을 포함하고, 도펀트층(DL)이 제1 도전형 영역(20)일 수 있다. 그리고 전계 영역(50)이 별도로 구비되지 않는다. 이를 좀더 상세하게 설명한다.
반도체 기판(110)은 단일 반도체 물질(일 예로, 4족 원소)를 포함하는 결정질 반도체로 구성될 수 있다. 일 예로, 반도체 기판(110)은 단결정 또는 다결정 반도체(일 예로, 단결정 또는 다결정 실리콘)로 구성될 수 있다. 특히, 반도체 기판(110)은 단결정 반도체(예를 들어, 단결정 반도체 웨이퍼, 좀더 구체적으로는, 단결정 실리콘 웨이퍼)로 구성될 수 있다. 이와 같이 반도체 기판(110)이 단결정 반도체(예를 들어, 단결정 실리콘)로 구성되면, 태양 전지(100)가 결정성이 높아 결함이 적은 단결정 반도체로 구성되는 반도체 기판(110)을 기반으로 하게 된다. 이에 따라 태양 전지(100)가 우수한 전기적 특성을 가질 수 있다.
반도체 기판(110)의 전면 및/또는 후면은 텍스쳐링(texturing)되어 요철을 가질 수 있다. 요철은, 일 예로, 외면이 반도체 기판(110)의 (111)면으로 구성되며 불규칙한 크기를 가지는 피라미드 형상을 가질 수 있다. 텍스쳐링에 의해 반도체 기판(110)의 전면 등에 요철이 형성되어 전면의 표면 거칠기가 증가되면, 반도체 기판(110)의 전면 등을 통하여 입사되는 광의 반사율을 낮출 수 있다. 따라서 베이스 영역(10)과 제1 또는 제2 도전형 영역(20, 30)에 의하여 형성된 pn 접합까지 도달하는 광량을 증가시킬 수 있어, 광 손실을 최소화할 수 있다. 본 실시예에서는 요철이 반도체 기판(110)의 전면에 요철이 형성되는 것을 예시하였다. 특히, 반도체 기판(110)의 전면에 요철이 형성되고 반도체 기판(110)의 후면이 경면 연마되어, 광이 상대적으로 많이 입사되는 전면에서는 광의 반사를 최소화하고 후면에서는 제1 도전형 영역(20)이 안정적으로 형성되도록 할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서 반도체 기판(110)의 전면 및 후면에 모두 요철이 형성될 수도 있고, 또는, 반도체 기판(110)의 전면 및 후면에 요철이 형성되지 않을 수 있다.
본 실시예에서 반도체 기판(110)은 제1 또는 제2 도전형 도펀트가 낮은 도핑 농도로 도핑되어 제1 또는 제2 도전형을 가지는 베이스 영역(10)을 포함한다. 이때, 반도체 기판(110)의 베이스 영역(10)은 이와 동일한 도전형을 가지는 제1 및 제2 도전형 영역(20, 30) 중 하나보다 낮은 도핑 농도, 높은 저항 또는 낮은 캐리어 농도를 가질 수 있다.
반도체 기판(110)의 일면(일 예로, 후면) 위에 제1 도전형을 가지는 제1 도전형 영역(20)이 위치할 수 있다. 일 예로, 반도체 기판(110) 위에 터널링층(22)이 형성되고, 터널링층(22) 위에 제1 도전형 영역(20)이 형성될 수 있다.
일 예로, 터널링층(22)은 반도체 기판(110)의 후면에 접촉 형성되어 구조를 단순화하고 터널링 효과를 향상할 수 있다. 이때, 터널링층(22)은 반도체 기판(110)의 후면에서 전체적으로 형성될 수 있다. 여기서 전체적으로 형성되었다 함은 빈틈 없이 모두 형성된 것뿐 아니라 불가피하게 일부 영역이 형성되지 않는 것도 포함한다. 이에 의하여 별도의 패터닝 공정이 요구되지 않아 터널링층(22)을 쉽게 형성할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
터널링층(22)은 전자 및 정공에게 일종의 배리어(barrier)로 작용하여, 소수 캐리어(minority carrier)가 통과되지 않도록 하고, 터널링층(22)에 인접한 부분에서 축적된 후에 일정 이상의 에너지를 가지는 다수 캐리어(majority carrier)만이 터널링층(22)을 통과할 수 있도록 한다. 이때, 일정 이상의 에너지를 가지는 다수 캐리어는 터널링 효과에 의하여 쉽게 터널링층(22)을 통과할 수 있다. 또한, 터널링층(22)은 도전형 영역(20, 30)의 도펀트가 반도체 기판(110)으로 확산하는 것을 방지하는 확산 배리어로서의 역할을 수행할 수 있다. 이러한 터널링층(22)은 다수 캐리어가 터널링 될 수 있는 다양한 물질을 포함할 수 있는데, 일례로, 산화물, 질화물, 반도체, 전도성 고분자 등을 포함할 수 있다. 특히, 터널링층(22)이 실리콘 산화물을 포함하는 실리콘 산화물층으로 구성될 수 있다. 실리콘 산화물층은 패시베이션 특성이 우수하며 캐리어가 터널링되기 쉬운 막이기 때문이다.
터널링 효과를 충분하게 구현할 수 있도록 터널링층(22)의 두께가 제1 및 제2 패시베이션막(24, 34), 제1 또는 제2 도전형 영역(20, 30)의 두께보다 작을 수 있다. 일 예로, 터널링층(22)의 두께가 2nm 이하일 수 있고, 일 예로, 0.1nm 내지 1.5nm(좀더 구체적으로는, 0.5nm 내지 1.5nm)일 수 있다. 터널링층(22)의 두께가 2nm를 초과하면 터널링이 원할하게 일어나지 않아 태양 전지(100)의 효율이 저하될 수 있고, 터널링층(22)의 두께가 0.1nm 미만이면 원하는 품질의 터널링층(22)을 형성하기에 어려움이 있을 수 있다. 충분한 터널링 효과를 위해서는 터널링층(22)의 두께가 0.1nm 내지 1.5nm(좀더 구체적으로 0.5nm 내지 1.5nm)일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 터널링층(22)의 두께가 다양한 값을 가질 수 있다.
제1 도전형 영역(20)은 제1 도전형 도펀트를 포함하여 제1 도전형을 가지는 영역일 수 있다. 일 예로, 제1 도전형 영역(20)은 터널링층(22)에 접촉하여 형성되어 태양 전지(100)의 구조가 단순화되고 터널링층(20)의 터널링 효과가 최대화될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
제1 도전형 영역(20)은 반도체 기판(110)과 동일한 반도체 물질(좀더 구체적으로, 단일 반도체 물질, 일례로, 실리콘)을 포함할 수 있다. 그러면, 제2 도전형 영역(30)이 반도체 기판(110)과 유사한 특성을 가져 서로 다른 반도체 물질을 포함할 경우에 발생할 수 있는 특성 차이를 최소화할 수 있다. 다만, 제1 도전형 영역(20)이 반도체 기판(110) 위에서 반도체 기판(110)과 별개로 형성되므로, 반도체 기판(110) 위에서 쉽게 형성될 수 있도록 제1 도전형 영역(20)이 반도체 기판(110)과 다른 결정 구조를 가질 수 있다.
예를 들어, 제1 도전형 영역(20)은 증착 등의 다양한 방법에 의하여 쉽게 제조될 수 있는 비정질 반도체, 미세 결정 반도체, 또는 다결정 반도체(일 예로, 비정질 실리콘, 미세 결정 실리콘, 또는 다결정 실리콘) 등에 제1 도전형 도펀트를 도핑하여 형성될 수 있다. 특히, 제1 도전형 영역(20)은 다결정 반도체(일 예로, 다결정 실리콘)을 포함할 수 있다. 그러면 우수한 전기 전도도를 가져 캐리어의 이동을 원활하게 할 수 있고, 산화물 등으로 구성된 터널링층(22)에서 캐리어의 터널링이 원활하게 일어나도록 유도할 수 있다. 특히, 다결정 반도체는 증착 속도가 낮아서 제1 도전형 영역(20) 또는 도펀트층(DL)의 증착 속도를 향상하는 효과가 좀더 크게 나타날 수 있다.
본 실시예에서 도펀트층(DL)인 제1 도전형 영역(20)은, 계면층(204)을 사이에 두고 반도체 기판(110) 위에 두께 방향에서 적층되는 복수의 반도체층(201, 202)을 포함한다. 일 예로, 본 실시예에서는 제1 도전형 영역(20)이 하나의 계면층(204)과, 이를 사이에 두고 위치하는 제1 층(201) 및 제2 층(202)을 포함하는 것을 예시하였다. 이하에서 제1 층(201) 또는 제2 층(202)에 대한 설명은 복수의 반도체층(201, 202)에 그대로 적용될 수 있다. 계면층(204)은 제1 층(201) 및 제2 층(202)과 다른 물질 또는 조성을 가져 제1 층(201) 및 제2 층(202)과 구별되는 층일 수 있다. 본 실시예에서 계면층(204)은 제1 층(201) 및 제2 층(202)보다 높은 산소 농도를 가지는 산화물층으로 구성될 수 있다.
좀더 구체적으로는, 제1 층(201) 및 제2 층(202)은 제1 도전형 도펀트가 도핑된 반도체 물질로 구성될 수 있고, 계면층(204)은 반도체 물질과 산소가 결합하여 형성된 반도체 산화물층(예를 들어, 반도체 물질이 실리콘인 경우에 실리콘 산화물층)일 수 있다.
이러한 계면층(204)은 반도체 기판(110)의 두께 방향과 수직한 면으로 구성될 수 있으며, 이에 인접한 복수의 반도체층(201, 202)(즉, 본 실시예에서는 제1 층(201) 및 제2 층(202))과 접촉하여 형성될 수 있다. 좀더 구체적으로는, 계면층(204)의 일면은 전체적으로 제1 층(201)과 접촉하고 계면층(204)의 다른 면은 전체적으로 제2 층(202)에 접촉할 수 있다. 본 실시예에서는 서로 다른 공정 조건을 이용하여 서로 다른 특성(특히, 서로 다른 도핑 농도)로 복수의 반도체층(201, 202)을 형성한 후에 이를 열처리하여 제1 도전형 영역(20)을 형성한다. 일 예로, 복수의 반도체층(201, 202) 중 하나 또는 한 군(group)은 제1 도전형 도펀트를 포함하고 다른 하나 또는 다른 한 군은 제1 도전형 도펀트를 포함하지 않도록 형성되고, 열처리 공정에서 제1 도전형 도펀트가 전체적으로 확산되어 제1 도전형 영역(20)을 형성할 수 있다. 이때, 복수의 반도체층(201, 202)을 형성할 때의 공정 조건, 특성 등이 달라지므로 복수의 반도체층(201, 202) 사이에 얇은 자연 발생 산화물층(native oxide layer)이 형성되어 계면층(204)을 구성하게 된다. 구체적인 제조 공정에 대해서는 추후에 도 3a 내지 도 3i를 참조하여 상세하게 설명한다.
이러한 계면층(204)의 산소 농도가 제1 층(201) 및 제2 층(202) 각각의 산소 농도보다 높고, 터널링층(22)의 산소 농도보다 낮을 수 있다. 이는 계면층(204)은 제조 공정 중에서 자연적으로 발생된 층이고 터널링층(22)은 산소를 주입하여 인위적으로 형성한 막이기 때문이다.
일 예로, 계면층(204)의 산소 농도가 제1 층(201) 및 제2 층(202) 각각의 산소 농도의 1.5배 이상일 수 있다. 계면층(204)의 산소 농도가 1.5배 이상이 되어야 제1 층(201) 및 제2 층(202)과 다른 물질 또는 조성을 가져 서로 구별될 수 있는 산화물층으로 인식될 수 있기 때문이다. 좀더 구체적으로, 계면층(204)의 산소 농도가 제1 층(201) 및 제2 층(202) 각각의 산소 농도의 2배 내지 10배일 수 있다. 그리고 터널링층(22)의 산소 농도는 제1 층(201) 및 제2 층(202) 각각의 산소 농도의 대략 100배 정도일 수 있으므로, 터널층(22)의 산소 농도가 계면층(204)의 10배 내지 50배일 수 있다. 이러한 산소 농도는 자연적으로 발생될 수 있는 자연 발생 산화물층인 계면층(204)과 산화물층을 형성하기 위한 증착 공정에 형성한 터널링층(22)에서 나타날 수 있는 범위로 한정된 것이다. 그러나 본 발명이 이에 한정되는 것은 아니며 계면층(204)의 산소 농도는 도펀트층(DL)인 제1 도전형 영역(20)의 제조 공정 시의 공정 조건, 터널링층(22)의 물질, 제조 공정 시의 공정 조건 등에 따라 달라질 수 있다.
계면층(204)의 두께가 제1 층(201) 및 제2 층(202) 각각의 두께보다 작고, 터널링층(22)의 두께와 같거나 이보다 작을 수 있다. 이는 계면층(204)은 제조 공정 중에서 자연적으로 발생된 층이고 제1 층(201), 제2 층(202) 및 터널링층(22)은 그에 적합한 두께를 가지도록 인위적으로 형성한 막이기 때문이다.
특히, 계면층(204)의 두께가 터널링층(22)의 두께보다 작을 수 있다. 이는 터널링층(22)이 얇게 형성된 막이지만 인위적으로 성장한 막이고 계면층(204)은 자연스럽게 형성된 막이기 때문이다. 일 예로, 터널링층(22)의 두께 : 계면층(204)의 두께 비율이 1:0.1 내지 1:0.8(예를 들어, 1:0.3 내지 1:0.6)일 수 있다. 이러한 두께 범위에서 계면층(204)이 제1 도전형 영역(20)의 특성을 크게 저하시키지 않을 수 있다.
일 예로, 계면층(204)의 두께가 2nm 이하(좀더 구체적으로는, 1nm 이하, 일 예로, 0.2nm 내지 1nm)일 수 있다. 이는 자연 발생 산화물층에서 발생될 수 있는 두께일 수 있다. 그리고 제1 층(201) 또는 제2 층(202)의 두께가 20nm 내지 500nm일 수 있다. 제1 층(201) 또는 제2 층(202)의 두께가 20nm 미만이면, 제1 도전형 영역(20)을 충분한 두께로 형성하기 어렵거나 복수의 반도체층(201, 202)의 개수를 늘려야 하므로 제1 도전형 영역(20)을 형성하기 위한 공정 시간이 길어지고 공정이 복잡해질 수 있다. 제1 층(201) 또는 제2 층(202)의 두께가 500nm를 초과하면, 제1 도전형 영역(20)의 두께가 지나치게 커져 공정 시간이 길어지고 공정이 복잡해질 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 계면층(204)의 두께, 제1 층(201) 및 제2 층(202)의 두께 등은 다양한 값을 가질 수 있다.
도면에서는 제1 층(201)과 제2 층(202)이 동일 또는 유사한 두께(예를 들어, 10% 이내의 편차를 가지는 두께)를 가지는 것을 예시하였다. 이에 따라 계면층(204)이 제1 도전형 영역(20)의 표면으로부터 전체 두께 대비 40% 내지 60% 떨어진 위치에 위치할 수 있다. 이에 의하면 제조 공정 시에 복수의 반도체층(201, 202) 중에서 제1 도전형 도펀트를 포함한 반도체층으로부터 제1 도전형 도펀트를 포함하지 않은 반도체층으로 제1 도전형 도펀트가 효과적으로 확산하도록 할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
다른 예로, 제1 층(201)과 제2 층(202)의 두께 편차가 10% 이상일 수도 있다. 이는 공정 시간 또는 제1 도전형 도펀트의 고른 확산 등을 고려하여 특정한 반도체층의 두께를 두껍게 하거나 얇게 하였기 때문인데, 이에 대해서는 제조 방법에서 좀더 상세하게 설명한다.
본 실시예에서 계면층(204)은 도펀트층(DL)인 제1 도전형 영역(20)이 제조 공정을 단순화할 수 있는 제조 공정에 의하여 제조되었음을 알려줄 수 있다. 그리고 산화물층으로 구성된 제1 도전형 영역(20) 내에 계면층(204)이 존재하면 과도하게 많은 양의 제1 도전형 도펀트가 확산되는 것을 방지하는 일종의 배리어 역할을 할 수 있다. 이에 의하여 제1 도전형 도펀트가 터널링층(22)을 통과하여 반도체 기판(110)까지 확산되는 것을 방지할 수 있다. 특히, 터널링 확률을 높이기 위하여 터널링층(22)을 얇게 할 경우에 제1 도전형 도펀트가 반도체 기판(110) 내부까지 확산되는 문제가 발생할 수 있는데, 제1 도전형 영역(20)의 내부에 계면층(204)이 구비되면 제1 도전형 도펀트가 멀리 확산하지 못하도록 막아 이러한 문제를 방지할 수 있다.
본 실시예에서는 도펀트층(DL)인 제1 도전형 영역(20)이 하나의 계면층(204)과 이의 양면에 접촉하는 두 개의 반도체층(201, 202)(즉, 제1 층(201) 및 제2 층(202))을 구비하는 것을 예시하였다. 그러면 간단한 구조로 제1 도전형 영역(20)을 형성할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서, 변형예로, 복수의 계면층(204)(즉, 두 층 이상의 계면층(204))과, 복수의 계면층(204)을 사이에 두고 위치하는 3개 이상의 반도체층(201, 202)을 포함하는 것도 가능하다. 이에 대해서는 추후에 도 5를 참조하여 상세하게 설명한다.
본 실시예에서 제1 도전형 영역(20)을 반도체 기판(110)과 별개로 형성하여 반도체 기판(110) 내부에 도핑 영역 형성 시에 발생할 수 있는 결함 또는 개방 전압 저하의 문제를 저감할 수 있다. 이에 의하여 태양 전지(100)의 개방 전압을 향상할 수 있다.
반도체 기판(110)의 다른 일면(일 예로, 전면) 쪽에 제2 도전형을 가지는 제2 도전형 영역(30)이 위치할 수 있다. 일 예로, 본 실시예에서는 제2 도전형 영역(30)이 반도체 기판(110)의 일부에 제2 도전형 도펀트가 도핑되어 형성된 도핑 영역으로 구성될 수 있다. 그러면, 베이스 영역(10)과 제2 도전형 영역(30)은 반도체 기판(110)과 동일한 결정 구조 및 반도체 물질을 포함하면서 도전형이 서로 다르거나 또는 도핑 농도가 서로 다를 수 있다. 구체적으로, 베이스 영역(10)이 제1 도전형을 가지는 경우에는 베이스 영역(10)과 제2 도전형 영역(30)의 도전형이 서로 다르고, 베이스 영역(10)이 제2 도전형을 가지는 경우에는 제2 도전형 영역(30)의 도핑 농도가 베이스 영역(10)의 도핑 농도보다 높다.
베이스 영역(10)이 제1 도전형을 가지게 되면, 제1 도전형을 가지는 제1 도전형 영역(20)이 반도체 기판(110)과 동일한 도전형을 가지면서 반도체 기판(110)보다 높은 도핑 농도를 가지는 후면 전계(back surface field, BSF)를 형성하는 후면 전계 영역을 구성하고, 제2 도전형을 가지는 제2 도전형 영역(30)이 베이스 영역(10)과 다른 도전형을 가져 베이스 영역(10)과 pn 접합을 형성하는 에미터 영역을 구성한다. 그러면, 반도체 기판(110)의 전면 쪽에 에미터 영역을 구성하는 제2 도전형 영역(30)이 위치하여 pn 접합에 접합하는 광의 경로를 최소화할 수 있다.
그러나 본 발명이 이에 한정되는 것은 아니다. 다른 예로, 베이스 영역(10)이 제2 도전형을 가지게 되면, 제1 도전형 영역(20)이 에미터 영역을 구성하고 제2 도전형 영역(30)이 반도체 기판(110)과 동일한 도전형을 가지면서 반도체 기판(110)보다 높은 도핑 농도를 가지는 전면 전계(front surface field, FSF)를 형성하는 전면 전계 영역을 구성한다.
제1 또는 제2 도전형 도펀트로 사용되는 p형 도펀트로는 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 3족 원소를 들 수 있고, n형 도펀트로는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소를 들 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 도펀트가 제1 또는 제2 도전형 도펀트로 사용될 수 있다.
여기서, 본 실시예에서는 반도체 기판(110)과 별개로 형성되는 제1 도전형 영역(20)이 반도체 기판(110)의 후면 쪽에 위치하고, 반도체 기판(110)의 일부를 구성하는 제2 도전형 영역(30)이 반도체 기판(110)의 전면 쪽에 위치한다. 반도체 기판(110)과 다른 결정 구조를 가지는 제1 도전형 영역(20)이 반도체 기판(110)의 전면 쪽에 위치하면 제1 도전형 영역(20)에서의 광 흡수가 증가되어 pn 접합에 도달하는 광량이 저하될 수 있으므로, 제1 도전형 영역(20)을 반도체 기판(110)의 후면 쪽에 위치시킨 것이다. 그러나 본 발명이 이에 한정되는 것은 아니다. 이에 대한 다른 변형예를 추후에 도 7을 참조하여 상세하게 설명한다.
또한, 본 실시예에서는 제1 및 제2 도전형 영역(20, 30) 중 하나(즉, 제1 도전형 영역(20))가 반도체 기판(110)과 다른 결정 구조를 가지는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니다. 다른 변형예를 도 8을 참조하여 추후에 좀더 상세하게 설명한다.
제1 및 제2 도전형 영역(20, 30) 위에는 제1 및 제2 전극(42, 44)에 대응하는 개구부(102, 104)를 제외하고 절연막이 전체적으로 형성될 수 있다. 구체적으로, 제1 도전형 영역(20) 위에는 개구부(102)를 제외한 부분에 제1 패시베이션막(또는 반사 방지막 또는 반사막)(24)이 전체적으로 형성될 수 있고, 제2 도전형 영역(30) 위에는 개구부(104)를 제외한 부분에 제2 패시베이션막(또는 반사 방지막)(34)이 전체적으로 위치할 수 있다.
제1 패시베이션막(24) 및/또는 제2 패시베이션막(34)은 원하는 기능에 따라 단일막 또는 다층막으로 구성될 수 있다.
반도체 기판(110)의 후면에 위치하는 제1 패시베이션막(24)은 태양 전지(100)의 구조에 따라 반사 방지막 또는 반사막을 포함하거나, 및/또는 표면 재결합을 방지하는 패시베이션을 위한 층, 반도체 기판(110)의 오염 또는 손상을 방지하기 위한 캡핑층 등을 포함할 수 있다.
일 예로, 반도체 기판(110)의 전면에 위치하는 제2 패시베이션막(34)은 반사 방지막을 포함하거나 반사 방지막으로 이루어질 수 있다. 그러면, 반도체 기판(110)의 전면으로 입사되는 광의 반사율을 감소시킬 수 있어, 베이스 영역(10)과 제1 도전형 영역(20)에 의하여 형성된 pn 접합까지 도달되는 광량을 증가시킬 수 있다. 이에 따라 태양 전지(100)의 단락 전류를 증가시킬 수 있다. 그리고 표면 재결합을 방지하는 패시베이션을 위한 층 또는 반도체 기판(110)의 오염 또는 손상을 방지하기 위한 캡핑층을 별도로 구비할 수 있다.
제1 패시베이션막(24) 및/또는 제2 패시베이션막(34)은 다양한 물질로 형성될 수 있다. 일례로, 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, 알루미늄 산화막, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 패시베이션막(24) 및/또는 제2 패시베이션막(34)이 다양한 물질을 포함할 수 있음은 물론이다.
제1 전극(42)은 제1 도전형 영역(20) 위에 위치(일 예로, 접촉)하여 제1 도전형 영역(20)에 전기적으로 연결된다. 제1 전극(42)은 제1 패시베이션막(24)에 형성된 개구부(102)를 통하여(즉, 반사 방지막(24)을 관통하여) 제1 도전형 영역(20)에 전기적으로 연결될 수 있다. 이와 유사하게 제2 전극(44)은 제2 도전형 영역(30) 위에 위치(일 예로, 접촉)하여 제2 도전형 영역(30)에 전기적으로 연결된다. 제2 전극(44)은 제2 패시베이션막(24)에 형성된 개구부(104)를 통하여(즉, 제2 패시베이션막(24)을 관통하여) 제1 도전형 영역(20)에 전기적으로 연결될 수 있다. 이러한 제1 및 제2 전극(42, 44)은 다양한 물질(좀더 구체적으로, 금속)을 포함하고 다양한 형상을 가질 수 있다. 제1 및 제2 전극(42, 44)의 형상에 대해서는 도 2를 참조하여 상세하게 설명한다.
도 2를 참조하여 제1 및 제2 전극(42, 44)의 평면 형상을 상세하게 설명한다.
도 2를 참조하면, 제1 및 제2 전극(42, 44)은 일정한 피치를 가지면서 서로 이격되는 복수의 핑거 전극(42a, 44a)을 포함할 수 있다. 도면에서는 핑거 전극(42a, 44a)이 서로 평행하며 반도체 기판(110)의 가장자리에 평행한 것을 예시하였으나 본 발명이 이에 한정되는 것은 아니다. 그리고 제1 및 제2 전극(42, 44)은 핑거 전극들(42a, 44a)과 교차하는 방향으로 형성되어 핑거 전극(42a, 44a)을 연결하는 버스바 전극(42b, 44b)을 포함할 수 있다. 이러한 버스바 전극(42b, 44b)은 하나만 구비될 수도 있고, 도 2에 도시된 바와 같이, 핑거 전극(42a, 44a)의 피치보다 더 큰 피치를 가지면서 복수 개로 구비될 수도 있다. 이때, 핑거 전극(42a, 44a)의 폭보다 버스바 전극(42b, 44b)의 폭이 클 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 따라서, 버스바 전극(42b, 44b)의 폭이 핑거 전극(42a, 44a)의 폭과 동일하거나 그보다 작은 폭을 가질 수 있다.
단면에서 볼 때, 제1 전극(42)의 핑거 전극(42a) 및 버스바 전극(42b)은 모두 제1 패시베이션막(24)을 관통하여 형성될 수도 있다. 즉, 개구부(102)가 제1 전극(42)의 핑거 전극(42a) 및 버스바 전극(42b)에 모두 대응하여 형성될 수 있다. 그리고 제2 전극(44)의 핑거 전극(44a) 및 버스바 전극(44b)은 모두 제2 패시베이션막(34)을 관통하여 형성될 수도 있다. 즉, 개구부(104)가 제2 전극(44)의 핑거 전극(44a) 및 버스바 전극(44b)에 모두 대응하여 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 다른 예로, 제1 전극(42)의 핑거 전극(42a)이 제1 패시베이션막(24)을 관통하여 형성되고, 버스바 전극(42b)이 제1 패시베이션막(24) 위에 형성될 수 있다. 이 경우에는 개구부(102)가 핑거 전극(42a)에 대응하는 형상으로 형성되고, 버스바 전극(42b)만 위치한 부분에는 형성되지 않을 수 있다. 그리고 제2 전극(44)의 핑거 전극(44a)이 제2 패시베이션막(34)을 관통하여 형성되고, 버스바 전극(44b)은 제2 패시베이션막(34) 위에 형성될 수 있다. 이 경우에는 개구부(104)가 핑거 전극(44a)에 대응하는 형상으로 형성되고, 버스바 전극(44b)만 위치한 부분에는 형성되지 않을 수 있다.
도면에서는 제1 전극(42)과 제2 전극(44)이 서로 동일한 평면 형상을 가지는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 전극(42)의 핑거 전극(42a) 및 버스바 전극(42b)의 폭, 피치 등은 제2 전극(44)의 핑거 전극(44a) 및 버스바 전극(44b)의 폭, 피치 등과 서로 다른 값을 가질 수 있다. 또한, 제1 전극(42)과 제2 전극(44)의 평면 형상이 서로 다른 것도 가능하며, 그 외의 다양한 변형이 가능하다.
이와 같이 본 실시예에서는 태양 전지(100)의 제1 및 제2 전극(42, 44)이 일정한 패턴을 가져 태양 전지(100)가 반도체 기판(110)의 전면 및 후면으로 광이 입사될 수 있는 양면 수광형(bi-facial) 구조를 가진다. 이에 의하여 태양 전지(100)에서 사용되는 광량을 증가시켜 태양 전지(100)의 효율 향상에 기여할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 전극(42)이 반도체 기판(110)의 후면 쪽에서 전체적으로 형성되는 구조를 가지는 것도 가능하다. 그 외의 다양한 변형이 가능하다.
본 실시예에 따른 태양 전지(100)의 제조 방법에서는 도펀트층(DL)인 제1 도전형 영역(20)을 짧은 공정 시간으로 형성할 수 있는데, 이를 도 3a 내지 도 3i를 참조하여 상세하게 설명한다. 제1 도전형 영역(20)이 본 실시예에 따른 제조 방법에 의하여 제조되었다는 것은, 앞서 설명한 바와 같이, 제1 도전형 영역(20)이 계면층(204)을 구비한다는 것으로부터 알 수 있다.
이러한 태양 전지(100)의 제조 방법을 도 3a 내지 도 3i를 참조하여 상세하게 설명한다. 이미 설명한 내용에 대해서는 상세한 설명을 생략하고 설명하지 않은 내용에 대해서만 상세하게 설명한다.
도 3a 내지 도 3i는 본 발명의 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다.
도 3a에 도시한 바와 같이, 반도체 기판(110)의 후면에 터널링층(22)을 형성한다. 터널링층(22)은 반도체 기판(110)의 후면에 전체적으로 형성될 수 있다.
여기서, 터널링층(22)은, 일례로, 열적 성장법, 증착법(예를 들어, 화학 기상 증착법(PECVD), 원자층 증착법(ALD), 저압 화학 기상 증착법(LPCVD)) 등에 의하여 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 방법에 의하여 터널링층(22)이 형성될 수 있다. 일 예로, 터널링층(22)이 실리콘 산화물층으로 이루어질 수 있다.
도면에서는 반도체 기판(110)의 후면에만 터널링층(22)이 형성된 것을 예시하였으나, 본 발명이 이에 한정되는 것은 아니다. 터널링층(22)의 제조 방법에 따라 반도체 기판(110)의 전면 및/또는 측면에도 터널링층(22)이 추가적으로 형성될 수 있다. 이렇게 반도체 기판(110)의 전면 등에 형성된 터널링층(22)은 추후에 별도의 단계(예를 들어, 도 3d에 도시한 텍스쳐링 공정)에서 제거될 수 있다.
이어서, 도 3b 내지 도 3g에 도시한 바와 같이, 터널링층(22) 위에 제1 도전형 영역(20)을 형성하고, 반도체 기판(110)의 전면에 텍스쳐링 구조 및 제2 도전형 영역(30)을 형성할 수 있다. 이를 좀더 구체적으로 형성한다.
도 3b에 도시한 바와 같이 터널링층(22) 위에 언도프트 반도체층(201a)을 형성하고, 도 3c에 도시한 바와 같이 언도프트 반도체층(201a) 위에 도핑 반도체층(202a) 형성한다. 언도프트 반도체층(201a)을 형성하는 공정과 도핑 반도체층(202a)을 형성하는 공정은 동일한 장치 내부에서 공급되는 기체를 변경하는 것에 의하여 연속적으로 수행될 수 있다. 즉, 언도프트 반도체층(201a)과 도핑 반도체층(202a)을 포함하는 복수의 반도체층(20a)은 인-시츄(in-situ) 공정에 의하여 형성될 수 있다.
여기서, 복수의 반도체층(20a)은, 일례로, 열적 성장법, 증착법(예를 들어, 화학 기상 증착법(PECVD), 원자층 증착법(ALD), 저압 화학 기상 증착법(LPCVD), 특히, 저압 화학 기상 증착법) 등에 의하여 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 방법에 의하여 복수의 반도체층(20a)이 형성될 수 있다.
이와 같이 언도프트 반도체층(201a) 및 도핑 반도체층(202a)을 포함하는 복수의 반도체층(20a)을 형성(일 예로, 증착)하는 공정은 상온보다 높은 온도(일 예로, 600℃ 이상의 온도)에서 수행된다. 이에 따라 언도프트 반도체층(201a)을 형성한 다음에 도핑 반도체층(202a)을 형성하기 위하여 공급되는 기체를 변경할 때 장치 내부에 위치하는 산소 기체가 높은 온도에 의하여 분해되어 언도프트 반도체층(201a) 위에 증착되고, 이 상태에서 변경된 기체가 공급되어 도핑 반도체층(202a)이 형성된다. 이에 의하여 언도프트 반도체층(201a)과 도핑 반도체층(202a) 사이에 상대적으로 높은 산소 농도를 가지는 산화물층인 계면층(204)이 위치하게 된다.
예를 들어, 언도프트 반도체층(201a)과 도핑 반도체층(202a)을 증착법에 의하여 형성하게 되면, 언도프트 반도체층(201a)을 증착할 때에는 실리콘을 포함하는 원료 기체(일 예로, 실란(SiH4))를 공급할 수 있고, 도핑 반도체층(202a)을 증착할 때에는 실리콘을 포함하는 원료 기체(일 예로, 실란(SiH4))와 제1 도전형 도펀트를 포함하는 도펀트 기체(일 예로, POCl3, B2H6 등)를 포함할 수 있다. 일반적으로 언도프트 반도체층(201a)의 증착에 사용된 기체는 퍼지 등을 이용하여 외부로 배출한 다음, 도핑 반도체층(202a)의 증착에 사용될 기체를 공급한다. 이때, 최초 반도체 기판(110)을 넣기 위하여 장치의 도어(door)를 열 때 또는 퍼지할 때 자연스럽게 외부로부터 유입된 산소가 장치 내부에 존재하게 되므로, 반도체의 증착이 이루어지지 않을 때에는 장치 내부의 산소가 언도프트 반도체층(201a) 위에 놓여지므로 이에 의하여 계면층(204)이 형성되고, 그 위로 도핑 반도체층(202a)이 형성된다.
이때, 제1 도전형 도펀트를 포함하지 않는 언도프트 반도체층(201a)의 형성 속도는 제1 도전형 도펀트를 포함한 도핑 반도체층(202a)의 형성 속도보다 크다. 일 예로, 언도프트 반도체층(201a)의 형성 속도는 10nm 내지 20nm/분이고, 도핑 반도체층(202a)의 형성 속도는 1nm 내지 5nm/분일 수 있다. 그러나 이는 증착 공정의 구체적인 조건에 의하여 달라질 수 있으므로 본 발명이 이에 한정되는 것은 아니다.
도 4를 참조하여, 언도프트 반도체층(201a), 도핑 반도체층(202a) 및 계면층(204)을 좀더 상세하게 설명한다. 도 4는 언도프트 반도체층(201a) 및 도핑 반도체층(202a)을 포함하는 복수의 반도체층(20a)을 형성한 후에 이차이온질량 분석기술(Secondary Ion Mass Spectrometry, SIMS)에 의하여 측정된 도펀트(제1 도전형 도펀트) 및 산소 농도의 그래프이다. 즉, 도 4는 열처리를 수행하기 전에 측정된 도펀트 및 산소 농도 그래프이다.
도 4를 참조하면, 터널링층(22)이 위치한 제1 구간(S1)에서는 반도체 기판(110)의 내부에 해당하는 내부 구간(S0)에 비하여 높은 산소 농도를 가지는 것을 알 수 있다. 제1 구간(S1)에서 도펀트의 농도가 언도프트 반도체층(201a)보다 다소 높게 나타나는 피크(peak)가 있는데, 이는 도펀트가 터널링층(22)에 응집될 수 있기 때문이다.
언도프트 반도체층(201a)이 위치하는 제2 구간(S2)에서는 도핑 반도체층(202a)과 인접한 부분에서는 도핑 반도체층(202a)과 유사한 도핑 농도를 가지고 도핑 반도체층(202a)으로부터 멀어질수록(본 실시예에서는 반도체 기판(110)에 가까워질수록) 도펀트의 도핑 농도가 점진적으로 저하한다. 비록 도펀트를 구비하지 않는 상태로 증착하여 언도프트 반도체층(201a)을 형성하였지만, 증착이 상대적으로 높은 온도에서 이루어지므로 도핑 반도체층(202a)이 증착될 때 도펀트가 확산하는 것에 의하여 상술한 도핑 프로파일을 가지게 되는 것이다.
계면층(204)이 위치하는 제3 구간(S3)에서는 산소 농도가 급격히 증가하여 높은 산소 농도를 가지는 부분이 있는 것을 알 수 있다. 도 4를 참조하면, 계면층(204)의 산소 농도는 터널링층(22)의 산소 농도보다는 낮고, 도핑 반도체층(202a)의 산소 농도보다는 높고 언도프트 반도체층(201a)의 산소 농도보다 높은 것을 알 수 있다. 그리고 계면층(204)의 두께는 복수의 반도체층(20a)의 각각 또는 터널링층(22)보다 작은 것을 알 수 있다.
도핑 반도체층(202a)이 위치하는 제4 구간(S4)에서는 산소 농도는 대체로 낮고 도핑 농도가 상대적으로 높은 값을 가지며 균일하다(일 예로, 30% 이내의 편차를 가진다).
도 4에서는 도핑 반도체층(202a)의 두께를 언도프트 반도체층(201a)의 두께보다 크게 한 것을 예시하였다. 그러면, 제1 전극(42)과 연결되는 부분에 높은 도핑 농도를 가지는 도핑 반도체층(202a)을 위치시켜 공정 오차 등에 의하여 제1 도전형 도펀트가 원활하게 확산되지 않은 경우에도 제1 전극(42)과의 저항을 낮게 유지할 수 있다. 그리고 도핑 반도체층(202a)에 포함된 제1 도전형 도펀트가 언도프트 반도체층(201a)의 전체에 고르게 확산될 수 있다.
또 다른 예로, 언도프트 반도체층(201a)이 도핑 반도체층(202a)보다 두꺼울 수도 있다. 그러면, 상대적으로 빠른 속도로 형성되는 언도프트 반도체층(201a)을 두껍게 형성하고 상대적으로 느린 속도로 형성되는 도핑 반도체층(202a)을 얇게 형성하여 제1 도전형 영역(20)의 형성 공정의 공정 시간을 절감할 수 있다.
또는, 앞서 설명한 바와 같이, 언도프트 반도체층(201a)의 두께와 도핑 반도체층(202a)의 두께가 동일 또는 유사할 수 있다. 그 외의 다양한 변형이 가능하다.
도 3b 및 도 3c에서는 하나의 언도프트층 반도체층(201a)을 먼저 형성한 후에 하나의 도핑 반도체층(202a)을 형성하여 두 개의 반도체층(20a)을 포함하는 것을 예시하였다. 그러면 복수의 반도체층(20a)이 두 개의 층을 구비하여 단순한 구조를 가져 간단한 공정으로 쉽게 형성될 수 있다. 그리고 제1 전극(42)과 연결되는 부분에 높은 도핑 농도를 가지는 도핑 반도체층(202a)을 위치시켜 공정 오차 등에 의하여 제1 도전형 도펀트가 원활하게 확산되지 않은 경우에도 제1 전극(42)과의 저항을 낮게 유지할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 다양한 변형예를 도 5를 참조하여 상세하게 설명한다.
도 5는 본 발명의 다양한 변형예에 따른 태양 전지의 복수의 반도체층(20a)의 예를 도시한 도면이다. 명확하고 간략한 설명을 위하여 도 5에서는 도 1의 확대원에 대응하는 부분만을 도시하였다.
도 5의 (a)를 참조하면, 일 변형예에서는 터널링층(22) 위에 도핑 반도체층(202a)을 먼저 형성한 후에 그 후에 언도프트 반도체층(201a)을 형성한 것을 예시하였다. 이 때, 도핑 반도체층(202a)과 언도프트 반도체층(202a) 사이에 계면층(204)이 형성된다. 도펀트의 도핑 농도는 터널링층(22) 위에 형성된 도핑 반도체층(202a)에서 높고 균일한 도핑 농도를 가지고, 언도프트 반도체층(202a)에서는 도핑 농도가 도핑 반도체층(202a)에서 멀어질수록 점진적으로 낮아질 수 있다. 그리고 계면층(204)의 산소 농도는 언도프트 반도체층(201a) 및 도핑 반도체층(202a) 각각의 산소 농도보다 높고 터널링층(22)의 산소 농도보다 낮을 수 있다.
도 5의 (b)를 참조하면, 다른 변형예에서는 터널링층(22) 위에 언도프트 반도체층(201a), 도핑 반도체층(202a) 및 언도프트 반도체층(201a)을 차례로 형성한 것을 예시하였다. 이 때, 터널링층(22)에 인접한 언도프트 반도체층(201a)과 도핑 반도체층(202a) 사이, 그리고 도핑 반도체층(202a)과 제1 패시베이션막(24)에 인접한 언도프트 반도체층(201a) 사이에 각기 계면층(204)이 형성된다. 도펀트의 도핑 농도는 도핑 반도체층(202a)에서 높고 균일한 도핑 농도를 가지고, 터널링층(22)에 인접한 언도프트 반도체층(202a)에서는 도핑 반도체층(202a)에서 멀어지고 터널링층(22)에 가까워질수록 도핑 농도가 점진적으로 낮아지고, 제1 패시베이션막(22)에 인접한 언도프트 반도체층(202a)에서는 도핑 반도체층(202a)에서 멀어지고 제1 패시베이션막(22)에 가까워질수록 도핑 농도가 점진적으로 낮아질 수 있다. 그리고 계면층(204)의 산소 농도는 두 개의 언도프트 반도체층(201a) 및 도핑 반도체층(202a) 각각의 산소 농도보다 높고 터널링층(22)의 산소 농도보다 낮을 수 있다.
도 5의 (c)를 참조하면, 또 다른 변형예에서는 터널링층(22) 위에 도핑 반도체층(202a), 언도프트 반도체층(201a) 및 도핑 반도체층(202a)을 차례로 형성한 것을 예시하였다. 이 때, 터널링층(22)에 인접한 도핑 반도체층(202a)과 언도프트 반도체층(202a) 사이, 그리고 언도프트 반도체층(202a)과 제1 패시베이션막(24)에 인접한 도핑 반도체층(202a) 사이에 각기 계면층(204)이 형성된다. 도펀트의 도핑 농도는 두 개의 도핑 반도체층(202a)에서 높고 균일한 도핑 농도를 가지고, 두 개의 도핑 반도체층(202a) 사이에 위치한 언도프트 반도체층(201a)에서는 도핑 반도체층(202a)에서 멀어질수록 도핑 농도가 점진적으로 낮아질 수 있다. 즉, 언도프트 반도체층(201a)에서는 터널링층(22)에 인접한 도핑 반도체층(202a)으로부터 제1 패시베이션막(24)에 인접한 도핑 반도체층(202a)으로 향하면서 도핑 농도가 점진적으로 낮아졌다가 도핑 농도가 점진적으로 높아지는 도핑 프로파일을 가질 수 있다. 그리고 계면층(204)의 산소 농도는 두 개의 도핑 반도체층(202a) 및 언도프트 반도체층(201a) 각각의 산소 농도보다 높고 터널링층(22)의 산소 농도보다 낮을 수 있다.
본 변형예에 따르면 언도프트 반도체층(201a)의 개수를 많게 하여 언도프트 반도체층(201a)의 총 두께를 도핑 반도체층(202a)의 두께보다 크게 할 수 있다. 그러면, 성장 속도가 빠른 언도프트 반도체층(201a)의 비율이 높아 복수의 반도체층(20a)의 공정 시간을 줄일 수 있다. 그리고 도핑 반도체층(202a)의 개수를 많게 하고 언도프트 반도체층(201a)을 두 개의 도핑 반도체층(202a) 사이에 위치하도록 할 수 있다. 그러면, 도핑 반도체층(202a)에 포함된 도펀트가 언도프트 반도체층(201a)에 균일하게 확산할 수 있다.
도 5의 (b) 및 (c)에서는 도핑 반도체층(202a) 및 언도프트 반도체층(201a) 중의 하나가 두 개의 층으로 이루어지고 다른 하나가 하나의 층으로 이루어진 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니며 도핑 반도체층(202a) 및 언도프트 반도체층(201a)이 서로 교대로 형성되면 족하고 이들의 개수에 한정되는 것은 아니다.
이와 같이 도핑 반도체층(202a) 및 언도프트 반도체층(201a) 중 적어도 하나가 복수 개로 구비될 경우에는 도핑 반도체층(202a)의 두께의 총합 또는 언도프트 반도체층(201a)의 두께의 총합이 20nm 내지 500nm일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 언도프트 반도체층(201a) 또는 도핑 반도체층(202a)이 이와 다른 두께를 가질 수도 있다.
그리고 도면에서는 반도체 기판(110)의 후면에만 복수의 반도체층(20a)이 형성된 것을 예시하였으나, 본 발명이 이에 한정되는 것은 아니다. 복수의 반도체층(20a)의 제조 방법에 따라 반도체 기판(110)의 전면 및/또는 측면에도 복수의 반도체층(20a)이 추가적으로 형성될 수 있다. 이렇게 반도체 기판(110)의 전면 등에 형성되며 실제로 필요하지 않은 복수의 반도체층(20a)은 추후에 별도의 단계(예를 들어, 도 3d에 도시한 텍스쳐링 공정)에서 제거될 수 있다.
이어서, 도 3d에 도시한 바와 같이, 반도체 기판(110)의 전면을 텍스쳐링하여 반도체 기판(110)의 전면에 요철을 형성할 수 있다. 반도체 기판(110)의 표면의 텍스처링으로는 습식 또는 건식 텍스처링을 사용할 수 있다. 습식 텍스처링은 텍스처링 용액에 반도체 기판(110)을 침지하는 것에 의해 수행될 수 있으며, 공정 시간이 짧은 장점이 있다. 건식 텍스처링은 다이아몬드 그릴 또는 레이저 등을 이용하여 반도체 기판(110)의 표면을 깍는 것으로, 요철을 균일하게 형성할 수 있는 반면 공정 시간이 길고 반도체 기판(110)에 손상이 발생할 수 있다. 그 외에 반응성 이온 식각(RIE) 등에 의하여 반도체 기판(110)을 텍스쳐링 할 수도 있다. 이와 같이 본 발명에서는 다양한 방법으로 반도체 기판(110)을 텍스쳐링 할 수 있다.
본 실시예에서는 제1 도전형 영역(20)의 형성을 위한 복수의 반도체층(20a)을 형성하고, 제2 도전형 영역(30)을 형성 또는 이를 형성하기 위한 다른 층을 형성하기 전에 반도체 기판(110)의 전면을 텍스쳐링하는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서, 반도체 기판(110)의 전면의 텍스쳐링의 공정 순서는 변화될 수 있다.
이어서, 도 3e에 도시한 바와 같이, 반도체 기판(110)의 전면 쪽에 제2 도전형 영역(30)을 형성하기 위하여 제2 도전형 도펀트를 포함하는 도핑층(300)을 형성한다. 도핑층(300)은 제2 도전형 불순물을 구비하는 다양한 층일 수 있으며, 일 예로, 인 실리케이트 유리(PSG) 또는 보론 실리케이트 유리(BSG)일 수 있다. 도핑층(300)으로 인 실리케이트 유리 또는 보론 실리케이트 유리를 형성하면 쉽게 도핑층(300)을 형성할 수 있다. 그러나 본 발명이 도핑층(300)의 물질에 한정되는 것은 아니다.
이어서, 도 3f에 도시한 바와 같이, 열처리 공정을 수행하여 도핑 반도체층(도 3e의 참조부호 202a, 이하 동일)의 제1 도전형 도펀트를 언도프트 반도체층(도 3e의 참조부호 201a, 이하 동일)으로 확산시켜 제1 도전형 영역(20)을 형성하고, 도핑층(300)의 제2 도전형 도펀트를 반도체 기판(110)으로 확산시켜 제2 도전형 영역(30)을 형성한다.
좀더 구체적으로, 열처리에 의하여 도핑 반도체층(202a)의 제1 도전형 도펀트rk 언도프트 반도체층(201a)에 확산되어, 서로 균일한 도핑 농도(일 예로, 30% 이내의 편차)를 가지면서 계면층(204)을 사이에 두고 위치하는 제1 층(201) 및 제2 층(202)이 형성된다. 이때, 열처리 공정을 수행하여도 산소 농도는 크게 변화하지 않아 제1 층(201)과 제2 층(202) 사이에 상대적으로 높은 산소 농도를 가지는 계면층(204)이 그대로 유지된다.
열처리 공정은 다양한 열처리 장치 등에서 수행될 수 있고, 일 예로, 900℃ 이상의 온도(예를 들어, 900℃ 내지 1300℃의 온도)에서 수행될 수 있다. 그러나 본 발명이 열처리 장치, 온도 등에 한정되는 것은 아니다.
도 6을 참조하여, 열처리 공정에 의하여 형성된 제1 층(201) 및 제2 층(202)과, 이들 사이에 위치한 계면층(204)을 좀더 상세하게 설명한다. 도 6은 열처리 공정 후에 제1 층(201) 및 제2 층(202)과, 이들 사이에 위치한 계면층(204)에 이차이온질량 분석기술에 의하여 측정된 도펀트(제1 도전형 도펀트) 및 산소 농도의 그래프이다. 즉, 도 6은 열처리 공정을 수행한 후에 측정된 도펀트 및 산소 농도 그래프이다.
도 6과 함께 도 4를 참조하면, 산소 농도는 열처리 공정을 수행하기 전과 열처리 공정을 후가 거의 유사한 것을 알 수 있다. 이에 따라 제1 층(201)이 위치한 제2 구간(S2)와 제2 층(202)이 위치한 제4 구간(S4) 사이에 위치한 제3 구간(S3)에 상대적으로 높은 산소 농도를 가지는 계면층(204)이 그대로 위치하게 된다.
그리고 열처리 공정 후에 언도프트 반도체층(201a)에 제1 도전형 도펀트가 확산되어 형성된 제1 층(201)은 열처리 공정 후에 도핑 반도체층(202a)에 해당하는 제2 층(202)과 동일 또는 유사한 도핑 농도를 가지는 것을 알 수 있다. 이에 의하여 열처리 공정 이후에 제1 도전형 영역(20)이 전체적으로 균일한 도핑 농도를 가지게 됨을 알 수 있다.
본 실시예에서는 한 번의 열처리 공정으로 제1 및 제2 도전형 영역(20, 30)을 함께 열처리하여 공정을 단순화한 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 및 제2 도전형 영역(20, 30)을 서로 다른 공정에서 열처리할 수도 있다. 그리고 반드시 제1 및 제2 도전형 영역(20, 30) 중 적어도 하나를 형성하는 열처리 공정을 별도로 수행하지 않고, 태양 전지(100)의 제조 공정 중에 높은 온도에서 수행되는 공정에 의하여 제1 및 제2 도전형 영역(20, 30) 중 적어도 하나를 형성할 수 있다.
본 실시예에서는 도핑층(300)을 형성한 다음 이를 열처리하여 제2 도전형 영역(30)을 형성하는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니며 제2 도전형 영역(30)은 알려진 다양한 방법으로 형성할 수 있다. 일 예로, 이온 주입법, 도펀트를 포함하는 기체를 사용하는 상태에서 열처리하는 것에 의하는 열 확산법, 레이저 도핑법 등의 다양한 방법이 적용될 수 있다.
이어서, 도 3g에 도시한 바와 같이, 도핑층(300)을 제거할 수 있다. 일 예로, 도핑층(300)은 이를 제거하는 식각 용액(예를 들어, 희석된 불산(HF))을 이용하게 쉽게 제거될 수 있다.
이어서, 도 3h에 도시한 바와 같이, 반도체 기판(110)의 전면 및 후면에 절연막을 형성한다. 즉, 반도체 기판(110)의 후면에 제1 패시베이션막(24)을 형성하고, 반도체 기판(110)의 전면에 제2 패시베이션막(34)을 형성한다.
좀더 구체적으로, 반도체 기판(110)의 후면 위에 제1 패시베이션막(24)을 전체적으로 형성하고, 반도체 기판(110)의 전면 위에 제2 패시베이션막(34)을 전체적으로 형성한다. 제1 패시베이션막(24), 제2 패시베이션막(34)은 진공 증착법, 화학 기상 증착법, 스핀 코팅, 스크린 인쇄 또는 스프레이 코팅 등과 같은 다양한 방법에 의하여 형성될 수 있다. 제1 패시베이션막(24), 제2 패시베이션막(34)의 형성 순서가 한정되는 것은 아니다.
이어서, 도 3i에 도시한 바와 같이, 제1 및 제2 도전형 영역(20, 30)에 각기 연결되는 제1 및 제2 전극(42, 44)을 형성한다.
일 예로, 패터닝 공정에 의하여 제1 및 제2 패시베이션막(24, 34)에 각기 제1 및 제2 개구부(102, 104)를 형성하고, 그 이후에 제1 및 제2 개구부(102, 104) 내를 채우면서 제1 및 제2 전극(42, 44)을 형성한다. 이때, 제1 및 제2 개구부(102, 104)는 레이저를 이용한 레이저 어블레이션, 또는 식각 용액 또는 식각 페이스트 등을 이용한 다양한 방법에 의하여 형성될 수 있다. 그리고 제1 및 제2 전극(42, 44)은 도금법, 증착법 등의 다양한 방법에 의하여 형성될 수 있다.
다른 예로, 제1 및 제2 전극 형성용 페이스트를 제1 및 제2 패시베이션막(24, 34) 상에 각기 스크린 인쇄 등으로 도포한 후에 파이어 스루(fire through) 또는 레이저 소성 컨택(laser firing contact) 등을 하여 상술한 형상의 제1 및 제2 전극(42, 44)을 형성하는 것도 가능하다. 이 경우에는 제1 및 제2 전극(42, 44)을 형성할 때 제1 및 제2 개구부(102, 104)가 형성되므로, 별도로 제1 및 제2 개구부(102, 104)를 형성하는 공정을 추가하지 않아도 된다.
본 실시예에서는 상대적으로 형성 속도가 빠른 언도프트 반도체층(201a)과, 제1 도전형 도펀트를 구비한 도핑 반도체층(202a)을 포함하는 복수의 반도체층(20a)을 형성한 다음, 열처리 공정에서 도핑 반도체층(202a)에 포함된 제1 도전형 도펀트를 언도프트 반도체층(201a)로 확산시켜 제1 도전형 영역(20)을 형성한다. 그러면, 제1 도전형 영역(20)의 특성을 우수하게 유지하면서도 제1 도전형 영역(20)의 제조 공정 시간을 줄여 태양 전지(100)의 생산성을 향상할 수 있다.
반면, 본 실시예와 달리 제1 도전형 영역(20)을 형성하기 위하여 단일의 언도프트 반도체층(201a)을 형성하면 추후에 별도의 도핑 공정을 수행하여야 한다. 이에 따라 추가 공정이 필요하므로 공정 개수가 증가되어 태양 전지(100)의 생산성이 저하될 수 있다. 그리고 제1 도전형 영역(20)을 형성하기 위하여 단일의 도핑 반도체층(202a)을 형성하면 증착 속도가 낮아서 충분한 두께로 도핑 반도체층(202a)을 형성하기 위하여 필요한 공정 시간이 증가할 수 있다. 이에 의하여 태양 전지(100)의 생산성이 저하될 수 있다.
이하, 도 7 내지 도 9를 참조하여 본 발명의 다른 실시예들에 따른 태양 전지를 상세하게 설명한다. 상술한 부분에서 설명한 것과 동일 또는 유사한 부분에 대해서는 상세한 설명을 생략하고, 서로 다른 부분을 상세하게 설명한다. 그리고 상술한 실시예와 이의 변형예와, 이하의 실시예와 이의 변형예들은 서로 결합될 수 있고, 이 또한 본 발명의 범위에 속한다.
도 7은 본 발명의 다른 실시예에 따른 태양 전지를 도시한 단면도이다.
도 7을 참조하면, 본 실시예에서는 터널링층(22), 제1 도전형 영역(20) 및 이에 연결되는 제1 전극(42)이 반도체 기판(110)의 전면에 위치하고 제2 도전형 영역(30) 및 이에 연결되는 제2 전극(44)이 반도체 기판(110)의 후면 쪽에 위치한다. 이때, 제1 도전형 영역(20)이 계면층(204)을 사이에 두고 위치하는 제1 층(201) 및 제2 층(202)을 구비하고 제2 도전형 영역(30)이 도핑 영역으로 구비될 수 있다. 도면에서는 반도체 기판(110)의 전면 및 후면이 모두 텍스쳐링에 의한 요철을 구비하지 않는 예를 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 따라서 반도체 기판(110)의 전면 및 후면 중 적어도 하나에 텍스쳐링에 의한 요철을 구비할 수 있다.
도 8은 본 발명의 또 다른 실시예에 따른 태양 전지를 도시한 단면도이다.
도 8을 참조하면, 제1 및 제2 도전형 영역(20, 30)이 각기 반도체 기판(110)과 다른 결정 구조를 가질 수도 있다. 제2 도전형 영역(30)이 반도체 기판(110)과 다른 결정 구조를 가지면 제2 도전형 영역(30)과 반도체 기판(110) 사이에 또 다른 터널링층(32)이 위치할 수 있다. 이 경우에 제2 도전형 영역(30) 및 또 다른 터널링층(32)에 대해서는 제1 도전형 영역(20) 및 터널링층(22)에 대한 설명이 그대로 적용될 수 있으므로 그 설명을 생략한다.
본 실시예에서는 반도체 기판(110)과 제2 도전형 영역(30) 사이에 또 다른 터널링층(32)이 위치하여 패시베이션 효과를 최대화하면서 캐리어의 이동이 원활하게 이루어지도록 할 수 있다.
그리고 반도체 기판(110)이 베이스 영역(10)만으로 이루어지며 별도의 도핑 영역을 구비하지 않는다. 일례로, 반도체 기판(110)에서 가장 낮은 도핑 농도에 대한 가장 높은 도핑 농도 차이가 30% 이하일 수 있다. 이때, 30% 이하는 별도의 도펀트 영역을 형성하기 위한 도핑이 이루어지지 않은 정도를 규정하기 위하여 일례로 제시한 것일 뿐 본 발명이 이에 한정되는 것은 아니다. 따라서, 본 발명은 통상적으로 반도체 기판(110)에 별도의 도핑 영역을 구비하지 않는 경우를 모두 포함한다.
본 실시예에서는 반도체 기판(110)에 별도의 도핑 영역이 형성되지 않으므로 개방 전압을 향상할 수 있다. 이는 반도체 기판(110)에 도핑 영역을 형성하는 것에 의하여 발생할 수 있는 표면 재결합을 방지할 수 있기 때문이다.
도 8에서는 도 1에 도시한 태양 전지(100)를 기본으로 하여 변형한 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니며 도 7에 도시한 태양 전지(100)를 기본으로 하여 변형한 것도 본 발명의 범위에 속한다. 그리고 반도체 기판(110)의 전면 및 후면이 모두 텍스쳐링에 의한 요철을 구비하지 않는 예를 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 따라서 반도체 기판(110)의 전면 및 후면 중 적어도 하나에 텍스쳐링에 의한 요철을 구비할 수 있다.
도 9는 본 발명의 또 다른 실시예에 따른 태양 전지를 도시한 단면도이다.
도 9를 참조하면, 본 실시예에 따른 태양 전지(100)는 후면 전극형 구조를 가질 수 있다. 즉, 반도체 기판(110)의 후면에 터널링층(22)이 위치하고, 제1 및 제2 도전형 영역(20, 30)이 터널링층(22) 위에서 서로 동일 평면 상에 위치할 수 있다. 제1 및 제2 도전형 영역(20, 30)은 반도체 기판(110) 위에서 반도체 기판(110)과 별개로 형성되므로, 반도체 기판(110) 위에서 쉽게 형성될 수 있도록 반도체 기판(110)과 다른 결정 구조를 가질 수 있다.
예를 들어, 제1 도전형 영역(20)은 증착 등의 다양한 방법에 의하여 쉽게 제조될 수 있는 비정질 반도체, 미세 결정 반도체, 또는 다결정 반도체(일 예로, 비정질 실리콘, 미세 결정 실리콘, 또는 다결정 실리콘) 등에 제1 도전형 도펀트를 도핑하여 형성될 수 있다. 특히, 제1 도전형 영역(20)은 다결정 반도체(일 예로, 다결정 실리콘)을 포함할 수 있다. 이와 유사하게 제2 도전형 영역(30)은 증착 등의 다양한 방법에 의하여 쉽게 제조될 수 있는 비정질 반도체, 미세 결정 반도체, 또는 다결정 반도체(일 예로, 비정질 실리콘, 미세 결정 실리콘, 또는 다결정 실리콘) 등에 제2 도전형 도펀트를 도핑하여 형성될 수 있다. 특히, 제2 도전형 영역(30)은 다결정 반도체(일 예로, 다결정 실리콘)을 포함할 수 있다.
그리고 반도체 기판(110)의 전면 위에 반도체 기판(110)에 접촉하여 전계 영역(50)이 형성될 수 있다. 전계 영역(50)은 반도체 기판(110)과 동일한 도전형을 가지면서 반도체 기판(110)보다 높은 도핑 농도를 가지는 부분일 수 있다.
본 실시예에서 전계 영역(50)이 반도체 기판(110) 위에서 반도체 기판(110)과 별개로 형성되므로, 반도체 기판(110) 위에서 쉽게 형성될 수 있도록 전계 영역(50)이 반도체 기판(110)과 다른 결정 구조를 가질 수 있다. 예를 들어, 전계 영역(50)은 증착 등의 다양한 방법에 의하여 쉽게 제조될 수 있는 비정질 반도체, 미세 결정 반도체, 또는 다결정 반도체(일 예로, 비정질 실리콘, 미세 결정 실리콘, 또는 다결정 실리콘) 등에 제1 또는 제2 도전형 도펀트를 도핑하여 형성될 수 있다. 특히, 전계 영역(50)은 다결정 반도체(일 예로, 다결정 실리콘)을 포함할 수 있다.
이때, 반도체 기판(110)의 전면에 위치하며 전극(42, 44)에 연결되지 않는 전계 영역(50)이 도펀트층(DL)일 수 있다. 그리고 반도체 기판(110)의 후면 위에 위치하는 제1 및 제2 도전형 영역(20, 30) 중 적어도 하나가 도펀트층(DL)일 수 있다.
즉, 전계 영역(50)이 제1 층(501) 및 제2 층(502), 그리고 이들 사이에 위치하는 계면층(504)을 구비할 수 있다. 제1 층(501)은 반도체 기판(110)에 접촉하여 형성될 수 있다. 그 외에는 제1 층(501) 및 제2 층(502), 그리고 계면층(504)에 대해서 상술한 실시예의 제1 층(201) 및 제2 층(202), 그리고 계면층(204)에 대한 설명이 그대로 적용될 수 있으므로, 상세한 설명을 생략한다.
그리고 제1 및 제2 도전형 영역(20, 30)이 제1 층(201) 및 제2 층(202), 그리고 이들 사이에 위치하는 계면층(204)을 구비할 수 있다. 제1 층(201) 및 제2 층(202), 그리고 계면층(204)에 대해서는 상술한 실시예의 제1 층(201) 및 제2 층(202), 그리고 계면층(204)에 대한 설명이 그대로 적용될 수 있으므로, 상세한 설명을 생략한다. 이 경우에는 터널링층(22) 위에 적어도 언도프트 반도체층(도 3c의 참조부호 201a) 및 제1 또는 제2 도전형을 가지는 도핑 반도체층(도 3c의 참조부호 202a), 그리고 계면층(204)을 구비하는 복수의 반도체층(도 3c의 참조부호 20a)을 형성한 다음, 이와 반대되는 제2 또는 제1 도전형을 가지는 도펀트를 복수의 반도체층(20c)에 부분적으로 과도핑(over doping)하고, 열처리하는 것에 의하여 제1 및 제2 도전형 영역(20, 30)할 수 있다. 예를 들어, 제1 도전형 영역(20)이 상대적으로 넓은 면적으로 형성되면, 제1 도전형을 가지는 복수의 반도체층(20a)을 형성한 다음, 제2 도전형 영역(30)에 해당하는 부분에 제2 도전형 도펀트를 과도핑할 수 있다. 그러면, 상대적으로 좁은 면적에 과도핑이 되므로 제1 및 제2 도전형 영역(20, 30)의 특성을 우수하게 유지하면서 제조 공정을 단순화할 수 있다.
본 실시예에서는 전계 영역(50)과, 제1 및 제2 도전형 영역(20, 30)이 각기 제1 층(501)(201), 제2 층(502)(202) 및 계면층(504)(204)를 구비하는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니며 전계 영역(50)과, 제1 및 제2 도전형 영역(20, 30) 중 어느 하나가 상술한 구조를 가질 수도 있다.
상술한 바에 따른 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 태양 전지
110: 반도체 기판
20: 제1 도전형 영역
30: 제2 도전형 영역
24: 제1 패시베이션막
34: 제2 패시베이션막
42: 제1 전극
44: 제2 전극
201, 501: 제1 층
202, 502: 제2 층
204, 504: 계면층
201a: 언도프트 반도체층
202a: 도핑 반도체층
DL: 도펀트층

Claims (20)

  1. 반도체 기판; 및
    상기 반도체 기판의 일면 위에 위치하며 상기 반도체 기판과 다른 결정 구조를 가지며 도펀트를 포함하는 도펀트층
    을 포함하고,
    상기 도펀트층은, 계면층을 사이에 두고 두께 방향에서 적층되는 복수의 반도체층을 포함하고,
    상기 계면층은 상기 복수의 반도체층 각각보다 높은 산소 농도를 가지는 산화물층인 태양 전지.
  2. 제1항에 있어서,
    상기 복수의 반도체층 각각이 다결정 구조의 실리콘층이고,
    상기 계면층이 실리콘 산화물층인 태양 전지.
  3. 제1항에 있어서,
    상기 계면층의 산소 농도가 상기 복수의 반도체층 각각의 산소 농도의 1.5배 이상인 태양 전지.
  4. 제3항에 있어서,
    상기 계면층의 산소 농도가 상기 복수의 반도체층 각각의 산소 농도의 2배 내지 10배인 태양 전지.
  5. 제1항에 있어서,
    상기 계면층이 상기 복수의 반도체층 각각보다 얇은 태양 전지.
  6. 제1항에 있어서,
    상기 반도체 기판과 상기 도펀트층 사이에 터널링층이 위치하고,
    상기 계면층의 두께가 상기 터널링층의 두께와 같거나 그보다 작은 태양 전지.
  7. 제1항에 있어서,
    상기 반도체 기판과 상기 도펀트층 사이에 터널링층이 위치하고,
    상기 계면층의 산소 농도가 상기 터널링층의 산소 농도보다 작은 태양 전지.
  8. 제1항에 있어서,
    상기 계면층의 두께가 1nm 이하인 태양 전지.
  9. 제1항에 있어서,
    상기 도펀트층에 상기 계면층이 복수로 위치하는 태양 전지.
  10. 제1항에 있어서,
    상기 복수의 반도체층 및 상기 계면층은 서로 인접한 것끼리 서로 접촉하는 태양 전지.
  11. 제1항에 있어서,
    상기 도펀트층의 상기 도펀트가 상기 반도체 기판과 동일한 도전형을 가지면서 상기 반도체 기판보다 높은 도핑 농도로 포함되거나, 상기 반도체 기판과 다른 도전형을 가지며,
    상기 도펀트층이 도전형 영역을 구성하거나 전계 영역을 구성하는 태양 전지.
  12. 제11항에 있어서,
    상기 도전형 영역이 상기 반도체 기판의 상기 일면 위에 위치하는 제1 도전형 영역과 상기 반도체 기판의 타면에 위치하는 제2 도전형 영역을 포함하고,
    상기 전극이 상기 제1 도전형 영역에 연결되는 제1 전극 및 상기 제2 도전형 영역에 연결되는 제2 전극을 포함하고,
    상기 도펀트층이 상기 제1 도전형 영역을 구성하고,
    상기 제2 도전형 영역이 상기 반도체 기판의 일부를 구성하는 도핑 영역으로 구성되는 태양 전지.
  13. 제12항에 있어서,
    상기 제2 도전형 영역이 상기 반도체 기판의 전면 쪽에 위치하고,
    상기 제1 도전형 영역이 상기 반도체 기판의 후면 위에 위치하는 태양 전지.
  14. 제11항에 있어서,
    상기 도전형 영역이 상기 반도체 기판의 타면에 위치하며 제1 도전형을 가지는 제1 도전형 영역 및 제2 도전형을 가지는 제2 도전형 영역을 포함하고,
    상기 도펀트층은 상기 제1 도전형 영역이거나 상기 반도체 기판의 상기 일면에 위치하며 상기 전계 영역인 태양 전지.
  15. 반도체 기판 위에 도펀트층을 형성하는 단계
    를 포함하고,
    상기 도펀트층을 형성하는 단계는,
    언도프트 반도체층 및 도펀트를 포함하는 도핑 반도체층을 포함하는 복수의 반도체층을 형성하는 단계; 및
    상기 도핑 반도체층에 포함된 상기 도펀트를 상기 언도프트 반도체층으로 확산시키는 열처리 단계
    를 포함하는 태양 전지의 제조 방법.
  16. 제15항에 있어서,
    상기 복수의 반도체층을 형성하는 단계에서, 상기 언도프트 반도체층과 상기 도핑 반도체층 사이에 산소 농도가 상기 복수의 반도체층 각각보다 높은 산화물층으로 구성된 계면층이 형성되는 태양 전지의 제조 방법.
  17. 제15항에 있어서,
    상기 언도프트 반도체층와 상기 도핑 반도체층이 동일한 장비 내에서 연속적으로 수행되는 태양 전지의 제조 방법.
  18. 제17항에 있어서,
    상기 복수의 반도체층을 형성하는 단계에서, 상기 언도프트 반도체층을 형성하는 공정과 상기 도핑 반도체층을 포함하는 공정 사이에 기체를 변경하는 공정이 수행되고,
    상기 기체를 변경하는 공정에서 산화물층으로 구성된 계면층이 자연적으로 형성되는 태양 전지의 제조 방법.
  19. 제15항에 있어서,
    상기 복수의 반도체층을 형성하는 단계는,
    상기 반도체 기판 위에 언도프트 반도체층을 형성하는 단계; 및
    상기 언도프트 반도체층 위에 상기 도핑 반도체층을 형성하는 단계
    를 포함하고,
    상기 도핑 반도체층을 형성하는 단계 이후에 상기 언도프트 반도체층은 상기 도핑 반도체층으로부터 멀어지면서 도핑 농도가 점진적으로 낮아지는 부분을 포함하는 태양 전지의 제조 방법.
  20. 제15항에 있어서,
    상기 복수의 반도체층을 형성하는 단계에서 상기 복수의 반도체층이 다결정 구조를 가지는 태양 전지의 제조 방법.

KR1020150093401A 2015-06-30 2015-06-30 태양 전지 및 이의 제조 방법 KR102272433B1 (ko)

Priority Applications (7)

Application Number Priority Date Filing Date Title
KR1020150093401A KR102272433B1 (ko) 2015-06-30 2015-06-30 태양 전지 및 이의 제조 방법
US15/196,743 US10566487B2 (en) 2015-06-30 2016-06-29 Solar cell and method of manufacturing the same
EP16176853.6A EP3113234A1 (en) 2015-06-30 2016-06-29 Solar cell and method of manufacturing the same
JP2016129864A JP6336521B2 (ja) 2015-06-30 2016-06-30 太陽電池及びその製造方法
US16/504,995 US11462654B2 (en) 2015-06-30 2019-07-08 Solar cell and method of manufacturing the same
KR1020210084105A KR102397970B1 (ko) 2015-06-30 2021-06-28 태양 전지 및 이의 제조 방법
US17/959,095 US20230078624A1 (en) 2015-06-30 2022-10-03 Solar cell and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020150093401A KR102272433B1 (ko) 2015-06-30 2015-06-30 태양 전지 및 이의 제조 방법

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020210084105A Division KR102397970B1 (ko) 2015-06-30 2021-06-28 태양 전지 및 이의 제조 방법

Publications (2)

Publication Number Publication Date
KR20170003136A true KR20170003136A (ko) 2017-01-09
KR102272433B1 KR102272433B1 (ko) 2021-07-05

Family

ID=56289423

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020150093401A KR102272433B1 (ko) 2015-06-30 2015-06-30 태양 전지 및 이의 제조 방법
KR1020210084105A KR102397970B1 (ko) 2015-06-30 2021-06-28 태양 전지 및 이의 제조 방법

Family Applications After (1)

Application Number Title Priority Date Filing Date
KR1020210084105A KR102397970B1 (ko) 2015-06-30 2021-06-28 태양 전지 및 이의 제조 방법

Country Status (4)

Country Link
US (3) US10566487B2 (ko)
EP (1) EP3113234A1 (ko)
JP (1) JP6336521B2 (ko)
KR (2) KR102272433B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023167385A1 (ko) * 2022-03-03 2023-09-07 샹라오 징코 솔라 테크놀러지 디벨롭먼트 컴퍼니, 리미티드 태양 전지 및 이의 제조 방법

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101859017B1 (ko) * 2015-12-02 2018-05-17 삼성에스디아이 주식회사 전극 형성 방법, 이로부터 제조된 전극 및 태양 전지
NL2018356B1 (en) * 2017-02-10 2018-09-21 Tempress Ip B V A method of manufacturing a passivated solar cell and resulting passivated solar cell
WO2019021545A1 (ja) * 2017-07-28 2019-01-31 三菱電機株式会社 太陽電池、及び、その製造方法
EP3599290A3 (en) * 2018-07-24 2020-06-03 Lg Electronics Inc. Chemical vapor deposition equipment for solar cell and deposition method thereof
JP7346050B2 (ja) * 2019-03-26 2023-09-19 パナソニックホールディングス株式会社 太陽電池セルおよび太陽電池モジュール
CN112635592A (zh) * 2020-12-23 2021-04-09 泰州隆基乐叶光伏科技有限公司 一种太阳能电池及其制作方法
CN115472701B (zh) * 2021-08-20 2023-07-07 上海晶科绿能企业管理有限公司 太阳能电池及光伏组件
CN116259679A (zh) 2021-12-09 2023-06-13 浙江晶科能源有限公司 太阳能电池及光伏组件
CN115148828B (zh) 2022-04-11 2023-05-05 浙江晶科能源有限公司 太阳能电池、光伏组件及太阳能电池的制备方法
CN116722049A (zh) 2022-04-11 2023-09-08 浙江晶科能源有限公司 太阳能电池及其制备方法、光伏组件
CN115274875A (zh) * 2022-05-31 2022-11-01 浙江晶科能源有限公司 太阳能电池及光伏组件
EP4287267A1 (en) * 2022-06-01 2023-12-06 Jinko Solar (Haining) Co., Ltd. Photovoltaic cell and photovoltaic module
CN114695579B (zh) * 2022-06-01 2022-11-01 晶科能源(海宁)有限公司 太阳能电池及光伏组件

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06283732A (ja) * 1993-03-29 1994-10-07 Sharp Corp 太陽電池及びその製造方法
JPH10233518A (ja) * 1996-12-20 1998-09-02 Mitsubishi Electric Corp 太陽電池の製造方法及び太陽電池並びに半導体装置の製造方法
JP2014229640A (ja) * 2013-05-20 2014-12-08 信越化学工業株式会社 太陽電池の製造方法
JP2015050411A (ja) * 2013-09-04 2015-03-16 三洋電機株式会社 太陽電池

Family Cites Families (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2687427B2 (ja) * 1988-05-17 1997-12-08 ソニー株式会社 半導体装置の製造方法
US5057439A (en) 1990-02-12 1991-10-15 Electric Power Research Institute Method of fabricating polysilicon emitters for solar cells
US5242858A (en) * 1990-09-07 1993-09-07 Canon Kabushiki Kaisha Process for preparing semiconductor device by use of a flattening agent and diffusion
JP3007429B2 (ja) 1991-02-22 2000-02-07 旭化成マイクロシステム株式会社 半導体装置及びその製造方法
US5332689A (en) * 1993-02-17 1994-07-26 Micron Technology, Inc. Method for depositing low bulk resistivity doped films
TW357415B (en) 1993-07-27 1999-05-01 Semiconductor Engrgy Lab Semiconductor device and process for fabricating the same
EP0639856A1 (en) * 1993-08-20 1995-02-22 Texas Instruments Incorporated Method of doping a polysilicon layer and semiconductor device obtained
US5541137A (en) 1994-03-24 1996-07-30 Micron Semiconductor Inc. Method of forming improved contacts from polysilicon to silicon or other polysilicon layers
JP2000353706A (ja) 1999-06-10 2000-12-19 Sanyo Electric Co Ltd 半導体装置の製造方法
ATE553501T1 (de) 2005-02-25 2012-04-15 Sanyo Electric Co Photovoltaische zelle
DE102005013668B3 (de) 2005-03-14 2006-11-16 Universität Stuttgart Solarzelle
DE102005019225B4 (de) 2005-04-20 2009-12-31 Helmholtz-Zentrum Berlin Für Materialien Und Energie Gmbh Heterokontaktsolarzelle mit invertierter Schichtstrukturgeometrie
US7375378B2 (en) 2005-05-12 2008-05-20 General Electric Company Surface passivated photovoltaic devices
US7468485B1 (en) 2005-08-11 2008-12-23 Sunpower Corporation Back side contact solar cell with doped polysilicon regions
US7737357B2 (en) 2006-05-04 2010-06-15 Sunpower Corporation Solar cell having doped semiconductor heterojunction contacts
US8222516B2 (en) 2008-02-20 2012-07-17 Sunpower Corporation Front contact solar cell with formed emitter
CN102047389B (zh) 2008-04-25 2013-06-19 英诺瓦莱特公司 使用ⅳ族纳米颗粒在晶片基底上形成结区
JP5172480B2 (ja) 2008-06-04 2013-03-27 シャープ株式会社 光電変換装置およびその製造方法
US7851698B2 (en) 2008-06-12 2010-12-14 Sunpower Corporation Trench process and structure for backside contact solar cells with polysilicon doped regions
DE102008030693A1 (de) 2008-07-01 2010-01-14 Institut Für Solarenergieforschung Gmbh Heterojunction-Solarzelle mit Absorber mit integriertem Dotierprofil
DE102008045522A1 (de) 2008-09-03 2010-03-04 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Heterosolarzelle und Verfahren zur Herstellung von Heterosolarzellen
US8242354B2 (en) 2008-12-04 2012-08-14 Sunpower Corporation Backside contact solar cell with formed polysilicon doped regions
US8207443B2 (en) 2009-01-27 2012-06-26 Applied Materials, Inc. Point contacts for polysilicon emitter solar cell
US20100186802A1 (en) 2009-01-27 2010-07-29 Peter Borden Hit solar cell structure
US8367924B2 (en) 2009-01-27 2013-02-05 Applied Materials, Inc. Buried insulator isolation for solar cell contacts
WO2010123980A1 (en) 2009-04-22 2010-10-28 Tetrasun, Inc. Localized metal contacts by localized laser assisted conversion of functional films in solar cells
KR101139443B1 (ko) 2009-09-04 2012-04-30 엘지전자 주식회사 이종접합 태양전지와 그 제조방법
US8324015B2 (en) 2009-12-01 2012-12-04 Sunpower Corporation Solar cell contact formation using laser ablation
US8686283B2 (en) 2010-05-04 2014-04-01 Silevo, Inc. Solar cell with oxide tunneling junctions
US8497420B2 (en) 2010-05-04 2013-07-30 E I Du Pont De Nemours And Company Thick-film pastes containing lead- and tellurium-oxides, and their use in the manufacture of semiconductor devices
US8334161B2 (en) 2010-07-02 2012-12-18 Sunpower Corporation Method of fabricating a solar cell with a tunnel dielectric layer
JP2012060080A (ja) 2010-09-13 2012-03-22 Ulvac Japan Ltd 結晶太陽電池及びその製造方法
TWI463682B (zh) 2011-03-02 2014-12-01 Nat Univ Tsing Hua 異質接面太陽能電池
JP2012253091A (ja) 2011-05-31 2012-12-20 Mitsubishi Electric Corp 光起電力装置及びその製造方法
US9054256B2 (en) 2011-06-02 2015-06-09 Solarcity Corporation Tunneling-junction solar cell with copper grid for concentrated photovoltaic application
US20120318336A1 (en) * 2011-06-17 2012-12-20 International Business Machines Corporation Contact for silicon heterojunction solar cells
US9054255B2 (en) * 2012-03-23 2015-06-09 Sunpower Corporation Solar cell having an emitter region with wide bandgap semiconductor material
US20130298973A1 (en) 2012-05-14 2013-11-14 Silevo, Inc. Tunneling-junction solar cell with shallow counter doping layer in the substrate
KR20140105064A (ko) 2013-02-21 2014-09-01 엘지전자 주식회사 태양 전지
EP4092764A1 (en) * 2013-04-03 2022-11-23 Lg Electronics Inc. Solar cell
KR101442011B1 (ko) 2013-05-20 2014-09-29 한국생산기술연구원 태양전지 및 그 제조방법
DE102013219561A1 (de) 2013-09-27 2015-04-02 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verfahren zum Herstellen einer photovoltaischen Solarzelle mit zumindest einem Heteroübergang
DE102013219564A1 (de) 2013-09-27 2015-04-02 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verfahren zum Herstellen einer photovoltaischen Solarzelle mit einem Heteroübergang
KR101534215B1 (ko) 2013-10-16 2015-07-10 한양대학교 에리카산학협력단 스마트 ｔｖ 기반의 감성광고 방법 및 감성광고 기능을 구비한 스마트 ｔｖ
US9401450B2 (en) * 2013-12-09 2016-07-26 Sunpower Corporation Solar cell emitter region fabrication using ion implantation
US9337369B2 (en) 2014-03-28 2016-05-10 Sunpower Corporation Solar cells with tunnel dielectrics
US20160072000A1 (en) 2014-09-05 2016-03-10 David D. Smith Front contact heterojunction process
WO2016049245A1 (en) 2014-09-24 2016-03-31 Suniva, Inc. Passivated contact solar cells and methods for manufacturing
NL2015533B1 (en) 2015-09-30 2017-04-20 Tempress Ip B V Method of manufacturing of a solar cell and solar cell thus obtained.
NL2017290B1 (en) 2016-08-04 2018-02-14 Stichting Energieonderzoek Centrum Nederland Passivated Emitter and Rear Contact Solar Cell

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06283732A (ja) * 1993-03-29 1994-10-07 Sharp Corp 太陽電池及びその製造方法
JPH10233518A (ja) * 1996-12-20 1998-09-02 Mitsubishi Electric Corp 太陽電池の製造方法及び太陽電池並びに半導体装置の製造方法
JP2014229640A (ja) * 2013-05-20 2014-12-08 信越化学工業株式会社 太陽電池の製造方法
JP2015050411A (ja) * 2013-09-04 2015-03-16 三洋電機株式会社 太陽電池

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023167385A1 (ko) * 2022-03-03 2023-09-07 샹라오 징코 솔라 테크놀러지 디벨롭먼트 컴퍼니, 리미티드 태양 전지 및 이의 제조 방법

Also Published As

Publication number Publication date
JP2017017323A (ja) 2017-01-19
US20170005218A1 (en) 2017-01-05
US11462654B2 (en) 2022-10-04
KR102272433B1 (ko) 2021-07-05
JP6336521B2 (ja) 2018-06-06
EP3113234A1 (en) 2017-01-04
KR20210082426A (ko) 2021-07-05
US10566487B2 (en) 2020-02-18
US20190334049A1 (en) 2019-10-31
KR102397970B1 (ko) 2022-05-13
US20230078624A1 (en) 2023-03-16

Similar Documents

Publication Publication Date Title
KR102397970B1 (ko) 태양 전지 및 이의 제조 방법
US20230207712A1 (en) Solar cell and method for manufacturing the same
KR101569417B1 (ko) 태양 전지
KR20140143277A (ko) 태양 전지 및 이의 제조 방법
KR101680036B1 (ko) 태양 전지 및 이의 제조 방법
KR102244838B1 (ko) 태양 전지 및 이의 제조 방법
KR20180081268A (ko) 태양 전지의 제조 방법
KR101702953B1 (ko) 태양 전지 및 이의 제조 방법
US10134941B2 (en) Method for manufacturing solar cell including a patterned dopant layer
KR102317141B1 (ko) 태양 전지
KR20160145484A (ko) 태양 전지의 제조 방법
KR101740524B1 (ko) 태양전지의 제조 방법과 이의 태양전지
KR20230100022A (ko) 태양 전지 및 이의 제조 방법
KR102298671B1 (ko) 태양 전지 및 이의 제조 방법
KR20160122467A (ko) 태양 전지의 제조 방법
KR101823599B1 (ko) 태양 전지 및 이의 제조 방법
KR102005571B1 (ko) 태양 전지 및 이의 제조 방법
KR101828422B1 (ko) 태양 전지의 제조 방법
KR20160111624A (ko) 태양 전지 및 이의 제조 방법
KR102024084B1 (ko) 태양 전지 및 이의 제조 방법
KR20230160058A (ko) 태양 전지의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
A107 Divisional application of patent
GRNT Written decision to grant