WO2019021545A1 - 太陽電池、及び、その製造方法 - Google Patents

太陽電池、及び、その製造方法 Download PDF

Info

Publication number
WO2019021545A1
WO2019021545A1 PCT/JP2018/015220 JP2018015220W WO2019021545A1 WO 2019021545 A1 WO2019021545 A1 WO 2019021545A1 JP 2018015220 W JP2018015220 W JP 2018015220W WO 2019021545 A1 WO2019021545 A1 WO 2019021545A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
solar cell
impurity
film
tunnel oxide
Prior art date
Application number
PCT/JP2018/015220
Other languages
English (en)
French (fr)
Inventor
邦彦 西村
達郎 綿引
保聡 屋敷
孝之 森岡
時岡　秀忠
Original Assignee
三菱電機株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 三菱電機株式会社 filed Critical 三菱電機株式会社
Priority to JP2019532373A priority Critical patent/JPWO2019021545A1/ja
Priority to TW107125181A priority patent/TW201911588A/zh
Publication of WO2019021545A1 publication Critical patent/WO2019021545A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/02—Details
    • H01L31/0216—Coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/02—Details
    • H01L31/0224—Electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/04—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof adapted as photovoltaic [PV] conversion devices
    • H01L31/06—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof adapted as photovoltaic [PV] conversion devices characterised by at least one potential-jump barrier or surface barrier
    • H01L31/068—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof adapted as photovoltaic [PV] conversion devices characterised by at least one potential-jump barrier or surface barrier the potential barriers being only of the PN homojunction type, e.g. bulk silicon PN homojunction solar cells or thin film polycrystalline silicon PN homojunction solar cells
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
    • Y02E10/00—Energy generation through renewable energy sources
    • Y02E10/50—Photovoltaic [PV] energy
    • Y02E10/547—Monocrystalline silicon PV cells

Definitions

  • the present invention relates to a solar cell and a method of manufacturing the same.
  • a typical solar cell there is a crystalline silicon solar cell.
  • a single crystal silicon or a polycrystalline silicon substrate is used for the crystalline silicon solar cell, and a solar cell using a single crystal substrate in particular has high conversion efficiency.
  • passivation technology is widely applied to improve the open circuit voltage. Specifically, a very thin oxide film is formed on the substrate surface, and a silicon doped layer is disposed thereon. This thin oxide film functions as a tunnel oxide layer. The minority carriers are repelled to the substrate side by the band barrier formed by the tunnel oxide layer and the electric field effect by the doped layer. This suppresses minority carrier recombination, so that a high open circuit voltage exceeding 700 mV can be obtained. On the other hand, the transport of majority carriers can be performed smoothly by tunneling, thus avoiding the increase in series resistance due to the tunnel oxide layer. From the above, it is possible to achieve both the high open circuit voltage and the curve factor by the passivation technology.
  • Non-Patent Document 1 After a tunnel oxide layer and a phosphorus-doped silicon layer are sequentially formed on the back surface of an n-type silicon substrate, heat treatment is performed at a temperature higher than 600 ° C. and lower than 1000 ° C. Thereafter, a back electrode is formed on the entire surface directly on the phosphorus-doped silicon layer. As the formation of this electrode, Ag plating is performed after thermal evaporation of a Ti / Pd / Ag seed layer.
  • Patent Document 1 discloses a configuration in which a plurality of portions included in a conductivity type region such as an emitter region sandwich a tunnel oxide layer. According to such a configuration, it is possible to improve the characteristics in the electrical connection with the electrode while minimizing the recombination.
  • Non-Patent Document 1 an electrode for photocurrent collection is formed on a doped layer that constitutes a tunnel junction together with a tunnel oxide layer using a vapor deposition method and a plating method.
  • the open circuit voltage may be reduced.
  • Patent Document 1 in the configuration in which a plurality of portions included in the conductivity type region sandwich the tunnel oxide layer, a field effect is generated by the low concentration doped layer between the substrate and the tunnel oxide layer.
  • This field effect improves the open circuit voltage since minority carriers are moved away from the level at the interface between the substrate and the tunnel oxide layer.
  • Auger recombination increases and the open circuit voltage decreases.
  • the field effect weakens and the interface Recombination increases and the open circuit voltage decreases. For this reason, there is a problem that the open circuit voltage can not be maintained high in the configuration where the stabilization of the doping concentration of the lightly doped layer can not be achieved.
  • this invention is made in view of the above problems, and an object of this invention is to provide the technique which can raise an open circuit voltage.
  • a solar cell according to the present invention comprises a semiconductor layer, a first impurity layer, a tunnel layer containing oxygen, disposed between the semiconductor layer and the first impurity layer, the semiconductor layer and the tunnel layer. And an electrode connected to the first impurity layer, wherein the tunnel layer and the first impurity layer have the same impurity as the impurity of the second impurity layer. And the concentration of the impurity in the tunnel layer is higher than the concentration of the respective impurity in the first impurity layer and the second impurity layer.
  • the tunnel layer and the first impurity layer contain the same impurity as the impurity in the second impurity layer, and the concentration of the impurity in the tunnel layer is the concentration of the respective impurities in the first impurity layer and the second impurity layer. Higher than. According to such a configuration, the concentration of the impurities in the second impurity layer can be made uniform, so the open circuit voltage can be increased.
  • FIG. 1 is a plan view schematically illustrating a configuration of a solar cell according to Embodiment 1.
  • FIG. 1 is a cross-sectional view schematically illustrating a configuration of a solar cell according to Embodiment 1.
  • 5 is a flowchart illustrating a method of manufacturing a solar cell according to Embodiment 1;
  • FIG. 7 is a cross-sectional view illustrating the method of manufacturing a solar cell according to the first embodiment;
  • FIG. 7 is a cross-sectional view illustrating the method of manufacturing a solar cell according to the first embodiment;
  • FIG. 7 is a cross-sectional view illustrating the method of manufacturing a solar cell according to the first embodiment;
  • FIG. 7 is a cross-sectional view illustrating the method of manufacturing a solar cell according to the first embodiment;
  • FIG. 1 is a plan view schematically illustrating a configuration of a solar cell according to Embodiment 1.
  • FIG. 1 is a cross-sectional view schematically illustrating a configuration of
  • FIG. 7 is a cross-sectional view illustrating the method of manufacturing a solar cell according to the first embodiment
  • FIG. 7 is a cross-sectional view illustrating the method of manufacturing a solar cell according to the first embodiment
  • FIG. 7 is a cross-sectional view illustrating the method of manufacturing a solar cell according to the first embodiment
  • It is a figure which illustrates the relationship between the sheet resistance of the doping layer of a solar cell, and an open circuit voltage. It is a figure which illustrates the sheet resistance of the doping layer of a solar cell.
  • FIG. 2 is a diagram illustrating an open circuit voltage of the solar cell according to the first embodiment.
  • FIG. 6 is a cross-sectional view schematically illustrating a configuration of a solar cell according to Embodiment 2.
  • FIG. 7 is a flowchart illustrating a method of manufacturing a solar cell according to a second embodiment.
  • FIG. 14 is a cross-sectional view illustrating the method of manufacturing a solar cell according to the second embodiment;
  • FIG. 14 is a cross-sectional view illustrating the method of manufacturing a solar cell according to the second embodiment;
  • FIG. 7 is a diagram illustrating an open circuit voltage of a solar cell according to a second embodiment.
  • Embodiment 1 Hereinafter, a solar cell according to Embodiment 1 of the present invention and a method of manufacturing the solar cell will be described.
  • FIG. 1 is a plan view schematically illustrating the configuration of the solar cell according to the first embodiment.
  • FIG. 2 is a cross-sectional view taken along the line AA 'in FIG.
  • an n-type single crystal silicon substrate 120 having a light receiving surface 120A and a back surface 120B is used as a crystalline semiconductor substrate.
  • the solar cell according to the first embodiment includes various components formed on a single crystal silicon substrate 120.
  • the solar cell of FIG. 2 is an n-type semiconductor layer 100, a p-type impurity diffusion layer 103, a dielectric layer 108, an antireflective film 109, a light receiving surface electrode 110, and an electrode.
  • a doping layer 116 of a type is n-type semiconductor layer 100, a p-type impurity diffusion layer 103, a dielectric layer 108, an antireflective film 109, a light receiving surface electrode 110, and an electrode.
  • the tunnel oxide layer 114 is disposed between the semiconductor layer 100 and the crystalline thin film silicon layer 115.
  • the tunnel oxide layer 114 is formed from a tunnel oxide layer 104 (FIG. 6) formed on the back surface 120B of the monocrystalline silicon substrate 120, as described later.
  • the crystalline thin film silicon layer 115 is formed from an n-type amorphous silicon layer 105 (FIG. 6) containing an n-type dopant, which is formed on the lower surface of the tunnel oxide layer 104, as described later.
  • the crystalline thin film silicon layer 115 is formed by performing heat treatment to activate the n-type dopant contained in the amorphous silicon layer 105 and to crystallize part or all of the amorphous silicon layer 105. Ru. At this time, the n-type dopant contained in the amorphous silicon layer 105 moves and diffuses to the tunnel oxide layer 104, whereby the tunnel oxide layer 114 containing the n-type dopant is formed.
  • the doping layer 116 is disposed between the semiconductor layer 100 and the tunnel oxide layer 114.
  • the tunnel oxide layer 114 contains the same dopant as the dopant of the doping layer 116
  • the crystalline thin film silicon layer 115 contains the same dopant as the dopant of the doping layer 116.
  • the dopant concentration of the crystalline thin film silicon layer 115 is lower than the dopant concentration of the tunnel oxide layer 114, and the dopant concentration of the tunnel oxide layer 114 is higher than the dopant concentration of the doping layer 116.
  • the dopant concentration of the doping layer 116 is lower than the dopant concentration of the crystalline thin film silicon layer 115.
  • the n-type dopant of the tunnel oxide layer 114 is moved and diffused to the single crystal silicon substrate 120.
  • the doping layer 116 as described above is formed at the boundary between the monocrystalline silicon substrate 120 and the tunnel oxide layer 114.
  • a portion of the single crystal silicon substrate 120 other than the doping layer 116 is generally the semiconductor layer 100.
  • the tunnel oxide layer 114 is formed adjacent to the single crystal silicon substrate 120, and the dopant of the tunnel oxide layer 114 is thermally diffused to the single crystal silicon substrate 120 to form a single crystal silicon substrate.
  • the doping layer 116 is formed in a portion adjacent to the tunnel oxide layer 114 in the portion 120, and the semiconductor layer 100 is formed in the other portion.
  • the solar cell according to the first embodiment configured as described above has a stacked structure of the tunnel oxide layer 114, the crystalline thin film silicon layer 115, and the doping layer 116. According to such a configuration, minority carriers can be confined in the semiconductor layer 100 by the band barrier formed by the tunnel oxide layer 114 and the field effect by the doping layer 116, so that minority carrier recombination is suppressed. It is possible to increase the open circuit voltage as a result. In addition, the collection efficiency of the majority carrier can be enhanced.
  • the impurity diffusion layer 103, the dielectric layer 108, and the anti-reflection film 109 are sequentially disposed on the light receiving surface 120A side of the single crystal silicon substrate 120, that is, the upper side of the semiconductor layer 100. Then, the impurity diffusion layer 103 is arranged such that the light receiving surface electrode 110 including the grid electrode 110G and the bus electrode 110B (FIG. 1) protrudes from the antireflective film 109 through the through holes of the dielectric layer 108 and the antireflective film 109.
  • a back surface electrode 111 including a grid electrode 111G and a bus electrode is disposed on the lower surface of the crystalline thin film silicon layer 115 so as to protrude from the crystalline thin film silicon layer 115.
  • the tunnel oxide layer 114 contains no dopant or the dopant concentration of the tunnel oxide layer 114 is lower than the dopant concentration of the doping layer 116, the dopant concentration of the doping layer 116 becomes nonuniform. For this reason, there is a possibility that an open circuit voltage may fall and a solar cell characteristic may fall.
  • the tunnel oxide layer 114 containing a dopant is a dopant supply source for forming the doping layer 116, and the tunnel oxide
  • the dopant concentration of layer 114 is higher than the dopant concentration of doping layer 116.
  • the dopant concentration of the doping layer 116 can be made uniform at a low concentration.
  • a high open circuit voltage can be obtained, and the solar cell characteristics can be enhanced.
  • FIG. 3 is a flowchart illustrating the method of manufacturing a solar cell according to the first embodiment.
  • 4 to 9 are cross-sectional views of a solar cell, illustrating the method for manufacturing the solar cell according to the first embodiment.
  • a single crystal silicon substrate 120 is prepared as illustrated in FIG.
  • the single crystal silicon substrate 120 is manufactured by cutting and slicing a silicon ingot using a mechanical cutting method with a wire saw or the like. Contamination or damage may remain on the surface of the single crystal silicon substrate 120 manufactured in this manner.
  • the contamination and the like on the surface of the single crystal silicon substrate 120 are removed, and a minute structure (not shown) called a texture structure. Form an irregular structure on the surface.
  • RCA cleaning which is a cleaning method using a concentrated chemical solution to which alkali or acid is added at high temperature based on hydrogen peroxide
  • SPM sulfuric Acid Hydrogen Peroxide Mixture
  • HPM Hydrogen Peroxide Mixture
  • Step S2> As illustrated in FIG. 4, the p-type impurity diffusion source 101 and the impurity diffusion layer 103 are formed on the light receiving surface 120 A of the single crystal silicon substrate 120.
  • a boron-doped silicon glass (BSG) film is formed as the impurity diffusion source 101 by a method. Thereafter, boron in the impurity diffusion source 101 is thermally diffused to the single crystal silicon substrate 120 in a diffusion furnace to form the impurity diffusion layer 103.
  • the impurity diffusion layer 103 may be formed by implanting boron on the surface of the single crystal silicon substrate 120 by ion implantation and then thermally diffusing boron in a diffusion furnace.
  • the sheet resistance of the impurity diffusion layer 103 to be formed can be, for example, 50 ⁇ / sq or more and less than 150 ⁇ / sq.
  • the sheet resistance is designed in consideration of minority carrier recombination in the diffusion layer, light absorption, contact resistance with the electrode, and the like.
  • the BSG film is mainly formed on the light receiving surface 120 A of the single crystal silicon substrate 120.
  • the BSG film is formed so as to slightly extend around the end face of the single crystal silicon substrate 120 and the back surface 120 B of the single crystal silicon substrate 120. Therefore, after the BSG film is formed, the end face of the single crystal silicon substrate 120 and the back surface of the single crystal silicon substrate 120 can be obtained by using, for example, 0.5% or more and 1.0% or less of hydrofluoric acid. It is preferable to remove the unnecessary BSG film for the amount of wraparound.
  • a barrier layer of a thermal oxide film or a nitride film may be formed on the upper surface of the BSG film so that the BSG film is protected from hydrofluoric acid. Then, the BSG film formed on the back surface 120B of the single crystal silicon substrate 120 is removed with hydrofluoric acid, or the BSG film formed on the end face of the single crystal silicon substrate 120 is treated with a processing agent such as hydrofluoric nitric acid or sodium hydroxide. May be removed one by one.
  • the above-described nitride film can be formed using, for example, a plasma CVD method using a silane gas, a nitrogen gas, or an ammonia gas.
  • the barrier layer such as the nitride film also functions as a barrier layer during heat treatment for dopant activation described later. Therefore, in the case of forming a barrier layer such as a nitride film, the thickness thereof is preferably, for example, 50 nm or more.
  • the film thickness of the BSG film as the impurity diffusion source 101 is, for example, 30 nm or more and less than 150 nm. If the film thickness of the BSG film which is the impurity diffusion source 101 is too thin, it can not serve as a diffusion source of p-type impurities. On the other hand, when the film thickness of the BSG film which is the impurity diffusion source 101 is too thick, it becomes difficult to form the BSG film and to remove an unnecessary BSG film.
  • a non-doped silicon glass (NSG) film 102 is formed on the impurity diffusion source 101 as a dielectric film. Is preferred.
  • the NSG film 102 acts as a cap layer to suppress the desorption of boron in the impurity diffusion source 101 made of the BSG film into the gas phase. Thereby, boron of the impurity diffusion source 101 is efficiently diffused to the single crystal silicon substrate 120.
  • the NSG film 102 also functions as a diffusion barrier layer at the time of heat treatment for dopant activation of the amorphous silicon layer 105 (FIG. 6) described later.
  • the film thickness of the NSG film 102 is, for example, 100 nm or more and less than 500 nm. If the film thickness of the NSG film 102 is too thin, it can not serve as a cap layer or as a diffusion barrier layer. On the other hand, when the film thickness of the NSG film 102 is too thick, it becomes difficult to form the NSG film and to remove an unnecessary NSG film.
  • the tunnel oxide layer 104 is formed on the back surface 120B of the single crystal silicon substrate 120.
  • a dielectric material such as a silicon oxide film or an aluminum oxide film can be used as a material of the tunnel oxide layer 104.
  • the formation of the silicon oxide film is performed, for example, by immersing the back surface 120B of the single crystal silicon substrate 120 in ozone water. In this case, the ozone concentration and the immersion time are controlled so as to obtain an oxide film having a desired thickness.
  • thermal oxidation thermal oxidation, nitric acid oxidation, plasma enhanced chemical vapor deposition (PECVD) method, atomic layer deposition (ALD) method, UV irradiation, etc. are also used to form a silicon oxide film.
  • PECVD plasma enhanced chemical vapor deposition
  • ALD atomic layer deposition
  • UV irradiation etc.
  • the film thickness of the tunnel oxide layer 104 is, for example, 0.5 nm or more and less than 5 nm. If the film thickness of the tunnel oxide layer 104 is too thin, not only majority carriers but also minority carriers will pass through the tunnel oxide layer 104. As a result, the open circuit voltage is lowered due to the increase of the recombination. On the other hand, when the film thickness of the tunnel oxide layer 104 is too thick, tunneling of majority carriers is hindered. As a result, the electrical characteristics deteriorate due to the increase of the series resistance.
  • an n-type amorphous silicon layer 105 is formed on the lower surface of the tunnel oxide layer 104.
  • the phosphorus-doped amorphous silicon layer 105 is formed by a chemical vapor deposition method such as PECVD method using SiH 4 or PH 3 .
  • the thickness of the amorphous silicon layer 105 is, for example, 5 nm or more and less than 100 nm.
  • the film thickness of the amorphous silicon layer 105 is too thin, the electric field effect becomes weak. As a result, the electrical resistance in the tunnel junction layer is increased, and the minority carrier repelling effect is also reduced, so that the characteristics of the amorphous silicon layer 105 are degraded.
  • the film thickness of the amorphous silicon layer 105 is too thick, the thermal strain becomes large. As a result, the passivation effect of the silicon layer is reduced as compared with the case where the film thickness of the amorphous silicon layer 105 is within the appropriate range.
  • Step S5> Thereafter, the structure illustrated in FIG. 6 is heat-treated to obtain the structure illustrated in FIG. An example of the heat treatment will be described.
  • the single crystal silicon substrate 120 which has been subjected to the above steps is placed in a horizontal quartz furnace, nitrogen gas is introduced, the temperature is raised to 800 ° C., and the temperature is maintained for 1 minute. Lower to ° C and maintain temperature for an additional 30 minutes. Thereafter, the temperature is lowered to room temperature and taken out from the quartz furnace. While maintaining the temperature at 800 ° C., a part or the whole of the amorphous silicon layer 105 is crystallized to form a crystalline thin film silicon layer 115.
  • the thickness of the crystalline thin film silicon layer 115 is, for example, 5 nm or more and less than 100 nm.
  • the sheet resistance is lowered by the activation of the n-type dopant in the amorphous silicon layer 105 during holding at 800 ° C.
  • the n-type dopant contained in the amorphous silicon layer 105 is diffused into the tunnel oxide layer 104 to form a tunnel oxide layer 114 containing the dopant.
  • the n-type dopant in the tunnel oxide layer 114 is diffused to the single crystal silicon substrate 120 at a low concentration to form the doping layer 116.
  • the dopant concentration in the doping layer 116 is lower than the doping concentration in the tunnel oxide layer 114.
  • the diffusion of the low concentration n-type dopant from the tunnel oxide layer 114 to the doping layer 116 can improve the uniformity of the n-type dopant concentration of the doping layer 116.
  • the present invention is not limited to this and can be performed under other conditions.
  • the holding temperature at the time of heat treatment is preferably 400 ° C. or more and less than 900 ° C. for the following reasons.
  • the heat treatment temperature is too low, the crystallization of the amorphous silicon layer 105 is not sufficiently promoted, and the crystalline thin film silicon layer 115 is not sufficiently formed. As a result, the field effect on the back surface 120B is reduced, and a high passivation effect can not be obtained. Furthermore, since the amorphous silicon layer 105 has a relatively high resistance, the transport of majority carriers may be hindered. When the heat treatment temperature exceeds 400 ° C., hydrogen starts to be released from the amorphous silicon layer 105, thereby promoting crystallization.
  • the heat treatment temperature is too low, another problem arises besides this. That is, there arises a problem that the n-type dopant does not move sufficiently from the amorphous silicon layer 105 to the tunnel oxide layer 104. In this case, since the tunnel oxide layer 104 does not easily function as a dopant supply source for forming the doping layer 116, the doping layer 116 can not be formed.
  • the heat treatment temperature is too high such as over 900 ° C.
  • the passivation effect starts to be significantly reduced.
  • the open circuit voltage is reduced. This is because the heat treatment at a high temperature causes excessive diffusion of n-type dopants from the tunnel oxide layer 114 to the single crystal silicon substrate 120, the doping concentration of the doping layer 116 becomes too high, and minority carrier recombination increases. It is for.
  • the method of forming the crystalline thin film silicon layer 115, the tunnel oxide layer 114, and the doping layer 116 is not limited to the above.
  • the crystalline thin film silicon layer 115 may be formed by doping and diffusing an n-type dopant. Specifically, in step S4, by chemical vapor deposition method such as PECVD method using SiH 4, to form a non-doped amorphous silicon layer.
  • step S5 phosphorus, which is an n-type dopant, is diffused into the non-doped amorphous silicon layer by gas phase reaction and thermal diffusion using POCl 3 or ion implantation and thermal diffusion of phosphorus. Then, heat treatment may be performed to form the crystalline thin film silicon layer 115, the tunnel oxide layer 114, and the doping layer 116.
  • the crystalline thin film silicon layer 115 is formed by a chemical vapor deposition method such as Low Pressure Chemical Vapor Deposition (LPCVD) using SiH 4 and PH 3 . , May be formed in one step.
  • LPCVD Low Pressure Chemical Vapor Deposition
  • the crystalline thin film silicon layer 115 can be formed, for example, at a temperature of 500 ° C. or higher without forming the amorphous silicon layer 105. Note that heat treatment after deposition of the crystalline thin film silicon layer 115 may be performed as necessary.
  • the tunnel oxide layer 114 is formed by performing gas phase reaction and thermal diffusion using POCl 3 or ion implantation and thermal diffusion of phosphorus immediately after forming the tunnel oxide layer 104. May be Then, an amorphous silicon layer 105 is formed, and then heat treatment is performed to form a crystalline thin film silicon layer 115, and from the tunnel oxide layer 114 to the single crystal silicon substrate 120, phosphorus which is an n-type dopant It may be diffused to form the doping layer 116.
  • the doping layer 116 may be formed to some extent by gas phase reaction and thermal diffusion using POCl 3 or ion implantation and thermal diffusion of phosphorus before forming the tunnel oxide layer 104.
  • Step S6> the BSG film as the impurity diffusion source 101 and the NSG film 102 formed on the light receiving surface 120A of the single crystal silicon substrate 120 are completely removed using hydrofluoric acid. Thus, the p-type impurity diffusion layer 103 is exposed.
  • This step S6 can also be performed before the heat treatment step of step S5.
  • step S6 When step S6 is performed before step S5, boron diffuses into the atmosphere from the BSG film which is the impurity diffusion source 101 during the heat treatment of step S5, and the boron adheres to the amorphous silicon layer 105. Furthermore, the diffusion into the amorphous silicon layer 105 can be prevented. However, in this case, phosphorus, which is an n-type dopant, can diffuse from the amorphous silicon layer 105 into the atmosphere and diffuse into the p-type impurity diffusion layer 103 during the heat treatment in step S5. There is sex.
  • step S6 when the NSG film 102 as the cap layer is formed on the upper surface of the BSG film as the impurity diffusion source 101, the phosphorus in the amorphous silicon layer 105 is diffused.
  • the boron of the impurity diffusion source 101 is less likely to diffuse into the amorphous silicon layer 105 than the possibility of diffusion into the layer 103. From this, in such a case, it is preferable to perform step S6 of removing the BSG film which is the impurity diffusion source 101 and the NSG film 102 after the heat treatment of step S5.
  • the dielectric layer 108 is formed on the light receiving surface 120A of the single crystal silicon substrate 120, that is, the upper surface of the impurity diffusion layer 103, and the antireflective film 109 is formed on the upper surface of the dielectric layer 108. Form.
  • the dielectric layer 108 for example, an oxide film such as a silicon oxide film can be used. Further, as the dielectric layer 108, for example, a dielectric layer such as an aluminum oxide film formed by atomic layer deposition (ALD) or a CVD method can be used. In particular, since the aluminum oxide film has a negative fixed charge, an excellent passivation effect can be exerted on the p-type impurity diffusion layer 103.
  • the film thickness of the dielectric layer 108 is, for example, 2 nm or more and less than 50 nm.
  • the antireflective film 109 formed on the upper surface of the dielectric layer 108 for example, a silicon nitride film formed by plasma CVD is used.
  • the film thickness of the antireflective film 109 is a film thickness corresponding to the thickness of the dielectric layer 108, and is a film thickness optimum for the solar light spectrum, for example, a film thickness of about 30 nm or more and less than 80 nm. design.
  • the light receiving surface electrode 110 is formed on the light receiving surface 120A of the single crystal silicon substrate 120.
  • the back electrode 111 is formed on the lower surface of the crystalline thin film silicon layer 115. Thereby, the solar cell illustrated in FIGS. 1 and 2 is formed.
  • the light receiving surface electrode 110 for example, a paste containing metal particles and glass particles is applied in a comb pattern on the upper surface of the antireflective film 109 by an application method such as screen printing. Then, the light receiving surface electrode 110 is formed by drying it.
  • the content of the glass particles is 0.5% by weight or more and 10.0% by weight or less, preferably 1.0% by weight or more and 3.0% by weight based on the weight of the metal particles It is below.
  • the above-mentioned paste is dried, for example, in a drying oven at 200 ° C. for about 10 minutes.
  • the light-receiving surface electrode 110 is heat-treated at a high temperature of about 800 ° C. to be fired.
  • the glass particles in the light receiving surface electrode 110 etch the antireflection film 109 and the dielectric layer 108 by firing.
  • a through hole exposing the impurity diffusion layer 103 is formed in the antireflective film 109 and the dielectric layer 108, and the light receiving surface electrode 110 is electrically connected to the impurity diffusion layer 103 through the through hole. .
  • the back surface electrode 111 for example, a paste containing metal particles without containing glass particles is applied in a comb pattern on the lower surface of the crystalline thin film silicon layer 115 by an application method such as screen printing. Dry and bake at high temperature. As a result, the back electrode 111 electrically connected to the crystalline thin film silicon layer 115 is formed. The drying and high-temperature firing of the paste may be performed simultaneously with the drying and high-temperature firing of the light-receiving surface electrode 110. Furthermore, the back surface electrode 111 may be formed by a sputtering method of a metal thin film regardless of the screen printing method, or may be formed by a plating method.
  • the dopant concentration in the crystalline thin film silicon layer 115 may be increased.
  • the dopant concentration in the crystalline thin film silicon layer 115 may be 1 ⁇ 10 20 (atm / cm 3 ) or more.
  • the doping layer 116 With respect to the doping layer 116, when the dopant concentration is lowered, the recombination of minority carriers in the doping layer 116 can be suppressed, and a high Voc can be obtained. Conversely, when the dopant concentration of the doping layer 116 is high enough to realize a low contact resistance with the electrode, ie, 1 ⁇ 10 20 (atm / cm 3 ) or more, the tunnel oxide layer 114 is formed. The meaning is gone. Therefore, the dopant concentration of the doping layer 116 is lower than the dopant concentration of the crystalline thin film silicon layer 115.
  • n-type doping layer 116 is completely formed by thermal diffusion using POCl 3 and cleaning with hydrofluoric acid before forming the tunnel oxide layer 104, and then the tunnel oxide layer 104 and After forming the amorphous silicon layer, it is conceivable to change the amorphous silicon layer into the crystalline thin film silicon layer 115 by performing heat treatment at 600 ° C. for 30 minutes.
  • the doping layer 116 is necessary to generate an electric field, but since the recombination is increased if the dopant concentration of the doping layer 116 is too high, in the related manufacturing method, the dopant concentration of the doping layer 116 is slightly lowered. There is.
  • FIG. 10 is a diagram showing a change in the open circuit voltage Voc of the solar battery cell when the sheet resistance of the doping layer 116 is changed. Voc is the highest at a sheet resistance of 230 ⁇ / sq.
  • FIG. 10 shows the relationship between the in-plane average value of the sheet resistance of the doping layer 116 of a photovoltaic cell, and the open circuit voltage Voc, when the said sheet resistance has in-plane distribution, it deviates from 230 ohm / sq. It is expected that the open circuit voltage Voc is lowered in the area of the sheet resistance. Therefore, it is desirable that the sheet resistance be 230 ⁇ / sq uniformly in the plane.
  • FIG. 11 is a view showing the relationship between the in-plane average value, the in-plane maximum value, and the in-plane minimum value of the sheet resistance of the doping layer 116 for the related solar cell and the solar cell according to the first embodiment.
  • the sheet resistance at 25 points in the plane is measured, and the average value (bar graph in FIG. 11), maximum value (max in FIG. 11), The minimum value (min in FIG. 11) is illustrated.
  • the maximum sheet resistance is 370 ⁇ / sq, and a region where the sheet resistance is extremely high, that is, a region where the diffusion amount of phosphorus is very low is observed. This is because it is difficult for POCl 3 vapor to spread to a partial region of the single crystal silicon substrate 120 under diffusion conditions where the sheet resistance of the doping layer 116 becomes high resistance (low phosphorus concentration) exceeding 200 ⁇ / sq. .
  • the maximum value of sheet resistance is suppressed. This is because phosphorus in the tunnel oxide layer 104 serves as a diffusion source, phosphorus is uniformly supplied to the single crystal silicon substrate 120, and a region with high sheet resistance is not locally generated.
  • FIG. 12 is a diagram showing the result of comparison between the open circuit voltage Voc of the related solar cell and the open circuit voltage Voc of the solar cell according to the first embodiment.
  • the doping concentration and the sheet resistance of the doping layer 116 can be made uniform, and as a result, the solar cell whose open circuit voltage Voc is higher by, for example, about 4 mV than the related manufacturing method. You can get it.
  • the dopant concentration of the doping layer 116 is lower than the dopant concentration of the crystalline thin film silicon layer 115. This can suppress recombination of minority carriers at the doping layer 116 and the interface thereof, and can increase the open circuit voltage.
  • FIG. 13 is a cross-sectional view schematically illustrating a configuration of a solar cell according to Embodiment 2 of the present invention.
  • the solar cell according to the second embodiment differs from the solar cell according to the first embodiment (FIG. 2) in the following points.
  • a protective film 117 which is a dielectric film is added, and the protective film 117 is disposed on the surface of the crystalline thin film silicon layer 115 opposite to the semiconductor layer 100.
  • the back electrode 111 is connected to the doping layer 116 through a through hole provided in the protective film 117, the crystalline thin film silicon layer 115, and the tunnel oxide layer 114.
  • the thickness of the doping layer 116 is larger than the thickness of the crystalline thin film silicon layer 115.
  • FIG. 14 is a flowchart illustrating the method of manufacturing a solar cell according to the second embodiment.
  • 15 and 16 are cross-sectional views of a solar cell, illustrating the method for manufacturing the solar cell according to the second embodiment.
  • Steps S11 to S14 In steps S11 to S14, the same processes as steps S1 to S4 shown in FIG. 3 are performed.
  • step S15 After the structure shown in FIG. 6 is formed in step S14, the same heat treatment as in step S5 is performed in step S15 to obtain the structure illustrated in FIG. An example of heat treatment will be described.
  • the single crystal silicon substrate 120 subjected to the steps up to now is placed in a horizontal quartz furnace, nitrogen gas is introduced, the temperature is raised to 800 ° C., and the temperature is maintained for 1 minute. Lower to ° C and maintain temperature for an additional 30 minutes. Thereafter, the temperature is lowered to room temperature and taken out from the quartz furnace. While maintaining the temperature at 800 ° C., a part or the whole of the amorphous silicon layer 105 is crystallized to form a crystalline thin film silicon layer 115.
  • the thickness of the crystalline thin film silicon layer 115 is, for example, 5 nm or more and less than 100 nm.
  • the sheet resistance is lowered by the activation of the n-type dopant in the amorphous silicon layer 105 during holding at 800 ° C.
  • the n-type dopant contained in the amorphous silicon layer 105 is diffused into the tunnel oxide layer 104 to form a tunnel oxide layer 114 containing the dopant.
  • the n-type dopant in the tunnel oxide layer 114 is diffused to the single crystal silicon substrate 120 at a low concentration to form the doping layer 116.
  • the thickness of the doping layer 116 is larger than the thickness of the crystalline thin film silicon layer 115 by holding at 750 ° C. during the heat treatment.
  • Such a configuration can be formed through the above-described heat treatment, but methods other than the above-described heat treatment may be used.
  • the significance of the thickness of the doping layer 116 being larger than the thickness of the crystalline thin film silicon layer 115 will be described later together with the relationship of the back electrode.
  • step S16 the same process as step S6 shown in FIG. 3 is performed to obtain a structure similar to the structure illustrated in FIG.
  • step S17 the same process as step S7 shown in FIG. 3 is performed to obtain a structure similar to the structure illustrated in FIG.
  • a protective film 117 is formed on the lower surface of the crystalline thin film silicon layer 115 on the back surface 120B side of the single crystal silicon substrate 120.
  • the material of the protective film 117 is, for example, silicon nitride, silicon oxide, silicon oxynitride, amorphous silicon, microcrystalline silicon, or silicide.
  • the protective film 117 preferably has a hardness higher than that of the crystalline thin film silicon layer 115. This is to protect the crystalline thin film silicon layer 115 from physical damage due to contact or friction with a screen plate when performing a step of screen-printing the material of the back electrode on the protective film 117, which is performed in the next step. It is.
  • the hydrogen is released at the time of electrode firing. Then, the dangling bond in the crystalline thin film silicon layer 115 and the dangling bond in the interface between the tunnel oxide layer 114 and the doping layer 116 are terminated by hydrogen released from the protective film 117. As a result, the passivation effect of the crystalline thin film silicon layer 115 and the passivation effect of the tunnel oxide layer 114 are improved. Therefore, it is desirable that the hydrogen concentration in the protective film 117 be higher than the hydrogen concentration in the crystalline thin film silicon layer 115.
  • the material of the light receiving surface electrode 110 is formed on the upper surface of the antireflective film 109 on the light receiving surface 120A side of the single crystal silicon substrate 120.
  • the material of the back electrode 111 is formed on the lower surface of the protective film 117.
  • a paste containing metal particles and glass particles is applied to the upper surface of the antireflective film 109 and the lower surface of the protective film 117 by an application method such as screen printing.
  • heat treatment is performed at a high temperature of about 800 ° C. and baking is performed to form the light receiving surface electrode 110, the back surface electrode 111 and the solar cell illustrated in FIG. Be done.
  • the back surface electrode 111 penetrates the protective film 117 and is connected to the crystalline thin film silicon layer 115.
  • the fire through effect of the back surface electrode 111 is applied to the penetration of the protective film 117. That is, the glass particles contained in the back surface electrode 111 partially etch and penetrate the protective film 117 during electrode firing, and the effect of connecting the back surface electrode 111 to the crystalline thin film silicon layer 115 is applied. Similarly, the glass particles contained in the back electrode 111 partially etch and penetrate the crystalline thin film silicon layer 115 and the tunnel oxide layer 114 during electrode firing, and the back electrode 111 is connected to the doping layer 116 .
  • the etching depth by the glass particles generally includes variations. Because of this variation, originally, the back electrode 111 has a portion reaching the crystalline thin film silicon layer 115, a portion reaching the tunnel oxide layer 104, a portion reaching the doping layer 116, and the semiconductor layer 100. There are mixed parts to reach the. If the back electrode 111 has a portion reaching the semiconductor layer 100, a large number of defects are formed in order at the interface between the back electrode 111 and the semiconductor layer 100, and the minority carriers generated in the semiconductor layer 100 become defects. It disappears in the order and the open circuit voltage Voc decreases.
  • the thickness of the doping layer 116 is larger than that of the crystalline thin film silicon layer 115. According to such a configuration, it is possible to adjust the tip portion of etching by glass particles to be in the doping layer 116. Thus, the back electrode 111 can be prevented from reaching the semiconductor layer 100, and therefore, the decrease in the open circuit voltage Voc can be suppressed.
  • the defect order is formed at the interface also in the portion where the back surface electrode 111 is connected to the doping layer 116.
  • an internal electric field due to the dopant is formed in the doping layer 116, and minority carriers generated in the semiconductor layer 100 do not approach the defect level of the interface by receiving repulsion from the internal electric field. Therefore, the decrease in open circuit voltage Voc is reduced because minority carriers disappear less.
  • FIG. 17 is a diagram showing the result of comparison between the open circuit voltage Voc of the related solar cell and the open circuit voltage Voc of the solar cell according to the second embodiment.
  • the open circuit voltage Voc should be higher by, for example, about 7 mV than the related solar cell. It was possible.
  • the back surface electrode 111 is connected to the doping layer 116 through the through holes provided in the protective film 117, the crystalline thin film silicon layer 115 and the tunnel oxide layer 114.
  • the contact resistance can be stably reduced, and thus the FF and the fill factor can be increased.
  • each embodiment can be freely combined, or each embodiment can be appropriately modified or omitted.

Abstract

太陽電池の開放電圧を高めることが可能な技術を提供することを目的とする。太陽電池は、半導体層と、第１不純物層と、酸素を含むトンネル層と、第２不純物層と、電極とを備える。トンネル層は、半導体層と第１不純物層との間に配設され、第２不純物層は、半導体層とトンネル層との間に配設され、電極は、第１不純物層に接続される。トンネル層及び第１不純物層は、第２不純物層の不純物と同じ不純物を含み、トンネル層の不純物の濃度は、第１不純物層及び第２不純物層のそれぞれの不純物の濃度よりも高い。

Description

太陽電池、及び、その製造方法
　本発明は、太陽電池、及び、その製造方法に関する。
　典型的な太陽電池として、結晶系のシリコン太陽電池がある。結晶系シリコン太陽電池には、単結晶シリコンまたは多結晶シリコンの基板が用いられ、特に単結晶基板を用いた太陽電池は、高い変換効率を有している。結晶系シリコン太陽電池において、その開放電圧の向上のために、パッシベーション技術が広く適用されている。具体的には、基板表面に非常に薄い酸化膜が形成され、その上にシリコンドープ層が配設される。この薄い酸化膜は、トンネル酸化物層として機能する。トンネル酸化物層が形成するバンド障壁と、ドープ層による電界効果とによって、少数キャリアが基板側に追い返される。これにより少数キャリアの再結合が抑制されるので、７００ｍＶを超える高い開放電圧を得ることができる。一方、多数キャリアの輸送はトンネル効果によってスムーズに行われ得るため、トンネル酸化物層に起因した直列抵抗の増大が避けられる。以上から、パッシベーション技術によって、高い開放電圧と曲線因子とを両立することが可能である。
　非特許文献１に開示の技術では、ｎ型シリコン基板の裏面にトンネル酸化物層及びリンドープシリコン層が順に形成された後、６００℃より大きく１０００℃より小さい温度で熱処理が行われる。その後、リンドープシリコン層上に直接、裏面電極が全面に形成される。この電極の形成として、Ｔｉ／Ｐｄ／Ａｇのシード層を熱蒸着した後にＡｇめっきが行われる。
　特許文献１には、エミッタ領域などの導電型領域に含まれる複数の部分が、トンネル酸化物層を挟む構成が開示されている。このような構成によれば、再結合を最小化しながら、電極との電気的接続における特性を向上することが可能となっている。
　非特許文献１に開示の技術では、トンネル酸化物層とともにトンネル接合を構成するドープ層上に、光電流収集のための電極が、蒸着法及びめっき法を用いて形成される。しかし、このような技術では、基板とトンネル酸化物層との界面に再結合準位が存在する場合に、開放電圧が低下する恐れがある。
　一方、特許文献１のように、導電型領域に含まれる複数の部分が、トンネル酸化物層を挟む構成では、基板とトンネル酸化物層との間の低濃度のドープ層によって電界効果が生じる。この電界効果によって、基板とトンネル酸化物層との界面の準位から少数キャリアが遠ざけられるので、開放電圧が改善される。しかしながら低濃度のドープ層におけるドープ濃度の安定化及び面内均一性の確保が難しい。しかも、低濃度ドープ層のドープ濃度が高すぎた場合は、オージェ再結合が増加し開放電圧が低下し、逆に低濃度ドープ層のドープ濃度が低すぎた場合は、電界効果が弱まり、界面再結合が増加し開放電圧が低下する。このため、低濃度ドープ層のドープ濃度の安定化が図れない構成では、開放電圧を高く維持できないという問題がある。
　そこで、本発明は、上記のような問題点を鑑みてなされたものであり、開放電圧を高めることが可能な技術を提供することを目的とする。
　本発明に係る太陽電池は、半導体層と、第１不純物層と、前記半導体層と前記第１不純物層との間に配設された、酸素を含むトンネル層と、前記半導体層と前記トンネル層との間に配設された第２不純物層と、前記第１不純物層に接続された電極とを備え、前記トンネル層及び前記第１不純物層は、前記第２不純物層の不純物と同じ不純物を含み、前記トンネル層の不純物の濃度は、前記第１不純物層及び前記第２不純物層のそれぞれの不純物の濃度よりも高い。
　本発明によれば、トンネル層及び第１不純物層は、第２不純物層の不純物と同じ不純物を含み、トンネル層の不純物の濃度は、第１不純物層及び第２不純物層のそれぞれの不純物の濃度よりも高い。このような構成によれば、第２不純物層の不純物の濃度を均一化することができるので、開放電圧を高めることができる。
　本発明の目的、特徴、態様及び利点は、以下の詳細な説明と添付図面とによって、より明白となる。
実施の形態１に係る太陽電池の構成を概略的に例示する平面図である。 実施の形態１に係る太陽電池の構成を概略的に例示する断面図である。 実施の形態１に係る太陽電池の製造方法を例示するフローチャートである。 実施の形態１に係る太陽電池の製造方法を例示する断面図である。 実施の形態１に係る太陽電池の製造方法を例示する断面図である。 実施の形態１に係る太陽電池の製造方法を例示する断面図である。 実施の形態１に係る太陽電池の製造方法を例示する断面図である。 実施の形態１に係る太陽電池の製造方法を例示する断面図である。 実施の形態１に係る太陽電池の製造方法を例示する断面図である。 太陽電池のドーピング層のシート抵抗と開放電圧との関係を例示する図である。 太陽電池のドーピング層のシート抵抗を例示する図である。 実施の形態１に係る太陽電池の開放電圧を例示する図である。 実施の形態２に係る太陽電池の構成を概略的に例示する断面図である。 実施の形態２に係る太陽電池の製造方法を例示するフローチャートである。 実施の形態２に係る太陽電池の製造方法を例示する断面図である。 実施の形態２に係る太陽電池の製造方法を例示する断面図である。 実施の形態２に係る太陽電池の開放電圧を例示する図である。
　以下、添付される図面を参照しながら本発明の実施の形態について説明する。なお、図面は概略的に示されるものであり、異なる図面にそれぞれ示される画像の大きさと位置との相互関係は、必ずしも正確に記載されるものではなく、適宜変更され得るものである。また、以下の説明では、同様の構成要素には同じ符号を付して図示し、それらの名称と機能についても同様とする。この結果として、それらについての詳細な説明を省略する場合がある。また記載される説明において、「上」、「下」、「側」、「底」、「表」または「裏」などの特定の位置及び方向を意味する用語が用いられる場合があっても、これらの用語は、実施の形態の内容を理解することを容易にするために便宜上用いられるものであり、実際に実施される際の位置及び方向とは関係しないものである。
　＜実施の形態１＞
　以下、本発明の実施の形態１に係る太陽電池、及び、太陽電池の製造方法について説明する。
　＜太陽電池の構成について＞
　図１は、本実施の形態１に係る太陽電池の構成を概略的に例示する平面図である。図２は、図１におけるＡ－Ａ’断面図である。
　本実施の形態１に係る太陽電池の詳細な製造方法の説明に先立ち、まず、当該太陽電池の構成及び製造方法の概要について説明する。本実施の形態１に係る太陽電池では、図１及び図２に例示されるように、受光面１２０Ａと裏面１２０Ｂとを有するｎ型の単結晶シリコン基板１２０を、結晶系の半導体基板として用いる。
　図２に示すように、本実施の形態１に係る太陽電池は、単結晶シリコン基板１２０に形成された様々な構成要素を備える。具体的には、図２の太陽電池は、ｎ型の半導体層１００と、ｐ型の不純物拡散層１０３と、誘電体層１０８と、反射防止膜１０９と、受光面電極１１０と、電極である裏面電極１１１と、酸素及びｎ型ドーパント（不純物）を含むトンネル層であるトンネル酸化物層１１４と、第１不純物層であるｎ型の結晶系薄膜シリコン層１１５と、第２不純物層であるｎ型のドーピング層１１６とを備える。
　トンネル酸化物層１１４は、半導体層１００と結晶系薄膜シリコン層１１５との間に配設されている。トンネル酸化物層１１４は、後述するように、単結晶シリコン基板１２０の裏面１２０Ｂに形成されたトンネル酸化物層１０４（図６）から形成される。結晶系薄膜シリコン層１１５は、後述するように、トンネル酸化物層１０４の下面に形成された、ｎ型ドーパントを含むｎ型の非晶質シリコン層１０５（図６）から形成される。
　例えば、非晶質シリコン層１０５に含まれるｎ型ドーパントを活性化するとともに、非晶質シリコン層１０５の一部または全体を結晶化させる熱処理を行うことによって、結晶系薄膜シリコン層１１５が形成される。このとき、非晶質シリコン層１０５に含まれるｎ型ドーパントがトンネル酸化物層１０４へ移動及び拡散することで、ｎ型ドーパントを含有するトンネル酸化物層１１４が形成される。
　ドーピング層１１６は、半導体層１００とトンネル酸化物層１１４との間に配設されている。ここで、トンネル酸化物層１１４は、ドーピング層１１６のドーパントと同じドーパントを含み、結晶系薄膜シリコン層１１５は、ドーピング層１１６のドーパントと同じドーパントを含んでいる。そして、結晶系薄膜シリコン層１１５のドーパント濃度は、トンネル酸化物層１１４のドーパント濃度よりも低く、トンネル酸化物層１１４のドーパント濃度は、ドーピング層１１６のドーパント濃度よりも高くなっている。さらに、ドーピング層１１６のドーパント濃度は、結晶系薄膜シリコン層１１５のドーパント濃度よりも低くなっている。
　上述したトンネル酸化物層１１４等の形成後に熱処理を行うことによって、トンネル酸化物層１１４のｎ型ドーパントが単結晶シリコン基板１２０へ移動及び拡散する。これにより、上述のようなドーピング層１１６が、単結晶シリコン基板１２０とトンネル酸化物層１１４との境界部分に形成される。なお、単結晶シリコン基板１２０のうちドーピング層１１６以外の部分は、概ね半導体層１００となる。以上のことを換言すれば、単結晶シリコン基板１２０にトンネル酸化物層１１４を隣接させて形成し、トンネル酸化物層１１４のドーパントを単結晶シリコン基板１２０に熱拡散することによって、単結晶シリコン基板１２０のうちトンネル酸化物層１１４に隣接する部分にドーピング層１１６が形成され、それ以外の部分に半導体層１００が形成される。
　以上のように構成された本実施の形態１に係る太陽電池によれば、トンネル酸化物層１１４と、結晶系薄膜シリコン層１１５と、ドーピング層１１６との積層構造を備える。このような構成によれば、トンネル酸化物層１１４が形成するバンド障壁と、ドーピング層１１６による電界効果とによって、少数キャリアを半導体層１００内に留めることができるので、少数キャリアの再結合を抑制することができ、その結果として開放電圧を高めることができる。また、多数キャリアの収集効率を高めることができる。
　次に、図２の太陽電池の残りの構成要素について説明する。単結晶シリコン基板１２０の受光面１２０Ａ側、つまり半導体層１００の上側には、不純物拡散層１０３、誘電体層１０８及び反射防止膜１０９が順に配設されている。そして、グリッド電極１１０Ｇとバス電極１１０Ｂ（図１）とを備える受光面電極１１０が、誘電体層１０８及び反射防止膜１０９の貫通孔を介して反射防止膜１０９から突出するように不純物拡散層１０３の上面に配設されている。一方、グリッド電極１１１Ｇと図示しないバス電極とを備える裏面電極１１１が、結晶系薄膜シリコン層１１５から突出するように結晶系薄膜シリコン層１１５の下面に配設されている。
　ここで、トンネル酸化物層１１４がドーパントを含有しない、若しくはトンネル酸化物層１１４のドーパント濃度がドーピング層１１６のドーパント濃度よりも低い場合は、ドーピング層１１６のドーパント濃度が不均一となる。このため、開放電圧が低下し、太陽電池特性が低下するおそれがある。
　これに対して上述したように、本実施の形態１に係る太陽電池の製造方法では、ドーパントを含有するトンネル酸化物層１１４が、ドーピング層１１６を形成するためのドーパント供給源となり、トンネル酸化物層１１４のドーパント濃度がドーピング層１１６のドーパント濃度よりも高くなる。これにより、ドーピング層１１６のドーパント濃度を、低濃度で均一化させることができる。この結果、後で詳細に説明するように、高い開放電圧を得ることができ、太陽電池特性を高めることができる。
　＜製造方法＞
　以下、図３から図９を参照しつつ、本実施の形態１に係る太陽電池の製造方法を詳細に説明する。ここで、図３は、本実施の形態１に係る太陽電池の製造方法を例示するフローチャートである。また、図４から図９は、本実施の形態１に係る太陽電池の製造方法を例示する太陽電池の断面図である。
　＜ステップＳ１＞
　まず、図４に例示されるように単結晶シリコン基板１２０を用意する。単結晶シリコン基板１２０は、シリコンインゴットをワイヤーソーなどによる機械的切断法を用いてカット、及び、スライスすることによって製造される。このように製造された単結晶シリコン基板１２０の表面には汚染、または、ダメージが残存する場合がある。
　そこで、水酸化ナトリウム溶液などのアルカリ溶液と、添加剤とを用いたウェットエッチングプロセスを実施することによって、単結晶シリコン基板１２０の表面の汚染などを除去し、かつ、テクスチャ構造と呼ばれる図示しない微小な凹凸構造を当該表面に形成する。
　単結晶シリコン基板１２０の表面における微小な凹凸構造によって、単結晶シリコン基板１２０に入射する光が、当該表面で多重反射する。したがって、光の反射損失を低減することができる。加えて、光路長の増加によって光吸収が増大する結果、短絡電流の向上が見込める。
　テクスチャ構造を形成した後、例えば、過酸化水素をベースに、アルカリまたは酸を加えた濃厚薬液を高温で用いる洗浄方法であるＲＣＡ洗浄、ＳＰＭ（Ｓｕｌｆｕｒｉｃ　Ａｃｉｄ　Ｈｙｄｒｏｇｅｎ　Ｐｅｒｏｘｉｄｅ　Ｍｉｘｔｕｒｅ）洗浄、または、ＨＰＭ（Ｈｙｄｒｏｃｈｌｏｒｉｃ　Ａｃｉｄ　Ｈｙｄｒｏｇｅｎ　Ｐｅｒｏｘｉｄｅ　Ｍｉｘｔｕｒｅ）洗浄などを行い、単結晶シリコン基板１２０の表面に付着している有機物または、金属汚染などによる付着物を取り除く。
　＜ステップＳ２＞
　次に、図４に例示されるように、単結晶シリコン基板１２０の受光面１２０Ａに、ｐ型の不純物拡散源１０１及び不純物拡散層１０３を形成する。
　例えば、単結晶シリコン基板１２０上に、ＢＢｒ３を用いた気相反応、または、Ｂ２Ｈ６を用いた大気圧化学気相堆積（Ａｔｍｏｓｐｈｅｒｉｃ　Ｐｒｅｓｓｕｒｅ　Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ、すなわち、ＡＰＣＶＤ）法などの気相法によって、ボロンドープシリコンガラス（Ｂｏｒｏｎ　Ｓｉｌｉｃａｔｅ　Ｇｌａｓｓ：ＢＳＧ）膜を、不純物拡散源１０１として形成する。その後、拡散炉中で、不純物拡散源１０１中のボロンを単結晶シリコン基板１２０に熱拡散することによって、不純物拡散層１０３を形成する。
　なお、上述の形成を行う代わりに、イオン注入によって単結晶シリコン基板１２０の表面にボロンを打ち込み、その後、拡散炉中でボロンを熱拡散することによって、不純物拡散層１０３を形成してもよい。この場合、形成される不純物拡散層１０３のシート抵抗は、例えば、５０Ω／ｓｑ以上、かつ、１５０Ω／ｓｑ未満とすることができる。シート抵抗は、拡散層内での少数キャリアの再結合、光吸収、及び、電極とのコンタクト抵抗などを考慮して設計される。
　上述のように、ＢＳＧ膜からなる不純物拡散源１０１を形成する際にＡＰＣＶＤを用いる場合、ＢＳＧ膜は、単結晶シリコン基板１２０の受光面１２０Ａに主に形成される。ただし、この場合には、単結晶シリコン基板１２０の端面、及び、単結晶シリコン基板１２０の裏面１２０ＢにもＢＳＧ膜が僅かに回り込んで形成される。そこで、ＢＳＧ膜を形成した後に、例えば、０．５％以上、かつ、１．０％以下のフッ酸を用いることによって、単結晶シリコン基板１２０の端面、及び、単結晶シリコン基板１２０の裏面に回り込んだ分の不要なＢＳＧ膜を除去することが好ましい。
　なお、ＢＳＧ膜がフッ酸から保護されるように、フッ酸を用いる前に、当該ＢＳＧ膜の上面に熱酸化膜または窒化膜によるバリア層を形成してもよい。そして、単結晶シリコン基板１２０の裏面１２０Ｂに形成されたＢＳＧ膜をフッ酸で除去したり、単結晶シリコン基板１２０の端面に形成されたＢＳＧ膜をフッ硝酸、または、水酸化ナトリウムなどの処理剤で片面ずつ除去したりしてもよい。
　ここで、上述の窒化膜は、例えば、シランガス、窒素ガス、または、アンモニアガスなどを用いたプラズマＣＶＤ法を用いて形成することができる。この窒化膜などのバリア層は、後述するドーパント活性化のための熱処理時にもバリア層として働く。このため、窒化膜などのバリア層を形成する場合には、その厚さは例えば、５０ｎｍ以上の厚さにすることが好ましい。
　なお、不純物拡散源１０１であるＢＳＧ膜の膜厚は、例えば、３０ｎｍ以上、かつ、１５０ｎｍ未満である。不純物拡散源１０１であるＢＳＧ膜の膜厚が薄すぎると、ｐ型不純物の拡散源としての役割を果たすことができなくなる。一方、不純物拡散源１０１であるＢＳＧ膜の膜厚が厚すぎると、ＢＳＧ膜の形成、及び、不要なＢＳＧ膜の除去が困難となる。
　ここで、図４に例示されるように、不純物拡散源１０１を形成した後には、誘電体膜としてノンドープシリコンガラス（Ｎｏｎ　ｄｏｐｅｄ　Ｓｉｌｉｃａｔｅ　Ｇｌａｓｓ：ＮＳＧ）膜１０２を、不純物拡散源１０１上に形成することが好ましい。
　このＮＳＧ膜１０２は、キャップ層の働きをして、ＢＳＧ膜からなる不純物拡散源１０１中のボロンが気相中に脱離することを抑制する。これにより、不純物拡散源１０１のボロンが単結晶シリコン基板１２０に効率的に拡散される。また、ＮＳＧ膜１０２は、後述する非晶質シリコン層１０５（図６）のドーパント活性化のための熱処理時には、拡散バリア層としても働く。
　ＮＳＧ膜１０２の膜厚は、例えば、１００ｎｍ以上、かつ、５００ｎｍ未満である。ＮＳＧ膜１０２の膜厚が薄すぎると、キャップ層としての役割、または、拡散バリア層としての役割を果たすことができなくなる。一方で、ＮＳＧ膜１０２の膜厚が厚すぎると、ＮＳＧ膜の形成、及び、不要なＮＳＧ膜の除去が困難となる。
　＜ステップＳ３＞
　次に、図５に例示されるように、単結晶シリコン基板１２０の裏面１２０Ｂに、トンネル酸化物層１０４を形成する。
　例えば、トンネル酸化物層１０４の材料には、シリコン酸化膜、または、酸化アルミニウム膜などの誘電体材料を用いることができる。シリコン酸化膜の形成は、例えば、オゾン水へ単結晶シリコン基板１２０の裏面１２０Ｂを浸漬することによって行う。この場合、所望の厚さの酸化膜が得られるように、オゾン濃度、及び、浸漬時間を制御する。
　この方法以外にも、シリコン酸化膜の形成には、熱酸化、硝酸酸化、プラズマ化学気相堆積（Ｐｌａｓｍａ　Ｅｎｈａｎｃｅｄ　Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ：ＰＥＣＶＤ）法、原子層堆積（Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ：ＡＬＤ）法、ＵＶ照射、または、オゾン照射などの方法も用いることができる。
　トンネル酸化物層１０４の膜厚は、例えば、０．５ｎｍ以上、かつ、５ｎｍ未満である。トンネル酸化物層１０４の膜厚が薄すぎる場合には、多数キャリアのみならず少数キャリアもトンネル酸化物層１０４を通過してしまう。この結果、再結合の増加によって開放電圧が低下してしまう。その一方で、トンネル酸化物層１０４の膜厚が厚すぎる場合には、多数キャリアのトンネル輸送が妨げられる。この結果、直列抵抗が増加することによって、電気的特性が劣化してしまう。
　＜ステップＳ４＞
　次に、図６に例示されるように、トンネル酸化物層１０４の下面に、ｎ型の非晶質シリコン層１０５を形成する。ＳｉＨ４、または、ＰＨ３を用いたＰＥＣＶＤ法などの化学気相堆積法によって、リンがドープされた非晶質シリコン層１０５を形成する。
　非晶質シリコン層１０５の膜厚は、例えば、５ｎｍ以上、かつ、１００ｎｍ未満である。非晶質シリコン層１０５の膜厚が薄すぎると、電界効果が弱くなる。その結果、トンネル接合層における電気的抵抗が増大し、かつ、少数キャリアの追い返し効果も小さくなるため、非晶質シリコン層１０５の特性が劣化する。一方、非晶質シリコン層１０５の膜厚が厚すぎると、熱歪みが大きくなる。その結果、非晶質シリコン層１０５の膜厚が適正な範囲である場合に比べて、シリコン層のパッシベーション効果が低下する。
　＜ステップＳ５＞
　その後、図６に例示された構造を熱処理して、図７に例示した構造が得られる。熱処理の一例について説明すると、これまでの工程が行われた単結晶シリコン基板１２０を横型石英炉内に設置し、窒素ガスを導入し、８００℃まで昇温し、１分間温度維持した後、７００℃まで降温し、さらに３０分間温度維持する。その後室温まで降温して石英炉から取り出す。８００℃保持の間に非晶質シリコン層１０５の一部、または、全体が結晶化して、結晶系薄膜シリコン層１１５が形成される。結晶系薄膜シリコン層１１５の膜厚は、例えば、５ｎｍ以上、かつ、１００ｎｍ未満である。８００℃保持の間に非晶質シリコン層１０５中のｎ型ドーパントが活性化することによって、シート抵抗が低下する。これと並行して、非晶質シリコン層１０５に含まれるｎ型ドーパントがトンネル酸化物層１０４中に拡散され、ドーパントを含有するトンネル酸化物層１１４が形成される。
　さらに引き続き７００℃で保持する間に、トンネル酸化物層１１４中のｎ型ドーパントが単結晶シリコン基板１２０に低濃度で拡散され、ドーピング層１１６が形成される。
　ここで、本実施の形態１では、ドーピング層１１６中のドーパント濃度は、トンネル酸化物層１１４中のドーピング濃度よりも低い。以上のように、トンネル酸化物層１１４からドーピング層１１６への低濃度のｎ型ドーパントの拡散によって、ドーピング層１１６のｎ型ドーパント濃度の均一性を向上させることができる。
　以上では熱処理条件の一例を示したが、これに限らず他の条件で実施することもできる。ただし熱処理時の保持温度は、下記の理由により４００℃以上、かつ、９００℃未満とするのがよい。
　熱処理温度が低すぎると、非晶質シリコン層１０５の結晶化が十分に促進されず、結晶系薄膜シリコン層１１５が十分に形成されない。この結果、裏面１２０Ｂにおける電界効果が低下し、高いパッシベーション効果を得られない。さらに、非晶質シリコン層１０５は比較的抵抗が高いため、多数キャリアの輸送が妨げられる恐れがある。熱処理温度が４００℃を超える場合には、非晶質シリコン層１０５中から水素が脱離し始め、結晶化が促進される。
　熱処理温度が低すぎる場合には、これ以外にも別の問題が生じる。すなわち非晶質シリコン層１０５からトンネル酸化物層１０４にｎ型ドーパントが十分に移動しないという問題が生じる。この場合、トンネル酸化物層１０４がドーピング層１１６を形成するためのドーパント供給源として機能し難いので、ドーピング層１１６を形成することできない。
　一方、熱処理温度が９００℃を超えるなどのように高すぎると、パッシベーション効果が著しく低下し始める。この結果、開放電圧が低下する。これは、高温の熱処理によってトンネル酸化物層１１４から単結晶シリコン基板１２０にｎ型ドーパントが過剰に拡散し、ドーピング層１１６のドープ濃度が高くなりすぎて、少数キャリアの再結合が増加してしまうためである。
　なお、結晶系薄膜シリコン層１１５、トンネル酸化物層１１４及びドーピング層１１６の形成方法は、上記に限ったものではない。例えば、ノンドープ（真性）非晶質シリコン層を形成した後に、ｎ型ドーパントをドープし拡散させることによって結晶系薄膜シリコン層１１５を形成してもよい。具体的には、ステップＳ４にて、ＳｉＨ４を用いたＰＥＣＶＤ法などの化学気相堆積法によって、ノンドープ非晶質シリコン層を形成する。その後、ステップＳ５にて、ＰＯＣｌ３を用いた気相反応及び熱拡散、または、リンのイオン注入及び熱拡散によって、ｎ型ドーパントであるリンをノンドープ非晶質シリコン層中に拡散させる。そして、熱処理を行うことにより、結晶系薄膜シリコン層１１５、トンネル酸化物層１１４及びドーピング層１１６を形成してもよい。
　また別の形成方法として、結晶系薄膜シリコン層１１５は、ＳｉＨ４、及び、ＰＨ３を用いた減圧化学気相堆積（Ｌｏｗ　Ｐｒｅｓｓｕｒｅ　Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ、すなわち、ＬＰＣＶＤ）法などの化学気相堆積法によって、一工程で形成してもよい。この場合、非晶質シリコン層１０５の形成を経ずに、例えば５００℃以上の温度で結晶系薄膜シリコン層１１５の成膜を行うことができる。なお、結晶系薄膜シリコン層１１５の成膜後の熱処理は必要に応じて行えばよい。
　さらに別の形成方法として、トンネル酸化物層１０４を形成した直後にＰＯＣｌ３を用いた気相反応及び熱拡散、またはリンのイオン注入及び熱拡散を行うことにより、トンネル酸化物層１１４を形成してもよい。そして、非晶質シリコン層１０５を形成し、その後に、熱処理を行うことで結晶系薄膜シリコン層１１５を形成するとともに、トンネル酸化物層１１４から単結晶シリコン基板１２０にｎ型ドーパントであるリンを拡散させてドーピング層１１６を形成してもよい。
　さらに別の形成方法として、トンネル酸化物層１０４を形成する前にＰＯＣｌ３を用いた気相反応及び熱拡散、またはリンのイオン注入及び熱拡散によってドーピング層１１６をある程度形成してもよい。
　＜ステップＳ６＞
　次に、図８に例示されるように、単結晶シリコン基板１２０の受光面１２０Ａに形成されていた不純物拡散源１０１であるＢＳＧ膜と、ＮＳＧ膜１０２とを、フッ酸を用いて完全に除去して、ｐ型の不純物拡散層１０３を露出させる。本ステップＳ６は、ステップＳ５の熱処理工程前に行うことも可能である。
　ステップＳ６をステップＳ５の前に行う場合、ステップＳ５の熱処理の際に、不純物拡散源１０１であるＢＳＧ膜からボロンが雰囲気中に拡散すること、当該ボロンが非晶質シリコン層１０５に付着すること、さらに、非晶質シリコン層１０５内に拡散することを防ぐことができる。しかしながら、この場合には、ステップＳ５の熱処理の際に、非晶質シリコン層１０５からｎ型ドーパントであるリンが雰囲気中に拡散して、ｐ型の不純物拡散層１０３中に拡散してしまう可能性がある。
　ここで、本実施の形態１のように、不純物拡散源１０１であるＢＳＧ膜の上面にキャップ層であるＮＳＧ膜１０２が形成されている場合には、非晶質シリコン層１０５のリンが不純物拡散層１０３中に拡散する可能性よりも、不純物拡散源１０１のボロンが非晶質シリコン層１０５中に拡散する可能性が低い。このことから、そのような場合には、ステップＳ５の熱処理後に、不純物拡散源１０１であるＢＳＧ膜と、ＮＳＧ膜１０２とを除去するステップＳ６を行うことが好ましい。
　＜ステップＳ７＞
　次に、図９に例示されるように、単結晶シリコン基板１２０の受光面１２０Ａ、つまり不純物拡散層１０３の上面に誘電体層１０８を形成し、誘電体層１０８の上面に反射防止膜１０９を形成する。
　誘電体層１０８として、例えば、酸化シリコン膜などの酸化膜を用いることができる。また、誘電体層１０８として、例えば、原子層堆積法（Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ：ＡＬＤ）、または、ＣＶＤ法によって形成される酸化アルミニウム膜などの誘電体層を用いることができる。特に、酸化アルミニウム膜は負の固定電荷を有しているため、ｐ型の不純物拡散層１０３に対して優れたパッシベーション効果を発揮することができる。誘電体層１０８の膜厚は、例えば、２ｎｍ以上、かつ、５０ｎｍ未満である。
　誘電体層１０８の上面に形成される反射防止膜１０９として、例えば、プラズマＣＶＤ法によって形成される窒化シリコン膜を用いる。反射防止膜１０９の膜厚は、誘電体層１０８の厚さに応じた膜厚であって、太陽光スペクトルに対して最適な膜厚、例えば、３０ｎｍ以上、かつ、８０ｎｍ未満程度の膜厚に設計する。
　＜ステップＳ８＞
　最後に、単結晶シリコン基板１２０の受光面１２０Ａに、受光面電極１１０を形成する。また、結晶系薄膜シリコン層１１５の下面に、裏面電極１１１を形成する。これによって、図１及び図２に例示された太陽電池が形成される。
　受光面電極１１０の形成としては、例えば、金属粒子及びガラス粒子を含むペーストをスクリーン印刷法などの塗布法によって、反射防止膜１０９の上面上に櫛形パターン状に塗布する。そして、それを乾燥させることによって受光面電極１１０が形成される。ここで、ガラス粒子の含有量は、金属粒子の重量に対して０．５重量％以上、かつ、１０．０重量％以下、好ましくは、１．０重量％以上、かつ、３．０重量％以下である。
　上記のペーストの乾燥は、例えば、２００℃の乾燥オーブン中で１０分程度行う。乾燥後、受光面電極１１０を８００℃程度の高温で熱処理し、焼成する。この際、受光面１２０Ａ側では、焼成によって、受光面電極１１０内のガラス粒子が、反射防止膜１０９及び誘電体層１０８をエッチングする。これにより、不純物拡散層１０３を露出する貫通孔が、反射防止膜１０９及び誘電体層１０８に形成され、受光面電極１１０は、当該貫通孔を介して不純物拡散層１０３に電気的に接続される。
　裏面電極１１１の形成としては、例えば、ガラス粒子を含まずに金属粒子を含むペーストをスクリーン印刷法などの塗布法によって、結晶系薄膜シリコン層１１５の下面上に櫛型パターン状に塗布し、それを乾燥、高温焼成する。これによって、結晶系薄膜シリコン層１１５に電気的に接続された裏面電極１１１が形成される。なお、ペーストの乾燥及び高温焼成は、受光面電極１１０の乾燥及び高温焼成と同時に実施されてもよい。さらに裏面電極１１１は、スクリーン印刷法によらず、金属薄膜のスパッタ法で形成されてもよいし、めっき法で形成されてもよい。
　ここで裏面電極１１１と、結晶系薄膜シリコン層１１５との間に接触抵抗の低い接続を実現するためには、結晶系薄膜シリコン層１１５内のドーパント濃度を高くすればよい。例えば、結晶系薄膜シリコン層１１５内のドーパント濃度を１×１０２０（ａｔｍ／ｃｍ３）以上にすればよい。
　ドーピング層１１６については、ドーパント濃度を低くしたほうが、ドーピング層１１６での少数キャリアの再結合を抑制でき、高いＶｏｃを得ることができる。逆に、ドーピング層１１６のドーパント濃度を、電極との接触抵抗の低い接続を実現できるぐらい高い濃度、すなわち１×１０２０（ａｔｍ／ｃｍ３）以上としてしまうと、トンネル酸化物層１１４を形成する意味はなくなってしまう。したがって、ドーピング層１１６のドーパント濃度は、結晶系薄膜シリコン層１１５のドーパント濃度よりも低くする。
　＜実施の形態１のまとめ＞
　本実施の形態１に係る太陽電池に関連する太陽電池（以下「関連太陽電池」と記すこともある）の製造方法（以下「関連製造方法」と記すこともある）としては、例えば次のようなものが考えられる。すなわち、関連製造方法として、トンネル酸化物層１０４を形成する前にＰＯＣｌ３を用いた熱拡散及びフッ酸による洗浄によってｎ型のドーピング層１１６を完全に形成し、引き続き、トンネル酸化物層１０４及び非晶質シリコン層を形成した後、６００℃３０分で熱処理することで非晶質シリコン層を結晶系薄膜シリコン層１１５に変化させる方法が考えられる。ここでドーピング層１１６は電界を発生させるために必要であるが、ドーピング層１１６のドーパント濃度が高すぎると再結合が増加するため、関連製造方法では、ドーピング層１１６のドーパント濃度を多少低くしている。
　図１０はドーピング層１１６のシート抵抗を変化させた時の太陽電池セルの開放電圧Ｖｏｃの変化を示す図である。シート抵抗２３０Ω／ｓｑでＶｏｃが最も高くなる。この図１０は、太陽電池セルのドーピング層１１６のシート抵抗の面内平均値と開放電圧Ｖｏｃとの関係を示しているが、当該シート抵抗に面内分布がある場合は、２３０Ω／ｓｑから外れたシート抵抗の領域で開放電圧Ｖｏｃが低下していると予想される。したがって、シート抵抗は、面内で均一に２３０Ω／ｓｑとなることが望ましい。
　図１１は、関連太陽電池及び本実施の形態１に係る太陽電池について、ドーピング層１１６のシート抵抗の面内平均値、面内最大値、面内最小値の関係を示す図である。裏面側のドーピング層、トンネル酸化物層、結晶系薄膜シリコン層を形成した後に、面内２５点のシート抵抗を測定し、平均値（図１１の棒グラフ）、最大値（図１１のｍａｘ）、最小値（図１１のｍｉｎ）を図示したものである。関連製造方法では、シート抵抗の最大値は３７０Ω／ｓｑであり、シート抵抗が大幅に高い領域、すなわちリンの拡散量が非常に少ない領域が見られる。これはドーピング層１１６のシート抵抗が２００Ω／ｓｑを超えるような高抵抗（低リン濃度）となる拡散条件では、単結晶シリコン基板１２０の一部の領域にＰＯＣｌ３蒸気が行き渡りにくくなるためである。
　一方、本実施の形態１に係る製造方法では、シート抵抗の最大値が抑制されている。これは、トンネル酸化物層１０４内のリンが拡散源となり、単結晶シリコン基板１２０にリンが均一に供給されて、シート抵抗が高い領域が局所的に発生しないためである。
　図１２は、関連太陽電池の開放電圧Ｖｏｃと、本実施の形態１に係る太陽電池の開放電圧Ｖｏｃとを比較した結果を示す図である。本実施の形態１に係る製造方法によれば、ドーピング層１１６のドーピング濃度及びシート抵抗を均一化することができ、その結果として、関連製造方法よりも開放電圧Ｖｏｃが例えば４ｍＶ程度高い太陽電池を得ることができる。
　また本実施の形態１によれば、ドーピング層１１６のドーパント濃度は、結晶系薄膜シリコン層１１５のドーパント濃度よりも低くなっている。これにより、ドーピング層１１６及びその界面において少数キャリアが再結合することを抑制することができるので、開放電圧を高めることができる。
　＜実施の形態２＞
　図１３は、本発明の実施の形態２に係る太陽電池の構成を概略的に例示する断面図である。本実施の形態２に係る太陽電池は、実施の形態１に係る太陽電池（図２）と、次の点で異なっている。
　誘電体膜である保護膜１１７が追加されており、保護膜１１７は、結晶系薄膜シリコン層１１５の半導体層１００と逆側の面に配設されている。裏面電極１１１は、保護膜１１７，結晶系薄膜シリコン層１１５及びトンネル酸化物層１１４に設けられた貫通孔を介してドーピング層１１６に接続されている。ドーピング層１１６の厚さは、結晶系薄膜シリコン層１１５の厚さよりも大きくなっている。
　＜製造方法＞
　以下、図１４から図１６を参照しつつ、本実施の形態２に係る太陽電池の製造方法を詳細に説明する。ここで、図１４は、本実施の形態２に係る太陽電池の製造方法を例示するフローチャートである。また、図１５及び図１６は、本実施の形態２に係る太陽電池の製造方法を例示する太陽電池の断面図である。
　以下、本実施の形態２に係る太陽電池の製造方法のうち、実施の形態１に係る太陽電池の製造方法と異なる部分について主に説明する。
　＜ステップＳ１１～Ｓ１４＞
　ステップＳ１１～Ｓ１４にて、図３に示されるステップＳ１～Ｓ４と同様の工程を行う。
　＜ステップＳ１５＞
　ステップＳ１４によって図６に示される構造を形成した後、本ステップＳ１５いて、ステップＳ５と同様の熱処理を行なうことにより、図７に例示した構造が得られる。熱処理の一例について説明すると、これまでの工程が行われた単結晶シリコン基板１２０を横型石英炉内に設置し、窒素ガスを導入し、８００℃まで昇温し、１分間温度維持した後、７５０℃まで降温し、さらに３０分間温度維持する。その後室温まで降温して石英炉から取り出す。８００℃保持の間に非晶質シリコン層１０５の一部、または、全体が結晶化して、結晶系薄膜シリコン層１１５が形成される。結晶系薄膜シリコン層１１５の膜厚は、例えば、５ｎｍ以上、かつ、１００ｎｍ未満である。８００℃保持の間に非晶質シリコン層１０５中のｎ型ドーパントが活性化することによって、シート抵抗が低下する。これと並行して、非晶質シリコン層１０５に含まれるｎ型ドーパントがトンネル酸化物層１０４中に拡散され、ドーパントを含有するトンネル酸化物層１１４が形成される。
　さらに引き続き７５０℃で保持する間に、トンネル酸化物層１１４中のｎ型ドーパントが単結晶シリコン基板１２０に低濃度で拡散され、ドーピング層１１６が形成される。
　ここで、本実施の形態２では、熱処理中に７５０℃で保持することで、ドーピング層１１６の厚さが結晶系薄膜シリコン層１１５の厚さよりも大きくなっている。このような構成は上記で説明した熱処理を経ることで形成することができるが、上記で説明した熱処理以外の方法を用いてもよい。ここでドーピング層１１６の厚さが結晶系薄膜シリコン層１１５の厚さよりも大きいことの意義は、裏面電極の関係とともに後述する。
　＜ステップＳ１６～Ｓ１７＞
　次に、ステップＳ１６にて、図３に示されるステップＳ６と同様の工程を行うことにより、図８に例示される構造と同様の構造が得られる。そして、ステップＳ１７にて、図３に示されるステップＳ７と同様の工程を行うことにより、図９に例示される構造と同様の構造が得られる。
　＜ステップＳ１８＞
　次に、図１５に例示されるように、単結晶シリコン基板１２０の裏面１２０Ｂ側の結晶系薄膜シリコン層１１５の下面に、保護膜１１７を形成する。保護膜１１７の材料は、例えば窒化シリコン、酸化シリコン、窒酸化シリコン、非晶質シリコン、微結晶シリコン、または、ケイ化物などである。ここで保護膜１１７は、結晶系薄膜シリコン層１１５よりも硬度が高いことが望ましい。これは次の工程で行われる、保護膜１１７上に裏面電極の材料をスクリーン印刷する工程を行う際に、スクリーン版との接触または摩擦などによる物理ダメージから結晶系薄膜シリコン層１１５を保護するためである。
　なお、保護膜１１７中に十分な水素が含まれていると、電極焼成時に当該水素が脱離する。そして、結晶系薄膜シリコン層１１５中のダングリングボンド、及び、トンネル酸化物層１１４とドーピング層１１６との界面のダングリングボンドが、保護膜１１７中から脱離した水素によって終端される。この結果、結晶系薄膜シリコン層１１５のパッシベーション効果、及び、トンネル酸化物層１１４のパッシベーション効果が向上する。このため、保護膜１１７中の水素濃度は、結晶系薄膜シリコン層１１５中の水素濃度よりも高いことが望ましい。
　＜ステップＳ１９＞
　次に図１６に例示されるように、単結晶シリコン基板１２０の受光面１２０Ａ側の反射防止膜１０９の上面に、受光面電極１１０の材料を形成する。また保護膜１１７の下面に、裏面電極１１１の材料を形成する。例えば、金属粒子及びガラス粒子を含むペーストをスクリーン印刷法などの塗布法によって、反射防止膜１０９の上面、及び、保護膜１１７の下面のそれぞれに塗布する。そして、例えば２００℃の乾燥オーブン中で１０分程度乾燥した後、８００℃程度の高温で熱処理し、焼成することで、図１３に例示される受光面電極１１０、裏面電極１１１及び太陽電池が形成される。
　本実施の形態２では、裏面電極１１１は、保護膜１１７を貫通して結晶系薄膜シリコン層１１５に接続されている。保護膜１１７の貫通は、裏面電極１１１のファイアスルー効果が適用されている。すなわち裏面電極１１１中に含まれるガラス粒子が、電極焼成中に保護膜１１７を部分的にエッチングして貫通し、裏面電極１１１が結晶系薄膜シリコン層１１５に接続する効果が適用されている。同様に、裏面電極１１１中に含まれるガラス粒子が、電極焼成中に結晶系薄膜シリコン層１１５及びトンネル酸化物層１１４も部分的にエッチングして貫通し、裏面電極１１１がドーピング層１１６に接続する。
　＜実施の形態２のまとめ＞
　まず、ドーピング層１１６の厚さが結晶系薄膜シリコン層１１５の厚さよりも大きいことの意義について説明する。上記のファイアスルー効果では、ガラス粒子によるエッチングの深さはばらつきを含んでいるのが一般的である。このばらつきのため、本来であれば、裏面電極１１１には、結晶系薄膜シリコン層１１５に到達する部分、トンネル酸化物層１０４に到達する部分、ドーピング層１１６に到達する部分、及び、半導体層１００に到達する部分が混在している。もし、裏面電極１１１が半導体層１００に到達する部分を有すると、裏面電極１１１と半導体層１００との界面において非常に多くの欠陥順位形成がされ、半導体層１００内で生成された少数キャリアが欠陥順位で消滅して、開放電圧Ｖｏｃが低下してしまう。
　そこで本実施の形態２では、ドーピング層１１６の厚さが結晶系薄膜シリコン層１１５よりも大きくしている。このような構成によれば、ガラス粒子によるエッチングの先端部分が、ドーピング層１１６内になるように調節することが可能となる。これにより、裏面電極１１１が半導体層１００に到達してしまうことを抑制することができるので、開放電圧Ｖｏｃの低下を抑制することができる。
　なお、ドーピング層１１６に裏面電極１１１が接続される部分でも界面に欠陥順位が形成される。しかしながら、ドーピング層１１６内部にはドーパントによる内部電界が形成されており、半導体層１００内部で生成された少数キャリアはこの内部電界から反発力を受けることで界面の欠陥順位には近づかない。したがって少数キャリアの消滅は少ないことから、開放電圧Ｖｏｃの低下は低減される。
　図１７は、関連太陽電池の開放電圧Ｖｏｃと、本実施の形態２に係る太陽電池の開放電圧Ｖｏｃとを比較した結果を示す図である。本実施の形態２の太陽電池によれば、保護膜１１７の保護効果、及び、界面での少数キャリア消滅の抑制効果が得られるので、関連太陽電池よりも開放電圧Ｖｏｃを例えば７ｍＶ程度高くすることができた。
　また本実施の形態２によれば、裏面電極１１１は、保護膜１１７，結晶系薄膜シリコン層１１５及びトンネル酸化物層１１４に設けられた貫通孔を介してドーピング層１１６に接続されている。これにより、安定して接触抵抗を下げることができるので、ＦＦ及び曲線因子を高めることができる。
　なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。
　本発明は詳細に説明されたが、上記した説明は、すべての態様において、例示であって、本発明がそれに限定されるものではない。例示されていない無数の変形例が、本発明の範囲から外れることなく想定され得るものと解される。
　１００　半導体層、１１１　裏面電極、１１４　トンネル酸化物層、１１５　結晶系薄膜シリコン層、１１６　ドーピング層、１１７　保護膜、１２０　単結晶シリコン基板。

Claims (7)

  1. 　半導体層と、
    　第１不純物層と、
    　前記半導体層と前記第１不純物層との間に配設された、酸素を含むトンネル層と、
    　前記半導体層と前記トンネル層との間に配設された第２不純物層と、
    　前記第１不純物層に接続された電極と
    を備え、
    　前記トンネル層及び前記第１不純物層は、前記第２不純物層の不純物と同じ不純物を含み、
    　前記トンネル層の不純物の濃度は、前記第１不純物層及び前記第２不純物層のそれぞれの不純物の濃度よりも高い、太陽電池。
  2. 　請求項１に記載の太陽電池であって、
    　前記第２不純物層の不純物の濃度は、前記第１不純物層の不純物の濃度よりも低い、太陽電池。
  3. 　請求項１または請求項２に記載の太陽電池であって、
    　前記電極はガラス粒子を含む、太陽電池。
  4. 　請求項１から請求項３のうちのいずれか１項に記載の太陽電池であって、
    　前記電極は、前記第１不純物層及び前記トンネル層に設けられた貫通孔を介して前記第２不純物層に接続されている、太陽電池。
  5. 　請求項１から請求項４のうちのいずれか１項に記載の太陽電池であって、
    　前記第２不純物層の厚さは、前記第１不純物層の厚さよりも大きい、太陽電池。
  6. 　請求項１から請求項５のうちのいずれか１項に記載の太陽電池であって、
    　前記第１不純物層の前記半導体層と逆側の面に配設された誘電体膜をさらに備える、太陽電池。
  7. 　請求項１から請求項６のうちのいずれか１項に記載の太陽電池の製造方法であって、
    　半導体基板に前記トンネル層を隣接させて形成し、前記トンネル層の不純物を前記半導体基板に熱拡散することによって、前記半導体基板のうち前記トンネル層に隣接する部分に前記第２不純物層を形成し、それ以外の部分に前記半導体層を形成する、太陽電池の製造方法。
PCT/JP2018/015220 2017-07-28 2018-04-11 太陽電池、及び、その製造方法 WO2019021545A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2019532373A JPWO2019021545A1 (ja) 2017-07-28 2018-04-11 太陽電池、及び、その製造方法
TW107125181A TW201911588A (zh) 2017-07-28 2018-07-20 太陽能電池及其製造方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2017-146534 2017-07-28
JP2017146534 2017-07-28

Publications (1)

Publication Number Publication Date
WO2019021545A1 true WO2019021545A1 (ja) 2019-01-31

Family

ID=65040505

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2018/015220 WO2019021545A1 (ja) 2017-07-28 2018-04-11 太陽電池、及び、その製造方法

Country Status (3)

Country Link
JP (1) JPWO2019021545A1 (ja)
TW (1) TW201911588A (ja)
WO (1) WO2019021545A1 (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6854960B1 (ja) * 2020-10-30 2021-04-07 ジョジアン ジンコ ソーラー カンパニー リミテッド 太陽電池
JP6970271B1 (ja) * 2020-11-19 2021-11-24 晶科▲緑▼能（上海）管理有限公司 太陽電池及びその製造方法
CN113921626A (zh) * 2021-09-30 2022-01-11 泰州隆基乐叶光伏科技有限公司 一种背接触电池的制作方法
CN114709277A (zh) * 2022-05-31 2022-07-05 浙江晶科能源有限公司 太阳能电池及其制备方法、光伏组件
US11621359B1 (en) 2022-04-11 2023-04-04 Zhejiang Jinko Solar Co., Ltd. Solar cell, photovoltaic module, and method for preparing the solar cell
JP7336569B1 (ja) 2022-04-11 2023-08-31 ジョジアン ジンコ ソーラー カンパニー リミテッド 太陽電池およびその製造方法、光起電力モジュール

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI705574B (zh) * 2019-07-24 2020-09-21 財團法人金屬工業研究發展中心 太陽能電池結構及其製作方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014204128A (ja) * 2013-04-03 2014-10-27 エルジー エレクトロニクス インコーポレイティド 太陽電池
JP2015185715A (ja) * 2014-03-25 2015-10-22 パナソニックＩｐマネジメント株式会社 光起電力装置
JP2017017323A (ja) * 2015-06-30 2017-01-19 エルジー エレクトロニクス インコーポレイティド 太陽電池及びその製造方法
US20170047458A1 (en) * 2015-08-11 2017-02-16 Alliance For Sustainable Energy, Llc Hydrogenation of passivated contacts
WO2017163498A1 (ja) * 2016-03-23 2017-09-28 三菱電機株式会社 太陽電池、および、太陽電池の製造方法
WO2018025643A1 (ja) * 2016-08-04 2018-02-08 パナソニックＩｐマネジメント株式会社 太陽電池セルおよび太陽電池セルの製造方法
WO2018061769A1 (ja) * 2016-09-27 2018-04-05 パナソニックＩｐマネジメント株式会社 太陽電池セルおよび太陽電池セルの製造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6456279B2 (ja) * 2015-01-29 2019-01-23 三菱電機株式会社 太陽電池の製造方法
WO2017122422A1 (ja) * 2016-01-13 2017-07-20 三菱電機株式会社 太陽電池および太陽電池を生産する方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014204128A (ja) * 2013-04-03 2014-10-27 エルジー エレクトロニクス インコーポレイティド 太陽電池
JP2015185715A (ja) * 2014-03-25 2015-10-22 パナソニックＩｐマネジメント株式会社 光起電力装置
JP2017017323A (ja) * 2015-06-30 2017-01-19 エルジー エレクトロニクス インコーポレイティド 太陽電池及びその製造方法
US20170047458A1 (en) * 2015-08-11 2017-02-16 Alliance For Sustainable Energy, Llc Hydrogenation of passivated contacts
WO2017163498A1 (ja) * 2016-03-23 2017-09-28 三菱電機株式会社 太陽電池、および、太陽電池の製造方法
WO2018025643A1 (ja) * 2016-08-04 2018-02-08 パナソニックＩｐマネジメント株式会社 太陽電池セルおよび太陽電池セルの製造方法
WO2018061769A1 (ja) * 2016-09-27 2018-04-05 パナソニックＩｐマネジメント株式会社 太陽電池セルおよび太陽電池セルの製造方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
UPADHYAYA, A. D. ET AL.: "Ion-Implanted Screen- Printed n-Type Solar Cell With Tunnel Oxide Passivated Back Contact", IEEE JOURNAL OF PHOTOVOLTAICS, vol. 6, no. 1, 18 December 2015 (2015-12-18), pages 153 - 158, XP011594794 *

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6854960B1 (ja) * 2020-10-30 2021-04-07 ジョジアン ジンコ ソーラー カンパニー リミテッド 太陽電池
US11114575B1 (en) 2020-10-30 2021-09-07 Zhejiang Jinko Solar Co., Ltd. Solar cell
JP2022073810A (ja) * 2020-10-30 2022-05-17 ジョジアン ジンコ ソーラー カンパニー リミテッド 太陽電池
US11901467B2 (en) 2020-10-30 2024-02-13 Zhejiang Jinko Solar Co., Ltd. Solar cell
JP6970271B1 (ja) * 2020-11-19 2021-11-24 晶科▲緑▼能（上海）管理有限公司 太陽電池及びその製造方法
JP2022081367A (ja) * 2020-11-19 2022-05-31 晶科▲緑▼能（上海）管理有限公司 太陽電池及びその製造方法
US11450775B2 (en) 2020-11-19 2022-09-20 Jinko Green Energy (shanghai) Management Co., Ltd. Solar cell and method for producing same
CN113921626A (zh) * 2021-09-30 2022-01-11 泰州隆基乐叶光伏科技有限公司 一种背接触电池的制作方法
US11621359B1 (en) 2022-04-11 2023-04-04 Zhejiang Jinko Solar Co., Ltd. Solar cell, photovoltaic module, and method for preparing the solar cell
JP7336569B1 (ja) 2022-04-11 2023-08-31 ジョジアン ジンコ ソーラー カンパニー リミテッド 太陽電池およびその製造方法、光起電力モジュール
AU2022204646B1 (en) * 2022-04-11 2023-08-31 Jinko Solar Co., Ltd. Photovoltaic cell, method for manufacturing same, and photovoltaic module
JP2023155863A (ja) * 2022-04-11 2023-10-23 ジョジアン ジンコ ソーラー カンパニー リミテッド 太陽電池およびその製造方法、光起電力モジュール
US11862741B2 (en) 2022-04-11 2024-01-02 Zhejiang Jinko Solar Co., Ltd. Solar cell, photovoltaic module, and method for preparing the solar cell
CN114709277B (zh) * 2022-05-31 2022-09-23 浙江晶科能源有限公司 太阳能电池及其制备方法、光伏组件
CN114709277A (zh) * 2022-05-31 2022-07-05 浙江晶科能源有限公司 太阳能电池及其制备方法、光伏组件

Also Published As

Publication number Publication date
JPWO2019021545A1 (ja) 2019-11-07
TW201911588A (zh) 2019-03-16

Similar Documents

Publication Publication Date Title
US11545588B2 (en) Solar cell, method for manufacturing solar cell, and solar cell module
WO2019021545A1 (ja) 太陽電池、及び、その製造方法
JP6257847B1 (ja) 太陽電池の製造方法
JP5490231B2 (ja) 太陽電池素子およびその製造方法ならびに太陽電池モジュール
JP6392385B2 (ja) 太陽電池の製造方法
US9166096B2 (en) Method for manufacturing solar cell and dopant layer thereof
JP6690859B2 (ja) 太陽電池内の相対的ドーパント濃度レベル
JP5338702B2 (ja) 太陽電池の製造方法
JP6003791B2 (ja) 太陽電池の製造方法
JP5991945B2 (ja) 太陽電池および太陽電池モジュール
CN110943143A (zh) 用于制造具有异质结和发射极扩散区的光伏太阳能电池的方法
JP6537722B2 (ja) 光起電力素子およびその製造方法
KR102420807B1 (ko) 태양전지 및 태양전지의 제조 방법
WO2013100085A1 (ja) 太陽電池素子、太陽電池素子の製造方法および太陽電池モジュール
JP6426486B2 (ja) 太陽電池素子の製造方法
JP6647425B2 (ja) 太陽電池の製造方法
CN114613881B (zh) 太阳能电池及其制备方法、光伏组件
JP5316491B2 (ja) 太陽電池の製造方法
KR20110018687A (ko) 태양전지의 제조방법
KR20160005569A (ko) 태양 전지의 제조 방법

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 18838650

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2019532373

Country of ref document: JP

Kind code of ref document: A

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 18838650

Country of ref document: EP

Kind code of ref document: A1