CN102047389B - 使用ⅳ族纳米颗粒在晶片基底上形成结区 - Google Patents

使用ⅳ族纳米颗粒在晶片基底上形成结区 Download PDF

Info

Publication number
CN102047389B
CN102047389B CN2008801294077A CN200880129407A CN102047389B CN 102047389 B CN102047389 B CN 102047389B CN 2008801294077 A CN2008801294077 A CN 2008801294077A CN 200880129407 A CN200880129407 A CN 200880129407A CN 102047389 B CN102047389 B CN 102047389B
Authority
CN
China
Prior art keywords
dopant
densification
wafer
temperature
nano particle
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN2008801294077A
Other languages
English (en)
Other versions
CN102047389A (zh
Inventor
梅森·特里
霍默·安东尼阿迪斯
德米特里·波普拉夫斯基
马克西姆·克尔曼
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Innovalight Inc
Original Assignee
Innovalight Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Innovalight Inc filed Critical Innovalight Inc
Publication of CN102047389A publication Critical patent/CN102047389A/zh
Application granted granted Critical
Publication of CN102047389B publication Critical patent/CN102047389B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02623—Liquid deposition
    • H01L21/02628—Liquid deposition using solutions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H01L21/2251—Diffusion into or out of group IV semiconductors
    • H01L21/2254—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides
    • H01L21/2255—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides the applied layer comprising oxides only, e.g. P2O5, PSG, H3BO3, doped oxides
    • H01L21/2256—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides the applied layer comprising oxides only, e.g. P2O5, PSG, H3BO3, doped oxides through the applied layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H01L21/2251—Diffusion into or out of group IV semiconductors
    • H01L21/2254—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides
    • H01L21/2257—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides the applied layer being silicon or silicide or SIPOS, e.g. polysilicon, porous silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823892—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66651—Lateral single gate silicon transistors with a single crystalline channel formed on the silicon substrate after insulating device isolation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/18—Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof
    • H01L31/1804—Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof comprising only elements of Group IV of the Periodic Table
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02488—Insulating materials
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
    • Y02E10/00—Energy generation through renewable energy sources
    • Y02E10/50—Photovoltaic [PV] energy
    • Y02E10/547—Monocrystalline silicon PV cells
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Electromagnetism (AREA)
  • Photovoltaic Devices (AREA)

Abstract

在此披露了一种形成扩散区的方法。该方法包括在一个晶片的表面上沉积一种纳米颗粒墨以形成一个非致密的薄膜，该纳米颗粒墨具有成组的纳米颗粒，其中该纳米颗粒组中的至少一些纳米颗粒中包括掺杂剂原子。该方法还包括将非致密的薄膜加热到一个第一温度并持续第一时间段以便从沉积纳米颗粒墨中去除一种溶剂，并将非致密的薄膜加热到一个第二温度并持续第二时间段以形成一个致密化薄膜，其中至少一些掺杂剂原子扩散进入晶片之中以形成扩散区。

Description

使用Ⅳ族纳米颗粒在晶片基底上形成结区
技术领域
本披露总体上涉及纳米颗粒，并且具体是IV族纳米颗粒结以及由其形成的器件。
背景技术
半导体形成了现代电子学的基础。由于具有在导电与绝缘之间可以选择性地进行改变和控制的物理特性，半导体在大多数现代电子器件(例如，计算机、蜂窝式电话、光伏电池、等等)中是必不可少的。IV族半导体一般是指元素周期表第四列中的那些元素(例如，碳、硅、锗等)。
一般而言，固态半导体倾向于以三种形式存在：晶格的、多晶格的、以及非晶格的。在晶格形式中，半导体原子位于一种无晶粒边界的单独的连续完整的晶格之中。在多晶格形式中，半导体原子定位于多个较小的随机取向的微晶体之中(较小的晶体)。这些微晶体经常被称作晶粒。在非晶格形式中，半导体原子表现为没有大范围的位置顺序。
总体上，导电一般是指带电载流子，如电子或空穴(即，缺少电子)穿过电磁场的运动。金属倾向于具有大量可供使用的带电颗粒，而绝缘体几乎没有。
在没有杂质(称作掺杂剂)的情况下，半导体倾向于表现为绝缘体，从而抑制电流的流动。然而，在添加相对小量的掺杂剂之后，一个半导体的电学特性可以通过增加带电载流子的数量而急剧地变成一种导体。例如，在一个被称为光激励的过程中，所吸收的光一般将会产生一个电子-空穴对(光生载流子)，该电子-空穴对进而趋向于增加总的电导率(光电导率)。
取决于杂质的种类，一个半导体的掺杂区可以具有更多电子(n型)或更多空穴(p型)。例如，在一种常见结构中，一个p型区被置于紧邻n型区以便产生一个具有“内建”电势的(p-n)结。这就是两个费米能级之间的能量差。
根据量子力学的公认原理，一个原子的多个电子只能以特定的状态而存在，因此只可能有一些特定的能级是可能的。然而，所占有的具体能态却无法明确地确定。因此，对于多个原子的全体(例如，固体)，通常使用一种概率分布或概率密度，被称作费米能级。一般而言，费米能级描述了给定温度下的能级，其中能态的1/2被填满。能态都是唯一的并对应于一个量子数。
因此，在电场内结区的p型侧的电子于是可以被吸引到n型区并从p型区被排斥出来，而电场内结的n型侧的空穴于是可以被吸引到该p型区并从n型区被排斥出来。通常，该n型区和/或p型区可以各自对应地包括不同水平的有关掺杂剂浓度，经常示为n-、n+、n++、p-、p+、p++、等等。这种内建电势以及因此电场大小一般取决于两个相邻层之间的掺杂水平。
存在着多种掺杂半导体的方法。一种方法包括在一个半导体基底(如Si晶片)上沉积一种掺杂的玻璃。一旦暴露于相对高的温度(例如，800℃-1100℃)，这些掺杂剂将趋向于从该高掺杂玻璃扩散到该基底之中。
此外，这种高温还趋于使该基底退火。退火通常是将一种材料加热到一个特定的临界温度之上以便减小材料的内应力、或改善其物理和电学特性的工艺。在半导体基底的情况下，退火允许这些掺杂剂原子适当地扩散(从一个高浓度区向一个较低浓度区)并将它们自己定位在晶格中，从而使得这些额外的电子或空穴(它们对应地来自该n型和p型掺杂剂)可用于电流传输。这一般被称为激活(或“赠予”的有效性)并且对产生一个有效的p-n结是关键性的。
存在着多种掺杂半导体的方法。然而，它们中的大多数都是有问题的。例如，一种常用的方法包括通过一种丝网在一个半导体基底上沉积一种掺杂玻璃。作为利用一个胶辊的一种印刷技术，丝网印刷直接将一种液体，如一种高度掺杂的玻璃糊剂，机械地施加到一个基底上。在将该液体干燥之后，这个晶片被放置在穿过熔炉的一个传送带上。尽管熔炉是开放的，但它内部的温度可以在几个区内进行调整，并且可以提供气体。一个循环开始于在600℃左右持续几分钟，用洁净空气将糊剂中的有机物质烧除，随后是在较高的温度(例如800℃-1100℃)下的扩散步骤，其中这些掺杂剂趋于从高度掺杂的玻璃扩散到该基底之中。这种高温还将使该基底退火。
然而，胶辊向下的机械力还倾向于使该基底经受应力，并因此可能不利地影响基底的电学和物理特性。对于那些需要多个沉积步骤的器件，如背接触式太阳能电池，这种应力被加重。一般而言，由于损坏或破碎，每个额外的丝网印刷步骤倾向于降低工艺产出(并且增加成本)。另外，对准丝网图案还可能出现很大的问题。例如，如果图案对准较差，所形成的太阳能电池可能出现故障(短路)，进而降低工艺产出。
在一种可替代的掺杂方法中，掺杂剂可以通过离子注入来沉积到一个晶格的或者多晶格的基底之中。离子注入一般以高能量来使得掺杂剂离子加速进入基底之中。如同扩散掺杂，该基底一般也必须在高温下进行退火，以修复该基底并激活这些掺杂剂。然而，尽管可以高精度地控制掺杂剂的剂量，离子注入通常还是非常昂贵，因为它需要使用专用而且昂贵的半导体制造设备。
同样，使用化学气相沉积(CVD)来添加掺杂剂也会有缺点。在一个典型的CVD工艺中，基底(它可以是绝缘体、半导体或金属)被暴露于一种或多种挥发性的前躯体，它们在该基底表面上反应和/或分解以产生一个掺杂膜。然而，如同离子注入，由于它需要专用而且昂贵的半导体制造设备，所以CVD是昂贵的。此外，CVD还倾向于是非常慢的，因为这些膜层是每次一个单独的原子的方式来构建的。
其他常用的掺杂技术包括气相掺杂。在这些技术中，装载在石英舟皿中待扩散单元被放置在一个电阻加热的石英管中，并且保持在加工温度下。这些单元通过一端进出该加热炉，而气体通过相反的一端送入。掺杂剂本身就能够以此方式来提供，通常是通过在注入熔炉之前将氮气鼓泡穿过液体掺杂剂前躯体。固体掺杂剂源与加热炉工艺也是兼容的。处于从大约900℃至约950℃范围内的温度下五至十五分钟可以被认为是代表性的。然而，这些方法受制于缺乏同时图案化p型和n型掺杂的能力。此外，该方法与在线加工的要求不符并且可能具有有限的制造处理量。
鉴于上述情况，在此一种生产IV族纳米颗粒结以及由此生产器件的方法是令人希望的。
发明内容
在一个实施方案中，本发明涉及一种用于形成扩散区的方法。该方法包括在一个晶片的表面上沉积一种纳米颗粒墨以形成一个非致密的薄膜，该纳米颗粒墨具有成组的纳米颗粒，其中该纳米颗粒组中的至少一些纳米颗粒中包括掺杂剂原子。该方法还包括将该非致密的薄膜加热到一个第一温度并持续一个第一时间段以便从该沉积的纳米颗粒墨中去除一种溶剂，并将该非致密的薄膜加热到一个第二温度并持续一个第二时间段以形成一个致密化薄膜，其中至少一些该掺杂剂原子扩散到该晶片之中，以该形成扩散区。
附图说明
本发明以附图中的图形中通过举例而非通过限制来进行展示，并且附图中同样的参考号指代类似的元件，并且在附图中：
图1A-D示出了根据本发明用于通过一个任选氧化物层来掺杂一个晶片的一个示例性工艺流程的一组简化的截面示图；
图2示出根据本发明产生一个结区的一种示例性方法的简化流程图；
图3示出了一个简图，其中示出根据本发明硼由一个重掺杂的p型烧结层扩散到c-Si晶片之中的次级离子质谱分析结果；
图4A-B示出了根据本发明用于形成多个掺杂区的示例性工艺流程的一组简化截面图；和
图5示出了根据本发明形成多个掺杂区的示例性方法的一个简化流程图。
具体实施方式
现在将参照附图所示的本发明的几个优选的实施方案，对本发明进行详细说明。在以下的说明中，给出了众多的具体细节，以便提供本发明的彻底理解。然而，本领域的技术人员应当清楚的是，可以实施本发明而不具有这些具体细节的一些或全部。在其他实例中，对熟知的工艺步骤和/或结构并未进行详细说明，以便不会无必要地是本发明费解。
如先前所述，形成结区的现有方法倾向于是昂贵的、难以图案化的，损害基底的和/或限制了高产量的生产。以一种有利的方式，可以制造一组IV族纳米颗粒层，以便与替代方法相比能够以较低成本、更简易的图案化能力、以及对基底造成较少损害来形成一个有效的结区(例如，p-n结、金属-硅结等)。
一个典型的太阳能电池一般包括至少两个元件。第一，一个吸收体区(通常是一种半导体)被配置为通过光的吸收来产生电荷载流子(电子和空穴)。和第二，一组结区被配置用来分离这些电荷载流子(在p-n结的情况下)，并且将这些电荷载流子从该太阳能电池中导出(在一个金属-半导体结区的情况下)。
通常仅当一个进入的光子具有足够的能量来将该载流子从其原子上释放时才会产生一个自由电荷载流子并且该载流子因此导电。即，一个电子从一个价能带(价带)移动到导能带(导带)。在价带中，多个电子被束缚在宿主原子上。相比之下，在导带中，多个电子(及其在价带中对应的空穴)是自由的并且具有足够的能量来充当自由电荷载流子。价带与导带之间一般是一个不能被电子占据的能量范围，被称作带隙。
如果带隙很大(约＞5.0eV)，那么该材料是一种绝缘体。如果带隙很小或不存在(约0.0eV)，那么该材料是一种金属。然而，如果带隙在中间的某个位置，那么该材料可以充当一种半导体。例如，Si具有约1.12eV的带隙。
如先前所述，费米能级描述了在给定温度下能态的1/2被填满的能级。将较小量的掺杂剂添加到一种半导体上，如将III族或V族元素添加至IV族半导体上，可以增加带电载流子的量。如果添加一种n型掺杂剂[例如，P(磷)、As(砷)、Sb(锑)等]时，那么费米能级就被提高到一个更接近导带的位置。同样地，当添加一种p型掺杂剂[例如，B(硼)、Ga(镓)、In(铟)等]时，费米能级被降低到一个更接近价带的位置。
通常，当一个p型区被放置在一个n型区旁边时，就产生一个p-n结。因此，当每个区域的费米能级平衡时，作为横跨该结区的电荷重新分配的结果，将倾向于形成一个电场(或一个内建电势)。在该电场内的p型区所产生的电子(电子少数载流子)于是可以被吸引到该n型区并且从该p型区中被排斥出来，而该电场内n型区所产生的空穴(空穴少数载流子)于是可以被吸引到该p型区并且从该n型区中被排斥出来。这些少数载流子然后可以从太阳能电池中被引导出来以产生电流。
在产生电子-空穴对时，每一个都可供用于穿过晶格而扩散，直到它对应地处于n型区或p型区附近的电场的影响之下，并且最终由外电路中的触点引出。然而，在该p型区(集电极)、n型区(发射极)、吸收体之内或在它们的界面处的缺陷可以通过破坏少数载流子而产生电荷陷阱。
在晶格结构中的断裂、存在的间隙原子(在晶体结构之中但不在晶格位置处)、或者污染物(例如，氧、氧的化合物、金属杂质、等)可能在导带之下的带隙中产生中间能态。其结果是，这些少数载流子与相反带电的多数载流子复合而不是从太阳能电池中被引导出来，并且因此不可供用于发电。
因此优选地以一种晶体的晶格结构(例如，Si晶片等)作为吸收体，以便使光伏应用中的复合最小化。例如，一个Si晶片(吸收体)可以首先被制造为n型或p型，并且然后利用一种适当的技术(例如，通过化学气相沉积、离子注入、气相扩散、喷雾扩散、旋涂扩散、掺杂玻璃等等)在一侧用相反的掺杂剂(对应地是n型(n+)或p型(p+))注入，以便产生一个p-n结。然而，这种扩散工艺通常是昂贵的，并且对于图案化而言是不灵活的。
此外，如先前所述，沉积掺杂的玻璃可能是有问题的。例如，掺杂的玻璃经常是通过一个丝网来施加的。丝网印刷一般是使用胶辊来机械地直接迫使一种液体(如，高掺杂的玻璃糊剂)到达一个基底上的一种印刷技术。因此，这个向下的机械力趋于使该基底经受额外的应力，并因此可能不利地影响该基底的电学和物理特性。
此外，在带有掺杂玻璃(如带有背接触式太阳能电池)的基底的同一侧上产生交替的n型和p型区，要求多个丝网印刷步骤。通常，由于印刷或操作过程中的损坏或破裂，每个额外的丝网印刷步骤都可能降低工艺产出。晶片破裂还可以致使生产线停工，进而增加成本。而且，随着Si晶片的厚度降低，预计收益损失会增大。
将一个后续的丝网图案对准基底上的现有图案也提出了很大的挑战。例如，如果图案对准较差，所形成的太阳能电池可能发生故障(短路)，从而进一步降低工艺产出。
以一种有利的方式，可以使用多个不同掺杂剂浓度的区域来优化边界效率和载流子扩散长度。
IV族纳米颗粒以及胶态分散体的特性
一般而言，纳米颗粒是一种微观颗粒，至少一个尺寸小于100nm。术语“IV族纳米颗粒”一般上是指具有约1nm到100nm之间平均直径的氢封端的IV族纳米颗粒，包括硅、锗、碳、或者它们的组合。术语“IV族纳米颗粒”还包括被掺杂的IV族纳米颗粒。
与具有与其尺寸无关的不变物理特性(例如，熔化温度、沸腾温度、密度、电导率、等等)的本体材料(＞100nm)相比，纳米颗粒可以具有与尺寸相关的物理特性，并因此可用于结区之类的用途。例如，与替代方法如丝网印刷或沉积相比，半导体纳米颗粒可以更容易并且更便宜地进行图案化而形成p-n结。
一般而言，半导体纳米颗粒通常必须被形成到密集连接的区域之中以便产生一个结区。一种这样的方法是烧结。它总体上是一种使得颗粒彼此粘附的方法，在与尺寸相关的熔化发生之前，使得纳米晶体相互作用，烧结在一起。A.N.Goldstein，The melting of silicon nanocrystals：Submicron thin-filmstructures derived from nanocrystal precursors，APPLIED PHYSICS A.，1996。因此，基本为球形并且直径优选地在约4nm与约100nm之间的IV族纳米颗粒易于在较低温下烧结，并因此利于产生结区。在又一种配置配置中，IV族纳米颗粒基本上是球形的，并且直径更优选是在约4.0nm与约20.0nm之间。在又一种配置配置中，IV族纳米颗粒基本上是球形的，并且最优选是7.0nm。
例如，小于约13nm时，Si纳米颗粒的烧结温度随着纳米颗粒直径的相应减小而急剧降低。约13nm以上，据信烧结温度随着直径尺寸的相应增加而逐渐增加，最终达到约947℃、或Si的熔化温度(约1414℃)的67％。其关系式为：
T S = T 0 ( 1 - β d )
其中TS是纳米颗粒烧结温度，T0是Si的烧结温度，β是与原子间距相关的常数(对Si是大约1.88)，并且d是纳米颗粒的直径。对于一种给定的纳米颗粒材料，更小的纳米颗粒一般比更大纳米颗粒具有更低的烧结温度。
一般地，可以使用不同热源来烧结该纳米颗粒，如常规的接触式热源(例如，电阻加热器等)、以及辐射性热源(例如，灯、激光器、微波处理设备、等离子体、钨-卤素、连续弧灯、闪光灯、等等)。在激光器的情况下，约0.3微米与约10微米之间的波长范围一般是最佳的。
另外，更小的颗粒可以更容易地悬浮在胶态分散体中。由于它们的小尺寸，纳米颗粒通常难以操作。因此，以一种有利的方式，可以将组装的纳米颗粒悬浮在胶态分散体或胶体之中，如墨水，以便传输并保存这些纳米颗粒。
溶剂的实例包括醇类、醛类、酮类、羧酸类、酯类、胺类、有机硅氧烷类、卤代烃类、以及其他烃类溶剂。此外，这些溶剂可以进行混合，以便优化如粘度、密度、极性等物理特性。
此外，为了更好地将IV族纳米颗粒分散到胶态分散体中，可以通过添加有机化合物如醇类、醛类、酮类、羧酸类、酯类、以及胺类、以及有机硅氧烷类，来形成纳米颗粒封端基团。可替代地，可以通过将气体加入到等离子室之中来现场添加封端基团。这些封端基团随后可以在烧结工艺的过程中或仅在烧结工艺之前的较低温度预加热中被去除。
一旦已经配制，可以将该胶态分散体施加到一个基底上并且经受一个热处理，以便将IV族纳米颗粒烧结为一个致密的导电膜。施用方法的实例包括但不限于：辊涂覆、槽缝模口涂覆、凹版印刷、柔性版滚筒印刷、以及喷墨印刷方法、等等。更多细节可以在2007年9月4日提交的美国专利申请号60/969,887(后面为‘887)中找到，其全文通过引用结合在此。
在退火/烧结过程中通过来自IV族纳米颗粒层的掺杂剂扩散在晶片上形成P-N 结
通常，可以利用不同的扩散工艺在一个晶片或其他支撑基底(例如，玻璃、箔片等)上或在一种薄膜器件上创造一个结(如一个发射极)、或者在一个晶片上创造一个扩散区(例如，扩散的背表面场(BSF)、接触区等)，如涉及管形炉固体源、旋涂掺杂剂、从液体扩散、或气相扩散的那些工艺。然而，此类工艺通常涉及漫长的高温工艺步骤，例如在一个管形炉或扩散炉中。这些途径带来的其他问题包括热应力、产生热供体、以及污染物的扩散。另外，当在扩散工艺中在晶片正面形成p-n结时，背侧也将经历掺杂剂的扩散。
这样，在该扩散工艺之前为了提供适当的扩散障碍层，通常进行另外的多个掩蔽步骤，在该扩散工艺之后施用一个BSF以补偿晶片背面上的寄生掺杂剂(例如，通过排斥少数载流子)，或者可以对该晶片的边缘施加一个干式蚀刻工艺。因此，一个附加的步骤(例如，掩蔽和/或扩散炉中的处理)、以及在使用传统的半导体技术(例如，掩蔽等)来形成图案方面的相对困难导致提高了制造成本。然而，可以使用在此描述的纳米颗粒墨的印刷用于更有成本效益的结区制造方法。
在某些配置中，向一个晶片表面施加一种高度掺杂的纳米颗粒(例如，纳米硅)墨。例如，该高掺杂的纳米颗粒墨的掺杂浓度可能比该晶片高出大约两个数量级。在该沉积墨的烧结过程中(例如，使用热、快热、闪光灯、激光退火、等)，由此形成的一种致密化的墨膜可以为该晶片提供一个掺杂剂表面。以此方式，掺杂核素可以从经烧结的沉积墨膜中扩散出来，并进入晶片本体之中。此外，在形成特定配置的p-n结的过程中，可以通过改变施加于该纳米颗粒墨的热量的强度和时间来有效地控制扩散深度。同样，可以使用这一途径形成一个高度垂直的p-n结。
例如，可以向一个晶片体或基底施加一种纳米颗粒墨(如p型或n型)。可以将该纳米颗粒墨印刷、旋涂、喷雾等或以任何其他适当方式沉积在该晶片表面上以便固定一个非致密的薄膜。然后可以在一个预烘烤步骤中将这个非致密的薄膜加热(在约300℃持续约1分钟至约30分钟)以便去除溶剂以及封端试剂。然后可以将这个非致密的薄膜加热(在约800℃至约1000℃之间持续约10秒至约10分钟)以便将这些纳米颗粒烧结成一个致密化薄膜，并且使该致密化薄膜中的掺杂剂扩散进入下面的晶片之中，从而形成一个扩散区。一个加热步骤可以使用快速闪光灯系统、或甚至是激光在例如在一个快热处理(RTP)工具如批次炉、带式炉中进行。
该掺杂剂扩散工艺的结果是在一个晶片中形成一个结区，该掺杂剂可以源自所印刷的掺杂纳米颗粒膜。在特定的配置中，来自一个烧结纳米颗粒层的掺杂剂在加热时扩散到晶片之中从而形成一个扩散区。以此方式，由于掺杂剂扩散而形成了一个扩散区，并且可以通过改变该工艺的温度和/或工艺时间来调整该区域的深度。更高的工艺温度以及更长的工艺时间将得到更深的扩散区。例如，在约1000℃下烧结约20秒，对硼或磷掺杂剂原子而言可以产生从约5nm至约10nm的扩散深度。一般而言，约800℃与约1000℃之间的烧结温度对于掺杂剂扩散是适当的。
使用一种纳米颗粒墨允许在制造所形成的器件时具有很大的灵活性。例如，可以在一个单独的晶片侧面上配置一组反向掺杂区，以便形成例如一种场效应晶体管(FET)或一种背接触式太阳能电池。反向掺杂一般是指用一种掺杂剂(如p型掺杂剂)将一个第一扩散区掺杂，该掺杂剂与第二扩散区中的掺杂剂相反(如n型掺杂剂)。
FET通常是指一种晶体管，它依赖于电场来控制半导体材料中沟道的导电性。FET的沟道一般要进行掺杂，以复制一个种n型半导体或者一个p型半导体。漏极和源极可以与该沟道的掺杂类型相反。此外，不同类型的TEF，如N-MOSFET和P-MOSFET，可以进一步在基底上聚集成更大的被称为P阱和N阱的掺杂区，以简化该器件的布局。即，N-MOSFET晶体管可以聚集在P阱中，而N-MOSFET可以聚集在N阱中。因此，可以使用纳米颗粒墨来限定可以经过退火来形成N阱和P阱的图案。更多细节可以在2007年12月12日提交的美国专利申请号11/954,784中找到，其全文通过引用结合在此。
背接触式太阳能电池是所有触点都在背面上的太阳能电池，从而简化了太阳能电池模块组件、并且由于减小和/或去除了正侧面栅极的遮蔽性，潜在地改善了性能水平。
可替代地，在一个晶片的一个第一侧面上可以配置第一组掺杂扩散区，同时在相对的晶片侧上可以配置第二组反向掺杂的掺杂扩散区，如对于一个太阳能电池。参见以上‘887专利申请。
此外，一个第一沉积非致密的薄膜预烘烤步骤可以与一个第二沉积非致密的薄膜预烘烤步骤同时进行，或者可以之后在这个过程中进行。同样，一个第一沉积非致密的薄膜烧结步骤可以与一个第二沉积非致密的薄膜烧结步骤同时进行，或者可以之后在这个过程中进行。另外，预烘烤温度和预烘烤时间段可以相同或者可以不同。类似地，烧结温度和烧结时间段可以相同或者可以不同。
例如，p型掺杂剂(例如，硼)可以扩散到一个n型晶片中。然而，n型掺杂剂(例如，磷)也可以扩散到一个p型晶片或基底中。选择一个n型还是p型晶片基底通常取决于对特定类型缺陷(例如，所沉积的墨膜中的杂质、结空间电荷区的位置、钝化、少数载流子的迁移率、对结晶学缺陷产生的敏感性、对杂质污染的敏感性、触垫方案的可用性、等等)的优化。
以此方式，可以离开该晶片的表面来形成一个p-n结，以减小在结区空间电荷区域中复合的困难。例如，一个扩散区可以延伸到一个晶片之中5nm至约100nm。然而，如果将热源保持适当的持续时间和/或增大该工艺温度，则这个扩散区可以延伸至约2μm或更深。无论如何，由于复合和耗尽区形状的变化，相对地接近于该晶片表面或界面的扩散区边界可以造成由此构建的太阳能电池的性能退化。出于这些原因，可以将一个扩散区延伸一个离开这个界面的可控制的距离。
另外，可以按照域以上描述相同的方式来制备一个具有与该晶片相同掺杂剂类型的扩散背表面场(BSF)。这样一个层的作用是排斥少数载流子，这些少数载流子与到一个p-n结(例如，位于正侧面附近)的扩散长度相比位于更接近该晶片背侧面处、并且形成了一种用于收集多数载流子的欧姆接触。即，在一个高掺杂的BSF与一个低掺杂的晶片之间的界面倾向于对流向后表面的少数载流子引入一个势垒，从而导致了晶片吸收体中更高的少数载流子浓度水平。以此方式，BSF倾向于使晶片后表面钝化。例如，Al(铝)或B(硼)可以被添加到一个p型晶片中以排斥电子。相比之下，对于一个n型晶片，可以添加P(磷)或As(砷)以排斥空穴。
在制作一个BSF时，还可以控制由于相关掺杂剂轮廓所致的深度和表面质量(例如，表面重新组合)。这样一个过程(例如，包括一种磷掺杂剂)还可以从该晶片本体中获得杂质。例如，为了在一个p型晶片上形成一个BSF，应该在该晶片上沉积一个p型墨层(例如，硼掺杂的)。对于一个n型晶片，一种n型墨(例如，掺杂有磷)可以用于该BSF。
另外，可以通过提供亚微米级的光学粗糙度来优化处于特定配置中的墨膜，以增大光捕捉，并且因此改善效率。同样，可以将该晶片表面本身在微米级上进行另外的纹理化以进一步优化光捕捉。
一般而言，该重掺杂的烧结层可能必须要从该晶片表面上去除，例如为了允许该晶片表面更好的钝化、提供更好的到该晶片的电接触、或者减小剩余烧结层中寄生性光吸收。用于在该掺杂剂已经扩散进入晶片之中后去除剩余的烧结纳米颗粒层材料的途径(例如，为了允许钝化)包括使用不同形式的硅层蚀刻，如干式蚀刻(例如，使用CF4/O2等离子体)或湿式蚀刻(例如，使用稀释的CP4或碱金属)。然而，由于这些烧结层的可变性，此类途径也许不是精确可重复的、并且可能导致太多或太少的蚀刻。
在特定的配置中，可以通过在所印刷的膜与晶片之间形成一个薄的隔离片来协助去除烧结的纳米颗粒层和/或薄膜。在一个扩散步骤中，来自烧结纳米颗粒层的掺杂剂可以渗透穿过这个薄的隔离片(例如，一个氧化物层)并且掺杂下面的晶片，从而以低的吸收损失形成一个相对浅薄的结区。然后可以将该烧结的纳米颗粒层与下面的隔离片层一起去除。以此方式，该去除膜过程可以实质上是可再现的，并且不依赖于该薄膜本身的具体特性(例如，密度、厚度等)。
图1A-D示出了用于根据本发明通过一个任选氧化物层来掺杂一个晶片的一种示例性工艺流程的一组简化的截面图。现在参见图1A(500A)，一个晶片(例如，硅)502可以具有一个任选在其上形成的较薄的氧化物层504。例如，一个硅晶片可以具有厚度为从约0.5nm至约5nm的生长或沉积在晶片502上的一个SiO2层。薄隔离片材料的其他实例包括氮化硅，或任何适当的材料，这种材料可以经受扩散所要求的高温、对掺杂剂扩散基本上是透明的、并且在扩散过程之后易于从硅中的选择性地去除。
现在参见图1B(500B)，一种纳米颗粒墨(例如，一种硅墨)506，如上所述，可以印刷或者另外沉积在任选的氧化物层504上。如果氧化物层504不存在，那么纳米颗粒墨506可以直接沉积在晶片502的表面上。该纳米颗粒墨对于p型晶片502可以是重度n型掺杂的、或者对于n型晶片502是重度p型掺杂的，以形成一个发射极。为了形成一个BSF，该纳米颗粒墨对于n型晶片502可以是重度n型掺杂的、或者对于p型晶片502是重度p型掺杂的。一旦这种墨被沉积在晶片上，接着可以施加热量以便烧结纳米颗粒墨并使掺杂剂扩散进入晶片之中。如图1C(500C)中所示，任选的薄氧化物层504上的烧结纳米颗粒墨层(例如，硅墨)508可以导致掺杂剂扩散进入晶片502。以此方式，可以形成扩散区510。
现在参见图1D(500D)，可以从该晶片表面去除剩余的烧结纳米颗粒材料(例如，508)以及氧化物层504(若存在的话的话)。例如，这种材料可以通过HF浸渍或蚀刻剂来去除，以去除支撑的氧化物层504，由此抬起烧结的纳米颗粒层508。在没有可任选层504的情况下，可以通过适当的硅蚀刻法，如干式蚀刻或湿式蚀刻法，来去除烧结的Si膜508。一旦已去除这种材料，可以向该结构施加一种钝化或其他的保护性涂层(例如，铟锡氧化物(ITO)氮化硅等)，随后是形成触点的金属化方案来形成一个太阳能电池。此外，虽然在去除材料508之后该晶片表面被示出为光滑的，但是在一些配置中这个表面也可以是锯齿形的或其他方式纹理化的。
现在参见图2，示出了根据本发明形成一个结区的示例性方法600的简化流程图。这个流程从602开始，在一个晶片表面上任选形成一个氧化物层(604)，随后是向一个晶片表面施加纳米颗粒墨(例如，506)(606)。然后，可以向这些纳米颗粒施加热量以便烧结这些颗粒并使该掺杂剂扩散进入该晶片(608)。可以连续地和/或周期性地施加热量(608)直到对于该扩散区(例如，区域510)而言已经到达了进入该晶片中的所希望的深度(610)。例如，可以通过对所使用的特定的热源以及底层晶片材料施以适当的热量分布，以实验的方式来确定这样一个深度。
一旦已经达到适当的扩散深度(610)，可以任选地剥除该晶片表面上剩余的材料，包括一个薄的氧化物层(若存在的话)(612)，从而完成流程614。例如，可以使用一种定时蚀刻(例如，使用HF/HNO3/CH3COOH、CP4蚀刻等)或干式蚀刻(如CF4/O2或NF3等离子体)来去除该晶片表面上的一些或全部剩余颗粒。一般而言，在这种材料去除之前，可以将该晶片表面纹理化，而部分去除这种材料也可以形成纹理。在另一个途径中，可以使用一种干式蚀刻来增大表面粗糙度，或者可以采用任何其他适当的途径来形成一种纹理化的或金字塔形的表面结构，用于太阳能电池应用中的更有效的光捕获。在此情况下，应该小心建立一个均匀的掺杂区，而不暴露未被掺杂的基础晶片区，这会造成并发的结区分流。
实例1
在本实例中，将掺杂磷到电阻率为约1到5Ohmxcm的1英寸x1英寸x0.019英寸的硅晶片基底分别通过用NaOH、SC2、缓冲的氧化物刻蚀(BOE)、以及Piranha的处理来进行清洗。
此外，在一个惰性环境中由约10.0nm+/-0.5nm的硅纳米颗粒制备了一种p型硅纳米颗粒墨，成为5mg/ml的一种吡啶溶液，使用一种15％功率的声处理喇叭对其进行15分钟的声处理。施加足量的硅纳米颗粒墨以基本上覆盖该晶片表面，以1000rpm转速旋涂60秒来形成一个硅纳米颗粒多孔致密体。在一种惰性环境中将该层在一个加热板上以100℃烘烤30分钟之后，在1000rpm下旋涂60秒来形成一个第二硅纳米颗粒多孔致密体，随后在一种惰性环境中在一个加热板上以100℃烘烤30分钟。所形成的硅纳米颗粒多孔致密体层的厚度为约70nm。
在沉积和预处理步骤完成之后，将该纳米颗粒多孔致密体在一个快速热处理工具中在1000℃下处理20秒(样品1)和300秒(样品2)，以烧结这些n+颗粒并使掺杂剂扩散进入该晶片。之后，将一个100nm的铝的封盖层热蒸发在该烧结层的顶上。
现在参见图3，示出了根据本发明，对这些样品进行从烧结纳米颗粒层到该晶片的硼扩散次级离子质谱测量的结果的简要结果。对于两个样品，在对应于重度p型掺杂烧结薄膜位置的深度值附近，如所预期的，硼的浓度峰值为1020cm-3左右。然而，与仅仅处理20秒的样品相比，在300秒的长过程之后，硼的轮廓曲线显著更深地延伸进入晶片中。这总体上表明该晶片中的硼轮廓曲线的尾部对应于从掺杂薄膜到该晶片之中的硼原子扩散，例如，通过热处理的持续时间是该过程可以得到控制。
此外，特定配置的结区成形可以用于类似CMOS的工艺，其中在形成该扩散区之后将剩余的材料去除。
集成电路的掺杂半导体区的形成
在CMOS工艺中，通常使用包括掩膜、掺杂剂注入到曝光的光致抗蚀剂区、退火以驱使掺杂剂进入晶片、以及去除光致抗蚀剂的工艺流程来形成一些阱区(例如，n阱和p阱)。在这些适当的阱区域内可以制造晶体管(例如，NMOS和PMOS)和其他半导体器件。
在特定的配置中，将掺杂纳米颗粒墨印刷在一个硅晶片上后接一个退火步骤可以产生适合用于随后的半导体处理的类似的掺杂区域。例如，以一种预定的图案将p型颗粒的墨印刷在一个晶片上，接着进行一个退火步骤。其结果是，来自晶片下面的单晶格区域可以在一种外延生长工艺中向上传播进入该颗粒区，以形成一个p型掺杂的单晶格区域。然后可以对n型颗粒重复相同或相似的工艺以形成n型的单晶格区域。一旦形成这些n型和p型单晶格区，就可以在这些区域内建立晶体管(例如NMOS和PMOS器件)或其他半导体器件。
现在参见图4A-B，在此示出了根据本发明用于形成掺杂区的一种示例性工艺流程的一组简要更截面图。如图4A(700A)所示，掺杂的颗粒墨可以印刷成一种图案，以便在一个晶片基底702上产生掺杂薄膜。例如，可以将p型墨704印刷成一种图案，并将n型墨706印刷成另一种图案。
然后可以使用一个退火步骤来在基底702的顶上外延地再生长该多个掺杂区，如图4B中所示(700B)。例如，p掺杂区714可以在对应于印刷的p型墨704的一个区域内再生长，而n掺杂区716可以在对应于印刷的n型墨706的一个区域内再生长。以此方式，可以去除用于形成阱区的常规平板印刷以及注入步骤，从而降低总处理成本。例如，p掺杂区714和n掺杂区716的高度各可以达到从约20nm至约5um的范围，并且包括从约20nm至约1um。
现在参见图5，在此示出了根据本发明形成多个掺杂区的一种示例性方法800的简要流程图。该流程从802开始，并且可以向一个晶片表面施加一种图案的p掺杂纳米颗粒墨(804)。类似地，可以在该晶片表面上施加一种图案的n掺杂纳米颗粒墨(806)。可以将这些n掺杂和p掺杂的纳米颗粒墨部分进行退火，以便外延地再生长对应的n掺杂和p掺杂区(808)。可替代地，该n掺杂区的退火的可以独立于随后步骤中对p掺杂区的退火而发生。然后可以使用这些n掺杂以及p掺杂区作为阱区来制造一些晶体管或其他器件(810)，从而完成该流程812。
为了本披露的目的，除非另外指明，“一个”或“一种”指的是“一个或多个”。在此引用的所有专利、申请书、参考文献以及出版物都通过引用将其全文结合，其程度等同于将它们单独地通过引用进行结合。
已经参照不同的具体示意性实施方案对本发明进行了说明。然而，应该理解，可以进行多种变型和修改但仍然在本发明的精神与范围之内。本发明的优点包括为多种电子器件如，太阳能电池，生产低成本和高效率的结区。
尽管已经披露了多个示例性实施方案和最佳方式，对所披露实施方案可以做出多种修改和变型而仍然落在以下权利要求所限定的本发明的主题和精神之内。

Claims (29)

1.一种形成扩散区的方法，该方法包括：
在一个晶片的表面上沉积一种纳米颗粒墨以形成一个非致密的薄膜，该纳米颗粒墨具有成组的纳米颗粒，其中该纳米颗粒组中的至少一些纳米颗粒中包括掺杂剂原子；
将该非致密的薄膜加热至一个第一温度并且持续一个第一时间段以便从该沉积的纳米颗粒墨中去除一种溶剂；并且
将该非致密的薄膜加热至一个第二温度并且持续一个第二时间段来形成一个致密化薄膜，其中这些掺杂剂原子的至少一些扩散进入该晶片之中以形成该扩散区。
2.如权利要求1所述的方法，进一步包括除去该致密化薄膜的至少一个部分。
3.如权利要求1所述的方法，进一步包括在沉积该纳米颗粒墨之前用一个隔离片层涂覆该晶片表面的步骤。
4.如权利要求3所述的方法，进一步包括在将该非致密的薄膜加热至一个第二温度并且持续一个第二时间段之后，去除该致密化薄膜以及该隔离片层的步骤。
5.如权利要求4所述的方法，其中该去除该致密化薄膜以及该隔离片层的步骤包括使用一种HF浸渍或一种缓冲氧化物蚀刻当中的一种。
6.如权利要求3所述的方法，其中该隔离片层包括氧化物。
7.如权利要求1所述的方法，其中这些掺杂剂原子包括p型掺杂剂。
8.如权利要求1所述的方法，其中这些掺杂剂原子包括n型掺杂剂。
9.如权利要求1所述的方法，其中该晶片包括硅，并且该纳米颗粒墨包括纳米硅颗粒。
10.如权利要求1所述的方法，其中该第一温度是300°C，并且该第一时间段是从1分钟至30分钟。
11.如权利要求1所述的方法，其中该第二温度是800°C至1000°C，并且该第二时间段是从10秒至10分钟。
12.一种形成一组掺杂区的方法，该方法包括：
在一个晶片的一个第一表面上沉积一种第一纳米颗粒墨，该第一纳米颗粒墨包括一种第一纳米颗粒组以及一种第一溶剂，其中该第一纳米颗粒组中的每个纳米颗粒包括一种第一掺杂剂，其中形成了一个第一非致密的薄膜；
在该晶片的一个第二表面上沉积一种第二纳米颗粒墨，该第二纳米颗粒墨包括一种第二纳米颗粒组以及一种第二溶剂，其中该第二纳米颗粒组中的每个纳米颗粒包括一种第二掺杂剂，该第二掺杂剂是该第一掺杂剂的一种反向掺杂剂，其中形成了一个第二非致密的薄膜；
将该第一非致密的薄膜以及该第二非致密的薄膜加热至一个第一温度并且持续一个第一时间段，其中该第一溶剂以及该第二溶剂被去除；
将该第一非致密的薄膜以及该第二非致密的薄膜加热至一个第二温度并且持续一个第二时间段，其中至少一些该第一掺杂剂扩散进入该晶片以形成一个第一掺杂区，并且其中至少一些该第二掺杂剂扩散进入该晶片以形成一个第二掺杂区。
13.如权利要求12所述的方法，其中该第一表面和该第二表面是同一个表面。
14.如权利要求12所述的方法，其中该组掺杂区限定了一个场效应晶体管和一个背接触式太阳能电池中的一种。
15.如权利要求12所述的方法，其中该第一表面以及该第二表面是不同的。
16.如权利要求12所述的方法，其中该第一掺杂区是一个太阳能电池发射极并且该第二掺杂区是一个太阳能电池背表面场。
17.如权利要求12所述的方法，其中该第一温度是300°C，并且该第二温度是在800°C与1000°C之间。
18.一种形成多个掺杂区的方法，该方法包括：
在一个晶片的一个第一表面上沉积一种第一纳米颗粒墨，该第一纳米颗粒墨包括一种第一纳米颗粒组和一种第一溶剂，其中该第一纳米颗粒组中的每个纳米颗粒包括一种第一掺杂剂，其中形成了一个第一非致密的薄膜；
将该第一非致密的薄膜加热至一个第一温度并且持续一个第一时间段，其中该第一溶剂被去除；
在该晶片的一个第二表面上沉积一种第二纳米颗粒墨，该第二纳米颗粒墨包括一种第二纳米颗粒组和一种第二溶剂，其中该第二纳米颗粒组中的每个纳米颗粒包括一种第二掺杂剂，该第二掺杂剂是该第一掺杂剂的一种反向掺杂剂，其中形成了一个第二非致密的薄膜；
将该第二非致密的薄膜加热至一个第二温度并且持续一个第二时间段，其中该第二溶剂被去除；
将该第一非致密的薄膜以及该第二非致密的薄膜加热至一个第三温度并且持续一个第三时间段，其中至少一些该第一掺杂剂扩散进入该晶片以形成一个第一掺杂区，并且其中至少一些该第二掺杂剂扩散进入该晶片以形成一个第二掺杂区。
19.如权利要求18所述的方法，其中该第一表面和该第二表面是同一个表面。
20.如权利要求18所述的方法，其中该第一表面和该第二表面是不同的。
21.如权利要求18所述的方法，其中该第一掺杂剂包括一种n型掺杂剂，并且该第二掺杂剂包括一种p型掺杂剂。
22.如权利要求18所述的方法，其中该第一掺杂区是一个太阳能电池发射极并且该第二掺杂区是一个太阳能电池背表面场。
23.如权利要求18所述的方法，其中该第一温度和该第二温度是300°C，并且该第三温度是在800°C与1000°C之间。
24.一种形成多个掺杂区的方法，该方法包括：
在一个晶片的一个第一表面上沉积一种第一纳米颗粒墨，该第一纳米颗粒墨包括一种第一纳米颗粒组和一种第一溶剂，其中该第一纳米颗粒组中的每个纳米颗粒包括一种第一掺杂剂，其中形成了一个第一非致密的薄膜；
将该第一非致密的薄膜加热至一个第一温度并且持续一个第一时间段，其中该第一溶剂被去除；
将该第一非致密的薄膜加热至一个第二温度并且持续一个第二时间段，其中至少一些该第一掺杂剂中扩散进入该晶片之中以形成一个第一掺杂区；
在一个晶片的一个第二表面上沉积一种第二纳米颗粒墨，该第二纳米颗粒墨包括一种第二纳米颗粒组以及一种第二溶剂，其中该第二纳米颗粒组中的每个纳米颗粒包括一种第二掺杂剂，其中形成了一个第二非致密的薄膜；
将该第二非致密的薄膜加热至一个第三温度并且持续一个第三时间段，其中该第二溶剂被去除；
将该第二非致密的薄膜加热至一个第四温度并且持续一个第四时间段，其中至少一些该第二掺杂剂扩散进入该晶片之中以形成一个第二掺杂区。
25.如权利要求24所述的方法，其中该第一表面和该第二表面是同一个表面。
26.如权利要求24所述的方法，其中该第一表面和该第二表面是不同的。
27.如权利要求24所述的方法，其中该第一掺杂剂是一种n型掺杂剂，并且该第二掺杂剂包括一种p型掺杂剂。
28.如权利要求24所述的方法，其中该第一掺杂区是一个太阳能电池发射极并且该第二掺杂区是一个太阳能电池背表面场。
29.如权利要求24所述的方法，其中该第一温度和该第三温度是300°C，并且该第二温度和该第四温度是在800°C与1000°C之间。
CN2008801294077A 2008-04-25 2008-04-25 使用ⅳ族纳米颗粒在晶片基底上形成结区 Expired - Fee Related CN102047389B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/US2008/061611 WO2009131587A1 (en) 2008-04-25 2008-04-25 Junction formation on wafer substrates using group iv nanoparticles

Publications (2)

Publication Number Publication Date
CN102047389A CN102047389A (zh) 2011-05-04
CN102047389B true CN102047389B (zh) 2013-06-19

Family

ID=40140025

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2008801294077A Expired - Fee Related CN102047389B (zh) 2008-04-25 2008-04-25 使用ⅳ族纳米颗粒在晶片基底上形成结区

Country Status (3)

Country Link
EP (1) EP2283514A1 (zh)
CN (1) CN102047389B (zh)
WO (1) WO2009131587A1 (zh)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2654089A3 (en) 2007-02-16 2015-08-12 Nanogram Corporation Solar cell structures, photovoltaic modules and corresponding processes
KR20130038829A (ko) 2010-04-06 2013-04-18 코비오 인코포레이티드 에피택셜 구조, 그 제조방법, 및 그것을 포함하는 소자
US8377738B2 (en) * 2010-07-01 2013-02-19 Sunpower Corporation Fabrication of solar cells with counter doping prevention
US8912083B2 (en) 2011-01-31 2014-12-16 Nanogram Corporation Silicon substrates with doped surface contacts formed from doped silicon inks and corresponding processes
CN102347223B (zh) * 2011-09-30 2013-04-24 浙江大学 一种利用胶态硅纳米颗粒对硅片进行掺杂的方法
US8822262B2 (en) * 2011-12-22 2014-09-02 Sunpower Corporation Fabricating solar cells with silicon nanoparticles
KR20140142690A (ko) * 2012-03-30 2014-12-12 데이진 가부시키가이샤 반도체 적층체 및 그 제조 방법, 반도체 디바이스의 제조 방법, 반도체 디바이스, 도펀트 조성물, 도펀트 주입층, 그리고 도프층의 형성 방법
EP4092757A1 (en) 2013-04-03 2022-11-23 Lg Electronics Inc. Method for fabricating a solar cell
KR102219804B1 (ko) 2014-11-04 2021-02-24 엘지전자 주식회사 태양 전지 및 그의 제조 방법
EP3026713B1 (en) 2014-11-28 2019-03-27 LG Electronics Inc. Solar cell and method for manufacturing the same
KR102272433B1 (ko) 2015-06-30 2021-07-05 엘지전자 주식회사 태양 전지 및 이의 제조 방법
KR102257824B1 (ko) 2016-12-05 2021-05-28 엘지전자 주식회사 태양 전지 제조 방법
US11404270B2 (en) * 2018-11-30 2022-08-02 Texas Instruments Incorporated Microelectronic device substrate formed by additive process
US10910465B2 (en) 2018-12-28 2021-02-02 Texas Instruments Incorporated 3D printed semiconductor package
US10861715B2 (en) 2018-12-28 2020-12-08 Texas Instruments Incorporated 3D printed semiconductor package

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004221149A (ja) * 2003-01-10 2004-08-05 Hitachi Ltd 太陽電池の製造方法
CN1595613A (zh) * 2004-06-30 2005-03-16 吉林大学 一种具有金属上扩散层的金属诱导多晶硅薄膜制造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003188393A (ja) * 2001-12-18 2003-07-04 Sharp Corp 太陽電池の製造方法
US7560750B2 (en) * 2003-06-26 2009-07-14 Kyocera Corporation Solar cell device
US20080078441A1 (en) * 2006-09-28 2008-04-03 Dmitry Poplavskyy Semiconductor devices and methods from group iv nanoparticle materials

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004221149A (ja) * 2003-01-10 2004-08-05 Hitachi Ltd 太陽電池の製造方法
CN1595613A (zh) * 2004-06-30 2005-03-16 吉林大学 一种具有金属上扩散层的金属诱导多晶硅薄膜制造方法

Also Published As

Publication number Publication date
CN102047389A (zh) 2011-05-04
EP2283514A1 (en) 2011-02-16
WO2009131587A1 (en) 2009-10-29

Similar Documents

Publication Publication Date Title
CN102047389B (zh) 使用ⅳ族纳米颗粒在晶片基底上形成结区
US7923368B2 (en) Junction formation on wafer substrates using group IV nanoparticles
CN101828266B (zh) Ⅳ族纳米颗粒结以及由其构成的设备
JP6326661B2 (ja) 太陽電池のコンタクトの製造方法
US8273669B2 (en) Method of forming a passivated densified nanoparticle thin film on a substrate
US6756290B1 (en) Method for the production of a semiconductor device
KR101145928B1 (ko) 태양 전지 및 태양 전지의 제조 방법
US8822262B2 (en) Fabricating solar cells with silicon nanoparticles
US8163587B2 (en) Methods of using a silicon nanoparticle fluid to control in situ a set of dopant diffusion profiles
JP2013512570A (ja) １組のドーパント拡散プロフィールをインサイチュに制御するために１組のシリコンナノ粒子液体を使用する方法
US8927313B2 (en) Method for manufacturing a solar cell
US20090053878A1 (en) Method for fabrication of semiconductor thin films using flash lamp processing
KR20100124823A (ko) 기판 상에 복합 나노입자-금속 금속화 접촉부를 형성하는 방법
JP2013518442A (ja) シリコン含有粒子を用いて多重ドープ接合を形成する方法
EP2345062A1 (en) Methods of forming multi-doped junctions on a substrate
AU2015267299B2 (en) Relative dopant concentration levels in solar cells
KR20160143866A (ko) 상이하게 도핑된 반도체들을 제조하기 위한 프로세스
EP2448002A2 (en) Passivation layer structure of semconductor device and method for forming the same
KR100910968B1 (ko) 실리콘 태양전지의 제조방법
WO2015130672A1 (en) Silicon solar cells with epitaxial emitters
JP6099304B2 (ja) 半導体積層体、半導体デバイス、及びそれらの製造方法
KR101113503B1 (ko) 유도전류 장치를 이용한 실리콘 태양전지의 제조 방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20130619

Termination date: 20140425