KR102219804B1 - 태양 전지 및 그의 제조 방법 - Google Patents

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Abstract

본 발명은 태양 전지 및 그의 제조 방법에 관한 것이다.
본 발명의 일례에 따른 태양 전지는 반도체 기판; 터널층; 에미터부; 도펀트층; 전면 전계부; 제1 전극; 및 제2 전극;을 포함하고, 에미터부에 함유된 제2 도전성 타입 불순물의 도핑 농도는 터널층부터 멀어질수록 증가한다.
또한, 본 발명의 일례에 따른 태양 전지 제조 방법은 반도체 기판 후면에 터널층, 진성 비정질 실리콘층, 도펀트층을 차례로 형성하는 성막 단계; 성막 단계 이후, 확산로(furnace) 내에서 온도가 유지되거나 상승하는 한번의 연속된 열처리 공정으로 반도체 기판의 전면에 전면 전계부를 형성하고, 에미터부를 형성하는 열처리 단계; 및 열처리 단계 이후, 반도체 기판의 전면에 접속되는 제1 전극을 형성하고, 에미터부에 접속되는 제2 전극을 형성하는 전극 형성 단계;를 포함한다.

Description

태양 전지 및 그의 제조 방법{SOLAR CELL AND THE MANUFACTURING MATHOD THEREOF}
본 발명은 태양 전지 및 그의 제조 방법에 관한 것이다.
최근 석유나 석탄과 같은 기존 에너지 자원의 고갈이 예측되면서 이들을 대체할 대체 에너지에 대한 관심이 높아지고, 이에 따라 태양 에너지로부터 전기 에너지를 생산하는 태양 전지가 주목 받고 있다.
일반적인 태양 전지는 p형과 n형처럼 서로 다른 도전성 타입(conductive type)에 의해 p-n 접합을 형성하는 반도체부, 그리고 서로 다른 도전성 타입의 반도체부에 각각 연결된 전극을 구비한다.
이러한 태양 전지에 빛이 입사되면 반도체부에서 복수의 전자-정공 쌍이 생성되고, 생성된 전자-정공 쌍은 입사된 빛에 의해 전하인 전자와 정공으로 각각 분리되어, 전자는 n형의 반도체부 쪽으로 이동하고 정공은 p형의 반도체부 쪽으로 이동한다. 이동한 전자와 정공은 각각 n형의 반도체부와 p형의 반도체부에 연결된 서로 다른 전극에 의해 수집되고 이 전극들을 전선으로 연결함으로써 전력을 얻는다.
본 발명은 태양 전지 및 그의 제조 방법을 제공하는데 그 목적이 있다.
본 발명의 일례에 따른 태양 전지는 제1 도전성 타입의 불순물이 함유되는 반도체 기판; 반도체 기판의 후면에 위치하는 터널층; 터널층의 후면에 위치하며, 제1 도전성 타입과 반대인 제2 도전성 타입의 불순물이 함유하는 에미터부; 에미터부의 후면에 위치하며, 제2 도전성 타입의 불순물이 함유되는 유전체 재질의 도펀트층; 반도체 기판의 전면에 위치하며, 제1 도전성 타입의 불순물이 반도체 기판보다 고농도로 함유되는 전면 전계부; 전면 전계부에 접속되는 제1 전극; 및 도펀트층을 관통하여 에미터부에 접속되는 제2 전극;을 포함하고, 에미터부에 함유된 제2 도전성 타입 불순물의 도핑 농도는 터널층부터 멀어질수록 증가한다.
구체적으로, 에미터부 중에서 제2 전극과 접하는 제1 부분에서 제2 도전성 타입 불순물의 제1 도핑 농도는 에미터부 중에서 터널층과 접하는 제2 부분에서 제2 도전성 타입 불순물의 제2 도핑 농도보다 높을 수 있다.
일례로, 제1 도핑 농도는 5*1019/㎤ ~ 5*1021/㎤ 이고, 제2 도핑 농도는 5*1018/㎤ ~ 5*1020/㎤ 일 수 있다.
아울러, 에미터부의 도핑 농도는 제1 부분에서 제2 부분으로 진행할수록 선형 또는 비선형 형태로 연속적으로 감소할 수 있다.
또한, 에미터부의 결정화도는 터널층부터 멀어질수록 증가할 수 있다.
여기서, 에미터부의 두께는 50nm ~ 150nm 사이이고, 도펀트층의 두께는 25nm ~ 150nm 사이일 수 있다.
또한, 도펀트층의 후면 위에 위치하며, 도펀트층보다 수소가 고농도로 함유되는 유전체 재질의 수소 주입층;을 더 포함할 수 있다.
또한, 본 발명의 일례에 따른 태양 전지 제조 방법은 제1 도전성 타입의 불순물이 함유되는 결정질 실리콘 재질의 반도체 기판 후면에 터널층, 진성 비정질 실리콘층, 제1 도전성 타입과 반대인 제2 도전성 타입의 불순물이 함유된 유전체 재질의 도펀트층을 차례로 형성하는 성막 단계; 성막 단계 이후, 확산로(furnace) 내에서 온도가 유지되거나 상승하는 한번의 연속된 열처리 공정으로 반도체 기판의 전면에 전면 전계부를 형성하고, 진성 비정질 실리콘층을 진성 다결정 실리콘층으로 재결정화시키고, 재결정화된 진성 다결정 실리콘층에 도펀트층의 제2 도전성 타입의 불순물을 확산 및 활성화시켜 에미터부를 형성하는 열처리 단계; 및 열처리 단계 이후, 반도체 기판의 전면에 접속되는 제1 전극을 형성하고, 에미터부에 접속되는 제2 전극을 형성하는 전극 형성 단계;를 포함한다.
여기의 성막 단계는 도펀트층의 후면 위에 제2 도전성 타입의 불순물이 함유되지 않은 유전체 재질의 캡핑층을 형성하는 공정을 더 포함할 수 있다.
아울러, 열처리 단계와 전극 형성 단계 사이에, 반도체 기판의 후면에 형성된 캡핑층과 열처리 단계 중에 전면 전계부의 전면에 형성되는 산화막을 제거하는 단계;와 캡핑층이 제거된 도펀트층의 후면 위에 수소가 함유되는 유전체 재질의 수소 주입층을 형성하는 단계;를 더 포함할 수 있다.
또한, 에미터부를 형성하는 공정은 진성 비정질 실리콘층에 함유된 수소를 제거하는 탈수소화 공정; 진성 비정질 실리콘층을 진성 다결정 실리콘 재질층으로 재결정화시키는 재결정화 공정; 및 도펀트층에 함유된 제2 도전성 타입의 불순물을 재결정화되는 진성 다결정 실리콘 재질로 확산 및 활성화시키는 에미터부 활성화 공정;을 포함할 수 있다.
또한, 전면 전계부를 형성하는 공정은 반도체 기판의 전면 내부로 제1 도전성 타입의 불순물을 확산 및 활성화시키는 전면 전계부 활성화 공정을 포함하고, 전면 전계부 활성화 공정은 에미터부 활성화 공정과 함께 수행될 수 있다.
또한, 열처리 단계는 확산로 내의 온도를 제1 온도를 유지하는 제1 열처리 공정; 제1 온도에서 제1 온도보다 높은 제2 온도로 변화하는 제2 열처리 공정; 제2 온도를 유지하는 제3 열처리 공정; 제2 온도에서 제2 온도보다 높은 제3 온도로 변화하는 제4 열처리 공정; 및 제3 온도를 유지하는 제5 열처리 공정;을 포함할 한번의 연속된 열처리 공정
여기서, 제1 열처리 공정 내지 제5 열처리 공정은 동일한 확산로 내에서 연속적으로 수행될 한번의 연속된 열처리 공정
또한, 제2 열처리 공정 시간은 제1 열처리 공정 시간 및 제3 열처리 공정 시간보다 길고, 제3 열처리 공정 시간은 제1 열처리 공정 시간과 동일하거나 더 길 수 있다.
일례로, 제1 열처리 공정은 확산로 내의 온도를 350℃ ~ 450℃ 사이의 제1 온도로 5분 ~ 15분간 유지하고, 제3 열처리 공정은 확산로 내의 온도를 500℃ ~ 600℃ 사이의 제2 온도로 10분 ~ 20분간 유지할 수 있다.
아울러, 제2 열처리 공정은 15분 ~ 25분 동안 확산로 내의 온도를 제1 온도에서 제2 온도로 상승시킬 수 있다.
또한, 일례로, 제5 열처리 공정은 확산로 내의 온도를 800℃ ~ 1000℃ 사이의 제3 온도로 15분 ~ 30분간 유지할 수 있으며, 제4 열처리 공정은 5분 ~ 15분 동안 확산로 내의 온도를 제2 온도에서 제3 온도로 상승시킬 수 있다.
여기서, 탈수소화 공정은 제1 열처리 공정 내지 제3 열처리 공정에 의해 수행될 수 있고, 재결정화 공정은 제4 열처리 공정에 의해 수행될 수 있다.
아울러, 에미터부 활성화 공정과 전면 전계부 활성화 공정은 제5 열처리 공정에 의해 수행될 수 있다.
본 발명에 따른 태양 전지 및 그 제조 방법은 에미터부에 함유된 제2 도전성 타입 불순물의 도핑 농도가 터널층부터 멀어질수록 증가하도록 구성함으로써, 에미터부 내에서의 캐리어 재결합율은 낮추고, 에미터부와 제2 전극과의 접촉 특성을 보다 향상시킬 수 있다.
아울러, 본 발명에 따른 태양 전지 제조 방법은 온도가 유지되거나 상승하는 한번의 연속된 열처리 공정으로 전면 전계부와 에미터부를 동시에 형성함으로써, 제조 시간을 보다 단축시킬 수 있다.
도 1 및 도 2는 본 발명의 일례에 따른 태양 전지를 설명하기 위한 도이다.
도 3은 도 1에 도시된 태양 전지에서, 에미터부(120)의 도핑 농도를 설명하기 위한 도이다.
도 4는 본 발명과 다른 비교예에 따른 에미터부(120)의 도핑 농도를 설명하기 위한 도이다.
도 5는 본 발명의 일례에 따른 태양 전지 제조 방법을 설명하기 위한 플로우 차트이다.
도 6a 내지 도 6e는 도 5의 플로우 차트에 따른 각 단계의 참조도이다.
도 7은 본 발명의 일례에 따른 태양 전지 제조 방법 중 열처리 단계(S2)에서의 시간에 따른 온도 변화를 설명하기 위한 도이다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한 어떤 부분이 다른 부분 위에 “전체적”으로 형성되어 있다고 할 때에는 다른 부분의 전체 면에 형성되어 있는 것뿐만 아니라 가장 자리 일부에는 형성되지 않은 것을 뜻한다.
아울러, 이하에서, 전면이라 함은 직사광이 입사되는 반도체 기판의 일면일 수 있으며, 후면이라 함은 직사광이 입사되지 않거나, 직사광이 아닌 반사광이 입사될 수 있는 반도체 기판의 반대면일 수 있다.
이하에서는 첨부한 도면을 참고하여 본 발명에 따른 태양 전지 및 그 제조 방법에 대해 설명한다.
도 1 및 도 2는 본 발명의 일례에 따른 태양 전지를 설명하기 위한 도이고, 구체적으로, 도 1은 본 발명의 일례에 따른 태양 전지의 일부 사시도이고, 도 2는 도 1에 도시된 태양 전지에서 Ⅱ-Ⅱ 라인에 따른 단면을 잘라 도시한 것이다.
도 1 및 도 2에 도시된 바와 같이, 본 발명의 일례에 따른 태양 전지는 반도체 기판(110), 터널층(160), 에미터부(120), 도펀트층(180), 수소 주입층(190), 전면 전계부(170), 패시베이션막(131), 반사 방지막(133), 제1 전극(140) 및 제2 전극(150)을 포함할 수 있다.
여기서, 반사 방지막(133)과 패시베이션막(131), 수소 주입층(190)은 생략될 수도 있으나, 구비된 경우 태양 전지의 효율이 더 향상될 수 있으므로, 구비된 경우를 일례로 설명한다.
반도체 기판(110)은 제1 도전성 타입의 불순물이 함유된 결정질 실리콘 재질일 수 있다. 일례로, 반도체 기판(110)은 단결정 웨이퍼 혹은 다결정 웨이퍼가 사용될 수 있다.
여기서, 제1 도전성 타입의 불순물은 p형 도전성 타입을 가지는 붕소(B), 갈륨, 인듐 등과 같은 3가 원소이거나 n형 도전성 타입을 가지는 인(P), 비소(As), 안티몬(Sb) 등과 같이 5가 원소일 수 있으며, 이와 같은 제1 도전성 타입의 불순물이 반도체 기판(110) 내에 도핑(doping)될 수 있다. 이하에서는 제1 도전성 타입이 n형인 경우를 일례로 설명한다.
아울러, 반도체 기판(110)의 전면은 입사되는 빛의 광반사도를 최소화하기 위하여 텍스처링(texturing)되어 요철면인 텍스처링 표면(textured surface)을 가질 수 있다.
이와 같은 반도체 기판(110)은 내부에 빛이 입사되면, 전자 정공 쌍을 생성할 수 있다.
터널층(160)은 반도체 기판(110)의 후면에 전체적으로 위치하며, 반도체 기판(110)에서 생성된 캐리어를 통과시키며, 반도체 기판(110)의 후면에 대한 패시베이션 기능을 수행할 수 있다.
이와 같은, 터널층(160)은 유전체 재질로 형성될 수 있으며, 보다 구체적으로, 600℃ 이상의 고온 공정에도 내구성이 강한 SiCx 또는 SiOx로 형성되는 유전체 재질로 형성될 수 있다. 그러나 이 외에도 silicon nitride (SiNx), hydrogenerated SiNx, aluminum oxide (AlOx), silicon oxynitride (SiON) 또는 hydrogenerated SiON로 형성되는 것도 가능하다.
만약 이와 다르게 터널층(160)으로 비정질 실리콘(a-Si)이 포함된 재질을 사용하는 경우에는 비정질 실리콘(a-Si)이 600℃ 이상의 고온 공정에 취약하여 원하는 터널링 효과를 기대하기 어려울 수 있다.
이와 같은, 터널층(160)의 두께는 0.5nm ~ 2.5nm 사이로 형성될 수 있다.
에미터부(120)는 터널층(160)의 후면에 직접 접촉하여, 터널층(160)의 후면 전체 영역 위에 위치할 수 있다.
아울러, 에미터부(120)는 다결정 실리콘 재질층에 제1 도전성 타입과 반대인 제2 도전성 타입의 불순물이 함유되어 형성될 수 있다.
이와 같은 에미터부(120)는 제2 도전성 타입의 불순물이 함유되므로, 일례로, p형 도전성 타입을 가지는 붕소(B), 갈륨, 인듐 등과 같은 3가 원소가 도핑될 수 있다.
이에 따라, 에미터부(120)는 터널층(160)을 사이에 두고, 반도체 기판(110)과 p-n 접합을 형성할 수 있다. 그러나, 이와 반대로, 반도체 기판(110)의 제1 도전성 타입의 불순물이 p형인 경우, 에미터부(120)는 n형일 수 있다.
아울러, 이와 같은 에미터부(120)의 다결정 실리콘 재질층은 비정질 실리콘 재질층이 재결정화된 것일 수 있다.
따라서, 에미터부(120) 내에서 다결정 실리콘 재질의 결정화도는 전체적으로 거의 동일할 수도 있으나, 경우에 따라, 터널층(160)부터 멀어질수록 증가할 수 있다.
즉, 에미터부(120) 내에서, 제2 전극(150)과 접속되는 제1 부분(PT1)에서는 결정화도가 상대적으로 더 높을 수 있고, 터널층(160)과 상대적으로 더 인접한 제2 부분(PT2)에서는 결정화도가 상대적으로 낮을 수 있다.
따라서, 제2 전극(150)과 접속되는 제1 부분(PT1)에서 상대적으로 더 높은 결정화도로 인하여 제2 전극(150)과의 접촉 저항을 보다 향상시킬 수 있다.
이와 같이, 반도체 기판(110)의 후면에 터널층(160)이 형성된 상태에서, 터널층(160) 후면에 재결정화된 다결정 실리콘 재질의 에미터부(120)가 형성된 경우, 태양 전지의 개방 전압을 더 향상시킬 수 있고, 제조 공정상 반도체 기판(110)의 열손상을 최소화할 수 있어, 고효율 태양 전지를 구현할 수 있다.
이와 같은 에미터부(120)의 두께(T120)는 일례로, 50nm ~ 150nm 사이로 형성될 수 있다.
여기서, 에미터부(120)의 두께(T120)를 50nm 이상이 되도록 하는 것은 반도체 기판(110)과 p-n 접합을 형성하는 에미터부(120)로서의 기능을 최소한 확보하기 위함이고, 에미터부(120)의 두께(T120)를 150nm 이하로 하는 것은 에미터부(120)의 기능이 유지되는 한도 내에서, 에미터부(120)의 두께(T120)를 최적화하여 공정 시간을 최소화하기 위함이다. 그러나, 이와 같은 에미터부(120)의 두께(T120)는 일례로서, 반드시 이에 한정되는 것은 아니다.
또한, 에미터부(120)에 함유된 제2 도전성 타입 불순물의 도핑 농도는 터널층(160)부터 멀어질수록 증가할 수 있다. 이에 따라, 반도체 기판(110)에 상대적으로 인접한 에미터부(120)의 제2 부분(PT2)에서는 캐리어가 불순물에 의해 재결합되어 손실되는 양을 보다 저감하여 패시베이션 특성을 보다 향상시킬 수 있고, 제2 전극(150)에 접속되는 에미터부(120)의 제1 부분(PT1)에서는 상대적으로 더 높은 도핑 농도로 인하여, 제2 전극(150)과의 접촉 저항을 보다 향상시킬 수 있다.
이와 같은 에미터부(120) 내에서의 구체적인 도핑 농도 변화에 대해서는 도 3에서 별도로 설명한다.
도펀트층(180)은 에미터부(120)의 후면에 위치하며, 에미터부(120)의 후면에 위치하며, 제2 도전성 타입의 불순물이 함유될 수 있다. 여기서, 도펀트층(180)의 유전체 재질은 SiNx, SiOx, SiOxNy, SiCx 또는 AlOx 중 적어도 하나를 포함할 수 있다. 따라서, 일례로 도펀트층(180)은 제2 도전성 타입의 불순물로 붕소(B)가 함유된 SiOx:B가 사용될 수 있다.
이와 같은 도펀트층(180)은 에미터부(120)를 형성하는 공정 중에 유전체 재질에 함유된 제2 도전성 타입의 불순물을 진성 다결정 실리콘층으로 확산시키는 역할을 하며, 에미터부(120)가 형성된 이후, 도펀트층(180)의 후면에 형성되는 수소 주입층(190)으로부터 수소를 주입받아, 에미터부(120)의 후면에 대한 패시베이션 기능을 수행할 수 있다.
이와 같은 도펀트층(180)의 두께는 25nm ~ 150nm 사이로 형성될 수 있다. 도펀트층(180)의 두께를 25nm 이상이 되도록 하는 것은 에미터부(120)로 확산될 제2 도전성 타입의 불순물의 양을 최소한 확보하기 위함이고, 도펀트층(180)의 두께를 150nm 이하가 되도록 하는 것은 제2 도전성 타입의 불순물의 양을 적절하게 확보하면서 두께를 최적화하여 공정 시간을 최소화고, 아울러, 탈수소화 공정 중에 에미터부(120)를 형성하기 위한 진성 비정질 실리콘층에 함유된 수소를 삼출(effusion)시키는 속도를 적절하게 제어하기 위함이다. 이와 같은 도펀트층(180)의 두께는 일례로서, 반드시 이에 한정되는 것은 아니다.
수소 주입층(190)은 도펀트층(180)의 후면 위에 위치하며, 도펀트층(180)보다 수소가 고농도로 함유되는 유전체 재질로 형성될 수 있다.
이와 같은 수소 주입층(190)은 에미터부(120)의 형성이 완료된 이후, 도펀트층(180)의 후면에 형성될 수 있으며, 열처리를 수반하는 전극 형성 단계에서 도펀트층(180)이 패시베이션 기능을 갖도록 하기 위하여, 수소 주입층(190)에 고농도로 함유된 수소를 도펀트층(180) 방향으로 확산시킬 수 있다.
아울러, 이와 같은 수소 주입층(190)은 태양 전지로 입사된 빛 중에서 반도체 기판(110)을 투과한 빛이 다시 반도체 기판(110) 내로 입사되도록 하기 위하여 도펀트층(180)과 다른 굴절률을 가질 수 있다.
이와 같은 수소 주입층(190)의 유전체 재질은 SiNx, SiOx, SiOxNy, SiCx 또는 AlOx 중 적어도 하나를 포함할 수 있다.
전면 전계부(170)는 반도체 기판(110)의 전면에 위치하며, 제1 도전성 타입의 불순물이 반도체 기판(110)보다 고농도로 도핑되어 함유될 수 있다.
이와 같은 전면 전계부(170)는 제1 도전성 타입의 불순물이 반도체 기판(110)의 전면 내로 확산되어 형성될 수 있으며, 이에 따라, 전면 전계부(170)는 반도체 기판(110)과 동일한 결정질 실리콘 재질로 형성될 수 있다.
일례로, 반도체 기판(110)이 단결정 실리콘 재질인 경우, 전면 전계부(170)도 단결정 실리콘 재질로 형성될 수 있으며, 이와 다르게 반도체 기판(110)이 다결정 실리콘 재질인 경우, 전면 전계부(170)도 다결정 실리콘 재질로 형성될 수 있다.
패시베이션막(131)은 전면 전계부(170)의 전면 위에 바로 위치하여 전면 전계부(170)의 전면에 대한 패시베이션 기능을 수행할 수 있다. 이와 같은 패시베이션막(131)은 수소가 함유된 유전체 재질로 형성될 수 있으며, 일례로, SiNx, SiOx, SiOxNy 또는 AlOx 중 적어도 하나로 형성될 수 있다.
반사 방지막(133)은 패시베이션의 전면 위에 위치하며, 태양 전지로 입사되는 빛에 대한 투과성을 향상시키고 반사도를 저감시켜, 반도체 기판(110)으로 최대한 많은 양의 빛이 입사되도록 할 수 있다.
이와 같은 반사 방지막(133)은 유전체 재질로 형성될 수 있으며, 일례로, 수소를 함유하는 SiNx, SiOx, SiOxNy 또는 AlOx 중 적어도 하나로 형성될 수 있다.
제1 전극(140)은 반도체 기판(110)의 전면에 위치하며, 반사 방지막(133) 및 패시베이션막(131)을 관통하여 전면 전계부(170)에 접속될 수 있다.
이와 같은 제1 전극(140)은 복수의 제1 핑거전극(141)과 복수의 제1 핑거전극(141)과 연결되어 있는 복수의 제1 버스바(142)를 구비할 수 있다.
복수의 제1 핑거전극(141)은 전면 전계부(170)와 전기적 및 물리적으로 연결되어 있고, 서로 이격되어 제1 방향(x)으로 나란히 뻗어있을 수 있다. 복수의 제1 핑거전극(141)은 전면 전계부(170)쪽으로 이동한 캐리어, 예를 들면, 전자를 수집할 수 있다.
복수의 제1 버스바(142)는 에미터부(120)와 전기적 및 물리적으로 연결되어 있고 복수의 제1 핑거전극(141)과 교차하는 제2 방향(y)으로 나란하게 뻗어 있을 수 있다.
이때, 복수의 제1 버스바(142)는 복수의 제1 핑거전극(141)과 동일 층에 위치하여 각 제1 핑거전극(141)과 교차하는 지점에서 해당 제1 핑거전극(141)과 전기적 및 물리적으로 연결될 수 있다.
따라서, 도 1에 도시한 것처럼, 복수의 제1 핑거전극(141)은 제1 방향(x)으로 뻗어 있는 스트라이프(stripe) 형상을 갖고, 복수의 제1 버스바(142)는 세로 제2 방향(y)으로 뻗어 있는 스트라이프 형상을 갖고 있어, 제1 전극(140)은 반도체 기판(110)의 전면에 격자 형태로 위치할 수 있다.
복수의 제1 버스바(142)는 접촉된 전면 전계부(170)로부터 이동하는 캐리어뿐만 아니라 복수의 제1 핑거전극(141)에 의해 수집되어 이동하는 캐리어를 수집할 수 있다.
각 제1 버스바(142)는 교차하는 복수의 제1 핑거전극(141)에 의해 수집된 전하를 모아서 원하는 방향으로 이동시켜야 하므로, 각 제1 버스바(142)의 폭은 각 제1 핑거전극(141)의 폭보다 크게 할 수도 있다.
이와 같은 복수의 제1 버스바(142)는 외부 장치와 연결되어 수집된 캐리어(예, 전자)를 외부 장치로 출력할 수 있다.
이와 같은 제1 전극(140)의 복수의 제1 핑거전극(141)과 복수의 제1 버스바(142)는 은(Ag)과 같은 적어도 하나의 도전성 물질로 형성될 수 있다.
제2 전극(150)은 반도체 기판(110)의 후면에 위치하여, 도펀트층(180)과 수소 주입층(190)을 관통하여 에미터부(120)에 접속될 수 있다.
이와 같은 제2 전극(150)은 제1 전극(140)과 마찬가지로 도 1 및 도 2에 도시된 바와 같이, 복수의 제2 핑거전극(151)과 복수의 제2 핑거전극(151)과 연결되어 있는 복수의 제2 버스바(152)를 구비할 수 있고, 제2 전극(150)의 패턴은 제1 전극(140)과 동일한 패턴을 가지고 형성될 수 있다. 그러나, 제2 전극(150)의 패턴은 이와 다르게 형성되는 것도 가능하다.
이와 같은 제2 전극(150)은 에미터부(120)쪽으로부터 이동하는 캐리어, 예를 들어 정공을 수집할 수 있다.
한편, 이와 같은 본 발명의 일례에 따른 태양 전지에서, 에미터부(120)에 함유된 제2 도전성 타입 불순물의 도핑 농도는 터널층(160)부터 멀어질수록 전체적으로 증가할 수 있다.
이에 대해 보다 구체적으로 도 3을 참조하여 설명하면 다음과 같다.
도 3은 도 1에 도시된 태양 전지에서, 에미터부(120)의 도핑 농도를 설명하기 위한 도이고, 도 4는 본 발명과 다른 비교예에 따른 에미터부(120)의 도핑 농도를 설명하기 위한 도이다.
보다 구체적으로, 도 3 및 도 4는 에미터부(120) 및 반도체 기판(110)의 단면에 따른 도핑 농도의 일례를 도시한 것으로, x축은 제2 전극(150)과 접한 에미터부(120)의 후면으로부터 반도체 기판(110) 방향으로의 깊이이고, y축은 도핑 농도를 의미한다.
도 3에서는 에미터부(120)의 두께(T120)가 대략 150nm인 경우를 일례로 도시하였지만, 에미터부(120)의 두께(T120)는 50nm ~ 150nm 사이의 다른 두께로 형성될 수 있다. 아울러, 도 3에 도시된 도핑 농도의 값도 하나의 일례로서, 도핑 농도의 값은 도시된 바와 다르게 형성될 수도 있다.
도 3에 도시된 바와 같이, 본 발명에 따른 에미터부(120)의 도핑 농도는 반도체 기판(110)의 도핑 농도보다 높을 수 있다.
아울러, 에미터부(120) 중에서 제2 전극(150)과 접하는 제1 부분(PT1)(깊이 0nm인 부분)에서 제2 도전성 타입 불순물의 제1 도핑 농도(C1)는 에미터부(120) 중에서 터널층(160)과 접하는 제2 부분(PT2)(깊이 150nm 부분)에서 제2 도전성 타입 불순물의 제2 도핑 농도(C2)보다 높을 수 있다.
여기서, 제1 부분(PT1)은 에미터부(120)와 제2 전극(150) 또는 도펀트층(180)이 접하는 부분을 의미하고, 제2 부분(PT2)은 에미터부(120)와 터널층(160)이 접하는 부분을 의미한다.
도 3에서는 제1 도핑 농도(C1)가 1.2*1021/㎤이고, 제2 도핑 농도(C2)가 1.3*1020/㎤인 경우를 일례로 도시하였으나, 제1 도핑 농도(C1)는 5*1019/㎤ ~ 5*1021/㎤ 사이의 범위에서 형성될 수 있고, 제2 도핑 농도(C2)는 서 5*1018/㎤ ~ 5*1020/㎤ 범위에서 제1 도핑 농도(C1)보다 작은 값을 가질 수 있다.
아울러, 에미터부(120)의 도핑 농도는 제1 부분(PT1)에서 제2 부분(PT2)으로 진행할수록 전체적으로 선형 또는 비선형 형태로 연속적으로 감소할 수 있다.
일례로, 도 3에서는 제1 부분(PT1)에서 제2 부분(PT2)으로 진행할수록 에미터부(120)의 도핑 농도가 제1 도핑 농도(C1)에서 제2 도핑 농도(C2)로 비선형적으로 연속적으로 감소하는 경우를 일례로 도시하였으나, 이와 다르게 선형적으로 연속적으로 감소할 수도 있다.
이와 같이, 에미터부(120)의 도핑 농도가 터널층(160)으로부터 멀어질수록 증가하는 특성은 에미터부(120)를 형성할 때, 진성 비정질 실리콘층을 먼저 형성한 상태에서, 온도가 변화되는 한번의 연속된 열처리 공정으로 진성 비정질 실리콘층을 다결정 실리콘층으로 재결정화시키는 과정에서, 재결정화되는 다결정 실리콘층에 도펀트층(180)의 제2 도전성 타입의 불순물을 확산시켜 에미터부(120)를 형성하는 열처리 단계에 의해 나타나는 특징일 수 있다.
이와 같이, 에미터부(120)의 도핑 농도가 터널층(160)으로부터 멀어질수록 증가하는 특성에 의해, 반도체 기판(110)에 상대적으로 인접한 에미터부(120)의 제2 부분(PT2)에서는 캐리어가 불순물에 의해 재결합되어 손실되는 양을 보다 저감하여 패시베이션 특성을 보다 향상시킬 수 있고, 제2 전극(150)에 접속되는 에미터부(120)의 제1 부분(PT1)에서는 상대적으로 더 높은 도핑 농도로 인하여, 제2 전극(150)과의 접촉 저항을 보다 향상시킬 수 있다.
그러나, 도 3의 본 발명과 다르게, 진성 다결정 실리콘층을 증착하여 형성한 상태에서 제2 도전성 타입의 불순물을 확산시키는 경우, 도 4의 비교예와 같이, 에미터부(120)의 노핑 농도는 제1 부분(PT1)에서 제2 부분(PT2)으로 진행할수록 전체적으로 증가하지 않고, 미세한 변동은 있으나, 1.5*1020/㎤ 근처로 대체적으로 균일하게 형성되는 것을 확인할 수 있다.
이와 같은 도 4의 비교예의 경우, 본 발명과 같은 효과를 동시에 확보하는 것은 거의 어려울 수 있다. 즉, 제2 전극(150)과의 접촉 특성을 향상시키기 위하여 도핑 농도를 높게 하는 경우, 에미터부(120) 자체의 도핑 농도가 전체적으로 상승하여 에미터부(120) 내에서 재결합되는 캐리어의 양이 많아 에미터부(120)의 특성이 저하될 수 있으며, 에미터부(120)의 특성을 향상시키기 위하여 에미터부(120)의 도핑 농도를 낮추는 경우, 제2 전극(150)과의 접촉 저항이 증가할 수 있어, 전체적으로 태양 전지의 단락 전류 특성이 저하될 수 있다.
지금까지는 본 발명의 일례에 따른 태양 전지의 구조에 대해서 설명하였으나, 이하에서는 이와 같은 태양 전지를 제조하는 방법의 일례에 대해서 설명한다.
도 5는 본 발명의 일례에 따른 태양 전지 제조 방법을 설명하기 위한 플로우 차트이고, 도 6a 내지 도 6e는 도 5의 플로우 차트에 따른 각 단계의 참조도이다.
도 5의 플로우 차트와 같이, 본 발명의 일례에 따른 태양 전지 제조 방법은 성막 단계(S1), 열처리 단계(S2), 갭핑층 및 산화막 제거 단계(S3), 수소 주입층 형성 단계(S4) 및 전극 형성 단계(S5)를 포함할 수 있다.
여기서, 갭핑층 및 산화막 제거 단계(S3)와 수소 주입층 형성 단계(S4)는 경우에 따라 생략될 수도 있으나, 구비된 경우, 제조되는 태양 전지의 효율이 더 향상될 수 있으므로, 구비된 경우를 일례로 설명한다.
성막 단계(S1)에서는 도 5에 기재된 바와 같이, 터널층 형성 공정(P1), 진성 비정질 실리콘층 형성 공정(P2), 도펀트층 형성 공정(P3) 및 캡핑층(CAP) 형성 공정(P4)이 수행될 수 있다.
보다 구체적으로, 도 6a를 참조하면, 터널층 형성 공정(P1)에서는 제1 도전성 타입의 불순물이 함유되는 결정질 실리콘 재질의 반도체 기판(110)의 후면에 SiCx 또는 SiOx 재질을 증착하여, 반도체 기판(110)의 후면 전체에 터널층(160)을 형성할 수 있다.
이후, 진성 비정질 실리콘층 형성 공정(P2)에서는 터널층(160)의 후면 전체에 진성 비정질 실리콘층(120A)을 증착하여 형성할 수 있다. 이때, 진성 비정질 실리콘층이 50nm ~ 150nm 사이의 두께를 갖도록 증착할 수 있다.
이후, 도펀트층 형성 공정(P3)에서는 제2 도전성 타입의 불순물, 일례로 붕소(B)가 함유된 유전체 재질의 도펀트층(180)을 진성 비정질 실리콘층(120A)의 후면 위에 전체적으로 형성할 수 있다. 이때, 도펀트층(180)의 두께는 25nm ~ 150nm 사이가 되도록 할 수 있다.
다음, 도펀트층(180)의 전체 후면 위에 제2 도전성 타입의 불순물이 함유되지 않은 유전체 재질의 캡핑층(CAP)을 형성할 수 있다. 여기서, 캡핑층(CAP)의 유전체 재질은 불순물이 함유되지 않은 SiOx, SiNx, SiOxNy 또는 SiCx 중 적어도 하나일 수 있고, 일례로, 캡핑층(CAP)은 이후의 갭핑층 및 산화막 제거 단계(S3)를 보다 용이하게 하기 위하여, SiOx로 형성되는 것이 보다 제조 공정에 유리할 수 있다.
이와 같은 캡핑층(CAP)은 이후의 열처리 단계(S2)에서 전면 전계부 형성 공정(P5)에서, 제1 도전성 불순물이 진성 비정질 실리콘층(120A)으로 확산되는 것을 방지하는 역할을 할 수 있으며, 이후의 열처리 단계(S2)에서 탈수소화 공정(P61)을 진행할 때, 캡핑층(CAP)에 의해 진성 비정질 실리콘(120A)으로부터 수소가 빠져나가는 양과 속도가 제어될 수 있다.
이때, 갭핑층의 두께는 도펀트층(180)과의 합이 50nm ~ 150nm 되도록 할 수 있다.
따라서, 도펀트층(180)을 150nm로 형성한 경우, 캡핑층(CAP) 형성 공정(P4)은 생략될 수도 있다.
이와 같은 성막 단계(S1)의 터널층 형성 공정(P1), 진성 비정질 실리콘층 형성 공정(P2), 도펀트층 형성 공정(P3) 및 캡핑층(CAP) 형성 공정(P4)은 in-situ 공정으로 수행될 수 있다.
즉, 성막 단계(S1)의 각 형성 공정(P1 ~ P4)은 각 형성 공정(P1 ~ P4) 사이에 대기 중의 노출이 없이 진공 상태에서 각 형성 공정(P1 ~ P4)을 수행하는 챔버와 챔버 사이를 진공 상태에서 이동하면서 연속적으로 수행될 수 있어, 공정 시간을 보다 단축시킬 수 있다.
아울러, 이와 같은 성막 단계(S1)는 바람직하게는 300℃ 이하의 온도로 수행되는 PECVD(Plasma Enhanced Chemical Vapor Deposition)법으로 수행될 수 있지만, 이와 다르게 APCVD(Atmospheric Pressure Chemical Vapor Deposition)법 또는 LPCVD(Low Pressure Chemical Vapor Deposition)법으로 수행하는 것도 가능하다.
이와 같은 성막 단계(S1) 이후, 열처리 단계(S2)가 수행될 수 있다.
이와 같은 열처리 단계(S2)는 전면 전계부(170)와 에미터부(120)를 형성하기 위해, 확산로(furnace) 내에서 한번의 연속된 열처리 공정으로 수행될 수 있다.
여기서, 온도가 유지되거나 상승하는 한번의 연속된 열처리 공정이라 함은 열처리 단계(S2) 기간 동안 온도의 하강 없이, 온도가 유지되거나 상승하는 열처리 공정을 쉼 없이 연속적으로 제공하는 공정을 의미하고, 온도가 하강함으로써, 1회의 열처리 단계(S2) 사이클(cycle)이 완성되는 것을 의미하고, 온도를 유지하거나 상승시키기 위한 열처리 공정 자체는 복수 회일 수 있다.
따라서, 본 발명에 따른 열처리 단계(S2)는 하나의 확산로 내에서 온도가 하강하지 않고, 유지되거나 상승하는 한번의 연속된 열처리 공정만으로 전면 전계부(170)와 에미터부(120)를 형성하므로, 제조 시간을 보다 단축할 수 있다.
이와 같이, 온도가 유지되거나 상승하는 연속된 열처리 공정에 대해서는 추후 도 7을 참조하여 보다 구체적으로 설명한다.
이와 같은 열처리 단계(S2)에서는 반도체 기판(110)의 전면에 전면 전계부(170)를 형성하는 전면 전계부 형성 공정(P5)과, 진성 비정질 실리콘층(120A)을 진성 다결정 실리콘층(120C)으로 재결정화시키고, 재결정화된 진성 다결정 실리콘층(120C)에 도펀트층(180)의 제2 도전성 타입의 불순물을 확산시켜 에미터부(120)를 형성하는 에미터부 형성 공정(P6)이 함께 수행될 수 있다.
여기서, 전면 전계부 형성 공정(P5)은 불순물 주입 공정(P51)과 전면 전계부 활성화 공정(P52)을 포함할 수 있다.
불순물 주입 공정(P51)에서는 제1 도전성 타입의 불순물이 포함된 POCl3 가스가 확산로 내로 주입되며, 전면 전계부 활성화 공정(P52)에서는 POCl3 가스의 제1 도전성 타입의 불순물인 인(P)을 도 6b에 도시된 바와 같이, 반도체 기판(110)의 전면 내부로 확산시켜 활성화시킬 수 있다.
이때, 반도체 기판(110)의 후면으로는 캡핑층(CAP) 및 도펀트층(180)으로 인하여 POCl3 가스의 인(P)이 진성 비정질 실리콘층(120A) 또는 진성 다결정 실리콘층(120C) 내로 확산되는 것이 방지될 수 있다.
이와 같은 전면 전계부 활성화 공정(P52)은 800℃ ~ 1000℃ 사이의 열처리 공정에 의해 수행될 수 있다.
이와 같은 전면 전계부 활성화 공정(P52)에 의해 전면 전계부(170)의 전면 표면에는 불필요한 산화막(SOL)이 형성될 수 있는데, 이와 같은 산화막(SOL)은 추후 캡핑층(CAP)이 제거될 때 함께 제거될 수 있다.
여기의 도 5에 따른 플로우 차트에서는 전면 전계부 형성 공정(P5)이 열처리 단계(S2) 내에 제1 도전성 타입의 불순물이 포함된 POCl3 가스를 확산로 내로 주입하는 불순물 주입 공정(P51)을 포함하는 것을 일례로 설명하였지만, 이와 다르게 도펀트 소스를 형성할 수도 있다.
즉, 전면 전계부 형성 공정(P5)은 성막 단계(S1) 이후 열처리 단계(S2) 이전에, 전술한 불순물 주입 공정(P51) 대신 제1 도전성 타입의 불순물이 포함된 도펀트 패이스트(dopant paste)를 도포하거나 SOD(spin on dopant) 방식으로 반도체 기판(110)의 전면에 표면에 형성한 이후, 열처리 단계(S2)의 전면 전계부 활성화 공정(P52)에서 제1 도전성 타입의 불순물을 반도체 기판(110)의 전면에 확산 및 활성화시킬 수도 있다.
또는, 전면 전계부 형성 공정(P5)은 성막 단계(S1) 이후 열처리 단계(S2) 이전에, 반도체 기판(110)의 전면에 표면에 형성된 도펀트 패이스트를 레이저 조사 장치를 이용하여 반도체 기판(110)의 전면에 미리 주입(impalntation)한 이후, 전면 전계부 활성화 공정(P52)을 수행하는 것도 가능하다.
다음, 에미터부 형성 공정(P6)은 탈수소화 공정(P61), 재결정화 공정(P62) 및 에미터부 활성화 공정(P63)을 포함할 수 있다.
여기서, 탈수소화 공정(P61)은 진성 비정질 실리콘층(120A)에 함유된 수소를 제거하는 공정으로, 열처리 공정으로 확산로 내의 온도를 높여 진성 비정질 실리콘층(120A)에 함유된 수소를 확산시켜, 도펀트층(180)과 캡핑층(CAP)을 통해 진성 비정질 실리콘층(120A)의 외부로 빼내는 공정이다.
여기서, 진성 비정질 실리콘층(120A)에 함유된 수소가 빠져나가는 양이나 속도가 과한 경우 진성 비정질 실리콘층(120A)이 손상될 수도 있고, 약한 경우에는 제조 시간이 증가될 수 있어, 수소가 빠져나가는 양이나 속도가 최적화되도록 확산로 내의 온도를 최적화시키는 것이 중요할 수 있다.
이때, 확산로 내의 온도는 일례로, 350℃ ~ 600℃ 사이에서 조절될 수 있다.
재결정화 공정(P62)은 진성 비정질 실리콘층(120A)을 진성 다결정 실리콘층(120C)으로 재결정화시키는 공정으로, 전술한 탈수소화 공정(P61)이 거의 마무리되면, 확산로 내의 온도를 더욱 높이면서 수행될 수 있다. 이와 같은 재결정화 공정(P62) 중에 진성 비정질 실리콘층(120A)은 대략 600℃ ~ 650℃ 사이에서 재결정화가 시작될 수 있다.
따라서, 재결정화 공정(P62)은 탈수소화 공정(P61)보다 더 높은 온도에서 진행될 수 있으며, 탈수소화 공정(P61) 이후에 연속적으로 진행될 수 있다. 이와 같은 재결정화 공정(P62)은 확산로 내의 온도를 탈수소화 공정(P61)의 온도에서부터 대략 800℃ ~ 1000℃ 사이까지 상승시키면서 진행될 수 있다.
이와 같은 재결정화 공정(P62)에 의해 진성 비정질 실리콘층(120A)은 도펀트층(180)과 접한 제1 부분(PT1)부터 결정화가 시작되어 터널층(160)과 접하는 제2 부분(PT2) 방향으로 결정화가 진행될 수 있다.
따라서, 제1 부분(PT1)의 결정화도는 제2 부분(PT2)의 결정화도보다 높을 수 있으며, 제1 부분(PT1)에서 제2 부분(PT2)으로 진행할수록 결정화도가 점진적으로 감소할 수 있다. 그러나, 결정화도의 감소 패턴은 재결정화 공정(P62)의 시간과 온도에 따라 다르게 형성될 수도 있다.
에미터부 활성화 공정(P63)은 도 6b에 도시된 도펀트층(180)에 함유된 제2 도전성 타입의 불순물을 재결정화되는 진성 다결정 실리콘층(120C)으로 확산 및 활성화시키는 공정으로, 재결정화 공정(P62)의 최고 온도가 유지됨으로써 수행될 수 있다.
즉, 에미터부 활성화 공정(P63)은 확산로 내의 온도가 800℃ ~ 1000℃ 사이를 유지하면서 수행될 수 있다.
이와 같은 에미터부 활성화 공정(P63)에 의해 진성 다결정 실리콘층(120C)에 제2 도전성 타입의 불순물이 도핑된 에미터부(120)가 완성될 수 있다.
이와 같은 에미터부 활성화 공정(P63) 도중에도 재결정화 공정(P62)이 지속적으로 진행될 수 있으며, 제2 도전성 타입의 불순물이 도펀트층(180)에 접한 제1 부분(PT1)으로부터 터널층(160)에 접한 제2 부분(PT2) 방향으로 확산되므로, 제1 부분(PT1)의 제1 도핑 농도(C1)는 제2 부분(PT2)의 제2 도핑 농도(C2)보다 높을 수 있고, 제2 도전성 타입의 불순물의 도핑 농도는 제1 부분(PT1)에서 제2 부분(PT2)으로 진행할수록 연속적으로 감소할 수 있다.
이와 같이, 에미터부(120)와 전면 전계부(170)를 동시에 형성하는 열처리 단계(S2)는 전술한 바와 같이, 온도가 유지되거나 상승하는 한번의 연속된 열처리 공정으로 수행될 수 있으며, 이와 같이 온도가 유지되거나 상승하는 한번의 연속된 열처리 공정으로 태양 전지의 제조 시간을 월등히 단축할 수 있으며, 태양 전지의 효율도 향상시킬 수 있다.
이와 같은 열처리 단계(S2)가 종료된 이후, 도 5에 기재된 바와 같이, 전극 형성 단계(S5) 이전에, 캡핑층 및 산화막 제거 단계(S3)와 수소 주입층 형성 단계(S4)가 더 포함될 수 있다. 그러나, 이와 같은 단계는 필수적인 것은 아니고, 이들 중 일부 단계는 생략될 수도 있다.
캡핑층 및 산화막 제거 단계(S3)에서는 산화막(SOL)을 제거하는 일반적인 식각액을 이용하여 도 6c에 도시된 바와 같이, 반도체 기판(110)의 후면에 형성된 캡핑층(CAP)과 열처리 단계(S2) 중에 반도체 기판(110)의 전면에 형성되는 산화막(SOL)을 제거할 수 있다.
여기서, 일례로, 캡핑층(CAP)이 SiOx로 형성된 경우, 산화막(SOL)을 제거하는 식각액과 동일한 식각액을 사용하여, 캡핑층 및 산화막 제거 단계(S3)를 보다 단순화시킬 수 있다.
여기서, 만약, 성막 단계(S1)에서 캡핑층(CAP)의 형성이 생략된 경우에는 캡핑층(CAP) 제거 단계가 생략될 수도 있다.
이후, 수소 주입층 형성 단계(S4)에서는 도 6d에 도시된 바와 같이, 캡핑층(CAP)이 제거된 도펀트층(180)의 후면 위에 수소가 고농도로 함유되는 유전체 재질의 수소 주입층(190)이 형성될 수 있다.
이와 같은 수소 주입층(190)은 수소를 고농도로 함유하고 있어, 이후의 전극 형성 단계(S5)에서 도펀트층(180)과 터널층(160)에 수소를 공급함으로써, 도펀트층(180)과 터널층(160)의 패시베이션 기능을 향상시킬 수 있다.
이때, 수소 주입층(190)의 수소 농도는 수소가 공급되는 도펀트층(180)의 수소 농도보다 높거나 같을 수 있다.
아울러, 도 6d와 같이, 전면 전계부(170)의 전면에 패시베이션막(131)과 반사 방지막(133)을 형성한 상태에서, 반도체 기판(110)의 전면 및 후면 각각에 제1 전극(140)을 형성하기 위한 제1 전극 패이스트(P140)와 제2 전극(150)을 형성하기 위한 제2 전극 패이스트(P150)를 패터닝하여 도포할 수 있다.
이후, 도 5 및 도 6e과 같이, 전극 형성 단계(S5)에서는 반도체 기판(110)을 열처리하여, 제1 전극 패이스트(P140)는 패시베이션막(131)과 반사 방지막(133)을 관통하여 반도체 기판(110)의 전면에 접속되는 제1 전극(140)으로 형성되고, 제2 전극 패이스트(P150)는 수소 주입층(190)과 도펀트층(180)을 관통하여 에미터부(120)에 접속되는 제2 전극(150)으로 형성될 수 있다.
지금까지의 태양 전지 제조 방법에서는 태양 전지의 각 구성 부분을 형성하는 방법을 주로 설명하였지만, 이하에서는 전술한 열처리 단계(S2)의 온도가 유지되거나 상승하는 한번의 연속된 열처리 공정에 대해 구체적으로 설명한다.
도 7은 본 발명의 일례에 따른 태양 전지 제조 방법 중 열처리 단계(S2)에서의 시간에 따른 온도 변화를 설명하기 위한 도이다.
도 7에 도시된 바와 같이, 열처리 단계(S2)는 복수의 열처리 공정이 모여 하나의 열처리 단계(S2)를 구성할 수 있으며, 복수의 열처리 공정이 열처리 단계(S2)의 한 사이클(cycle)을 형성할 수 있다.
즉, 본 발명에 따른 열처리 단계(S2)는 일례로, 제1 열처리 공정(HT1) 내지 제6 열처리 공정(HT6)을 포함할 수 있으며, 도 7에 도시된 바와 같이, 제1 열처리 공정(HT1)부터 제5 열처리 공정(HT5)까지 온도가 하강하지 않고 유지되거나 상승하고, 제6 열처리 공정(HT6)에서 온도가 하강하여, 온도가 변화하는 한번의 연속된 열처리 단계(S2)가 수행될 수 있다.
여기서, 제1 열처리 공정(HT1) 내지 제6 열처리 공정(HT6)은 동일한 확산로 내에서 연속적으로 수행될 수 있다.
구체적으로 도 7에 도시된 바와 같이, 제1 열처리 공정(HT1)에서는 확산로 내의 온도를 제1 온도(K1)를 유지하고, 제2 열처리 공정(HT2)에서는 확산로 내의 온도가 제1 온도(K1)에서 제1 온도(K1)보다 높은 제2 온도(K2)로 상승하고, 제3 열처리 공정(HT3)에서는 제2 온도(K2)를 유지할 수 있다.
이와 같은 제1 열처리 공정(HT1) 내지 제3 열처리 공정(HT3)에서는 전술한 진성 반도체층의 탈수소화 공정(P61)이 수행될 수 있다.
여기서, 제2 열처리 공정 시간(T2)은 제1 열처리 공정 시간(T1) 및 제3 열처리 공정 시간(T3)보다 길고, 제3 열처리 공정 시간(T3)은 제1 열처리 공정 시간(T1)과 동일하거나 더 길 수 있다.
보다 구체적으로, 제1 열처리 공정(HT1)은 확산로 내의 온도를 350℃ ~ 450℃ 사이의 제1 온도(K1)로 제1 열처리 공정 시간(T1)인 5분 ~ 15분간 유지할 수 있고, 제3 열처리 공정(HT3)은 확산로 내의 온도를 500℃ ~ 600℃ 사이의 제2 온도(K2)로 10분 ~ 20분의 범위 내에서 제1 열처리 공정 시간(T1)과 동일하거나 더 길게 유지할 수 있다.
아울러, 제2 열처리 공정(HT2)은 15분 ~ 25분 동안의 범위 내에서 제1 열처리 공정 시간(T1) 및 제3 열처리 공정 시간(T3)보다 긴 제2 열처리 공정 시간(T2)동안 확산로 내의 온도를 제1 온도(K1)에서 제2 온도(K2)로 상승시킬 수 있다.
이와 같은 제1 열처리 공정(HT1) 내지 제3 열처리 공정(HT3)의 온도 및 시간에 따라, 진성 비정질 실리콘층(120A)의 탈수소화 공정(P61)이 최적화되어 진행될 수 있다.
아울러, 제4 열처리 공정(HT4)에서는 확산로 내의 온도가 제2 온도(K2)에서 제2 온도(K2)보다 높은 800℃ ~ 1000℃ 사이의 제3 온도(K3)로 제4 열처리 공정 시간(T4)인 5분 ~ 15분 동안 상승할 수 있다.
이와 같은 제4 열처리 공정(HT4)에 의해 진성 비정질 실리콘층(120A)은 재결정화되면서 진성 다결정 실리콘층(120C)으로 상변화될 수 있다.
아울러, 제5 열처리 공정(HT5)에서 확산로 내의 온도가 800℃ ~ 1000℃ 사이의 제3 온도(K3)로 제5 열처리 공정 시간(T5)인 15분 ~ 30분간 유지되면서, 도펀트층(180)의 제2 도전성 타입의 불순물인 붕소(B)가 재결정화되는 진성 다결정 실리콘층(120C)으로 확산 및 활성화되어, 에미터부(120)가 형성될 수 있으며, 확산로 내에 주입된 POCl3 가스의 제1 도전성 타입의 불순물인 인(P)이 반도체 기판(110)의 전면 내로 확산 및 활성화되면서 전면 전계부(170)가 형성될 수 있다.
즉, 제5 열처리 공정(HT5)에서는 재결정화 공정(P62)이 에미터부 활성화 공정(P63)과 함께 지속적으로 진행될 수 있다.
아울러, 이미 설명한 바와 같이, 본 발명에 따른 태양 전지 제조 공정은 에미터부 활성화 공정(P63)과 전면 전계부 활성화 공정(P52)이 제5 열처리 공정(HT5)에 의해 동시에 수행될 수 있다.
이후, 제6 열처리 공정(HT)에서 제6 열처리 공정 시간(T6) 동안, 확산로 내의 온도를 제3 온도(K3)에서 제1 온도(K1)로 하강시켜, 1회의 열처리 단계(S2)를 완료할 수 있다. 제6 열처리 공정 시간(T6)에 대한 특별한 제약은 없다.
이와 같은 본 발명의 일례에 따른 태양 전지 제조 방법은 제1 도전성 타입의 불순물과 제2 도전성 타입의 불순물 각각을 확산 및 활성화시키기 위해, 통상적으로 적어도 2회 800℃ 이상의 고온 열처리 공정을 수행하는 통상적인 제조 방법과 달리, 1회의 고온 열처리 공정만 수행함으로써, 반도체 기판(110)의 열화를 방지할 수 있어, 태양 전지의 개방 전압(Voc) 및 효율을 보다 향상시킬 수 있다.
아울러, 진성 비정질 실리콘층(120A)이 진성 다결정 실리콘층(120C)으로 재결정화가 이루어지면서 동시에 제2 도전성 타입의 불순물이 확산 및 활성화되므로, 도 3에서 설명한 바와 같이, 에미터부(120)의 도핑 농도가 터널층(160)부터 멀어질수록 증가하도록 형성할 수 있다.
따라서, 본 발명은 제조 공정을 보다 단순화할 수 있으며, 태양 전지의 효율을 보다 향상시킬 수 있다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

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  9. 제1 도전성 타입의 불순물이 함유되는 결정질 실리콘 재질의 반도체 기판 후면에 터널층, 진성 비정질 실리콘층, 상기 제1 도전성 타입과 반대인 제2 도전성 타입의 불순물이 함유된 유전체 재질의 도펀트층을 차례로 형성하는 성막 단계;
    상기 성막 단계 이후, 확산로(furnace) 내에서 온도가 유지되거나 상승하는 한번의 연속된 열처리 공정으로 상기 반도체 기판의 전면에 전면 전계부를 형성하고, 상기 진성 비정질 실리콘층을 진성 다결정 실리콘층으로 재결정화시키고, 상기 재결정화된 진성 다결정 실리콘층에 상기 도펀트층의 제2 도전성 타입의 불순물을 확산 및 활성화시켜 에미터부를 형성하는 열처리 단계; 및
    상기 열처리 단계 이후, 상기 반도체 기판의 전면에 접속되는 제1 전극을 형성하고, 상기 에미터부에 접속되는 제2 전극을 형성하는 전극 형성 단계;를 포함하고,
    상기 에미터부를 형성하는 공정은
    상기 진성 비정질 실리콘층에 함유된 수소를 제거하는 탈수소화 공정;
    상기 진성 비정질 실리콘층을 진성 다결정 실리콘 재질층으로 재결정화시키는 재결정화 공정; 및
    상기 도펀트층에 함유된 상기 제2 도전성 타입의 불순물을 상기 재결정화되는 진성 다결정 실리콘 재질로 확산 및 활성화시키는 에미터부 활성화 공정;을 포함하는 태양 전지 제조 방법.
  10. 제9 항에 있어서,
    상기 성막 단계는 상기 도펀트층의 후면 위에 상기 제2 도전성 타입의 불순물이 함유되지 않은 유전체 재질의 캡핑층을 형성하는 공정을 더 포함하는 태양 전지 제조 방법.
  11. 제10 항에 있어서,
    상기 열처리 단계와 상기 전극 형성 단계 사이에,
    상기 반도체 기판의 후면에 형성된 캡핑층과 상기 열처리 단계 중에 상기 전면 전계부의 전면에 형성되는 산화막을 제거하는 단계;와
    상기 캡핑층이 제거된 상기 도펀트층의 후면 위에, 수소가 함유되는 유전체 재질의 수소 주입층을 형성하는 단계;를 더 포함하는 태양 전지 제조 방법.
  12. 삭제
  13. 제9 항에 있어서,
    상기 전면 전계부를 형성하는 공정은
    상기 반도체 기판의 전면 내부로 상기 제1 도전성 타입의 불순물을 확산 및 활성화시키는 전면 전계부 활성화 공정을 포함하고,
    상기 전면 전계부 활성화 공정은 상기 에미터부 활성화 공정과 함께 수행되는 태양 전지 제조 방법.
  14. 제13 항에 있어서,
    상기 열처리 단계는
    상기 확산로 내의 온도를 제1 온도를 유지하는 제1 열처리 공정;
    상기 제1 온도에서 상기 제1 온도보다 높은 제2 온도로 변화하는 제2 열처리 공정;
    상기 제2 온도를 유지하는 제3 열처리 공정;
    상기 제2 온도에서 상기 제2 온도보다 높은 제3 온도로 변화하는 제4 열처리 공정; 및
    상기 제3 온도를 유지하는 제5 열처리 공정;을 포함하는 태양 전지 제조 방법.
  15. 제14 항에 있어서,
    상기 제1 열처리 공정 내지 상기 제5 열처리 공정은 동일한 확산로 내에서 연속적으로 수행되는 태양 전지 제조 방법.
  16. 제14 항에 있어서,
    상기 제2 열처리 공정 시간은 상기 제1 열처리 공정 시간 및 상기 제3 열처리 공정 시간보다 길고,
    상기 제3 열처리 공정 시간은 상기 제1 열처리 공정 시간과 동일하거나 더 긴 태양 전지 제조 방법.
  17. 제16 항에 있어서,
    상기 제1 열처리 공정은 상기 확산로 내의 온도를 350℃ ~ 450℃ 사이의 제1 온도로 5분 ~ 15분간 유지하는 태양 전지 제조 방법.
  18. 제16 항에 있어서,
    상기 제3 열처리 공정은 상기 확산로 내의 온도를 500℃ ~ 600℃ 사이의 제2 온도로 10분 ~ 20분간 유지하는 태양 전지 제조 방법.
  19. 제16 항에 있어서,
    상기 제2 열처리 공정은 15분 ~ 25분 동안 상기 확산로 내의 온도를 상기 제1 온도에서 상기 제2 온도로 상승시키는 태양 전지 제조 방법.
  20. 제16 항에 있어서,
    상기 제5 열처리 공정은 상기 확산로 내의 온도를 800℃ ~ 1000℃ 사이의 제3 온도로 15분 ~ 30분간 유지하는 태양 전지 제조 방법.
  21. 제16 항에 있어서,
    상기 제4 열처리 공정은 5분 ~ 15분 동안 상기 확산로 내의 온도를 상기 제2 온도에서 상기 제3 온도로 상승시키는 태양 전지 제조 방법.
  22. 제14 항에 있어서,
    상기 탈수소화 공정은 상기 제1 열처리 공정 내지 상기 제3 열처리 공정에 의해 수행되는 태양 전지 제조 방법.
  23. 제14 항에 있어서,
    상기 재결정화 공정은 상기 제4 열처리 공정에 의해 수행되는 태양 전지 제조 방법.
  24. 제14 항에 있어서,
    상기 에미터부 활성화 공정과 상기 전면 전계부 활성화 공정은 상기 제5 열처리 공정에 의해 수행되는 태양 전지 제조 방법.
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