WO2017208729A1 - 光起電力素子およびその製造方法 - Google Patents

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WO2017208729A1
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thin film
type
crystalline thin
layers
layer
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PCT/JP2017/017339
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達郎 綿引
裕美子 小林
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三菱電機株式会社
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
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    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Definitions

  • the present invention relates to a photovoltaic device and a manufacturing method thereof.
  • Crystalline silicon solar cells use single crystal silicon or polycrystalline silicon, and those using a single crystal substrate in particular have high conversion efficiency.
  • passivation technology is widely applied to improve the open circuit voltage. Specifically, a very thin oxide film is formed on the substrate surface, and a silicon doped layer is formed thereon. This thin oxide film functions as a tunnel oxide layer. Minority carriers are driven back by the band barrier formed by the tunnel oxide layer and the electric field effect of the doped layer. Thereby, recombination of minority carriers is suppressed. A high open circuit voltage exceeding 700 mV can be obtained by the passivation technique. On the other hand, since majority carriers can be transported smoothly by the tunnel effect, an increase in series resistance due to the tunnel oxide layer can be avoided. From the above, it is possible to achieve both a high open-circuit voltage and a fill factor by the passivation technique.
  • Non-Patent Document 1 After a tunnel oxide layer / phosphorus-doped silicon layer is formed on the back surface of an n-type silicon substrate, heat treatment is performed at a temperature higher than 600 ° C. and lower than 1000 ° C. Thereafter, a back electrode is formed on the entire surface directly on the phosphorus-doped silicon layer.
  • Ag plating is performed after thermally depositing a seed layer of Ti / Pd / Ag.
  • a transparent conductive film and a comb-shaped electrode on the transparent conductive film are provided on the tunnel oxide layer / semiconductor layer.
  • the transparent conductive film functions as a protective film that protects the doped layer from electrode formation damage. Further, since the transparent conductive film has conductivity, there is an advantage that it is not necessary to provide an opening for providing a contact between the electrode and the semiconductor layer, unlike the case where an insulating layer is used as a protective film.
  • thin film semiconductor layers and insulating films are alternately formed at a low temperature.
  • a doped layer and a passivation film are formed thereon.
  • an electrode is formed by, for example, a screen printing method. Specifically, screen printing using a silver paste and firing of the printed silver paste are performed.
  • an electrode for collecting photocurrent is formed on a doped layer that forms a tunnel junction together with a tunnel oxide layer by using an evaporation method and a plating method.
  • the electrode is preferably formed using a printing method using a silver paste as in the method of Patent Document 2.
  • an electrode having highly reliable contact properties and low resistance can be formed by performing a high-temperature baking process.
  • characteristic deterioration of the tunnel junction layer may occur due to thermal damage or silver erosion caused by the firing process.
  • the characteristic deterioration due to firing can occur not only when the firing electrode is used on the tunnel junction layer side but also when the firing electrode is used only on the surface opposite to the tunnel junction layer. That is, the structure of the tunnel oxide layer / dope layer may be deteriorated by a high temperature process during firing.
  • the characteristic degradation occurs due to the electrode breaking through the doped layer of 100 nm or less by the fire-through and eroding the substrate.
  • a method of lowering the firing temperature and using a silver paste that can be sintered at a low temperature is conceivable. However, this method leads to an increase in electrical resistance and deterioration in electrical contactability.
  • Another problem is that physical damage due to friction during electrode printing damages the dope layer.
  • the influence of recombination in the doped layer cannot be suppressed from reaching the substrate interface, which can lead to a rapid deterioration of characteristics.
  • a transparent conductive film is provided between the doped layer and the electrode.
  • a baked electrode erodes to a board
  • the transparent conductive film has a high carrier concentration and therefore easily absorbs light. Therefore, current loss increases.
  • the transparent conductive film has poor heat resistance, the electrical characteristics or structure is likely to deteriorate during firing. This limits the process temperature. Therefore, it may not always be possible to select a simple and mass-productive and reliable process.
  • the step of alternately forming the thin film semiconductor layer and the insulating film is performed at a low temperature. For this reason, the activation rate of the dopant in a thin film semiconductor layer is low, and its electric field effect is weak. Therefore, the obtained passivation effect is weakened. Further, since the film formation is performed at a low temperature, a large amount of hydrogen is contained or a large strain is included. For this reason, when heat treatment at about 800 ° C. is performed for firing the electrode, the film is likely to peel off due to desorption of hydrogen sandwiched between layers or release of strain. The film peeling may disturb the structure for obtaining a high passivation effect.
  • the present invention has been made to solve the above-described problems, and an object of the present invention is to provide a photovoltaic element capable of obtaining a high passivation effect more reliably and a method for manufacturing the photovoltaic element.
  • the photovoltaic element of the present invention has a semiconductor substrate, a laminated structure, and a protective film.
  • the semiconductor substrate has one of a first conductivity type and a second conductivity type opposite to the first conductivity type.
  • the stacked structure has a plurality of tunnel oxide layers and a plurality of crystalline thin film semiconductor layers provided alternately on a semiconductor substrate.
  • the protective film is provided on the laminated structure and is made of a dielectric.
  • the plurality of tunnel oxide layers are composed of first to nth tunnel oxide layers arranged in order on the semiconductor substrate.
  • the first tunnel oxide layer is in contact with the semiconductor substrate and has a barrier against minority carriers of the semiconductor substrate.
  • Each of the plurality of crystalline thin film semiconductor layers has the first conductivity type.
  • the plurality of crystalline thin film semiconductor layers are composed of first to nth crystalline thin film semiconductor layers arranged in order on a semiconductor substrate.
  • Each of the plurality of crystalline thin film semiconductor layers has an average hydrogen content of 1 atomic% or less in a thickness range of 50% or more, and a crystallization ratio of 50% or more.
  • the method for manufacturing a photovoltaic device includes the following steps.
  • a structure is formed.
  • a protective film made of a dielectric is formed on the laminated structure.
  • the plurality of tunnel oxide layers are composed of first to nth tunnel oxide layers arranged in order on the semiconductor substrate.
  • the first tunnel oxide layer is in contact with the semiconductor substrate and has a barrier against minority carriers of the semiconductor substrate.
  • Each of the plurality of crystalline thin film semiconductor layers has the first conductivity type.
  • the plurality of crystalline thin film semiconductor layers are composed of first to nth crystalline thin film semiconductor layers arranged in order on a semiconductor substrate.
  • Each of the first to nth crystalline thin film semiconductor layers has a first to nth impurity concentration. Of the first to nth impurity concentrations, the first impurity concentration is lower than any other impurity concentration.
  • the step of forming the stacked structure includes the step of sequentially forming the first to nth crystalline thin film semiconductor layers, and the step of forming each of the first to nth crystalline thin film semiconductor layers includes the second to The temperature used in each step of forming the nth crystalline thin film semiconductor layer is lower than the temperature used in the step of forming the first crystalline thin film semiconductor layer.
  • the method for manufacturing a photovoltaic device includes the following steps.
  • a structure is formed.
  • a protective film made of a dielectric is formed on the laminated structure.
  • the plurality of tunnel oxide layers are composed of first to nth tunnel oxide layers arranged in order on the semiconductor substrate.
  • the first tunnel oxide layer is in contact with the semiconductor substrate and has a barrier against minority carriers of the semiconductor substrate.
  • Each of the plurality of crystalline thin film semiconductor layers has the first conductivity type.
  • the plurality of crystalline thin film semiconductor layers are composed of first to nth crystalline thin film semiconductor layers arranged in order on a semiconductor substrate.
  • Each of the first to nth crystalline thin film semiconductor layers has a first to nth impurity concentration.
  • each of the kth (n ⁇ k ⁇ 2) impurity concentrations is higher than the k ⁇ 1th impurity concentration.
  • the step of forming the stacked structure includes a step of sequentially forming first to nth crystalline thin film semiconductor layers.
  • the temperature used in each of the steps of forming the kth (n ⁇ k ⁇ 2) crystalline thin film semiconductor layer is k ⁇ It is lower than the temperature used in the step of forming one crystalline thin film semiconductor layer.
  • each of the crystalline thin film semiconductor layers has an average hydrogen content of 1 atomic% or less in a thickness range of 50% or more. Thereby, film peeling due to desorption of hydrogen can be suppressed in the heat treatment step and the baking step in the production of the photovoltaic element.
  • each of the crystalline thin film semiconductor layers has a crystallization rate of 50% or more. This reduces strain relief due to heat. Therefore, film peeling can be more reliably suppressed. Furthermore, since the crystallization rate is high, the dopant in the crystalline thin film semiconductor layer is sufficiently activated.
  • the crystal-based thin film semiconductor layer exhibits a strong electric field effect on the tunnel oxide layer, thereby obtaining a high passivation effect.
  • the open-circuit voltage can be increased by a high passivation effect.
  • the structure for obtaining a high passivation effect is appropriately maintained by suppressing film peeling. From the above, a high passivation effect can be obtained more reliably. Thereby, a high open circuit voltage can be obtained more reliably.
  • the temperature used in each of the steps of forming the second to nth crystalline thin film semiconductor layers is the same as that of the first crystalline thin film semiconductor layer. It is lower than the temperature used in the forming step. This suppresses thermal degradation of the first crystalline thin film semiconductor layer that may occur when the second to nth crystalline thin film semiconductor layers are formed. Therefore, the performance of the photovoltaic element can be improved.
  • the temperature used in each of the steps of forming the kth (n ⁇ k ⁇ 2) crystalline thin film semiconductor layer is k ⁇ 1.
  • the temperature is lower than the temperature used in the step of forming the crystalline thin film semiconductor layer.
  • a solar cell 201 (photovoltaic element) of the present embodiment includes an n-type single crystal silicon substrate 100 (semiconductor substrate), a stacked structure ST, and a p-type impurity diffusion layer 103 (emitter layer). ), A protective film 107, a light receiving surface side dielectric layer 108, an antireflection film 109, a light receiving surface electrode 110, and a back electrode 111.
  • first to n-th tunnel oxide layers 104a to 104f may be collectively referred to as “tunnel oxide layers 104”
  • the n-type crystal thin film silicon layers 106a to 106f may be referred to as “n-type crystal thin films”.
  • silicon layer 106 sometimes collectively referred to as “silicon layer 106”.
  • the plurality of tunnel oxide layers 104 and the plurality of n-type crystal thin film silicon layers 106 are alternately provided n times on the back surface 100 ⁇ / b> B of the n-type single crystal silicon substrate 100.
  • the first to nth tunnel oxide layers 104a to 104f are sequentially positioned on the n-type single crystal silicon substrate 100.
  • First tunnel oxide layer 104 a is in contact with n-type single crystal silicon substrate 100.
  • the first tunnel oxide layer 104 a has a barrier against minority carriers of the n-type single crystal silicon substrate 100.
  • the first to n-th n-type crystal thin film silicon layers 106 a to 106 f are sequentially located on the n-type single crystal silicon substrate 100.
  • Each of the plurality of n-type crystalline thin film silicon layers 106 has an average hydrogen content of 1 atomic% or less in a thickness range of 50% or more.
  • Each of the plurality of n-type crystalline thin film silicon layers 106 has a crystallization rate of 50% or more.
  • Each of the first to n-th n-type crystalline thin film silicon layers 106a to 106f has a first to n-th impurity concentration as a dopant concentration.
  • the first impurity concentration is lower than any other impurity concentration.
  • each of the kth (n ⁇ k ⁇ 2) impurity concentrations of the first to nth impurity concentrations is higher than the k ⁇ 1th impurity concentration.
  • the first impurity concentration is 1 atomic% or less.
  • each of the first to nth n-type crystalline thin film silicon layers 106a to 106f contains phosphorus atoms as dopants.
  • the protective film 107 is provided on the stacked structure ST.
  • the protective film 107 is made of a dielectric material.
  • the p-type impurity diffusion layer 103 is provided on the light receiving surface 100A of the n-type single crystal silicon substrate 100.
  • the light-receiving surface side dielectric layer 108 is provided on the p-type impurity diffusion layer 103.
  • the antireflection film 109 is provided on the p-type impurity diffusion layer 103 through the light receiving surface side dielectric layer 108.
  • the light receiving surface electrode 110 penetrates the antireflection film 109 and the light receiving surface side dielectric layer 108 and reaches the p-type impurity diffusion layer 103. As a result, the light-receiving surface electrode 110 is electrically connected to the p-type impurity diffusion layer 103.
  • the light receiving surface electrode 110 may include a grid electrode and a bus electrode (not shown).
  • the back electrode 111 penetrates the protective film 107 and reaches the laminated structure ST. Thereby, the back surface electrode 111 is electrically connected to the laminated structure ST.
  • the back electrode 111 may include a grid electrode and a bus electrode (not shown).
  • a p-type impurity diffusion layer 103 is formed on the light-receiving surface 100A of the n-type single crystal silicon substrate 100 (FIG. 2: Step S100).
  • the stacked structure ST is formed on the back surface 100B of the n-type single crystal silicon substrate 100.
  • the step of forming the stacked structure ST includes the step of sequentially forming the first to n-th tunnel oxide layers 104a to 104f (FIG. 2: step S110) and the first to n-th n-type crystal thin film silicon layers 106a. To 106f in order (FIG. 2: Step S120). Steps S110 and S120 are performed alternately. More specifically, in each of the n cycles, step S110 is performed, and then step S120 is performed.
  • an n-type amorphous thin film silicon layer that will be changed into one n-type crystalline thin film silicon layer 106 is formed (FIG. 2: step S121).
  • the n-type amorphous thin film silicon layer contains a dopant for imparting n-type.
  • the n-type amorphous thin film silicon layer contains hydrogen atoms used in the deposition process.
  • a crystallization process of the n-type amorphous thin film silicon layer is performed by heat treatment (FIG. 2: Step S122). By this crystallization, part or all of the n-type amorphous thin film silicon layer is crystallized.
  • the n-type amorphous thin film silicon layer changes to the n-type crystalline thin film silicon layer 106.
  • the dopant is activated.
  • some of the hydrogen atoms in the n-type amorphous thin film silicon layer are desorbed.
  • the temperature of this heat treatment corresponds to the temperature used for forming the n-type crystalline thin film silicon layer 106.
  • the temperature used in the process of forming the n-type crystal thin film silicon layers 106a to 106f does not need to be the same temperature and can be adjusted for each process.
  • the first impurity concentration of the first to n-th impurity concentrations is lower than any other impurity concentration.
  • the steps of forming each of the first to nth n-type crystal thin film silicon layers 106a to 106f each of the steps of forming the second to nth crystal thin film silicon layers 106b to 106f.
  • the temperature used is lower than the temperature used in the step of forming the first n-type crystal thin film silicon layer 106a.
  • the step of forming the first to nth n-type crystalline thin film silicon layers 106a to 106f includes each of the kth (n ⁇ k ⁇ 2) impurity concentrations of the first to nth impurity concentrations. Is higher than the k-1th impurity concentration. Further, of the steps of forming each of the first to nth n-type crystal thin film silicon layers 106a to 106f, the step of forming the k-th (n ⁇ k ⁇ 2) n-type crystal thin film silicon layer 106. The temperature used in each is lower than the temperature used in the step of forming the (k ⁇ 1) th n-type crystalline thin film silicon layer 106.
  • the protective film 107 is formed thereon (FIG. 2: Step S130).
  • the light-receiving surface side dielectric layer 108 and the antireflection film 109 are formed on the p-type impurity diffusion layer 103 (FIG. 2: Step S140).
  • the light receiving surface electrode 110 and the back surface electrode 111 are printed (FIG. 2: Step S150).
  • the light-receiving surface electrode 110 and the back surface electrode 111 are baked (FIG. 2: Step S160).
  • the light-receiving surface electrode 110 passes through the antireflection film 109 and the light-receiving surface-side dielectric layer 108 and reaches the p-type impurity diffusion layer 103.
  • the back electrode 111 penetrates the protective film 107 and reaches the stacked structure ST.
  • the solar cell 201 is manufactured.
  • an n-type single crystal silicon substrate 100 is prepared.
  • the n-type single crystal silicon substrate 100 is manufactured by cutting and slicing a silicon ingot using a mechanical cutting method such as a wire saw. Immediately after mechanical cutting, contamination or damage remains on the surface. Therefore, the surface is etched by a wet etching process using an alkaline solution such as a sodium hydroxide solution. More preferably, during this etching, a minute uneven structure (not shown) called a texture structure is formed on the surface. An alkaline solution and an additive are used for forming the texture structure.
  • the light incident on the n-type single crystal silicon substrate 100 is multiple-reflected on the surface, thereby reducing the reflection loss of light.
  • an increase in light absorption due to an increase in optical path length is expected to improve short circuit current.
  • etching deposits due to organic matter or metal contamination on the surface of the n-type single crystal silicon substrate 100 are removed by cleaning. For example, RCA cleaning, SPM (Surfuric Acid Peroxide Mixture) cleaning, or HPM (Hydrochloric Acid Hydroxide Mixture) is performed.
  • RCA cleaning SPM (Surfuric Acid Peroxide Mixture) cleaning
  • HPM Hydrophilic Acid Hydroxide Mixture
  • step S100 p-type impurity diffusion layer 103 is formed on light receiving surface 100A of n-type single crystal silicon substrate 100.
  • a boron-doped silicon glass (Boron Silicate Glass: BSG) film 101 impurity diffusion source
  • the BSG film 101 can be formed by an atmospheric pressure chemical deposition (APCVD) method using B 2 H 6 .
  • BSG film 101 is formed on light receiving surface 100 ⁇ / b> A of n-type single crystal silicon substrate 100.
  • BSG slightly wraps around back surface 100B and end surface of n-type single crystal silicon substrate 100.
  • the BSG film 101 after the BSG film 101 is deposited, it is preferable to remove unnecessary portions deposited by wraparound. For this removal, for example, about 0.5 to 1.0% hydrofluoric acid can be used. Further, it is preferable to form a non-doped silicon glass (NSG) film 102 (cap layer) as a dielectric film on the BSG film 101. Since the NSG film 102 functions as a cap layer, boron in the BSG film 101 is prevented from being released into the gas phase. For this reason, boron can be diffused efficiently.
  • NSG non-doped silicon glass
  • the NSG film 102 also functions as a dopant diffusion barrier layer during the heat treatment of the n-type crystalline thin film silicon layer 106 that will be formed on the back surface 100B of the n-type single crystal silicon substrate 100 later.
  • the film thicknesses of the BSG film 101 and the NSG film 102 are, for example, 30 nm or more and less than 150 nm and 100 nm or more and less than 500 nm. If these film thicknesses are too thin, they cannot fulfill their roles, and if they are too thick, their formation and removal becomes difficult.
  • the sheet resistance of the formed p-type impurity diffusion layer 103 is preferably, for example, 50 ⁇ / ⁇ or more and less than 150 ⁇ / ⁇ .
  • the sheet resistance is determined in consideration of recombination of minority carriers in the p-type impurity diffusion layer 103, light absorption, and contact resistance with the light-receiving surface electrode 110.
  • the BSG film is formed not only on the light receiving surface 100A but also on the back surface 100B.
  • a barrier layer (not shown) made of a thermal oxide film or a nitride film is formed on the BSG film 101 on the light receiving surface 100A
  • the BSG film on the back surface 100B is removed with hydrofluoric acid.
  • the BSG film on the back surface 100B is removed on one side with a treating agent such as hydrofluoric acid or sodium hydroxide.
  • the nitride film can be formed by, for example, a plasma CVD method using silane gas and nitrogen gas or ammonia gas.
  • these barrier layers also function as barrier layers during the subsequent dopant activation heat treatment, they are preferably formed with a thickness of 50 nm or more.
  • the p-type impurity diffusion layer 103 may be formed by an ion implantation method instead of using an impurity diffusion source such as the BSG film 101. Specifically, even if the p-type impurity diffusion layer 103 is formed by implanting boron onto the light-receiving surface 100A of the n-type single crystal silicon substrate 100 by ion implantation and then performing thermal diffusion in a diffusion furnace. Good.
  • the stacked structure ST (FIG. 1) is formed by repeating the set of steps S110 and S120 (FIG. 2) n times. This process will be described below.
  • first tunnel oxide layer 104a is formed on back surface 100B of n-type single crystal silicon substrate 100 in the first step S110 (FIG. 2). If only the formation of a tunnel junction is considered, various dielectric films such as a silicon oxide film or an aluminum oxide film can be used. However, in order to obtain a sufficient passivation effect, the tunnel oxide layer 104 a needs to have a barrier against minority carriers of the n-type single crystal silicon substrate 100. Since the n-type single crystal silicon substrate 100 is used in this embodiment mode, minority carriers in the semiconductor substrate are holes. Therefore, the tunnel oxide layer 104 a needs to have a barrier against holes in the n-type single crystal silicon substrate 100.
  • the material of the tunnel oxide layer 104a needs to be a dielectric material that forms a barrier in the valence band on the back surface 100B of the n-type single crystal silicon substrate 100.
  • a silicon oxide film is used as the tunnel oxide layer 104a in this embodiment.
  • the material of the tunnel oxide layer needs to be a dielectric material that forms a barrier in the conduction band on the back surface of the semiconductor substrate.
  • the height of the barrier is preferably 0.2 eV or more, more preferably 0.5 eV or more. If the barrier is too low, the minority carrier passivation effect of the tunnel oxide layer is significantly reduced.
  • the silicon oxide film for example, immersion in ozone water is performed.
  • the film thickness of the silicon oxide film is controlled by the ozone concentration and the immersion time.
  • Other methods include thermal oxidation, nitric acid oxidation, plasma enhanced chemical vapor deposition (PECVD) method, atomic layer deposition (ALD) method, or UV / ozone irradiation method. be able to.
  • the film thickness of the first tunnel oxide layer 104a is, for example, not less than 0.5 nm and less than 5 nm. If the film thickness is too small, not only majority carriers but also minority carriers pass through the first tunnel oxide layer 104a, so that recombination increases. Therefore, the open circuit voltage is lowered.
  • the film thickness is too large, tunnel transport of majority carriers is hindered, resulting in an increase in series resistance. Therefore, the electrical characteristics are deteriorated.
  • an oxide film that has already been formed due to heat treatment or the like is formed before the formation of the first tunnel oxide layer 104a. Alternatively, it may be removed in advance using hydrofluoric acid or the like.
  • step S121 and subsequent step S122 are performed as the first step S120 (FIG. 2).
  • a first n-type amorphous thin film silicon layer 105a is formed on first tunnel oxide layer 104a.
  • a deposition method using a source gas containing hydrogen atoms is used.
  • a chemical vapor deposition method such as a PECVD method using SiH 4 is used. Therefore, the formed first n-type amorphous thin film silicon layer 105a contains hydrogen, and the concentration thereof is, for example, about 10 atomic%.
  • the impurity added to impart the n-type, that is, the donor, is preferably phosphorus. Phosphorus can be added by using PH 3 as a doping gas.
  • the thickness of the first n-type amorphous thin film silicon layer 105a is preferably 5 nm or more and less than 50 nm, more preferably 5 nm or more and 20 nm or less. If the film thickness of the first n-type amorphous thin film silicon layer 105a is too small, the film thickness of the first n-type crystalline thin film silicon layer 106a obtained by crystallization of the first n-type amorphous thin film silicon layer 105a will be too small.
  • the electric field effect is weakened, the electrical resistance at the tunnel junction is increased, and the minority carrier repulsion effect is reduced. Therefore, the characteristics are deteriorated.
  • the film thickness is too large, the thermal strain increases, so that the film easily peels off.
  • power generation efficiency is reduced.
  • step S122 the first n-type crystalline thin film silicon layer is crystallized by crystallization of a part or the whole of the first n-type amorphous thin film silicon layer 105a.
  • 106a is formed.
  • Crystallization is performed by heat treatment.
  • the n-type single crystal silicon substrate 100 is introduced into a diffusion furnace, the temperature of the n-type single crystal silicon substrate 100 is raised to the heat treatment temperature while flowing nitrogen gas, and this heat treatment temperature is maintained for a certain time.
  • this heat treatment activates the n-type dopant in the first n-type amorphous thin film silicon layer 105a, thereby reducing the sheet resistance.
  • the concentration of impurities contained in the first n-type amorphous thin film silicon layer 105a is preferably 1 atomic% or less. If the impurity concentration is too high, impurities may penetrate through the first tunnel oxide layer 104a and diffuse to reach the silicon substrate in a large amount. As a result, the passivation effect is deteriorated.
  • the first n-type crystalline thin film silicon layer 106a Compared to the first n-type amorphous thin film silicon layer 105a, the first n-type crystalline thin film silicon layer 106a has a higher activation rate of the n-type dopant and a stronger electric field effect. Therefore, a sufficient repulsion effect of minority carriers is expected for the first tunnel oxide layer 104a and the n-type single crystal silicon substrate 100.
  • FIG. 26 shows the result of measuring the potential open-circuit voltage (Implemented Open Circuit Voltage) (so-called Implied V OC ) in order to evaluate the carrier repulsion effect. As the activation rate of the n-type dopant increases, the sheet resistance of the n-type crystalline thin film silicon layer decreases.
  • Implied V OC Implied V OC
  • the Implied V OC tends to be somewhat higher in the region where the sheet resistance is less than about 2000 ⁇ / ⁇ , and becomes almost constant in the region from about 500 ⁇ / ⁇ to about 300 ⁇ / ⁇ after starting to saturate at about 500 ⁇ / ⁇ . It was seen.
  • the crystallization rate was 50% or more in the former region, and the crystallization rate was 80% or more in the latter region. Therefore, the crystallization rate of the first n-type crystalline thin film silicon layer 106a is 50% or more, and preferably 80% or more.
  • the crystallization rate here can be measured by, for example, a Raman scattering spectrum method.
  • the optimum heat treatment temperature for crystallizing an amorphous thin film silicon layer doped with phosphorus as a dopant depends on both the phosphorus concentration and the film thickness. However, in the film thickness range of 5 nm to 50 nm, the optimum heat treatment temperature is mainly determined by the phosphorus concentration.
  • the heat treatment temperature of the first n-type amorphous thin film silicon layer 105a is preferably 400 ° C. or higher and lower than 900 ° C. If the heat treatment temperature is too low, the crystallization of the first n-type amorphous thin film silicon layer 105a is not sufficiently promoted. For this reason, a back surface field effect falls and, therefore, a high passivation effect cannot be obtained. In addition, since the electrical resistance is not sufficiently reduced, transportation of majority carriers may be hindered. When the heat treatment temperature exceeds 400 ° C., hydrogen begins to be desorbed from the first n-type amorphous thin film silicon layer 105a, and the crystallization is promoted.
  • the passivation effect starts to decrease remarkably regardless of the phosphorus concentration, leading to a decrease in open circuit voltage.
  • the n-type dopant in the first n-type amorphous thin film silicon layer 105a diffuses through the first tunnel oxide layer 104a to the n-type single crystal silicon substrate 100 by high-temperature heat treatment, This is because the structural breakdown of the first tunnel oxide layer 104a or the field effect of the first n-type crystal thin film silicon layer 106a is reduced.
  • the first n-type crystalline thin film silicon layer 106a will be blocked later by the second tunnel oxide layer 104b and the second n-type amorphous thin film silicon layer 105b (FIG. 8). .
  • the first n-type crystal thin film silicon layer 106a contains excessive hydrogen, the heat during crystallization and baking performed after the formation of the first n-type crystal thin film silicon layer 106a A large amount of hydrogen desorbs rapidly. At that time, the first n-type crystalline thin film silicon layer 106a can be peeled off. For this reason, the concentration of hydrogen contained on average in the first n-type crystal thin film silicon layer 106a needs to be sufficiently low.
  • the hydrogen concentration at the interface provides the advantage that dangling bonds are terminated more sufficiently and the passivation effect is enhanced.
  • the minimum treatment temperature at which no film peeling occurred was found, and the hydrogen concentration in the film when the treatment temperature was used was evaluated by secondary ion mass spectrometry.
  • the first n-type amorphous thin film silicon layer 105a (FIG. 6) immediately after film formation contained 10 to 20% hydrogen.
  • the temperature of the heat treatment for forming the first n-type crystal thin film silicon layer 106a is It is desirable that it be as high as possible.
  • the hydrogen concentration contained in the first n-type crystalline thin film silicon layer 106a on average is , Preferably it is 1 atomic% or less, More preferably, it is 0.1% or less.
  • the n-type crystal thin film silicon layer 106 other than the first n-type crystal thin film silicon layer 106a is 1 atomic% or less.
  • a second tunnel oxide layer 104b is formed on the first n-type crystalline thin film silicon layer 106a.
  • the formation method and film thickness may be the same as those of the first n-type crystal thin film silicon layer 106a.
  • the second step S120 (FIG. 2) is performed. Specifically, first, the second n-type amorphous thin film silicon layer 105b is formed on the second tunnel oxide layer 104b in the second step S121 (FIG. 2).
  • the formation method and the film thickness may be substantially the same as the case of the first n-type amorphous thin film silicon layer 105a, but the concentration of the n-type dopant in the second n-type amorphous thin film silicon layer 105b is The concentration of the n-type dopant in the already formed first n-type amorphous thin film silicon layer 105a is preferably higher.
  • the second n-type crystal is obtained by crystallizing a part or the whole of second n-type amorphous thin film silicon layer 105b in the second step S122 (FIG. 2).
  • the system thin film silicon layer 106b is formed.
  • crystallization is performed by heat treatment, and the n-type dopant is activated at that time.
  • the crystallization rate of the second n-type crystalline thin film silicon layer 106b is preferably 50% or more, more preferably 80% or more, like the first n-type crystalline thin film silicon layer 106a. The same applies to the other n-type crystal thin film silicon layers 106.
  • the excess heat will excessively promote the diffusion of phosphorus as a dopant.
  • the This may cause thermal degradation such as phosphorus segregating in the vicinity of the interface with the tunnel oxide layer 104, or generation of defects due to diffusion of phosphorus into the tunnel oxide layer 104.
  • the first n-type crystal thin film silicon layer 106a is closer to the n-type single crystal silicon substrate 100 than the other n-type crystal thin film silicon layers 106, so that the thermal deterioration due to the above-described excess heat becomes large. Cheap.
  • the heat treatment temperature of the second n-type amorphous thin film silicon layer 105b is set to It must be lower than the heat treatment temperature of one n-type amorphous thin film silicon layer 105a.
  • the heat treatment temperature is simply lowered, crystallization of the second n-type amorphous thin film silicon layer 105b may be insufficient.
  • the film since a large amount of hydrogen remains in the second n-type crystalline thin film silicon layer 106b, there is a possibility that the film may be peeled off due to rapid hydrogen desorption in a subsequent heat treatment process or baking process.
  • the concentration of the n-type dopant in the second n-type amorphous thin film silicon layer 105b is higher than the concentration of the n-type dopant in the already formed first n-type amorphous thin film silicon layer 105a.
  • the optimum heat treatment temperature necessary for crystallization is mainly determined by the phosphorus concentration, and the higher the phosphorus concentration, the lower the optimum heat treatment temperature. Therefore, the optimum heat treatment temperature for the second n-type amorphous thin film silicon layer 105b having a higher phosphorus concentration is lower than that for the first n-type amorphous thin film silicon layer 105a.
  • the heat treatment temperature of the second n-type amorphous thin film silicon layer 105b is reduced without causing a significant decrease in crystallinity. Can be lowered. That is, a high degree of crystallinity can be obtained while suppressing thermal damage.
  • the set of steps S110 and S120 is further repeated.
  • the third to sixth tunnel oxide layers 104c to 104f and the third to sixth n-type crystal thin film silicon layers 106c to 106f are alternately formed. Therefore, the set of steps S110 and S120 is performed a total of six times.
  • six sets of tunnel oxide layers 104 and n-type crystalline thin film silicon layers 106 are formed. That is, the entire stacked structure ST is formed.
  • n is not limited to 6, and may be 2 or more.
  • n-type crystal thin film silicon layer 106 By making the phosphorus concentration of the k-th (n ⁇ k ⁇ 2) n-type crystal thin film silicon layer 106 higher than the phosphorus concentration of the k-1 th n-type crystal thin film silicon layer 106, The heat treatment temperature can be lowered without a lack of crystallinity. Thereby, thermal deterioration can be suppressed.
  • the activated donor concentration in the k-th n-type crystalline thin film silicon layer 106 is set higher than the activated donor concentration in the k-th n-type crystalline thin-film silicon layer.
  • the potential for holes in the stacked n-type crystal thin film silicon layer 106 increases. Therefore, minority carriers generated by absorbing light in the n-type crystalline thin film silicon layer 106 are pulled toward the n-type single crystal silicon substrate 100 by an electric field due to a potential gradient. Therefore, this minority carrier can also contribute to power generation. Therefore, power generation efficiency can be increased.
  • the sheet resistance of each of the plurality of n-type crystal thin film silicon layers 106 depends on the film thickness in addition to the phosphorus concentration. Therefore, the above-described relationship of the phosphorus concentration between the plurality of n-type crystal thin film silicon layers 106 need not be directly reflected in the relationship of the sheet resistance.
  • BSG film 101 and NSG film 102 (FIG. 10) formed on light receiving surface 100A of n-type single crystal silicon substrate 100 are completely removed using hydrofluoric acid.
  • this process may be performed before any of the crystallization process (step S122 (FIG. 2)) performed n times.
  • step S122 (FIG. 2)
  • boron does not diffuse into the atmosphere from the BSG film 101 as the p-type impurity diffusion source during the heat treatment for crystallization. Therefore, it is possible to prevent boron atoms from attaching and diffusing to the n-type crystalline thin film silicon layer 106 formed in the crystallization process.
  • the n-type dopant diffused from the n-type crystalline thin film silicon layer 106 into the atmosphere is p.
  • the removal of the BSG film 101 and the NSG film 102 is preferably performed after the last crystallization process (step S122 (FIG. 2)). Even if the BSG film 101 is present in the crystallization step, if it is covered with the NSG film 102 as the cap layer, the diffusion of boron from the BSG film 101 into the atmosphere is substantially prevented.
  • step S130 (FIG. 2), protective film 107 is formed on back surface 100B of n-type single crystal silicon substrate 100 via stacked structure ST.
  • the protective film 107 is formed on the n-type crystal thin film silicon layer 106f (nth n-type crystal thin film silicon layer).
  • the material of the protective film 107 is, for example, silicon nitride, silicon oxide, silicon nitride oxide, amorphous silicon, or microcrystalline silicon.
  • the protective film 107 may have a stacked structure of a plurality of films.
  • the protective film 107 preferably has a hardness higher than that of the n-type crystalline thin film silicon layer 106.
  • the hydrogen concentration in the protective film 107 is preferably higher than the average hydrogen concentration in any n-type crystal thin film silicon layer 106. If the protective film 107 contains sufficient hydrogen, dang present at the interface between the n-type crystalline thin film silicon layer 106 or the n-type single crystal silicon substrate 100 and the tunnel oxide layer 104 during heat treatment and electrode firing. The ring bond is sufficiently terminated by hydrogen diffusing from the protective film 107. Thereby, the passivation effect by laminated structure ST improves.
  • the thickness of the protective film 107 is preferably 5 nm or more and less than 200 nm. If the film thickness is too small, the electrode penetrates the laminated structure ST and easily erodes the n-type crystalline thin film silicon layer 106 during subsequent electrode firing. In addition, the above-described supply of hydrogen from the protective film 107 tends to be insufficient. On the other hand, if the film thickness is too large, it becomes difficult for the electrode to come into contact with the n-type crystalline thin film silicon layer 106e of the laminated structure ST even after subsequent electrode firing. As a result, the contact resistance of the electrode increases.
  • step S140 light receiving surface side dielectric layer 108 and antireflection film 109 are formed on light receiving surface 100A of n type single crystal silicon substrate 100 via p type impurity diffusion layer 103. It is formed in order. In other words, the light-receiving surface side dielectric layer 108 and the antireflection film 109 are formed in this order on the p-type impurity diffusion layer 103.
  • the light-receiving surface side dielectric layer 108 may be an oxide film, and is preferably an aluminum oxide film. Since the aluminum oxide film has a negative fixed charge, it is known that the p-type impurity diffusion layer 103 exhibits an excellent passivation effect.
  • the aluminum oxide film can be formed by, for example, an ALD method or a CVD method.
  • the film thickness of the aluminum oxide film is, for example, not less than 2 nm and less than 50 nm.
  • the antireflection film 109 is, for example, a silicon nitride film formed by a plasma CVD method.
  • the film thickness of the antireflection film 109 is optimal for the solar spectrum according to the film thickness of the light-receiving surface side dielectric layer 108, and is, for example, about 30 nm or more and less than 80 nm.
  • step S150 the light receiving surface electrode 110 and the back surface electrode 111 are printed on each of the light receiving surface 100A and the back surface 100B of the n-type single crystal silicon substrate 100 via some members. .
  • a paste containing metal particles and glass particles is applied in a comb pattern by an application method such as a screen printing method.
  • the applied paste is dried. This drying is performed, for example, by treatment in a drying oven at 200 ° C. for about 10 minutes.
  • the light receiving surface electrode 110 and the back surface electrode 111 are printed on the antireflection film 109 and the protective film 107, respectively.
  • step S160 electrode firing of light-receiving surface electrode 110 and back surface electrode 111 is performed.
  • the light-receiving surface electrode 110 and the back surface electrode 111 can be fired simultaneously.
  • the temperature of the firing step is, for example, about 800 ° C.
  • the glass particles of the light receiving surface electrode 110 etch the light receiving surface side dielectric layer 108 and the antireflection film 109, so that the light receiving surface electrode 110 is eroded toward the p-type impurity diffusion layer 103.
  • the light-receiving surface electrode 110 is electrically connected to the p-type impurity diffusion layer 103.
  • the glass particles of the back electrode 111 etch the protective film 107, so that the back electrode 111 erodes toward the n-type crystalline thin film silicon layer 106f. As a result, the back electrode 111 is electrically connected to the n-type crystalline thin film silicon layer 106f.
  • the solar cell 201 is obtained.
  • each of n-type crystalline thin film silicon layer 106 has an average hydrogen content of 1 atomic% or less in a thickness range of 50% or more. Have. Thereby, in the heat treatment process and the baking process in the manufacture of the solar cell 201, film peeling due to desorption of hydrogen can be suppressed.
  • each of the n-type crystalline thin film silicon layers 106 has a crystallization rate of 50% or more. This reduces strain relief due to heat. Therefore, film peeling can be more reliably suppressed. Furthermore, the dopant in the n-type crystalline thin film silicon layer 106 is sufficiently activated due to the high crystallization rate.
  • the n-type crystalline thin film silicon layer 106 exhibits a strong electric field effect on the tunnel oxide layer, thereby obtaining a high passivation effect.
  • the open-circuit voltage can be increased by a high passivation effect.
  • the structure for obtaining a high passivation effect is appropriately maintained by suppressing film peeling. From the above, a high passivation effect can be obtained more reliably. Thereby, a high open circuit voltage can be obtained more reliably.
  • the dopant in the n-type crystal thin film silicon layer 106 is sufficiently activated, so that the conductivity of the n-type crystal thin film silicon layer 106 is enhanced. Thereby, the performance of the solar cell 201 is enhanced.
  • the first impurity concentration among the first to n-th impurity concentrations is lower than any other impurity concentration.
  • the impurity concentration of the second to nth n-type crystal thin film silicon layers 106b to 106f is higher than the impurity concentration of the first n-type crystal thin film silicon layer 106a.
  • the heat treatment temperature for sufficiently crystallizing each of the second to n-th n-type crystal thin film silicon layers 106b to 106f is set to the first n-type crystal thin film silicon layer 106a. It becomes lower than the heat treatment temperature for sufficiently crystallizing.
  • the heat treatment temperature of each of the second to nth n-type crystal thin film silicon layers 106b to 106f is set to be higher than the heat treatment temperature of the first n-type crystal thin film silicon layer 106a while performing sufficient crystallization. Can be lowered. Therefore, when the second to n-th n-type crystal thin film silicon layers 106b to 106f are formed, thermal degradation that may occur in the first n-type crystal thin film silicon layer 106a that is already formed is reduced. It is suppressed. Therefore, the performance of the solar cell 201 can be improved.
  • each of the kth (n ⁇ k ⁇ 2) impurity concentrations of the first to nth impurity concentrations is higher than the k ⁇ 1th impurity concentration.
  • the heat treatment temperature for sufficiently crystallizing the kth n-type crystalline thin film silicon layer 106 is sufficient to crystallize the k ⁇ 1th n-type crystalline thin film silicon layer 106. Therefore, the temperature becomes lower than the heat treatment temperature. Accordingly, the heat treatment temperature of the k-th n-type crystal thin film silicon layer 106 can be made lower than the heat treatment temperature of the k-1 n-type crystal thin-film silicon layer 106 while performing sufficient crystallization. .
  • the k ⁇ 1th n-type crystal thin film silicon layer which is an already formed layer, is formed. Thermal degradation that may occur in 106 is suppressed. Therefore, the performance of the solar cell 201 can be improved. In addition, it becomes easy to take out carriers generated by light absorbed in the n-type crystalline thin film silicon layer 106.
  • the heat treatment during the crystallization of each layer places an unnecessary heat load on the already formed layer, so that the characteristics are greatly deteriorated. It's easy to do. If the heat treatment temperature is lowered or the number of heat treatments is reduced in order to reduce the heat load, the crystallization does not proceed sufficiently, and the passivation effect due to the electric field effect is weakened. Further, hydrogen in the n-type crystal thin film silicon layer 106 is not sufficiently desorbed by the heat treatment. For this reason, the film is likely to be peeled off in the subsequent process involving heating. As a result, a high open circuit voltage cannot be maintained.
  • each of the first to nth n-type crystalline thin film silicon layers 106a to 106f contains phosphorus atoms as dopants.
  • the optimum heat treatment temperature can be easily controlled by changing the phosphorus concentration.
  • the first impurity concentration is 1 atomic% or less.
  • the phenomenon that the dopant of the first n-type crystal thin film silicon layer 106a breaks through the first tunnel oxide layer 104a can be suppressed. Therefore, it is possible to suppress the dopant of the first n-type crystal thin film silicon layer 106a from reaching the n-type single crystal silicon substrate 100 in a large amount.
  • the back electrode 111 is provided on the back surface 100B of the n-type single crystal silicon substrate 100 via the stacked structure ST.
  • the stacked structure ST has a plurality of sets of tunnel oxide layers 104 and n-type crystal thin film silicon layers 106, instead of only one set of tunnel oxide layers and n-type crystal thin film silicon layers. Thereby, the passivation effect can be improved. Moreover, it can suppress more that the back surface electrode 111 erodes toward the n-type single crystal silicon substrate 100. Therefore, damage to the n-type single crystal silicon substrate 100 due to this erosion can be further suppressed. Therefore, a high open circuit voltage can be obtained more reliably.
  • the back electrode 111 becomes one n-type crystalline thin film silicon layer 106 due to erosion of the back electrode 111 by fire-through.
  • the tunnel oxide layer 104 that is in direct contact with the n-type single crystal silicon substrate 100 is reached only by breaking through.
  • the back electrode 111 reaches the n-type single crystal silicon substrate 100 only by breaking through the tunnel oxide layer 104. As a result, the recombination increases and the open circuit voltage decreases.
  • the influence of the increase in the recombination speed easily reaches the interface of the n-type single crystal silicon substrate 100, so that the characteristics are deteriorated. It is difficult to suppress. If the n-type crystalline thin film silicon layer 106 is thickened to prevent this, the recombination in the n-type crystalline thin film silicon layer 106 increases, thereby reducing the open circuit voltage.
  • the light receiving surface electrode 110 is separated from the n-type single crystal silicon substrate 100 by the p-type impurity diffusion layer 103.
  • the film thickness of the p-type impurity diffusion layer 103 is larger than the film thickness of each of the n-type crystalline thin film silicon layer 106, and is usually about several hundred nm. Therefore, the possibility that the light-receiving surface electrode 110 reaches the n-type single crystal silicon substrate 100 due to erosion is relatively small. Further, when the light receiving surface electrode 110 contains aluminum (Al) atoms, the Al atom diffused from the light receiving surface electrode 110 into the p-type impurity diffusion layer 103 functions as an acceptor, thereby enhancing the passivation effect.
  • Al aluminum
  • the stacked structure ST for enhancing the passivation effect has a surface (the back surface 100B in the present embodiment) opposite to the surface on which the p-type impurity diffusion layer 103 is provided (the light receiving surface 100A in the present embodiment). It is preferable to arrange on top.
  • the temperature used in each of the steps of forming second to nth n-type crystalline thin film silicon layers 106b to 106f is the first n It is lower than the temperature used in the step of forming the type crystal thin film silicon layer 106a. This suppresses thermal degradation of the first n-type crystal thin film silicon layer 106a that may occur when the second to n-th n-type crystal thin film silicon layers 106b to 106f are formed. Therefore, the performance of the solar cell 201 can be improved.
  • the temperature used in each of the steps of forming the k-th (n ⁇ k ⁇ 2) n-type crystal thin film silicon layer 106 forms the (k ⁇ 1) th n-type crystal thin film silicon layer 106. Lower than the temperature used in the process. This suppresses thermal degradation of the (k ⁇ 1) th n-type crystal thin film silicon layer 106 that may occur when the kth n-type crystal thin film silicon layer 106 is formed. Therefore, all thermal deterioration of the first to nth n-type crystal thin film silicon layers 106a to 106f is suppressed. Therefore, the performance of the solar cell 201 can be improved.
  • step 120V is performed instead of step S120 (FIG. 2) in the first embodiment.
  • step S120 an n-type crystalline thin film silicon layer is deposited on the tunnel oxide layer 104 and crystallized to form an n-type crystalline thin film silicon layer 106.
  • step 120V the n-type crystalline thin film silicon layer 106 is deposited on the tunnel oxide layer 104. That is, the silicon layer is directly deposited in a crystalline state. Therefore, in the manufacturing method of the present embodiment, the process shifts from the configuration in FIG. 5 to the configuration in FIG. 7 without going through the configuration in FIG. 6, and to the configuration in FIG. 9 without going through the configuration in FIG. And the process moves.
  • the above-described direct deposition of the n-type crystalline thin film silicon layer 106 can be performed by, for example, a low pressure chemical vapor deposition (LPCVD).
  • the temperature (deposition temperature) of the n-type single crystal silicon substrate 100 during deposition is preferably about 600 ° C. or higher and 900 ° C. or lower.
  • the temperatures used to form the plurality of n-type crystal thin film silicon layers 106 do not have to be the same, and are preferably controlled in the same manner as in the first embodiment.
  • the above-described deposition temperature corresponds to the temperature used for forming the n-type crystalline thin film silicon layer 106.
  • the heat treatment step for crystallization (step S122 (FIG. 2)) can be omitted.
  • the tunnel oxide layer 104 is formed by the deposition method in addition to the n-type crystal thin film silicon layer 106, so that productivity can be further increased.
  • the formation of the tunnel oxide layer 104 by the deposition method can be performed using, for example, SiH 4 gas and N 2 O gas.
  • stacked structure ST is arranged on light receiving surface 100 ⁇ / b> A of n-type single crystal silicon substrate 100.
  • the first tunnel oxide layer 104 a having the stacked structure ST is disposed on the light receiving surface 100 A of the n-type single crystal silicon substrate 100.
  • a p-type impurity diffusion layer 103 is disposed on the back surface 100 ⁇ / b> B of the n-type single crystal silicon substrate 100.
  • the solar cell 202 has a back emitter structure, unlike the solar cell 201 (FIG. 1).
  • the solar cell 202 has a back surface side dielectric layer 108A and a back surface side protective film 109A instead of the light receiving surface side dielectric layer 108 and the antireflection film 109 (FIG. 1).
  • the light receiving surface electrode 110 penetrates the protective film 107 and reaches the stacked structure ST. Thereby, the light-receiving surface electrode 110 is electrically connected to the laminated structure ST.
  • the back electrode 111 penetrates through the back protective film 109A and the back dielectric layer 108A and reaches the p-type impurity diffusion layer 103. As a result, the back electrode 111 is electrically connected to the p-type impurity diffusion layer 103.
  • p-type impurity diffusion layer 103 is formed in step S100 (FIG. 15). Except that the surface to be formed is not the light receiving surface 100A but the back surface 100B of the n-type single crystal silicon substrate 100, the same steps as those in the first embodiment (FIGS. 3 and 4) are performed.
  • the stacked structure ST is formed by repeating the combination of steps S110 and S120 (FIG. 15) n times. Except that the surface to be formed is not the back surface 100B of the n-type single crystal silicon substrate 100 but the light receiving surface 100A, the same processes as those in the first embodiment (FIGS. 5 to 10) are performed. As a modification, step S120V (FIG. 13: Embodiment 2) may be performed instead of step S120. That is, the heat treatment step for crystallization may be omitted by directly depositing the silicon layer in a crystalline state.
  • the BSG film 101 and the NSG film 102 (FIG. 10) on the p-type impurity diffusion layer 103 are removed using hydrofluoric acid.
  • the removal method is the same as in the first embodiment.
  • the protective film 107 is formed on the stacked structure ST.
  • the protective film 107 is preferably made of a low light absorption material.
  • the material and thickness of the protective film 107 are selected so as to obtain an optimum reflectance with respect to the sunlight spectrum as a single layer or a laminated structure. For example, when a single layer film of silicon nitride is used, the film thickness is about 60 nm or more and less than 100 nm.
  • step S140W (FIG. 13) a back-side dielectric layer 108A and a back-side protective film 109A are sequentially formed on the p-type impurity diffusion layer 103.
  • step S150 in the same manner as in the first embodiment (FIG. 12), several members are interposed on each of the light receiving surface 100A and the back surface 100B of the n-type single crystal silicon substrate 100.
  • the light receiving surface electrode 110 and the back surface electrode 111 are printed.
  • the light-receiving surface electrode 110 and the back surface electrode 111 are printed on the protective film 107 and the back surface side protective film 109A, respectively.
  • step S160 the light-receiving surface electrode 110 and the back electrode 111 are baked in substantially the same manner as in the first embodiment (FIG. 1).
  • the glass particles of the light-receiving surface electrode 110 etch the protective film 107 in the baking step, so that the light-receiving surface electrode 110 is eroded toward the n-type crystalline thin film silicon layer 106f.
  • the light-receiving surface electrode 110 is electrically connected to the n-type crystalline thin film silicon layer 106f.
  • the glass particles of the back surface electrode 111 etch the back surface side protective film 109 ⁇ / b> A and the back surface side dielectric layer 108 ⁇ / b> A, so that the back surface electrode 111 is eroded toward the p-type impurity diffusion layer 103. As a result, the back electrode 111 is electrically connected to the p-type impurity diffusion layer 103.
  • the solar cell 202 is obtained.
  • the electrode provided on the p-type impurity diffusion layer 103 is not the light receiving surface electrode 110 but the back surface electrode 111.
  • the back surface electrode 111 can have a narrow pitch grid electrode without increasing the light shielding loss. Thereby, it is allowed to further increase the resistance of the p-type impurity diffusion layer 103. Therefore, the passivation effect can be improved.
  • an n-type crystalline thin film silicon layer is used as each of the plurality of crystalline thin film semiconductor layers. Therefore, if each conductivity type of the crystalline thin film semiconductor layer is defined as “first conductivity type”, the first conductivity type is n-type. However, the first conductivity type is not limited to n-type, and may be p-type. In each of the above embodiments, an n-type single crystal silicon substrate is used as the semiconductor substrate. Therefore, the conductivity type of the semiconductor substrate is n-type. However, the conductivity type of the semiconductor substrate is not limited to n-type, and may be p-type. In other words, the conductivity type of the semiconductor substrate may be either the first conductivity type or the second conductivity type opposite to the first conductivity type.
  • 201, 202 Solar cell (photovoltaic element), ST stacked structure, 100 n-type single crystal silicon substrate (semiconductor substrate), 100A light-receiving surface, 100B back surface, 101 BSG film (impurity diffusion source), 102 NSG film (cap layer) ), 103 p-type impurity diffusion layer (emitter layer), 104 tunnel oxide layer, 104a to 104f, first to sixth tunnel oxide layers, 105a and 105b, first and second n-type amorphous thin film silicon layers 106 n-type crystal thin film silicon layer (crystal thin film semiconductor layer), 106a to 106f First to sixth n-type crystal thin film silicon layers (first to sixth crystal thin film semiconductor layers), 107 Protective film , 108 light receiving surface side dielectric layer, 108A back surface side dielectric layer, 109 antireflection film, 109A back surface side protective film, 110 light receiving surface electrode, 1 1 back electrode.

Abstract

積層構造（ＳＴ）は、半導体基板（１００）上に交互に設けられた複数のトンネル酸化物層（１０４）および複数の結晶系薄膜半導体層（１０６）を有している。複数のトンネル酸化物層（１０４）は、半導体基板（１００）上に順に配置された第１から第ｎのトンネル酸化物層（１０４ａ～１０４ｆ）からなる。第１のトンネル酸化物層（１０４ａ）は、半導体基板（１００）に当接しており、かつ半導体基板（１００）の少数キャリアに対して障壁を有している。複数の結晶系薄膜半導体層（１０６）の各々は第１の導電型を有している。複数の結晶系薄膜半導体層（１０６）は、半導体基板（１００）上に順に配置された第１から第ｎの結晶系薄膜半導体層（１０６ａ～１０６ｆ）からなる。複数の結晶系薄膜半導体層（１０６）の各々は、５０％以上の厚さ範囲において１原子％以下の平均水素含有量を有しており、かつ、５０％以上の結晶化率を有している。

Description

光起電力素子およびその製造方法
　本発明は、光起電力素子およびその製造方法に関するものである。
　典型的な光起電力素子として、結晶系のシリコン太陽電池がある。結晶系シリコン太陽電池は、単結晶シリコンまたは多結晶シリコンを用いたものであり、特に単結晶基板を用いたものは、高い変換効率を有している。結晶系シリコン太陽電池において、その開放電圧の向上のために、パッシベーション技術が広く適用されている。具体的には、基板表面に非常に薄い酸化膜が形成され、その上にシリコンドープ層が形成される。この薄い酸化膜は、トンネル酸化物層として機能する。トンネル酸化物層が形成するバンド障壁と、ドープ層による電界効果とによって、少数キャリアが追い返される。これにより少数キャリアの再結合が抑制される。パッシベーション技術により、７００ｍＶを超える高い開放電圧を得ることができる。一方で、多数キャリアの輸送はトンネル効果によってスムーズに行われ得るため、トンネル酸化物層に起因した直列抵抗の増大は避けることができる。以上から、パッシベーション技術により、高い開放電圧と曲線因子とを両立することが可能である。
　下記の非特許文献１の方法では、ｎ型シリコン基板の裏面にトンネル酸化物層／リンドープシリコン層が形成された後、６００℃超１０００℃未満で熱処理が行われる。その後、リンドープシリコン層上に直接、裏面電極が全面に形成される。電極を形成する方法として、Ｔｉ／Ｐｄ／Ａｇのシード層を熱蒸着した後、Ａｇめっきが行われる。
　下記の特許文献１の方法では、トンネル酸化物層／半導体層上に、透明導電膜と、この透明導電膜上のくし型電極とが設けられる。透明導電膜は、ドープ層を電極形成ダメージから保護する保護膜としての機能を有している。また、透明導電膜は導電性有するため、保護膜として絶縁層が用いられる場合とは異なり、電極と半導体層とのコンタクトを設けるために開口を設ける必要がないという利点がある。
　下記の特許文献２の方法では、薄膜半導体層と絶縁膜とが交互に低温で形成される。その上にドープ層およびパッシベーション膜が形成される。その後に電極が、例えば、スクリーン印刷法により形成される。具体的には、銀ペーストを用いたスクリーン印刷と、印刷された銀ペーストの焼成とが行われる。
特開２０１２－６００８０号公報 特表２０１５－５２６８９４号公報
　上記非特許文献１の方法では、トンネル酸化物層とともにトンネル接合を構成するドープ層上に、光電流収集のための電極が、蒸着法およびめっき法を用いて形成される。しかし、量産時の生産性を考慮すると、電極は、特許文献２の方法のように、銀ペーストを用いた印刷法を用いて形成されることが好ましい。印刷法によれば、高温焼成プロセスが行われることで、信頼性の高いコンタクト性と、低い抵抗とを有する電極を形成することができる。一方で印刷法によると、焼成プロセスに起因した熱ダメージまたは銀の浸食などにより、トンネル接合層の特性劣化が生じ得る。焼成による特性劣化は、トンネル接合層側に焼成電極を用いる場合のみならず、トンネル接合層とは反対側の面にのみ焼成電極が用いられる場合においても生じ得る。すなわち、焼成時の高温過程によってトンネル酸化物層／ドープ層の構造の劣化が生じ得る。焼成プロセスを用いてドープ層上に電極が直接に形成される場合、特性劣化は、ファイアースルーによって電極が１００ｎｍ以下のドープ層を突き破って基板を浸食することにより生じる。これを防ぐためには、焼成温度を低くし、さらには、低温焼結可能な銀ペーストを用いるという方法が考えられる。しかしながらこの方法は、電気抵抗の増大と電気的コンタクト性の悪化とを招く。また、電極印刷時の摩擦などによる物理ダメージがドープ層を傷付けることも問題である。単純にドープ層を厚くする方法では、ドープ層中での再結合の影響が基板界面に到達することを抑制することができず、急激な特性の劣化につながり得る。
　上記特許文献１の方法では、ドープ層と電極との間に透明導電膜が設けられる。これにより、焼成電極が基板へ浸食したり、印刷時に物理ダメージが生じたりすることが抑制されると考えられる。しかしながら、透明導電膜は高いキャリア濃度を有しており、よって光を吸収しやすい。よって電流ロスが増加する。また透明導電膜は耐熱性に乏しいため、焼成時に電気特性または構造が劣化しやすい。このためプロセス温度が制限される。よって、簡易で量産性および信頼性の高いプロセスを選択することが必ずしもできないことがある。
　特許文献２の方法では、薄膜半導体層と絶縁膜とを交互に成膜する工程が低温で行われる。このため、薄膜半導体層中のドーパントの活性化率が低く、よってその電界効果が弱い。よって、得られるパッシベーション効果も弱くなる。さらに、成膜が低温で行われることから、多くの水素が含有されたり、または、大きな歪が内包されたりする。このため、電極の焼成のために８００℃程度の熱処理が行われると、層間に挟まれた水素の脱離、または、歪の開放により、膜はがれが起きやすい。膜はがれは、高いパッシベーション効果を得るための構造を乱し得る。
　本発明は以上のような課題を解決するためになされたものであり、その目的は、高いパッシベーション効果を、より確実に得ることができる光起電力素子およびその製造方法を提供することである。
　本発明の光起電力素子は、半導体基板と、積層構造と、保護膜とを有している。半導体基板は、第１の導電型、および第１の導電型と反対の第２の導電型のいずれかを有している。積層構造は、半導体基板上に交互に設けられた複数のトンネル酸化物層および複数の結晶系薄膜半導体層を有している。保護膜は、積層構造上に設けられており、誘電体から作られている。複数のトンネル酸化物層は、半導体基板上に順に配置された第１から第ｎのトンネル酸化物層からなる。第１のトンネル酸化物層は、半導体基板に当接しており、かつ半導体基板の少数キャリアに対して障壁を有している。複数の結晶系薄膜半導体層の各々は第１の導電型を有している。複数の結晶系薄膜半導体層は、半導体基板上に順に配置された第１から第ｎの結晶系薄膜半導体層からなる。複数の結晶系薄膜半導体層の各々は、５０％以上の厚さ範囲において１原子％以下の平均水素含有量を有しており、かつ、５０％以上の結晶化率を有している。
　本発明の一の局面に従う光起電力素子の製造方法は、以下の工程を有している。第１の導電型および第１の導電型と反対の第２の導電型のいずれかを有する半導体基板上に交互に配置される複数のトンネル酸化物層および複数の結晶系薄膜半導体層を有する積層構造が形成される。積層構造上に、誘電体から作られた保護膜が形成される。複数のトンネル酸化物層は、半導体基板上に順に配置された第１から第ｎのトンネル酸化物層からなる。第１のトンネル酸化物層は、半導体基板に当接しており、かつ半導体基板の少数キャリアに対して障壁を有している。複数の結晶系薄膜半導体層の各々は第１の導電型を有している。複数の結晶系薄膜半導体層は、半導体基板上に順に配置された第１から第ｎの結晶系薄膜半導体層からなる。第１から第ｎの結晶系薄膜半導体層のそれぞれは第１から第ｎの不純物濃度を有している。第１から第ｎの不純物濃度のうち第１の不純物濃度は他のいずれの不純物濃度よりも低い。積層構造を形成する工程は、第１から第ｎの結晶系薄膜半導体層を順に形成する工程を含み、第１から第ｎの結晶系薄膜半導体層のそれぞれを形成する工程のうち、第２から第ｎの結晶系薄膜半導体層を形成する工程の各々で用いられる温度は、第１の結晶系薄膜半導体層を形成する工程で用いられる温度よりも低い。
　本発明の他の局面に従う光起電力素子の製造方法は、以下の工程を有している。第１の導電型および第１の導電型と反対の第２の導電型のいずれかを有する半導体基板上に交互に配置される複数のトンネル酸化物層および複数の結晶系薄膜半導体層を有する積層構造が形成される。積層構造上に、誘電体から作られた保護膜が形成される。複数のトンネル酸化物層は、半導体基板上に順に配置された第１から第ｎのトンネル酸化物層からなる。第１のトンネル酸化物層は、半導体基板に当接しており、かつ半導体基板の少数キャリアに対して障壁を有している。複数の結晶系薄膜半導体層の各々は第１の導電型を有している。複数の結晶系薄膜半導体層は、半導体基板上に順に配置された第１から第ｎの結晶系薄膜半導体層からなる。第１から第ｎの結晶系薄膜半導体層のそれぞれは第１から第ｎの不純物濃度を有している。第１から第ｎの不純物濃度のうち第ｋ（ｎ≧ｋ≧２）の不純物濃度の各々は第ｋ－１の不純物濃度よりも高い。積層構造を形成する工程は、第１から第ｎの結晶系薄膜半導体層を順に形成する工程を含む。第１から第ｎの結晶系薄膜半導体層のそれぞれを形成する工程のうち、第ｋ（ｎ≧ｋ≧２）の結晶系薄膜半導体層を形成する工程の各々で用いられる温度は、第ｋ－１の結晶系薄膜半導体層を形成する工程で用いられる温度よりも低い。
　本発明の光起電力素子によれば、第１に、結晶系薄膜半導体層の各々は、５０％以上の厚さ範囲において１原子％以下の平均水素含有量を有している。これにより、光起電力素子の製造における熱処理工程および焼成工程において、水素の脱離に起因した膜はがれを抑制することができる。第２に、結晶系薄膜半導体層の各々が５０％以上の結晶化率を有している。これにより、熱による歪開放が少なくなる。よって膜はがれを、より確実に抑制することができる。さらに、結晶化率が高いことによって、結晶系薄膜半導体層中のドーパントが十分に活性化される。これにより、結晶系薄膜半導体層がトンネル酸化物層に対して強い電界効果を発揮することで、高いパッシベーション効果が得られる。高いパッシベーション効果によって、開放電圧を高めることができる。また、膜はがれの抑制により、高いパッシベーション効果を得るための構造が適切に維持される。以上から、高いパッシベーション効果を、より確実に得ることができる。これにより、高い開放電圧を、より確実に得ることができる。
　本発明の一の局面に従う光起電力素子の製造方法によれば、第２から第ｎの結晶系薄膜半導体層を形成する工程の各々で用いられる温度は、第１の結晶系薄膜半導体層を形成する工程で用いられる温度よりも低い。これにより、第２から第ｎの結晶系薄膜半導体層が形成される際に生じ得る第１の結晶系薄膜半導体層の熱劣化が抑制される。よって光起電力素子の性能を高めることができる。
　本発明の他の局面に従う光起電力素子の製造方法によれば、第ｋ（ｎ≧ｋ≧２）の結晶系薄膜半導体層を形成する工程の各々で用いられる温度は、第ｋ－１の結晶系薄膜半導体層を形成する工程で用いられる温度よりも低い。これにより、第ｋの結晶系薄膜半導体層が形成される際に生じ得る第ｋ－１の結晶系薄膜半導体層の熱劣化が抑制される。よって、第１から第ｎの結晶系薄膜半導体層のすべての熱劣化が抑制される。よって光起電力素子の性能を高めることができる。
　この発明の目的、特徴、局面、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。
本発明の実施の形態１における光起電力素子の構成を概略的に示す断面図である。 図１の光起電力素子の製造方法の構成を概略的に示すフロー図である。 図１の光起電力素子の製造方法の一工程を概略的に示す断面図である。 図１の光起電力素子の製造方法の一工程を概略的に示す断面図である。 図１の光起電力素子の製造方法の一工程を概略的に示す断面図である。 図１の光起電力素子の製造方法の一工程を概略的に示す断面図である。 図１の光起電力素子の製造方法の一工程を概略的に示す断面図である。 図１の光起電力素子の製造方法の一工程を概略的に示す断面図である。 図１の光起電力素子の製造方法の一工程を概略的に示す断面図である。 図１の光起電力素子の製造方法の一工程を概略的に示す断面図である。 図１の光起電力素子の製造方法の一工程を概略的に示す断面図である。 図１の光起電力素子の製造方法の一工程を概略的に示す断面図である。 本発明の実施の形態２における光起電力素子の製造方法の構成を概略的に示すフロー図である。 本発明の実施の形態３における光起電力素子の構成を概略的に示す断面図である。 図１４の光起電力素子の製造方法の構成を概略的に示すフロー図である。 図１４の光起電力素子の製造方法の一工程を概略的に示す断面図である。 図１４の光起電力素子の製造方法の一工程を概略的に示す断面図である。 図１４の光起電力素子の製造方法の一工程を概略的に示す断面図である。 図１４の光起電力素子の製造方法の一工程を概略的に示す断面図である。 図１４の光起電力素子の製造方法の一工程を概略的に示す断面図である。 図１４の光起電力素子の製造方法の一工程を概略的に示す断面図である。 図１４の光起電力素子の製造方法の一工程を概略的に示す断面図である。 図１４の光起電力素子の製造方法の一工程を概略的に示す断面図である。 図１４の光起電力素子の製造方法の一工程を概略的に示す断面図である。 図１４の光起電力素子の製造方法の一工程を概略的に示す断面図である。 ｎ型結晶系薄膜シリコン層のシート抵抗と、潜在的開放端電圧との関係を、結晶化率とともに示す評価結果の例である。
　以下、図面に基づいて本発明の実施の形態について説明する。なお、これらの実施の形態によりこの発明が限定されるものではない。
　＜実施の形態１＞
　（構成の概要）
　図１を参照して、本実施の形態の太陽電池２０１（光起電力素子）は、ｎ型単結晶シリコン基板１００（半導体基板）と、積層構造ＳＴと、ｐ型不純物拡散層１０３（エミッタ層）と、保護膜１０７と、受光面側誘電体層１０８と、反射防止膜１０９と、受光面電極１１０と、裏面電極１１１とを有している。
　積層構造ＳＴは、ｎ＝６として、第１から第ｎのトンネル酸化物層１０４ａ～１０４ｆと、第１から第ｎのｎ型結晶系薄膜シリコン層１０６ａ～１０６ｆ（結晶系薄膜半導体層）とを有している。以下において、第１から第ｎのトンネル酸化物層１０４ａ～１０４ｆは「トンネル酸化物層１０４」と総称されることがあり、またｎ型結晶系薄膜シリコン層１０６ａ～１０６ｆは「ｎ型結晶系薄膜シリコン層１０６」と総称されることがある。複数のトンネル酸化物層１０４および複数のｎ型結晶系薄膜シリコン層１０６は、ｎ型単結晶シリコン基板１００の裏面１００Ｂ上に交互にｎ回設けられている。本実施の形態においては、上述したようにｎ＝６の場合について具体的に説明するが、ｎは６に限定されるものではなく、２以上の任意の整数であり得る。
　第１から第ｎのトンネル酸化物層１０４ａ～１０４ｆは、ｎ型単結晶シリコン基板１００上に順に位置している。第１のトンネル酸化物層１０４ａは、ｎ型単結晶シリコン基板１００に当接している。また第１のトンネル酸化物層１０４ａは、ｎ型単結晶シリコン基板１００の少数キャリアに対して障壁を有している。
　第１から第ｎのｎ型結晶系薄膜シリコン層１０６ａ～１０６ｆは、ｎ型単結晶シリコン基板１００上に順に位置している。複数のｎ型結晶系薄膜シリコン層１０６の各々は、５０％以上の厚さ範囲において１原子％以下の平均水素含有量を有している。また複数のｎ型結晶系薄膜シリコン層１０６の各々は、５０％以上の結晶化率を有している。
　第１から第ｎのｎ型結晶系薄膜シリコン層１０６ａ～１０６ｆのそれぞれは、ドーパントの濃度として、第１から第ｎの不純物濃度を有している。好ましくは、第１から第ｎの不純物濃度のうち第１の不純物濃度は、他のいずれの不純物濃度よりも低い。好ましくは、第１から第ｎの不純物濃度のうち第ｋ（ｎ≧ｋ≧２）の不純物濃度の各々は、第ｋ－１の不純物濃度よりも高い。好ましくは、第１の不純物濃度は１原子％以下である。好ましくは、第１から第ｎのｎ型結晶系薄膜シリコン層１０６ａ～１０６ｆの各々は、ドーパントとしてリン原子を含有している。
　保護膜１０７は積層構造ＳＴ上に設けられている。保護膜１０７は誘電体から作られている。
　ｐ型不純物拡散層１０３はｎ型単結晶シリコン基板１００の受光面１００Ａ上に設けられている。受光面側誘電体層１０８はｐ型不純物拡散層１０３上に設けられている。反射防止膜１０９は、受光面側誘電体層１０８を介してｐ型不純物拡散層１０３上に設けられている。
　受光面電極１１０は、反射防止膜１０９および受光面側誘電体層１０８を貫通してｐ型不純物拡散層１０３に達している。これにより受光面電極１１０はｐ型不純物拡散層１０３に電気的に接続されている。受光面電極１１０は、グリッド電極およびバス電極（図示せず）を含んでいてよい。
　裏面電極１１１は、保護膜１０７を貫通して積層構造ＳＴに達している。これにより裏面電極１１１は積層構造ＳＴに電気的に接続されている。裏面電極１１１は、グリッド電極およびバス電極（図示せず）を含んでいてよい。
　（製造方法の概要）
　太陽電池２０１の製造方法の概要について、以下に説明する。
　ｎ型単結晶シリコン基板１００の受光面１００Ａ上にｐ型不純物拡散層１０３が形成される（図２：ステップＳ１００）。
　次に、ｎ型単結晶シリコン基板１００の裏面１００Ｂ上に積層構造ＳＴが形成される。積層構造ＳＴを形成する工程は、第１から第ｎのトンネル酸化物層１０４ａ～１０４ｆを順に形成する工程（図２：ステップＳ１１０）と、第１から第ｎのｎ型結晶系薄膜シリコン層１０６ａ～１０６ｆを順に形成する工程（図２：ステップＳ１２０）とを含む。ステップＳ１１０およびＳ１２０は交互に行われる。より具体的には、ｎ回のサイクルの各々において、ステップＳ１１０が行われ、続いてステップＳ１２０が行われる。
　ステップＳ１２０の各々においては、１つのｎ型結晶系薄膜シリコン層１０６へと変化することになるｎ型非晶質薄膜シリコン層が形成される（図２：ステップＳ１２１）。ｎ型非晶質薄膜シリコン層は、ｎ型を付与するためのドーパントを含有している。ｎ型非晶質薄膜シリコン層には、その堆積工程において用いられた水素原子が含有される。続いて、熱処理によってｎ型非晶質薄膜シリコン層の結晶化工程が行われる（図２：ステップＳ１２２）。この結晶化により、ｎ型非晶質薄膜シリコン層の一部または全部が結晶化される。すなわち、ｎ型非晶質薄膜シリコン層がｎ型結晶系薄膜シリコン層１０６へと変化する。この際に上記ドーパントが活性化される。またｎ型非晶質薄膜シリコン層中の水素原子の一部が脱離させられる。本実施の形態においては、この熱処理の温度が、ｎ型結晶系薄膜シリコン層１０６の形成に用いられる温度に相当する。ｎ型結晶系薄膜シリコン層１０６ａ～１０６ｆを形成する工程で用いられる温度は、同じ温度である必要はなく、工程ごとに調整され得る。
　好ましくは、第１から第ｎのｎ型結晶系薄膜シリコン層１０６ａ～１０６ｆを形成する工程は、第１から第ｎの不純物濃度のうち第１の不純物濃度が他のいずれの不純物濃度よりも低くなるように行われる。さらに、第１から第ｎのｎ型結晶系薄膜シリコン層１０６ａ～１０６ｆのそれぞれを形成する工程のうち、第２から第ｎのｎ型結晶系薄膜シリコン層１０６ｂ～１０６ｆを形成する工程の各々で用いられる温度は、第１のｎ型結晶系薄膜シリコン層１０６ａを形成する工程で用いられる温度よりも低くされる。
　より好ましくは、第１から第ｎのｎ型結晶系薄膜シリコン層１０６ａ～１０６ｆを形成する工程は、第１から第ｎの不純物濃度のうち第ｋ（ｎ≧ｋ≧２）の不純物濃度の各々が第ｋ－１の不純物濃度よりも高くなるように行われる。さらに、第１から第ｎのｎ型結晶系薄膜シリコン層１０６ａ～１０６ｆのそれぞれを形成する工程のうち、第ｋ（ｎ≧ｋ≧２）のｎ型結晶系薄膜シリコン層１０６を形成する工程の各々で用いられる温度は、第ｋ－１のｎ型結晶系薄膜シリコン層１０６を形成する工程で用いられる温度よりも低くされる。
　積層構造ＳＴが形成された後、その上に保護膜１０７が形成される（図２：ステップＳ１３０）。次に、ｐ型不純物拡散層１０３上に受光面側誘電体層１０８および反射防止膜１０９が形成される（図２：ステップＳ１４０）。次に、受光面電極１１０および裏面電極１１１が印刷される（図２：ステップＳ１５０）。次に、受光面電極１１０および裏面電極１１１が焼成される（図２：ステップＳ１６０）。これにより生じるファイアースルーにより、受光面電極１１０は、反射防止膜１０９および受光面側誘電体層１０８を貫通してｐ型不純物拡散層１０３に達する。また裏面電極１１１は、保護膜１０７を貫通して積層構造ＳＴに達する。以上により、太陽電池２０１が製造される。
　（製造方法の詳細）
　上記概要と部分的に重複するところもあるが、以下、製造方法の詳細について説明する。
　図３を参照して、まず、ｎ型単結晶シリコン基板１００が用意される。ｎ型単結晶シリコン基板１００は、シリコンインゴットをワイヤーソーなどによる機械的切断法を用いてカットおよびスライスすることで製造される。機械的切断の直後においては、その表面に汚染あるいはダメージが残存している。そこで、水酸化ナトリウム溶液などのアルカリ溶液を用いたウェットエッチングプロセスにより、表面のエッチングが行われる。このましくは、このエッチングの際に、表面に、テクスチャ構造と呼ばれる微小な凹凸構造（図示せず）が形成される。テクスチャ構造の形成には、アルカリ溶液および添加剤が用いられる。表面の微小な凹凸構造によって、ｎ型単結晶シリコン基板１００に入射する光が表面で多重反射し、それにより光の反射損失を低減することができる。加えて、光路長の増加による光吸収の増大により、短絡電流の向上が見込まれる。
　エッチング後、ｎ型単結晶シリコン基板１００の表面上の、有機物あるいは金属汚染などによる付着物が、洗浄により取り除かれる。例えば、ＲＣＡ洗浄、ＳＰＭ（Ｓｕｌｆｕｒｉｃ　Ａｃｉｄ　Ｈｙｄｒｏｇｅｎ　Ｐｅｒｏｘｉｄｅ　Ｍｉｘｔｕｒｅ）洗浄、またはＨＰＭ（Ｈｙｄｒｏｃｈｌｏｒｉｃ　Ａｃｉｄ　Ｈｙｄｒｏｇｅｎ　Ｐｅｒｏｘｉｄｅ　Ｍｉｘｔｕｒｅ）が行われる。
　次にステップＳ１００（図２）で，ｎ型単結晶シリコン基板１００の受光面１００Ａ上にｐ型不純物拡散層１０３が形成される。その手法の例として、ボロンドープシリコンガラス（Ｂｏｒｏｎ　Ｓｉｌｉｃａｔｅ　Ｇｌａｓｓ：ＢＳＧ）膜１０１（不純物拡散源）を用いる場合について説明する。ＢＳＧ膜１０１は、Ｂ２Ｈ６を用いた大気圧化学堆積（Ａｉｒ　Ｐｒｅｓｓｕｒｅ　Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ：ＡＰＣＶＤ）法により形成され得る。ＢＳＧ膜１０１は、ｎ型単結晶シリコン基板１００の受光面１００Ａ上に形成される。ただしＢＳＧは、ｎ型単結晶シリコン基板１００の裏面１００Ｂおよび端面にもわずかに回り込む。このためＢＳＧ膜１０１の堆積後に、回り込みによって堆積された不要部が除去されることが好ましい。この除去には、例えば０．５～１．０％程度のフッ酸を用い得る。またＢＳＧ膜１０１上に、誘電体膜としてのノンドープシリコンガラス（Ｎｏｎ　ｄｏｐｅｄ　Ｓｉｌｉｃａｔｅ　Ｇｌａｓｓ：ＮＳＧ）膜１０２（キャップ層）を形成することが好ましい。ＮＳＧ膜１０２がキャップ層の働きをすることで、ＢＳＧ膜１０１中のボロンが気相中に脱離することが防止される。このためボロンを効率的に拡散させることができる。また、ＮＳＧ膜１０２は、後にｎ型単結晶シリコン基板１００の裏面１００Ｂ上に形成されるｎ型結晶系薄膜シリコン層１０６の熱処理時に、ドーパントの拡散バリア層としても働く。ＢＳＧ膜１０１およびＮＳＧ膜１０２のそれぞれの膜厚は、例えば、３０ｎｍ以上１５０ｎｍ未満および１００ｎｍ以上５００ｎｍ未満である。これらの膜厚は、薄過ぎればその役割を果たすことができず、厚過ぎればその形成および除去が困難となる。
　図４を参照して、拡散炉を用いて、ＢＳＧ膜１０１のボロンが熱拡散させられる。これにより、ｐ型不純物拡散層１０３が形成される。このとき、形成されたｐ型不純物拡散層１０３のシート抵抗は、例えば５０Ω／□以上１５０Ω／□未満とするのが望ましい。シート抵抗は、ｐ型不純物拡散層１０３内での少数キャリアの再結合、光吸収、および受光面電極１１０とのコンタクト抵抗を考慮して決定される。
　なお、ＢＳＧ膜１０１の形成にＢＢｒ３気相反応を用いる場合には、受光面１００Ａ上だけでなく裏面１００Ｂ上にもＢＳＧ膜が形成される。このため、受光面１００Ａ上のＢＳＧ膜１０１上に、熱酸化膜あるいは窒化膜によるバリア層（図示せず）を形成した後に、裏面１００Ｂ上のＢＳＧ膜がフッ酸で除去される。この後、裏面１００Ｂ上のＢＳＧ膜がフッ硝酸あるいは水酸化ナトリウムなどの処理剤で片面除去される。上記窒化膜は、例えば、シランガスと、窒素ガスまたはアンモニアガスとを用いたプラズマＣＶＤ法により形成することができる。なお、これらのバリア層は、後のドーパント活性化熱処理時のバリア層としても働くため、５０ｎｍ以上の厚さで形成しておくことが好ましい。
　なお、ｐ型不純物拡散層１０３は、ＢＳＧ膜１０１のような不純物拡散源を用いる代わりに、イオン注入法によって形成されてもよい。具体的には、ｎ型単結晶シリコン基板１００の受光面１００Ａ上にイオン注入によってボロンを打ち込み、その後、拡散炉中で熱拡散が行われることで、ｐ型不純物拡散層１０３が形成されてもよい。
　次に、ステップＳ１１０およびＳ１２０（図２）の組をｎ回繰り返すことで、積層構造ＳＴ（図１）が形成される。この工程について、以下に説明する。
　図５を参照して、１回目のステップＳ１１０（図２）で、ｎ型単結晶シリコン基板１００の裏面１００Ｂ上に、第１のトンネル酸化物層１０４ａが形成される。トンネル接合を構成することだけが考慮されたとすると、シリコン酸化膜または酸化アルミニウム膜などの、様々な誘電体膜を用いることができる。ただし、十分なパッシベーション効果を得るためには、トンネル酸化物層１０４ａは、ｎ型単結晶シリコン基板１００の少数キャリアに対して障壁を有している必要がある。本実施の形態ではｎ型単結晶シリコン基板１００を用いていることから、半導体基板中の少数キャリアは正孔である。このため、トンネル酸化物層１０４ａは、ｎ型単結晶シリコン基板１００の正孔に対して障壁を有している必要がある。言い換えれば、トンネル酸化物層１０４ａの材料は、ｎ型単結晶シリコン基板１００の裏面１００Ｂ上に、価電子帯における障壁を構成する誘電体材料である必要がある。この観点で、本実施の形態においては、トンネル酸化物層１０４ａとして、シリコン酸化膜が用いられる。なお、変形例として、半導体基板の少数キャリアが電子の場合は、トンネル酸化物層の材料は、半導体基板の裏面上に、伝導帯における障壁を構成する誘電体材料である必要がある。障壁の高さは、好ましくは、０．２ｅＶ以上であり、より好ましくは０．５ｅＶ以上である。障壁が低過ぎると、トンネル酸化物層による少数キャリアのパッシベーション効果が著しく低下する。
　シリコン酸化膜の形成方法としては、例えば、オゾン水への浸漬が行われる。シリコン酸化膜の膜厚は、オゾン濃度および浸漬時間により制御される。他の方法として、熱酸化、硝酸酸化、プラズマ化学気相堆積（Ｐｌａｓｍａ　Ｅｎｈａｎｃｅｄ　Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ：ＰＥＣＶＤ）法、原子層堆積（Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ：ＡＬＤ）法、またはＵＶ／オゾン照射法などの方法を用いることができる。第１のトンネル酸化物層１０４ａの膜厚は、例えば０．５ｎｍ以上５ｎｍ未満である。膜厚が小さ過ぎると、多数キャリアのみならず少数キャリアも第１のトンネル酸化物層１０４ａを通過してしまうため、再結合が増加してしまう。よって開放電圧が低下してしまう。逆に膜厚が大き過ぎると、多数キャリアのトンネル輸送が妨げられるため、直列抵抗が増加してしまう。よって電気的特性が劣化してしまう。第１のトンネル酸化物層１０４ａの膜厚の高精度での制御のために、第１のトンネル酸化物層１０４ａの形成前に、熱処理などに起因して既に形成されてしまっている酸化膜を、フッ酸などを用いて事前に除去してもよい。
　図６を参照して、１回目のステップＳ１２０（図２）として、ステップＳ１２１と、それに続くステップＳ１２２とが行われる。
　ステップＳ１２１（図２）において、第１のトンネル酸化物層１０４ａ上に第１のｎ型非晶質薄膜シリコン層１０５ａが形成される。形成方法としては、水素原子を含む原料ガスを用いた堆積法が用いられる。例えば、ＳｉＨ４を用いたＰＥＣＶＤ法などの化学気相堆積法が用いられる。このため、形成された第１のｎ型非晶質薄膜シリコン層１０５ａは水素を含有し、その濃度は、たとえば１０原子％程度である。ｎ型を付与するために添加される不純物、すなわちドナー、は、リンが望ましい。リンの添加は、ドーピングガスとしてＰＨ３を用いることにより行われ得る。ＰＨ３ガスの水素原子の一部は、形成された第１のｎ型非晶質薄膜シリコン層１０５ａ中に残留し得る。第１のｎ型非晶質薄膜シリコン層１０５ａの膜厚は、好ましくは５ｎｍ以上５０ｎｍ未満であり、より好ましくは５ｎｍ以上２０ｎｍ以下である。第１のｎ型非晶質薄膜シリコン層１０５ａの膜厚が小さ過ぎると、それを結晶化することで得られる第１のｎ型結晶系薄膜シリコン層１０６ａの膜厚も小さくなり過ぎる。このため電界効果が弱くなるので、トンネル接合部での電気的抵抗が増大してしまい、かつ、少数キャリアの追い返し効果が小さくなってしまう。よって特性が劣化してしまう。逆に膜厚が大き過ぎると、熱歪みが大きくなるため、膜はがれが生じやすくなってしまう。また、発電に寄与し得る光が過度に厚い第１のｎ型非晶質薄膜シリコン層１０５ａで吸収されてしまう場合、発電効率が低下する。
　さらに図７を参照して、ステップＳ１２２（図２）において、第１のｎ型非晶質薄膜シリコン層１０５ａの一部あるいは全体を結晶化することにより、第１のｎ型結晶系薄膜シリコン層１０６ａが形成される。結晶化は熱処理によって行われる。例えば、ｎ型単結晶シリコン基板１００が拡散炉に導入され、窒素ガスを流しながらｎ型単結晶シリコン基板１００の温度が熱処理温度にまで高められ、この熱処理温度が一定時間保持される。またこの熱処理によって、第１のｎ型非晶質薄膜シリコン層１０５ａ中のｎ型ドーパントが活性化されることで、そのシート抵抗が低下する。このとき、第１のｎ型非晶質薄膜シリコン層１０５ａ中に含まれる不純物濃度は、１原子％以下が望ましい。不純物濃度が高過ぎると、不純物が、第１のトンネル酸化物層１０４ａを突き破って拡散し、シリコン基板に多量に到達し得る。その結果、パッシベーション効果が劣化してしまう。
　第１のｎ型非晶質薄膜シリコン層１０５ａに比して第１のｎ型結晶系薄膜シリコン層１０６ａにおいては、ｎ型ドーパントの活性化率が高く、電界効果が強くなる。このため、第１のトンネル酸化物層１０４ａとｎ型単結晶シリコン基板１００とに対して、少数キャリアの十分な追い返し効果が期待される。キャリアの追い返し効果を評価するため、潜在的開放端電圧（Ｉｍｐｌｉｅｄ　Ｏｐｅｎ　Ｃｉｒｃｕｉｔ　Ｖｏｌｔａｇｅ（いわゆるＩｍｐｌｉｅｄ　ＶＯＣ））を測定した結果を図２６に示す。ｎ型ドーパントの活性化率が高くなるにつれてｎ型結晶系薄膜シリコン層のシート抵抗は減少していく。本測定結果においてＩｍｐｌｉｅｄ　ＶＯＣは、シート抵抗２０００Ω/□程度より小さい領域である程度高くなり、５００Ω/□程度で飽和しはじめて５００Ω/□程度から３００Ω/□程度までの領域ではほぼ一定となる傾向が見られた。このときのｎ型結晶系薄膜シリコン層の結晶性を調べたところ、前者の領域では結晶化率が５０％以上であり、後者の領域では結晶化率が８０％以上であった。よって、第１のｎ型結晶系薄膜シリコン層１０６ａの結晶化率は５０％以上であり、望ましくは８０％以上である。ここでいう結晶化率は、例えば、ラマン散乱スペクトル法により測定され得る。その場合、４８０ｃｍ－１、５１０ｃｍ－１、および５２０ｃｍ－１のそれぞれにおけるピーク強度Ｉ４８０、Ｉ５１０、およびＩ５２０が測定される。そして、比（Ｉ５１０＋Ｉ５２０）／（Ｉ４８０＋Ｉ５１０＋Ｉ５２０）×１００（％）によって、結晶化率が算出される。ドーパントとしてのリンが添加された非晶質薄膜シリコン層を結晶化するのに最適な熱処理温度は、厳密には、リン濃度および膜厚の両方に依存する。しかしながら、膜厚５ｎｍ～５０ｎｍの範囲では、最適な熱処理温度は、主にリン濃度で決定される。ここで好ましくは、第１のｎ型非晶質薄膜シリコン層１０５ａの熱処理温度は、４００℃以上９００℃未満である。熱処理温度が低過ぎると、第１のｎ型非晶質薄膜シリコン層１０５ａの結晶化が十分に促進されない。このため、裏面電界効果が低下し、よって、高いパッシベーション効果が得られない。また、電気抵抗の低減が不十分となるため、多数キャリアの輸送が妨げられる恐れがある。熱処理温度が４００℃を越えれば、第１のｎ型非晶質薄膜シリコン層１０５ａ中から水素が脱離し始め、その結晶化が促進される。一方、熱処理温度が９００℃を超えると、リン濃度に関係なくパッシベーション効果が著しく低下し始め、開放電圧の低下につながる。これは、高温の熱処理によって第１のｎ型非晶質薄膜シリコン層１０５ａ中のｎ型ドーパントが第１のトンネル酸化物層１０４ａを貫通してｎ型単結晶シリコン基板１００まで拡散することで、第１のトンネル酸化物層１０４ａの構造破壊、または、第１のｎ型結晶系薄膜シリコン層１０６ａの電界効果の低下が起きるためである。
　ここで、第１のｎ型結晶系薄膜シリコン層１０６ａは、後に、第２のトンネル酸化物層１０４ｂおよび第２のｎ型非晶質薄膜シリコン層１０５ｂ（図８）によって閉塞されることになる。このため、第１のｎ型結晶系薄膜シリコン層１０６ａが過度に水素を含有していると、第１のｎ型結晶系薄膜シリコン層１０６ａの形成後に行われる結晶化および焼成時の熱により、多量の水素が急激に脱離する。その際に第１のｎ型結晶系薄膜シリコン層１０６ａが剥離し得る。このため、第１のｎ型結晶系薄膜シリコン層１０６ａに平均して含まれる水素濃度は十分に低い必要がある。一方で、第１のトンネル酸化物層１０４ａおよび第２のトンネル酸化物層１０４ｂの各々との界面においては水素が脱離しにくく、これら界面においては水素濃度が比較的高くなる。界面における水素濃度が高いことで、ダングリングボンドがより十分に終端され、パッシベーション効果が高められる、という利点が得られる。熱処理温度を変動させることによって膜はがれの発生しない最低処理温度が見出され、当該処理温度を用いた場合の膜中の水素濃度が、二次イオン質量分析により評価された。その結果、成膜直後の第１のｎ型非晶質薄膜シリコン層１０５ａ（図６）には１０～２０％の水素が含まれていた。熱処理後は、第１のｎ型結晶系薄膜シリコン層１０６ａ（図８）のうち第２のトンネル酸化物層１０４ｂに接した領域では数％程度の水素が残存しており、パッシベーション効果が保持されていた。一方、第１のｎ型結晶系薄膜シリコン層１０６ａの、厚み方向における中央付近では、水素濃度は１％以下であった。また、後に行われることになる他のｎ型結晶系薄膜シリコン層１０６を形成する工程における熱処理温度のプロセスマージンに鑑みれば、第１のｎ型結晶系薄膜シリコン層１０６ａを形成する熱処理の温度は、なるべく高いことが望ましい。高温で処理された第１のｎ型結晶系薄膜シリコン層１０６ａの水素濃度を同様に二次イオン質量分析によって測定したところ、同測定の検出限界以下（０．１％以下）であることが明らかとなった。このため、第２のトンネル酸化物層１０４ｂとの界面から離れた５０％以上９９％以下の厚さ範囲においては、第１のｎ型結晶系薄膜シリコン層１０６ａに平均して含まれる水素濃度は、好ましくは１原子％以下であり、より好ましくは０．１％以下とされる。第１のｎ型結晶系薄膜シリコン層１０６ａ以外の他のｎ型結晶系薄膜シリコン層１０６についても同様である。
　図８を参照して、次に、２回目のステップＳ１１０（図２）として、第１のｎ型結晶系薄膜シリコン層１０６ａ上に第２のトンネル酸化物層１０４ｂが形成される。その形成方法および膜厚は、第１のｎ型結晶系薄膜シリコン層１０６ａの場合と同様であってよい。
　次に、２回目のステップＳ１２０（図２）が行われる。具体的には、まず、第２のトンネル酸化物層１０４ｂ上に２回目のステップＳ１２１（図２）で、第２のｎ型非晶質薄膜シリコン層１０５ｂが形成される。その形成方法および膜厚は、第１のｎ型非晶質薄膜シリコン層１０５ａの場合とほぼ同様であってよいが、第２のｎ型非晶質薄膜シリコン層１０５ｂのｎ型ドーパントの濃度は、既に形成されている第１のｎ型非晶質薄膜シリコン層１０５ａのｎ型ドーパントの濃度よりも高くされることが好ましい。
　図９を参照して、その後、２回目のステップＳ１２２（図２）において、第２のｎ型非晶質薄膜シリコン層１０５ｂの一部あるいは全体を結晶化することにより、第２のｎ型結晶系薄膜シリコン層１０６ｂが形成される。１回目の場合と同様、結晶化は熱処理によって行われ、その際にｎ型ドーパントが活性化される。第２のｎ型結晶系薄膜シリコン層１０６ｂの結晶化率は、第１のｎ型結晶系薄膜シリコン層１０６ａと同様に、好ましくは５０％以上であり、より好ましくは８０％以上である。他のｎ型結晶系薄膜シリコン層１０６についても同様である。
　熱処理温度が結晶化に必要な最適温度よりも高過ぎる場合、または熱処理時間が結晶化に必要な最適時間よりも長過ぎる場合は、余分な熱量により、ドーパントとしてのリンの拡散が過度に促進される。それによってリンがトンネル酸化物層１０４との界面近傍に偏析したり、リンがトンネル酸化物層１０４中に拡散することで欠陥を生成したりする、といった熱劣化が引き起こされる恐れがある。特に第１のｎ型結晶系薄膜シリコン層１０６ａは、他のｎ型結晶系薄膜シリコン層１０６と比較してｎ型単結晶シリコン基板１００に近いため、上述した余分な熱量による熱劣化が大きくなりやすい。このため、既に形成されている第１のｎ型結晶系薄膜シリコン層１０６ａの熱劣化の発生を十分に抑制するためには、第２のｎ型非晶質薄膜シリコン層１０５ｂの熱処理温度を第１のｎ型非晶質薄膜シリコン層１０５ａの熱処理温度よりも下げなければならない。しかしながら、単に熱処理温度を下げると、第２のｎ型非晶質薄膜シリコン層１０５ｂの結晶化が不十分となる恐れがある。また、第２のｎ型結晶系薄膜シリコン層１０６ｂ中に多量の水素が残ってしまうことで、後の熱処理工程または焼成工程において、急激な水素脱離に起因した膜はがれを引き起こす恐れがある。これを防ぐためには、第２のｎ型非晶質薄膜シリコン層１０５ｂのｎ型ドーパントの濃度が、既に形成されている第１のｎ型非晶質薄膜シリコン層１０５ａのｎ型ドーパントの濃度よりも高くされる。前述したように、結晶化に必要な最適な熱処理温度は主にリン濃度で決定され、リン濃度が高いほど最適な熱処理温度は低くなる。そのため、より高いリン濃度を有する第２のｎ型非晶質薄膜シリコン層１０５ｂの最適な熱処理温度は、第１のｎ型非晶質薄膜シリコン層１０５ａのものよりも低くなる。よって、第１のｎ型非晶質薄膜シリコン層１０５ａの熱処理温度に比して、第２のｎ型非晶質薄膜シリコン層１０５ｂの熱処理温度を、結晶化度の大きな低下を招くことなく、下げることができる。すなわち、熱ダメージを抑制しつつ、高い結晶化度を得ることができる。
　図１０を参照して、この後、ｎ≧３の場合は、ステップＳ１１０およびＳ１２０の組がさらに繰り返される。例えば、図１のようにｎ＝６の太陽電池２０１が製造される場合は、さらに４回の繰り返しが行われる。これにより、第３～第６のトンネル酸化物層１０４ｃ～１０４ｆと、第３～第６のｎ型結晶系薄膜シリコン層１０６ｃ～１０６ｆとが、交互に形成される。よってステップＳ１１０およびＳ１２０の組は計６回行われる。これにより、６組のトンネル酸化物層１０４およびｎ型結晶系薄膜シリコン層１０６が形成される。すなわち積層構造ＳＴの全体が形成される。なお、ｎは６に限定されるものではなく、２以上であればよい。第ｋ（ｎ≧ｋ≧２）のｎ型結晶系薄膜シリコン層１０６のリン濃度を、第ｋ－１のｎ型結晶系薄膜シリコン層１０６のリン濃度よりも高くすることで、結晶化工程における熱処理温度を、結晶化度の不足をともなうことなく、下げることができる。これにより熱劣化を抑制することができる。
　望ましくは第ｋのｎ型結晶系薄膜シリコン層１０６中での活性化したドナー濃度が、第ｋ－１のｎ型結晶系薄膜シリコン層中での活性化したドナー濃度より高くされる。これにより、ｎ型単結晶シリコン基板１００の表面から離れるほど、積層されたｎ型結晶系薄膜シリコン層１０６中での正孔に対するポテンシャルが増大する。よって、ｎ型結晶系薄膜シリコン層１０６中で光が吸収されることにより生成された少数キャリアが、ポテンシャル勾配による電界により、ｎ型単結晶シリコン基板１００の方へ引っ張られる。よってこの少数キャリアも発電に寄与することができる。よって発電効率を高めることができる。
　なお、複数のｎ型結晶系薄膜シリコン層１０６の各々のシート抵抗は、そのリン濃度以外に、その膜厚にも依存する。よって、複数のｎ型結晶系薄膜シリコン層１０６の間での、上述したリン濃度の大きさの関係が、そのままシート抵抗の大きさの関係に反映される必要はない。
　さらに図１１を参照して、ｎ型単結晶シリコン基板１００の受光面１００Ａ上に形成されているＢＳＧ膜１０１およびＮＳＧ膜１０２（図１０）が、フッ酸を用いて完全に除去される。なお本工程は、ｎ回行われる結晶化工程（ステップＳ１２２（図２））のいずれかの前に行われてもよい。その場合、ＢＳＧ膜１０１が除去された後の結晶化工程においては、結晶化のための熱処理中にｐ型不純物拡散源としてのＢＳＧ膜１０１からボロンが雰囲気中に拡散することがない。よって、その結晶化工程において形成されるｎ型結晶系薄膜シリコン層１０６にボロン原子が付着および拡散することが防止される。一方でその場合は、ｐ型不純物拡散層１０３が露出されて以降のｎ型結晶系薄膜シリコン層１０６の形成工程において、ｎ型結晶系薄膜シリコン層１０６から雰囲気中に拡散したｎ型ドーパントがｐ型不純物拡散層１０３中へ拡散してしまう可能性がある。このため、ＢＳＧ膜１０１およびＮＳＧ膜１０２の除去は、最後の結晶化工程（ステップＳ１２２（図２））の後に行われることが好ましい。結晶化工程においてＢＳＧ膜１０１が存在していても、それがキャップ層としてのＮＳＧ膜１０２に覆われていれば、ＢＳＧ膜１０１から雰囲気中へのボロンの拡散はおおよそ防止される。
　図１１を参照して、ステップＳ１３０（図２）で、ｎ型単結晶シリコン基板１００の裏面１００Ｂ上に積層構造ＳＴを介して保護膜１０７が形成される。言い換えれば、ｎ型結晶系薄膜シリコン層１０６ｆ（第ｎのｎ型結晶系薄膜シリコン層）上に保護膜１０７が形成される。保護膜１０７の材料は、例えば、窒化シリコン、酸化シリコン、窒酸化シリコン、非晶質シリコン、または微結晶シリコンである。保護膜１０７は複数の膜の積層構造を有してもよい。ここで、保護膜１０７は、ｎ型結晶系薄膜シリコン層１０６の硬度よりも高い硬度を有することが好ましい。これは、後の工程において保護膜１０７上に電極のスクリーン印刷が行われる際に、版との接触あるいは摩擦などによる物理ダメージからｎ型結晶系薄膜シリコン層１０６を保護するためである。また、保護膜１０７中の水素濃度は、いずれのｎ型結晶系薄膜シリコン層１０６中の平均水素濃度よりも高いことが好ましい。保護膜１０７中に十分な水素が含まれていると、熱処理時および電極焼成時にｎ型結晶系薄膜シリコン層１０６またはｎ型単結晶シリコン基板１００とトンネル酸化物層１０４との界面に存在するダングリングボンドが、保護膜１０７から拡散する水素によって十分に終端される。これにより、積層構造ＳＴによるパッシベーション効果が向上する。また、保護膜１０７の膜厚は５ｎｍ以上２００ｎｍ未満であることが好ましい。膜厚が小さ過ぎると、後の電極焼成時に、電極が積層構造ＳＴを突き抜けてｎ型結晶系薄膜シリコン層１０６を浸食しやすくなる。また、保護膜１０７からの、上述した水素の供給が不十分となりやすい。逆に膜厚が大き過ぎると、後の電極焼成を経ても、電極が積層構造ＳＴのｎ型結晶系薄膜シリコン層１０６ｅに接触しにくくなる。その結果、電極のコンタクト抵抗が増大してしまう。
　図１２を参照して、ステップＳ１４０（図２）で、ｎ型単結晶シリコン基板１００の受光面１００Ａ上にｐ型不純物拡散層１０３を介して受光面側誘電体層１０８および反射防止膜１０９が順に形成される。言い換えれば、ｐ型不純物拡散層１０３上に受光面側誘電体層１０８および反射防止膜１０９が順に形成される。受光面側誘電体層１０８は、酸化膜であってよく、好ましくは酸化アルミニウム膜である。酸化アルミニウム膜は負の固定電荷を有しているため、ｐ型不純物拡散層１０３に対して優れたパッシベーション効果を発揮することが知られている。酸化アルミニウム膜は、例えば、ＡＬＤ法またはＣＶＤ法により形成され得る。酸化アルミニウム膜の膜厚は、例えば２ｎｍ以上５０ｎｍ未満である。反射防止膜１０９は、例えば、プラズマＣＶＤ法で形成される窒化シリコン膜である。反射防止膜１０９の膜厚は、受光面側誘電体層１０８の膜厚に応じて、太陽光スペクトルに対して最適なものとされ、例えば３０ｎｍ以上８０ｎｍ未満程度とされる。
　次にステップＳ１５０（図２）で、ｎ型単結晶シリコン基板１００の受光面１００Ａおよび裏面１００Ｂのそれぞれの上に、いくつかの部材を介して、受光面電極１１０および裏面電極１１１が印刷される。具体的には、金属粒子およびガラス粒子を含んだペーストが、スクリーン印刷法などの塗布法によって、櫛形パターン状に塗布される。そして、塗布されたペーストが乾燥される。この乾燥は、例えば、乾燥オーブン中での２００℃での１０分程度での処理によって行われる。この時点では、受光面電極１１０および裏面電極１１１のそれぞれは、反射防止膜１０９および保護膜１０７上に印刷されている。
　再び図１を参照して、ステップＳ１６０（図２）で、受光面電極１１０および裏面電極１１１の電極焼成が行われる。受光面電極１１０および裏面電極１１１は同時に焼成され得る。焼成工程の温度は、例えば８００℃程度である。焼成工程において、受光面電極１１０のガラス粒子が受光面側誘電体層１０８および反射防止膜１０９をエッチングすることで、受光面電極１１０がｐ型不純物拡散層１０３へ向かって浸食する。これにより受光面電極１１０がｐ型不純物拡散層１０３に電気的に接続される。同様に、裏面電極１１１のガラス粒子が保護膜１０７をエッチングすることで、裏面電極１１１がｎ型結晶系薄膜シリコン層１０６ｆへ向かって浸食する。これにより裏面電極１１１がｎ型結晶系薄膜シリコン層１０６ｆに電気的に接続される。
　以上により太陽電池２０１が得られる。
　（効果）
　本実施の形態の太陽電池２０１（図１）によれば、第１に、ｎ型結晶系薄膜シリコン層１０６の各々は、５０％以上の厚さ範囲において１原子％以下の平均水素含有量を有している。これにより、太陽電池２０１の製造における熱処理工程および焼成工程において、水素の脱離に起因した膜はがれを抑制することができる。第２に、ｎ型結晶系薄膜シリコン層１０６の各々が５０％以上の結晶化率を有している。これにより、熱による歪開放が少なくなる。よって膜はがれを、より確実に抑制することができる。さらに、結晶化率が高いことによって、ｎ型結晶系薄膜シリコン層１０６中のドーパントが十分に活性化される。これにより、ｎ型結晶系薄膜シリコン層１０６がトンネル酸化物層に対して強い電界効果を発揮することで、高いパッシベーション効果が得られる。高いパッシベーション効果によって、開放電圧を高めることができる。また、膜はがれの抑制により、高いパッシベーション効果を得るための構造が適切に維持される。以上から、高いパッシベーション効果を、より確実に得ることができる。これにより、高い開放電圧を、より確実に得ることができる。
　また、上述したようにｎ型結晶系薄膜シリコン層１０６中のドーパントが十分に活性化されることで、ｎ型結晶系薄膜シリコン層１０６の導電性が高められる。これにより、太陽電池２０１の性能が高められる。
　好ましくは、第１から第ｎの不純物濃度のうち第１の不純物濃度は他のいずれの不純物濃度よりも低い。このことは、第２から第ｎのｎ型結晶系薄膜シリコン層１０６ｂ～１０６ｆの不純物濃度が、第１のｎ型結晶系薄膜シリコン層１０６ａの不純物濃度よりも高いことを意味する。より高い不純物濃度を有することにより、第２から第ｎのｎ型結晶系薄膜シリコン層１０６ｂ～１０６ｆの各々を十分に結晶化するための熱処理温度が、第１のｎ型結晶系薄膜シリコン層１０６ａを十分に結晶化するための熱処理温度よりも低くなる。これにより、十分な結晶化を行いつつ、第２から第ｎのｎ型結晶系薄膜シリコン層１０６ｂ～１０６ｆの各々の熱処理温度を、第１のｎ型結晶系薄膜シリコン層１０６ａの熱処理温度よりも低くすることができる。よって、第２から第ｎのｎ型結晶系薄膜シリコン層１０６ｂ～１０６ｆが形成される際に、既に形成されている層である第１のｎ型結晶系薄膜シリコン層１０６ａに生じ得る熱劣化が抑制される。よって太陽電池２０１の性能を高めることができる。
　好ましくは、第１から第ｎの不純物濃度のうち第ｋ（ｎ≧ｋ≧２）の不純物濃度の各々は第ｋ－１の不純物濃度よりも高い。より高い不純物濃度を有することにより、第ｋのｎ型結晶系薄膜シリコン層１０６を十分に結晶化するための熱処理温度が、第ｋ－１のｎ型結晶系薄膜シリコン層１０６を十分に結晶化するための熱処理温度よりも低くなる。これにより、十分な結晶化を行いつつ、第ｋのｎ型結晶系薄膜シリコン層１０６の熱処理温度を、第ｋ－１のｎ型結晶系薄膜シリコン層１０６の熱処理温度よりも低くすることができる。これにより、第ｋ（ｎ≧ｋ≧２）のｎ型結晶系薄膜シリコン層１０６の各々が形成される際に、既に形成されている層である第ｋ－１のｎ型結晶系薄膜シリコン層１０６に生じ得る熱劣化が抑制される。よって太陽電池２０１の性能を高めることができる。また、ｎ型結晶系薄膜シリコン層１０６中で吸収された光により生成されたキャリアを取り出すことが容易となる。
　ｎ型結晶系薄膜シリコン層１０６の各々の不純物濃度が同じとされたとすると、各層の結晶化の際の熱処理によって、既に形成されている層へ必要以上の熱負荷がかかるため、特性が大きく劣化しやすい。熱負荷を軽減するために、熱処理温度を低くしたり熱処理回数を減したりすると、結晶化が十分に進まないことで、電界効果によるパッシベーション効果が弱くなる。また、ｎ型結晶系薄膜シリコン層１０６中の水素が熱処理によって十分に脱離されない。このため、その後に行われる、加熱をともなう工程において、膜はがれが生じやすい。よって結果的に、高い開放電圧を維持することができなくなる。
　好ましくは、第１から第ｎのｎ型結晶系薄膜シリコン層１０６ａ～１０６ｆの各々は、ドーパントとしてリン原子を含有している。これにより、リン濃度を変更することで、最適な熱処理温度を容易に制御することができる。
　好ましくは、第１の不純物濃度は１原子％以下である。これにより、第１のｎ型結晶系薄膜シリコン層１０６ａのドーパントが第１のトンネル酸化物層１０４ａを突き破る現象を抑制することができる。よって、第１のｎ型結晶系薄膜シリコン層１０６ａのドーパントがｎ型単結晶シリコン基板１００に多量に到達することを抑制することができる。
　裏面電極１１１は、ｎ型単結晶シリコン基板１００の裏面１００Ｂ上に積層構造ＳＴを介して設けられている。積層構造ＳＴは、１組のみのトンネル酸化物層およびｎ型結晶系薄膜シリコン層ではなく、複数組のトンネル酸化物層１０４およびｎ型結晶系薄膜シリコン層１０６を有している。これにより、パッシベーション効果を高めることができる。また、裏面電極１１１がｎ型単結晶シリコン基板１００へ向かって浸食することを、より抑制することができる。よって、この浸食に起因したｎ型単結晶シリコン基板１００のダメージを、より抑制することができる。よって、高い開放電圧を、より確実に得ることができる。
　仮に、１組のみのトンネル酸化物層１０４およびｎ型結晶系薄膜シリコン層１０６しか設けられなかったとすると、ファイアースルーによる裏面電極１１１の浸食によって裏面電極１１１が１つのｎ型結晶系薄膜シリコン層１０６を突き破っただけで、ｎ型単結晶シリコン基板１００に直接接するトンネル酸化物層１０４に達してしまう。さらに裏面電極１１１がこのトンネル酸化物層１０４を突き破っただけで、ｎ型単結晶シリコン基板１００に達してしまう。その結果、再結合が増加することで、開放電圧が低下してしまう。裏面電極１１１によるｎ型単結晶シリコン基板１００への直接の浸食を抑えられたとしても、再結合速度の増大の影響がｎ型単結晶シリコン基板１００の界面に容易に及ぶことから、特性の劣化を抑制するのは難しい。また、これを防ぐ意図で、ｎ型結晶系薄膜シリコン層１０６が厚くされたとすると、ｎ型結晶系薄膜シリコン層１０６中での再結合が増加することで、開放電圧が低下してしまう。
　なお、受光面電極１１０はｎ型単結晶シリコン基板１００からｐ型不純物拡散層１０３によって隔てられている。ｐ型不純物拡散層１０３の膜厚は、ｎ型結晶系薄膜シリコン層１０６の各々の膜厚よりも大きく、通常、数百ｎｍ程度である。よって、浸食によって受光面電極１１０がｎ型単結晶シリコン基板１００に達してしまう可能性は比較的小さい。また、受光面電極１１０がアルミニウム（Ａｌ）原子を含有する場合、受光面電極１１０からｐ型不純物拡散層１０３中へ拡散したＡｌ原子がアクセプタとして機能することで、パッシベーション効果が高められる。よって、パッシベーション効果を高めるための積層構造ＳＴは、ｐ型不純物拡散層１０３が設けられた面（本実施の形態においては受光面１００Ａ）とは反対の面（本実施の形態においては裏面１００Ｂ）上に配置されることが好ましい。
　本実施の形態の太陽電池２０１の製造方法によれば、好ましくは、第２から第ｎのｎ型結晶系薄膜シリコン層１０６ｂ～１０６ｆを形成する工程の各々で用いられる温度は、第１のｎ型結晶系薄膜シリコン層１０６ａを形成する工程で用いられる温度よりも低い。これにより、第２から第ｎのｎ型結晶系薄膜シリコン層１０６ｂ～１０６ｆが形成される際に生じ得る第１のｎ型結晶系薄膜シリコン層１０６ａの熱劣化が抑制される。よって太陽電池２０１の性能を高めることができる。
　より好ましくは、第ｋ（ｎ≧ｋ≧２）のｎ型結晶系薄膜シリコン層１０６を形成する工程の各々で用いられる温度は、第ｋ－１のｎ型結晶系薄膜シリコン層１０６を形成する工程で用いられる温度よりも低い。これにより、第ｋのｎ型結晶系薄膜シリコン層１０６が形成される際に生じ得る第ｋ－１のｎ型結晶系薄膜シリコン層１０６の熱劣化が抑制される。よって、第１から第ｎのｎ型結晶系薄膜シリコン層１０６ａ～１０６ｆのすべての熱劣化が抑制される。よって太陽電池２０１の性能を高めることができる。
　＜実施の形態２＞
　図１３を参照して、本実施の形態においては、実施の形態１におけるステップＳ１２０（図２）に代わり、ステップ１２０Ｖが行われる。ステップＳ１２０においては、トンネル酸化物層１０４上にｎ型結晶系薄膜シリコン層が堆積され、そしてそれが結晶化されることによってｎ型結晶系薄膜シリコン層１０６が形成される。一方、ステップ１２０Ｖにおいては、トンネル酸化物層１０４上にｎ型結晶系薄膜シリコン層１０６が堆積される。すなわち、シリコン層が、直接、結晶系の状態で堆積される。よって本実施の形態の製造方法においては、図５の構成から、図６の構成を経ることなく図７の構成へと工程が移行し、そして図８の構成を経ることなく図９の構成へと工程が移行する。
　上述した、ｎ型結晶系薄膜シリコン層１０６の直接の堆積は、例えば減圧化学堆積法（Ｌｏｗ　Ｐｒｅｓｓｕｒｅ　Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ：ＬＰＣＶＤ）により行われ得る。堆積時のｎ型単結晶シリコン基板１００の温度（堆積温度）は、６００℃以上９００℃以下程度が好ましい。複数のｎ型結晶系薄膜シリコン層１０６の形成に用いられる温度は、すべて同じである必要はなく、実施の形態１の場合と同様に制御されることが好ましい。本実施の形態においては、上述した堆積温度が、ｎ型結晶系薄膜シリコン層１０６の形成に用いられる温度に相当する。
　本実施の形態によっても、実施の形態１とほぼ同様の効果が得られる。さらに、結晶化のための熱処理工程（ステップＳ１２２（図２））を省略することができる。熱処理工程が省略される場合、ｎ型結晶系薄膜シリコン層１０６に加えてトンネル酸化物層１０４も堆積法によって形成されることで、生産性をより高めることができる。堆積法によるトンネル酸化物層１０４の形成は、例えば、ＳｉＨ４ガスおよびＮ２Ｏガスを用いて行われ得る。
　＜実施の形態３＞
　（構成）
　図１４を参照して、本実施の形態の太陽電池２０２（光起電力素子）においては、積層構造ＳＴがｎ型単結晶シリコン基板１００の受光面１００Ａ上に配置されている。具体的には、積層構造ＳＴの第１のトンネル酸化物層１０４ａがｎ型単結晶シリコン基板１００の受光面１００Ａ上に配置されている。またｐ型不純物拡散層１０３（エミッタ層）がｎ型単結晶シリコン基板１００の裏面１００Ｂ上に配置されている。言い換えれば、太陽電池２０２は、太陽電池２０１（図１）と異なり、バックエミッタ構造を有している。
　また太陽電池２０２は、受光面側誘電体層１０８および反射防止膜１０９（図１）に代わり、裏面側誘電体層１０８Ａおよび裏面側保護膜１０９Ａを有している。本実施の形態においては、受光面電極１１０は、保護膜１０７を貫通して積層構造ＳＴに達している。これにより受光面電極１１０は積層構造ＳＴに電気的に接続されている。また裏面電極１１１は、裏面側保護膜１０９Ａおよび裏面側誘電体層１０８Ａを貫通してｐ型不純物拡散層１０３に達している。これにより裏面電極１１１はｐ型不純物拡散層１０３に電気的に接続されている。
　なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
　（製造方法）
　次に、太陽電池２０２の製造方法について、フロー図（図１５）を参照しつつ、以下に説明する。
　図１６および図１７を参照して、ステップＳ１００（図１５）で、ｐ型不純物拡散層１０３が形成される。形成が行われる面がｎ型単結晶シリコン基板１００の受光面１００Ａではなく裏面１００Ｂであること以外は、実施の形態１の工程（図３および図４）と同様の工程が行われる。
　図１８～図２３を参照して、ステップＳ１１０およびＳ１２０（図１５）の組のｎ回繰り返しにより、積層構造ＳＴが形成される。形成が行われる面がｎ型単結晶シリコン基板１００の裏面１００Ｂではなく受光面１００Ａであること以外は、実施の形態１の工程（図５～図１０）と同様の工程が行われる。なお変形例として、ステップＳ１２０に代わり、ステップＳ１２０Ｖ（図１３：実施の形態２）が行われてもよい。すなわち、シリコン層が、直接、結晶系の状態で堆積されることで、結晶化のための熱処理工程が省略されてもよい。
　次に、ｐ型不純物拡散層１０３上のＢＳＧ膜１０１およびＮＳＧ膜１０２（図１０）が、フッ酸を用いて除去される。除去方法は実施の形態１と同様である。
　図２４を参照して、次に、ステップＳ１３０（図１３）で、積層構造ＳＴ上に保護膜１０７が形成される。本実施の形態においては保護膜１０７が受光面側に配置されるため、保護膜１０７は低光吸収材料から作られることが望ましい。保護膜１０７の材料および膜厚は、単層あるいは積層構造体として太陽光スペクトルに対して最適な反射率が得られるように選択される。例えば、窒化シリコンの単層膜が用いられる場合、膜厚は６０ｎｍ以上１００ｎｍ未満程度とされる。
　図２５を参照して、次に、ステップＳ１４０Ｗ（図１３）で、ｐ型不純物拡散層１０３上に裏面側誘電体層１０８Ａおよび裏面側保護膜１０９Ａが順に形成される。
　次に、ステップＳ１５０（図１５）で、実施の形態１（図１２）とほぼ同様に、ｎ型単結晶シリコン基板１００の受光面１００Ａおよび裏面１００Ｂのそれぞれの上に、いくつかの部材を介して、受光面電極１１０および裏面電極１１１が印刷される。本実施の形態においては、この時点では、受光面電極１１０および裏面電極１１１のそれぞれは、保護膜１０７および裏面側保護膜１０９Ａ上に印刷されている。
　再び図１４を参照して、ステップＳ１６０（図１５）で、実施の形態１（図１）とほぼ同様に、受光面電極１１０および裏面電極１１１の電極焼成が行われる。本実施の形態においては、焼成工程において、受光面電極１１０のガラス粒子が保護膜１０７をエッチングすることで、受光面電極１１０がｎ型結晶系薄膜シリコン層１０６ｆへ向かって浸食する。これにより受光面電極１１０がｎ型結晶系薄膜シリコン層１０６ｆに電気的に接続される。同様に、裏面電極１１１のガラス粒子が裏面側保護膜１０９Ａおよび裏面側誘電体層１０８Ａをエッチングすることで、裏面電極１１１がｐ型不純物拡散層１０３へ向かって浸食する。これにより裏面電極１１１がｐ型不純物拡散層１０３に電気的に接続される。
　以上により太陽電池２０２が得られる。
　（効果）
　本実施の形態によっても、実施の形態１とほぼ同様の効果が得られる。さらに、ｐ型不純物拡散層１０３上に設けられる電極が受光面電極１１０ではなく裏面電極１１１である。裏面電極１１１は、遮光ロスを増大させることなく、狭ピッチのグリッド電極を有することができる。これにより、ｐ型不純物拡散層１０３の抵抗をより高めることが許容される。よってパッシベーション効果を向上させることができる。
　上記各実施の形態においては、複数の結晶系薄膜半導体層の各々としてｎ型結晶系薄膜シリコン層が用いられている。よって、結晶系薄膜半導体層の各々の導電型を「第１の導電型」と定義すれば、第１の導電型はｎ型である。しかしながら第１の導電型は、ｎ型に限定されるものではなく、ｐ型であってもよい。また上記各実施の形態においては、半導体基板としてｎ型単結晶シリコン基板が用いられている。よって、半導体基板の導電型はｎ型である。しかしながら半導体基板の導電型は、ｎ型に限定されるものではなく、ｐ型であってもよい。言い換えれば、半導体基板の導電型は、第１の導電型、および、第１の導電型と反対の第２の導電型のいずれかであればよい。
　本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。この発明は詳細に説明されたが、上記した説明は、すべての局面において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。
　２０１，２０２　太陽電池（光起電力素子）、ＳＴ　積層構造、１００　ｎ型単結晶シリコン基板（半導体基板）、１００Ａ　受光面、１００Ｂ　裏面、１０１　ＢＳＧ膜（不純物拡散源）、１０２　ＮＳＧ膜（キャップ層）、１０３　ｐ型不純物拡散層（エミッタ層）、１０４　トンネル酸化物層、１０４ａ～１０４ｆ　第１～第６のトンネル酸化物層、１０５ａ，１０５ｂ　第１および第２のｎ型非晶質薄膜シリコン層、１０６　ｎ型結晶系薄膜シリコン層（結晶系薄膜半導体層）、１０６ａ～１０６ｆ　第１～第６のｎ型結晶系薄膜シリコン層（第１～第６の結晶系薄膜半導体層）、１０７　保護膜、１０８　受光面側誘電体層、１０８Ａ　裏面側誘電体層、１０９　反射防止膜、１０９Ａ　裏面側保護膜、１１０　受光面電極、１１１　裏面電極。

Claims (7)

  1. 　第１の導電型および前記第１の導電型と反対の第２の導電型のいずれかを有する半導体基板（１００）と、
    　前記半導体基板（１００）上に交互に設けられた複数のトンネル酸化物層（１０４）および複数の結晶系薄膜半導体層（１０６）を有する積層構造（ＳＴ）と、
    　前記積層構造（ＳＴ）上に設けられ、誘電体から作られた保護膜（１０７）と、
    を備え、
    　前記複数のトンネル酸化物層（１０４）は、前記半導体基板（１００）上に順に配置された第１から第ｎのトンネル酸化物層からなり、前記第１のトンネル酸化物層は、前記半導体基板（１００）に当接しており、かつ前記半導体基板（１００）の少数キャリアに対して障壁を有しており、
    　前記複数の結晶系薄膜半導体層（１０６）の各々は前記第１の導電型を有し、前記複数の結晶系薄膜半導体層（１０６）は、前記半導体基板（１００）上に順に配置された第１から第ｎの結晶系薄膜半導体層からなり、
    　前記複数の結晶系薄膜半導体層（１０６）の各々は、５０％以上の厚さ範囲において１原子％以下の平均水素含有量を有しており、かつ、５０％以上の結晶化率を有している、
    光起電力素子（２０１，２０２）。
  2. 　前記第１から第ｎの結晶系薄膜半導体層のそれぞれは第１から第ｎの不純物濃度を有しており、前記第１から第ｎの不純物濃度のうち前記第１の不純物濃度は他のいずれの不純物濃度よりも低いことを特徴とする、請求項１に記載の光起電力素子（２０１，２０２）。
  3. 　前記第１から第ｎの結晶系薄膜半導体層のそれぞれは第１から第ｎの不純物濃度を有しており、前記第１から第ｎの不純物濃度のうち第ｋ（ｎ≧ｋ≧２）の不純物濃度の各々は第ｋ－１の不純物濃度よりも高いことを特徴とする、請求項１に記載の光起電力素子（２０１，２０２）。
  4. 　前記第１から第ｎの結晶系薄膜半導体層の各々は、ドーパントとしてリン原子を含有している、請求項１から請求項３のいずれか１項に記載の光起電力素子（２０１，２０２）。
  5. 　前記第１の不純物濃度は１原子％以下であることを特徴とする、請求項１から請求項４のいずれか１項に記載の光起電力素子（２０１，２０２）。
  6. 　第１の導電型および前記第１の導電型と反対の第２の導電型のいずれかを有する半導体基板（１００）上に交互に配置される複数のトンネル酸化物層（１０４）および複数の結晶系薄膜半導体層（１０６）を有する積層構造（ＳＴ）を形成する工程と、
    　前記積層構造（ＳＴ）上に、誘電体から作られた保護膜（１０７）を形成する工程と、
    を備え、
    　前記複数のトンネル酸化物層（１０４）は、前記半導体基板（１００）上に順に配置された第１から第ｎのトンネル酸化物層からなり、前記第１のトンネル酸化物層は、前記半導体基板（１００）に当接しており、かつ前記半導体基板（１００）の少数キャリアに対して障壁を有しており、
    　前記複数の結晶系薄膜半導体層（１０６）の各々は前記第１の導電型を有し、前記複数の結晶系薄膜半導体層（１０６）は、前記半導体基板（１００）上に順に配置された第１から第ｎの結晶系薄膜半導体層からなり、前記第１から第ｎの結晶系薄膜半導体層のそれぞれは第１から第ｎの不純物濃度を有しており、前記第１から第ｎの不純物濃度のうち前記第１の不純物濃度は他のいずれの不純物濃度よりも低く、
    　前記積層構造（ＳＴ）を形成する工程は、前記第１から第ｎの結晶系薄膜半導体層を順に形成する工程を含み、前記第１から第ｎの結晶系薄膜半導体層のそれぞれを形成する工程のうち、第２から第ｎの結晶系薄膜半導体層を形成する工程の各々で用いられる温度は、前記第１の結晶系薄膜半導体層を形成する工程で用いられる温度よりも低い、
    光起電力素子（２０１，２０２）の製造方法。
  7. 　第１の導電型および前記第１の導電型と反対の第２の導電型のいずれかを有する半導体基板（１００）上に交互に配置される複数のトンネル酸化物層（１０４）および複数の結晶系薄膜半導体層（１０６）を有する積層構造（ＳＴ）を形成する工程と、
    　前記積層構造（ＳＴ）上に、誘電体から作られた保護膜（１０７）を形成する工程と、
    を備え、
    　前記複数のトンネル酸化物層（１０４）は、前記半導体基板（１００）上に順に配置された第１から第ｎのトンネル酸化物層からなり、前記第１のトンネル酸化物層は、前記半導体基板（１００）に当接しており、かつ前記半導体基板（１００）の少数キャリアに対して障壁を有しており、
    　前記複数の結晶系薄膜半導体層（１０６）の各々は前記第１の導電型を有し、前記複数の結晶系薄膜半導体層（１０６）は、前記半導体基板（１００）上に順に配置された第１から第ｎの結晶系薄膜半導体層からなり、前記第１から第ｎの結晶系薄膜半導体層のそれぞれは第１から第ｎの不純物濃度を有しており、前記第１から第ｎの不純物濃度のうち第ｋ（ｎ≧ｋ≧２）の不純物濃度の各々は第ｋ－１の不純物濃度よりも高く、
    　前記積層構造（ＳＴ）を形成する工程は、前記第１から第ｎの結晶系薄膜半導体層を順に形成する工程を含み、前記第１から第ｎの結晶系薄膜半導体層のそれぞれを形成する工程のうち、第ｋ（ｎ≧ｋ≧２）の結晶系薄膜半導体層を形成する工程の各々で用いられる温度は、第ｋ－１の結晶系薄膜半導体層を形成する工程で用いられる温度よりも低い、
    光起電力素子（２０１，２０２）の製造方法。
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