KR20160086335A - 나노-갭 전극 쌍 및 이를 제조하는 방법 - Google Patents

나노-갭 전극 쌍 및 이를 제조하는 방법 Download PDF

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슈지 이케다
마크 올드햄
에릭 에스. 노르만
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퀀텀 바이오시스템즈 가부시키가이샤
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Abstract

생체분자를 검출하기 위한 시스템은, 제 1 전극 및 제 1 전극에 인접한 제 2 전극을 포함하는 나노-갭 전극 디바이스를 포함한다. 제 1 전극은 생체분자가 나노-갭을 지나 흐르도록 허용하도록 치수화된 나노-갭에 의해 제 2 전극과 분리될 수 있다. 나노-갭은 적어도 제 1 갭 영역 및 제 2 갭 영역을 가질 수 있다. 제 2 갭 영역은, 제 1 갭 영역이 갖는 평면에 대해 0(zero)도 보다 큰 각도로 배향될 수 있다. 시스템은 나노-갭 전극 디바이스에 커플링되는 전기 회로를 더 포함할 수 있다. 전기 회로는 생체분자가 나노-갭을 지나 흐를 때, 제 1 전극 및 제 2 전극으로부터 전기 신호들을 수신할 수 있다.

Description

나노-갭 전극 쌍 및 이를 제조하는 방법{NANO-GAP ELECTRODE PAIR AND METHOD OF MANUFACTURING SAME}
[0001] 본 출원은 2013년 10월 16일자로 출원된 일본 특허 출원 일련번호 JP 2013-215828을 우선권으로 청구하며, 상기 특허 출원은 전체적으로 인용에 의해 본원에 포함된다.
[0002] 본 발명은 나노-갭 전극 쌍 및 나노-갭 전극 쌍을 제조하는 방법에 관한 것이다. 최근, 나노스케일 갭이 대향 전극 부분들 사이에 형성된 또는 GO 팁들이 형성된 전극 구조(이후, 나노-갭 전극 쌍으로 지칭됨)가 주목되고 있다. 이에 따라, 나노-갭 전극 쌍들을 사용하는 전자 디바이스들, 바이오디바이스들 등에 대한 연구들이 활발히 이루어지고 있다. 예를 들어, 나노-갭 전극 쌍들을 활용하여 DNA 또는 RNA의 염기 서열(nucleotide sequence)을 분석하기 위한 분석 장치가 바이오디바이스들의 분야에서 착안되었다(예를 들어, 전체적으로 인용에 의해 본원에 포함되는 국제 공개 제 WO 2011/108540호 참조).
[0003] 이 분석 장치에서는, 싱글 DNA 또는 RNA 스트랜드(strand)가 나노-갭 전극 쌍의 전극 부분들 사이의 나노스케일 중공 갭(이후 나노-갭으로 지칭됨)을 통과한다. 통상적으로, 싱글 스트랜드형(stranded) DNA 또는 RNA가 사용될 수 있다. 이후, 싱글 DNA 또는 RNA 스트랜드의 염기들(bases)이 전극 부분들 사이의 나노-갭을 통과할 때 전극 부분들을 거쳐 흐르는 전류들이 측정되고, 이로써 DNA 또는 RNA를 구성하는 염기들이 전류들의 값들을 기반으로 결정될 수 있다.
[0004] 앞서 언급된 이러한 분석 장치에서, 나노-갭 전극 쌍의 전극 부분들 간의 거리가 증가할 경우, 검출가능한 전류 값은 감소한다. 이는 샘플들을 높은 감도로 분석하는 것을 어렵게 만든다. 이에 따라, 전극 부분들 사이의 나노-갭이 크기가 작게 형성될 수 있는 것이 요망된다. 이에 따라, 나노-갭 전극 쌍의 전극 부분들 간의 거리가 짧은, 나노-갭 전극 쌍을 개발하고자 하는 노력들이 이루어지고 있다(예를 들어, 전체적으로 인용에 의해 본원에 포함되는 일본 특허 공개공보 제 2006-234799호 참조).
[0005] 전체적으로 인용에 의해 본원에 포함되는 일본 특허 공개공보 제 2006-234799호는, 금속 층, SAM(self-assembled monolayer) 또는 Al2O3 층, 및 금속 층을 포함하는 3-층 구조를 생성한 다음, SAM 또는 또는 Al2O3 층을 제거함으로써, 기판상에 수직 나노-갭을 제조하기 위한 방법을 개시한다. 전체적으로 인용에 의해 본원에 포함되는 일본 특허 공개공보 제 2006-234799호는 또한, 기판상에 하나의 전극 부분로서 배치되는 제 1 금속 층의 일측 표면상에 SAM을 형성하고, SAM과의 콘택을 갖도록 기판상에 다른 전극 부분로서의 역할을 하는 제 2 금속 층을 형성하고, 이후 SAM을 제거함으로써, 제 1 금속 층과 제 2 금속 층 사이에 평면형 나노-갭을 생성하기 위한 방법을 개시한다.
[0006] 전극 부분들 간의 거리가 나노-갭 전극에서 좁을 수 있지만, 일부 경우들에서, 전극 부분들 간의 좁은 거리는 싱글 스트랜드형 DNA-함유 샘플 솔루션 측정 타겟이 나노-갭을 통과하는 것을 더 어렵게 만들 수 있다.
[0007] 따라서, 앞서 설명된 문제점을 고려하여 달성되는 본 발명의 목적은, 나노-갭의 폭이 실질적으로 좁게 만들어지더라도, 제 1 전극 부분와 제 2 전극 부분 간의 나노-갭을 샘플 유체가 쉽게 통과할 수 있는 나노-갭 전극 쌍 및 나노-갭 전극 쌍을 제조하기 위한 방법을 제시하는 것이다.
[0008] 본 개시내용은 나노-갭 전극 디바이스들 및 시스템들을 제공한다. 본원에 제공되는 나노-갭 전극 디바이스들 및 시스템들은 앞서 설명된 문제점들 중 적어도 일부를 해결할 수 있다.
[0009] 일부 실시예들에서, 나노-갭 전극 쌍은, 기판상에 형성된 제 1 전극 부분; 절연 층 상의 제 1 전극 부분 위에 형성된 갭-형성 층 또는 제 1 전극 부분상에 형성되고 제 1 전극 부분에 대향되게 배치되는 갭-형성 층상에 형성되는 제 2 전극 부분; 제 1 전극 부분 및 제 2 전극 부분 사이에 형성되는 나노-갭을 포함할 수 있으며, 나노-갭은 기판과 동일평면인(coplanar) 제 1 나노-갭 영역, 및 기판에 수직으로 연장되는 제 2 나노-갭 영역으로 구성되며, 제 2 나노-갭 영역의 터미널 단부(terminal end)는 제 1 나노-갭 영역을 연결하거나 오버랩한다.
[0010] 일부 실시예들에서, 나노-갭 전극 쌍은, 기판상에 형성된 제 1 전극 부분; 기판상의 갭-형성 층상에 형성되며 제 1 전극 부분에 대향되게 배치되는 제 2 전극 부분; 및 제 1 전극 부분와 제 2 전극 부분 사이에 형성되는 나노-갭을 포함할 수 있으며, 나노-갭은, 기판과 동일평면인 제 1 나노-갭 영역 및 기판에 수직으로 연장되는 제 2 나노-갭 영역을 포함하며, 제 2 나노-갭 영역의 터미널 단부는 제 1 나노-갭 영역과 연결되거나 오버랩한다.
[0011] 본 개시내용의 일 양상에서, 나노-갭 전극 쌍은, 기판 상에 형성되는 제 1 전극 부분; 절연 층에 걸쳐 제 1 전극 부분에 형성되는 갭-형성 층 또는 제 1 전극 부분에 형성되고 그리고 제 1 전극 부분에 대향하게 배치되는 갭-형성 층 중 어느 하나 상에 형성되는 제 2 전극 부분; 및 제 1 전극 부분과 제 2 전극 부분 사이에 형성되는 나노-갭을 포함하며, 나노-갭은 기판의 평면 방향으로 연장되는 제 1 갭 영역 및 기판에 수직으로 연장되는 제 2 갭 영역을 구성되고, 제 2 갭 영역의 말단 단부는 제 1 갭 영역과 연결된다. 일 실시예에서, 제 1 전극 부분은, 박막 부분; 박막 부분보다 막 두께가 더 두꺼운 후막 부분; 및 박막 부분과 후막 부분 사이에 형성되고 그리고 후막 부분보다 막 두께가 더 얇은 제 1 전극-측 갭-형성 부분을 포함한다. 제 2 전극 부분은, 절연 층 및 갭-형성 층에 걸쳐 또는 오직 갭-형성 층에만 걸쳐 박막 부분 상에 배치되는 베이스 부분; 및 제 2 전극-측 갭-형성 부분을 포함할 수 있으며, 제 2 전극-측 갭-형성 부분의 리딩 단부(leading end)는 베이스 부분으로부터 후막 쪽으로 연장되고, 그에 의해, 제 1 전극-측 갭-형성 부분과 제 2 전극-측 갭-형성 부분 사이의 제 1 갭 영역, 및 후막 부분과 제 2 전극-측 갭-형성 부분 사이의 제 2 갭 영역이 형성된다.
[0012] 다른 양상에서, 나노-갭 전극 쌍은, 기판 상에 형성되는 제 1 전극 부분; 기판 상의 갭-형성 층에 형성되고 그리고 제 1 전극 부분에 대향하게 배치되는 제 2 전극 부분; 및 제 1 전극 부분과 제 2 전극 부분 사이에 형성되는 나노-갭을 포함하며, 나노-갭은 기판의 평면 방향으로 연장되는 제 1 갭 영역 및 기판에 수직으로 연장되는 제 2 갭 영역으로 구성되고, 제 2 갭 영역의 말단 단부는 제 1 갭 영역과 연결된다. 일 실시예에서, 제 2 전극 부분은, 갭-형성 층에 걸쳐 기판 상에 배치되는 베이스 부분, 및 제 1 전극 부분과 제 2 전극-측 갭-형성 부분 사이에 제공되는 제 2 갭 영역 및 제 1 갭 영역에 제 1 전극 부분이 직면(run into)하도록 형성되는 제 2 전극-측 갭-형성 부분을 포함한다.
[0013] 일 실시예에서, 제 1 갭 영역의 폭 및 제 2 갭 영역의 폭은, 갭-형성 층의 막 두께와 치수들이 동일하다.
[0014] 다른 양상에서, 생체분자를 검출하기 위한 시스템은, 제 1 전극 및 제 1 전극 근처의 제 2 전극을 포함하는 나노-갭 전극 디바이스 ― 제 1 전극은, 생체분자가 나노-갭을 통해 흐르도록 허용하는 치수로 만들어진 나노-갭 만큼 제 2 전극으로부터 분리되고, 나노-갭은 적어도 제 1 갭 영역 및 제 2 갭 영역을 갖고, 제 2 갭 영역은 제 1 영역을 갖거나 정의하는 평면에 대하여 0도보다 큰 각도로 배향됨 ―; 및 나노-갭 전극 디바이스에 커플링되는 전기 회로를 포함하며, 전기 회로는, 나노-갭을 통해 생체분자 흐를 때 제 1 전극 및 제 2 전극으로부터 전기 신호들을 수신한다.
[0015] 일부 실시예들에서, 제 2 갭 영역은, 제 1 갭 영역을 갖거나 정의하는 평면에 대하여 약 25°보다 큰 각도로 배향된다. 일부 실시예들에서, 제 2 갭 영역은, 제 1 갭 영역을 갖거나 정의하는 평면에 대하여 약 45°보다 큰 각도로 배향된다. 일부 실시예들에서, 제 2 갭 영역은, 제 1 갭 영역을 갖거나 정의하는 평면에 관하여 약 90°인 각도로 배향된다.
[0016] 일부 실시예들에서, 제 1 전극은 기판 근처에 있다. 일부 실시예들에서, 제 2 전극은 제 1 전극과 접촉해 있는 절연 층 근처에 있다. 일부 실시예들에서, 제 1 전극은 제 1 부분 및 제 1 부분 근처에 있는 제 2 부분을 포함하며, 제 1 부분 및 제 2 부분들은 기판 근처에 있고, 제 1 부분은 제 2 부분보다 더 두꺼운 두께를 갖는다. 일부 실시예들에서, 제 1 부분은 제 2 갭 영역을 부분적으로 정의하는 표면을 갖고, 제 2 부분은 제 1 갭 영역을 부분적으로 정의하는 표면을 갖는다.
[0017] 일부 실시예들에서, 제 1 전극 또는 제 2 전극의 부분은, 단일 원자 팁(single atom tip)을 갖는다. 일부 실시예들에서, 제 2 갭 영역의 말단 단부는 제 1 갭 영역에 커플링된다. 일부 실시예들에서, 시스템은, 나노-갭 전극 디바이스와 유체 연통하며 나노-갭에 생체분자를 지향시키도록 구성되는 적어도 하나의 채널을 더 포함한다. 일부 실시예들에서, 채널은 마이크로유체(microfluidic) 구조와 통합된다.
[0018] 일부 실시예들에서, 전기 회로는, 전기 신호들로부터 생체분자 또는 생체분자의 부분을 검출하도록 프로그래밍되는 컴퓨터 프로세서의 일부이거나 그와 통신한다. 일부 실시예들에서, 나노-갭 전극 디바이스는, 나노-갭 전극 디바이스들의 어레이의 일부이다. 일부 실시예들에서, 나노-갭 전극 디바이스는, 어레이의 다른 나노-갭 전극 디바이스들에 대하여 독립적으로 어드레스가능하다.
[0019] 일부 실시예들에서, 나노-갭은 제 3 갭 영역을 가지며, 제 3 갭 영역의 말단 단부는 제 1 갭 영역에 커플링된다.
[0020] 다른 양상에서, 생체분자를 감지하기 위한 시스템은, 제 1 전극 및 제 1 전극 근처의 제 2 전극을 포함하는 나노-갭 전극 디바이스를 포함하며, 제 1 전극은 생체분자가 나노-갭을 통해 흐르도록 허용하는 치수로 만들어진 나노-갭에 의해 제 2 전극으로부터 분리되고, 나노-갭은 제 1 갭 영역 및 제 2 갭 영역을 갖고, 제 2 갭 영역은 제 1 갭 영역을 갖거나 정의하는 평면에 대하여 약 90°정도인 각도로 배향되며, 제 2 갭 영역의 말단 단부는 제 1 갭 영역에 커플링된다.
[0021] 일부 실시예들에서, 제 1 전극은 기판 근처에 있다. 일부 실시예들에서, 제 2 전극은 제 1 전극과 접촉해 있는 절연 층 근처에 있다. 일부 실시예들에서, 제 1 전극은 제 1 부분 및 제 1 부분 근처에 있는 제 2 부분을 포함하며, 제 1 부분 및 제 2 부분들은 기판 근처에 있고, 제 1 부분은 제 2 부분보다 더 두꺼운 두께를 갖는다. 일부 실시예들에서, 제 1 부분은 제 2 갭 영역을 부분적으로 정의하는 표면을 갖고, 제 2 부분은 제 1 갭 영역을 부분적으로 정의하는 표면을 갖는다.
[0022] 일부 실시예들에서, 제 1 전극 또는 제 2 전극의 부분은, 단일 원자 팁을 갖는다. 일부 실시예들에서, 시스템은, 나노-갭 전극 디바이스와 유체 연통하며 나노-갭에 생체분자를 지향시키도록 구성되는 적어도 하나의 채널을 더 포함한다. 일부 실시예들에서, 채널은 마이크로유체 구조와 통합된다.
[0023] 일부 실시예들에서, 나노-갭 전극 디바이스는, 나노-갭 전극들의 어레이의 일부이다. 일부 실시예들에서, 나노-갭 전극 디바이스는, 어레이의 다른 나노-갭 전극 디바이스들에 대하여 독립적으로 어드레스가능하다.
[0024] 일부 실시예들에서, 나노-갭은 제 3 갭 영역을 가지며, 제 3 갭 영역의 말단 단부는 제 1 갭 영역에 커플링된다.
[0025] 본 개시내용은 또한 생체분자를 검출하기 위한 방법을 제공하며, 생체분자를 검출하기 위해, 위에서 또는 본원의 다른 곳에서 설명되는 디바이스들 또는 시스템들 중 임의의 디바이스 또는 시스템을 사용하는 단계를 포함한다.
[0026] 일 양상에서, 생체분자를 검출하기 위한 방법은: (a) 생체분자를 제 1 전극 및 제 1 전극에 인접한 제 2 전극을 가진 나노-갭 디바이스에 보내는(directing) 단계 ― 제 1 전극은 생체분자가 나노-갭을 통하여 흐르게 하도록 치수화된 나노-갭만큼 제 2 전극으로부터 분리되고, 나노-갭은 적어도 제 1 갭 구역(region) 및 제 2 갭 구역을 가지며, 그리고 제 2 갭 구역은 제 1 갭 구역을 가지거나 정의하는 평면에 관하여 영 도보다 큰 각도로 배향됨 ―; (b) 나노-갭을 통한 생체분자의 흐름 시 전기 신호들을 측정하는 단계; 및 (c) (b)에서 측정된 전기 신호들을 사용하여 생체분자를 검출하는 단계를 포함한다.
[0027] 일부 실시예들에서, 검출하는 단계는 생체분자 또는 이의 일부를 표시하는 전기 신호들을 기준 신호들에 비교하는 단계를 포함한다. 일부 실시예들에서, 검출하는 단계는 생체분자 또는 이의 일부를 식별하는 단계를 포함한다. 일부 실시예들에서, 생체분자는 핵산 분자이다. 일부 실시예들에서, (c)의 검출하는 단계는 핵산 분자를 시퀀싱하는 단계를 포함한다.
[0028] 일부 실시예들에서, 전기 신호들은 전류를 포함한다. 일부 실시예들에서, 전류는 터널링 전류이다.
[0029] 일부 실시예들에서, 제 2 갭 구역은 제 1 갭 구역을 가지거나 정의하는 평면에 관하여 약 90°인 각도로 배향된다. 일부 실시예들에서, 제 1 전극 또는 제 2 전극의 일부는 단일 원자 팁(atom tip)을 가진다. 일부 실시예들에서, 생체분자는 나노-갭 전극 디바이스와 유체 연통하는 적어도 하나의 채널을 통하여 나노-갭 전극 디바이스로 보내진다. 일부 실시예들에서, 나노-갭 전극 디바이스는 독립적으로 어드레스 가능한 나노-갭 전극 디바이스들의 어레이 부분이다. 일부 실시예들에서, 나노-갭을 통한 생체분자의 흐름 시, 생체분자의 일부는 제 1 갭 구역을 통하여 흐르고 생체분자의 나머지는 제 2 갭 구역을 통하여 흐른다.
[0030] 본 개시내용은 또한 상기 또는 본원의 어딘가에 설명된 디바이스들 및 시스템들 중 임의의 것을 제조하기 위한 방법들을 제공한다.
[0031] 일 양상에서, 생체분자를 검출하는데 사용하기 위한 나노-갭 전극들을 제조하기 위한 방법은 (a) 기판에 인접하게 제 1 전극-형성 부분을 제공하는 단계; (b) 제 1 전극-형성 부분의 표면에 인접하게 갭-형성 층을 형성하는 단계; (c) 갭-형성 층에 인접하게 제 2 전극-형성 부분을 형성하는 단계; 및 (d) 제 1 전극 부분과 제 2 전극 부분 사이에 나노-갭을 형성하기 위하여 갭-형성 층의 일부를 제거하는 단계를 포함하고, 나노-갭은 생체분자가 나노-갭을 통하여 흐르게 하도록 치수화되고, 나노-갭은 적어도 제 1 갭 구역 및 제 2 갭 구역을 가지며, 그리고 제 2 갭 구역은 제 1 갭 구역을 가지거나 정의하는 평면에 관하여 영 도보다 큰 각도로 배향된다.
[0032] 일부 실시예들에서, 방법은 (c) 이후, 제 1 전극-형성 부분의 표면, 갭-형성 층의 제 2 부분의 표면, 및 제 2 전극-형성 부분의 표면을 노출시키는 단계를 더 포함한다. 일부 실시예들에서, 방법은 미리 결정된 모양을 각각 가지는 제 1 전극 부분 및 제 2 전극 부분을 제공하기 위하여 제 2 전극-형성 부분, 갭-형성 층 및 제 1 전극-형성 부분을 패터닝하는 단계를 더 포함한다.
[0033] 일부 실시예들에서, 제 2 갭 구역은 제 1 갭 구역을 가지거나 정의하는 평면에 관하여 약 25°보다 큰 각도로 배향된다. 일부 실시예들에서, 제 2 갭 구역은 제 1 갭 구역을 가지거나 정의하는 평면에 관하여 약 45°보다 큰 각도로 배향된다. 일부 실시예들에서, 제 2 갭 구역은 제 1 갭 구역을 가지거나 정의하는 평면에 관하여 약 90°인 각도로 배향된다.
[0034] 일부 실시예들에서, 방법은 단일 원자 팁을 가지도록 제 1 전극 부분 및/또는 제 2 전극 부분을 프로세싱하는 단계를 더 포함한다. 일부 실시예들에서, 제 1 전극 부분 및 제 2 전극 부분은 각각 단일 원자 팁을 가지도록 프로세싱된다. 일부 실시예들에서, 방법은 나노-갭과 유체 연통하는 적어도 하나의 채널을 제공하는 단계를 더 포함한다. 일부 실시예들에서, 방법의 단계 (a)는 전극-형성 부분의 다른 부분보다 더 작은 두께를 가진 전극-형성 부분의 부분에 인접하게 절연 층을 형성하는 단계, 및 절연 층에 인접하게 갭-형성 층을 형성하는 단계를 포함한다. 일부 실시예들에서, 제 2 갭 구역의 말단 단부(terminal end)는 제 1 갭 구역에 커플링된다. 일부 실시예들에서, 제 1 전극-형성 부분은 레벨 차이를 가진다. 일부 실시예들에서, 제 1 갭 구역은 기판에 평행하다.
[0035] 다른 양상에서, 나노-갭 전극 쌍을 제조하는 방법은 기판상에 다수의 상이한 레벨들을 가지는 제 1 전극-형성 부분을 형성하고, 그리고 그 다음 제 1 전극-형성 부분의 더 낮은 레벨을 따라 갭-형성 층을 형성하고, 이에 의해 기판과 동일 평면이고 기판에 수직으로 갭-형성 층을 형성하는 제 1 동작; 갭-형성 층상에 제 2 전극-형성 부분을 형성하고, 그리고 그 다음 제 1 전극-형성 부분의 표면, 기판에 수직으로 연장되는 갭-형성 층의 표면, 및 제 2 전극-형성 부분의 표면을 노출시키는 제 2 동작; 마스크를 사용하여 제 2 전극-형성 부분, 갭-형성 층 및 제 1 전극-형성 부분을 패터닝하고, 이에 의해 각각 미리 결정된 모양을 가진 제 1 전극 부분 및 제 2 전극 부분을 형성하고, 그리고 기판과 공동 평면이고 제 1 전극 부분과 제 2 전극 부분 사이에서 기판에 수직으로 갭-형성 층을 형성하는 제 3 동작; 및 갭-형성 층을 제거하고, 이에 의해 기판과 공동 평면인 제 1 나노-갭 구역 및 기판에 수직으로 연장되는 제 2 나노-갭 구역을 포함하는 나노-갭을 형성하는 제 4 동작을 포함하고, 제 2 나노-갭 구역의 말단 단부는 제 1 전극 부분과 제 2 전극 부분 사이에서 제 1 나노-갭 구역에 연결되거나 상기 제 1 나노-갭 구역과 오버랩핑한다.
[0036] 다른 양상에서, 나노-갭 전극을 제조하는 방법은 기판상에 제 1 전극-형성 부분을 형성하고, 그리고 그 다음 제 1 전극-형성 부분 및 기판상에 갭-형성 층을 형성하고, 이에 의해 기판과 공동 평면이고 기판에 수직으로 갭-형성 층을 형성하는 제 1 동작; 갭-형성 층상에 제 2 전극-형성 부분을 형성하는 제 2 동작; 마스크를 사용하여 제 2 전극-형성 부분, 갭-형성 층 및 제 1 전극-형성 부분을 패터닝하고, 이에 의해 각각 미리 결정된 모양을 가진 제 1 전극 부분 및 제 2 전극 부분을 형성하고, 그리고 제 1 전극 부분과 제 2 전극 부분 사이에서 기판과 공동 평면이고 기판에 수직으로 갭-형성 층을 형성하는 제 3 동작; 및 갭-형성 층을 제거하고, 이에 의해 기판과 공동 평면인 제 1 나노-갭 구역 및 기판에 수직으로 연장되는 제 2 나노-갭 구역으로 구성된 나노-갭을 형성하는 제 4 동작을 포함하고, 제 2 나노-갭 구역의 말단 단부는 제 1 전극 부분과 제 2 전극 부분 사이에서 제 1 갭 구역에 연결되거나 상기 제 1 갭 구역과 오버랩핑한다.
[0037] 다른 양상에서, 나노-갭 전극 쌍을 제조하는 방법은, 기판 상에 레벨 차이를 갖는 제 1 전극-형성 부분을 형성하고, 그 다음으로, 제 1 전극-형성 부분의 레벨 차이를 따라 갭-형성 층을 형성하고, 이에 의해, 기판의 평면 방향으로 그리고 기판에 수직으로 연장되는 갭-형성 층을 형성하는 단계; 갭-형성 층 상에 제 2 전극-형성 부분을 형성하고, 그 다음으로, 제 1 전극-형성 부분의 표면, 기판에 수직으로 연장되는 갭-형성 층의 표면, 및 제 2 전극-형성 부분의 표면을 노출시키는 단계; 마스크를 이용하여, 제 2 전극-형성 부분, 갭-형성 층, 및 제 1 전극-형성 부분을 패터닝하고, 이에 의해 미리 결정된 형상을 각각 갖는 제 1 전극 부분 및 제 2 전극 부분을 형성하고, 제 1 전극 부분과 제 2 전극 부분 사이에 기판의 평면 방향으로 그리고 기판에 수직으로 연장되는 갭-형성 층을 형성하는 단계; 및 갭-형성 층을 제거하고, 이에 의해, 기판의 평면 방향으로 연장되는 제 1 갭 영역 및 기판에 수직으로 연장되는 제 2 갭 영역으로 이루어진 나노-갭을 형성하는 단계를 포함하며, 제 2 갭 영역의 터미널 단부는 제 1 전극 부분과 제 2 전극 부분 사이에서 제 1 갭 영역과 연결된다. 실시예에서, 제 1 전극-형성 부분을 형성하는 단계는, 레벨 차이를 갖는 제 1 전극-형성 부분 상에 필름 두께가 얇은 영역에 절연층을 형성하고, 그 다음으로, 제 1 전극-형성 부분과 절연층의 레벨 차이를 따라 갭-형성 층을 형성하는 단계를 포함하고, 패터닝하는 단계는 필름 두께가 얇은 제 1 전극 부분의 영역에 절연층을 배치하기 위해 마스크를 이용하여 절연층을 또한 패터닝하는 단계를 포함한다.
[0038] 다른 양상에서, 나노-갭 전극 쌍을 제조하는 방법은, 기판의 부분 상에 제 1 전극-형성 부분을 형성하고, 그 다음으로, 제 1 전극-형성 부분 및 기판 상에 갭-형성 층을 형성하고, 이에 의해, 기판의 평면 방향으로 그리고 기판에 수직으로 연장되는 갭-형성 층을 형성하는 단계; 갭-형성 층 상에 제 2 전극-형성 부분을 형성하는 단계; 마스크를 이용하여 제 2 전극-형성 부분, 갭-형성 층, 및 제 1 전극-형성 부분을 패터닝하고, 이에 의해, 미리 결정된 형상을 각각 갖는 제 1 전극 부분 및 제 2 전극 부분을 형성하고, 제 1 전극 부분과 제 2 전극 부분 사이에 기판의 평면 방향으로 그리고 기판에 수직으로 연장되는 갭-형성 층을 형성하는 단계; 및 갭-형성 층을 제거하고, 이에 의해, 기판의 평면 방향으로 연장되는 제 1 갭 영역 및 기판에 수직으로 연장되는 제 2 갭 영역으로 이루어진 나노-갭을 형성하는 단계를 포함하고, 제 2 갭 영역의 터미널 단부는 제 1 전극 부분과 제 2 전극 부분 사이에서 제 1 갭 영역과 연결되거나 또는 제 1 갭 영역과 오버랩한다.
[0039] 다양한 실시예들에 따르면, 샘플 유체가, 기판과 동일 평면 상의 제 1 나노-갭 영역뿐만 아니라 기판에 수직으로 연장되는 제 2 나노-갭 영역을 통과할 수 있는 나노-갭 전극 쌍을 형성하는 것이 가능하고, 제 2 나노-갭 영역의 터미널 단부는 제 1 나노-갭 영역과 연결되거나 또는 제 1 나노-갭 영역과 오버랩하고, 제 1 전극 부분과 제 2 전극 부분 사이의 나노-갭은 작은 폭을 갖도록 선택되고, 샘플 유체는 나노-갭을 용이하게 통과할 수 있다.
[0040] 일부 실시예들에서, 나노채널들은, 샘플의 더 높은 퍼센티지가 나노갭 전극 쌍들과 상호작용할 수 있도록, DNA일 수 있는 샘플의 흐름을 제어하기 위해 하나 또는 그 초과의 나노-갭 전극 쌍들과 공동으로 구성될 수 있다.
[0041] 다른 실시예들에서, 안정적 Go 팁들은, 샘플을 더 양호하게 그리고 더 신뢰성 있게 그리고 정확하게 측정하기 위해 나노-갭 전극 쌍들과 연관되어 형성될 수 있다.
[0042] 본 개시내용의 추가 양상들 및 이점들은 하기의 상세한 설명으로부터 당업자들에게 용이하게 명백해질 것이고, 여기서는 본 개시내용의 단지 예시적 실시예들만이 도시 및 설명된다. 인식될 바와 같이, 본 개시내용은 다른 그리고 상이한 실시예들이 가능할 수 있고, 그들의 몇몇 세부사항들은, 모두 본 개시내용을 벗어남이 없이, 다양하고 명확한 측면들에서 변형들이 가능하다. 따라서, 도면들 및 설명은, 제한적인 것이 아니라, 당연히 예시적인 것으로 간주될 것이다.
인용에 의한 포함
[0043] 본 명세서에서 언급된 모든 공개물들, 특허들, 및 특허 출원들은, 각각의 개별 공개물, 특허 또는 특허 출원이 구체적으로 그리고 개별적으로 마치 인용에 의해 포함되는 것으로 표시되는 것과 동일한 범위로 인용에 의해 본원에 포함된다.
[0044] 본 발명의 신규한 특징들은 첨부된 청구항들에서 상세하게 설명된다. 본 발명의 원리들이 활용되는 예시적 실시예들을 설명하는 하기 상세한 설명, 및 첨부 도면들을 참조하여 본 발명의 특징들 및 이점들의 더 양호한 이해가 획득될 것이며, 첨부 도면들에서;
[0045] 도 1은 나노-갭 전극 쌍의 전체적인 구성을 예시하는 개략도이고;
[0046] 도 2a는 나노-갭 전극 쌍의 상부-표면 구성을 예시하는 평면도이고;
[0047] 도 2b는 나노-갭 전극 쌍의 측방향 단면 구성을 예시하는 측단면도이고;
[0048] 도 3a-f는 나노-갭 전극 쌍을 제조하기 위한 방법의 개략도들이고;
[0049] 도 4a-f는 나노-갭 전극 쌍을 제조하기 위한 방법의 개략도들이고;
[0050] 도 5a-f는 나노-갭 전극 쌍을 제조하기 위한 방법의 개략도들이고;
[0051] 도 6은 나노-갭 전극 쌍의 전체적인 구성을 예시하는 개략도이고;
[0052] 도 7a는 도 6의 나노-갭 전극 쌍의 상부-표면 구성을 예시하는 평면도이고;
[0053] 도 7b는 도 6의 나노-갭 전극 쌍의 측방향 단면 구성을 예시하는 측단면도이고;
[0054] 도 8a-f는 도 6의 나노-갭 전극 쌍을 제조하기 위한 방법의 개략도들이고;
[0055] 도 9a-f는 도 6의 나노-갭 전극 쌍을 제조하기 위한 방법의 개략도들이고;
[0056] 도 10a-f는 도 6의 나노-갭 전극 쌍을 제조하기 위한 방법의 개략도들이고;
[0057] 도 11a는 나노채널 면을 통해 절단된 부분 절개도와 함께 통합된 나노채널을 가진 나노-갭 전극 칩의 부분 단면도를 가진 개략적 평면도이고;
[0058] 도 11b는 통합된 나노채널을 가진 나노-갭 전극 칩의 수직 단면 구성의 개략적 측단면도이고;
[0059] 도 12a는 통합된 나노채널을 가진 나노-갭 전극 칩의 측방향 단면 구성의 개략적 측단면도이고;
[0060] 도 12b는 도 12a의 중앙 부분의 확대된 개략적 부분 측단면도이고;
[0061] 도 13a-f는 도 11a의 나노-갭 전극 칩을 제조하기 위한 방법의 개략도들이고;
[0062] 도 14a-d는 도 11a의 나노-갭 전극 칩을 제조하기 위한 방법의 추가의 개략도들이고; 그리고
[0063] 도 15는 본 개시내용의 디바이스들, 시스템들 및 방법들을 구현하도록 프로그래밍되거나 아니면 이들을 구현하도록 구성된 컴퓨터 제어 시스템을 도시한다.
[0064] 본 발명의 다양한 실시예들이 본원에서 도시되고 설명되지만, 그러한 실시예들은 단지 예로서 제공되는 것이라는 것이 당업자들에게 명백할 것이다. 본 발명으로부터 벗어나지 않으면서 수많은 변형들, 변경들 및 대체들이 당업자들에게서 이루어질 수 있다. 본원에 설명된 발명의 실시예들에 대한 다양한 대안들이 이용될 수 있다는 것이 이해되어야 한다.
[0065] "갭"이라는 용어는, 본원에서 사용되는 바와 같이, 물질에서 형성되거나 그렇지 않으면 물질에서 제공되는 포어, 채널 또는 통로를 일반적으로 지칭한다. 물질은 기판과 같은 고체 상태 물질일 수 있다. 갭은 감지 회로 또는 그 감지 회로에 커플링되는 전극에 인접하여 또는 그 근처에 배치될 수 있다. 일부 예들에서, 갭은 대략 0.1 nm(nanometers) 내지 약 1000 nm의 특징 폭 또는 직경을 갖는다. 대략 수 나노미터들의 폭을 갖는 갭은 "나노-갭"(또는 본원에서 "나노갭")으로 지칭될 수 있다. 일부 상황들에서, 나노-갭은, 약 0.1 nm(nanometers) 내지 50 nm, 즉 0.5 nm 내지 30 nm, 또는 0.5 nm 내지 10 nm, 0.5 nm 내지 5 nm 또는 0.5 nm 내지 2nm이거나, 또는 2 nm 이하, 즉 1 nm, 0.9 nm, 0.8 nm, 0.7 nm, 0.6 nm 또는 0.5 nm인 폭을 갖는다. 일부 경우들에서, 나노-갭은, 적어도 약 0.5 nm, 0.6 nm, 0.7 nm, 0.8 nm, 0.9 nm, 1 nm, 2 nm, 3 nm, 4 nm 또는 5 nm인 폭을 갖는다. 일부 경우들에서, 나노-갭의 폭은 생체분자의 직경 또는 생체분자의 서브유닛(예컨대, 나노미터)보다 작을 수 있다.
[0066] "전극"이란 용어는, 본원에서 사용되는 바와 같이, 전기 전류를 측정하는데 사용될 수 있는 물질 또는 부분을 일반적으로 지칭한다. 전극(또는 전극 부분)은 다른 전극으로의 또는 다른 전극으로부터의 전기 전류를 측정하는데 사용될 수 있다. 일부 상황들에서, 전극들은 채널(예컨대, 나노갭)에 배치될 수 있고, 그 채널에 걸쳐 전류를 측정하는데 사용될 수 있다. 전류는 터널링 전류일 수 있다. 그러한 전류는 나노-갭을 통한 생체분자(예컨대, 단백질)의 유동 시에 검출될 수 있다. 일부 경우들에서, 전극들에 커플링된 감지 회로는 전류를 생성하기 위해 전극들에 걸쳐 인가된 전압을 제공한다. 대안 또는 부가로서, 전극들은 생체분자(예컨대, 단백질의 아미노산 서브유닛 또는 모노머)와 연관된 전기 전도도를 측정 및/또는 식별하는데 사용될 수 있다. 이러한 경우에, 터널링 전류는 전기 전도도에 관련될 수 있다.
[0067] "생체분자"란 용어는, 본원에서 사용되는 바와 같이, 나노-갭 전극에 걸친 전기 전류 및/또는 전위를 통해 검사될 수 있는 임의의 생물학적 물질을 지칭한다. 생체분자는 핵산 분자, 단백질 또는 탄수화물일 수 있다. 생체분자는 뉴클레오티드들 또는 아미노산들과 같은 하나 또는 그 초과의 서브유닛들을 포함할 수 있다.
[0068] "핵산"이라는 용어는, 본원에서 사용되는 바와 같이, 하나 또는 그 초과의 핵산 서브유닛들을 포함하는 분자를 일반적으로 지칭한다. 핵산은 아데노신(A), 시토신(C), 구아닌(G), 티민(T) 및 우라실(U) 또는 이들의 변형들로부터 선택되는 하나 또는 그 초과의 서브유닛들을 포함할 수 있다. 뉴클레오티드는 A, C, G, T 또는 U, 또는 이들의 변형들을 포함할 수 있다. 뉴클레오티드는 성장하는 핵산 스트랜드에 통합될 수 있는 임의의 서브유닛을 포함할 수 있다. 그러한 서브유닛은 A, C, G, T 또는 U일 수 있거나, 또는 하나 또는 그 초과의 보완적인 A, C, G, T 또는 U에 특정적이거나 또는 퓨린(즉, A 또는 G, 또는 이들의 변형) 또는 피리미딘(즉, C, T 또는 U, 또는 이들의 변형)에 대해 보완적인 임의의 다른 서브유닛일 수 있다. 서브유닛은 개별적인 핵산 베이스들 또는 베이스들의 그룹들(예컨대, AA, TA, AT, GC, CG, CT, TC, GT, TG, AC, CA, 또는 이들의 우라실-카운터부분들)이 리졸브되게 할 수 있다. 일부 예들에서, 핵산은 디옥시리보핵산(DNA) 또는 리보핵산(RNA), 또는 이들의 파생물들이다. 핵산은 단일-스트랜드되거나 더블 스트랜드될 수 있다.
[0069] "단백질"이란 용어는, 본원에서 사용되는 바와 같이, 하나 또는 그 초과의 아미노산 모노머들, 서브유닛들 또는 잔류물들을 갖는 고분자 또는 생체분자를 일반적으로 지칭한다. 50개 이하의 아미노산들을 함유하는 단백질은 예컨대 "펩티드"로 지칭될 수 있다. 아미노산 모노머들은 임의의 자연적으로 발생하는 및/또는 합성되는 아미노산 모노머, 이를테면 예컨대 20, 21 또는 22개의 자연적으로 발생하는 아미노산들로부터 선택될 수 있다. 일부 경우들에서, 20개의 아미노산들이 서브젝트의 유전자 코드에 인코딩된다. 일부 단백질들은 약 500개의 자연적으로 및 비-자연적으로 발생한 아미노산들로부터 선택되는 아미노산들을 포함할 수 있다. 일부 상황들에서, 단백질은 이소류신, 류신, 리신, 메티오닌, 페닐알라닌, 트레오닌, 트립토판 및 발린, 아르기닌, 히스티딘, 알라닌, 아스파라긴, 아스파르트산, 시스테인, 글루타민, 글루타민산, 글리신, 프롤린, 세린 및 타이로신으로부터 선택되는 하나 또는 그 초과의 아미노산들을 포함할 수 있다.
[0070] "레벨 차이"라는 용어는, 본원에서 사용되는 바와 같이, 정해진 축(예컨대, z 축)을 따라 상이한 치수들, 일부 경우들에서는 상이한 두께들을 갖는 부분을 일반적으로 지칭한다. 예컨대, 레벨 차이는 한 부분에서의 제 1 두께 및 제 2 부분에서의 제 2 두께를 갖는 부분일 수 있고, 제 1 두께 및 제 2 두께는 상이하다.
나노-갭 전극 쌍들 및 방법들
[0071] 본 개시내용은 단일-스트랜드형 DNA 또는 RNA를 비롯해서, DAN 또는 RNA와 같은 생체분자를 검출하는데 사용될 수 있는 방법들 및 시스템들을 제공한다. 일부 경우들에서, 생체분자 또는 이것의 부분(예컨대, 서브유닛들)은, 생체분자 또는 이것의 부분이 나노-갭에 위치될 때, 전극마다의 전류를 측정함으로써 나노-갭 내의 전극들의 쌍을 사용하여 검출된다. 생체분자 또는 이것의 부분(예컨대, 생체분자의 서브유닛들)을 검출하기 위해 전류 측정이 이루어지는 동안에, 생체분자는 나노-갭을 통해 흐르고 있을 수 있다.
[0072] 나노-갭은 복수의 나노-갭들을 갖는 나노-갭 어레이의 부분일 수 있다. 각각의 나노-갭은 복수의 전극들을 포함할 수 있다. 각각의 나노-갭의 전극들(또는 본원에서 "나노-갭 전극들")이 어레이의 다른 나노-갭 전극들에 대해 독립적으로 어드레싱가능할 수 있다.
[0073] 전류는 터널링 전류일 수 있다. 그러한 전류는 나노-갭을 통한 생체분자의 유동 시에 검출될 수 있다. 일부 경우들에서, 전극들에 커플링된 감지 회로는 전류를 생성하기 위해서 전극들에 걸쳐 인가되는 전압을 제공한다. 대안 또는 부가로서, 전극들은 타겟 종들(예컨대, 핵산 분자의 베이스)과 연관된 전기 전도도를 측정 및/또는 식별하는데 사용될 수 있다. 이러한 경우에서, 터널링 전류는 전기 전도도에 관련될 수 있다.
[0074] 본 개시내용은, 나노-갭의 폭이 실질적으로 작게 되도록 만들어지고 G0 팁들이 제 1 및 제 2 전극 부분들 중 한 부분으로 형성되는 경우에도, 샘플 함유 유체(예컨대, 유체 매체 내의 생체분자)가 제 1 전극 부분과 제 2 전극 부분 사이의 나노-갭 및 연관된 나노채널을 쉽게 통과할 수 있는 나노-갭 전극 쌍을 제공한다. 나노-갭 전극 쌍에서, 솔루션은 기판과 동일 평면에 있는 제 1 갭 영역 NG1 뿐만아니라 기판을 갖는 평면에 대해 각을 이루면서(예컨대, 수직으로) 연장하는 제 2 갭 영역 NG2를 통과할 수 있다. 그 각은 약 0°보다 클 수 있거나, 적어도 약 1°, 2°, 3°, 4°, 5°, 6°, 7°, 8°, 9°, 10°, 15°, 20°, 25°, 30°, 35°, 40°, 45°, 50°, 60°, 70°, 80°, 90°, 100, 110°, 120°, 130°, 또는 135°일 수 있다. 제 2 갭 영역 NG2의 단자 단부는 제 1 갭 영역 NG1과 연결되거나 그와 오버래핑할 수 있다. 일부 경우들에서, 만약 제 1 전극 부분과 제 2 전극 부분 사이의 나노-갭 NG이 작은 폭 W1을 갖도록 형성된다면, 생체분자(예컨대, 싱글 스트랜드형 또는 더블 스트랜드형 DNA)를 함유하는 솔루션이 나노-갭 NG를 쉽게 통과할 수 있다.
[0075] 도 1에서, 참조 부호(1)는 나노-갭 전극 쌍을 나타내고, 여기서, 미리 결정된 형상을 갖는 제 1 전극 부분(3)은 기판(2) 상에 배치될 수 있고, 제 2 전극 부분(4)은 제 1 전극 부분(3)에 제공되는 박막 부분(3a) 상에 배치될 수 있고, 절연 층(7) 및 절연 층(6)은 갭-형성 층(들)의 역할을 할 수 있으며, 그리고 제 1 전극 부분(3) 및 제 2 전극 부분(4)은 중공형 나노-갭 NG를 형성할 수 있고, 이러한 중공형 나노-갭 NG의 폭은 (예컨대, 1000 nm 보다 크지 않은) 나노스케일이다. 일부 실시예들에서, 나노-갭 NG는, 기판(2)에 대해 평행하게 배치되는 제 1 갭 영역(NG1) 및 기판(2)에 대해 수직으로 배치되는 제 2 갭 영역(NG2)으로 구성될 수 있으며, 제 1 갭 영역(NG1)과 오버랩핑되거나 연결되고 2 방향들로 연장하는 제 2 갭 영역(NG2)의 말단 단부는 제 1 전극 부분(3)과 제 2 전극 부분(4) 사이에 형성될 수 있다. 기판(2)은, 예를 들어, 실리콘 기판(8) 및 실리콘 기판(8) 상에 형성되는 층-형 실리콘 산화물 층(9)으로 구성될 수 있으며, 그리고 예컨대 티타늄 나이트라이드(TiN)와 같은 금속 재료로 제조될 수 있는 제 1 전극 부분(3)이 실리콘 산화물 층(9) 상에 형성되는 구성을 가질 수 있다.
[0076] 기판(8)은, 예컨대 Ⅳ족 반도체 또는 Ⅲ-Ⅴ족 반도체와 같은 반도체로 형성될 수 있다. 기판(8)으로서 사용하기 위한 반도체의 예들은 실리콘, 게르마늄, 및 갈륨-비소를 포함한다.
[0077] 실제로, 이러한 실시예에서, 제 1 전극 부분(3)은, 절연 층(7) 및 절연 층(6)이 상부에 부가될 수 있는 표면 상의 박막 부분(3a); 밴드 형상의 제 1 전극-측 갭-형성 부분(3b)(제 1 전극-측 갭-형성 부분(3b)의 일 단부는 박막 부분(3a)와 일체로 형성될 수 있음); 및 제 1 전극-측 갭-형성 부분(3b)의 타 단부와 일체로 형성되는 두꺼운-막 부분(3c)으로 구성될 수 있다. 제 1 전극 부분(3)은, 박막 부분(3a) 및 제 1 전극-측 갭-형성 부분(3b)이 두꺼운-막 부분(3c) 보다 더 얇은 막 두께를 갖도록 형성될 수 있는 구성을 가질 수 있으며, 그리고 제 2 전극 부분(4)은 박막 부분(3a) 및 제 1 전극-측 갭-형성 부분(3b) 위에 배치될 수 있다. 결과적으로, 제 1 전극 부분(3)은, 제 2 전극 부분(4)이 제 1 전극-측 갭-형성 부분(3b)의 일부 및 박막 부분(3a)과 오버랩핑할 수 있도록 배치될 수 있고, 제 2 전극 부분(4)이 두꺼운-막 부분(3c)(이는 더 큰 막 두께를 가질 수 있음)을 오버랩핑하지 않고, 그에 따라, 두꺼운-막 부분(3c)의 상부 표면이 노출될 수 있도록 형성될 수 있다.
[0078] 밴드 형상의 제 2 전극-측 갭-형성 부분(4b)이 도면들에서 직사각형 피쳐로서 도시되어 있지만, 이것이 필수적인 것은 아니다. 날카로운 코너들을 갖는 실질적으로 작은 직사각형 피쳐들은 포토리소그래피 방법들을 이용하여 생성하기가 어렵다. 일부 실시예들에서, 전극 단부는 라운딩될 수 있으며, 따라서, 제한된 수의 원자들이 나노-갭의 최단 거리를 제공한다.
[0079] 도 1에 예시된 바와 같은 일부 실시예들에서, 제 1 전극 부분(3)은, 박막 부분(3a) 및 두꺼운-막 부분(3c)의 외측 형상들이 밴드 형상의 제 1 전극-측 갭-형성 부분(3b)에 대해 실질적으로 양방향으로 대칭일 수 있도록 형성될 수 있다. 제 1 전극 부분(3)가, 예컨대, 박막 부분(3a)의 외측 형상이 실질적으로 구상(bulbous) 또는 테이퍼링(tapering) 형상으로 형성될 수 있는 구성을 가질 수 있는 일부 실시예들에서, 두꺼운-막 부분(3c)의 외측 형상이 또한 실질적으로 구상 또는 테이퍼링 형상으로 형성될 수 있으며, 밴드 형상의 제 1 전극-측 갭-형성 부분(3b)의 에지들은 박막 부분(3a) 및 두꺼운-막 부분(3c)의 각각의 중앙 리딩 에지들과 일체로 형성될 수 있다.
[0080] 일부 실시예들에서, 두꺼운-막 부분(3c)은, 박막 부분(3a) 및 제 1 전극-측 갭-형성 부분(3b) 보다 더 두꺼운 막 두께를 갖도록 형성될 수 있다. 따라서, 갭-형성 측 표면(11b)은, 두꺼운-막 부분(3c)의 두께와 제 1 전극-측 갭-형성 부분(3b)의 두께 사이의 제 1 전극 부분(3)의 막 두께의 차이에 해당하는 높이를 갖는다. 이러한 제 1 전극 부분(3)은, 박막 부분(3a) 및 제 1 전극-측 갭-형성 부분(3b)이 막 두께에 있어서 동일하게 형성될 수 있는 구성을 가질 수 있으며, 그에 따라, 제 1 전극 부분(3)은, 제 1 전극-측 갭-형성 부분(3b) 및 두꺼운-막 부분(3c) 사이에서만 막 두께의 차이를 가지며, 제 2 전극 부분(4)은, 서로 동일한 높이가 되도록 형성될 수 있는 제 1 전극-측 갭-형성 부분(3b) 및 박막 부분(3a) 위에 배치될 수 있다.
[0081] 다른 실시예들에서, 제 1 전극-측 갭-형성 부분(3b)은 두꺼운-막 부분(3c)의 갭-형성 측 표면(11b)에 직교하게 배치되는 평면의 갭-형성 상부 표면(11a)을 가질 수 있으며, 그리고 제 2 전극 부분(4)의 제 2 전극-측 갭-형성 부분(4b)은 갭-형성 상부 표면(11a)으로부터 적어도 부분적으로 걸쳐서 배치될 수 있다. 여기서, 제 2 전극 부분(4)의 베이스 부분(4a)가 절연 층들(6 및 7) 상에 배치될 수 있는 구성에서, 박막 부분(3a)은 절연 층들(6 및 7)에 의해 제 2 전극 부분(4)으로부터 전기적으로 격리될 수 있다.
[0082] 일부 실시예들에서, 절연 층(6)은 실리콘 나이트라이드(SiN)와 같은 절연 재료로 형성될 수 있으며, 이는 절연 층(7) 및 실리콘 산화물 층(9)과 에칭 조건들에서 상이하게 에칭될 수 있다. 다른 실시예들에서, 절연 층(6)은 절연 층(7) 상에 형성될 수 있고, 절연 층(6)은 제 1 전극 부분(3)의 박막 부분(3a)의 외측 형상과 거의 동일한 외측 형상을 가질 수 있으며, 그리고 박막 부분(3a)의 중앙 리딩 에지 근처의 미리 결정된 영역에 절연 층(7)의 측 표면을 따라서 형성될 수 있다. 절연 층(6)의 노출된 표면은, (이후 설명되는) 제조 동안 나노-갭 형성시에 수행되는 시간 제한된 습식 에칭에 의해 에칭될 수 있으며, 그에 따라, 절연 층(6)은 박막 부분(3a) 보다 외측 형상이 약간 더 작도록 형성될 수 있다. 또한, 이러한 실시예에서, 절연 층(7)은 절연 층(6) 및 실리콘 산화물 층(9)과 에칭 조건들에 있어서 상이할 수 있으며, 그리고 제 1 전극 부분(3) 및 제 2 전극 부분(4)을 서로로부터 절연시킬 수 있는, 알루미나(Al2O3)와 같은 절연 재료로 형성될 수 있다. 또한, 절연 층(7)은 제 1 전극 부분(3)의 박막 부분(3a)의 외측 형상과 거의 동일한 외측 형상을 가질 수 있으며, 절연 층(6)은 절연 층(7)의 측 표면들의 일부 및 상부 표면 상에 형성될 수 있다.
[0083] 제 2 전극 부분(4)은 티타늄 나이트라이드(TiN)와 같은 금속 재료로 형성될 수 있으며, 그리고 절연 층(6) 상에 형성되는 베이스 부분(4a) 및 밴드 형상의 좁은 스트립, 제 2 전극-측 갭-형성 부분(4b)을 포함할 수 있으며, 제 2 전극-측 갭-형성 부분(4b)의 일 단부는 베이스 부분(4a)와 일체로 형성될 수 있다. 일부 실시예들에서, 제 2 전극 부분(4)의 베이스 부분(4a)은 제 1 전극 부분(3)의 박막 부분(3a)의 외측 형상과 동일한 외측 형상을 가질 수 있고, 제 1 전극 부분(3) 상에 배치될 수 있으며, 그에 따라, 베이스 부분(4a)의 외측 둘레는 제 1 전극 부분(3)의 박막 부분(3a)의 외측 둘레를 따른다. 또한, 제 2 전극-측 갭-형성 부분(4b)의 막 두께는 베이스 부분(4a)의 막 두께 보다 더 두껍게 되도록 선택될 수 있다.
[0084] x 방향으로 연장하는 제 2 전극 부분(4)의 제 2 전극-측 갭-형성 부분(4b)의 X-축 길이는 제 1 전극 부분(3)의 x 방향으로 연장하는 제 1 전극-측 갭-형성 부분(3b)의 X-축 길이 보다 더 짧도록 선택될 수 있다. 결과적으로, 제 2 전극-측 갭-형성 부분(4b)의 외측 둘레가 제 1 전극-측 갭-형성 부분(3b)의 외측 둘레를 따르도록 배치될 수 있기는 하지만, 도 1의 나노-갭 전극 쌍의 평면도를 도시하는 도 2a에 예시된 바와 같이, 폭(W1)을 가지며 제 2 전극 부분(4)의 최상부로 연장하는 제 2 갭 영역(NG2)(나노 갭 NG)을 형성하는 것이 가능하다.
[0085] 도 2a의 섹션 A-A'의 측단면 구성을 보여주는 도 2b에 도시된 바와 같은 일부 실시예들에서, 제 2 전극-측 갭-형성 부분(4b)의 바닥은 베이스 부분(4a)에 의해 캔틸레버-지지(cantilever-supported)될 수 있고, 제 2 전극-측 갭- 형성 부분(4b)의 선단(leading end)은 후막(thick-film) 부분(3c)을 향해 연장될 수 있으며, 따라서 제 1 전극-측 갭-형성 부분(3b)의 갭-형성 상부 표면(11a)과 제 2 전극-측 갭-형성 부분(4b) 사이의 절연층(6)의 막 두께에 대응하는 높이(W1)를 가진 제 1 갭 영역 NG1(나노-갭(NG))을 형성한다. 일부 실시예들에서, 제 2 전극-측 갭-형성 부분(4b)의 바닥 측 상에 로케이팅된 대향-갭 하부 표면(12a)은, 도 2b에 도시된 바와 같이, 제 1 전극-측 갭-형성 부분(3b)의 갭-형성 상부 표면(11a)과 대향되게 배치될 수 있다. 따라서, 대향-갭 하부 표면(12a)과 제 1 전극 부분(3)의 갭-형성 상부 표면(11a) 사이에 기판(2)에 대해 평탄한 제 1 갭 영역 NG1을 형성하는 것이 가능하다.
[0086] 전술한 바와 같은 구성 외에도, 제 2 전극-측 갭-형성 부분(4b)의 대향-갭 선택적 아피컬(apical) 표면(12b)은 도 1, 2a 및 2b에 도시된 바와 같이, 제 1 전극 부분(3)의 후막 부분(3c)의 갭-형성 측 표면(11b)에 대향적으로 배치될 수 있다. 따라서, 일부 실시예들에서, 제 1 전극 부분(3)의 갭-형성 측 표면(11b)과 대향-갭 선택적 아피컬 표면(12b) 사이에 제 1 갭 영역(NG1)과 연결 또는 중첩하는 제 2 갭 영역 NG2의 열적 단부인, (기판(2)의 평면과 수직한 각도로 교차하는 y-z 평면에서) 기판(2)에 수직하게 배치된 제 2 갭 영역 NG2을 형성하는 것이 가능하다.
[0087] 본 명세서에 설명되듯이, 대향-갭 선택적 아피컬 표면(12b)과 갭-형성 측 표면(11b) 사이의 제 2 갭 영역 NG2 및 대향-갭 하부 표면(12a)과 갭-형성 상부 표면(11a) 사이의 제 1 갭 영역 NG1으로 구성된 나노-갭(NG)은 제 1 전극 부분(3)과 제 2 전극 부분(4) 사이에 형성될 수 있다. 제 1 전극 부분(3)과 제 2 전극 부분(4) 사이에 형성된 나노-갭(NG)은 x-z 평면과 수직한 각도로 교차하는 y 방향을 향해 이들을 통해 관통할 수 있다. 따라서, 나노-갭 전극 부분(1)은, 예를 들어, 기판(2) 상에서 y 방향으로 흐르는 용액 등이 나노-갭(NG)(제 1 갭 영역 NG1 및 제 2 갭 영역 NG2)을 통과하게 할 수 있다.
[0088] 갭-형성 상부 표면(11a)과 대향-갭 하부 표면(12a) 사이의 제 1 갭 영역 NG1의 폭(W1) 및 갭-형성 측 표면(11b)과 대향-갭 선택적 아피컬 표면(12b) 사이의 제 2 갭 영역 NG2의 폭(W1)이 절연층(6)과 거의 동일한 두께일 수 있도록 나노-갭(NG)이 형성된다. 폭(W1)이 약 0.1나노미터(nm) 내지 50 nm, 0.5 nm 내지 30 nm, 또는 0.5 nm 또는 10 nm, 0.5 nm 내지 5 nm, 또는 0.5 nm 내지 2 nm, 또는 2 nm, 1 nm, 0.9 nm, 0.8 nm, 0.7 nm, 0.6 nm, 또는 0.5 nm보다 크지 않도록 나노-갭(NG)이 형성될 수 있다. 일부 경우들에서, 나노 갭의 폭은 생체 분자 또는 생체 분자의 서브유닛(예를 들어, 단량체)의 직경 미만일 수 있다.
[0089] 일부 실시예들에서, 전술한 바와 같이, 나노-갭 전극 쌍(1)은, 예를 들어, 전원 공급기(미도시)에 의해 제 1 전극 부분(3)과 제 2 전극 부분(4) 사이에 인가된 정전압으로 사용될 수 있으며, 이러한 조건하에서, 외가닥 DNA를 포함하는 용액이 제 1 전극(3) 부분와 제 2 전극 부분(4) 사이의 나노-갭(NG)을 통해 흐를 수 있다. 제 1 전극 부분(3)과 제 2 전극 부분(4) 사이에 흐르는 전류의 값은, 외가닥 DNA가 제 1 전극 부분(3)과 제 2 전극 부분(4) 사이의 나노-갭(NG)을 통과할 때, 전류계(미도시)로 측정될 수 있다. 따라서, 나노-갭 전극 쌍(1)은 외가닥 DNA의 뉴클레오티드 시퀀스가 전류 값의 변화로부터 결정되게 할 수 있다.
[0090] 나노-갭 전극 쌍(1)을 사용하는 다른 실시예들에서, 작은 폭(W1)을 갖도록 제 1 전극 부분(3)과 제 2 전극 부분(4) 사이에 나노-갭(NG)을 선택함으로써, 샘플이 높은 감도로 분석될 수 있다. 일부 실시예들에서, 외가닥 DNA를 포함하는 용액이, 기판(2)에 평행한 제 1 갭 영역(NG1)뿐만 아니라, 기판(2)에 수직하게 배치된 제 2 갭 영역(NG2)을 통과할 수 있다. 따라서, 많은 양의 용액이 쉽게 나노-갭(NG)을 통과할 수 있다.
[0091] 다음으로, 도 1의 나노-갭 전극 쌍(1)을 제조하기 위한 방법의 설명이 행해질 것이다. 첫째로, 예를 들어, 실리콘 옥사이드 층(9)이 실리콘 기판(8) 상에 형성될 수 있는 기판(2)이 준비될 수 있다. 그 다음, 전극-형성 티타늄 니트라이드(TiN) 막이, 예를 들어, 기상 증착법, 예컨데, 화학적 기상 증착(CVD) 또는 원자층 증착(ALD)에 의해 실리콘 옥사이드 층(9)의 전체 표면 중 일부 또는 전체 표면 상에 형성될 수 있다.
[0092] 다음으로, 전극-형성 층이 포토리소그래피 기술을 이용하여 패터닝되고, 도 3a의 측단면 B-B'을 보여주는 도 3a 및 도 3b에 도시된 바와 같이, 전극-형성 층의 표면의 미리 결정된 영역이 레벨 차를 제공하도록 에칭된다. 따라서, 막 두께가 얇고 선택적으로 사변형 형상으로 리세스된 박막 영역(13) 및 박막 영역(13)보다 막 두께가 더 두껍고 높이가 박박 영역(13)과 후막 영역(14) 사이의 상이한 두께에 대응하는 측 표면(14a)을 갖는, 선택적으로 사변형의 후막 영역(14)을 포함하는 제 1 전극-형성 부분(31)이 형성된다. 이후의 프로세스에서, 제 1 전극 부분(3)의 박막 부분(3a) 및 제 1 전극-측 갭-형성 부분(3b)이 에칭에 의해 이번에 형성된 제 1 전극-형성 부분(31)의 박막 영역(13)으로부터 형성될 수 있다. 마찬가지로, 제 1 전극 부분(3)의 박막 부분(3c)이 이후 프로세스에서 후막 영역(14)으로부터 형성될 수 있다.
[0093] 후속적으로, 예를 들어, 알루미나(Al203)로 만들어진 절연층이 예를 들어, 기상 증착법(예컨데, CVD)에 의해 제 1 전극-형성 부분(31)의 전체 표면 상에 형성될 수 있다. 그 다음, 절연층이 포토리소그래픽 기술을 사용하여 패터닝될 수 있고, 도 3c 및 도 3c의 측단면 C-C를 보여주는 도 3d에 도시된 바와 같이, 절연층의 표면의 미리 결정된 영역이 에칭될 수 있고, 그로 인해, 제 1 전극-형성 부분(31)의 박막 영역(13) 상에 절연층(7)을 형성한다.
[0094] 후속적으로, 도 3c의 구성 엘리먼트들에 대응하는 구성 엘리먼트들이 동일한 참조 번호들 및 문자들에 의해 표기되는 도 3e 및 도 3e의 측단면 D-D'를 보여주는 도 3f에 도시된 바와 같이, 예를 들어 실리콘 니트라이드(SiN)로부터 만들어질 수 있는 절연층(6)은, 예를 들어, 기상 증착법(예컨데, CVD)에 의해 전극 -형성 부분(31)의 상이한 섹션들 사이에 레벨 차를 갖는 제 1 전극-형성 부분(31)과 절연층(7)의 전체 표면 상에 형성될 수 있다. 따라서, 제 1 전극-형성 부분(31)에 형성된 레벨 차와 거의 동일한 레벨 차를 갖는 절연층(6)이 제 1 전극-형성 부분(31) 상에 배치될 수 있다. 이 경우에, 제 1 전극-형성 부분(31)의 박막 영역(13) 및 후막 영역(14)의 상부 표면들 상에 기판(2)과 동일 평면이고 제 1 전극-형성 부분(31)의 측 표면(14a) 상에 기판(2)에 수직하게 연장하는 절연층(6)을 형성하는 것이 가능하다. 절연층(7)의 상부 표면 상에 기판(2)과 동일 표면이고 절연층(7)의 측 표면 상에 기판(2)에 수직하게 연장하는 절연층(6)을 형성하는 것이 또한 가능하다. 도 3f에 예로서 도시된 절연층(6)은, 절연층(7)이 형성된 제 1 전극-형성 부분(31)을 따라 컨포멀한 방식으로 형성될 수 있으며, 절연층(6)의 부분들은 박막 영역(13) 상에 그리고 표면(14a)을 따라 형성될 수 있으며, 이들은 막 두께가 거의 동일하다.
[0095] 후속적으로, 도 3e의 엘리먼트들에 대응하는 구성적 엘리먼트들이 동일한 참조 번호들 및 문자들로 표시되는 도 4a, 및 도 4a의 횡단면 E-E'를 도시하는 도 4b에 예시된 바와 같이, 티타늄 니트라이드(TiN)로 구성될 수 있는 층-유사 제 2 전극-포밍 부분(32)은 예컨대, 기상 증착 방법(예컨대, CVD)에 의해 절연 층(6)의 전체 표면 상에 형성될 수 있다. 그 결과, 제 1 전극-포밍 부분(31)의 박막 영역(13)의 표면(13a)에 대향하는 대향 하부 표면(32a), 및 제 1 전극-포밍 부분(31)의 후막 영역(14)의 측 표면(14a)에 대향하는 대향 측 표면(32b)은 제 2 전극-포밍 부분(32)에 형성될 수 있다.
[0096] 후속적으로, 제 2 전극-포밍 부분(32), 제 1 전극-포밍 부분(31)의 후막 영역(14) 상의 절연 층(6), 및 제 1 전극-포밍 부분(31)의 후막 영역(14)은, 예컨대, CMP(chemical mechanical polishing)와 같은 평탄화 프로세싱을 사용하여 오버폴리싱될(overpolished) 수 있으며, 그에 의해, 도 4a의 엘리먼트들에 대응하는 구성적 엘리먼트들이 동일한 참조 번호들 및 문자들로 표시되는 도 4c, 및 도 4c의 횡단면 F-F'를 도시하는 도 4d에 예시된 바와 같이, 제 1 전극-포밍 부분(31)의 후막 영역(13) 내의 제 2 전극-포밍 부분(32)을 남기고, 제 1 전극-포밍 부분(31)의 후막 영역(14)의 표면을 노출시킬 수 있다. 따라서, 기판(2)에 수직으로 연장되는 절연 층(6)의 부분의 표면은 제 1 전극-포밍 부분(31)과 제 2 전극-포밍 부분(32) 사이로부터 노출될 수 있다.
[0097] 일부 실시예들에서, CMP(chemical mechanical polishing)와 같은 평탄화 프로세싱은, 단지 제 2 전극-포밍 부분(32), 및 제 1 전극-포밍 부분(31)의 후막 영역(14) 상의 절연 층(6)을 폴리싱 또는 오버폴리싱하고, 일부 경우들에서, 제 1 전극-포밍 부분(31)을 폴리싱하고, 제 1 전극-포밍 부분(31)의 후막 영역(14)의 상부 표면, 절연 층(6) 및 제 2 전극-포밍 부분(32)을 노출시키기 위해 수행될 수 있다.
[0098] 후속적으로, 도 4c의 엘리먼트들에 대응하는 구성적 엘리먼트들이 동일한 참조 번호들 및 문자들로 표시되는 도 4e, 및 도 4e의 횡단면 G-G'를 도시하는 도 4f에 예시된 바와 같이, 포토리소그래픽 기법을 사용하여 패터닝된 레지스트 마스크(15)는 노출된 제 2 전극-포밍 부분(32), 절연 층(6) 및 제 1 전극-포밍 부분(31) 상에 형성될 수 있다. 여기서, 레지스트 마스크(15)는, 그 외측 형상이 후속적으로 형성될 수 있는 도 1에 예시된 제 1 전극 부분(3)의 외측 형상에 따르도록 형성될 수 있다.
[0099] 일부 실시예들에서, 레지스트 마스크(15)는, 제 1 전극 부분(3)의 박막 부분(3a)의 외측 형상에 따르는 실질적으로 구근 또는 테이퍼링 형상으로 형성된 베이스-포밍 영역(15a), 제 1 전극 부분(3)의 제 1 전극-사이드 갭-포밍 부분(3b)의 외측 형상에 따르는 밴드형 형상으로 형성된 갭-포밍 영역(15b), 및 제 1 전극 부분(3)의 후막 부분(3c)의 외측 형상에 따르는 실질적으로 구근 또는 테이퍼링 형상으로 형성된 베이스-포밍 영역(15c)을 포함할 수 있다. 레지스트 마스크(15), 베이스-포밍 영역(15a) 및 갭-포밍 영역(15b)은 제 2 전극-포밍 부분(32) 상에 증착될 수 있고, 갭-포밍 영역(15b)의 단자단은 절연 층(6) 상에 증착될 수 있으며, 베이스-포밍 영역(15c)은 제 1 전극-포밍 부분(31)의 후막 영역(14) 상에 증착될 수 있다.
[00100] 후속적으로, 레지스트 마스크(15)에 의해 커버되지 않은 제 1 전극-포밍 부분(31) 및 제 2 전극-포밍 부분(32)의 노출 부분들은, 예컨대, 드라이 에칭에 의해 제거될 수 있다. 구체적으로, 도 4e의 엘리먼트들에 대응하는 구성적 엘리먼트들이 동일한 참조 번호들 및 문자들로 표시되는 도 5a, 및 도 5a의 횡단면 H-H'를 도시하는 도 5b에 예시된 바와 같이, 제 2 전극-포밍 부분(32)은 레지스트 마스크(15)에 의해 커버되는 영역 내의 제 2 전극 부분(4)을 형성하기 위해 레지스트 마스크(15)를 사용하여 패터닝될 수 있고, 제 1 전극-포밍 부분(31)의 후막 영역(14)은 또한, 레지스트 마스크(15)에 의해 커버되는 영역 내의 후막 부분(3c)을 형성하기 위해 레지스트 마스크(15)를 사용하여 패터닝될 수 있다.
[00101] 이때, 제 2 전극 부분(4)의 베이스 부분(4a)은 레지스트 마스크(15)의 베이스-포밍 영역(15a)에 의해 패터닝되는 제 2 전극-포밍 부분(32)의 결과로서 형성될 수 있다. 마찬가지로, 갭-대향 하부 표면(12a) 및 갭-대향 선택적 선단 표면(12b)을 포함하는 제 2 전극-사이드 갭-포밍 부분(4b)은 레지스트 마스크(15)의 갭-포밍 영역(15b)에 의해 패터닝되는 제 2 전극-포밍 부분(32)의 결과로서 형성될 수 있다. 또한, 제 2 전극 부분(4)의 갭-대향 선택적 선단 표면(12b)에 대향하는 갭-포밍 사이드 표면(11b)은 제 1 전극 부분(3)의 후막 부분(3c)에 형성될 수 있다. 실리콘 옥사이드 층(9)은 레지스트 마스크(15)에 의해 커버되지 않은 제 1 전극-포밍 부분(31)의 노출 부분들이 제거될 수 있는 영역에서 노출될 수 있다. 마찬가지로, 기판(2)과 동일 평면이고 기판(2)에 수직으로 연장되는 절연 층(6)은 레지스트 마스크(15)에 의해 커버되지 않은 제 2 전극-포밍 부분(32)의 노출 부분들이 제거될 수 있는 영역에서 노출될 수 있다. 따라서, 절연 층(6)에 의해 커버되는 제 1 전극-포밍 부분(31)의 박막 영역(13)은 이 스테이지에서 패터닝되지 않을 수 있다.
[00102] 후속적으로, 레지스트 마스크(15)에 의해 커버되지 않은 절연 층(6)의 노출 부분은, 예컨대, 드라이 에칭에 의해 제거될 수 있다. 이때, 절연 층(6)을 제거하기 위한 드라이 에칭은 드라이 에칭에 의해 제 1 전극-포밍 부분(31) 및 제 2 전극-포밍 부분(32)을 제거하는데 사용되는 가스와 상이한 가스를 사용하여 수행될 수 있다. 그 결과, 도 5a의 엘리먼트들에 대응하는 구성적 엘리먼트들이 동일한 참조 번호들 및 문자들로 표시되는 도 5c, 및 도 5c의 횡단면 I-I'를 도시하는 도 5d에 예시된 바와 같이, 제 1 전극-포밍 부분(31)의 박막 영역(13) 및 절연 층(7)은 레지스트 마스크(15)에 의해 커버되지 않고 절연 층(6)이 제거될 수 있는 영역들에 남겨져 노출될 수 있다. 또한, 절연 층(6)은, 제 2 전극 부분(4)(베이스 부분(4a) 및 제 2 전극-사이드 갭-포밍 부분(4b))의 외측 형상에 맞고 제 2 전극-사이드 갭-포밍 부분(4b)의 선단과 제 1 전극-포밍 부분(31)의 후막 부분(3c) 사이에서 기판(2)에 수직으로 서있도록 남겨질 수 있다.
[00103] 일부 실시예들에서, 레지스트 마스크(15)에 의해 커버되지 않은 구역들에서 노출된 제 1 전극-포밍 부분(31) 및 제 2 전극-포밍 부분(32)은, 예컨대, 드라이 에칭에 의해 제거될 수 있고, 그 다음, 절연 층(6)은 다른 타입의 에칭에 의해 제 2 전극-포밍 부분(32)의 제거의 결과로서 노출될 수 있다. 다른 실시예들에서, 제 1 전극-포밍 부분(31), 제 2 전극-포밍 부분(32) 및 절연 층(6)은 동일한 타입의 에칭에 의해 계속적으로 제거될 수 있다.
[00104] 일부 경우들에서, 예컨대, 2 nm의 박막 두께를 갖는 절연 층(6)이 형성되면, 제 2 전극-포밍 부분(32) 아래에 형성되는 절연 층(6)의 부분은 제 1 전극-포밍 부분(31) 및 제 2 전극-포밍 부분(32)이 제거되는 것과 동시에 제거될 수 있다. 이러한 경우, 제거되는 절연 층(6)의 결과로서 노출되는 절연 층(7) 및 제 1 전극-포밍 부분(31)의 박막 영역(13)의 표면들은 또한 에칭될 수 있고, 따라서, 레벨 차이들이 제 1 전극-포밍 부분(31) 및 절연 층(7)에서 형성될 수 있다.
[00105] 그 이후, 레지스트 마스크에 의해 커버되지 않은 절연 층(7)의 노출 부분은, 이방성 제거 프로세스, 예컨대, 드라이 에칭에 의해 제거될 수 있다. 이때, 절연 층(7)의 노출 부분을 제거하기 위한 드라이 에칭은 드라이 에칭에 의해 제 1 전극-포밍 부분(31) 및 제 2 전극-포밍 부분(32)을 제거하는데 사용되는 가스 및 드라이 에칭에 의해 절연 층(6)을 제거하는데 사용되는 가스와 상이한 가스를 사용하여 수행될 수 있다. 그 결과, 제 1 전극-포밍 부분(31)의 박막 영역(13)은 절연 층(7)이 제거되는 영역에 남겨져 노출될 수 있다.
[00106] 그 결과, 레지스트 마스크(15)에 의해 커버되지 않은 제 1 전극-포밍 부분(31)의 노출 부분은 제 1 전극-포밍 부분(31)을 패터닝하기 위해 이방성 제거 프로세스, 예컨대, 드라이 에칭에 의해 제거될 수 있고, 그에 의해 제 1 전극 부분(3)을 형성한다. 그 이후, 도 5c의 엘리먼트들에 대응하는 구성적 엘리먼트들이 동일한 참조 번호들 및 문자들로 표시되는 도 5e, 및 도 5e의 횡단면 J-J'를 도시하는 도 5f에 예시된 바와 같이, 레지스트 마스크(15)는 레지스트 마스크(15)에 의해 커버되는 제 1 전극 부분(3) 및 제 2 전극 부분(4)을 노출시키기 위해 플라즈마 애싱에 의해 또는 액체 레지스트 스트리퍼의 사용에 의해 제거될 수 있다.
[00107] 결과적으로, 박막 부분(3a), 박막 두께를 가질 수 있는 전극-측 갭-형성 부분(3b) 및 후막 두께를 가질 수 있는 후막 부분(3c)을 포함하는 제 1 전극 부분(3)은 기판(2) 상에 형성될 수 있다. 또한, 제 2 전극 부분(4)의 베이스 부분(4a)은 절연 층들(7 및 6) 상에 배치되는 결과로서 제 1 전극 부분(3)의 박막 부분(3a) 위에 배치될 수 있다. 또한 부가적으로, 제 2 전극 부분(4)의 제 2 전극-측 갭-형성 부분(4b)은 절연 층(6) 상에 배치되는 결과로서 제 1 전극-측 갭-형성 부분(3b) 위에 배치될 수 있다. 제 1 전극 부분(3)은 후막 부분(3c) 및 제 2 전극 부분(4)의 표면들이 서로 평평하게 되도록 형성될 수 있고, 후막 부분(3c)은 절연층(6)의 대향하는 측들 상에서 함께 정렬하도록 제 2 전극-측 갭-형성 부분(4b)에 대향하게 배치될 수 있으며, 여기서 그의 노출됨 표면들이 기판(2)과 동일평면에 있을 수 있다. 즉, 제 2 전극-측 갭-형성 부분(4b)은, 대향되는-투-갭 하위 표면(12a)이 절연 층(6)의 대향하는 측들 상에서 제 1 전극-측 갭-형성 부분(3b)의 갭-형성 상위 표면(11a)에 대향하게 배치되도록 배치될 수 있고, 대향되는-투-갭 선택적 정점 표면(12b)은 절연 층(6)의 대향하는 측들 상에서 후막 부분(3c)의 갭-형성 측 표면(11b)에 대향하게 배치될 수 있다.
[00108] 후속적으로, 갭-형성 상위 표면(11a)과 대향되는-투-갭 하위 표면(12a) 간의 그리고 갭-형성 측 표면(11b)과 대향되는-투-갭 선택적 정점 표면(12b) 간의 절연 층(6)의 부분들은 예를 들어, 시간 제어식 습식 에칭에 의해 제거될 수 있다. 결과적으로, 도 1, 도 2a 및 도 2b에서 예시된 바와 같이, 기판(2)과 동일 평면의 제 1 갭 영역(NG1)은 갭-형성 상위 표면(11a)과 대향되는-투-갭 하위 표면(12a) 간에 형성될 수 있다. 또한, 기판(2)에 대해 수직으로 연장하는 제 2 갭 영역(NG2)(제 2 갭 영역(NG2)의 하위 단말 단부는 제 1 갭 영역(NG1)에 연결되거나 이와 오버랩함)은 갭-형성 측 표면(11b)과 대향되는-투-갭 선택적 정점 표면(12b) 간에 형성될 수 있다. 이러한 방식으로, 제 1 갭 영역(NG1)과 제 2 갭 영역(NG2)으로 구성된 나노-갭(NG)을 포함하는 나노-갭 전극 쌍(1)을 제조하는 것이 가능하다.
[00109] 본원에서 설명된 바와 같은 제조 방법에 의해 제조되는 나노-갭 전극 쌍(1)에서, 제 1 전극 부분(3) 및 제 2 전극 부분(4) 간에 형성되는 절연 층(6)의 막 두께는 제 1 전극 부분(3)과 제 2 전극 부분(4) 간에 형성되는 나노-갭 NG의 폭(W1)을 형성하도록 역할을 할 수 있다. 이에 따라, 원하는 폭을 갖는 나노-갭 NG은 제조 과정에서 절연 층(6)의 막 두께를 조정함으로써 단순히 쉽게 제조될 수 있다. 또한, 절연 층(6)이 극도의 박막 두께를 갖도록 형성될 수 있기 때문에, 제 1 전극 부분(3)과 제 2 전극 부분(4) 간에 형성되도록 나노-갭(NG)의 폭(W1)을 비례적으로 감소시키는 것이 또한 가능하다.
[00110] 일부 경우들에서, 제 1 전극 부분(3)의 박막 부분(3a)과 제 2 전극 부분(4)의 베이스 부분(4a) 간에 로케이팅되는 절연 층(6)의 부분은 또한 제 1 전극 부분(3)의 제 1 전극-측 갭-형성 부분(3b)과 제 2 전극 부분(4)의 제 2 전극-측 갭-형성 부분(4b) 간에 로케이팅되는 절연 층(6)의 부분의 제거 시에 습식 에칭을 위해 이용되는 화학 용액과 접촉하게 될 수 있다. 이러한 경우에, 베이스 부분(4a) 하의 절연 층(6)의 바깥 원주 표면은 에칭될 수 있다. 그 결과, 절연 층(6)은 박막 부분(3a)과 베이스 부분(4a)은 보다 약간 더 작은 바깥 주변부를 갖도록 형성될 수 있다. 또한, 더 큰 폭으로 인해 절연 층(7)의 측 표면과 제 2 전극 부분(4)의 제 2 전극-측 갭-형성 부분(4b) 간에 형성되는 절연 층(6)의 일부는 제한 시간 습식 에칭을 위해 이용되는 화학 용액이 접촉하게 될 가능성이 더 적을 수 있고, 그에 따라 에칭됨 없이 유지될 수 있다.
[00111] 일부 실시예들에서, 갭 전극(1)은, 박막 두께를 가질 수 있고 기판 상에서 박막 부분(3a)과 후막 부분(3c) 간에 배치될 수 있는 제 1 전극-측 갭-형성 부분(3b)을 포함하는 제 1 전극 부분(3) 및 박막 부분(3a) 위에 배치될 수 있고 절연 층들(7 및 6) 상에 배치될 수 있는 제 2 전극 부분(4)을 포함할 수 있다. 일부 실시예들에서, 나노-갭 전극 쌍(1)은 제 1 전극 부분(3)의 제 1 전극-측 갭-형성 부분(3b)에 대향하게 배치될 수 있는 제 2 전극 부분(4)의 부분으로서 형성되는 제 2 전극-측 갭-형성 부분(4b)을 포함할 수 있고, 기판(2)과 동일평면에 있는 제 1 갭 영역(NG1)은 제 1 전극-측 갭-형성 부분(3b)과 제 2 전극-측 갭-형성 부분(4B) 간에 형성될 수 있다. 일부 실시예들에서, 나노-갭 전극 쌍(1)은 제 1 전극 부분(3)의 후막 부분(3c)에 대해 대향하게 배치될 수 있는 제 2 전극 부분(4)의 제 2 전극-측 갭-형성 부분(4b)의 리딩 단부를 포함할 수 있으며, 기판(2)에 대해 수직으로 연장하는 제 2 갭 영역(NG2)(제 2 갭 영역(NG2)의 단말 단부는 제 1 갭 영역(NG1)에 연결되거나 이와 오버랩할 수 있음)은 제 2 전극-측 갭-형성 부분(4b)과 후박 부분(3c) 간에 형성될 수 있다.
[00112] 결과적으로 나노-갭 전극 쌍(1)을 활용하여, 샘플은, 작은 폭(W1)을 갖도록 제 1 전극 부분(3)과 제 2 전극 부분(4) 간에 나노-갭 NG를 형성함으로써 높은 감도로 분석될 수 있다. 또한, 싱글 스트랜드형 DNA를 함유하는 용액은 기판(2)에 대해 평행한 제 1 갭 영역(NG1) 뿐만 아니라 기판(2)에 대해 수직으로 배치되는 제 2 갭 영역(NG2)을 통과하도록 허용될 수 있으며, 여기서 제 1 전극 부분(3)과 제 2 전극 부분(4) 간의 나노-갭 NG는 동일한 폭(W1)을 갖도록 선택될 수 있다. 따라서, 더 많은 양의 용액이 나노-갭 NG 쉽게 통과할 수 있다.
[00113] 일부 실시예들에서, 다수의 레벨들을 갖는 제 1 전극-형성 부분(31) 및 절연 층(7)이 초기에 기판(2) 상에 형성될 수 있다. 그 후, 기판(2)과 동일평면에 있고 그에 대해 수직인 절연 층(6)이 제 1 전극-형성 부분(31) 및 절연 층(7)의 부분들 상에 형성될 수 있다. 후속적으로, 제 2 전극-형성 부분(32)이 절연 층(6) 상에 형성될 수 있고; 그 후, 제 1 전극-형성 부분(31)의 상위 표면, 기판(2)에 대해 수직으로 연장하는 절연 층(6)의 부분의 표면 및 제 2 전극-형성 부분(32)의 표면은 레지스트 마스크(15)를 이용하여 제 2 전극-형성 부분(32), 절연 층(6), 절연 층(7) 및 제 1 전극-형성 부분(31)을 패터닝하도록, 예를 들어, CMP 프로세스에 의해 노출될 수 있다.
[00114] 후속적으로, 미리 결정된 형상들을 갖는 제 1 전극 부분(3) 및 제 2 전극 부분(4)을 형성하는 것이 가능하다. 또한, 기판(2)과 동일 평면에 있고 그에 대해 수직인 절연 층(6)은 제 1 전극 부분(3)과 제 2 전극 부분(4) 간에 형성될 수 있다. 마지막으로, 제 1 전극 부분(3)과 제 2 전극 부분(4) 간의 절연 층(6)의 일부는 기판과 동일 평면의 제 1 갭 영역(NG1) 및 기판(2)에 대해 수직으로 연장하는 제 2 갭 영역(NG2)으로 구성된 나노-갭 NG를 형성하도록 제거될 수 있으며, 제 2 갭 영역(NG2)의 단말 단부는 제 1 전극 부분(3)과 제 2 전극 부분(4) 사이에서 제 1 갭 영역(NG1)에 연결되거나 그와 오버랩한다.
[00115] 이러한 방식으로, 제 1 전극 부분(3)과 제 2 전극 부분(4) 간의 나노-갭 NG의 폭(W1)이 실질적으로 작게 형성되는 경우조차도, 용액이 제 1 갭 영역(NG1) 뿐만 아니라 제 2 갭 영역(NG2)을 통과할 수 있는 나노-갭 전극 쌍(1)을 제조하는 것이 가능하고, 그에 따라 나노-갭 NG이 단일 나노-갭 영역을 가졌던 경우보다, 나노-갭 NG를 이용하여 측정될 수 있는 싱글 스트랜드형 DNA를 함유하는 용액이 모두 나노-갭 NG를 보다 쉽게 통과할 수 있다.
[00116] 제조 방법을 활용하는 일부 실시예들에서, 단순히 절연 층(6)의 막 두께를 조정함으로써 제 1 전극 부분(3)과 제 2 전극 부분(4) 간의 나노-갭 NG의 폭(W1)을 쉽게 조정하는 것이 가능하다. 또한, 절연 층(6)이 이 제조 방법을 이용하여 극도의 박막 두께를 갖도록 형성될 수 있기 때문에, 절연 층(6)의 막 두께에 대응하는 극도로 작은 폭(W1)을 갖는 나노-갭 NG(제 1 갭 영역(NG1) 및 제 2 갭 영역(NG2)을 포함할 수 있음)을 쉽고 일상적으로 형성하는 것이 가능하다.
[00117] 도 1의 것들에 대응하는 구성 엘리먼트들이 동일한 참조 번호들 및 부호들에 의해 표시되는 도 6에서, 참조 번호(21)는, 나노-갭(NG)의 측단면 형상이 실질적으로 역-L 형상으로 형성된다는 점에서, 도 1의 나노-갭 전극 쌍과는 상이한 나노-갭 전극 쌍을 표시한다. 일부 실시예들에서, 나노-갭(NG)은, 기판(2)과 동일 평면상에 배치된, 두 개의 방향으로 연장되는 제 1 갭 구역(NG3), 그리고 기판(2)에 수직으로 배치된 제 2 갭 구역(NG4)으로 구성될 수 있으며, 제 1 갭 구역(NG3)과 오버랩되는 제 2 갭 구역(NG4)의 단자 단부는 제 1 전극 부분(23)와 제 2 전극 부분(24) 사이에 형성될 수 있다.
[00118] 일부 실시예들에서, 제 1 전극 부분(23)는 기판(2)의 일부일 수 있는 실리콘 산화물 층(9)상에 배치될 수 있고, 제 1 전극 부분(23)와 쌍을 형성하는 제 2 전극 부분(24)는, 실리콘 산화물 층(9) 위에, 갭-형성 층으로서의 역할을 할 수 있는 전도 층(26)상에 배치될 수 있으며, 그리고 제 2 전극 부분(24)의 제 2 전극-측 갭-형성 부분(24b)는, 제 1 전극-측 갭-형성 부분(23b)와 오버랩되기 위하여, 기판(2) 상의 제 1 전극 부분(23)의 밴드 형상의 제 1 전극-측 갭-형성 부분(23b) 위에 배치될 수 있다. 이에 따라, 중공 나노-갭(NG) ―이 중공 나노-갭(NG)의 폭은 나노스케일(예컨대, 1000 ㎚를 넘지 않음)일 수 있음― 이 제 1 전극-측 갭-형성 부분(23b)와 제 2 전극-측 갭-형성 부분(24b) 사이에 형성될 수 있다.
[00119] 일부 실시예들에서, 제 1 전극 부분(23)는 금속 재료, 예컨대, 티타늄 질화물(TiN)로 형성될 수 있고, 미리결정된 형상으로 형성되는 베이스 부분(23a) 및 제 1 전극-측 갭-형성 부분(23b)를 포함할 수 있으며, 이 제 1 전극-측 갭-형성 부분(23b)의 일 측은 베이스 부분(23a)와 일체로 형성될 수 있다. 도 6에 예시된 제 1 전극 부분(23)의 베이스 부분(23a)는, 도 6의 디바이스의 평면도를 도시하는 도 7a에 예시되는 바와 같이, 베이스 부분(23a)의 외부 형상이 실질적으로 둥글납작한 또는 테이퍼드 형상으로 형성될 수 있는 구성을 가질 수 있는데, 밴드 형상의 제 1 전극-측 갭-형성 부분(23b)의 일 단부는 베이스 부분(23a)의 중앙 리딩 단부와 일체로 형성될 수 있다. 도 7a의 측단면 K-K'을 도시하는 도 7b에 예시된 바와 같이, 제 1 전극-측 갭-형성 부분(23b)는 기판(2)과 동일 평면상의 평면형 갭-형성 상부 표면(28a), 및 갭-형성 상부 표면(28a)의 단자 단부로부터 기판(2)에 수직으로 연장되는 평면형 갭-형성 선택적 정점 표면(28b)을 포함할 수 있다. 갭-형성 상부 표면(28a) 및 갭-형성 선택적 정점 표면(28b)은, 나노-갭(NG)이 그 사이에 끼어든 채로, 제 2 전극 부분(24)에 대향하게 배치될 수 있다.
[00120] 제 2 전극 부분(24)는 금속 재료, 예컨대, 티타늄 질화물(TiN)로 형성될 수 있고, 기판(2) 위에 전도 층(26)상에 배치된 베이스 부분(24a)를 포함할 수 있으며, 제 2 전극-측 갭-형성 부분(24b)는 베이스 부분(24a)와 일체로 형성될 수 있고, 이 제 2 전극-측 갭-형성 부분(24b)는, 나노-갭(NG)이 그 사이에 끼어든 채로, 제 1 전극 부분(23)의 제 1 전극-측 갭-형성 부분(23b)와 오버랩되기 위하여 형성될 수 있다. 일부 실시예들에서, 전도 층(26)은, 실리콘 산화물 층(9)을 에칭하기 위해 사용되는 그러한 에칭 조건들과는 상이한 에칭 조건들을 사용하여 에칭될 수 있는 전기전도성 재료, 예컨대, 티타늄(Ti)으로 형성될 수 있다.
[00121] 일부 실시예들에서, 도 7a에서 점선으로 도시된 바와 같이, 전도 층(26)은 제 2 전극 부분(24)의 베이스 부분(24a)의 외부 형상과 거의 동일할 수 있는 외부 형상을 갖는다. 그러나, 전도 층(26)의 외부 원주 표면은 제조 동안 나노-갭 형성 시간에 수행되는 습식 에칭에 의해 에칭될 수 있고(이후에 설명됨), 이에 따라, 전도 층(26)은 외부 형상이 베이스 부분(24a)보다 살짝 더 작게 되도록 형성될 수 있다.
[00122] 일부 실시예들에서, 도 6 및 도 7a의 예로서 예시된 제 2 전극 부분(24)의 베이스 부분(24a)의 외부 형상은, 제 1 전극 부분(23)의 베이스 부분(23a)의 외부 형상에 대칭적인, 실질적으로 둥글납작한 또는 테이퍼드 형상으로 형성될 수 있고, 그리고 밴드 형상의 제 2 전극-측 갭-형성 부분(24b)의 루트는 베이스 부분(24a)의 중앙 리딩 단부와 일체로 형성될 수 있다. 부가하여, 도 7b에 예시된 바와 같이, 제 2 전극-측 갭-형성 부분(24b)는 제 1 전극-측 갭-형성 부분(23b)에 대한 외부 주변부에 들어맞기 위하여 배치될 수 있고, 그리고 나노-갭(NG)이 그 사이에 끼어든 채로, 제 1 전극-측 갭-형성 부분(23b)에 대향하게 배치될 수 있다.
[00123] 일부 실시예들에서, 제 2 전극-측 갭-형성 부분(24b)는 제 1 전극-측 갭-형성 부분(23b)의 갭-형성 상부 표면(28a)에 대향하게 배치될 수 있는 대향되는 갭 하부 표면(29a)을 포함할 수 있고, 그리고 제 1 갭 구역(NG3)은 이 대향되는 갭 하부 표면(29a)과 기판(2)과 동일 평면상의 갭-형성 상부 표면(28a) 사이에 형성될 수 있다. 부가하여, 제 2 전극 부분(24)는 대향되는 갭 하부 표면(29a)으로부터 기판(2)을 향해 베이스 부분(24a)의 일부로서 연장되는, 대향되는 갭 측면 표면(29b)을 포함할 수 있다. 이에 따라, 대향되는 갭 측면 표면(29b)을 제 1 전극-측 갭-형성 부분(23b)의 갭-형성 선택적 정점 표면(28b)에 대향하게 배치하고, 그리고 기판(2)에 수직으로 배치되는 제 2 갭 구역(NG4)을 형성하는 것이 가능하며, 제 2 갭 구역(NG4)의 단자 단부는, 대향되는 갭 측면 표면(29b)과 갭-형성 선택적 정점 표면(28b) 사이에서, 제 1 갭 구역(NG3)과 연결되거나 또는 오버랩된다.
[00124] 본원에 설명되는 바와 같이, 나노-갭 전극 쌍(21)은, 나노-갭(NG)이 갭-형성 상부 표면(28a)과 대향되는 갭 하부 표면(29a) 사이에 위치되는 제 1 갭 구역(NG3)을 포함할 수 있고 갭-형성 선택적 정점 표면(28b)과 대향되는 갭 측면 표면(29b) 사이에 위치되는 제 2 갭 구역(NG4)이 제 1 전극 부분(23)와 제 2 전극 부분(24) 사이에 형성될 수 있도록, 구성될 수 있다. 제 1 전극 부분(23)와 제 2 전극 부분(24) 사이에 형성되는 나노-갭(NG)은 x-z 평면과 직각으로 교차하는 y 방향을 향해 이들을 관통할 수 있다. 따라서, 나노-갭 전극 쌍(21)은 기판(2) 상에서 y 방향으로 흐르는 용액 등이 나노-갭(NG)(제 1 갭 구역(NG3) 및 제 2 갭 구역(NG4)을 포함할 수 있음)을 통과하도록 허용할 수 있다.
[00125] 일부 실시예들에서, 전도 층(26)의 측면 표면 및 제 1 전극-측 갭-형성 부분(23b)의 갭-형성 선택적 정점 표면(28b)은 서로 대향되게 배치될 수 있고, 그리고 나노-갭은 대향되는 갭 측면 표면(29b)과 갭-형성 선택적 정점 표면(28b) 사이의 구역에 형성될 수 있다. 전기 전도율을 갖는 전도 층(26)은 전극으로서 기능할 수 있고, 이에 따라, 전도 층(26)은 또한 나노-갭 전극 쌍으로서 기능할 수 있다.
[00126] 일부 실시예들에서, 도 7b에 예시된 바와 같이, 갭-형성 상부 표면(28a)과 대향되는 갭 하부 표면(29a) 사이의 제 1 갭 구역(NG3)의 폭(Wl) 및 갭-형성 선택적 정점 표면(28b)과 대향되는 갭 측면 표면(29b) 사이의 제 2 갭 구역(NG4)의 폭(Wl)은 전도 층(26)의 필름 두께와 거의 동일한 치수들을 가질 수 있다. 이에 따라, 갭 구역들은, 약 0.1 나노미터(㎚) 내지 50 ㎚, 0.5 ㎚ 내지 30 ㎚, 또는 0.5 ㎚ 또는 10 ㎚, 0.5 ㎚ 내지 5 ㎚, 또는 0.5 ㎚ 내지 2 ㎚이거나, 또는 5 ㎚, 4 ㎚, 3 ㎚, 2 ㎚, 1 ㎚, 0.9 ㎚, 0.8 ㎚, 0.7 ㎚, 0.6 ㎚, 또는 0.5 ㎚를 넘지 않는 폭(Wl)까지 형성될 수 있다. 일부 경우들에서, 나노갭의 폭은 생체분자 또는 생체분자의 서브유닛(예컨대, 모노머)의 지름 미만일 수 있다.
[00127] 일부 실시예들에서, 나노-갭 전극 쌍(21)에 대하여, 정전압일 수 있는 전압이 제 1 전극 부분(23)와 제 2 전극 부분(24) 사이에 예컨대, 전원(미도시)에 의해 인가될 수 있고, 그리고 그 조건 하에서, 제 1 전극 부분(23)와 제 2 전극 부분(24) 사이의 나노-갭(NG)을 통해 외가닥 또는 2중가닥 DNA를 흐르게 할 수 있기 위하여, 외가닥 또는 2중가닥 DNA를 함유한 용액이 가이딩 부재(미도시), 예컨대, 전기영동 또는 압력 시스템에 의해 가이딩될 수 있다. 외가닥 DNA가 용액의 흐름에 의해 운반되었거나 또는 전기영동 유도 모션이 제 1 전극 부분(23)와 제 2 전극 부분(24) 사이의 나노-갭(NG)을 통과할 때, 제 1 전극 부분(23)와 제 2 전극 부분(24) 사이에 흐르는 전류들의 값들은 전류계를 이용하여 측정될 수 있다. 이에 따라, 나노-갭 전극 쌍(21)은 외가닥 또는 2중가닥 DNA의 누클레오타이드 서열이 전류 값들의 변경들로부터 결정되도록 허용한다.
[00128] 일부 실시예들에서, 나노-갭 전극 쌍(21)은, 제 1 전극 부분(23)과 제 2 전극 부분(24) 사이의 나노-갭 NG를 작은 폭 W1이 되도록 선택 또는 형성함으로써, 높은 감도로 샘플을 분석하기 위해 활용될 수 있다. 싱글 스트랜드형 또는 더블 스트랜드형 DNA를 함유하는 용액은, 기판(2)과 동일 평면의 제 1 갭 구역 NG3 뿐만 아니라 기판(2)에 수직으로 배치된 제 2 갭 구역 NG4를 통과하도록 허용된다. 따라서, 더 많은 양의 용액이 나노-갭 NG를 통과할 수 있다.
[00129] 도시된 바와 같은 일부 실시예들에서, 도 8a는 나노-갭 전극 쌍(21)을 예시하고, 도 8b는 도 8a의 단면 L-L'을 도시한다. 먼저, 도 8a 및 도 8b에 예시된 바와 같이, 실리콘 기판(8) 상에 형성될 수 있는 실리콘 옥사이드 층(9)을 포함하는 기판(2)이 준비될 수 있고, 그 다음, 예컨대, 티타늄 나이트라이드(TiN)로 제조되고, 예컨대, 포토리소그래피 기술을 이용하여 사변형 형상으로 패터닝되는 제 1 전극-형성 부분(41)이 실리콘 옥사이드 층(9) 상에 형성될 수 있다. 일부 실시예들에서, 제 1 전극-형성 부분(41)의 필름 두께에 대응하는 높이를 갖는 측면(41b)은, 패터닝된 제 1 전극-형성 부분(41)의 일부로서 상부면(41a)과 기판(2) 사이에서 제 1 전극-형성 부분(41)의 에지 표면에 의해 형성될 수 있다. 이러한 방식으로 형성된 제 1 전극-형성 부분(41)은, 추후의 프로세스에서, 제 1 전극 부분(23)의 베이스 부분(23a) 및 제 1 전극-측 갭-형성 부분(23b)으로 패터닝될 수 있다.
[00130] 후속적으로, 도 8a의 구성 엘리먼트들에 대응하는 구성 엘리먼트들이 유사한 숫자들 및 문자들로 표기되고, 도 8d가 도 8c의 측방향 단면 M-M'을 도시하는 도 8c에 예시된 바와 같이, 티타늄(Ti)으로 제조될 수 있는 전도 층(26)은, 예컨대, 기상 증착 방법(예컨대, CVD)에 의해 측면(41b) 및 기판(2)을 포함하는 제 1 전극-형성 부분(41) 상에 형성될 수 있다. 결과적으로, 기판(2)과 제 1 전극-형성 부분(41)의 측면(41b) 사이에서 제 1 전극-형성 부분(41)의 에지에 의해 형성되는 레벨 차이와 거의 동일한 레벨 차이가 전도 층(26)의 표면에 의해 형성될 수 있다.
[00131] 일부 실시예들에서, 전도 층(26)은 제 1 전극-형성 부분(41)의 상부면(41a) 상에 그리고 기판(2)과 동일 평면의 기판(2) 상에 형성될 수 있다. 또한, 기판(2)에 수직으로 연장되는 전도 층(26)의 일부는 제 1 전극-형성 부분(41)의 측면(41b) 상에 형성될 수 있다. 도 8d에 예시의 방식으로 예시되는 전도 층(26)은 제 1 전극-형성 부분(41) 및 기판(2)을 따라 등각 방식으로 형성될 수 있고, 제 1 전극-형성 부분(41)의 상부면(41a) 상에 측면(41b)을 따라 형성되는 전도 층(26)의 부분들은 거의 동일한 필름 두께를 가질 수 있다.
[00132] 후속적으로, 도 8c의 구성 엘리먼트들에 대응하는 구성 엘리먼트들이 유사한 숫자들 및 문자들로 표기되는 도 8e, 및 도 8c의 측방향 단면 N-N'을 도시하는 도 8f에 예시된 바와 같이, 티타늄 나이트라이드(TiN)으로 제조되는 층-형 제 2 전극-형성 부분(42)은, 예컨대, 기상 증착 방법(예컨대, CVD)에 의해 전도 층(26)의 전체 표면 또는 그 일부 상에 형성될 수 있다. 여기서, 전도 층(26)에 형성된 레벨 차와 거의 동일한 레벨 차가 제 2 전극-형성 부분(42)에 형성될 수 있다. 결과적으로, 전도 층(26)을 통해 제 1 전극-형성 부분(41)의 상부면(41a)에 대향하는 대향 하부 표면(42a), 및 전도 층(26)을 통해 제 1 전극-형성 부분(41)의 측면(41b)에 대향하는 대향 측면(42b)이 제 2 전극-형성 부분(42)의 바닥면에 형성된다.
[00133] 후속적으로, 도 8e의 구성 엘리먼트들에 대응하는 구성 엘리먼트들이 유사한 숫자들 및 문자들로 표기되는 도 9a, 및 도 9a의 측방향 단면 O-O'를 도시하는 도 9b에 예시된 바와 같이, 제 1 전극-형성 부분(41)의 상부면(41a)의 적어도 일부 위에서 그리고 제 1 전극-형성 부분(41)이 형성되지 않을 수 있는 기판(2)의 구역 위에서, 전도 층(26) 및 제 2 전극-형성 부분(42)을 오버랩하기 위해 포토리소그래피 기술을 이용하여 패터닝된 레지스트 마스크(44)로, 제 2 전극-형성 부분(42) 및 전도 층(26)이 패터닝될 수 있다.
[00134] 일부 실시예들에서, 레지스트 마스크(44)에 의해 커버되지 않은 영역에서 노출되는 제 2 전극-형성 부분(42)의 일부는, 이방성 에칭 프로세스, 예컨대, 건식 에칭에 의해 제거될 수 있다. 따라서, 전도 층(26)의 노출된 부분은 또한 동일한 건식 에칭에 의해 연속적으로 제거될 수 있다. 상이한 조건들을 활용하여 다른 타입의 건식 에칭이 제 2 전극-형성 부분(42) 및 전도 층(26)에 적용될 수 있다. 전도 층(26)이 예컨대, 2 nm의 얇은 필름 두께를 가지면, 전도 층(26) 아래에 형성된 제 1 전극-형성 부분(41)의 표면은 또한, 제 2 전극-형성 부분(42) 및 전도 층(26)이 제거되는 경우 에칭될 수 있다. 이러한 경우, 제 1 전극-형성 부분(41)의 상부면(41a)에 레벨 차가 형성될 수 있다.
[00135] 그 후, 레지스트 마스크(44)에 의해 커버된 제 2 전극-형성 부분(42)을 노출시키기 위해, 레지스트 마스크(44)는 플라즈마 애싱에 의해 또는 리퀴드 레지스트 스트리퍼의 이용에 의해 제거된다. 후속적으로, 도 9a의 구성 엘리먼트들에 대응하는 구성 엘리먼트들이 유사한 숫자들 및 문자들로 표기되는 도 9c, 및 도 9c의 측방향 단면 P-P'를 도시하는 도 9d에 예시된 바와 같이, 전도 층(26) 및 제 2 전극-형성 부분(42)이 형성되는 구역 및 상부면(41a)이 노출될 수 있는 구역이 제 1 전극-형성 부분(41)의 상부면(41a)의 적어도 일부 상에 형성될 수 있다.
[00136] 후속적으로, 도 9c의 구성 엘리먼트들에 대응하는 구성 엘리먼트들이 유사한 숫자들 및 문자들로 표기되는 도 9e 및, 도 9e의 측방향 단면 Q-Q'를 도시하는 도 9f에 예시된 바와 같이, 포토리소그래피 기술을 이용하여 패터닝될 수 있는 새로운 레지스트 마스크(45)가, 노출된 제 1 전극-형성 부분(41) 및 제 2 전극-형성 부분(42)의 일부를 커버하는 영역 위에 배치될 수 있다. 레지스트 마스크(45)는, 후속적으로 형성될, 도 6에 예시된 제 1 전극 부분(23) 및 제 2 전극 부분(24)의 외측 형상들의 결합인 형상으로 형성될 수 있다.
[00137] 일부 실시예들에서, 레지스트 마스크(45)는, 제 1 전극 부분(23)의 베이스 부분(23a)의 외측 형상과 일치하는 실질적으로 벌버스 또는 테이퍼드 형상으로 형성되는 베이스-형성 구역(45a), 제 1 전극-측 갭-형성 부분(23b) 및 제 2 전극-측 갭-형성 부분(24b)과 일치하는 밴드형 형상으로 형성되는 갭-형성 구역(45b), 및 제 2 전극 부분(24)의 베이스 부분(24a)의 외측 형상과 일치하는 실질적으로 벌버스 또는 테이퍼드 형상으로 형성되는 베이스-형성 구역(45c)을 포함할 수 있다. 레지스트 마스크(45)의 베이스-형성 구역(45a)은, 제 2 전극-형성 부분(42)이 존재하지 않을 수 있는 제 1 전극-형성 부분(41)의 상부면(41a) 상에 배치될 수 있고, 레지스트 마스크(45)의 베이스-형성 구역(45c) 및 갭-형성 구역(45b)은 제 2 전극-형성 부분(42) 상에 배치될 수 있다.
[00138] 후속적으로, 레지스트 마스크(45)로 커버되지 않는, 제 1 전극-형성 부분(41) 및 제 2 전극-형성 부분(42)의 노출된 부분들은, 예컨대, 건식 에칭에 의해 제거될 수 있다. 따라서, 도 9e의 구성 엘리먼트들에 대응하는 구성 엘리먼트들이 유사한 숫자들 및 문자들로 표기되는 도 10a, 및 도 10a의 측방향 단면 R-R'을 도시하는 도 10b에 예시된 바와 같이, 베이스 부분(23a)은 제 1 전극-형성 부분(41)으로부터 형성될 수 있고, 베이스 부분(24a) 및 제 2 전극-측 갭-형성 부분(24b)을 포함하는 제 2 전극 부분(24)은 제 2 전극-형성 부분(42)으로부터 형성될 수 있다.
[00139] 일부 실시예들에서, 제 2 전극 부분(24)의 베이스 부분(24a)은, 제 2 전극-형성 부분(42)이 레지스트 마스크(45)의 베이스-형성 구역(45c)에 의해 패터닝되는 결과로서 형성될 수 있다. 마찬가지로, 갭에 대향하는 하부면(29a) 및 갭에 대향하는 측면(29b)을 포함하는 제 2 전극-측 갭-형성 부분(24b)은, 제 2 전극-형성 부분(42)이 레지스트 마스크(45)의 갭-형성 구역(45b)에 의해 패터닝되는 결과로서 형성될 수 있다. 실리콘 옥사이드 층(9)은, 레지스트 마스크(45)에 의해 커버되지 않은, 제 1 전극-형성 부분(41)의 노출된 부분이 제거되었을 수 있는 구역에서 노출될 수 있다. 마찬가지로, 전도 층(26)은, 레지스트 마스크(45)에 의해 커버되지 않은, 제 2 전극-형성 부분(42)의 노출된 부분이 제거되었을 수 있는 구역에서 노출될 수 있다.
[00140] 후속적으로, 레지스트 마스크(45)에 의해 커버되지 않은, 노출된 전도 층(26)의 부분들은 이방성 에칭 프로세스, 예컨대, 건식 에칭에 의해 제거될 수 있다. 전도 층(26)을 제거하기 위해 활용되는 건식 에칭은, 건식 에칭을 위해 이용되는 제 1 전극-형성 부분(41) 및 제 2 전극-형성 부분(42)을 제거하기 위해 이용된 가스와는 상이한 가스를 이용하여 수행될 수 있다. 후속적으로, 도 10a의 구성 엘리먼트들에 대응하는 구성 엘리먼트들이 유사한 숫자들 및 문자들로 표기되는 도 10c, 및 도 10c의 측방향 단면 S-S'를 도시하는 도 10d에 예시된 바와 같이, 실리콘 옥사이드 층(9)은, 기판(2) 상의 전도 층(26)이 제거되었을 수 있는 구역에서 노출될 수 있다. 남은 제 1 전극-형성 부분(41)은 추후 제 1 전극-측 갭-형성 부분(23b)을 형성할 수 있고, 이는, 전도 층(26)이 제거될 수 있는 구역에서 노출될 수 있다.
[00141] 이후에, 레지스트 마스크(45)로 커버되지 않은, 제 1 전극-형성 부분(41)의 노출된 부분은, 예를 들어, 건식 에칭에 의해 제거될 수 있고, 그런 다음에 레지스트 마스크(45)는 플라즈마 애싱에 의해, 또는 액체 레지스트 스트리퍼의 사용에 의해 제거될 수 있다. 결과적으로, 도 10e에 예시된 바와 같이, 도 10c의 구성 엘리먼트들에 대응하는 구성 엘리먼트들이 유사한 참조 번호들 및 문자들로 표시되고, 도 10f는 도 10e의 측방향 단면(T-T')을 도시하며, 제 1 전극-형성 부분(41)은, 레지스트 마스크(45)의 갭-형성 영역(45b)이 로케이팅될 수 있는 영역에 남을 수 있고, 이로써, 갭-형성 상부 표면(28a) 및 갭-형성 선택적 정점 표면(28b)을 포함하는 제 1 전극-측 갭-형성 부분(23b), 및 제 1 전극-측 갭-형성 부분(23b)이 제공되는 제 1 전극 부분(23)을 형성한다.
[00142] 상기 설명된 바와 같이 형성된 제 1 전극-측 갭-형성 부분(23b)의 갭-형성 상부 표면(28a)은, 전도성 층(26)의 대향 측들 상의 제 2 전극-측 갭-형성 부분(24b)의 갭에-대향하는 하부 표면(29a)에 대향하여 배치될 수 있다. 유사하게, 갭-형성 선택적 정점 표면(28b)은 전도성 층(26)의 대향 측들 상의 제 2 전극-측 갭-형성 부분(24b)의 갭에-대향하는 측 표면(29b)에 대향하여 배치될 수 있다.
[00143] 이후에, 갭-형성 상부 표면(28a)과 갭에-대향하는 하부 표면(29a) 사이 그리고 갭-형성 선택적 정점 표면(28b)과 갭에-대향하는 측 표면(29b) 사이의, 전도성 층(26)의 부분들은, 예를 들어, 습식 에칭에 의해 제거될 수 있다. 결과적으로, 도 6, 7a, 및 7b에 예시된 바와 같이, 기판(2)과 동일 평면 상의 제 1 갭 영역(NG3)은 갭-형성 상부 표면(28a)과 갭에-대향하는 하부 표면(29a) 사이에 형성될 수 있다. 부가적으로, 기판(2)에 대해 수직으로 연장되는 제 2 갭 영역(NG4) ― 제 2 갭 영역(NG4)의 상부 종료 단자는 제 1 갭 영역(NG3)과 연결되거나 겹침 ― 은 갭-형성 선택적 정점 표면(28b)과 갭에-대향하는 측 표면(29b) 사이에 형성될 수 있다. 이러한 방식으로, 제 1 갭 영역(NG3) 및 제 2 갭 영역(NG4)으로 구성된 나노-갭(NG)을 포함하고, 제 1 전극 부분(23)과 제 2 전극 부분(24) 사이에 반전된 L 형상 측방향 단면을 갖는 나노-갭 전극 쌍(21)을 제조하는 것이 가능하다.
[00144] 일부 실시예들에서, 본원에서 제공되는 방법들에 따라 제조된 나노-갭 전극 쌍(21)은, 제 1 전극 부분(23)과 제 2 전극 부분(24) 사이에 형성된 나노-갭(NG)의 폭(W1)을 형성하기 위한 역할을 할 수 있는, 제 1 전극 부분(23)과 제 2 전극 부분(24) 사이에 형성된 전도성 층(26)의 막 두께를 활용할 수 있다. 따라서, 원하는 폭을 갖는 나노-갭(NG)은, 간단하게, 제조 과정 중에 전도성 층(26)의 막 두께를 조정하는 것에 의해, 쉽게 제조될 수 있다. 부가적으로, 전도성 층(26)은 극도로 얇은 층 두께를 갖도록 형성될 수 있기 때문에, 그에 비례해서, 제 1 전극 부분(23)과 제 2 전극 부분(24) 사이에 형성될 나노-갭(NG)의 폭(W1)을 감소시키는 것이 가능하다.
[00145] 일부 실시예들에서, 제 2 전극 부분(24)의 베이스 부분(24a)과 실리콘 옥사이드 층(9) 사이에 로케이팅된, 전도성 층(26)의 부분은, 제 1 전극-측 갭-형성 부분(23b)과 제 2 전극-측 갭-형성 부분(24b) 사이에 로케이팅된, 전도성 층(26)의 부분을 제거할 때 습식 에칭을 위해 사용되는 화학 용액과 접촉하게 될 수 있고, 전도성 층(26)의 외측 둘레 표면은 에칭될 수 있다. 결과적으로, 전도성 층(26)은 베이스 부분(24a)보다 외측 둘레가 살짝 작게 형성될 수 있다.
[00146] 일부 실시예들에서, 나노-갭 전극 쌍(21)은 제 1 전극 부분(23)을 포함할 수 있고, 제 1 전극-측 갭-형성 부분(23b)은 기판(2) 상에 배치될 수 있으며, 제 2 전극 부분(24)은 기판(2) 위에 전도성 층(26) 상에 배치될 수 있다. 추가적인 실시예들에서, 나노-갭 전극 쌍(21)은, 제 2 전극 부분(24)에 형성될 수 있는 제 2 전극-측 갭-형성 부분(24b)을 포함할 수 있고, 제 1 전극 부분(23)의 제 1 전극-측 갭-형성 부분(23b)에 대향하여 그 위에 배치될 수 있으며, 기판(2)과 동일 평면 상의 제 1 갭 영역(NG3)은 제 1 전극-측 갭-형성 부분(23b)과 제 2 전극-측 갭-형성 부분(24b) 사이에 형성될 수 있다. 부가적으로, 나노-갭 전극 쌍(21)은 나노-갭(NG)을 포함할 수 있고, 제 1 전극 부분(23)의 제 1 전극-측 갭-형성 부분(23b)의 선단부는 제 2 전극 부분(24)의 베이스 부분(24a)에 대향하여 배치될 수 있으며, 제 2 갭 영역(NG4)은 기판(2)에 대해 수직으로 연장될 수 있고, 제 2 갭 영역(NG4)의 종료 단부는 제 1 갭 영역(NG3)과 연결되거나 겹칠 수 있으며, 제 1 갭 영역(NG3)은 제 1 전극-측 갭-형성 부분(23b)과 베이스 부분(24a) 사이에 형성될 수 있다.
[00147] 결과적으로, 나노-갭 전극 쌍(21)은, 제 1 전극 부분(23)과 제 2 전극 부분(24) 사이의 나노-갭(NG)이 작은 폭(W1)을 갖도록 선택하는 것에 의해, 높은 감도로 샘플을 분석하는 데에 활용될 수 있다. 용액 함유 외가닥 DNA 또는 이중가닥 DNA는, 기판(2)과 동일 평면 상의 제 1 갭 영역(NG3)뿐만 아니라, 기판(2)에 수직으로 배치되는 제 2 갭 영역(NG4)도 통과할 수 있고, 여기서, 제 1 전극 부분(23)과 제 2 전극 부분(24) 사이의 나노-갭(NG)은 작은 폭(W1)을 갖도록 선택될 수 있다. 따라서, 더 많은 양의 용액이, 쉽게 나노-갭(NG)을 통과할 수 있다.
[00148] 나노-갭 전극 쌍(21)을 제조하기 위한 일부 방법들에서, 전극-형성 부분(41)은, 기판(2)과 제 1 전극-형성 부분(41) 사이에 레벨 차이를 제공하는 방식으로, 기판(2)의 부분 상에 먼저 형성될 수 있다. 그런 다음에, 전도성 층(26)이 기판(2) 및 제 1 전극-형성 부분(41) 상에 형성될 수 있고, 따라서, 기판(2)과 동일 평면 상에서 기판(2)에 대해 수직으로 연장되는 전도성 층(26)을 제 1 전극 부분(41)의 엣지에 배치할 수 있다. 그 후에, 제 2 전극-형성 부분(42)이 전도성 층(26) 상에 형성될 수 있고, 그런 다음에, 제 1 전극-형성 부분(41), 전도성 층(26), 및 제 2 전극-형성 부분(42)은, 레지스트 마스크들(44 및 45)을 이용하여 패터닝될 수 있다.
[00149] 결과적으로, 제 1 전극 부분(23) 및 제 2 전극 부분(24)은 미리 결정된 형상들을 가지고 형성될 수 있다. 일부 실시예들에서, 레벨 차이는, 제 2 전극 부분(24)의 제 2 전극-측 갭-형성 부분(24b)이, 전도성 층(26)의 대향하는 측들 상의 제 1 전극 부분(23)의 제 1 전극-측 갭-형성 부분(23b)과 겹치는 것에 의해 형성될 수 있으며, 이에 의해, 제 1 전극 부분(23)과 제 2 전극 부분(24) 사이에서 기판(2)과 동일 평면 상에서 기판(2)에 대해 수직으로 연장되는 전도성 층(26)을 형성한다. 최종적으로, 제 1 전극 부분(23)과 제 2 전극 부분(24) 사이의, 전도성 층(26)의 부분이 제거될 수 있고, 이에 의해, 기판(2)과 동일 평면 상의 제 1 갭 영역(NG3) 및 기판(2)에 대해 수직으로 연장되는 제 2 갭 영역(NG4)으로 구성된 나노-갭(NG)을 형성하며, 제 2 갭 영역(NG4)의 종료 단부는 제 1 갭 영역(NG3)과 연결되거나 겹치고, 여기서, 제 1 갭 영역(NG)은 제 1 전극 부분(23)과 제 2 전극 부분(24) 사이에 형성된다.
[00150] 이러한 방식으로, 나노-갭 전극 쌍(21)을 제조하는 것이 가능하고, 그러한 나노-갭 전극 쌍(21)에서, 심지어, 제 1 전극 부분(23)과 제 2 전극 부분(24) 사이의 나노-갭(NG)의 폭(W1)이 실질적으로 작게 만들어진 경우에도, 용액이 제 1 갭 영역(NG3)뿐만 아니라 제 2 갭 영역(NG4) 또한 통과할 수 있으며, 그러므로, 하나 또는 양자 모두의 나노-갭들(NG3 및 NG4)에 의해 측정될 수 있는, 용액 함유 외가닥 DNA 또는 이중가닥 DNA는 나노-갭(NG)을 더 쉽게 통과할 수 있다.
[00151] 본원에서 설명되는 바와 같은 제조 방법을 활용하는 일부 실시예들에서, 간단히, 전도성 층(26)의 막 두께를 조정하는 것에 의해, 제 1 전극 부분(23)과 제 2 전극 부분(24) 사이의 나노-갭(NG)의 폭(W1)을 쉽게 조정하는 것이 가능하다. 부가적으로, 이러한 제조 방법을 사용하여, 전도성 층(26)은 극도로 얇은 막 두께를 갖도록 형성될 수 있기 때문에, 전도성 층(26)의 막 두께에 대응하는 극도로 작은 폭(W1)을 갖는 나노-갭(NG)(제 1 갭 영역(NG3) 및 제 2 갭 영역(NG4))을 형성하는 것이 가능하다.
[00152] 일부 실시예들에서는, 나노-갭 전극 쌍(들)을 통해 DNA를 유동시키는 것이 바람직할 수도 있다. 일부 실시예들에서, DNA의 모션은 전기 영동, 전기 삼투 유동 또는 압력 구동 유동에 의해 발생될 수 있다. 나노-갭 전극 쌍(들)을 통과할 때 한 단부가 먼저 들어가고 제 2 단부가 따라가도록 DNA의 방향을 정하는 것이 바람직할 수도 있다. 나노-갭 전극 쌍(들) 주위를 가로지르는 것과는 대조적으로, DNA의 상당한 퍼센티지가 내내 나노-갭 전극 쌍(들)을 향하게 됨을 확실하게 하는 것이 또한 바람직할 수도 있다. 따라서 DNA가 나노-갭 전극 쌍(들)의 갭(들)을 통해 제어 방식으로 유동하게 하는 폐쇄 채널 구조를 통합하는 것이 바람직할 수도 있다. 채널은 다양한 폭으로 리소그래픽 기술들을 사용하여 만들어질 수 있다. 일부 실시예들에서, 채널은 다수의 마스크들을 사용하여 다양한 깊이로 제작될 수도 있다. 일부 실시예들에서, 기판 상에 통합된 개방 채널에 개별 커버가 추가되어 폐쇄 채널을 생성할 수도 있다. 일부 실시예들에서, 커버는 검사를 가능하게 하도록 투명할 수도 있다. 어떤 경우들에, 커버는 접착제, 퓨전 본딩, 반 데르 발스 힘들에 의해 부착되거나, 또는 물리적으로 클램핑될 수도 있다.
[00153] 다른 실시예들에서, 폐쇄 채널은 반도체 프로세싱을 사용하여 나노-갭 전극 쌍(들) 칩과 통합될 수 있다. 폐쇄 채널은 다양한 폭으로 리소그래픽 기술들을 사용하여 만들어질 수 있다. 일부 실시예들에서, 폐쇄 채널은 다수의 마스크들을 사용하여 다양한 깊이로 제작될 수도 있다. 일부 실시예들에서, 폐쇄 채널은 희생층을 습식 에칭함으로써 생성될 수 있다. 다른 실시예들에서, 희생층 및 부식제는 부식제들과의 접촉시 다른 재료보다 훨씬 더 빠른 에칭률로 희생층이 우선적으로 제거될 수 있게 선택될 수도 있다.
[00154] 일부 실시예들에서, 폐쇄 채널은 나노채널 내에서 DNA를 축 방향으로 향하게 하는 데 도움이 되도록 나노채널 근처에서 좁은 폭과 얕은 깊이 치수들을 가질 수 있다. DNA의 엉킴을 감소시키기 위해, 일부 실시예들에서 좁은 폭과 얕은 깊이는 50x 미만, 10x 미만, 4x 미만, 1x 미만일 수 있으며, 여기서 x는 센서에 사용된 솔루션에서 DNA의 쿤 길이이다. Kuhn 길이는 더 낮은 이온 강도에 따라 증가한다. 어떤 경우들에, 좁은 폭 및/또는 좁은 깊이는 1마이크로미터 미만, 500nm 미만, 200nm 미만, 100nm 미만, 50nm 미만 또는 20nm 미만일 수도 있다.
[00155] 어떤 경우들에, 나노-갭 전극 쌍(들)과 연관된 폐쇄 채널은 개별 미세 유체 구조와 통합될 수 있다. 미세 유체 구조는 나노-갭 전극 칩과 실을 생성하도록 본딩 또는 클램핑될 수 있다. 일부 실시예들에서, 미세 유체 구조는 금속 재료, 고분자 재료들(예컨대, 폴리다이메틸실록산 또는 PDMS) 또는 유리 중 하나일 수도 있다. 미세 유체 구조는 플라스틱들 또는 유리 중 하나일 수도 있다. 일부 실시예들에서, 미세 유체 구조는 흐름의 방향을 돌리는 데 도움이 되도록 분기 채널들 및/또는 밸브들을 가질 수도 있다. 일부 실시예들에서, 미세 유체 구조는 예컨대, 쉽게 세척되는 영역에서 전기 영동 전극들을 제공하도록, 통합된 전극들을 가질 수도 있다.
[00156] 일부 실시예들에서는, 다수의 나노-갭 전극 쌍 센서들이 나노-갭 전극 칩에 통합될 수도 있다. 일부 실시예들에서, 다수의 나노-갭 전극 쌍 센서들은 나노-갭 전극 칩의 커버된 채널과 연결될 수도 있다. 일부 실시예들에서는, 나노-갭 전극 칩을 판독 또는 제어하기 위한 전자 회로가 하나 또는 그 초과의 나노-갭 전극 쌍들을 또한 포함할 수도 있는 기판 상에 제작될 수도 있다.
[00157] 일부 실시예들에서, 폐쇄 채널은 기판에 평행인 그리고 또한 기판에 수직인 나노-갭 전극 쌍들로 생성될 수 있으며, 여기서 나노-갭 전극 쌍들과 연관된 갭들은 박막으로서 가해진 재료를 습식 에칭함으로써 생성될 수도 있고, 여기서 갭 간격은 박막 두께와 실질적으로 동일할 수도 있다. 일부 실시예들에서, 폐쇄 채널은 기판에 평행인 나노-갭 전극 쌍들과 결합될 수 있으며, 여기서 갭은 박막으로서 가해진 재료를 습식 에칭함으로써 생성되었을 수도 있고, 여기서 갭 간격은 박막 두께와 실질적으로 동일할 수도 있다. 다른 실시예들에서, 폐쇄 채널은 기판에 수직인 나노-갭 전극 쌍들과 결합될 수 있으며, 여기서 폐쇄 채널은 박막으로서 가해진 재료를 습식 에칭함으로써 생성되었을 수도 있고, 여기서 갭 간격은 박막 두께와 실질적으로 동일할 수도 있다.
[00158] 도 11a는 기판에 평행하며 통합된 유체 채널을 포함하는 나노갭 표면들을 갖는 나노-갭 전극 칩(101)의 실시예의 상면도를 도시한다. 도 11a에서, 최상부 섹션은 나노채널 중심으로 부분적으로 구획된다. 최상부 절연층(110)에서, 유체 유입 포트(123) 및 유체 유출 포트(124)가 나노 채널(116)에 연결되는데, 이는 유출 포트(124)로 연결된다. 부분적인 섹션에서, 제 1 나노-갭 전극(103)은 나노 채널(116)을 형성하는 데 이용되는 희생 재료에 인접하며, 이는 제거될 때 갭을 형성하고 그리고 또한 나노-갭으로의 제어된 샘플 유입을 가능하게 할 것이다. 제 2 나노-갭 전극(104)은 또한 나노 채널(116)을 형성하는 데 이용되는 희생 재료에 인접하지만, 갭 간격(W2)을 갖는 나노-갭은 이 도면에서 보이지 않는다. 최상부 절연층(110)은 제 1 나노-갭 전극(103)과 제 2 나노-갭 전극(104)을 구획하기 위해 전기 연결 패드들(130)에 연결할 액세스 홀들을 가질 수도 있고, 또는 (도시되지 않은) 연관된 회로에 의한 요구에 따라 다른 상호 연결들을 가져, 다른 실시예들을 가능하게 할 수도 있으며, 여기서 전기 연결들은 실리콘 기판(108) 층 상의 전자 회로들에 대해 이루어질 수도 있다.
[00159] 도 11b는 도 11a의 수직 단면(A-A')을 통한 측면도를 도시한다. 도 11b에서 기판(102)은 실리콘 기판(108) 및 절연층(109)을 포함할 수 있다. 제 1 나노-갭 전극(103)은 제 2 나노-갭 전극(104) 및 나노 채널(116)과 나노-갭 전극 쌍을 형성할 수도 있다. 절연층(107)은 그 위에 나노 채널(116)을 제작하기 위한 평평한 표면을 제공한다. 절연층(110)은 나노 채널(116)에 대한 상부 표면을 제공하고, 유입 포트(123) 및 유출 포트(124)에 대한 실링 표면을 제공한다. 도 11b는 유입 포트(123)와 선택적인 더 두꺼운 채널 섹션(132) 사이의 연결을 도시하는데, 이는 나노 채널(116)에 연결되거나 유체 커플링될 수도 있다. 유출구 측에서, 나노 채널(116)은 선택적인 더 두꺼운 채널 섹션(133)에 연결될 수 있으며, 이는 유출 포트(124)에 연결될 수도 있다. 갭 간격(W2)은 이 도면에서 보이지 않는다.
[00160] 일부 실시예들에서, 유체 흐름 및/또는 샘플의 움직임은 반전될 수 있다. 일부 실시예들에서, 다수의 나노-갭 전극 쌍들이 나노 채널(116)을 가로질러, 단일 DNA 또는 RNA 가닥의 다수 측정들을 가능하게 할 수도 있다.
[00161] 도 12a는 도 11a의 수평 단면(B-B')을 통한 측면도를 도시한다. 제 1 나노-갭 전극(103)은 나노 채널(116)에 의해 제 2 나노-갭 전극(104)과 분리된다. 절연층(107)은 나노 채널(116)에 대한 평평한 표면을 제공한다. 절연층(110)은 나노 채널(116)에 대한 상부 표면을 제공한다.
[00162] 도 12b는 도 12a의 나노-갭 섹션의 확대도를 도시한다. 희생 나노-갭 층(106)이 에칭되면, 제 1 나노-갭 전극(103)과 제 2 나노-갭 전극(104) 사이에 나노-갭이 형성된다. 제 2 나노-갭 전극(104)은 중첩 거리(W3)만큼 제 1 나노-갭 전극(103)과 중첩할 수도 있다. 일부 실시예들에서, 중첩 거리(W3)는 50nm 미만, 20nm 미만, 10nm 미만일 수도 있다. 갭 간격(W2)은 또한 이 도면에서 보이지 않는다.
[00163] 다음에, 도 13a에 도시된 바와 같이, 도 11a, 도 11b, 도 12a 및 도 12b의 나노-갭 전극(101)을 제조하기 위한 방법의 설명이 이루어질 것이다. 먼저, 예컨대, 실리콘 산화물 층(109)이 실리콘 기판(108) 상에 형성될 수 있는 기판(102)이 준비될 수 있다. 다음에, 예컨대 기상 증착법(예컨대, CVD)에 의해 전극-형성 티타늄 질화물(TiN) 막이 실리콘 산화물 층(109)의 전체 표면 또는 그 일부 상에 형성될 수도 있다.
[00164] 다음으로, 전극-형성 계층은, 도 13a의 측단면 A-A'를 도시하는 도 13a 및 도 13b에 도시된 바와 같이, 제 1 나노-갭 전극(103)을 생성하는 포토리소그래픽 기술을 사용하여 패터닝된다.
[00165] 도 13c-13f에 도시된 바와 같이, 도 13a의 구성엘리먼트들에 대응하는 구성 엘리먼트들은 유사한 참조 번호들 및 부호들에 의해 표시된다.
[00166] 도 13c, 및 도 13c의 측단면 B-B'를 도시하는 도 13d에 도시된 바와 같이, 절연층(107)이 적용되며, 그 후, 예컨대, 화학적 기계적 연마(CMP)와 같은 평탄화 프로세스를 사용하여 연마 또는 과연마될 수 있다.
[00167] 실리콘 질화물(SiN)로부터 제조될 수 있는 얇은 나노채널 형성층(106)은, 도 13e 및 측단면 C-C'를 도시하는 도 13f에 도시된 바와 같이, 예컨대, 기상 증착 방법(예컨대, CVD)에 의해 전체 표면 상에 형성될 수 있고, 포토리소그래픽 기술들을 사용하여 패터닝될 수 있다.
[00168] 포토리소그래픽 기술을 사용하면, SiN의 선택적인 제 2 나노채널 형성층이 얇은 나노채널 형성층(106)에 부가될 수 있다.
[00169] 도 14a, 및 도 14a의 라인 D-D'를 따라 측단면을 도시하는 도 14b에 도시된 바와 같이, 제 2 나노-갭 전극(104)은 포토리소그래픽 기술들을 사용하여 부가될 수 있다. 상부 절연층(110)은, 기상 증착, 예컨대, 기상 증착 방법에 의해 제 1 나노-갭 전극(103), 제 2 나노-갭 전극, 얇은 나노채널 형성층(106), 및 절연층(107)을 커버하는 구조의 표면 상에 형성될 수 있으며, 여기서, 액세스 포트 및 전기 패드 액세스는 포토리소그래픽 기술들을 이용하여 생성될 수 있다. 그 후, SiN 피쳐들이 습식 에칭될 수 있어서, 얇은 나노채널 형성층의 나머지 부분들을 제거하여, 도 14c, 및 도 14c의 라인 E-E'을 따라 수직 단면을 도시하는 도 14d에 도시된 바와 같이 나노채널(116)을 생성한다.
[00170] 개별 베이스들을 시퀀싱하기 위해, 갭을 정의하는 원자들의 수를 제한하는 것이 바람직할 수 있다. 일부 실시예들에서, 갭의 하나 또는 둘 모두의 측면들 상에 단일 원자 팁들을 갖는 것이 바람직할 수 있다. 일부 실시예들에서, 이것은, 표면 거칠도에 의해 야기되는 자연적으로 발생한 팁 또는 팁 쌍을 사용함으로써 행해질 수 있다. 일부 실시예들에서, 팁의 품질은 더 양호한 측정 품질 또는 안정도를 위해 변경될 수 있다.
[00171] 일부 실시예들에서, 갭은 전자화학적 방법을 사용하여 협소화될 수 있다. 전자화학적 방법을 사용하는 갭의 협소화는, 갭이 원하는 갭 폭, 또는 원하는 갭 폭보다 크거나 작은 폭에 도달할 때까지 진행할 수 있다. 원하는 갭은 측면들 둘 모두 상에 일반적으로 안정적인 단결정 팁들을 가질 수 있다. 예컨대, 골드에 대해 12.7K옴의 저항에 대응하는 G0(2e2/h)와 연관된 도전도가 안정한 갭을 생성하기 위한 중간 상태로서 사용될 수 있도록 단일 원자 접속들이 존재한다. 전자증착된 팁들은 통상적으로, Physica status solidi (a), vol. 204, issue 6, pp. 1677-1685에서 Calvo 등, 및 Appl. Phys. Lett. 80, 2398 2002에서 Boussaad 등에 의해 설명된 바와 같이, 초기에 안정적인 Go 팁들을 형성할 수 없을 수 있으며, 이들 문헌들 각각은 인용에 의해 본 명세서에 전체적으로 포함된다. 전자이동은 갭들을 충진할 수 없을 수 있으며, 여기서, 갭들은 팁 내에서의 원자들의 이동을 야기하기에 충분한 윈드를 생성하기에는 너무 낮은 터널링 전류들을 가질 수 있다.
[00172] 갭 간격들의 어레이는, 컴퓨터 프로세서에 의해 실행되는 소프트웨어 제어 하에서는 협소화될 수 있으며, 여기서, 전자화학적 증착을 달성하고, 증착 레이트, 및 그에 따른 갭의 협소화 레이트를 제어하기 위해 전압이 인가되고 변경될 수 있다. 전자화학적 프로세스에 의해 생성되는 전류는 모니터링될 수 있으며, 바이어스 전압은, 갭 협소화의 레이트 및/또는 진행을 제어하기 위해 변경 및/또는 변조될 수 있다.
[00173] 전자화학적 증착 프로세스는 단방향일 수 있거나, 양방향일 수 있으며, 여기서, 바이어스 전위는 전류 흐름 및 그에 따른 증착 방향을 반전시키기 위해 반전될 수 있다. 동일한 재료, 예컨대, 골드, 플래티늄, 텅스텐, 이리듐 또는 다른 금속들을 포함할 수 있는 2개의 평행하고 공칭적으로 평평한 전극들로 시작하는 통상적인 단방향 전자증착 프로세스는, 캐소드가 공칭적으로 평평하게 유지되는 반면, 애노드가 그 상에 증착된 작은 급격한 돌출부를 갖는 구조를 초래한다. 일 쌍의 전극들 둘 모두가 급속한 팁들을 가질 수 있는 일 쌍의 전극들을 갖는 것이 소망되면, 단방향 증착 방법은 불충분할 수 있다. 일부 실시예들에서, 양방향 전자증착 프로세스 방법이 일 쌍의 급속한 팁들을 생성하기 위해 이용될 수 있으며, 여기서, 전극들의 금속은 2개의 전극들 사이에서 앞뒤로 왕복될 수 있는 반면, 프로세스는 부가적인 금속이 전극들의 납작한 부분들로부터 "모집"되므로 팁들의 연속하는 급속함을 야기한다. 소프트웨어는 전자증착 프로세스의 현재 레벨들을 계속 또는 간헐적으로 모니터링할 수 있으며, 제 2 전극의 전위는 고정되게 유지할 수 있는 동안 제 1 전극에 인가된 전위의 부호를 반전시킴으로써 인가된 극성을 반전시킬 수 있거나, 절대값들이 동일하게 유지할 수 있는 동안 2개의 전극들의 전위들은 서로에 대해 반전될 수 있다. 일부 실시예들에서, 전위 반전들은 시간 간격에 걸쳐 램핑 업 및/또는 다운될 수 있다. 일부 실시예들에서, 전위 차이는 하나의 극성보다는 다른 극성에 대해 상이할 수 있다.
[00174] 전자증착 방법은, 탈이온수, HCI, KAu(CN)2, KHCO3, KOH를 포함하는 다양한 상이한 유체들을 캐리어로서 이용할 수 있고, 증착 프로세스 동안 상이한 기간들에서 증착 전류를 사용할 수 있으며, 그 전류는, 약 5마이크로암페어(μΑ)로부터 10μΑ까지의 전류, 약 2μΑ로부터 5μΑ까지의 전류, 약 1μΑ로부터 2μΑ까지의 전류, 또는 약 1μΑ 미만의 전류를 포함할 수 있다. 전압 소스 또는 전류 소스는, 전자증착 프로세스를 달성하거나 용이하게 하기 위해 전위를 제공하도록 이용될 수 있다. 일부 경우들에서, 전압 소스는, 약 1V, 2V, 3V, 4V, 또는 5V보다 크거나 그와 동일한 전압을 인가할 수 있다. 일부 실시예들에서, 사용된 용액의 농도는, 전자증착의 초기 기간 이후 변경될 수 있다. 일부 실시예들에서, 부가적인 작동 전극 및/또는 기준 전극은, 나노갭 전극 쌍의 전극들 둘 모두에 대해 용액의 전위를 제어하기 위해 시스템의 일부로서 이용될 수 있다.
[00175] 터널링 전류는, 나노갭 전극 쌍 간격의 폭을 결정하기 위해 이용될 수 있으며, 여기서, 지수의 전류 레벨들이 간격 치수를 결정하기 위해 이용될 수 있다. 터널링 전류 측정들은 전자증착 프로세스의 일부로서 행해질 수 있거나, 터널링 전류 측정이 행해지는 동안 전자증착 프로세스는 일시적으로 중단될 수 있으며, 그 후, 전자증착 프로세스가 재시작될 수 있다.
[00176] 전자증착 프로세스는 전자이동 프로세스와 결합될 수 있으며, 이는, 안정된 단일 원자 팁 또는 팁들의 쌍의 형서에 대한 더 양호한 제어를 제공할 수 있다. 전자이동에서, 전류는 하나의 전극으로부터 다른 전극으로 안내될 수 있다. 예컨대, 약 5μΑ, 4μΑ, 3μΑ, 2μΑ, 또는 1μΑ 보다 작거나 그와 동일한 일정한 전류는, 약 5V, 4V, 3V, 2V, 또는 1V보다 작거나 그와 동일한 가변 전압으로 하나의 전극으로부터 다른 전극으로 안내될 수 있다. 대안적으로, 약 5μΑ, 4μΑ, 3μΑ, 2μΑ, 또는 1μΑ 보다 작거나 그와 동일한 가변 전류는, 약 5V, 4V, 3V, 2V, 또는 1V보다 작거나 그와 동일한 가변 전압으로 하나의 전극으로부터 다른 전극으로 안내될 수 있다.
[00177] 일부 실시예들에서, 전자이동 프로세스는, 전자이동 프로세스에 의해 사용되는 것과는 상이한 유체 환경을 이용할 수 있다. 일부 실시예들에서, 유체 환경은 액상 시약들, 유기 시약들, 액상 및/또는 유기 시약들의 혼합을 포함할 수 있으며, 여기서, 유기 및 액상 시약들은 혼성, 에어, 비-반응성 가스들 또는 진공일 수 있다. 전자증착 프로세스는, 궁극적으로 소망되는 것보다 더 협소할 수 있는 갭을 형성하기 위해 이용될 수 있으며, 그 후, 전자이동 프로세스는 갭을 넓히고 그리고/또는 더 안정된 팁 또는 팁들의 쌍을 형성하기 위해 이용될 수 있다. 2개의 프로세스들은 상호교환될 수 있으며, 여기서, 전자증착 프로세스는, 예컨대, 궁극적으로 소망되는 것보다 더 협소할 수 있는 팁 갭 간격을 생성하는데 이용될 수 있고, 그 후, 전자이동 프로세스는, 원하는 간격일 수 있는 더 안정된 팁(들) 및/또는 팁 간격을 생성하기 위해 이용될 수 있으며, 특히 나노갭 전극 쌍의 팁들 주변에서 감소된 수의 결정체 입자 경계들을 가질 수 있는 구조를 제공하기 위해 이용될 수 있다. 일부 실시예들에서, 동시적인 전자증착 및 전자이동을 결합시키는 방법이 이용될 수 있다.
[00178] 일부 실시예들에서, 전착 방법 및 전기적 이동 방법은 갭을 형성하기 위해 함께 이용될 수 있으며, 전착 방법은, 조인되는 나노갭 전극 쌍으로부터 물질을 제거할 수 있고, 전기적 이동 방법은 재료를, 조인된 나노갭 전극 쌍의 일 부분으로부터 조인된 나노갭 전극 쌍의 다른 부분으로 이동시킬 수 있으므로, 조인된 나노갭 전극 쌍의 가장 협소한 부분이 전기적 이동 방법에 의해 더욱 협소해질 수 있다. 다른 실시예들에서, 전착 방법 및 전기적 이동 방법은 갭을 형성하기 위해 함께 이용될 수 있으며, 전착 방법은, 조인되는 나노갭 전극 쌍으로부터 물질을 제거할 수 있고, 전기적 이동 방법은 물질을, 조인된 나노갭 전극 쌍의 일 부분으로부터 조인된 나노갭 전극 쌍의 다른 부분으로 이동시킬 수 있으므로, 조인된 나노갭 전극 쌍의 가장 협소한 부분이 전기적 이동 방법에 의해 더욱 두꺼워질 수 있고, 조인된 나노갭 전극 쌍의 더욱 협소한 지역을 잠재적으로 더욱 결정질이 되게 한다. 다른 실시예들에서, 전착 방법 및 전기적 이동 방법은 갭을 형성하기 위해 함께 이용될 수 있으며, 전착 방법은, 조인되는 나노갭 전극 쌍에 물질을 추가할 수 있고, 전기적 이동 방법은 재료를, 조인된 나노갭 전극 쌍의 일 부분으로부터 조인된 나노갭 전극 쌍의 다른 부분으로 이동시킬 수 있으므로, 조인된 나노갭 전극 쌍의 가장 협소한 부분이 전기적 이동 방법에 의해 더욱 협소해질 수 있다.
[00179] 추가 실시예들에서, 전착 방법 및 전기적 이동 방법은 갭을 정형하기 위해 함께 이용될 수 있으며, 전착 방법은, 분리되는 나노갭 전극 쌍에 물질을 추가할 수 있고, 전기적 이동 방법은 재료를, 분리된 나노갭 전극 쌍의 일 부분으로부터 조인된 나노갭 전극 쌍의 다른 부분으로 이동시킬 수 있으므로, 분리된 나노갭 전극 쌍의 분리가 전기적 이동 방법에 의해 더욱 증가될 수 있다. 다른 실시예들에서, 전착 방법 및 전기적 이동 방법은 갭을 정형하기 위해 함께 이용될 수 있으며, 전착 방법은, 분리되는 나노갭 전극 쌍으로부터 물질을 제거할 수 있고, 전기적 이동 방법은 재료를, 조인된 나노갭 전극 쌍의 일 부분으로부터 분리된 나노갭 전극 쌍의 다른 부분으로 이동시킬 수 있으므로, 분리된 나노갭 전극 쌍의 분리가 전기적 이동 방법에 의해 협소해질 수 있다. 일부 실시예에서, 전착 방법은 분리되었던 나노갭 전극 쌍의 양측에 물질을 증착시킬 수 있는 반면, 다른 실시예들에서, 전착 방법은, 분리되었던 나노갭 전극 쌍의 양측으로부터 물질을 제거할 수 있는 한편, 추가 실시예들에서, 전착 방법은 나노갭 전극 쌍 중 일 전극으로부터 물질을 제거할 수 있고 나노전극 쌍 중 다른 전극에 물질을 추가할 수 있다. 전착 방법 및 전기적 이동 방법 둘 모두가 함께 사용되는 일부 실시예들에서, 제 1 방법은 제 2 방법을 이용하지 않고 일 시간 기간 동안 이용될 수 있고, 그 뒤에 방법들 둘 모두는 일 시간 기간 동안 함께 이용될 수 있고, 그 뒤에 제 2 방법은 제 1 방법을 이용하지 않고 일 시간 기간 동안 이용될 수 있다. 방법들 중 임의의 혼합 또는 조합이 이용될 수 있다.
[00180] 전착 방법이 이용될 수 있는 일부 실시예에서, 물질의 제거를 제한하기 위해서 제한 저항이 이용될 수 있다. 다른 실시예들에서, 전류가 모니터링될 수 있고, 인가된 전위는, 물질의 속도를 늦추고 그리고/또는 정지시킬 수 있거나, 또는 늦춘 후, 측정된 전도도(이는 물질의 GO에 대하여 설정된 비일 수 있음)에 기초하여 정지될 수 있도록 제한될 수 있다.
[00181] 전착 및/또는 전기적 이동 방법이 실시되는 나노갭 전극 쌍들의 어레이의 경우, 개별 전압들에 대한 제어 및/또는 개별 나노갭 전극 쌍들의 측정치들이 동시에 수행될 수 있거나, 또는 나노갭 전극 쌍들의 세트, 예를 들어, 로우 또는 컬럼에 대해 동시에 수행될 수 있거나, 또는 각각의 나노갭 전극 쌍에 대해 순차적으로 수행될 수 있다. 일부 실시예들에서, 나노갭 전극 쌍들을 포함하는 칩과 연관될 수 있고, A/D 컨버터들 및/또는 DAC(digital-to-analog converter) 회로들 및/또는 트랜스임피던스 증폭기들 및/또는 통합 전류 모니터들을 포함할 수 있거나, 또는 외부 프로세서일 수 있는 프로세서는, 나노갭 전극 쌍들의 어레이와 연관된 전류들 및 전압들 모두를 직접 모니터링하고 제어하기에 충분하지 못한 능력들을 가질 수 있으며, 순차적인 방법을 필수로 함으로써, 이로써, 나노갭 전극 쌍들 중 하나 또는 세트는, 다른 나노갭 전극 쌍들에 대한 전착 및/또는 전기적 이동 프로세스의 하나 이상의 동작들을 완료하기 전에 완료되는 전착 및/또는 전기적 이동 프로세스의 하나 이상의 동작들을 구비할 수 있다. 예를 들어, 전착 프로세스가, 예를 들어, 상이한 농도들을 사용하여, 다수의 상이한 유체 시약들을 이용할 수 있으며, 제 1 시약을 이용하는 하나 이상의 동작들은 다른 나노 갭 전극 쌍들에 대한 하나 이상의 동작들을 수행하기 전에 나노갭 전극 쌍들의 서브세트에 대해 수행될 수 있지만, 나노갭 전극 쌍들 모두는 하나의 유체 시약을 다른 시약으로 교체하기 전에 수행되는 동일한 하나 이상의 동작들을 구비할 수 있다. 다른 실시예들에서, 유체 제어는, 예를 들어, 밸브들(예를 들어, 마이크로밸브들 또는 나노밸브들)을 나노갭 전극 쌍들의 어레이의 부분으로서 이용하여 실시될 수 있고, 나노갭 전극 쌍들의 하나 이상의 로우 또는 컬럼들이 나노갭 전극 어레이의 다른 부재들과 관련하여 거기에 공급되는 상이한 시약을 구비할 수 있으며, 제 1 시약을 나노갭 전극 쌍 어레이의 다른 부재들을 위한 제 2 시약으로 교체하기 전에 나노갭 전극 쌍 어레이의 상이한 세트들에 대한 완료를 위해서 상이한 동작들이 진행될 수 있다.
[00182] 일부 실시예들에서, 팁 형성은, 웨이퍼 레벨에서 수행될 수 있다. 일부 실시예들에서, 팁 형성은, 칩 레벨에서 수행될 수 있다. 일부 실시예들에서, 팁 형성은 팁 안정성 문제들을 다루기 위해서 시퀀싱 인스트루먼트에서 수행될 수 있다. 일부 실시예들에서, 팁 형성 및/또는 팁 개질(reformation)은, DNA 시퀀싱 분석과 같은 사용자 초기화 방법의 일부로서 수행될 수 있다.
[00183] 일부 실시예들에서, 나노갭 전극 쌍은, 나노갭 전극 쌍을 형성하기 위해서 사용되는 물질와는 상이한 물질로부터 형성될 수 있는 나노어퍼처를 형성함으로써 제조될 수 있고, 나노어퍼처는, 이후에 나노갭 전극의 갭이 될 수 있는 지역을 형성할 수 있고, 나노어퍼처는, 후속 분석 시 나노갭 전극 쌍의 샘플 유체로의 액세스를 허용하도록 이후에 제거될 수 있다. 일부 실시예들에서, 나노어퍼처가 평면 전극일 수 있는 시작 전극에 걸쳐 또는 시작 전극에 인접하여 형성될 수 있는 전착 방법이 사용될 수 있고, 추가로, 전착은 시작 전극을 제 2 전극에 연결시킬 수 있다. 전기적 이동 프로세스 및/또는 전착은, 나노갭 전극 쌍을 형성할 때 나노어퍼처로부터 물질을 이동(제거)시키기 위해 이용될 수 있다.
[00184] 다른 실시예들에서, 나노갭 전극은 이방성 KOH 111 에치 및/또는 포커스 이온 빔 에치, 또는 나노애퍼처의 제조에 적절한 다른 프로세스에 의해 적어도 부분적으로 형성될 수 있는 나노애퍼처를 형성함으로써 형성될 수 있고, 본원에 설명된 동작들과 호환 가능한 임의의 물질일 수 있지만 실리콘과 같은 제 1 물질로 형성될 수 있다. 후속 동작에서, 금속 증착은 나노갭 전극 쌍의 제 2 전극을 형성하기 위해 수행될 수 있다. 일부 실시예들에서, 선택적인 제 2 물질은 실리콘 질화물 또는 제거 프로세스 동안에 제자리에 유지될 수 있는 임의의 다른 적절한 물질과 같은 부가적인 층에 형성될 수 있고, 제거 프로세스는 나노애퍼처의 제 1 물질을 제거하는 습식 에치일 수 있고, 선택적인 제 2 물질은 2 층 나노애퍼처를 형성하기 위해 사용될 수 있다. 후속 동작에서, 실리콘은 나노갭 전극 쌍에 대한 유동성 액세스를 허용하기 위해 적어도 부분적으로 제거될 수 있고, 금속 및 선택적인 제 2 물질이 남아있을 수 있다. 전자증착 및/또는 전자이주 프로세스는 나노갭 전극 쌍을 분리하기 위해 사용될 수 있어서, 나노갭 전극 쌍의 나노갭을 형성한다. 제 2 물질은 하나의 전극과의 유동성 접촉을 최소화하기 위해 사용될 수 있고, 이로써 그렇지 않은 경우 제 1 전극의 비교적 큰 표면 영역에서 발생할 수 있는 백그라운드 전류를 최소화한다. 나노애퍼처의 크기는, 여전히 타당한 허용오차들을 필요로 하면서, 예컨대, 이온 전류들을 사용하는 DNA 시퀀싱에 유용한 나노애퍼처를 형성하는데 필요한 것들보다 더 느슨한 허용오차 요건들을 가질 수 있는데, 왜냐하면 피드백에서 후속으로 사용되는 전자증착 및/또는 전자이주 방법이 나노애퍼처 크기 변동들에서 변동을 보상하는데 사용될 수 있기 때문이다.
[00185] 본 개시내용이 본 실시예들로 제한되지 않지만, 본 발명의 요지의 범위 내에서 다양한 다른 방법들로 수정 및 수행될 수 있다는 것이 주목되어야 한다. 예컨대, 다양한 물질들이 전극 부분들(3 및 4)(23 및 24), 기판(2), 절연층(6), 갭-형성 층으로서 기능하는 도전층(26) 절연층(7), 레지스트 마스크들(15, 44 및 45) 등에 대한 물질들로서 적용될 수 있다. 또한, 나노-갭 전극 쌍(1, 21)을 제조할 때 형성되는 각각의 층은, 필요할 때, 스퍼터링 방법을 비롯해서 다양한 다른 방법들을 사용하여 형성될 수 있다.
[00186] 또한, 위에서 설명된 실시예들에서, 단일 가닥 또는 이중 가닥 DNA가 전극 사이의 나노-갭 NG를 통과하는 나노-갭 전극 쌍 전극들의 설명이 이루어지고, 단일 가닥 또는 이중 가닥 DNA의 베이스들이 전극 부분들 사이의 나노-갭 NG를 통과할 때 전극을 통해 흐르는 전류들의 값들은 전류계를 통해 측정될 수 있다. 그러나, 본 발명은 이들 실시예들로 제한되지 않는다. 나노-갭 전극 쌍은 다양한 다른 애플리케이션들에서 사용될 수 있다. 일부 경우들에서, 단일 가닥 및 이중 가닥 DNA가 측정을 위한 타겟으로서 설명되었지만, 본 개시내용은 그러한 타겟으로 제한되지 않는다. 다른 타겟들(예컨대, RNA 또는 단백질)이 사용될 수 있다는 것이 인지될 것이다. 액체 및 가스를 포함하는 다양한 다른 타입들의 유체들은 유체를 포함하는 샘플로서 사용/적용될 수 있다. 또한, 바이러스들 및 박테리아, 단백질들, 펩티드들, 탄수화물분해효소들 및 지방질들, 유기 및 무기 분자들을 비롯하여 다양한 다른 타입들의 측정 타겟들이 측정을 위해 타겟팅될 수 있다.
[00187] 부가적으로, 위에서 설명된 실시예들에서, 갭-형성 층으로서 기능하는 절연층(6)(도전층(26))이 등각 방식으로 형성되는 경우가 설명되었다. 그러나, 본 발명은 이들 실시예들로 제한되지 않는다. 예컨대, 절연층(6)(도전층(26))은, 등각 방식으로 층을 형성하는 막 없이, 막-형성 조건들(온도, 압력, 사용되는 가스, 유동률 등)을 변경함으로써 막 형성의 위치에 의존하여 막 두께에서 변경될 수 있다.
[00188] 절연층(6)(도전층(26))이 등각 방식으로 층을 형성하는 막 없이 막 형성의 위치에 의존하여 막 두께에서 변경되면, 절연층(6)(도전층(26))으로부터 형성된 나노-갭 NG는 기판(2)과 동일 평면의 제 1 갭 영역 NG1(NG3)과 기판(2)에 대해 수직으로 연장되는 제 2 갭 영역 NG2(NG4) 사이의 상이한 폭을 가질 수 있고; 제 2 갭 영역 NG2(NG4)의 터미널 단부는 제 1 갭 영역 NG1(NG3)과 접속 또는 중첩할 수 있다. 예컨대, 일부 실시예들에서, 포토레지스트에 포함된 폴리머가 측면 표면(41b)에 부착되고, 도전층(26)이 측면 표면(41b) 상에 형성되면, 측면 표면(41b)을 포함하는 제 1 전극-형성 부분(41)이 형성될 때, 제 1 전극 부분(23)의 정점 표면(28b) 및 제 2 전극 부분(24)의 갭 반대 측면 표면(29b)을 선택적으로 형성하는 갭에 걸친 폭은 폴리머의 두께만큼 더 크게 될 수 있다. 결과적으로, 제 2 갭 영역 NG4의 폭은 제 1 갭 영역 NG3의 폭보다 더 클 수 있다. 폴리머가 제 1 전극-형성 부분(41)의 측면 표면(41b)에 부착되지 않는다면, 측면 표면(41b) 상에 형성된 도전층(26)의 막 두께는, 도전층(26)을 형성할 때에 기상 위상 증착 방법(예컨대, CVD)의 조건들을 변경함으로써 커버리지의 정도를 감소시킴으로써 상위 표면(41a) 상에 형성된 도전층(26)의 막 두께보다 더 얇게 제조될 수 있다. 결과적으로, 제 2 갭 영역 NG4의 폭은 제 1 갭 영역 NG3의 폭보다 더 작을 수 있다.
[00189] 심지어 이러한 경우에, 용액이 위에서 설명된 실시예들에서와 같이 기판(2)과 동일 평면의 제 1 갭 영역 NG1(NG3)뿐만 아니라 기판(2)에 수직으로 연장되는 제 2 갭 영역 NG2(NG4)을 통과할 수 있고, 제 1 전극 부분 3(23)과 제 2 전극 부분 4(24) 사이의 나노-갭 NG이 작은 폭(W1)을 갖는 것으로 선택될지라도, 그리고 따라서 측정 타겟으로서 단일 가닥 또는 이중 가닥 DNA를 포함하는 용액은 용이하게 나노-갭 NG를 통과할 수 있다.
[00190] 제 2 전극 부분(4)의 베이스 부분(4a)은 절연층들(6 및 7) 상의 제 1 전극 부분(3)의 박막 부분(3a) 위에 배치될 수 있다. 일부 경우들에서, 절연층(6)의 막 두께는 갭-형성층으로 기능하는 절연층(6) 상에만 제 1 전극 부분(3)의 박막 부분(3a) 위에 제 2 전극 부분(4)의 베이스 부분(4a)을 배치하기 위해 절연층(7)을 형성하지 않고서 증가될 수 있다.
[00191] 일부 실시예들에서, 도전성 물질로 제조될 수 있는 도전층(26)이 갭-형성층으로서 적용될 수 있는 경우가 설명되었다. 그러나, 본 발명은 이러한 실시예로 제한되지 않는다. 절연 물질로 제조된 절연층이 갭-형성 층으로서 적용 및 사용된다.
컴퓨터 제어 시스템들
[00192] 본 개시내용은 본 개시내용의 방법들을 구현하도록 프로그램된 컴퓨터 제어 시스템들을 제공한다. 도 15는 단백질과 같은 생체분자를 서열화하도록 프로그래밍되거나 아니면 이를 위해 구성된 컴퓨터 시스템(1501)을 도시한다. 컴퓨터 시스템(1501)은 본원 어딘가에서 설명되는 제어 유닛들(26 및 226)일 수 있다. 컴퓨터 시스템(1501)은 중앙 처리 장치(CPU, 또한 본원에서 "프로세서" 및 "컴퓨터 프로세서")(1505)를 포함하며, 이는 싱글 코어 또는 멀티 코어 프로세서, 또는 병렬 프로세싱을 위한 복수의 프로세서들일 수 있다. 컴퓨터 시스템(1501)은 또한 메모리 또는 메모리 로케이션(1510)(예컨대, 랜덤-액세스 메모리, 리드-온리 메모리, 플래시 메모리), 전자 저장 유닛(1515)(예컨대, 하드 디스크), 하나 또는 그 초과의 다른 시스템들과의 통신을 위한 통신 인터페이스(1520)(예컨대, 네트워크 어댑터) 및 주변 디바이스들(1525), 예컨대 캐시, 다른 메모리, 데이터 저장소 및/또는 전자 디스플레이 어댑터들을 포함한다. 메모리(1510), 저장 유닛(1515), 인터페이스(1520) 및 주변 디바이스들(1525)은 통신 버스(실선들)를 통해 CPU(1505), 예컨대 마더보드와 통신한다. 저장 유닛(1515)은 데이터를 저장하기 위한 데이터 저장 유닛(또는 데이터 저장소)일 수 있다. 컴퓨터 시스템(1501)은 통신 인터페이스(1520)의 보조로 컴퓨터 네트워크("네트워크")(1530)에 동작가능하게 커플링될 수 있다. 네트워크(1530)는 인터넷, 인터넷 및/또는 엑스트라넷, 또는 인터넷과 통신하는 인트라넷 및/또는 엑스트라넷일 수 있다. 일부 경우들에서 네트워크(1530)는 원격통신 및/또는 데이터 네트워크이다. 네트워크(1530)는, 분산형 컴퓨팅, 예컨대 클라우드 컴퓨팅을 가능하게 할 수 있는 하나 또는 그 초과의 컴퓨터 서버들을 포함할 수 있다. 일부 경우들에서 컴퓨터 시스템(1501)의 보조로, 네트워크(1530)는 피어-투-피어 네트워크를 구현할 수 있으며, 이는 클라이언트 또는 서버로서 거동하도록 디바이스들이 컴퓨터 시스템(1501)에 커플링되게 할 수 있다.
[00193] CPU(1505)는 프로그램 또는 소프트웨어에 내장될 수 있는 기계-판독가능 명령들의 시퀀스를 실행할 수 있다. 명령들은 메모리 로케이션, 예컨대 메모리(1510)에 저장될 수 있다. 본 개시내용의 방법들을 구현하도록 추후 프로그래밍되거나 아니면 이를 위해 CPU(1505)를 구성할 수 있는 명령들이 CPU(1505)로 지향될 수 있다. CPU(1505)에 의해 수행되는 동작들의 예들은, 페치, 디코드, 실행 및 라이트백을 포함할 수 있다.
[00194] CPU(1505)는 집적 회로와 같은 회로의 일부일 수 있다. 시스템(1501)의 하나 또는 그 초과의 다른 컴포넌트들이 회로에 포함될 수 있다. 일부 경우들에서, 회로는 ASIC(application specific integrated circuit)이다.
[00195] 저장 유닛(1515)은, 파일들, 예컨대 드라이버들, 라이브러리들 및 저장된 프로그램들을 저장할 수 있다. 저장 유닛(1515)은 이용자 데이터, 예를 들어 이용자 선호도 및 이용자 프로그램들을 저장할 수 있다. 일부 경우들에서 컴퓨터 시스템(1501)은, 예컨대, 인트라넷 또는 인터넷을 통해 컴퓨터 시스템(1501)과 통신하는 원격 서버에 로케이팅되는, 컴퓨터 시스템(1501) 외부에 있는 하나 또는 그 초과의 추가 데이터 저장 유닛들을 포함할 수 있다.
[00196] 컴퓨터 시스템(1501)은 네트워크(1530)를 통해 하나 또는 그 초과의 원격 컴퓨터 시스템들과 통신할 수 있다. 예컨대, 컴퓨터 시스템(1501)은 이용자의 원격 컴퓨터 시스템과 통신할 수 있다. 이용자는 네트워크(1530)를 통해 컴퓨터 시스템(1501)에 액세스할 수 있다.
[00197] 본원에서 설명된 것처럼 방법들은, 컴퓨터 시스템(1501)의 전자 저장 로케이션, 예컨대, 예를 들어 메모리(1510) 또는 전자 저장 유닛(1515) 상에 저장되는 기계(예를 들어, 컴퓨터 프로세서) 실행가능 코드에 의해 구현될 수 있다. 기계 실행가능 또는 기계 판독가능 코드는 소프트웨어의 형태로 제공될 수 있다. 이용 동안, 코드는 프로세서(1505)에 의해 실행될 수 있다. 일부 경우들에서, 코드는 저장 유닛(1515)으로부터 리트리브될 수 있고 프로세서(1505)에 의한 쉬운 액세스를 위해 메모리(1510) 상에 저장될 수 있다. 일부 상황들에서, 전자 저장 유닛(1515)은 배제될 수 있고, 기계-실행가능 명령들은 메모리(1510)에 저장된다.
[00198] 코드는 코드를 실행하도록 적응되는 프로세서를 갖는 기계에서의 이용을 위해 사전-컴파일링되고 구성될 수 있고, 또는 실행시간 동안 컴파일링될 수 있다. 코드는 사전-컴파일링 또는 에즈-컴파일링 방식으로 코드가 실행될 수 있도록 선택될 수 있는 프로그래밍 언어로 공급될 수 있다.
[00199] 본원에 제공되는 시스템들 및 방법들의 양상들, 예컨대 컴퓨터 시스템(1501)이 프로그래밍으로 구체화될 수 있다. 기술의 다양한 양상들은, 통상적으로 일 타입의 기계 판독가능 매체 상에 보유되거나 또는 이로 구체화되는 기계(또는 프로세서) 실행가능 코드 및/또는 연관된 데이터의 형태의 "제조 물품들" 또는 "물건들"로 간주될 수 있다. 기계-실행가능 코드는 전자 저장 유닛, 예컨대 메모리(예를 들어, 리드-온리 메모리, 랜덤-액세스 메모리, 플래시 메모리) 또는 하드 디스크에 저장될 수 있다. "저장" 타입 매체들은 컴퓨터들, 프로세서들 등의 유형의 메모리, 또는 이들과 연관된 모듈들, 예컨대 다양한 반도체 메모리들, 테입 드라이브들, 디스크 드라이브들 등 중 일부 또는 전부를 포함할 수 있으며, 이들은 소프트웨어 프로그래밍을 위해 임의의 시간에 비-일시적 저장을 제공할 수 있다. 소프트웨어의 전부 또는 부분들은 때로 인터넷 또는 다양한 다른 원격통신 네트워크들을 통해 통신할 수 있다. 예를 들어, 이러한 통신들은, 하나의 컴퓨터 또는 프로세서로부터 다른 컴퓨터 또는 프로세서로, 예를 들어, 관리 서버 또는 호스트 컴퓨터로부터 애플리케이션 서버의 컴퓨터 플랫폼으로 소프트웨어의 로딩을 가능하게 할 수 있다. 따라서, 소프트웨어 엘리먼트들을 보유할 수 있는 다른 타입의 매체들은, 예컨대 유선 및 광학적 랜드라인 네트워크들을 통해 그리고 다양한 에어-링크들을 통해, 로컬 디바이스들 사이의 물리적 인터페이스들에 걸쳐 이용되는 광학적, 전기적 및 전자기적 파들을 포함한다. 이러한 파들을 보유하는 물리적 엘리먼트들, 예컨대 유선 또는 무선 링크들, 광학 링크들 등이 또한, 소프트웨어를 보유하는 매체들로 간주될 수 있다. 본원에서 이용되는 것처럼, 비-일시적, 유형의 "저장" 매체들로 제한되지 않는 한, 예컨대 컴퓨터 또는 기계 "판독가능 매체"란 용어들은 실행을 위해 프로세서에 명령들을 제공하는데 참여하는 임의의 매체를 지칭한다.
[00200] 따라서, 기계(또는 컴퓨터) 판독가능 매체, 예컨대 컴퓨터-실행가능 코드(또는 컴퓨터 프로그램)는, 유형의 저장 매체, 반송파 매체 또는 물리적 송신 매체를 포함하지만 이로 제한되는 것은 아닌 다수의 형태들을 취할 수 있다. 비-휘발성 저장 매체들은, 예컨대 도면들에 도시된 데이터베이스들 등을 구현하는데 이용될 수 있는 예를 들어, 광학 또는 자기 디스크들, 예컨대 임의의 컴퓨터(들)의 임의의 저장 디바이스들 등을 포함한다. 휘발성 저장 매체들은, 동적 메모리, 예컨대 그러한 컴퓨터 플랫폼의 메인 메모리를 포함한다. 유형의 송신 매체들은, 컴퓨터 시스템 내의 버스를 포함하는 와이어들을 비롯한, 동축 케이블들, 구리 와이어 및 광섬유들을 포함한다. 반송파 송신 매체들은, 무선 주파수(RF) 및 적외선(IR) 데이터 통신들 동안 발생되는 것들과 같은 전기 또는 전자기 신호들, 또는 음향 또는 광 파들의 형태를 취할 수 있다. 따라서, 컴퓨터-판독가능 매체들의 일반적 형태들은, 예를 들어, 플로피 디스크, 플렉시블 디스크, 하드 디스크, 자기 테입, 임의의 다른 자기 매체, CD-ROM, DVD 또는 DVD-ROM, 임의의 다른 광학 매체, 펀치 카드들, 페이퍼 테입, 홀들의 패턴들을 갖는 임의의 다른 물리적 저장 매체, RAM, ROM, PROM 및 EPROM, FLASH-EPROM, 임의의 다른 메모리 칩 또는 카트리지, 데이터 또는 명령들을 전송하는 반송파, 이러한 반송파를 전송하는 케이블들 또는 링크들, 또는 컴퓨터가 프로그래밍 코드 및/또는 데이터를 판독할 수 있는 임의의 다른 매체를 포함한다. 이러한 다수의 형태들의 컴퓨터 판독가능 매체들은 실행을 위해 프로세서에 하나 또는 그 초과의 명령들의 하나 또는 그 초과의 시퀀스들을 보유하는데 수반될 수 있다.
[00201] 본 개시내용의 디바이스들, 시스템들 및 방법들은, 예를 들어, JP 2013-36865A, US 2012/0322055A, US 2013/0001082A, US 2012/0193237A, US 2010/0025249A, JP 2011-163934A, JP 2005-257687A, JP 2011-163934A 및 JP 2008-32529A(이들 각각은 인용에 의해 전체가 본원에 포함됨)에 설명된 것들과 같은 다른 디바이스들, 시스템들, 또는 방법들과 조합되고 그리고/또는 이들에 의해 변경될 수 있다.
[00202] 본 발명의 바람직한 실시예들이 본원에 도시되고 설명되지만, 이러한 실시예들이 단지 예로써 제공되는 것임이 당업자들에게는 명백할 것이다. 본 발명이 명세서 내에 제공되는 특정 예들로 제한되게 의도되는 것은 아니다. 본 발명은 앞서 언급된 명세서를 참조로 설명되었지만, 본원의 실시예들의 설명들 및 예시들이 제한적 의미로 해석되는 것을 의미하는 것은 아니다. 다양한 변화들, 변경들, 및 치환들이 이제 본 발명을 벗어남 없이 당업자들에게서 이루어질 것이다. 또한, 본 발명의 모든 양상들은 다양한 조건들 및 변수들에 의존하는 본원에 설명된 특정한 묘사들, 구성들 또는 관련 부분들로 제한되지 않는다는 것이 이해될 것이다. 본원에 설명된 본 발명의 실시예들에 대한 다양한 대체들이 본 발명을 실행하는데 채용될 수 있음이 이해될 것이다. 따라서, 본 발명은 이러한 임의의 대안들, 변경들, 변화들 또는 등가물들을 또한 커버하는 것으로 고려된다. 하기의 청구항들이 본 발명의 범위를 정의하고 이들 청구항들 및 이들의 등가물들의 범위 내의 방법들 및 구조들이 이에 의해 커버되는 것으로 의도된다.

Claims (54)

  1. 생체분자를 검출하기 위한 방법으로서,
    제 1 전극 및 상기 제 1 전극 근처의 제 2 전극을 포함하는 나노-갭 전극 디바이스 ― 상기 제 1 전극은 상기 생체분자가 나노-갭을 통해 흐르도록 허용하는 치수로 만들어진 나노-갭에 의해 상기 제 2 전극으로부터 분리되며, 상기 나노-갭은 적어도 제 1 갭 영역 및 제 2 갭 영역을 가지며, 상기 제 2 갭 영역은 상기 제 1 갭 영역을 가진 평면에 대하여 0°보다 더 큰 각도로 지향됨 ―; 및
    상기 나노-갭 전극 디바이스에 커플링된 전기 회로를 포함하며, 상기 전기 회로는 상기 나노-갭을 통해 상기 생체분자가 흐를 때 상기 제 1 전극 및 상기 제 2 전극으로부터 전기 신호를 수신하는, 생체분자를 검출하기 위한 방법.
  2. 제 1항에 있어서, 상기 제 2 갭 영역은 상기 제 1 갭 영역을 가진 상기 평면에 대하여 약 25°보다 더 큰 각도로 지향되는, 생체분자를 검출하기 위한 방법.
  3. 제 2항에 있어서, 상기 제 2 갭 영역은 상기 제 1 갭 영역을 가진 상기 평면에 대하여 약 45°보다 더 큰 각도로 지향되는, 생체분자를 검출하기 위한 방법.
  4. 제 3항에 있어서, 상기 제 2 갭 영역은 상기 제 1 갭 영역을 가진 상기 평면에 대하여 약 90°인 각도로 지향되는, 생체분자를 검출하기 위한 방법.
  5. 제 1항에 있어서, 상기 제 1 전극은 기판 근처에 있는, 생체분자를 검출하기 위한 방법.
  6. 제 5항에 있어서, 상기 제 2 전극은 상기 제 1 전극과 접촉하고 있는 절연층 근처에 있는, 생체분자를 검출하기 위한 방법.
  7. 제 5항에 있어서, 상기 제 1 전극은 제 1 부분, 및 상기 제 1 부분 근처에 있는 제 2 부분을 포함하며, 상기 제 1 및 제 2 부분들은 상기 기판 근처에 있으며, 상기 제 1 부분은 상기 제 2 부분보다 더 두꺼운 두께를 가지는, 생체분자를 검출하기 위한 방법.
  8. 제 7항에 있어서, 상기 제 1 부분은 상기 제 2 갭 영역을 부분적으로 정의하는 표면을 가지며, 상기 제 2 부분은 상기 제 1 갭 영역을 부분적으로 정의하는 표면을 가지는, 생체분자를 검출하기 위한 방법.
  9. 제 1항에 있어서, 상기 제 1 전극 또는 상기 제 2 전극의 부분은 단일 원자 팁(single atom tip)을 가지는, 생체분자를 검출하기 위한 방법.
  10. 제 1항에 있어서, 상기 제 2 갭 영역의 터미널 단부(terminal end)는 상기 제 1 갭 영역에 커플링되는, 생체분자를 검출하기 위한 방법.
  11. 제 1항에 있어서, 상기 나노-갭 전극 디바이스와 유체 연통하며 상기 나노-갭에 상기 생체분자를 보내도록 구성된 적어도 하나의 채널을 더 포함하는, 생체분자를 검출하기 위한 방법.
  12. 제 11항에 있어서, 상기 채널은 마이크로유체 구조(microfluidic structure)와 통합되는, 생체분자를 검출하기 위한 방법.
  13. 제 1항에 있어서, 상기 전기 회로는 상기 전기 신호들로부터 상기 생체분자 또는 상기 생체분자의 부분을 검출하도록 프로그래밍되는 컴퓨터 프로세서의 부분(part)인, 생체분자를 검출하기 위한 방법.
  14. 제 1항에 있어서, 상기 나노-갭 전극 디바이스는 나노-갭 전극 디바이스들의 어레이의 부분인, 생체분자를 검출하기 위한 방법.
  15. 제 14항에 있어서, 상기 나노-갭 전극 디바이스는 상기 어레이의 다른 나노-갭 전극 디바이스들에 대하여 독립적으로 어드레스가능한, 생체분자를 검출하기 위한 방법.
  16. 제 1항에 있어서, 상기 나노-갭은 제 3 갭 영역이며, 상기 제 3 갭 영역의 터미널 단부는 상기 제 1 갭 영역에 커플링되는, 생체분자를 검출하기 위한 방법.
  17. 생체분자를 감지하기 위한 시스템으로서,
    제 1 전극 및 상기 제 1 전극 근처의 제 2 전극을 포함하는 나노-갭 전극 디바이스를 포함하며, 상기 제 1 전극은 상기 생체분자가 나노-갭을 통해 흐르도록 허용하는 치수로 만들어진 나노-갭에 의해 상기 제 2 전극으로부터 분리되며, 상기 나노-갭은 제 1 갭 영역 및 제 2 갭 영역을 가지며, 상기 제 2 갭 영역은 상기 제 1 갭 영역을 가진 평면에 대하여 약 90°인 각도로 지향되며, 상기 제 2 갭 영역의 터미널 단부는 상기 제 1 갭 영역에 커플링되는, 생체분자를 감지하기 위한 시스템.
  18. 제 17항에 있어서, 상기 제 1 전극은 기판 근처에 있는, 생체분자를 감지하기 위한 시스템.
  19. 제 18항에 있어서, 상기 제 2 전극은 상기 제 1 전극과 접촉하고 있는 절연층 근처에 있는, 생체분자를 감지하기 위한 시스템.
  20. 제 18항에 있어서, 상기 제 1 전극은 제 1 부분, 및 상기 제 1 부분 근처에 있는 제 2 부분을 포함하며, 상기 제 1 및 제 2 부분들은 상기 기판 근처에 있으며, 상기 제 1 부분은 상기 제 2 부분보다 더 두꺼운 두께를 가지는, 생체분자를 감지하기 위한 시스템.
  21. 제 20항에 있어서, 상기 제 1 부분은 상기 제 2 갭 영역을 부분적으로 정의하는 표면을 가지며, 상기 제 2 부분은 상기 제 1 갭 영역을 부분적으로 정의하는 표면을 가지는, 생체분자를 감지하기 위한 시스템.
  22. 제 17항에 있어서, 상기 제 1 전극 또는 상기 제 2 전극의 부분은 단일 원자 팁을 가지는, 생체분자를 감지하기 위한 시스템.
  23. 제 17항에 있어서, 상기 나노-갭 전극 디바이스와 유체 연통하며 상기 나노-갭에 생체분자를 보내도록 구성된 적어도 하나의 채널을 더 포함하는, 생체분자를 감지하기 위한 시스템.
  24. 제 23항에 있어서, 상기 채널은 마이크로유체 구조와 통합되는, 생체분자를 감지하기 위한 시스템.
  25. 제 17항에 있어서, 상기 나노-갭 전극 디바이스는 나노-갭 전극들의 어레이의 부분인, 생체분자를 감지하기 위한 시스템.
  26. 제 25항에 있어서, 상기 나노 갭 전극 디바이스는 상기 어레이의 다른 나노-갭 전극 디바이스들에 대하여 독립적으로 어드레스가능한, 생체분자를 감지하기 위한 시스템.
  27. 제 17항에 있어서, 상기 나노-갭은 제 3 갭 영역이며, 상기 제 3 갭 영역의 터미널 단부는 상기 제 1 갭 영역에 커플링되는, 생체분자를 감지하기 위한 시스템.
  28. 생체분자를 검출하기 위한 방법으로서,
    (a) 제 1 전극 및 상기 제 1 전극 근처의 제 2 전극을 가진 나노-갭 전극 디바이스에 생체분자를 보내는 단계 ― 상기 제 1 전극은 상기 생체분자가 나노-갭을 통해 흐르도록 허용하는 치수로 만들어진 나노-갭에 의해 상기 제 2 전극으로부터 분리되며, 상기 나노-갭은 적어도 제 1 갭 영역 및 제 2 갭 영역을 가지며, 상기 제 2 갭 영역은 상기 제 1 갭 영역을 가진 평면에 대하여 0°보다 더 큰 각도로 지향됨 ―; 및
    (b) 상기 나노-갭을 통해 상기 생체분자가 흐를 때 전기 신호들을 측정하는 단계; 및
    (c) 상기 (b)에서 측정된 상기 전기 신호들을 사용하여 상기 생체분자를 검출하는 단계를 포함하는, 생체분자를 검출하기 위한 방법.
  29. 제 28항에 있어서, 상기 검출 단계는 상기 생체분자 또는 상기 생체분자의 일부분을 표시하는 기준 신호들과 상기 전기 신호들을 비교하는 단계를 포함하는, 생체분자를 검출하기 위한 방법.
  30. 제 28항에 있어서, 상기 검출 단계는 상기 생체분자 또는 상기 생체분자의 일부분을 식별하는 단계를 포함하는, 생체분자를 검출하기 위한 방법.
  31. 제 31항에 있어서, 상기 생체분자는 핵산 분자인, 생체분자를 검출하기 위한 방법.
  32. 제 28항에 있어서, 상기 검출 단계 (c)는 상기 핵산 분자를 시퀀싱(sequencing)하는 단계를 포함하는, 생체분자를 검출하기 위한 방법.
  33. 제 28항에 있어서, 상기 전기 신호들은 전류를 포함하는, 생체분자를 검출하기 위한 방법.
  34. 제 33항에 있어서, 상기 전류는 터널링 전류인, 생체분자를 검출하기 위한 방법.
  35. 제 28항에 있어서, 상기 제 2 갭 영역은 상기 제 1 갭 영역을 가진 상기 평면에 대하여 약 90°인 각도로 지향되는, 생체분자를 검출하기 위한 방법.
  36. 제 28항에 있어서, 상기 제 1 전극 또는 상기 제 2 전극의 부분은 단일 원자 팁을 가지는, 생체분자를 검출하기 위한 방법.
  37. 제 28항에 있어서, 상기 생체분자는 상기 나노-갭 전극 디바이스와 유체 연통하는 적어도 하나의 채널을 통해 상기 나노-갭 전극 디바이스에 보내지는, 생체분자를 검출하기 위한 방법.
  38. 제 28항에 있어서, 상기 나노-갭 전극 디바이스는 독립적으로 어드레스가능한 나노-갭 전극 디바이스들의 어레이의 부분인, 생체분자를 검출하기 위한 방법.
  39. 제 28항에 있어서, 상기 생체분자가 상기 나노-갭을 통해 흐를 때, 상기 생체분자의 일부분은 상기 제 1 갭 영역을 통해 흐르고 상기 생체분자의 나머지는 상기 제 2 갭 영역을 통해 흐르는, 생체분자를 검출하기 위한 방법.
  40. 제 1항 내지 제 27항 중 어느 한 항의 시스템을 제조하기 위한 방법.
  41. 상기 생체분자를 검출하기 위하여 제 1항 내지 제 27항 중 어느 한 항의 시스템을 사용하는 것을 포함하는, 생체분자를 검출하기 위한 방법.
  42. 생체분자를 검출할 때 사용하기 위한 나노-갭 전극들을 제조하기 위한 방법으로서,
    (a) 기판 근처에 제 1 전극-형성 부분을 제공하는 단계;
    (b) 상기 제 1 전극-형성 부분의 표면 근처에 갭-형성 층을 형성하는 단계;
    (c) 상기 갭-형성 층 근처에 제 2 전극-형성 부분을 형성하는 단계; 및
    (d) 상기 제 1 전극 부분와 상기 제 2 전극 부분 사이에 나노-갭을 형성하기 위하여 상기 갭-형성 층의 일부분을 제거하는 단계를 포함하며, 상기 나노-갭은 상기 생체분자가 상기 나노-갭을 통해 흐르는 것을 허용하는 치수로 만들어지며, 상기 나노-갭은 적어도 제 1 갭 영역 및 제 2 갭 영역을 가지며, 상기 제 2 갭 영역은 상기 제 1 갭 영역을 가진 평면에 대하여 0° 보다 큰 각도로 지향되는, 생체분자를 검출할 때 사용하기 위한 나노-갭 전극들을 제조하기 위한 방법.
  43. 제 42항에 있어서, 상기 (c) 이후에, 상기 제 1 전극-형성 부분의 표면, 상기 갭-형성 층의 상기 제 2 부분의 표면, 및 상기 제 2 전극-형성 부분의 표면을 노출시키는 단계를 더 포함하는, 생체분자를 검출할 때 사용하기 위한 나노-갭 전극들을 제조하기 위한 방법.
  44. 제 43항에 있어서, 미리 결정된 형상을 각각 가진 제 1 전극 부분 및 제 2 전극 부분을 제공하기 위하여 상기 제 2 전극-형성 부분, 상기 갭-형성 층 및 상기 제 1 전극-형성 부분을 패터닝하는 단계를 더 포함하는, 생체분자를 검출할 때 사용하기 위한 나노-갭 전극들을 제조하기 위한 방법.
  45. 제 42항에 있어서, 상기 제 2 갭 영역은 상기 제 1 갭 영역을 가진 상기 평면에 대하여 약 25°보다 더 큰 각도로 지향되는, 생체분자를 검출할 때 사용하기 위한 나노-갭 전극들을 제조하기 위한 방법.
  46. 제 45항에 있어서, 상기 제 2 갭 영역은 상기 제 1 갭 영역을 가진 상기 평면에 대하여 약 45°보다 더 큰 각도로 지향되는, 생체분자를 검출할 때 사용하기 위한 나노-갭 전극들을 제조하기 위한 방법.
  47. 제 46항에 있어서, 상기 제 2 갭 영역은 상기 제 1 갭 영역을 가진 상기 평면에 대하여 약 90°인 각도로 지향되는, 생체분자를 검출할 때 사용하기 위한 나노-갭 전극들을 제조하기 위한 방법.
  48. 제 42항에 있어서, 단일 원자 팁을 가지도록 상기 제 1 전극 부분 및/또는 상기 제 2 전극 부분을 프로세싱하는 단계를 더 포함하는, 생체분자를 검출할 때 사용하기 위한 나노-갭 전극들을 제조하기 위한 방법.
  49. 제 48항에 있어서, 각각이 단일 원자 팁을 가지도록 상기 제 1 전극 부분 및/또는 상기 제 2 전극 부분을 프로세싱하는 단계를 더 포함하는, 생체분자를 검출할 때 사용하기 위한 나노-갭 전극들을 제조하기 위한 방법.
  50. 제 42항에 있어서, 상기 나노-갭과 유체 연통하는 적어도 하나의 채널을 제공하는 단계를 더 포함하는, 생체분자를 검출할 때 사용하기 위한 나노-갭 전극들을 제조하기 위한 방법.
  51. 제 42항에 있어서, 상기 (a)는 상기 전극-형성 부분의 다른 부분보다 더 얇은 두께를 가진 상기 전극-형성 부분의 일부분 근처에 절연층을 형성하는 단계 및 상기 절연층 근처에 상기 갭-형성 층을 형성하는 단계를 포함하는, 생체분자를 검출할 때 사용하기 위한 나노-갭 전극들을 제조하기 위한 방법.
  52. 제 42항에 있어서, 상기 제 2 갭 영역의 터미널 단부는 상기 제 1 갭 영역에 커플링되는, 생체분자를 검출할 때 사용하기 위한 나노-갭 전극들을 제조하기 위한 방법.
  53. 제 42항에 있어서, 상기 제 1 전극-형성 부분은 레벨 차를 가지는, 생체분자를 검출할 때 사용하기 위한 나노-갭 전극들을 제조하기 위한 방법.
  54. 제 42항에 있어서, 상기 제 1 갭 영역은 상기 기판에 평행한, 생체분자를 검출할 때 사용하기 위한 나노-갭 전극들을 제조하기 위한 방법.


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