KR20160015230A - 반도체 기판, 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

반도체 기판, 반도체 장치 및 반도체 장치의 제조 방법 Download PDF

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히로까즈 고또
마사루 시노미야
게이따로 츠찌야
가즈노리 하기모또
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산켄덴키 가부시키가이샤
신에쯔 한도타이 가부시키가이샤
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Abstract

본 발명은, 실리콘계 기판과, 상기 실리콘계 기판 상에 형성되고, 붕소를 포함하는 질화물계 반도체로 이루어지는 버퍼층과, 상기 버퍼층 상에 형성된 동작층을 갖고, 상기 버퍼층의 붕소 농도는, 상기 실리콘계 기판측으로부터 상기 동작층측을 향해 서서히 감소하고 있는 것인 것을 특징으로 하는 반도체 기판이다. 이에 의해, 전이 억제 효과가 얻어지는 데 충분한 붕소를 버퍼층에 함유시키면서, 동작층까지 붕소가 확산되지 않는 반도체 기판이 제공된다.

Description

반도체 기판, 반도체 장치 및 반도체 장치의 제조 방법{SEMICONDUCTOR SUBSTRATE, SEMICONDUCTOR DEVICE, AND SEMICONDUCTOR DEVICE MANUFACTURING METHOD}
본 발명은, 반도체 기판, 반도체 장치, 및 반도체 장치의 제조 방법에 관한 것으로, 특히 질화물 반도체층을 갖는 반도체 기판, 이 반도체 기판을 사용한 반도체 장치, 및 이 반도체 장치의 제조 방법에 관한 것이다.
질화물 반도체층은 저렴한 실리콘 기판 상이나 사파이어 기판 상에 형성되는 것이 일반적이다. 그러나, 이들 기판의 격자 상수와 질화물 반도체층의 격자 상수는 크게 다르고, 또한 열팽창 계수도 다르다. 이로 인해, 기판 상에 에피택셜 성장에 의해 형성된 질화물 반도체층에, 큰 변형 에너지가 발생한다. 그 결과, 질화물 반도체층에 크랙의 발생이나 결정 품질의 저하가 발생하기 쉽다.
상기 문제를 해결하기 위해, 기판과 질화물 반도체로 이루어지는 기능층과의 사이에 조성이 다른 질화물 반도체층을 적층한 버퍼층을 배치하는 것이 종래 행해지고 있었다.
또한, 질화물 반도체층의 특성을 개선하기 위해, 버퍼층에 대해 다양한 제안이 이루어져 있다.
예를 들어, 특허문헌 1에는, 전이를 억제하기 위해, 버퍼층에 붕소를 함유시키는 것이 개시되어 있다.
또한, 특허문헌 2에는, 결정성이 좋은 붕소 함유 질화알루미늄 박막(기능층)을 얻기 위해, 버퍼층으로서, 붕소를 함유하고 그 농도가 기능층에 근접할수록 높아지는 질화알루미늄층을 사용하는 것이 개시되어 있다.
또한, 특허문헌 3에는, 붕소, 인을 포함하는 GaN층으로 이루어지는 제1층과, 인을 포함하는 AlInGaAsN층으로 이루어지는 제2층을 포함하는 버퍼층을 사용함으로써, 버퍼층 중의 2차 전자 가스를 원인으로 하는 누설 전류를 억제하는 것이 개시되어 있다.
일본 특허 공개 제2008-277590호 공보 일본 특허 공개 평8-239752호 공보 일본 특허 공개 제2005-129856호 공보
상술한 바와 같이, 실리콘 기판 상이나 사파이어 기판 상에 형성되고 질화물 반도체층의 특성을 개선하기 위해, 버퍼층을 형성하는 것, 및 버퍼층의 구성을 최적화하는 것이 행해져 왔다.
그러나, 발명자들은, 이하의 문제점이 있는 것을 발견하였다.
즉, 전이를 억제하기 위해, 디바이스 동작층(기능층)에 가까운 영역까지 버퍼층 중에 붕소 도프를 행하면, 동작층에 불순물이 확산되어, 디바이스의 특성 열화를 발생시킨다.
본 발명은, 상기 문제점에 비추어 이루어진 것이며, 전이 억제 효과가 얻어지는 데 충분한 붕소를 버퍼층에 함유시키면서, 동작층까지 붕소가 확산되지 않는 반도체 기판, 반도체 장치, 및 반도체 장치의 제조 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해, 본 발명은, 실리콘계 기판과, 상기 실리콘계 기판 상에 형성되고, 붕소를 포함하는 질화물계 반도체로 이루어지는 버퍼층과, 상기 버퍼층 상에 형성된 동작층을 갖고, 상기 버퍼층의 붕소 농도는, 상기 실리콘계 기판측으로부터 상기 동작층측을 향해 서서히 감소하고 있는 것인 것을 특징으로 하는 반도체 기판을 제공한다.
이와 같이, 버퍼층의 붕소 농도는, 상기 실리콘계 기판측으로부터 상기 동작층측을 향해 서서히 감소하고 있으므로, 버퍼층의 하층에서는 붕소 농도가 높아, 전이 억제 효과가 얻어져, 버퍼층 상에 형성되는 동작층의 피트 발생을 억제할 수 있음과 함께, 버퍼층의 상층에서는 붕소 농도가 낮아, 동작층으로의 불순물의 영향(불순물에 의한 디바이스 특성 열화, 결정성의 열화)을 억제할 수 있다.
여기서, 상기 버퍼층은, AlyGa1 - yN을 포함하는 제1층과 AlxGa1 - xN(0≤x＜y≤1)을 포함하는 제2층이 반복하여 적층된 적층체이며, 상기 붕소는, 상기 제1층 및 상기 제2층의 양쪽에 포함되어 있는 것이 바람직하다.
이와 같이, 버퍼층의 AlyGa1 - yN을 포함하는 제1층, 및 AlxGa1 - xN(0≤x＜y≤1)을 포함하는 제2층의 양쪽에 붕소가 포함되어 있음으로써, 보다 효과적으로 전이 억제를 행할 수 있다.
또한, 상기 실리콘계 기판의 붕소 농도가, 상기 버퍼층의 상기 실리콘계 기판측의 영역의 붕소 농도보다도 높은 것이 바람직하다.
이와 같이, 실리콘계 기판의 붕소 농도가, 상기 버퍼층의 상기 실리콘계 기판측의 영역의 붕소 농도보다도 높음으로써, 보다 효과적으로 전이 억제를 행할 수 있다.
또한, 상기 목적을 달성하기 위해, 상술한 반도체 기판과, 상기 동작층 상에 형성된 제1 전극과, 상기 동작층 상에 형성된 제2 전극을 갖고, 상기 제1 전극 및 상기 제2 전극은, 상기 제1 전극으로부터, 상기 동작층을 통해 상기 제2 전극으로 전류가 흐르도록 배치되어 있는 것인 것을 특징으로 하는 반도체 장치를 제공한다.
이와 같이, 버퍼층의 붕소 농도가, 상기 실리콘계 기판측으로부터 상기 동작층측을 향해 서서히 감소하고 있는 반도체 기판을 사용한 반도체 장치이면, 양호한 디바이스 특성을 얻을 수 있다.
또한, 상기 목적을 달성하기 위해, 실리콘계 기판 상에, 질화물계 반도체로 이루어지는 버퍼층을 형성하는 공정과, 상기 버퍼층 상에 동작층을 형성하는 공정을 갖는 반도체 장치의 제조 방법으로서, 상기 버퍼층을 형성하는 공정은, 상기 버퍼층의 붕소 농도가 상기 실리콘계 기판측으로부터 상기 동작층측을 향해 서서히 감소하도록, 상기 버퍼층에 붕소를 도입하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법을 제공한다.
이러한 방법에 의해, 상기 발명의 반도체 장치를 제조할 수 있다. 특히, 버퍼층을 형성하는 공정이, 버퍼층의 붕소 농도가 실리콘계 기판측으로부터 동작층측을 향해 서서히 감소하도록 버퍼층에 붕소를 도입하는 단계를 포함하고 있으므로, 효율적으로 버퍼층의 붕소 농도를, 상기 실리콘계 기판측으로부터 상기 동작층측을 향해 서서히 감소시킬 수 있다.
여기서, 상기 버퍼층에 붕소를 도입하는 단계는, 열확산에 의해 붕소가 도프된 상기 실리콘계 기판으로부터 상기 버퍼층에 붕소를 확산시키는 단계를 포함할 수 있다.
이와 같이, 열확산에 의해 붕소가 도프된 상기 실리콘계 기판으로부터 상기 버퍼층에 붕소를 확산시켜, 버퍼층에 붕소를 도입함으로써, 보다 효율적으로 버퍼층의 붕소 농도를, 상기 실리콘계 기판측으로부터 상기 동작층측을 향해 서서히 감소시킬 수 있다.
또한, 상기 버퍼층에 붕소를 도입하는 단계는, 상기 버퍼층을 기상 성장에 의해 형성할 때, 도펀트 가스를 도입함으로써 기상으로부터 붕소를 도핑하는 단계를 포함할 수 있다.
이와 같이, 기상 성장 중에 도펀트 가스를 도입함으로써 기상으로부터 붕소를 도핑하여, 버퍼층에 붕소를 도입함으로써, 전이 억제 효과가 얻어지는 데 충분한 붕소를 버퍼층에 함유시킬 수 있다.
또한, 상기 버퍼층으로서, AlyGa1 - yN을 포함하는 제1층과 AlxGa1 - xN(0≤x＜y＜1)을 포함하는 제2층이 반복하여 적층된 적층체를 형성하고, 상기 붕소는, 상기 제1층 및 상기 제2층의 양쪽에 포함시키는 것이 바람직하다.
이와 같이, 버퍼층의 AlyGa1 - yN을 포함하는 제1층, 및 AlxGa1 - xN(0≤x＜y≤1)을 포함하는 제2층의 양쪽에 붕소를 포함시킴으로써, 보다 효과적으로 전이 억제를 행할 수 있다.
또한, 상기 실리콘계 기판의 붕소 농도를, 상기 버퍼층의 상기 실리콘계 기판측의 영역의 붕소 농도보다도 높게 하는 것이 바람직하다.
이와 같이, 실리콘계 기판의 붕소 농도를, 상기 버퍼층의 상기 실리콘계 기판측의 영역의 붕소 농도보다도 높게 함으로써, 보다 효과적으로 전이 억제를 행할 수 있다.
이상과 같이, 본 발명에 따르면, 전이 억제 효과가 얻어지는 데 충분한 붕소를 버퍼층에 함유시키면서, 동작층까지 붕소가 확산되지 않는 반도체 기판, 반도체 장치, 및 반도체 장치의 제조 방법을 제공할 수 있다.
도 1은 본 발명의 반도체 기판의 실시 형태의 일례를 도시하는 개략 단면도이다.
도 2는 실험예 1 및 실험예 5의 반도체 기판의 붕소 농도 프로파일을 나타내는 그래프이다.
도 3은 본 발명의 반도체 장치의 실시 형태의 일례를 도시하는 개략 단면도이다.
도 4는 실험예 1의 동작층 표면의 중앙부의 관찰 결과이다.
도 5는 실험예 5의 동작층 표면의 중앙부의 관찰 결과이다.
이하, 본 발명에 대해, 실시 형태의 일례로서, 도면을 참조하면서 상세하게 설명하지만, 본 발명은 이것에 한정되는 것은 아니다.
전술한 바와 같이, 전이를 억제하기 위해, 버퍼층에 붕소 도프를 행할 필요가 있지만, 디바이스 동작층에 가까운 영역까지 버퍼층 중에 붕소 도프를 행하면, 동작층에 불순물이 확산되어, 디바이스의 특성 열화를 발생시킨다고 하는 문제점이 있었다.
따라서, 본 발명자들은, 버퍼층에 붕소 도프를 행하는 경우라도, 동작층에 불순물이 확산되지 않는 반도체 기판에 대해 예의 검토를 거듭하였다.
그 결과, 버퍼층의 붕소 농도를, 실리콘계 기판측으로부터 동작층측을 향해 서서히 감소시킴으로써, 버퍼층의 하층에서는 붕소 농도가 높아지고, 버퍼층의 상층에서는 붕소 농도가 낮아져, 동작층의 피트 발생을 억제할 수 있음과 함께, 동작층으로의 불순물의 영향을 억제할 수 있는 것을 발견하여, 본 발명을 이루는 것에 이르렀다.
도 1은, 본 발명의 반도체 기판의 일례를 도시하는 개략 단면도이다.
도 1에 도시하는 본 발명의 반도체 기판(10)은, 실리콘계 기판(12)과, 실리콘계 기판(12) 상에 형성된 초기층(14)과, 초기층(14) 상에 형성된 버퍼층(16)과, 버퍼층(16) 상에 형성된 동작층(22)을 갖고 있다.
여기서, 실리콘계 기판(12)은, 예를 들어 Si 또는 SiC을 포함하는 기판이다. 또한, 초기층(14)은, 예를 들어 AlN을 포함하는 층이다.
버퍼층(16)은, 질화물계 반도체로 이루어지는 제1층(15)과, 제1층과 조성이 다른 질화물계 반도체로 이루어지는 제2층(17)이 반복하여 적층된 적층체로 할 수 있다. 제1층(15)은, 예를 들어 AlyGa1 - yN을 포함하고, 제2층(17)은 예를 들어 AlxGa1-xN(0≤x＜y≤1)을 포함한다.
구체적으로는, 제1층(15)은 AlN으로 할 수 있고, 제2층(17)은 GaN으로 할 수 있다.
동작층(22)은, 채널층(18)과, 채널층(18) 상에 형성된 배리어층(20)을 가질 수 있다. 채널층(18)은, 예를 들어 GaN을 포함하고, 배리어층(20)은, 예를 들어 AlGaN을 포함한다.
또한, 버퍼층(16)은 붕소를 포함하고 있고, 버퍼층(16)의 붕소 농도는, 실리콘계 기판(12)측으로부터 동작층(22)측을 향해 서서히 감소하고 있다.
버퍼층(16)은, 상기한 바와 같은 붕소 농도 프로파일을 갖고 있으므로, 버퍼층(16)의 하층에서는 붕소 농도가 높아, 전이 억제 효과가 얻어져, 버퍼층(16) 상에 에피택셜 성장시키는 동작층의 피트 발생을 억제할 수 있다.
또한, 버퍼층의 상층에서는 붕소 농도가 낮아, 동작층으로의 불순물의 영향(불순물에 의한 디바이스 특성 열화, 결정성의 열화)을 억제할 수 있다.
또한, 버퍼층(16)에 있어서, 붕소가 제1층(15) 및 제2층(17)의 양쪽에 포함되어 있는 것이 바람직하다.
붕소가 제1층(15) 및 제2층(17)의 양쪽에 포함되어 있음으로써, 보다 효과적으로 전이 억제를 행할 수 있다.
또한, 실리콘계 기판(12)의 붕소 농도는, 버퍼층(16)의 실리콘계 기판측의 영역의 붕소 농도보다도 높은 것이 바람직하다.
실리콘계 기판의 붕소 농도가, 상기 버퍼층의 상기 실리콘계 기판측의 영역의 붕소 농도보다도 높음으로써, 보다 효과적으로 전이 억제를 행할 수 있다.
다음으로, 본 발명의 반도체 기판을 사용한 반도체 장치에 대해 설명한다.
도 3은, 본 발명의 반도체 장치의 일례를 도시하는 개략 단면도이다.
도 3에 도시하는 본 발명의 반도체 장치(11)는, 실리콘계 기판(12)과, 실리콘계 기판(12) 상에 형성된 초기층(14)과, 초기층(14) 상에 형성된 버퍼층(16)과, 버퍼층(16) 상에 형성된 동작층(22)을 갖고 있다.
동작층(22)은, 채널층(18)과, 채널층(18) 상에 형성된 배리어층(20)을 갖고 있다.
반도체 장치(11)는 또한, 동작층(22) 상에 설치된 제1 전극(26), 제2 전극(28), 제어 전극(30)을 갖고 있다.
반도체 장치(11)에 있어서, 제1 전극(26) 및 제2 전극(28)은, 제1 전극(26)으로부터, 채널층(18) 내에 형성된 2차원 전자 가스(24)를 통해, 제2 전극(28)에 전류가 흐르도록 배치되어 있다.
제1 전극(26)과 제2 전극(28) 사이에 흐르는 전류는, 제어 전극(30)에 인가되는 전위에 의해 컨트롤할 수 있다.
또한, 버퍼층(16)은 붕소를 포함하고 있고, 버퍼층(16)의 붕소 농도는, 실리콘계 기판(12)측으로부터 동작층(22)측을 향해 서서히 감소하고 있다.
버퍼층(16)은, 상기한 바와 같은 붕소 농도 프로파일을 갖고 있으므로, 버퍼층(16)의 하층에서는 붕소 농도가 높아, 전이 억제 효과가 얻어져, 버퍼층 상에 형성되는 동작층의 피트 발생을 억제할 수 있다.
또한, 버퍼층의 상층에서는 붕소 농도가 낮아, 동작층으로의 불순물의 영향(불순물에 의한 디바이스 특성 열화, 결정성의 열화)을 억제할 수 있다.
다음으로, 본 발명의 반도체 장치의 제조 방법을 설명한다.
우선, 실리콘계 기판(12) 상에 초기층(14)을 형성한다. 구체적으로는, MOVPE(유기 금속 기상 성장)법에 의해, AlN을 포함하는 초기층(14)을 10∼300㎚ 성장시킨다.
다음으로, 초기층(14) 상에 버퍼층(16)을 형성한다. 구체적으로는, MOVPE법에 의해, AlN을 포함하는 제1층(15)과, GaN을 포함하는 제2층(17)을 교대로 성장시킨다. 제1층(15)의 막 두께는, 예를 들어 3∼7㎚이고, 제2층(17)의 막 두께는, 예를 들어 2∼7㎚이다.
다음으로, 버퍼층(16) 상에 동작층(22)을 형성한다. 구체적으로는, 버퍼층(16) 상에, MOVPE법에 의해, GaN을 포함하는 채널층(18), AlGaN을 포함하는 배리어층(20)을 순차 성장시킨다. 채널층(18)의 막 두께는, 예를 들어 1000∼4000㎚이고, 배리어층(20)의 막 두께는, 예를 들어 10∼50㎚이다.
다음으로, 배리어층(20) 상에, 제1 전극(26), 제2 전극(28) 및 제어 전극(30)을 형성한다. 제1 전극(26) 및 제2 전극(28)은, 예를 들어 Ti/Al의 적층막으로 형성할 수 있고, 제어 전극(30)은, 예를 들어 SiO, SiN 등의 금속 산화물로 이루어지는 하층막과, Ni, Au, Mo, Pt 등의 금속으로 이루어지는 상층막의 적층막으로 형성할 수 있다.
버퍼층(16)을 형성하는 공정에 있어서, 버퍼층(16)의 붕소 농도가 실리콘계 기판(12)측으로부터 동작층(22)측을 향해 서서히 감소하도록, 버퍼층(16)에 붕소를 도입하고 있다.
여기서, 이러한 붕소 농도 프로파일로 하기 위해서는, 열확산에 의해 붕소가 도프된 실리콘계 기판(12)으로부터 버퍼층(16)에 붕소를 확산시킴으로써, 버퍼층(16)에 붕소를 도입할 수 있다.
이와 같이, 열확산에 의해 붕소가 고농도로 도프된 실리콘계 기판으로부터 버퍼층에 붕소를 확산시킴으로써, 보다 효율적으로 버퍼층의 붕소 농도를, 상기 실리콘계 기판측으로부터 상기 동작층측을 향해 서서히 감소시킬 수 있다. 이 경우, 사용하는 고농도 도프 실리콘 기판의 붕소 농도로서는, 예를 들어 5×1019atoms/㎤ 이상으로 하는 것이 바람직하다.
또한, 버퍼층(16)을 기상 성장에 의해 형성할 때, 도펀트 가스를 도입함으로써 기상으로부터 붕소를 도핑함으로써, 버퍼층(16)에 붕소를 도입할 수도 있다.
이때, 버퍼층(16)의 기상 성장 중에, 붕소를 포함하는 도펀트 가스의 가스 유량을 감소시켜 가도록 제어함으로써, 버퍼층(16)의 붕소 농도를 실리콘계 기판(12)측으로부터 동작층(22)측을 향해 서서히 감소시킬 수 있다.
이와 같이, 기상 성장 중에 도펀트 가스를 도입함으로써 기상으로부터 붕소를 도핑하여, 버퍼층(16)에 붕소를 도입함으로써, 실리콘계 기판(12)의 붕소 농도를 높게 하지 않아도, 전이 억제 효과가 얻어지는 데 충분한 붕소를 버퍼층(16)에 함유시킬 수 있다.
물론, 열확산과 가스 도프를 모두 행하도록 해도 된다.
실험예
이하, 실험예를 나타내어 본 발명을 보다 구체적으로 설명하지만, 본 발명은 이들에 한정되는 것은 아니다.
(실험예 1)
2mΩ·㎝의 기판 저항률을 갖고, 5×1019atoms/㎤의 붕소 농도를 갖는 실리콘 단결정 기판을 사용하여, 이것에 버퍼층(16), 동작층(22)을 형성하여 도 1에 도시한 바와 같은 반도체 기판을 제작하였다.
또한, 열확산에 의해 붕소가 도프된 실리콘 기판(12)으로부터 버퍼층(16)에 붕소를 확산시킴으로써, 버퍼층(16)에 붕소를 도입하였다.
실험예 1의 반도체 기판에 대해, SIMS 측정에 의해, 반도체 기판의 깊이 방향의 붕소 농도 프로파일을 측정하였다. 측정 결과를 도 2에 나타낸다.
또한, 실험예 1의 반도체 기판에 대해, 동작층(22)의 중앙부의 표면을 현미경 관찰하였다. 표면 관찰 결과를 도 4에 나타낸다. 도 4로부터 알 수 있는 바와 같이 실험예 1의 반도체 기판의 동작층(22) 표면에는 피트(결함)가 보이지 않는다.
또한, 표면 관찰 결과로부터 피트 밀도(개/㎠)를 계산하였다. 그 결과를 표 1에 나타낸다.
(실험예 2)
실험예 1과 마찬가지로 하여, 반도체 기판을 제작하였다. 단, 3∼4mΩ·㎝의 기판 저항률을 갖고, 3×1019atoms/㎤의 붕소 농도를 갖는 실리콘 기판을 사용하였다.
실험예 2의 반도체 기판에 대해, 실험예 1과 마찬가지로 하여, 동작층(22)의 중앙부의 표면을 관찰하였다. 표면 관찰 결과로부터 피트 밀도(개/㎠)를 계산하였다. 그 결과를 표 1에 나타낸다.
(실험예 3)
실험예 1과 마찬가지로 하여, 반도체 기판을 제작하였다. 단, 7∼9mΩ·㎝의 기판 저항률을 갖고, 1×1019atoms/㎤의 붕소 농도를 갖는 실리콘 기판을 사용하였다.
실험예 3의 반도체 기판에 대해, 실험예 1과 마찬가지로 하여, 동작층(22)의 중앙부의 표면을 관찰하였다. 표면 관찰 결과로부터 피트 밀도(개/㎠)를 계산하였다. 그 결과를 표 1에 나타낸다.
(실험예 4)
실험예 1과 마찬가지로 하여, 반도체 기판을 제작하였다. 단, 11∼13mΩ·㎝의 기판 저항률을 갖고, 7.5×1018atoms/㎤의 붕소 농도를 갖는 실리콘 기판을 사용하였다.
실험예 4의 반도체 기판에 대해, 실험예 1과 마찬가지로 하여, 동작층(22)의 중앙부의 표면을 관찰하였다. 표면 관찰 결과로부터 피트 밀도(개/㎠)를 계산하였다. 그 결과를 표 1에 나타낸다.
(실험예 5)
실험예 1과 마찬가지로 하여, 반도체 기판을 제작하였다. 단, 15∼16mΩ·㎝의 기판 저항률을 갖고, 5×1018atoms/㎤의 붕소 농도를 갖는 실리콘 기판을 사용하였다.
실험예 5의 반도체 기판에 대해, 실험예 1과 마찬가지로 하여, SIMS 측정에 의해, 반도체 기판의 깊이 방향의 붕소 농도 프로파일을 측정하였다. 측정 결과를 도 2에 나타낸다.
또한, 실험예 5의 반도체 기판에 대해, 동작층(22)의 중앙부의 표면을 관찰하였다. 표면 관찰 결과를 도 5에 나타낸다. 도 5로부터 알 수 있는 바와 같이 실험예 5의 반도체 기판의 동작층(22) 표면에는 피트(도면 중의 백색점)가 다수 보인다. 또한, 표면 관찰 결과로부터 피트 밀도(개/㎠)를 계산하였다. 그 결과를 표 1에 나타낸다.
Figure pct00001
표 1로부터 알 수 있는 바와 같이, 실리콘 기판의 붕소 농도가 높을(실리콘 기판의 기판 저항률이 낮을)수록, 동작층(22)의 표면의 피트 밀도(즉, 결함 밀도)는 작게 되어 있다.
동작층(22)의 표면의 피트 밀도가 작은 실험예 1은, 도 2로부터 알 수 있는 바와 같이, 동작층(22)의 표면의 피트 밀도가 큰 실험예 5와 비교하여, 버퍼층(16) 중의 붕소 농도가 높음과 함께, 동작층을 향해 서서히 감소하고 있다. 이에 의해, 실험예 1은 버퍼층(16)에 있어서의 전이 억제 효과가 얻어졌으므로, 동작층(22)의 표면의 피트 밀도가 작아진 것이라고 생각된다.
또한, 본 발명은 상기 실시 형태에 한정되는 것은 아니다. 상기 실시 형태는 예시이며, 본 발명의 청구범위에 기재된 기술적 사상과 실질적으로 동일한 구성을 갖고, 마찬가지의 작용 효과를 발휘하는 것은, 어떠한 것이라도 본 발명의 기술적 범위에 포함된다.

Claims (9)

  1. 실리콘계 기판과,
    상기 실리콘계 기판 상에 형성되고, 붕소를 포함하는 질화물계 반도체로 이루어지는 버퍼층과,
    상기 버퍼층 상에 형성된 동작층을 갖고,
    상기 버퍼층의 붕소 농도는, 상기 실리콘계 기판측으로부터 상기 동작층측을 향해 서서히 감소하고 있는 것인 것을 특징으로 하는 반도체 기판.
  2. 제1항에 있어서,
    상기 버퍼층은, AlyGa1 - yN을 포함하는 제1층과, AlxGa1 - xN(0≤x＜y≤1)을 포함하는 제2층이 반복하여 적층된 적층체이며,
    상기 붕소는, 상기 제1층 및 상기 제2층의 양쪽에 포함되어 있는 것을 특징으로 하는 반도체 기판.
  3. 제1항 또는 제2항에 있어서,
    상기 실리콘계 기판의 붕소 농도는, 상기 버퍼층의 상기 실리콘계 기판측의 영역의 붕소 농도보다도 높은 것을 특징으로 하는 반도체 기판.
  4. 제1항 내지 제3항 중 어느 한 항에 기재된 반도체 기판과,
    상기 동작층 상에 형성된 제1 전극과,
    상기 동작층 상에 형성된 제2 전극을 갖고,
    상기 제1 전극 및 상기 제2 전극은, 상기 제1 전극으로부터, 상기 동작층을 통해, 상기 제2 전극으로 전류가 흐르도록 배치되어 있는 것인 것을 특징으로 하는 반도체 장치.
  5. 실리콘계 기판 상에, 질화물계 반도체로 이루어지는 버퍼층을 형성하는 공정과,
    상기 버퍼층 상에, 동작층을 형성하는 공정을 갖는 반도체 장치의 제조 방법으로서,
    상기 버퍼층을 형성하는 공정은,
    상기 버퍼층의 붕소 농도가 상기 실리콘계 기판측으로부터 상기 동작층측을 향해 서서히 감소하도록, 상기 버퍼층에 붕소를 도입하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제5항에 있어서,
    상기 버퍼층에 붕소를 도입하는 단계는, 열확산에 의해 붕소가 도프된 상기 실리콘계 기판으로부터 상기 버퍼층에 붕소를 확산시키는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제5항 또는 제6항에 있어서,
    상기 버퍼층에 붕소를 도입하는 단계는, 상기 버퍼층을 기상 성장에 의해 형성할 때, 도펀트 가스를 도입함으로써 기상으로부터 붕소를 도핑하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제5항 내지 제7항 중 어느 한 항에 있어서,
    상기 버퍼층으로서, AlyGa1 - yN을 포함하는 제1층과 AlxGa1 - xN(0≤x＜y＜1)을 포함하는 제2층이 반복하여 적층된 적층체를 형성하고,
    상기 붕소는, 상기 제1층 및 상기 제2층의 양쪽에 포함시키는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제5항 내지 제8항 중 어느 한 항에 있어서,
    상기 실리콘계 기판의 붕소 농도를, 상기 버퍼층의 상기 실리콘계 기판측의 영역의 붕소 농도보다도 높게 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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