KR20130142415A - 질화갈륨계 반도체 소자 및 제조방법 - Google Patents

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Abstract

본 발명의 일 실시예에 따르면 기판과, 상기 기판상에 마련된 것으로 3C-SiC로 이루어진 핵성장층과, 상기 핵성장층상에 마련된 것으로 4H-SiC 또는 6H-SiC로 이루어진 SiC 삽입층 및 상기 SiC 삽입층상에 마련된 질화갈륨계 반도체층을 포함하는 반도체 소자를 제공할 수 있다.

Description

질화갈륨계 반도체 소자 및 제조방법{GaN-based Semiconductor Device and Method for Manufacturing the same}
본 개시는 반도체 소자에 관한 것으로서, 크랙 발생을 감소시키고 고품질의 결정성을 갖는 반도체 소자 및 제조방법에 관한 것이다.
질화물 반도체는 질소를 포함하는 직접 천이형 화합물 반도체로서 에너지 간격이 1.9eV(InN)에서 6.2eV(AlN)까지 광범위하게 조절할 수 있는 넓은 밴드갭 반도체이기 때문에 자외선, 가시광 영역에서 동작하는 광소자에 응용이 가능한 물질이다. 또한, 질화물 반도체는 기존의 화합물 반도체에 비해 높은 열전도도, 높은 파괴전압, 큰 포화 전자속도를 갖고 고온에서 구조적 안정성이 매우 우수한 장점을 갖고있어 광소자뿐만 아니라 고온, 고출력 전자소자 제조용 소재로도 주목을 받고 있다.
이러한 질화물계 반도체 소자는 반도체 공정에 의하여 기판(wafer) 위에서 형성되는데, 이 기판의 구조가 성장 가능한 반도체의 종류 및 구조를 결정한다. 따라서, 기판은 반도체의 성장을 결정하는 기반이 된다. 질화물계 반도체 소자를 위한 기판으로는 사파이어, 실리콘, 실리콘 카바이드(SiC), Ga2O3 등이 있다.
이러한 기판 상에 질화물계 반도체 소자, 예를 들어, GaN 질화물 반도체 소자를 성장하면, 기판과 GaN의 격자 상수 및 열팽창 계수의 불일치에 의해서 결정 결함(crystal defect)과 기판 휨(wafer bow) 현상이 발생한다. 즉, 고온에서 GaN 질화물 반도체를 성장하고 상온으로 냉각하게 되면, 기판과 GaN의 열팽창 계수 차이로 인해 냉각 중 GaN 층에 열 인장 응력(thermal tensile stress)이 생성되고, 이 열 인장 응력이 임계점(~400MPa)을 넘게 되면 크랙이 발생된다.
본 개시는 질화갈륨계 반도체 소자 내부의 스트레스를 제어하고 고품질의 결정성을 확보하여 궁극적으로는 질화갈륨계 반도체 소자의 특성을 향상시키는 구조 및 방법을 제공한다.
일 유형에 따르는 반도체 소자는 기판; 상기 기판상에 마련된 것으로 3C-SiC로 이루어진 핵성장층; 상기 핵성장층상에 마련된 것으로 4H-SiC 또는 6H-SiC로 이루어진 SiC 삽입층; 및 상기 SiC 삽입층상에 마련된 질화갈륨계 반도체층;을 포함한다.
상기 반도체 소자는, 상기 기판과 상기 질화갈륨계 반도체층 사이에 마련되고 BxAlyInzGa1-x-y-zN(0≤x,y,z≤1, x+y+z≤1)으로 이루어진 질화물 버퍼층;을 더 포함할 수 있으며, 상기 SiC 삽입층은 복수로 형성될 수 있다.
상기 질화물 버퍼층은 복수로 이루어지고, 상기 질화물 버퍼층 사이에 상기 SiC 삽입층이 형성될 수 있다.
또한, 상기 질화물 버퍼층 상에 마련된 질화물 삽입층;을 더 포함하며, 상기 질화물 삽입층은 상기 질화물 버퍼층과 다른 조성으로 구성될 수 있다.
상기 SiC 삽입층의 두께는 상기 질화물 버퍼층의 두께보다 얇게 형성될 수 있다.
상기 기판은 Si, SiC, Al2O3, Ga2O3, GaN 중 어느 하나를 포함할 수 있다.
다른 유형에 따르는 반도체 소자는 3C-SiC로 이루어진 핵성장층; 상기 핵성장층 상에 마련된 것으로 4H-SiC 또는 6H-SiC로 이루어진 적어도 하나의 SiC 삽입층; 상기 SiC 삽입층 상에 마련된 제1질화갈륨계 반도체층; 상기 제1질화물 반도체층 상에 마련된 활성층; 및 상기 활성층 상에 마련된 제2질화갈륨계 반도체층;을 포함한다.
상기 제1질화갈륨계 반도체층은 n형 불순물로 도핑 되며, 상기 제2질화갈륨계 반도체층은 p형 불순물로 도핑 되며, 상기 활성층은 InGaN 기반의 질화물 반도체층을 포함할 수 있다.
상기 반도체 소자는, 상기 핵성장층과 상기 제1질화갈륨계 반도체층 사이에 마련되고 BxAlyInzGa1-x-y-zN(0≤x,y,z≤1, x+y+z≤1)으로 이루어진 적어도 하나의 질화물 버퍼층;을 더 포함할 수 있다.
또 다른 유형에 따르는 반도체 소자는 3C-SiC로 이루어진 핵성장층; 상기 핵성장층 상에 마련된 것으로 4H-SiC 또는 6H-SiC로 이루어진 적어도 하나의 SiC 삽입층; 상기 SiC 삽입층상에 마련되며 질화물계 반도체로 이루어진 채널층; 및 상기 채널층상에 마련되며 질화물계 반도체로 이루어진 장벽층;을 포함한다.
상기 반도체 소자는, 상기 핵성장층과 상기 채널층 사이에 마련되고 BxAlyInzGa1-x-y-zN(0≤x,y,z≤1, x+y+z≤1)으로 이루어진 적어도 하나의 질화물 버퍼층;을 더 포함할 수 있다.
상기 채널층의 밴드갭 에너지는 상기 장벽층의 밴드갭 에너지보다 더 작게 형성될 수 있으며, 상기 채널층은 탄소(C)가 도핑된 GaN을 포함하며, 상기 장벽층은 AlGaN을 포함할 수 있다.
일 유형에 따르는 반도체 소자 제조방법은 기판상에 3C-SiC로 이루어진 핵성장층을 형성하는 단계; 상기 핵성장층 상에 4H-SiC 또는 6H-SiC로 이루어진 적어도 하나의 SiC 삽입층을 형성하는 단계; 및 상기 SiC 삽입층상에 질화갈륨계 반도체층을 형성하는 단계;를 포함한다.
상기 반도체 소자 제조방법은 상기 핵성장층과 상기 질화갈륨계 반도체층 사이에 BxAlyInzGa1-x-y-zN(0≤x,y,z≤1, x+y+z≤1)으로 이루어진 적어도 하나의 질화물 버퍼층을 형성하는 단계;를 더 포함할 수 있다.
상기 핵성장층은 탄소(C)를 포함한 전구체와 규소(Si)를 포함한 전구체 가스를 공급하면서 화학기상성장법으로 형성할 수 있다.
상기 기판은 실리콘 기판이고, 상기 핵성장층은 상기 기판을 고온에서 탄화시키는 방법으로 형성될 수 있다.
상기 기판은 실리콘 기판이고, 상기 핵성장층을 형성하는 단계는 상기 기판을 고온에서 탄화시켜 SiC를 형성하는 단계; 및 상기 기판상에 탄소(C)를 포함한 전구체와 규소(Si)를 포함한 전구체 가스를 공급하면서 화학기상성장법으로 SiC 박막을 증착하는 단계;를 포함할 수 있다.
상술한 반도체 소자는 기판에 질화갈륨계 반도체층을 성장시 3C-SiC 핵성장층과 4H-SiC 또는 6H-SiC 삽입층을 채용하고 있어 반도체 소자 전체의 압축 응력 및 인장 응력을 제어함으로써 원하는 두께로 크랙이 없는(crack-free) 질화갈륨계 반도체층을 성장할 수 있다.
도 1은 일 실시예에 의한 반도체 소자의 개략적인 구성을 보이는 단면도이다.
도 2a는 다른 실시예에 의한 반도체 소자의 개략적인 구성을 보이는 단면도이다.
도 2b는 복수의 SiC 삽입층과 압축 응력과의 관계를 나타낸 그래프이다.
도 3은 또 다른 실시예에 의한 반도체 소자의 개략적인 구성을 보이는 단면도이다.
도 4는 또 다른 실시예에 의한 반도체 소자의 개략적인 구성을 보이는 단면도이다.
도 5는 본 발명의 또 다른 실시예에 의한 반도체 소자로, 반도체 소자가 발광 소자로 동작하는 예를 도시한 것이다.
도 6은 본 발명의 또 다른 실시예에 의한 반도체 소자로, 반도체 소자가 고전자이동도 트랜지스터로 동작하는 예를 도시한 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예의 구성과 작용을 상세히 설명하기로 한다. 이하의 도면들에서 동일한 참조부호는 동일한 구성요소를 지칭하며, 도면상에서 각 구성요소의 크기는 설명의 명료성과 편의상 과장되어 있을 수 있다.
한편, 이하에 설명되는 실시예는 단지 예시적인 것에 불과하며, 이러한 실시예들로부터 다양한 변형이 가능하다. 예를 들면, 한 층이 기판이나 다른 층의 "위", "상부" 또는 "상"에 구비된다고 설명될 때, 그 층은 기판이나 다른 층에 직접 접하면서 위에 존재할 수도 있고, 그 사이에 또 다른 층이 존재할 수도 있다.
도 1은 일 실시예에 의한 반도체 소자의 개략적인 구성을 보이는 단면도이다.
도 1을 참조하면, 반도체 소자(100)는 기판(110), 기판(110)상에 마련된 것으로 3C-SiC로 이루어진 핵성장층(130), 핵성장층(130)상에 마련된 것으로 4H-SiC 또는 6H-SiC로 이루어진 SiC 삽입층(170) 및 SiC 삽입층(170)상에 마련된 질화갈륨계 반도체층(190)을 포함한다. 또한, 반도체 소자(100)는 기판(110)과 상기 질화갈륨계 반도체층(190) 사이에 마련되며, BxAlyInzGa1-x-y-zN(0≤x,y,z≤1, x+y+z≤1)으로 이루어진 적어도 하나의 질화물 버퍼층(150)을 더 포함할 수 있다.
기판(110)은 박막 성장 단계에서 공정상 요구되는 것이며, 실리콘(Si), 실리콘 카바이드(SiC), 사파이어(Al2O3), GaN, Ga2O3 기판 등이 사용될 수 있다. 기판(110)은 불순물이 도핑되어 형성될 수 있다. 기판(110)이 실리콘인 경우 p형 또는 n형 불순물이 도핑되어 형성될 수 있다. p형 불순물은 예를 들어, B, Al, Mg, Ca, Zn, Cd, Hg, 또는 Ga으로 이루어진 그룹, n형 불순물은 예를 들어, As, P 등으로 이루어진 그룹으로부터 선택된 적어도 하나를 포함할 수 있다. 또한, 기판(110)은 대구경을 가질 수 있다. 예를 들어, 기판(110)은 8인치 이상의 직경을 가질 수 있다.
핵성장층(130)은 기판(110)상에 마련되며, SiC로 이루어진다. 핵성장층(130)은 기판(110)과 질화물 버퍼층(150)이 반응하여 생기는 melt-back 현상을 방지한다. melt-back현상은 질화물 버퍼층(150)의 Ga 이 기판과 접촉하여 반응하는 현상을 말하며, melt-back 현상이 발생하게 되면 반도체 소자의 결정성이 무너지게 된다. 또한, 핵성장층(130)은 상부에 성장될 질화물 버퍼층(150) 또는 SiC 삽입층(170)이 잘 웨팅(wetting)될 수 있게 하는 역할을 수행할 수도 있다.
SiC로 이루어진 핵성장층(130)은 증착을 통해서 형성할 수 있다. 탄소(C)를 포함한 C2H2, C2H6, C4H10, TMS, (CH3)Si 등의 전구체와 Si를 포함한 SiH4, Si2H6 등의 전구체 가스를 공급하면서 화학기상성장법(CVD)으로 증착할 수 있다. 또한, 기판(110)이 실리콘(Si)인 경우 실리콘을 탄화(carbonization)시켜서 형성할 수 있다. 실리콘 기판의 탄화는 고온에서 탄소(C)를 포함한 C2H2, C3H8 등의 전구체 가스를 공급하여 이루어질 수 있다.
이와 같은 탄화나 증착은 질화갈륨(GaN)계 반도체를 성장하는 MOCVD 혹은 MOVPE 챔버에 가스 라인을 추가하여 형성하거나, 분리된 챔버에서 형성할 수 있다. 분리된 챔버에서 핵성장층(130)을 형성하는 경우는, 핵성장층(130)의 형성 후 MOCVD 혹은 MOVPE 챔버에 핵성장층(130)이 형성된 기판(110)을 로딩하여 질화갈륨계 반도체 소자를 형성하게 된다.
한편, 기판(110)이 실리콘인 경우에는, 기판의 표면을 탄화시킨 후 그 위에 SiC를 추가적으로 증착하는 방법이 사용될 수 있다. 또한, 실리콘의 결정방향에 따라 기판에 형성 또는 증착되는 SiC 구조는 큐빅 구조인 3C-SiC로 형성될 수 있다.
일반적으로, 핵성장층으로 AlN를 이용하는 경우에는 AlN 층을 100nm 이상으로 충분히 증착시켜야 한다. 그 이유는 박막 구조체 성장 중 AlN 층의 크랙 발생으로 인한 Ga 등의 확산현상 등을 방지하기 위함이다.
SiC로 이루어진 핵성장층(130)이 실리콘 기판(110)상에 형성되면 기판 표면 자체가 탄화되는 것이어서 B, Al, Ga 등과 기판에 의한 melt-back 반응을 일으키지 않는다. 따라서, AlN으로 이루어진 핵성장층 보다 더 적은 두께로 형성될 수 있다. 예를 들면, 핵성장층(130)은 대략 10nm 내지 200nm의 두께, 또는 수 nm의 두께로 형성될 수 있다.
SiC 삽입층(170)은 SiC 삽입층(170) 상부에 형성되는 질화갈륨계 반도체층(190)의 박막의 품질을 확보하기 위해 제시되는 것이다.
일반적으로, 질화물계 반도체 소자(100)는 반도체 공정에 의해서 기판상에서 성장하게 된다. 또한, 고품질의 질화물계 반도체 소자를 얻기 위해 단결정 기판에 단결정 박막을 성장하는 에피텍셜 성장 기법을 이용한다.
이와 같이, 질화물계 반도체 소자를 성장하면, 기판과 반도체층의 격자 상수 및 열팽창 계수의 불일치에 의해서 결정 결함(crystal defect)과 기판 휨(wafer bow) 현상이 발생한다. 즉, 고온에서 질화물 반도체 층을 성장하고 상온으로 냉각하게 되면, 기판과 반도체 층의 열팽창 계수 차이로 인해 냉각 중 반도체 층에 열 인장 응력(thermal tensile stress)이 생성되어 기판이 휘게 되고, 이 열 인장 응력이 임계점(~400MPa)을 넘게 되면 크랙이 발생된다.
이러한 열 인장 응력을 보상하기 위해서 다양한 스트레스 보상층이 기판과 반도체 층 사이에 사용될 수 있다. SiC 삽입층(170)은 스트레스 보상층의 한 형태로, 헥사곤알 구조(hexagonal structure)를 갖는 4H-SiC 또는 6H-SiC로 이루어진다. SiC 삽입층(170)은 탄소(C)를 포함한 CH4, CBr4 등의 전구체(precursor)와 DTBSi, Si2H6 등의 Si를 포함한 전구체 가스를 사용하여 화학적 증착법으로 증착할 수 있으며, in-situ 방법으로 성장할 수 있다. 4H/6H-SiC의 성장시에는 3C-SiC 성장 조건 보다 온도를 높게 하여 헥사곤알 구조가 안정적으로 형성되는 성장 조건을 유지할 수 있다.
한편, 4H/6H-SiC 구조가 3C-SiC 구조에 비해서 결정성 및 박막의 물성이 좋기 때문에, 4H/6H-SiC 구조를 SiC 삽입층(170)으로 하는 것이 질화갈륨계 반도체층(190)의 박막 품질을 위해 바람직하다.
또한, GaN의 격자 상수는 3.189Å 이며, SiC의 격자 상수는 3.073Å, AlN의 격자 상수는 3.112Å가 된다. 따라서, GaN과 SiC의 격자 상수의 차이가 GaN과 AlxG1-xN(0≤x≤1)의 격자 상수의 차이보다 더 크게 되므로, SiC 삽입층(170)은 AlxG1-xN(0≤x≤1)로 이루어진 삽입층보다 SiC 삽입층(170) 상부에 형성된 GaN층에 더 큰 압축 응력을 인가할 수 있다. 즉, SiC 삽입층(170)은 동일한 박막 두께에 대해 더 큰 압축 응력을 인가할 수 있으며, 이는 AlxG1-xN(0≤x≤1)로 이루어진 삽입층을 사용한 경우에 비해 크랙이 발생하지 않는 질화갈륨계 반도체층(190)의 임계 두께를 증가시킬 수 있다. 한편, SiC 삽입층(170)의 두께는 ,예를 들면, 1nm 내지50nm가 될 수 있다.
질화물 버퍼층(150)은 기판상에 질화갈륨계 반도체층(190) 형성시, 고온 성장 후 냉각 중 불가피하게 생성되는 열 인장 응력을 보상하기 위한 다양한 스트레스 보상층 중하나이다.
질화물 버퍼층(150)은 핵성장층(130)상에 마련된 것으로, BxAlyInzGa1-x-y-zN (0≤x,y,z≤1, 0≤x+y+z≤1)으로 이루어진다. 핵성장층(130)은 BxAlyInzGa1-x-y-zN (0≤x,y,z≤1, 0≤x+y+z≤1)의 어느 한 조성으로 구성된 단일층, 조성이 점진적으로 변화하여 형성되는 조성 복합층, 조성별로 두께가 변화하여 형성되는 두께 복합층, 서로 다른 조성의 몇 개의 층이 반복되어 구성되는 초격자층, 또는 이들의 조합으로 이루어질 수 있다. 질화물 버퍼층(150)은 질화물 버퍼층(150)의 상부 및 하부에 형성되는 박막과의 격자 상수 값을 줄여, 격자 상수 차이로 인해 발생하는 전위밀도를 줄일 수 있다. 즉, 질화물 버퍼층(150)은 반도체 소자(100) 전체의 스트레스 및 결함을 감소시키는 역할을 한다.
일반적으로 질화물 버퍼층(150)의 두께가 증가함에 따라 전체 반도체 소자에 인가되는 압축 응력이 증가하게 되고, 어느 정도 두께가 되면 압축 응력은 증가되지 않고 포화상태에 이르게 된다.
그러나, 본 개시에 의한 SiC 삽입층(170)에 의해서 추가적인 압축 응력을 인가할 수 있게 되어 반도체 소자 전체의 스트레스를 제어할 수 있다.
질화갈륨계 반도체층(190)은 상술한 SiC 삽입층(170) 위에 마련된다. 질화갈륨계 반도체층(190)은 질화갈륨(GaN)에 바탕을 둔 반도체층으로서, 질화갈륨(GaN), 질화알루미늄 갈륨(AlGaN), 인듐 질화갈륨(InGaN), 질화 알루미늄 인듐 갈륨(AlInGaN), 그 밖의 질화갈륨의 합금을 포함하는 반도체층을 의미한다.
상술한 구조의 반도체 소자(100)는 핵성장층(130)과 SiC 삽입층(170)을 사용하여 AlN에 의한 핵성장층 및 삽입층 보다 더 얇은 두께로 더 큰 압축응력을 인가할 수 있다. 큰 압축응력의 인가로 반도체 소자 전체의 스트레스를 제어할 수 있어, 그 위에 성장되는 질화갈륨계 반도체층(190)의 박막 두께를 두껍게 할 수 있게 되며, 결과적으로 질화갈륨계 반도체층(190)의 결함 밀도가 감소 된다.
도 2a는 다른 실시예에 의한 반도체 소자(200)의 개략적인 구성을 보이는 단면도이다.
도 2a의 반도체 소자(200)는 SiC 삽입층(271)(272)이 복수로 형성되어 있다는 점에서 도 1의 반도체 소자(100)와 차이가 있다. 즉, 도 2의 반도체 소자(200)는 핵성장층(130)상에 제 1 질화물 버퍼층(251), 제 1 SiC 삽입층(271), 제 2 질화물 버퍼층(252) 및 제 2 SiC 삽입층(272)이 순차적으로 배치되어 있다.
이와 같은 구조는 도 1의 반도체 소자(100)에 비해 더 큰 압축 응력을 인가할 수 있는 구조이다. 제 1 질화물 버퍼층(251)에 의해 인가할 수 있는 압축 응력이 포화되면, 제 1 SiC 삽입층(271) 및 제 2 질화물 버퍼층(252)를 추가하여 더 큰 압축 응력을 인가할 수 있다. 제 1 SiC 삽입층(271)은 제 1 질화물 버퍼층(251)과 제 2 질화물 버퍼층(252)의 스트레스가 커플링되는 것을 끊어주는 역할을 한다. 즉, 제 1 SiC 삽입층(271)에 의해 제 1 질화물 버퍼층(251)에 의해 포화된 압축 응력보다 더 큰 압축 응력을 반도체 소자(200)에 인가할 수 있게 되고, 더불어 제 2 질화물 버퍼층(252)에 의한 압축 응력을 추가로 가할 수 있게 된다.
도 2b는 복수의 SiC 삽입층과 압축 응력과의 관계를 나타낸 그래프이다.
도 2b를 참조하면, 제 1 질화물 버퍼층(251)의 두께가 커질수록 압축 응력은 증가하다가 어느 정도 두께에 이르면 포화되는 것을 알 수 있다. 이 때, SiC 삽입층의 추가로 인해 압축 응력이 약간 감소하다가 다시 증가하게 된다. 그리고 제 2 질화물 버퍼층(252)을 추가함으로써 압축 응력이 더 증가하게 된다.
도 2a에 나타낸 반도체 소자(200)는 설명의 편의를 위해서 질화물 버퍼층 및 SiC 삽입층이 각각 두 개 층으로 형성된 것을 나타낸 것으로 다양한 실시예 중에 하나에 불과하다. 다른 실시 예에 의하면, 압축 응력을 더 인가하기 위해서 질화물 버퍼층 및 삽입층을 번갈아서 각각 세 개, 네 개 층 등 복수로 형성하는 것이 가능할 것이다.
도 3은 또 다른 실시예에 의한 반도체 소자(300)의 개략적인 구성을 보이는 단면도이다. 반도체 소자(300)은 도 2의 반도체 소자(200)와 마찬가지로 복수의 질화물 버퍼층(351)(352)을 포함하고 있으며, 그 사이에 SiC 삽입층(371)을 구비하고 있다. 다만, 제 2 질화물 버퍼층(352)과 질화갈륨계 반도체층(190) 사이에 SiC 삽입층 대신에 질화물 삽입층(372)을 사용한 점에서만 차이가 있다. 질화물 삽입층(372)은 BxAlyInzGa1-x-y-zN (0≤x,y,z≤1, x+y+z≤1)로 구성될 수 있다. 이 경우, 질화물 삽입층(372)는 제 2 질화물 버퍼층(352)와 조성이 다르게 형성될 수 있다.
도 4는 또 다른 실시예에 의한 반도체 소자(400)의 개략적인 구성을 보이는 단면도이다. 도 4의 반도체 소자(400)은 도 2의 반도체 소자(200)에 비해서 제 1 질화물 버퍼층(451)과 제 2 질화물 버퍼층(452) 사이에 SiC 삽입층 대신 질화물 삽입층(472)을 사용한 점에서만 차이가 있다. 질화물 삽입층(472)은 BxAlyInzGa1-x-y-zN (0≤x,y,z≤1, x+y+z≤1)로 구성될 수 있다. 이 경우, 질화물 삽입층(472)는 제 2 질화물 버퍼층(452)와 조성이 다르게 형성될 수 있다.
질화물 삽입층(372)(472)도 SiC 삽입층과 마찬가지로 질화물 삽입층(372)(472)의 상부와 하부에 있는 박막 간의 스트레스를 끊어주는 역할을 한다.
도 5는 본 발명의 또 다른 실시예에 의한 반도체 소자로, 반도체 소자가 발광 소자로 동작하는 예를 도시한 것이다. 도 5에 도시된 반도체 소자(500)는 기판(110)과, 기판(110)에 마련된 핵성장층(130)과, 핵성장층(130) 상에 마련된 적어도 하나의 SiC 삽입층(170) 및 SiC 삽입층(170)상에 마련된 활성층(592)을 포함하는 질화갈륨계 반도체층(590)을 포함할 수 있다.
SiC 삽입층(170)상에 마련된 질화갈륨계 반도체층(590)은 제1질화갈륨계 반도체층(591)과 제2질화갈륨계 반도체층(593)이 구비될 수 있다. 그리고, 제1질화갈륨계 반도체층(591)과 제2질화갈륨계 반도체층(593) 사이에 활성층(592)이 구비될 수 있다.
제1질화갈륨계 반도체층(591)은 제1형으로 도핑될 수 있으며, 예를 들어 n형으로 도핑될 수 있으며, n형 불순물로는 Si, Ge, Se, Te, C 중 어느 하나가 사용될 수 있다. 또한, 제2질화갈륨계 반도체층(593)은 제2형으로 도핑될 수 있으며, 예를 들어 p형으로 도핑될 수 있다. 예를 들어, Ga을 함유하는 질화물로 형성될 수 있으며, 불순물 타입은 질화갈륨계 반도체층(190)의 불순물 타입과 다르게 형성된다. 예를 들어, p-GaN으로 형성될 수 있으며, p형 불순물로는 Mg, Be, Zn, Sc 등 중 어느 하나가 사용될 수 있다. 다른 실시예로, 제1질화갈륨계 반도체층(591)이 p형으로 도핑되고, 제2질화갈륨계 반도체층(593)이 n형으로 도핑되어 형성될 수도 있다.
활성층(592)은 전자-정공 재결합에 의해 빛을 발광하는 층으로, 예를 들어, InGaN 기반의 질화물 반도체층으로 이루어지며, 밴드갭 에너지를 제어함으로써 그 발광 파장 대역이 조절된다. 예를 들어, 활성층(592)은 InGaN 기반의 양자우물구조로서, 양자우물층과 장벽층이 InGaN/GaN, InGaN/InGaN, InGaN/AlGaN 또는 InGaN/InAlGaN의 한 쌍으로 구성된 단일양자우물(single quantum well) 구조 또는 다중양자우물(multi quantum well)구조로 이루어질 수 있으며, InGaN층에서의 In 몰분율을 조절하여 발광색을 조절할 수 있다.
도시된 반도체 소자(500)는 PN 접합에 의한 발광 구조를 포함하는 기본적인 형태로, 보다 구체적으로는 활성층(592)에서 전자, 정공이 결합하여 발광이 일어나도록 제1질화갈륨계 반도체층(591)과 제2질화갈륨계 반도체층(593) 각각에 전압을 인가하는 전극 구조가 더 구비되게 된다. 또한, 기판(110)은 전극 구조나 발광 방향등을 정함에 있어 필요에 따라 제거될 수 있다.
도 6은 본 발명의 또 다른 실시예에 의한 반도체 소자로, 반도체 소자가 고전자이동도 트랜지스터(HEMT : high-electron-mobility-transistor)로 동작하는 예를 도시한 것이다. 도 6에 도시된 반도체 소자(600)는 기판(110)과, 기판(110)에 마련된 핵성장층(130)과, 핵성장층(130) 상에 마련된 적어도 하나의 SiC 삽입층(170) 및 SiC 삽입층(170)상에 마련된 장벽층(692)을 포함하는 질화갈륨계 반도체층(690)을 포함할 수 있다.
질화갈륨계 반도체층(690)은 채널층(691)과 채널층 상에 마련된 장벽층(692)를 포함할 수 있다. 채널층(691)은 GaN, InGaN, AlInGaN 등의 질화물계 반도체로 이루어진다. 채널층(691)은 도핑되지 않을 수 있으며, 탄소(C)가 도핑된 GaN이 될 수도 있다. 채널층(691)은 약 1um 이상의 두께로 성장될 수 있다. 채널층은 초격자 또는 GaN, AlGaN 또는 이와 유사한 물질들을 조합하여 형성하는 다층 구조물일 수도 있다.
장벽층(692)은 채널층(691)상에 마련되며, 채널층(691)의 밴드갭 에너지는 장벽층(692)의 밴드갭 에너지보다 더 작을 수 있고, 채널층(691)은 장벽층(692)보다 더 큰 전자친화도를 가질 수 있다. 이 경우, 채널층(691)과 장벽층(692)는 헤테로 접합을 이루며, 채널층(691) 상부에는 2차원 전자 기체(2 dimensional electron gas)가 형성될 수 있다.
도시된 반도체 소자(600)는 장벽층(692) 상에 게이트콘텍(693) 및 오믹콘텍(694)(695)이 마련된다. 게이트콘텍(693)은 장벽층(692)의 조성에 따라 달라질 수 있으나, Ni, Pt, Cu, Pd, Cr 등 질화물계 반도체 물질과 쇼트키 콘택을 만들 수 있는 일반적인 물질들이 사용될 수 있다. 또한, 오믹콘텍(694)(695)은 소오스, 드레인 전극으로 사용되며, 다양한 금속으로 이루어질 수 있다.
상술한 반도체 소자(100, 200, 300, 400, 500, 600)를 구성하는 각 반도체 박막층들은 일반적으로 Ⅲ-Ⅴ족 화합물 반도체 성장방법으로 알려진 다양한 방법을 사용할 수 있다. 예를 들어, 금속 유기 화학 증착법(metal organic chemical vapor deposition;MOCVD), 혼성 기상 결정 성장법(hydride vapor phase epitaxy;HVPE), 분자선 결정 성장법(molecular beam epitaxy;MBE), 유기 금속 기상 결정 성장법(metal organic vapor phase epitaxy;MOVPE), HCVD 법(halide chemical vapour deposition) 등이 사용될 수 있다.
이상 설명한 반도체 소자(100, 200, 300, 400, 500, 600)는 SiC 핵성장층 및/또는 SiC 삽입층이 형성되는 구조 상에 GaN 기판 반도체 층을 형성함으로써 박막 품질이 개선됨을 설명하는 예로서 제시된 것이며, 구체적인 구조는 다양하게 변형될 수 있다. 예를 들어, 기판(110)의 제거 여부나 각 박막층들의 구체적인 형상은 전극 구조 형성등의 필요에 따라 정해질 수 있으며, 각 박막층들은 도시된 단층 형상뿐 아니라 다층구조로 형성되는 것도 가능하다.
본 발명의 실시예에 따른 반도체 소자(100, 200, 300, 400, 500, 600)는 기판(110)에 질화갈륨계 반도체층(190)을 성장시 인장 응력을 감소시킴으로써 원하는 두께로 질화갈륨계 반도체층(190)을 성장할 수 있다. 본 발명의 실시예에 따른 반도체 소자(100)는 상술한 발광 소자(Light emitting diode) 및 전계 효과 트랜지스터(Field Effect Transistor) 외에도 고주파 소자, 쇼트키 다이오드, 레이저 다이오드 또는 파워 디바이스(power device), 센서 등에 적용될 수 있다.
지금까지, 본 발명의 이해를 돕기 위하여 반도체 소자(100)에 대한 예시적인 실시예가 설명되고 첨부된 도면에 도시되었다. 그러나, 이러한 실시예는 단지 본 발명을 예시하기 위한 것이고 이를 제한하지 않는다는 점이 이해되어야 할 것이다. 그리고 본 발명은 도시되고 설명된 설명에 국한되지 않는다는 점이 이해되어야 할 것이다. 이는 다양한 다른 변형이 본 기술분야에서 통상의 지식을 가진 자에게 일어날 수 있기 때문이다.
100, 200, 300, 400, 500, 600: 반도체 소자
110: 기판 130: 핵성장층
150: 버퍼층 170, 371, 471: SiC 삽입층
190, 590, 690: 질화갈륨계 반도체층
251, 351: 제 1 질화물 버퍼층 252, 352: 제 2 질화물 버퍼층
271: 제 1 SiC 삽입층 272: 제 2 SiC 삽입층
372, 472: 질화물 삽입층
591: 제 1 질화갈륨계 반도체층 592: 활성층
593: 제 2 질화갈륨계 반도체층
691: 채널층 692: 장벽층
693: 게이트콘텍 694, 695: 오믹콘텍

Claims (19)

  1. 기판;
    상기 기판 상에 마련된 것으로 3C-SiC로 이루어진 핵성장층;
    상기 핵성장층 상에 마련된 것으로 4H-SiC 또는 6H-SiC로 이루어진 SiC 삽입층; 및
    상기 SiC 삽입층 상에 마련된 질화갈륨계 반도체층;을 포함하는 반도체 소자.
  2. 제1항에 있어서,
    상기 기판과 상기 질화갈륨계 반도체층 사이에 마련되며, BxAlyInzGa1-x-y-zN(0≤x,y,z≤1, x+y+z≤1)으로 이루어진 질화물 버퍼층;을 더 포함하는 반도체 소자.
  3. 제2항에 있어서,
    상기 SiC 삽입층이 복수로 형성된 반도체 소자.
  4. 제2항에 있어서,
    상기 질화물 버퍼층은 복수로 이루어지고, 상기 질화물 버퍼층 사이에 상기 SiC 삽입층이 형성되는 반도체 소자.
  5. 제2항에 있어서,
    상기 질화물 버퍼층 상에 마련된 질화물 삽입층;을 더 포함하며, 상기 질화물 삽입층은 상기 질화물 버퍼층과 다른 조성으로 구성되는 반도체 소자.
  6. 제2항에 있어서,
    상기 SiC 삽입층의 두께는 상기 질화물 버퍼층의 두께보다 얇은 반도체 소자.
  7. 제1항 또는 제2항에 있어서,
    상기 기판은 Si, SiC, Al2O3, Ga2O3, GaN 중 어느 하나를 포함하는 반도체 소자.
  8. 3C-SiC로 이루어진 핵성장층;
    상기 핵성장층 상에 마련된 것으로 4H-SiC 또는 6H-SiC로 이루어진 적어도 하나의 SiC 삽입층;
    상기 SiC 삽입층 상에 마련된 제1질화갈륨계 반도체층;
    상기 제1질화물 반도체층 상에 마련된 활성층; 및
    상기 활성층 상에 마련된 제2질화갈륨계 반도체층;을 포함하는 반도체 소자.
  9. 제8항에 있어서,
    상기 제1질화갈륨계 반도체층은 n형 불순물로 도핑 되며,
    상기 제2질화갈륨계 반도체층은 p형 불순물로 도핑 되며,
    상기 활성층은 InGaN 기반의 질화물 반도체층을 포함하는 반도체 소자.
  10. 제8항에 있어서,
    상기 핵성장층과 상기 제1질화갈륨계 반도체층 사이에 마련되며, BxAlyInzGa1-x-y-zN(0≤x,y,z≤1, x+y+z≤1)으로 이루어진 적어도 하나의 질화물 버퍼층;을 더 포함하는 반도체 소자.
  11. 3C-SiC로 이루어진 핵성장층;
    상기 핵성장층 상에 마련된 것으로 4H-SiC 또는 6H-SiC로 이루어진 적어도 하나의 SiC 삽입층;
    상기 SiC 삽입층 상에 마련되며 질화물계 반도체로 이루어진 채널층; 및
    상기 채널층 상에 마련되며 질화물계 반도체로 이루어진 장벽층;을 포함하는 반도체 소자.
  12. 제11항에 있어서,
    상기 핵성장층과 상기 채널층 사이에 마련되며, BxAlyInzGa1-x-y-zN(0≤x,y,z≤1, x+y+z≤1)으로 이루어진 적어도 하나의 질화물 버퍼층;을 더 포함하는 반도체 소자.
  13. 제11항에 있어서,
    상기 채널층의 밴드갭 에너지는 상기 장벽층의 밴드갭 에너지보다 더 작게 형성되는 반도체 소자.
  14. 제11항에 있어서,
    상기 채널층은 탄소(C)가 도핑된 GaN을 포함하며, 상기 장벽층은 AlGaN을 포함하는 반도체 소자.
  15. 기판상에 3C-SiC로 이루어진 핵성장층을 형성하는 단계;
    상기 핵성장층 상에 4H-SiC 또는 6H-SiC로 이루어진 적어도 하나의 SiC 삽입층을 형성하는 단계; 및
    상기 SiC 삽입층 상에 질화갈륨계 반도체층을 형성하는 단계;를 포함하는 반도체 소자 제조방법.
  16. 제15항에 있어서,
    상기 핵성장층과 상기 질화갈륨계 반도체층 사이에 BxAlyInzGa1-x-y-zN(0≤x,y,z≤1, x+y+z≤1)으로 이루어진 적어도 하나의 질화물 버퍼층을 형성하는 단계;를 더 포함하는 반도체 소자 제조방법.
  17. 제15항에 있어서,
    상기 핵성장층은 탄소(C)를 포함한 전구체와 규소(Si)를 포함한 전구체 가스를 공급하면서 화학기상성장법으로 형성하는 반도체 소자 제조방법.
  18. 제15항에 있어서,
    상기 기판은 실리콘 기판이고,
    상기 핵성장층은 상기 기판을 고온에서 탄화시키는 방법으로 형성되는 반도체 소자 제조방법.
  19. 제15항에 있어서,
    상기 기판은 실리콘 기판이고,
    상기 핵성장층을 형성하는 단계는
    상기 기판을 고온에서 탄화시켜 SiC를 형성하는 단계; 및
    상기 기판상에 탄소(C)를 포함한 전구체와 규소(Si)를 포함한 전구체 가스를 공급하면서 화학기상성장법으로 SiC 박막을 증착하는 단계;를 포함하는 반도체 소자 제조방법.
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