KR20140113429A - 반도체 장치 및 그 제조 방법 - Google Patents

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KR20140113429A
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electrode
sintered
lead
layer
chip mounting
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료이찌 가지와라
다꾸야 나까조
가쯔오 아라이
유이찌 야또
히로이 오까
히로시 호조지
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르네사스 일렉트로닉스 가부시키가이샤
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    • H01L2224/30104—Disposition relative to the bonding areas, e.g. bond pads, of the semiconductor or solid-state body
    • H01L2224/3011—Disposition relative to the bonding areas, e.g. bond pads, of the semiconductor or solid-state body the layer connectors being bonded to at least one common bonding area
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    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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    • H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H01L2224/48472—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area also being a wedge bond, i.e. wedge-to-wedge
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48699—Principal constituent of the connecting portion of the wire connector being Aluminium (Al)
    • H01L2224/487—Principal constituent of the connecting portion of the wire connector being Aluminium (Al) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48717—Principal constituent of the connecting portion of the wire connector being Aluminium (Al) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950 °C
    • H01L2224/48724—Aluminium (Al) as principal constituent
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48699—Principal constituent of the connecting portion of the wire connector being Aluminium (Al)
    • H01L2224/487—Principal constituent of the connecting portion of the wire connector being Aluminium (Al) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48738—Principal constituent of the connecting portion of the wire connector being Aluminium (Al) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/48817—Principal constituent of the connecting portion of the wire connector being Copper (Cu) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950 °C
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    • H01L2224/83909—Post-treatment of the layer connector or bonding area
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85909—Post-treatment of the connector or wire bonding area
    • H01L2224/85951—Forming additional members, e.g. for reinforcing
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    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
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    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
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Abstract

본 발명은 반도체 장치의 신뢰성을 향상시키기 위한 것으로, 다이 패드(6)와, 다이 패드(6)에 탑재된 SiC칩(1)과, 다이 패드(6)와 SiC칩(1)을 접합하는 다공질의 제1 소결 Ag층(16)과, 제1 소결 Ag층(16)의 표면을 덮고, 또한 필렛 형상으로 형성된 보강 수지부(17)를 갖고 있다. 또한 SiC칩(1)의 소스 전극(2)과 전기적으로 접속하는 소스 리드(9)와, 게이트 전극(3)과 전기적으로 접속하는 게이트 리드와, 드레인 전극(4)과 전기적으로 접속하는 드레인 리드와, SiC칩(1), 제1 소결 Ag층(16) 및 다이 패드(6)의 일부를 덮는 밀봉체(14)를 갖고 있으며, 보강 수지부(17)는 SiC칩(1)의 측면(1c)의 일부를 덮고 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 장치 및 그 제조 기술에 관한 것으로, 예를 들어 다이 본드재로서 소결 Ag층을 형성하는 반도체 장치에 적용하여 유효한 기술에 관한 것이다.
일본 특허 공개 제2009-94341호 공보(특허문헌 1)에는, 반도체 장치의 다이 본딩부를, 최대 입경 15㎛ 내지 200㎛ 정도의 양호 도전성 Cu 금속 분말과 Ag의 접착층으로 금속적으로 접합하고, 또한 접속층에 미세한 공공(空孔)을 균등하게 분산시킨 구조로 하는 기재가 개시되어 있다.
또한, 일본 특허 공개 제2010-171271호 공보(특허문헌 2)에는, Si칩과 리드 프레임을, 3차원의 망상 구조를 갖는 Ag를 결합재로 한 다공성의 고도전성 금속의 접착 층을 개재하여 금속 결합에 의해 접합하고, 고분자 수지와 접하는 반도체 조립체의 표면에 Zn이나 Al의 산화물을 포함하는 피막을 형성한 구조가 기재되어 있다.
또한, 일본 특허 공개 제2011-249257호 공보(특허문헌 3)에는, 소결 Ag 페이스트 중에, 분위기에 관계없이 열분해하기 쉬운 유기 은 착체 용액을 첨가한 소결은 페이스트 재료와 이 재료를 사용한 반도체 칩 접합 방법이 기재되어 있다.
일본 특허 공개 제2009-94341호 공보 일본 특허 공개 제2010-171271호 공보 일본 특허 공개 제2011-249257호 공보
한정된 자원·에너지를 효율적으로 활용하기 위하여 전자 장치(반도체 장치)의 저소비 전력화가 요구되고, 파워 디바이스로서 Si(실리콘)보다 저손실의 탄화규소(SiC)나 질화갈륨(GaN) 등의 와이드 갭 반도체의 개발이 진행되고 있다. 그중에서 특히 SiC 디바이스(SiC칩)는, 냉각 시스템의 간소화를 목적으로 고온 영역에서의 사용이 검토되고 있고, 디바이스를 탑재하는 패키지에는 고온 동작 시의 높은 신뢰성이 요구되고 있다.
그러나, 현 상황에서는, SiC 디바이스의 고온(200 내지 250℃) 동작을 장기에 걸쳐서 보증할 수 있는 실장 기술은 확립되어 있지 않은 것이 실상이다. 종래의 Si 디바이스(Si칩)를 탑재한 패키지의 고온 사양의 실장 형태는, 리드 프레임에 그 표면에 Ni 도금이 실시된 구리 프레임을 사용하고, Si칩의 이면 전극과 리드 프레임의 칩 탑재부가 납 첨가 고온 땜납으로 접합되어 있다.
또한, Si칩의 표면(주면)의 소스 전극 및 게이트 전극과 각 리드 단자간을 알루미늄(Al) 와이어를 사용한 초음파 본딩으로 결선하고, Si칩과 알루미늄 와이어와 다이 본드부를 덮고, 또한 리드 프레임의 다이 패드와 리드 단자의 일부를 노출시킨 상태에서 저열팽창 필러를 포함하는 밀봉 수지로 트랜스퍼 몰딩하여 실장하고 있다.
또한, 다이 본드 구조에 대해서는, 상기 특허문헌 1, 2 및 3에 개시되어 있는 바와 같이, 접합재(다이 본드재)로서 다공성의(다공질의) 소결 Ag로 접합층을 형성한 구조가 알려져 있다. 상기 특허문헌 1 및 2에서는, 반도체 칩의 이면 전극 및 다이 패드의 칩 탑재면을 귀금속으로 구성하고, 접합층을, 미세한 공극을 5 내지 70vol％의 비율로 균일 분산한 Ag의 네트워크 구조를 포함하는 다공성의 소결 Ag층으로 하고, 더 미세한 공공(다공성) 부분에 열경화성의 수지를 충전한 접합 구조로 하고 있다.
여기서, 반도체를 조립하는 금속 부재(예를 들어, 리드 프레임 등)는, 그 대부분이 전기와 열을 효율적으로 전달하는 구리(Cu)로 형성되어 있고, 내열성이 요구되는 패키지의 경우, 다양한 접합면에는 일반적으로 Ni 도금막이 형성되어 있다.
수지 밀봉형 패키지(반도체 장치)에서는, 이 Ni 도금이 실시된 다이 패드 상에 접합층 두께 20 내지 100㎛의 납 땜납에 의해 반도체 칩이 다이 본드되고, 그 주위가 에폭시 밀봉 수지로 덮인 구조로 되어 있다.
이러한 구조의 반도체 장치에서는, 반도체 칩으로서, 와이드 갭 반도체 칩을 채용하여, 동작 온도를 200℃ 이상으로 높게 한 경우, 리드 프레임과 밀봉 수지간의 박리에 의해 반도체 칩과 다이 패드간의 부드러운 납 땜납의 접합부에 큰 열 왜곡이 가해져, 짧은 반복되는 온도 사이클에서 접합부에 관통 균열이 발생하고, 조기에 전기적인 특성 불량에 이르는 경우가 있다.
또한, 상기 납 땜납의 대체 기술로서, 상기 특허문헌 1, 2 및 3에 개시되어 있는 바와 같은 소결 Ag층으로 접합하는 구조를 채용했다고 해도, 소결 Ag의 접합층의 두께가 얇은 경우에는 반도체 칩과 다이 패드간의 열팽창차에 의해 소결 Ag의 접합부에 큰 열 왜곡이 가해져서 단기간에 관통 균열이 발생해 버린다는 문제가 발생한다.
그리고, 이 관통 균열의 문제를 피하기 위하여 소결 Ag의 접합층의 두께를 두껍게 하는 것을 생각할 수 있지만, 접합층을 두껍게 하기 위해서는, 사용하는 소결 Ag 페이스트의 점도를 높게 할 필요가 있다. 그 때, 칩 탑재시에 칩 밑에서부터 압출된 소결 Ag 페이스트에 의해 형성되는 필렛(fillet)의 표면이 요철 형상으로 되고, 밀봉 수지의 박리 후에 다이 패드에 가까운 필렛의 선단의 근방부에 응력 집중이 발생하여 균열 발생의 기점이 되기 쉽고, 접합층을 두껍게 한 경우에도 온도 사이클 수명이 짧은 반도체 장치가 발생해버린다는 과제가 발생한다.
그 결과, 반도체 장치의 신뢰성이 저하하게 된다.
본원에 있어서 개시되는 실시 형태의 목적은, 반도체 장치의 신뢰성을 향상시킬 수 있는 기술을 제공하는 데 있다.
그 밖의 과제와 신규의 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명확하게 될 것이다.
일 실시 형태의 반도체 장치는, 칩 탑재부와, 칩 탑재부에 탑재된 와이드 갭 반도체 칩과, 칩 탑재부와 와이드 갭 반도체 칩을 접합하는 다공질의 제1 소결 Ag층과, 제1 소결 Ag층의 표면을 덮고, 또한 필렛 형상으로 형성된 제1 수지부를 갖고, 상기 제1 수지부는, 와이드 갭 반도체 칩의 측면의 일부를 덮고 있는 것이다.
일 실시 형태에 의하면, 반도체 장치의 신뢰성을 향상시킬 수 있다.
도 1은 실시 형태 1의 반도체 장치의 구조의 일례를 수지부를 투과하여 도시하는 평면도.
도 2는 도 1에 도시하는 A-A선을 따라서 절단한 구조를 도시하는 단면도.
도 3은 도 1에 도시하는 반도체 장치의 소결 Ag층 형성 시의 소결 Ag층의 표면의 구조의 일례를 도시하는 부분 모식도.
도 4는 도 1에 도시하는 반도체 장치의 제1 수지부 형성 시의 접합층의 구조의 일례를 도시하는 부분 단면도.
도 5는 도 1에 도시하는 반도체 장치의 접합층의 필렛 형상을 도시하는 부분 단면도.
도 6은 도 1에 도시하는 반도체 장치의 접합층에 수지를 함침시킨 경우의 효과를 도시하는 도면.
도 7은 도 1에 도시하는 반도체 장치의 조립 수순의 일례를 도시하는 흐름도.
도 8은 실시 형태 1의 제1 변형예의 반도체 장치의 구조를 수지부를 투과하여 도시하는 평면도.
도 9는 도 8에 도시하는 A-A선을 따라서 절단한 구조를 도시하는 단면도.
도 10은 도 8에 도시하는 반도체 장치의 조립 수순의 일례를 도시하는 흐름도.
도 11은 실시 형태 1의 제2 변형예의 반도체 장치의 구조를 도시하는 단면도.
도 12는 도 11에 도시하는 반도체 장치의 조립 수순의 일례를 도시하는 흐름도.
도 13은 실시 형태 1의 제3 변형예의 반도체 장치의 구조를 도시하는 단면도.
도 14는 도 13에 도시하는 반도체 장치의 조립 수순의 일례를 도시하는 흐름도.
도 15는 실시 형태 2의 반도체 장치의 구조의 일례를 수지부를 투과하여 도시하는 평면도.
도 16은 도 15에 도시하는 A-A선을 따라서 절단한 구조를 도시하는 단면도.
도 17은 도 15에 도시하는 반도체 장치의 반도체 칩의 제1 전극의 와이어 접합부의 구조의 일례를 도시하는 부분 평면도.
도 18은 도 17에 도시하는 A-A선을 따라서 절단한 구조를 도시하는 부분 단면도.
도 19는 도 15에 도시하는 반도체 장치의 조립 수순의 일례를 도시하는 흐름도.
도 20은 실시 형태 2의 변형예의 반도체 장치의 구조를 수지부를 투과하여 도시하는 평면도.
도 21은 도 20에 도시하는 A-A선을 따라서 절단한 구조를 도시하는 단면도.
이하의 실시 형태에서는 특별히 필요할 때 이외에는 동일 또는 마찬가지의 부분의 설명을 원칙적으로 반복하지 않는다.
또한, 이하의 실시 형태에서는 편의상 그 필요가 있을 때에는, 복수의 섹션 또는 실시 형태로 분할하여 설명하지만, 특별히 명시한 경우를 제외하고, 그들은 서로 무관계인 것이 아니고, 한쪽은 다른 쪽의 일부 또는 전부의 변형예, 상세, 보충 설명 등의 관계에 있다.
또한, 이하의 실시 형태에 있어서, 요소의 수 등(개수, 수치, 양, 범위 등을 포함함)으로 언급하는 경우, 특별히 명시한 경우 및 원리적으로 명백하게 특정한 수에 한정되는 경우 등을 제외하고, 그 특정한 수에 한정되는 것이 아니라, 특정한 수 이상이어도 이하이어도 되는 것으로 한다.
또한, 이하의 실시 형태에 있어서, 그 구성 요소(요소 스텝 등도 포함함)는, 특별히 명시한 경우 및 원리적으로 명백하게 필수적이라고 생각되는 경우 등을 제외하고, 반드시 필수적인 것이 아닌 것은 물론이다.
또한, 이하의 실시 형태에 있어서, 구성 요소 등에 대해, 「A를 포함한다」, 「A를 갖는다」라고 할 때는, 특별히 그 요소만이라는 취지를 명시한 경우 등을 제외하고, 그 이외의 요소를 배제하는 것이 아닌 것은 물론이다. 마찬가지로, 이하의 실시 형태에 있어서, 구성 요소 등의 형상, 위치 관계 등으로 언급할 때는, 특별히 명시한 경우 및 원리적으로 명백하게 그렇지 않다고 생각되는 경우 등을 제외하고, 실질적으로 그 형상 등에 근사 또는 유사한 것 등을 포함하는 것으로 한다. 이것은, 상기 수치 및 범위 등에 대해서도 마찬가지이다.
이하, 실시 형태를 도면에 기초하여 상세하게 설명한다. 또한, 실시 형태를 설명하기 위한 전체 도면에 있어서, 동일한 기능을 갖는 부재에는 동일한 부호를 부여하고, 그 반복되는 설명은 생략한다. 또한, 도면을 이해하기 쉽게 하기 위해서 평면도라도 해칭 처리를 하는 경우가 있다.
(실시 형태 1)
도 1은 실시 형태 1의 반도체 장치의 구조의 일례를 수지부를 투과하여 도시하는 평면도, 도 2는 도 1에 도시하는 A-A선을 따라서 절단한 구조를 도시하는 단면도, 도 3은 도 1에 도시하는 반도체 장치의 소결 Ag층 형성 시의 소결 Ag층의 표면의 구조의 일례를 도시하는 부분 모식도, 도 4는 도 1에 도시하는 반도체 장치의 제1 수지부 형성 시의 접합층의 구조의 일례를 도시하는 부분 단면도이다. 또한, 도 5는 도 1에 도시하는 반도체 장치의 접합층의 필렛 형상을 도시하는 부분 단면도, 도 6은 도 1에 도시하는 반도체 장치의 접합층에 수지를 함침시킨 경우의 효과를 도시하는 도면이다.
본 실시 형태 1의 반도체 장치는, 고온(200 내지 250℃)에서 동작하는 와이드 갭 반도체 칩을 탑재한 것이다. 또한, 본 실시 형태 1의 상기 와이드 갭 반도체 칩은, 주면과 이면의 각각에 전극을 갖는 종형 반도체 칩이며, 본 실시 형태 1에서는, 트랜지스터 디바이스를 수지 밀봉형 반도체 패키지에 실장한 경우를 예로 들어 설명한다.
또한, 본 실시 형태 1에서는, 상기 와이드 갭 반도체 칩으로서, SiC(탄화 규소)를 포함하는 반도체 칩(SiC 디바이스라고도 함)의 경우를 예로 들어 설명하지만, 상기 와이드 갭 반도체 칩은, GaN(질화갈륨) 등을 포함하는 반도체 칩이어도 된다.
도 1 및 도 2에 도시하는 바와 같이, 본 실시 형태 1의 반도체 패키지(반도체 장치)(20)에는, SiC 디바이스인 SiC칩(와이드 갭 반도체 칩)(1)이 탑재되어 있다. SiC칩(1)은, 주면(1a)과, 그 반대측의 이면(1b)과, 주면(1a)과 이면(1b) 사이의 위치에 배치된 4개의 측면(1c)을 갖고 있으며, 주면(1a)은, 예를 들어 2.5㎜×2.5㎜의 크기이다. 또한, SiC칩(1)의 두께는, 예를 들어 0.35㎜이다.
또한, SiC칩(1)의 주면(1a)에는, 최표면이 Al(알루미늄)막으로 구성된 주 전극인 소스 전극(제1 전극)(2)이 형성되어 있고, 한편, 이면(1b)에는, 최표면이 Au(금) 또는 Ag(은)막으로 구성된 다층막 구조의 드레인 전극(제2 전극)(4)이 형성되어 있다. 또한, 주면(1a)에는 소스 전극(2)보다 작은 면적의 게이트 전극(제3 전극)(3)이 형성되어 있고, 이 게이트 전극(3)의 최표면도 Al막으로 구성되어 있다.
또한, 주면(1a)의 전극간과 칩 외주부에는, 보호막인 패시베이션막(5)이 형성되어 있다.
이러한 SiC칩(1)이 칩 탑재부인 다이 패드(6)의 상면(칩 탑재면)(6a)에 탑재되어 있다.
또한, 본 실시 형태 1의 반도체 패키지(20)에서는, 다이 패드(6)의 상면(6a)과 SiC칩(1) 사이에는, 다이 패드(6)와 SiC칩(1)을 접합하는 다공성의(다공질의) 제1 소결 Ag층(16)이 다이 본드재로서 형성되어 있다.
또한, SiC칩(1)은, 그 주면(1a)의 소스 전극(2)이 금속 와이어의 일례로서의 알루미늄으로 이루어지는 와이어(이하, 알루미늄 와이어라고 함)(18)를 개재하여 소스 리드(제1 리드)(9)와 전기적으로 접속되어 있다. 그 때, 알루미늄 와이어(18)는, 소스 리드(9)와 일체로 형성된 소스 본드 패드(8)에 전기적으로 접속되어 있고, 본 실시 형태 1의 반도체 패키지(20)에서는, 소스 전극(2)에 비교적 큰 전류가 인가되기 때문에, 2개의 알루미늄 와이어(18)에 의해 소스 전극(2)과 소스 리드(9)가 전기적으로 접속되어 있다.
또한, 주면(1a)의 게이트 전극(3)은, 알루미늄 와이어(18)보다 가는 알루미늄 와이어(19)를 개재하여 게이트 리드(제3 리드)(11)와 전기적으로 접속되어 있다. 그 때, 알루미늄 와이어(19)는, 게이트 리드(11)와 일체로 형성된 게이트 본드 패드(10)에 전기적으로 접속되어 있다.
한편, 이면(1b)의 드레인 전극(4)은, 제1 소결 Ag층(16)을 개재하여 다이 패드(6)에 전기적으로 접속되고, 또한 이 다이 패드(6)와 일체로 형성된 드레인 리드(제2 리드)(7)와 전기적으로 접속되어 있다.
또한, 반도체 패키지(20)에서는, 다이 패드(6), 소스 리드(9), 소스 본드 패드(8), 드레인 리드(7), 게이트 리드(11) 및 게이트 본드 패드(10)는, Cu(구리)를 주성분으로 하는 재료를 포함한다. 또한, 다이 패드(6) 및 드레인 리드(7) 각각의 표면에는, Ni 도금막(12)이 형성되고, 또한, 소스 리드(9), 소스 본드 패드(8), 게이트 리드(11) 및 게이트 본드 패드(10) 각각의 표면에도 Ni 도금막(13)이 형성되어 있다. 즉, 다이 패드(6)을 포함하는 각 리드 부재 각각의 표면에는 Ni 도금막이 형성되어 있다.
따라서, SiC칩(1)의 주면(1a)의 소스 전극(2)과, Ni 도금막(13)이 씌워진 소스 본드 패드(8)가, 2개의 알루미늄 와이어(18)가 초음파 본딩된 것에 의해 전기적으로 접속되어 있다. 또한, 주면(1a)의 게이트 전극(3)과, Ni 도금막(13)이 씌워진 게이트 본드 패드(10)가, 알루미늄 와이어(19)가 초음파 본딩된 것에 의해 결선되어 전기적으로 접속되어 있다.
또한, 다이 패드(6)의 상면(6a)의 칩 탑재 영역의 표면에는, Ni 도금막(12) 상에 Ag 도금막(제1 귀금속 도금막)(15)이 형성되어 있다. 여기서의 Ni 도금막(12)의 막 두께는, 예를 들어 2.0㎛이며, 한편, Ag 도금막(15)의 막 두께는, 예를 들어 5.0㎛이지만, 단, 이들 막 두께는, 상기 수치에 한정되는 것이 이니라, 자유롭게 선택하는 것이 가능하다.
또한, 알루미늄 와이어(18, 19)는, 각각의 표면이, Au막 또는 Ag막 등의 제2 귀금속 도금막으로 덮여 있어도 되고, 이에 의해, 알루미늄 와이어(18, 19)와 SiC칩(1)의 전극과의 접속부나 각 리드와의 접속부에 있어서의 각각의 접속 강도를 높일 수 있다.
여기서, 본 실시 형태 1의 반도체 패키지(20)에서는, SiC칩(1)은 점도가 높은 소결 Ag 페이스트를 무가압으로 소결시켜서 형성한 다공질의(다공성의) 제1 소결 Ag층(16)을 개재하여 다이 패드(6) 상에 탑재되어 있다. 이때, SiC칩(1)의 이면(1b)에는, 최표면이 Au 또는 Ag막으로 구성된 다층막 구조의 드레인 전극(4)이 형성되어 있고, 한편, 다이 패드(6)의 상면(6a)에는, Ag 도금막(15)이 형성되어 있기 때문에, 이면(1b)의 드레인 전극(4)의 Au 또는 Ag막이 다이 패드(6) 상의 Ag 도금막(15)과 금속 접합되어 있다.
또한, 다이 본드재로서 사용되는 제1 소결 Ag층(16)의 두께는, 50㎛ 이상이 필요하고, 여기서는 150㎛ 두께로 하고 있다. 또한, 다공성의 제1 소결 Ag층(16)의 천공율은 20 내지 60vol％의 범위로 조정하고, 여기서는, 예를 들어 40vol％로 하고 있다. 또한, SiC칩(1)의 이면(1b)의 드레인 전극(4)은 소결 Ag와의 상호 확산 반응이 적고, 다층막 구조가 초기 상태 그대로 유지되어 있다.
또한, 본 실시 형태 1의 반도체 패키지(20)에서는, 제1 소결 Ag층(16) 상과 그 근방에, 액상의 수지를 도포·경화 처리하여 형성한 폴리아미드 수지나 폴리이미드 수지, 또는 유리 전이 온도가 190℃ 이상인 고내열의 에폭시 수지를 포함하는 보강 수지부(제1 수지부)(17)가 형성되어 있다.
즉, 보강 수지부(17)는, 평면에서 보아, SiC칩(1)의 주위 전체에 걸쳐서 제1 소결 Ag층(16)의 표면을 덮도록 형성되고, 또한 다이 패드(6)의 상면(6a)의 Ag 도금막(15)에 대하여 필렛 형상으로 형성되어 있다.
또한, 보강 수지부(17)는 SiC칩(1)의 각 측면(1c) 각각의 일부를 덮고 있다. 즉, 보강 수지부(17)는 필렛 형상으로 형성되고, 필렛의 상단부는 SiC칩(1)의 각 측면(1c)에 도달해 있고, 제1 소결 Ag층(16)의 보호층으로서의 기능도 갖고 있다.
또한, 보강 수지부(17)를 형성하는 수지는, 제1 소결 Ag층(16)의 공공 부분의 일부에도 함침되어 있고, 제1 소결 Ag층(16)의 강도(강성)를 높이고 있지만, 제1 소결 Ag층(16)의 모든 공공 부분에 함침되어 있는 것은 아니다.
또한, 반도체 패키지(20)에서는, SiC칩(1), 알루미늄 와이어(18, 19), 제1 소결 Ag층(16), 보강 수지부(17), 소스 본드 패드(8), 게이트 본드 패드(10) 및 다이 패드(6)의 일부가 밀봉체(제3 수지부)(14)에 의해 덮여 있다.
즉, 다이 패드(6)의 하면(6b)과 각 리드의 일부(소스 리드(9), 드레인 리드(7), 게이트 리드(11))가 노출된 상태로 되도록, 밀봉체(14)가 전체를 덮고 있고, 밀봉체(14)의 실장면 측에는, 다이 패드(6)의 하면(6b)이 노출되어 있다. 또한, 밀봉체(14)는, 예를 들어 에폭시계의 열경화성 수지 등을 포함하는 것이다.
이어서, 도 3 내지 도 5를 사용하여, 본 실시 형태 1의 반도체 패키지(20)에 설치된 보강 수지부(17)에 대하여 상세하게 설명한다.
도 3에 도시하는 구조에서는, SiC칩(1)이 도 5에 도시하는 Ag 도금막(15)이 형성된 다이 패드(6)에, 입경 0.5 내지 2.0㎛의 Ag 입자를 포함하는 페이스트를 소성하여 형성한 다공질의(다공성의) 제1 소결 Ag층(16)에 의해 금속 접합되어 있다. 또한, 제1 소결 Ag층(16)은 SiC칩(1)의 외주에 필렛부(16a)를 형성하고 있다.
필렛부(16a)의 단면 형상은, 도 3에 도시하는 바와 같이, 칩 아래에서 압출된 점도가 높은 소결 Ag 페이스트에 의해 요철 형상이 형성되고, 또한 소결 과정에서는 초기 형상이 유지되어 소결이 진행되기 때문에, 볼록부 P를 갖는 형상으로 된다.
이 필렛부(16a)에 액상 수지를 도포하여 경화 처리하고, 도 4에 도시하는 바와 같이, 다공성의 제1 소결 Ag층(16) 내에 침입시켜서 수지가 함침된 제1 소결 Ag층(16)을 형성함과 동시에, 제1 소결 Ag층(16)의 필렛부(16a) 상에서는 표면 장력의 효과에 의해 오목부에 많은 수지가 모인 상태로 보강 수지부(17)를 형성하고 있다.
도 3에 도시하는 바와 같이, 필렛부(16a) 상의 도 4의 보강 수지부(17)의 두께는, 볼록부 P의 양측의 필렛부(16a) 상의 2점 Q, R을 연결하는 직선 중, 최하단부에 있는 제1 직선 LO를 필렛부(16a)의 볼록부 P의 선단까지 평행 이동한 제2 직선 L1을 기준으로 해서, 제2 직선 L1로부터 필렛부(16a)나 다이 패드(6)까지의 거리의 1/4 이상의 두께로 한다. 또한, 필렛부(16a)에서 제2 직선 L1로부터 가장 움푹패인 개소의 수지층의 두께를 10㎛ 이상으로 하고 있다.
또한, 도 4에 도시하는 바와 같이, 액상의 수지를 도포하고, 또한 수지의 경화 처리를 행하면, 제1 소결 Ag층(16) 내에는, 수지가 침입할 수 없었던 미충전부(16b)도 존재하고 있다.
또한, 도 5는, 칩 측면의 근방에 초기의 세로 균열(16c)이 존재하는 제1 소결 Ag층(16)의 필렛부(16a)에 보강 수지부(17)를 형성한 구조를 나타내는 것이다. 도 5에 도시하는 바와 같이, SiC칩(1)의 이면(1b)에는, 티타늄 등의 콘택트막(1d), 니켈 등의 하지막(1e), Au 또는 Ag 등의 귀금속막(1f)이 형성되어 있다.
또한, 다이 패드(6)의 상면(6a)의 칩 탑재 영역에는 Ag 도금막(15)이 형성되어 있고, SiC칩(1)과 다이 패드(6)는 제1 소결 Ag층(16)으로 접합되어 있다. 또한, SiC칩(1)의 측면(1c)의 제1 소결 Ag층(16)의 필렛부(16a)에는, 소결 과정에서 형성된 초기의 세로 균열(16c)이 존재하고, 세로 균열(16c)의 내부 및 상기에서 정의한 제1 직선 L1에 대하여 움푹패인 제1 소결 Ag층(16)의 영역 및 표면에는 보강 수지부(17)가 형성되어 있다.
상세하게는, 다이 본드 공정에서, 반도체 칩을 다이 패드(6) 상에 배치했을 때에, 압출된 소결 Ag 페이스트는, 칩 측면에 가까운 영역에서 오목부를 형성하고, 페이스트 소결 과정의 체적 수축에 의해 칩 측면의 근방에 세로 방향의 균열(세로 균열(16c))을 형성하기 쉽고, 이 패키지 완성 시의 초기의 세로 균열(16c)이 필렛에 의한 접합부의 보강 효과를 약화시켜버린다.
그 결과, 밀봉 수지가 박리되고, 그 후의 접합부의 온도 사이클 테스트의 내성을 저하시킨다는 과제가 발생한다.
또한, 초기의 세로 균열(16c)은, 칩 이면의 전극의 내습 신뢰성을 저하시킨다는 과제도 있다.
그래서, 본 실시 형태 1의 반도체 패키지(20)에서는, SiC칩(1)과 Cu 합금을 포함하는 다이 패드(6)를 두께 150㎛ 정도의 제1 소결 Ag층(16)으로 다이 본딩하고, 볼록 형상으로 된 제1 소결 Ag층(16)의 필렛부(16a)의 오목부나 SiC칩(1)의 측면(1c) 근방의 세로 균열(16c)에, 고내열·고강도의 수지를 충전하여 보강한 구조로 하고 있다.
이에 의해, SiC칩(1)의 동작 온도가 200 내지 250℃의 고온으로 되어 밀봉 수지(밀봉체(14))가 다이 패드(6)와 박리된 상태로 된 경우에 있어서도, SiC와 Cu의 열팽창차에 의해 발생하는 열응력이, 제1 소결 Ag층(16)의 필렛부(16a)의 특정 개소에 집중하는 일이 없어져, 필렛부(16a)에 있어서의 균열 발생 시기를 지연시키는 것이 가능하게 된다.
그 결과, 다이 본드부(SiC칩(1)과 다이 패드(6)의 접합부)의 온도 사이클 테스트에 있어서의 신뢰성을 대폭 향상시킬 수 있고, 반도체 패키지(20)의 신뢰성을 향상시킬 수 있다.
또한, 보강 수지부(17)는, SiC칩(1)의 측면(1c)의 일부를 덮고 있기 때문에, SiC칩(1)과 보강 수지부(17)의 밀착도를 높일 수 있다. 즉, SiC(탄화 규소)와 소결 Ag는 접착 강도가 그다지 높지 않기 때문에, 보강 수지부(17)의 필렛의 상단부가 SiC칩(1)의 측면(1c)에 도달해 있는 것에 의해, SiC칩(1)과 보강 수지부(17)의 밀착도를 높일 수 있고, SiC칩(1)과 제1 소결 Ag층(16)의 계면에서의 박리의 억제화를 도모할 수 있다.
그 결과, 반도체 패키지(20)의 신뢰성을 향상시킬 수 있다.
또한, 제1 소결 Ag층(16)의 필렛부(16a)의 칩 측면의 근방에 세로 균열(16c)이 형성된 경우에 있어서도, 세로 균열(16c)과 그 필렛부(16a)의 상부 및 근방의 제1 소결 Ag층(16) 내의 공공 부분을 보강 수지부(17)로 매립하고 있기 때문에, 칩 측면의 다층 전극막의 계면에 수분이 직접 접촉하는 일을 없앨 수 있다.
즉, 밀봉 수지(밀봉체(14))가 다이 패드(6)와 박리되어 고습도의 외기가 필렛부(16a)의 주위까지 침입해 온 경우에도, 칩 측면의 다층 전극막의 계면에 수분이 직접 접촉하는 일이 없기 때문에, 산화나 부식 등의 작용에 의해 다층 전극막의 계면의 강도가 저하하여 박리되어 다이 본드부의 내습 신뢰성이 저하하는 것을 억제화할 수 있다.
또한, 제1 소결 Ag층(16)의 세로 균열(16c)에 보강 수지부(17)의 수지가 매립되기 때문에, 세로 균열(16c)로부터의 외기나 수분의 침입도 저감화할 수 있고, SiC칩(1)의 이면(1b)의 전극의 내습 신뢰성의 저하를 억제화할 수 있다.
또한, 반도체 패키지(20)는, 액상 수지를 다공성의 제1 소결 Ag층(16) 내에 함침시켜서, 다공성의 내부의 Ag 골격의 표면을 수지로 덮은 구조로 하고 있기 때문에, 250℃의 고온으로 수천시간의 장기간 유지된 경우에도, Ag의 표면 확산에 의한 소결 Ag의 조직 변화가 억제되어, 다이 본드부의 고온 신뢰성을 향상시킬 수 있다.
여기서, 도 6은, 다이 본드재로서 사용하는 다공성의 소결 Ag층에 있어서, 그 공공 부분에 수지(예를 들어 에폭시계 수지)를 함침시킨 경우 A와 함침시키지 않은 경우 B에서, 원하는 횟수의 온도 사이클을 행했을 때의 용단 강도를 측정한 것이다. 도 6에 도시하는 바와 같이, 다공질의 소결 Ag층에서는, 공공 부분에 수지를 함침시킨 경우 A는, 공공 부분에 수지를 함침시키지 않은 경우 B에 비하여, 온도 사이클수에 대한 용단 강도가 높아진다는 결과가 얻어지고 있다.
이상으로부터, 다이 본드부를 150㎛의 두꺼운 다공성의 제1 소결 Ag층(16)으로 형성하고, 제1 소결 Ag층(16)의 필렛부(16a)의 오목부의 응력이 집중하는 개소를, 10㎛ 이상의 두께의 고내열·고강도의 보강 수지부(17)로 덮어서 보강함으로써, 200 내지 250℃의 고온 영역에서 동작하는 SiC칩(1)을 탑재한 반도체 패키지(20)에 있어서도, 그 신뢰성을 높일 수 있다.
즉, 200 내지 250℃의 고온 영역에서 동작하는 SiC칩(1)을 탑재하고, 또한 온도 사이클 신뢰성, 고온·고습 신뢰성 및 고온 신뢰성이 우수한 다이 본드부를 구비한 반도체 패키지(20)를 실현할 수 있다.
그 결과, 장기적으로 신뢰성이 우수한 수지 밀봉형의 반도체 패키지(20)를 실현할 수 있다.
또한, 도 2에 도시하는 제1 소결 Ag층(16)의 두께는, 소결 Ag 페이스트의 점도를 높게 함으로써 500㎛를 초과하여 두껍게 하는 것도 가능하지만, 재료 비용을 고려해서 400㎛를 상한으로 하고 있다. 또한, 접합 두께가 50㎛ 이하인 경우에는, 충분한 수지 보강을 행해도, 필요한 온도 사이클 신뢰성이 얻어지지 않게 되기 때문에, 하한을 50㎛로 하고 있다.
또한, 본 실시 형태 1의 반도체 패키지(20)에서는, 제1 소결 Ag층(16)이 다공성(다공질)의 구조이기 때문에, SiC칩(1)과의 열팽창차에 의해 발생하는 열 왜곡을 자신의 저탄성 특성에 의해 흡수할 수 있어, 이면(1b)의 전극과 소결 Ag층의 접합 계면이 열 피로 파괴 등으로 손상되는 것을 피할 수 있다.
또한, SiC칩(1)의 이면(1b)의 전극과 소결 Ag층의 접합 계면이 열 피로 파괴 등으로 손상되는 것을 피할 수 있기 때문에, 다이 패드(6)와 SiC칩(1) 사이의 전류의 통전 루트를 확보할 수 있다. 이에 의해, 200℃를 초과하는 고온 동작이 반복되어도, 상기 전극의 접합부의 단시간에의 단선에 의한 불량의 발생을 없앨 수 있고, 그 결과, 장기에 걸친 패키지 제품으로서의 신뢰성을 확보할 수 있다.
또한, 도 2에 도시하는 구조에서는, 보강 수지부(17)가 1층으로 이루어지는 경우를 나타내고 있지만, 소결 Ag층의 표면에 금속과의 밀착성이 우수한 폴리이미드계의 제1 보강 수지부를 형성하고, 또한 그 위에 에폭시계의 제2 보강 수지부를 형성해서 2층 구조로 해도 된다. 상기 2층 구조에서는, 각 층을 접하는 재료에 맞추는 것이나 최적 두께로 조정하는 것이 용이하게 되어, 2층 구조로 함으로써, 반도체 장치에 있어서, 보다 높은 신뢰성을 얻는 것이 가능하게 된다.
이어서, 본 실시 형태 1의 반도체 장치(반도체 패키지(20))의 조립에 대하여 설명한다. 도 7은 도 1에 도시하는 반도체 장치의 조립 수순의 일례를 도시하는 흐름도이다.
여기서는, 도 7에 도시하는 플로우를 따라, 또한 도 1 및 도 2를 사용하여 설명한다.
우선, 부재로서, 전체면에 Ni 도금을 실시하고, 또한 그 위에 부분 Ag 도금을 실시한 리드 프레임(21)과, 이면(1b)의 드레인 전극(4)의 표면에 Au 또는 Ag 등의 귀금속막이 형성되고, 또한 주면(1a)의 소스 전극(2) 및 게이트 전극(3) 각각의 표면을 Al막으로 구성한 종형의 SiC칩(와이드 갭 반도체 칩)(1)을 준비한다.
여기서, 리드 프레임(21)은, 상면(6a)을 갖는 다이 패드(6)와, 다이 패드(6)의 근방에 배치된 소스 리드(9) 및 게이트 리드(11)와, 다이 패드(6)와 연결하고, 또한 다이 패드(6)에 일체로 형성된 드레인 리드(7)를 구비하고 있다.
이어서, 리드 프레임(21)의 다이 패드(6)의 상면(6a)의 Ag 도금 영역 상에, 탑재하는 칩 크기에 대응하여 미세한 Ag 입자와, 휘발성의 용제를 주성분으로 하는 제1 소결 Ag 페이스트(소결 Ag 페이스트)(22)를 디스펜서에 의해 공급한다. 이때의 공급 형상은, SiC칩(1)을 탑재하여 압입했을 때에, 압출되는 제1 소결 Ag 페이스트(22)가 칩 코너와 변으로 동일 크기의 필렛을 형성하는 패턴, 예를 들어 칩 코너와 중앙의 5점에 도트를 형성하는 패턴으로 공급한다.
또한, SiC칩(1)은, 마운터에서 다이 패드(6)의 상면(6a)으로부터 소정의 높이로 되도록 압입하여 탑재한다. 이때, 제1 소결 Ag 페이스트(22)의 공급량은, 칩 아래가 제1 소결 Ag 페이스트(22)로 전면 메워지고, 또한 압출된 제1 소결 Ag 페이스트(22)에 SiC칩(1)의 측면(1c)이 중턱 정도까지 메워질 정도의 적당한 양으로 한다. 너무 많으면 SiC칩(1)의 주면(상면)(1a)까지 소결 Ag가 돌아들어오고, 너무 적으면 충분한 크기의 필렛을 형성할 수 없게 되기 때문에, 상기 적당한 양을 공급한다.
칩 탑재 후, 대기 분위기의 베이크로에서 200 내지 300℃, 예를 들어 250℃-1시간의 조건에서 무가압의 상태로 제1 소결 Ag 페이스트(22)의 소성 처리를 행하고, 제1 소결 Ag층(16)을 형성한다. 또한, 가열 과정에서 용제 성분이나 미소한 Ag 입자가 표면에 부착되어 있었던 유기 성분은, 휘발이나 열분해·산화에 의한 분해로 소실되고, 미세한 Ag 입자가 접촉한 개소에서 Ag의 표면 확산에 의한 입자끼리의 연결이 개시되어 Ag의 네트워크를 형성하고, 제1 소결 Ag층(16)에 있어서의 다공성(다공질)의 Ag의 네트워크를 통하여 SiC칩(1)과 다이 패드(6)를 금속적으로 접합한다.
이어서, 칩 상의, 표면이 Al막으로 구성된 소스 전극(2)과, Ni 도금막(13)이 씌워진 소스 리드(9)의 소스 본드 패드(8) 사이를 굵은 알루미늄 와이어(18)를 사용하여 초음파 본딩에 의해 결선한다. 또한, 마찬가지로 표면이 Al막으로 구성된 게이트 전극(3)과, Ni 도금막(13)이 씌워진 게이트 리드(11)의 게이트 본드 패드(10) 사이를 가는 알루미늄 와이어(19)를 사용하여 초음파 본딩에 의해 결선한다.
즉, SiC칩(1)의 주면(1a)의 소스 전극(2)과 소스 리드(9)를, 초음파 본딩에 의해 굵은 알루미늄 와이어(18)를 개재하여 전기적으로 접속(결선)하고, 또한 주면(1a)의 게이트 전극(3)과 게이트 리드(11)를 초음파 본딩에 의해, 알루미늄 와이어(18)보다도 가는 알루미늄 와이어(19)를 개재하여 전기적으로 접속(결선)한다.
이어서, 다이 본드부의 소결 Ag 필렛인 제1 소결 Ag층(16)의 표면 상에, 액상의 제1 고내열·고강도 수지인 보강 수지(제1 수지)(23)를 디스펜서로 공급(도포)한다. 이때, 보강 수지(23)를 다공성의 제1 소결 Ag층(16) 내에 함침시키고, 또한 필렛 상의 오목부에 보강 수지(23)의 수지층이 소정의 두께 이상이 되도록 한다.
이때, 보강 수지(23)가, SiC칩(1)의 각 측면(1c) 각각의 일부를 덮도록 공급한다. 즉, 보강 수지(23)의 필렛의 상단부(칩 측단부)가, SiC칩(1)의 각 측면(1c)에 도달하도록 보강 수지(23)를 공급한다.
공급 후에는 공급한 보강 수지(23)에 맞춘 최적인 경화 조건에서 가열 처리를 행하여 경화 처리하고, 제1 소결 Ag층(16)의 표면을 덮고, 또한 필렛 형상을 이루는 보강 수지부(17)를 형성한다.
이에 의해, 보강 수지부(17)는, SiC칩(1)의 각 측면(1c) 각각의 일부를 덮도록 형성된다. 즉, 보강 수지부(17)의 필렛의 상단부(칩 측단부)가, SiC칩(1)의 각 측면(1c)에 도달하도록 보강 수지부(17)가 형성된다.
이어서, 실장한 리드 프레임(21)을 수지 성형 금형에 세트하고, 그 후, 저열팽창 필러를 포함하는 에폭시계의 밀봉 수지를 사용하여 트랜스퍼 몰딩하고, 가열 유지하여 경화 처리를 행하여 밀봉체(14)를 형성한다.
수지 밀봉 후, 필요에 따라 금속 노출부(여기서는, 소스 리드(9), 드레인 리드(7) 및 게이트 리드(11))에 땜납 도금을 행한다. 단, 상기 땜납 도금의 형성은, 반드시 행하지 않아도 된다.
이어서, 리드 프레임(21)을 절단 성형하여 파워 반도체 패키지인 반도체 패키지(20)가 완성된다. 즉, 리드 프레임(21)으로부터 소스 리드(9), 드레인 리드(7) 및 게이트 리드(11)를 절단 분리하고, 또한 이들 리드에 원하는 굽힘 성형을 행하여 반도체 패키지(20)의 조립 완료로 된다.
본 실시 형태 1의 반도체 장치의 제조 방법에 의하면, 소결 Ag층에 의한 다이 본드부의 응력의 집중 개소에 고내열·고강도의 보강 수지부(17)를 형성한 구조를 양산 가능한 프로세스로 제조할 수 있기 때문에, SiC칩(1)의 동작 온도가 200 내지 300℃인 고온 영역이어도, 장기에 걸쳐서 특성 불량 등의 문제를 발생하지 않는 높은 신뢰성을 갖는 수지 밀봉형의 반도체 패키지(20)를 조립하는 것이 가능하게 된다. 이때, 본 실시 형태 1의 반도체 패키지(20)를 종래품과 동등한 생산성으로 양산하는 것이 가능하게 된다.
또한, 본 실시 형태 1에서는, 다이 본드 보강용 보강 수지(23)를 와이어 본딩 후에 도포·경화 처리하는 경우를 설명했지만, 이 보강 수지(23)를 도포·경화 처리하는 공정은, 다이 본딩 후(와이어 본딩전)에 행해도 된다. 특히 와이어 본딩부의 수지 보강을 행하지 않는 제품 또는 금속 부재로 보강하는 제품에서는, 어느 쪽의 공정을 채용해도 생산성에 거의 차는 발생하지 않는다.
또한, 다이 패드(6)와 본드 패드에 부분 Ag 도금을 실시한 리드 프레임(21)에 대하여, 제1 소결 Ag 페이스트(22)를 공급하기 전에, 가열 UV 조사 처리를 행하여 Ag 도금면을 산화하는 공정을 첨가해도 된다. 이 가열 UV 조사 처리를 행하면, 리드 프레임(21) 표면의 유기 오염물을 분해 제거하여 청정화할 수 있는 것, Ag 도금의 산화막은 소결 Ag 페이스트의 소결 온도에서 환원될 때에 나노 입자화되고, 페이스트의 Ag 입자와의 소결 접합을 촉진하는 작용을 하는 것의 2가지로부터, 소결 Ag층과 리드 프레임간의 접합 강도를 더 높일 수 있다.
또한, 보강 수지(23)를 도포하여 경화 처리하는 공정을 반경화까지 그치게 하고, 에폭시계의 밀봉 수지를 경화 처리하는 공정에서 본 경화를 행하는 공정으로 하는 것도 가능하다. 보강 수지(23)를 반경화 상태에 그치게 하여 밀봉 수지를 몰드 성형하면, 보강 수지(23)와 밀봉 수지간의 밀착력이 향상하고, 필렛 근방의 밀봉 수지가 다이 패드(6)나 소결 Ag층과 박리되지 않게 되기 때문에, 다이 본드부의 온도 사이클 테스트의 신뢰성을 더욱 향상시킬 수 있다.
이어서, 본 실시 형태 1의 변형예에 대하여 설명한다.
도 8은 실시 형태 1의 제1 변형예의 반도체 장치의 구조를 수지부를 투과하여 도시하는 평면도, 도 9는 도 8에 도시하는 A-A선을 따라서 절단한 구조를 도시하는 단면도이다.
도 8 및 도 9에 도시하는 제1 변형예는, 실시 형태 1의 도 1 및 도 2에 도시하는 반도체 패키지(20)와 대략 마찬가지의 구조의 반도체 패키지(24)를 나타내는 것이며, 여기서는, 반도체 패키지(24)의 반도체 패키지(20)와의 상위점에 대해서만 설명한다.
본 제1 변형예의 반도체 패키지(24)에서는, 우선, SiC칩(1)과 리드를 전기적으로 접속하는 와이어로서, 표면에 Au막 또는 Ag막 등의 귀금속 도금막이 형성된 구리 와이어(금속 와이어의 일례이며, 구리(Cu)로 이루어지는 와이어)(25, 26)가 사용되고, 초음파 본딩에 의해 각각의 와이어가 접속되어 있다. 또는, 표면에 Au막 또는 Ag막 등의 귀금속 도금막이 형성된 구리 와이어(25, 26) 대신에, Ag 와이어(금속 와이어의 일례이며, 은(Ag)으로 이루어지는 와이어)를 사용해도 된다.
여기서는, 표면에 Au막 또는 Ag막 등의 귀금속 도금막이 형성된 구리 와이어(25, 26)를 사용한 경우를 설명한다. 즉, SiC칩(1)의 소스 전극(2)과 소스 리드(9)를 전기적으로 접속하는 와이어가, 굵은 구리 와이어(25)이며, SiC칩(1)의 게이트 전극(3)과 게이트 리드(11)를 전기적으로 접속하는 와이어가, 구리 와이어(25)보다 가는 구리 와이어(26)이며, 각각의 와이어와 와이어 접합부의 내열성이 높여져 있다.
그리고, 구리 와이어(25, 26)는 그 표면이 Au막 또는 Ag막 등의 귀금속 도금막으로 덮여 있다. 표면이 귀금속 도금막으로 덮인 구리 와이어(25, 26)는, 초음파 본딩에 의해 결선하는 것이 가능하기 때문에, 양산성이 우수하다는 이점이 있다.
또한, SiC칩(1)의 주면(1a)의 소스 전극(2)과 게이트 전극(3) 각각의 최표면은, Ni/Au막 또는 Ag막 등의 귀금속 도금막으로 구성되어 있고, 따라서, 표면이 Au막 또는 Ag막 등의 귀금속 도금막으로 덮인 구리 와이어(25, 26) 각각과, 소스 전극(2), 게이트 전극(3)의 접속성을 높일 수 있다.
또한, 표면이 Au막 또는 Ag막 등의 귀금속 도금막으로 덮인 구리 와이어(25, 26)를 사용하고 있기 때문에, 구리 와이어(25)가 접속되는 소스 리드(9)의 소스 본드 패드(8) 및 구리 와이어(26)가 접속되는 게이트 리드(11)의 게이트 본드 패드(10) 각각의 패드의 표면에는 Ag 도금(27)이 형성되어 있다.
이에 의해, 표면이 Au막 또는 Ag막 등의 귀금속 도금막으로 덮인 구리 와이어(25, 26) 각각과, 상기 각각의 패드의 접속성을 높일 수 있다.
또한, 밀봉체(14)로부터 노출된 금속 부분, 즉, 다이 패드(6)의 하면(6b)을 포함하는 일부와, 소스 리드(9), 드레인 리드(7) 및 게이트 리드(11) 각각의 표면에 땜납 도금(28)이 형성되어 있다. 또한, 각 리드의 단부면은 절단 가공이 실시되어 있기 때문에, 단부면에는 코어의 구리 리드와 Ni 도금과 땜납 도금 각각의 단면이 노출된 상태로 되어 있다.
본 제1 변형예의 반도체 패키지(24)의 그 밖의 구조에 대해서는, 실시 형태 1의 반도체 패키지(20)와 마찬가지이기 때문에, 그 중복 설명은 생략한다.
본 제1 변형예의 반도체 패키지(24)에 있어서는, 다이 본드 구조가 도 1의 반도체 패키지(20)와 동일한 구성이기 때문에, 다이 본드부의 장기 신뢰성 등의 효과에 대해서는, 도 1의 반도체 패키지(20)에 의해 얻어지는 효과와 마찬가지의 효과를 얻을 수 있다.
또한, 큰 전류가 흐르는 소스 전극(2)과 소스 리드(9) 사이를, 알루미늄 와이어에 비하여 고도전 또한 고열전도이고, 저열팽창의 Ag 또는 Cu 와이어의 초음파 본딩에 의해 결선하고 있기 때문에, 와이어 자체로부터의 발열을 작게 할 수 있고, 또한 SiC칩(1)의 표면으로부터의 방열성 향상에 의해 와이어 본드부의 온도 상승을 억제할 수 있다.
그 결과, 와이어 접합부의 온도 사이클 테스트의 신뢰성을 향상할 수 있고, 또한 반도체 패키지(24)의 전력 손실을 작게 하는 것이 가능하게 되어, 고성능이고 신뢰성이 높은 수지 밀봉형의 반도체 패키지(24)를 실현할 수 있다.
이어서, 본 제1 변형예의 반도체 패키지(24)의 조립에 대하여 설명한다. 도 10은 도 8에 도시하는 반도체 장치(반도체 패키지(24))의 조립 수순의 일례를 도시하는 흐름도이다. 반도체 패키지(24)의 조립은, 도 7에 도시하는 반도체 패키지(20)의 조립과 거의 동일하기 때문에, 그 상위점만을 도 8 내지 도 10을 사용하여 설명한다.
반도체 패키지(24)의 조립의 반도체 패키지(20)의 조립과의 상이한 점은, 와이어 본딩 공정뿐이다.
반도체 패키지(24)의 조립의 와이어 본딩 공정에서는, 우선, SiC칩(1)의 주면(1a)의 최표면이 Ni/Au막 또는 Ag막 등의 귀금속 도금막으로 구성된 소스 전극(2)과, Ag 도금(27)이 씌워진 소스 리드(9)의 소스 본드 패드(8) 사이를, Ag 와이어 또는 Ag막 등의 귀금속 도금막이 씌워진 굵은 구리 와이어(25)를 사용하여, 초음파 본딩에 의해 결선한다.
또한, 최표면이 Ni/Au막 또는 Ag막 등의 귀금속 도금막으로 구성된 게이트 전극(3)과, Ag 도금(27)이 씌워진 게이트 리드(11)의 게이트 본드 패드(10) 사이를, Ag 와이어 또는 Ag막 등의 귀금속 도금막이 씌워진, 구리 와이어(25)보다 가는 구리 와이어(26)를 사용하여, 초음파 본딩에 의해 결선한다.
이에 의해, 반도체 패키지(24)의 와이어 본딩에 있어서도, 구리 와이어(25, 26)를 사용하여 소스 전극(2)과 소스 리드(9) 사이를, 또한 게이트 전극(3)과 게이트 리드(11) 사이를 결선할 수 있다.
본 제1 변형예의 반도체 패키지(24)의 조립에 있어서도, 도 7에 도시하는 반도체 패키지(20)의 조립과 마찬가지의 효과를 얻을 수 있기 때문에, 그 중복 설명은 생략한다.
이어서, 본 실시 형태 1의 제2 변형예에 대하여 설명한다.
도 11은 실시 형태 1의 제2 변형예의 반도체 장치의 구조를 도시하는 단면도이다.
도 11에 도시하는 제2 변형예는, 실시 형태 1의 도 1 및 도 2에 도시하는 반도체 패키지(20)와 대략 마찬가지의 구조의 반도체 패키지(29)를 나타내는 것이며, 여기서는, 반도체 패키지(29)의 반도체 패키지(20)와의 상위점에 대해서만 설명한다.
도 11에 도시하는 본 제2 변형예의 반도체 패키지(29)에서는, SiC칩(1)의 주면(1a)의 소스 전극(2)과 소스 리드(9)가 알루미늄 와이어(18)에 의해 전기적으로 접속되고, 또한 소스 전극(2) 상에 있어서, 알루미늄 와이어(18)와의 와이어 접합부가 보강 수지부(제2 수지부)(30)에 의해 덮여 있는 것이다.
즉, SiC칩(1)의 주면(1a)의 소스 전극(2)에 있어서의 와이어 접합부와 그 주변부를 보강 수지부(30)에 의해 덮고, 와이어 접합부의 간극 형상의 절결부(18a)를 포함하는 선단부 부근이 보강 수지부(30) 내에 매립된 구조로 되어 있고, 이에 의해, 알루미늄 와이어(18)의 와이어 본딩부의 접속을 보강하여 접속 강도를 높인 것이다.
또한, 보강 수지부(30)는, 알루미늄과의 접착성이 우수한 고내열·고강도의 이미드계 수지를 포함하는 것이 바람직하다. 이에 의해, 알루미늄 와이어(18)의 접합 계면의 단부에의 응력 집중을 완화할 수 있고, 또한 이미드계 수지는 에폭시 밀봉 수지와의 밀착성도 우수하기 때문에, 알루미늄 와이어(18)의 와이어 접합부에 보강 수지부(30)의 수축에 의한 가압력이 증가함으로써 와이어 접합부에 있어서의 균열 발생의 저감화와 균열의 진전 속도를 느리게 할 수 있다.
그 결과, 알루미늄 와이어(18)의 와이어 접합부의 파워 사이클 테스트의 신뢰성, 다이 본드부의 고온·고습 신뢰성, 또한 온도 사이클 테스트의 신뢰성을 향상시킬 수 있고, 이에 의해, 장기 신뢰성이 우수한 수지 밀봉형의 반도체 패키지(29)를 실현할 수 있다.
또한, 반도체 패키지(29)에 있어서의 그 밖의 구조와 그 밖의 효과에 대해서는, 실시 형태 1의 반도체 패키지(20)와 마찬가지이기 때문에, 그 중복 설명은 생략한다.
이어서, 본 제2 변형예의 반도체 패키지(29)의 조립에 대하여 설명한다. 도 12는 도 11에 도시하는 반도체 장치의 조립 수순의 일례를 도시하는 흐름도이다. 반도체 패키지(29)의 조립은, 도 7에 도시하는 반도체 패키지(20)의 조립과 거의 동일하기 때문에, 그 상위점만을 도 11 및 도 12를 사용하여 설명한다.
반도체 패키지(29)의 조립에 있어서의 반도체 패키지(20)의 조립과의 상이한 점은, 수지 도포·수지 경화 공정뿐이다.
즉, 초음파 본딩에 의한 와이어 본딩을 행한 후의 수지 도포·수지 경화 공정에 있어서, 제1 소결 Ag층(16) 상 및 알루미늄 와이어(18)의 와이어 접합부 상에 액상의 고내열·고강도 수지를 도포하고, 이 수지를 가열하여 경화 처리한다.
구체적으로는, 제1 소결 Ag층(16) 상에 보강 수지(23)를 도포(공급)하고, 또한 보강 수지(23)를 제1 소결 Ag층(16)의 공공 부분에 함침시킨다. 또한, 소스 전극(2)의 와이어 접합부 상에 보강 수지(제2 수지)(31)를 도포(공급)하고, 그 후, 보강 수지(23) 및 보강 수지(31)를 가열함으로써, 제1 소결 Ag층(16)을 덮는 보강 수지부(17)와, 소스 전극(2) 상의 알루미늄 와이어(18)의 와이어 접합부를 덮는 보강 수지부(30)를 형성한다.
따라서, 보강 수지(23)와 보강 수지(31)는, 액상의 고내열·고강도 수지이며, 동일한 수지인 것이 바람직하지만, 반드시 동일한 수지가 아니어도 된다.
또한, 소스 전극(2) 상의 와이어 접합부에서는, 알루미늄 와이어(18)와 전극막간(와이어 접합부)의 간극 형상의 절결부(18a)를 포함하는 선단부 부근이 보강 수지(31)로 채워지는 상태로 되도록 보강 수지(31)를 도포하고, 보강 수지부(30)를 형성한다.
본 제2 변형예의 반도체 패키지(29)의 조립에서는, 소결 Ag층에 의한 다이 본드부와, SiC칩(1) 상의 알루미늄 와이어(18)의 와이어 접합부 각각의 응력의 집중 개소에 고내열·고강도의 보강 수지부(17) 및 보강 수지부(30)를 형성한 구조를 양산 가능한 프로세스로 제조할 수 있다. 그 결과, SiC칩(1)의 동작 온도가 200 내지 300℃의 고온 영역이어도, 장기에 걸쳐서 특성 불량 등의 문제를 발생하지 않는 높은 신뢰성을 갖는 수지 밀봉형의 반도체 패키지(29)를 조립하는 것이 가능하게 된다. 또한, 이 반도체 패키지(29)를 종래품과 동등한 생산성으로 양산하는 것이 가능하게 된다.
또한, 반도체 패키지(29)의 조립에 있어서의 그 밖의 제조 방법과 그 밖의 효과에 대해서는, 실시 형태 1의 반도체 패키지(20)의 조립 및 그 효과와 마찬가지이기 때문에, 그 중복 설명은 생략한다.
이어서, 본 실시 형태 1의 제3 변형예에 대하여 설명한다.
도 13은 실시 형태 1의 제3 변형예의 반도체 장치의 구조를 도시하는 단면도이다.
도 13에 도시하는 제3 변형예는, 실시 형태 1의 도 1 및 도 2에 도시하는 반도체 패키지(20)와 대략 마찬가지의 구조의 반도체 패키지(32)를 나타내는 것이며, 여기서는, 반도체 패키지(32)의 반도체 패키지(20)와의 상위점에 대해서만 설명한다.
본 제3 변형예의 반도체 패키지(32)는, 적어도 제1 소결 Ag층(16)과 보강 수지부(17)의 계면에 산화 Zn막 등의 유기 Zn막(33)이 형성되어 있는 것이며, 보강 수지부(17)와 금속 부재(제1 소결 Ag층(16) 및 Ag 도금막(15))의 접착 강도를 향상시킨 것이다.
상세하게는, 금속 부재인 제1 소결 Ag층(16) 및 다이 패드(6) 상의 Ag 도금막(15) 각각의 표면 상에 유기 Zn막(33)이 형성되고, 이 유기 Zn막(33) 상에 보강 수지(23)가 도포되어 가열·경화 처리에 의해 보강 수지부(17)가 형성된 것이다.
이 유기 Zn막(33)은 유기 Zn 화합물 용액(34)을 제1 소결 Ag층(16)에 도포하고, 대기 중에서 200 내지 350℃로 가열 소성하는 방법으로 형성한다. 유기 Zn 화합물 용액(34)은 저점도이기 때문에, 제1 소결 Ag층(16)의 공공부 내에 침투하여 내부의 Ag의 표면에도 형성되고, Ag나 Ni의 금속종에 의하지 않고, 어떠한 금속 표면에도 밀착한 유기 Zn막(33)이 형성된다. 그 때, 도포량이나 도포액의 Zn 함유량에 의하지만, 유기 Zn막(33)의 막 두께는 수㎚ 내지 수백㎚의 범위에서 형성한다.
또한, 반도체 패키지(32)에서는, SiC칩(1)과 리드를 전기적으로 접속하는 와이어로서, 표면에 Au막 또는 Ag막 등의 귀금속 도금막이 형성된 구리 와이어(25)가 사용되고, 초음파 본딩에 의해 구리 와이어(25)가 접속되어 있다. 또한, 표면에 Au막 또는 Ag막 등의 귀금속 도금막이 형성된 구리 와이어(25) 대신에, Ag 와이어를 사용해도 된다.
그리고, 구리 와이어(25)는 그 표면이 Au막 또는 Ag막 등의 귀금속 도금막으로 덮여 있다.
또한, SiC칩(1)의 주면(1a)의 소스 전극(2)과 게이트 전극(3) 각각의 최표면은, Ni/Au막 또는 Ag막 등의 귀금속 도금막으로 구성되어 있고, 따라서, 표면이 Au막 또는 Ag막 등의 귀금속 도금막으로 덮인 구리 와이어(25)와, 소스 전극(2)이나 게이트 전극(3)의 접속성을 높일 수 있다.
본 제3 변형예의 반도체 패키지(32)에 의하면, 유기 Zn막(33)이 형성된 것에 의해, 제1 소결 Ag층(16)이나 주변의 금속면과 보강 수지부(17)의 접착 강도를 높일 수 있어, 박리되는 일이 없어지기 때문에, 외측의 밀봉체(14)의 수지가 박리되었다고 해도 보강 수지부(17)의 보호 효과에 의해 제1 소결 Ag층(16)에 균열이 형성되는 경우를 없앨 수 있다.
그 결과, 온도 사이클 테스트의 신뢰성이나 고온·고습 신뢰성이 우수한 고내열의 다이 본드 구조를 구비한 반도체 패키지(32)를 실현할 수 있다.
또한, 반도체 패키지(32)에 있어서의 그 밖의 구조와 그 밖의 효과에 대해서는, 실시 형태 1의 반도체 패키지(20)와 마찬가지이기 때문에, 그 중복 설명은 생략한다.
이어서, 본 제3 변형예의 반도체 패키지(32)의 조립에 대하여 설명한다. 도 14는 도 13에 도시하는 반도체 장치의 조립 수순의 일례를 도시하는 흐름도이다. 반도체 패키지(32)의 조립은, 도 7에 도시하는 반도체 패키지(20)의 조립과 거의 동일하기 때문에, 그 상위점만을 도 13 및 도 14를 사용하여 설명한다.
반도체 패키지(32)의 조립에 있어서의 반도체 패키지(20)의 조립과의 상이한 점은, 와이어 본딩 공정과, 와이어 본딩 공정 후의 수지 도포·수지 경화 공정 전에, 유기 Zn막 형성 공정을 마련한 것이다.
우선, 와이어 본딩 공정에서는, SiC칩(1)의 주면(1a)의 귀금속 도금막(예를 들어 Ni/Au막)이 형성된 소스 전극(2)과 소스 리드(9) 사이 및 게이트 전극(3)과 게이트 리드(11)(도 8 참조) 사이를, Ag 도금이 씌워진 구리 와이어(25)(또는 Ag 와이어)의 초음파 본딩에 의해 결선한다(전기적으로 접속함).
와이어 본딩 후, 수지 도포·수지 경화 공정 전에 유기 Zn막 형성 공정을 행한다.
유기 Zn막 형성 공정에서는, 다이 패드(6) 및 제1 소결 Ag층(16) 상에 유기 Zn 화합물 용액(34)을 도포(공급)하고, 산화 분위기 중에서 200 내지 350℃의 온도로 가열하여 소성 처리를 행하고, 이에 의해, 제1 소결 Ag층(16)의 필렛부(16a)나 내부의 Ag 골격 표면 및 다이 패드(6)의 상면(6a)의 Ag 도금막(15)(및 Ni 도금막(12))의 표면에 유기 산화막 등의 유기 Zn막(33)을 형성한다.
유기 Zn막 형성 후, 도 7의 반도체 패키지(20)의 조립의 수지 도포·수지 경화 공정과 마찬가지의 수지 도포·수지 경화 공정을 행하여 제1 소결 Ag층(16)을 덮는 보강 수지부(17)를 형성한다.
또한, 반도체 패키지(32)의 조립에 있어서의 그 밖의 제조 방법과 그 밖의 효과에 대해서는, 실시 형태 1의 반도체 패키지(20)의 조립 및 그 효과와 마찬가지이기 때문에, 그 중복 설명은 생략한다.
(실시 형태 2)
도 15는 실시 형태 2의 반도체 장치의 구조의 일례를 수지부를 투과하여 도시하는 평면도, 도 16은 도 15에 도시하는 A-A선을 따라서 절단한 구조를 도시하는 단면도, 도 17은 도 15에 도시하는 반도체 장치의 반도체 칩의 제1 전극의 와이어 접합부의 구조의 일례를 도시하는 부분 평면도, 도 18은 도 17에 도시하는 A-A선을 따라서 절단한 구조를 도시하는 부분 단면도이다.
도 15 및 도 16에 도시하는 본 실시 형태 2의 반도체 패키지(반도체 장치)(35)는, 실시 형태 1의 도 1 및 도 2에 도시하는 반도체 패키지(20)와 대략 마찬가지의 구조의 것이고, 여기서는, 반도체 패키지(35)의 반도체 패키지(20)와의 상위점에 대해서만설명한다.
본 실시 형태 2의 반도체 패키지(35)에서는, 우선, SiC칩(1)과 리드를 전기적으로 접속하는 와이어로서, 표면에 Au막 또는 Ag막 등의 귀금속 도금막이 형성된 구리 와이어(25, 26)가 사용되고, 초음파 본딩에 의해 각각의 와이어가 접속되어 있다. 또는, 표면에 Au막 또는 Ag막 등의 귀금속 도금막이 형성된 구리 와이어(25, 26) 대신에, Ag 와이어를 사용해도 된다.
여기서는, 표면에 Au막 또는 Ag막 등의 귀금속 도금막이 형성된 구리 와이어(25, 26)를 사용한 경우를 설명한다. 즉, SiC칩(1)의 소스 전극(2)과 소스 리드(9)를 전기적으로 접속하는 와이어가, 굵은 구리 와이어(25)이며, SiC칩(1)의 게이트 전극(3)과 게이트 리드(11)를 전기적으로 접속하는 와이어가, 구리 와이어(25)보다 가는 구리 와이어(26)이며, 각각의 와이어와 와이어 접합부의 내열성을 높일 수 있다.
그리고, 구리 와이어(25, 26)는 그 표면이 Au막 또는 Ag막 등의 귀금속 도금막으로 덮여 있다. 표면이 귀금속 도금막으로 덮인 구리 와이어(25, 26)는, 초음파 본딩에 의해 결선하는 것이 가능하기 때문에, 양산성이 우수하다는 이점이 있다.
또한, SiC칩(1)의 주면(1a)의 소스 전극(2)과 게이트 전극(3) 각각의 최표면은, Ni/Au막 또는 Ag막 등의 귀금속 도금막으로 구성되어 있고, 따라서, 표면이 Au막 또는 Ag막 등의 귀금속 도금막으로 덮인 구리 와이어(25, 26) 각각과, 소스 전극(2), 게이트 전극(3)의 접속성을 높일 수 있다.
또한, 표면이 Au막 또는 Ag막 등의 귀금속 도금막으로 덮인 구리 와이어(25, 26)를 사용하고 있기 때문에, 구리 와이어(25)가 접속되는 소스 리드(9)의 소스 본드 패드(8) 및 구리 와이어(26)가 접속되는 게이트 리드(11)의 게이트 본드 패드(10) 각각의 패드의 표면에는 Ag 도금(27)이 형성되어 있다.
이에 의해, 표면이 Au막 또는 Ag막 등의 귀금속 도금막으로 덮인 구리 와이어(25, 26) 각각과, 상기 각각의 패드의 접속성을 높일 수 있다.
또한, SiC칩(1)의 주면(1a)의 주 전극인 소스 전극(2) 상에는, 구리 와이어(25)의 와이어 접합부(일부)를 덮는 상태에서, 또한 소스 전극(2)의 표면의 7할 이상, 바람직하게는 대략 전체면의 영역(표면 전체)에 두께 30㎛ 이상의 다공질의(다공성의) 제2 소결 Ag층(36)이 형성되어 있다.
또한, 제2 소결 Ag층(36)은 소스 전극(2)의 표면의 전체를 덮고 있는 것이 바람직하지만, 도 15에 도시하는 바와 같이, 소스 전극(2)의 표면의 외주부로부터 약간 내측의 영역까지를 덮고 있어도 된다. 즉, 소스 전극(2)의 표면의 100％ 전체를 덮도록 제어하는 것은 곤란하기 때문에, 표면의 외주부로부터 밀려나오지 않도록, 약간 내측의 영역까지를 덮도록 해도 된다.
또한, 반도체 패키지(35)에서는, SiC칩(1)의 주면(1a)의 게이트 전극(3)의 표면의 와이어 접합부에도, 이 와이어 접합부를 덮는 상태에서 다공질의(다공성의) 제2 소결 Ag층(36)이 형성되어 있다.
본 실시 형태 2의 반도체 패키지(35)에 의하면, 큰 주 전류가 흐르는 소스 전극(2)과 소스 전극용의 소스 리드(9) 사이를 전기 저항이 작고 열전도성이 우수한 구리 와이어(25)로 결선하고 있기 때문에, 알루미늄 와이어에 비하여 와이어 자체의 발열이 작고, 또한 리드측에의 방열 효과가 크기 때문에, 와이어 접합부의 온도 상승을 낮게 억제할 수 있다.
또한, 와이어 접합부를 덮고, 또한 소스 전극(2)의 표면의 대략 전체면(표면 전체)에, 열 및 전기 전도성이 우수한 다공질의(다공성의) 제2 소결 Ag층(36)이 형성되어 있음으로써, 도 17 및 도 18에 도시하는 바와 같이, 구리 와이어(25)로부터 공급되는 전류 D가 저저항의 소결 Ag층(제2 소결 Ag층(36))을 통해서 SiC칩(SiC 디바이스)(1)에 분산되어 균일하게 공급된다.
이에 의해, SiC칩(1) 내에서의 발열 분포가 균일화되어, 국소적인 과열이 발생하는 것을 억제할 수 있다.
또한, 국소적인 과열이 발생하는 것을 억제할 수 있기 때문에, 디바이스의 셀 손상의 위험성이 줄어들고, 디바이스 기인의 불량 발생을 저감할 수 있다.
또한, 열전도성이 우수한 제2 소결 Ag층(36)이 주 전극인 소스 전극(2) 상에 형성되어 있기 때문에, 소스 전극(2) 상의 와이어 접합부에서 발열이 커진 경우에도, 주위로 순시에 열을 분산시킬 수 있고, 이에 의해, 와이어 접합부의 온도 상승을 낮게 억제하는 것이 가능하게 된다.
또한, 와이어 자체의 발열의 억제화나 디바이스 내의 발열의 균일화, 제2 소결 Ag층(36)에 의한 열의 분산 효과에 의해, 와이어 접합부의 온도 상승이 억제되어 와이어 접합부의 열 피로에 의한 균열의 진전을 지연시킬 수 있다. 그 결과, 와이어 접합부의 파단에 관한 파워 사이클 테스트 수명의 향상화를 도모할 수 있다.
나아가서는, 다공질의(다공성의) 제2 소결 Ag층(36)은 귀금속 도금이 씌워진 구리 와이어(25)와 금속 접합하고 있고, 소스 전극(2)의 표면의 귀금속 도금막과도 금속 접합하고 있다.
따라서, 구리 와이어(25)와 소스 전극(2)의 접합 계면이 열팽창차에 의한 열 피로에 의해 파단이 진행된 경우에도, 다공질의 제2 소결 Ag층(36)과 소스 전극(2) 사이는, 저탄성율의 소결 Ag가 왜곡을 흡수하기 때문에, 접합 계면이 파단되지 않고, 또한 구리 와이어(25)와 제2 소결 Ag층(36)의 접합 계면도 파단되는 일이 없다.
이에 의해, 구리 와이어(25)로부터 공급되는 전류 D의 통로를 소결 Ag층(제2 소결 Ag층(36))에 의해 확보할 수 있고, 장기간에 걸쳐서 제품 성능을 유지할 수 있는 신뢰성이 높은 반도체 패키지(35)를 실현할 수 있다.
또한, 본 실시 형태 2의 반도체 패키지(35)에 있어서는, 다이 본드 구조가 도 1의 반도체 패키지(20)와 동일한 구성이기 때문에, 다이 본드부의 장기 신뢰성 등의 효과에 대해서는, 도 1의 반도체 패키지(20)에 의해 얻어지는 효과와 마찬가지의 효과를 얻을 수 있다.
또한, 큰 전류가 흐르는 소스 전극(2)과 소스 리드(9) 사이를, 알루미늄 와이어에 비하여 고도전 또한 고열전도이고, 저열팽창의 Ag 또는 구리 와이어(25)의 초음파 본딩에 의해 결선하고 있기 때문에, 와이어 자체로부터의 발열을 작게 할 수 있고, 또한 SiC칩(1)의 표면으로부터의 방열성 향상에 의해 와이어 본드부의 온도 상승을 억제할 수 있다.
그 결과, 와이어 접합부의 온도 사이클 테스트의 신뢰성을 향상할 수 있고, 또한 반도체 패키지(35)의 전력 손실을 작게 하는 것이 가능하게 되어, 고성능이고 신뢰성이 높은 수지 밀봉형의 반도체 패키지(35)를 실현할 수 있다.
본 실시 형태 2의 반도체 패키지(35)의 그 밖의 구조와 그 밖의 효과에 대해서는, 실시 형태 1의 반도체 패키지(20)와 마찬가지이기 때문에, 그 중복 설명은 생략한다.
이어서, 본 실시 형태 2의 반도체 패키지(35)의 조립에 대하여 설명한다. 도 19는 도 15에 도시하는 반도체 장치의 조립 수순의 일례를 도시하는 흐름도이다. 반도체 패키지(35)의 조립은, 도 7에 도시하는 반도체 패키지(20)의 조립과 거의 동일하기 때문에, 그 상위점만을 도 15, 도 16 및 도 19를 사용하여 설명한다.
본 실시 형태 2의 반도체 패키지(35)의 조립의 반도체 패키지(20)의 조립의 상이한 점은, 와이어 본딩 공정과, 칩상의 소결 Ag층 형성 공정 및 수지 도포·수지 경화 공정이다.
반도체 패키지(35)의 조립의 와이어 본딩 공정에서는, 우선, SiC칩(1)의 주면(1a)의 최표면이 Ni/Au막 또는 Ag막 등의 귀금속 도금막으로 구성된 소스 전극(2)과, Ag 도금(27)이 씌워진 소스 리드(9)의 소스 본드 패드(8) 사이를, Ag 와이어 또는 Ag막 등의 귀금속 도금막이 씌워진 굵은 구리 와이어(25)를 사용하여, 초음파 본딩에 의해 결선한다.
또한, 최표면이 Ni/Au막 또는 Ag막 등의 귀금속 도금막으로 구성된 게이트 전극(3)과, Ag 도금(27)이 씌워진 게이트 리드(11)의 게이트 본드 패드(10) 사이를, Ag 와이어 또는 Ag막 등의 귀금속 도금막이 씌워진, 구리 와이어(25)보다 가는 구리 와이어(26)를 사용하여, 초음파 본딩에 의해 결선한다.
이에 의해, 반도체 패키지(35)의 와이어 본딩에 있어서도, 구리 와이어(25, 26)를 사용하여 소스 전극(2)과 소스 리드(9) 사이를, 또한 게이트 전극(3)과 게이트 리드(11) 사이를 결선할 수 있다.
와이어 본딩 후, SiC칩(1)의 주면(1a)의 소스 전극(2)의 표면에 있어서의 와이어 접합부 및 그 주위를 포함하는 7할 이상의 영역, 바람직하게는 표면의 대략 전체의 영역에 제2 소결 Ag 페이스트(37)를 50㎛ 이상의 두께로 공급하고, 또한 대기 중에서 200 내지 350℃로 가열하고, 0.5 내지 2시간 유지하여 Ag 페이스트를 소성 처리한다. 즉, 소스 전극(2) 상 및 게이트 전극(3) 상에 다공질의 제2 소결 Ag층(36)을 형성한다.
이때, Ag 페이스트 중의 수지는 휘발이나 분해나 유출에 의해 소실되고, 남은 Ag 입자끼리나 Ag 입자와 구리 와이어(25)나 전극의 귀금속막 사이에서 연결·융합이 진행되고, 제2 소결 Ag층(36)은 그물코 형상의 네트워크를 형성하여 귀금속막과 금속 접합한 상태로 된다.
즉, SiC칩(1)의 소스 전극(2)과 구리 와이어(25), 및 게이트 전극(3)과 구리 와이어(26)가, 각각 제2 소결 Ag층(36)을 개재하여 전기적으로 접속된 상태로 되어 있다.
이어서, 다이 패드(6)와, SiC칩(1)의 이면(1b)의 드레인 전극(4)의 접합부와, SiC칩(1)의 주면(1a)의 소스 전극(2) 및 게이트 전극(3) 상의 다공질의 제2 소결 Ag층(36)에 에폭시 수지 등의 액상의 열경화성 수지(보강 수지(23))를 공급하고, 제2 소결 Ag층(36) 내에 열경화성 수지를 함침시키고, 또한 제1 소결 Ag층(16)의 표면을 상기 열경화성 수지로 덮은 상태로 한다.
이 상태에서 가열·경화 처리를 행하고, 다이 본드부의 제1 소결 Ag층(16)의 표면을 덮는 보강 수지부(17)를 형성한다.
본 실시 형태 2의 반도체 패키지(35)의 그 밖의 조립에 대해서는, 실시 형태 1의 반도체 패키지(20)의 조립과 마찬가지이기 때문에, 그 중복 설명은 생략한다.
본 실시 형태 2의 반도체 장치의 조립에 의하면, 다이 본딩이나 와이어 본딩 공정은, 가열 온도나 하중·초음파의 출력 조건이 종래품의 조립과 상이하지만, 조립 프로세스는, 종래품의 조립과 동일한 프로세스를 사용할 수 있다. 또한, 와이어 접합부의 소결 Ag층 형성 공정이나 보강 수지의 함침·경화 처리 공정이 증가하지만, 양산성을 방해하는 공정은 포함되어 있지 않기 때문에, 새로운 설비 투자는 필요로 하지 않고, 종래품의 생산 라인을 사용하여 신뢰성이 높은 반도체 패키지(35)를 생산성을 향상시켜서 제조할 수 있다.
본 실시 형태 2의 반도체 패키지(35)의 조립의 그 밖의 효과에 대해서는, 실시 형태 1의 도 7에 도시하는 반도체 패키지(20)의 조립과 마찬가지이기 때문에, 그 중복 설명은 생략한다.
이어서, 본 실시 형태 2의 변형예에 대하여 설명한다.
도 20은 실시 형태 2의 변형예의 반도체 장치의 구조를 수지부를 투과하여 도시하는 평면도, 도 21은 도 20에 도시하는 A-A선을 따라서 절단한 구조를 도시하는 단면도이다.
도 20 및 도 21에 도시하는 본 실시 형태 2의 변형예의 반도체 장치는, SiC 다이오드 타입의 반도체 패키지(38)이다.
반도체 패키지(38)의 구조에 대하여 설명하면, SiC 다이오드 디바이스인 SiC칩(1)의 주면(1a)에는, 최표면이 귀금속막으로 구성된 주 전극(1g)이 형성되고, 또한 주 전극(1g)의 주위에는 SiC칩(1)의 단부까지 절연성인 패시베이션막(5)이 형성되어 있다. 한편, 이면(1b)에는, 최표면이 귀금속막으로 구성된 다층막을 포함하는 이면 전극(1h)이 형성되어 있다.
한편, Cu 리드 프레임측은, SiC칩(1)을 탑재하는 다이 패드(6), 외부로 전류를 취출하는 이면 전극용 리드(41)와 이면 전극용 본드 패드(42), 주 전극용 리드(39)와 주 전극용 본드 패드(40)로 구성되어 있고, 다이 패드(6)의 칩 탑재 영역에는 Ag 도금막(15)이 형성되어 있다.
또한, 다이 패드(6) 상의 Ag 도금면과 SiC칩(1)의 이면 전극(1h)은, ZnAl계 또는 SnSbAgCu계 또는 AuSn계의 고온 Pb 프리 땜납(43)을 개재하여 금속 접합되어 있다. 즉, SiC칩(1)은 고온 Pb 프리 땜납(43)을 개재하여 다이 패드(6) 상에 탑재되어 있다.
또한, SiC칩(1)의 주 전극(1g)과 주 전극용 본드 패드(40) 사이 및 다이 패드(6)와 이면 전극용 본드 패드(42) 사이는, 표면에 Ag 또는 Au 또는 Pd 도금이 씌워진 복수의 구리 와이어(25, 26)를 사용한 초음파 본딩에 의해 결선되어 있다.
또한, SiC칩(1)의 주 전극(1g) 상에는, 구리 와이어(25)의 일부를 덮는 상태에서 주 전극(1g)의 표면의 7할 이상의 영역, 바람직하게는 표면의 대략 전체의 영역에 두께 30㎛ 이상의 다공질의 제2 소결 Ag층(36)이 형성되어 있다.
즉, 주 전극(1g) 상에 있어서, 구리 와이어(25)의 와이어 접합부와 그 주변 및 주 전극(1g)의 표면의 대략 전체가 제2 소결 Ag층(36)에 의해 덮여 있다.
또한, 제2 소결 Ag층(36)은 주 전극(1g)의 표면의 전체를 덮고 있는 것이 바람직하지만, 도 20에 도시하는 바와 같이, 주 전극(1g)의 표면의 외주부로부터 약간 내측의 영역까지를 덮고 있어도 된다. 즉, 주 전극(1g)의 표면의 100％ 전체를 덮도록 제어하는 것은 곤란하기 때문에, 표면의 외주부로부터 밀려나오지 않도록, 약간 내측의 영역까지를 덮도록 해도 된다.
또한, 다이 패드(6)와 각 리드의 일부를 외부에 노출시키고, 또한 SiC칩(1)과 땜납 접합층(고온 Pb 프리 땜납(43))과 복수의 구리 와이어(25, 26)와 제2 소결 Ag층(36)의 전체를 덮도록, 수지 몰드로 밀봉 수지에 의해 형성된 밀봉체(14)가 설치되어 있다.
또한, 밀봉체(14)로부터 노출된 다이 패드(6)의 하면(6b) 및 다른 일부나, 각 리드의 금속면에는, Sn 베이스의 Pb 프리 땜납막(44, 45)이 도금 형성되어 있다.
본 실시 형태 2의 반도체 패키지(38)에 의하면, 고온 동작 환경에서도 장기적으로 신뢰성이 높고, 또한 저손실이고 소형인 다이오드 타입의 반도체 패키지(38)를 실현할 수 있다.
즉, 구리 와이어(25)로부터 공급되는 전류의 통로를 제2 소결 Ag층(36)에 의해 확보할 수 있기 때문에, 장기간에 걸쳐서 제품 성능을 유지할 수 있는 신뢰성이 높은 다이오드 타입의 반도체 패키지(38)를 실현할 수 있다.
이상, 본 발명자에 의해 이루어진 발명을 발명의 실시 형태에 기초하여 구체적으로 설명했지만, 본 발명은 상기 발명의 실시 형태에 한정되는 것이 아니라, 그 요지를 일탈하지 않는 범위에서 여러가지 변경 가능한 것은 물론이다.
예를 들어, 상기 실시 형태 1(변형예)에서는, 금속 와이어에 구리 와이어를 채용하는 경우에, 그 표면에 Au막 또는 Ag막 등의 귀금속 도금막이 형성되어 있는 경우를 설명했지만, 상기 귀금속 도금막은, Pd 도금막이어도 된다. 또한, 실시 형태 1(변형예 포함함)이나 실시 형태 2에서 나타내는 SiC칩 대신에 GaN 칩을 사용해도 된다.
1 : SiC칩(와이드 갭 반도체 칩)
1a : 주면
1b : 이면
1c : 측면
1d : 콘택트막
1e : 하지막
1f : 귀금속막
19 : 주 전극
1h : 이면 전극
2 : 소스 전극(제1 전극)
3 : 게이트 전극(제3 전극)
4 : 드레인 전극(제2 전극)
5 : 패시베이션막
6 : 다이 패드(칩 탑재부)
6a : 상면(칩 탑재면)
6b : 하면
7 : 드레인 리드(제2 리드)
8 : 소스 본드 패드
9 : 소스 리드(제1 리드)
10 : 게이트 본드 패드
11 : 게이트 리드(제3 리드)
12, 13 : Ni 도금막
14 : 밀봉체(제3 수지부)
15: Ag 도금막(제1 귀금속 도금막)
16 : 제1 소결 Ag층
16a : 필렛부
16b : 미 충전부
16c : 세로 균열
17 : 보강 수지부(제1 수지부)
18, 19 : 알루미늄 와이어
18a : 절결부
20 : 반도체 패키지(반도체 장치)
21 : 리드 프레임
22 : 제1 소결 Ag 페이스트
23 : 보강 수지(제1 수지)
24 : 반도체 패키지(반도체 장치)
25, 26 : 구리 와이어
27 : Ag 도금
28 : 땜납 도금
29 : 반도체 패키지(반도체 장치)
30 : 보강 수지부(제2 수지부)
31 : 보강 수지(제2 수지)
32 : 반도체 패키지(반도체 장치)
33 : 유기 Zn막
34 : 유기 Zn 화합물 용액
35 : 반도체 패키지(반도체 장치)
36 : 제2 소결 Ag층
37 : 제2 소결 Ag 페이스트
38 : 반도체 패키지(반도체 장치)
39 : 주 전극용 리드
40 : 주 전극용 본드 패드
41 : 이면 전극용 리드
42 : 이면 전극용 본드 패드
43 : 고온 Pb 프리 땜납
44, 45 : Pb 프리 땜납막

Claims (19)

  1. 칩 탑재면을 갖는 칩 탑재부와,
    주면과 그 반대측의 이면을 갖고, 상기 주면에 제1 전극이 형성되고, 또한 상기 이면에 제2 전극이 형성되고, 상기 칩 탑재부의 상기 칩 탑재면에 탑재된 와이드 갭 반도체 칩과,
    상기 칩 탑재면과 상기 와이드 갭 반도체 칩 사이에 형성되고, 상기 칩 탑재부와 상기 와이드 갭 반도체 칩을 접합하는 다공질의 제1 소결 Ag층과,
    상기 제1 소결 Ag층의 표면을 덮고, 필렛(fillet) 형상으로 형성된 제1 수지부와,
    상기 와이드 갭 반도체 칩의 상기 제1 전극과 전기적으로 접속된 제1 리드와,
    상기 와이드 갭 반도체 칩의 상기 제2 전극과 전기적으로 접속된 제2 리드
    를 갖고,
    상기 제1 수지부는, 상기 와이드 갭 반도체 칩의 측면의 일부를 덮고 있는, 반도체 장치.
  2. 칩 탑재면을 갖는 칩 탑재부와,
    주면과 그 반대측의 이면을 갖고, 상기 주면에 제1 전극이 형성되고, 또한 상기 이면에 제2 전극이 형성되고, 상기 칩 탑재부의 상기 칩 탑재면에 탑재된 와이드 갭 반도체 칩과,
    상기 와이드 갭 반도체 칩의 상기 제1 전극과 전기적으로 접속된 제1 리드와,
    상기 와이드 갭 반도체 칩의 상기 제2 전극과 전기적으로 접속된 제2 리드와,
    상기 제1 전극과 상기 제1 리드를 전기적으로 접속하는 금속 와이어와,
    상기 제1 전극 상에 배치되고, 상기 금속 와이어와 상기 제1 전극과의 와이어 접합부를 덮는 다공질의 제2 소결 Ag층
    을 갖고,
    상기 제2 소결 Ag층은, 상기 제1 전극의 표면 전체를 덮고 있는, 반도체 장치.
  3. 제1항에 있어서,
    상기 제1 전극과 상기 제1 리드를 전기적으로 접속하는 금속 와이어와,
    상기 제1 전극 상에 배치되고, 상기 금속 와이어와 상기 제1 전극과의 와이어 접합부를 덮는 다공질의 제2 소결 Ag층
    을 갖고,
    상기 제2 소결 Ag층은, 상기 제1 전극의 표면 전체를 덮고 있는, 반도체 장치.
  4. 제1항에 있어서,
    상기 제1 전극과 상기 제1 리드를 전기적으로 접속하는 알루미늄 와이어를 갖는, 반도체 장치.
  5. 제1항에 있어서,
    상기 제1 전극과 상기 제1 리드를 전기적으로 접속하는 알루미늄 와이어와,
    상기 제1 전극 상에 배치되고, 상기 제1 전극과 상기 알루미늄 와이어와의 와이어 접합부를 덮는 제2 수지부
    를 갖는, 반도체 장치.
  6. 제3항에 있어서,
    상기 칩 탑재부의 상기 칩 탑재면의 표면에 제1 귀금속 도금막이 형성되어 있는, 반도체 장치.
  7. 제6항에 있어서,
    상기 와이드 갭 반도체 칩, 상기 제1 소결 Ag층 또는 상기 제1 및 제2 소결 Ag층, 상기 제1 수지부 및 상기 칩 탑재부의 일부가 제3 수지부에 의해 덮여 있는, 반도체 장치.
  8. 제1항에 있어서,
    상기 제1 소결 Ag층과 상기 제1 수지부의 계면에, 유기 Zn막이 형성되어 있는, 반도체 장치.
  9. 제7항에 있어서,
    상기 제1 전극과 상기 제1 리드를 전기적으로 접속하는 상기 금속 와이어를 갖고,
    상기 금속 와이어의 표면이 제2 귀금속 도금막으로 덮여 있는, 반도체 장치.
  10. 제9항에 있어서,
    상기 칩 탑재부, 상기 제1 및 제2 리드는, 구리를 주성분으로 하는 재료를 포함하는, 반도체 장치.
  11. 제10항에 있어서,
    상기 칩 탑재부, 상기 제1 및 제2 리드 각각의 표면이, Ni 도금막으로 덮여 있는, 반도체 장치.
  12. 제1항에 있어서,
    상기 와이드 갭 반도체 칩은, SiC 또는 GaN을 포함하는, 반도체 장치.
  13. 제1항에 있어서,
    상기 와이드 갭 반도체 칩의 상기 주면에 제3 전극이 형성되고,
    상기 제3 전극과 전기적으로 접속하는 제3 리드를 갖고,
    상기 제1 리드는, 소스 리드이며,
    상기 제2 리드는, 드레인 리드이며,
    상기 제3 리드는, 게이트 리드인, 반도체 장치.
  14. (a) 칩 탑재면을 갖는 칩 탑재부와, 상기 칩 탑재부의 근방에 배치된 제1 리드와, 상기 칩 탑재부에 연결된 제2 리드를 구비한 리드 프레임을 준비하는 공정,
    (b) 상기 칩 탑재부의 상기 칩 탑재면 상에 제1 소결 Ag 페이스트를 공급하고, 그 후, 상기 제1 소결 Ag 페이스트 상에, 주면에 제1 전극이 형성되고, 또한 이면에 제2 전극이 형성된 와이드 갭 반도체 칩을 탑재하는 공정,
    (c) 상기 제1 소결 Ag 페이스트를 가열하여 다공질의 제1 소결 Ag층을 형성하고, 상기 제1 소결 Ag층에 의해 상기 칩 탑재부와 상기 와이드 갭 반도체 칩을 접합하는 공정,
    (d) 상기 와이드 갭 반도체 칩의 상기 제1 전극과 상기 제1 리드를 전기적으로 접속하는 공정,
    (e) 상기 제1 소결 Ag층의 표면 상에 액상의 제1 수지를 공급하고, 그 후, 상기 제1 수지를 가열함으로써, 상기 제1 소결 Ag층의 표면을 덮고, 또한 필렛 형상을 이루는 제1 수지부를 형성하는 공정,
    (f) 상기 리드 프레임으로부터 상기 제1 및 제2 리드를 분리하는 공정
    을 갖고,
    상기 (e) 공정에 있어서,
    상기 제1 수지부를, 상기 와이드 갭 반도체 칩의 측면의 일부를 덮도록 형성하는, 반도체 장치의 제조 방법.
  15. (a) 칩 탑재면을 갖는 칩 탑재부와, 상기 칩 탑재부의 근방에 배치된 제1 리드와, 상기 칩 탑재부에 연결된 제2 리드를 구비한 리드 프레임을 준비하는 공정,
    (b) 상기 칩 탑재부의 상기 칩 탑재면 상에, 주면에 제1 전극이 형성되고, 또한 이면에 제2 전극이 형성된 와이드 갭 반도체 칩을 탑재하는 공정,
    (c) 상기 와이드 갭 반도체 칩의 상기 제1 전극과 상기 제1 리드를 금속 와이어에 의해 접속하는 공정,
    (d) 상기 제1 전극 상의 상기 금속 와이어와의 와이어 접합부에 제2 소결 Ag 페이스트를 공급하고, 그 후, 상기 제2 소결 Ag 페이스트를 가열하여 다공질의 제2 소결 Ag층을 형성하고, 상기 제2 소결 Ag층을 개재하여 상기 제1 전극과 상기 금속 와이어를 전기적으로 접속하는 공정,
    (e) 상기 리드 프레임으로부터 상기 제1 및 제2 리드를 분리하는 공정
    을 갖고,
    상기 (d) 공정에 있어서,
    상기 제2 소결 Ag층을, 상기 제1 전극의 표면 전체를 덮도록 형성하는, 반도체 장치의 제조 방법.
  16. 제14항에 있어서,
    상기 (d) 공정에서, 상기 제1 전극과 상기 제1 리드를 금속 와이어에 의해 전기적으로 접속하고,
    상기 (e) 공정 후이고, 또한 상기 (f) 공정 전에, 상기 제1 전극 상의 상기 금속 와이어와의 와이어 접합부에 제2 소결 Ag 페이스트를 공급하고, 그 후, 상기 제2 소결 Ag 페이스트를 가열하여 다공질의 제2 소결 Ag층을 형성하고, 상기 제2 소결 Ag층을 개재하여 상기 제1 전극과 상기 금속 와이어를 전기적으로 접속하는 공정을 갖고,
    상기 제2 소결 Ag층을, 상기 제1 전극의 표면 전체를 덮도록 형성하는, 반도체 장치의 제조 방법.
  17. 제14항에 있어서,
    상기 (d) 공정에서, 상기 제1 전극과 상기 제1 리드를 알루미늄 와이어에 의해 전기적으로 접속하는, 반도체 장치의 제조 방법.
  18. 제14항에 있어서,
    상기 (d) 공정에서, 상기 제1 전극과 상기 제1 리드를 알루미늄 와이어에 의해 전기적으로 접속하고,
    상기 (e) 공정에서, 상기 제1 전극 상의 상기 알루미늄 와이어와의 와이어 접합부에 제2 수지를 공급하고, 그 후, 상기 제2 수지를 가열함으로써, 상기 와이어 접합부를 덮는 제2 수지부를 형성하는, 반도체 장치의 제조 방법.
  19. 제14항에 있어서,
    상기 (d) 공정 후이고, 또한 상기 (e) 공정 전에, 상기 칩 탑재부의 일부와 상기 제1 소결 Ag층 상에 유기 Zn 화합물 용액을 공급하고, 그 후, 상기 유기 Zn 화합물 용액을 가열함으로써, 상기 칩 탑재부의 일부와 상기 제1 소결 Ag층의 표면 상에 유기 Zn막을 형성하는, 반도체 장치의 제조 방법.
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