JP5414622B2 - 半導体実装基板およびそれを用いた実装構造体 - Google Patents
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Description
基材と、
前記基材上の電極と、を含む半導体実装基板であって、
半導体素子が実装される前記電極の中央部と、
前記電極の中央部の周囲を囲む、前記電極の周縁部とがあり、
前記電極の周縁部の表面粗さが、前記電極の中央部の表面粗さより大きく、
前記電極の周縁部は、前記電極の中央部より、前記基材からの高さが高く形成されている半導体実装基板を提供する。
cosθ’=rcosθ
ここで、θは平滑面、θ’は微小な凹凸を持つ固体表面の接触角の値である。また、rは見かけの表面積に対する実際の表面積の割合であり、粗さなどによる微小な凹凸がある面では、平滑面の場合に比べて実質的な表面積が大きいためr≧1である。この式は、滑らかな表面に対してθの接触角を有する液体は、微小な凹凸がある面上では、角度θ’で接触すると教えている。そして、r≧1であるので、明らかにθ’<θである。
電極周縁部の算術平均粗さ(Ra)が346nmで、□0.79mmの電極中央部の算術平均粗さ(Ra)が296nmの基板(粗さの差=50nm)に、□0.8mmの半導体素子を、半導体素子の電極と基板の電極中央部とが向かい合うように、バンプで接合した。その後、半導体素子を覆うように封止材料を塗布したところ、封止樹脂は、電極周縁部上には大きなボイドも無く濡れ広がり、半導体素子と基板の間には半導体素子の縁から最大105μmまで入り込んでいた。バンプは、半導体素子の縁から110μm以内には存在しないので、バンプの周囲に封止材料が入り込まないことを確認できた。
一方、算術平均粗さ(Ra)の差を設けない場合や、電極周縁部の算術平均粗さ(Ra)が343nm、電極中央部の算術平均粗さ(Ra)が305nmの基板を用いた場合(粗さの差=38nm)には、半導体素子と基板の間の、バンプ周囲にも封止材料の入り込みが確認でき、封止材料の膨張収縮に伴うバンプの変形による電気的接続の信頼性低下が懸念された。
2 電極
2a 周縁部(表面粗さの大きい領域)
2b 中央部(表面粗さの小さい領域)
2i 絶縁領域
2p P型電極
2n N型電極
3 表面粗さの小さい領域に囲まれた表面粗さの大きい領域
4a ジグ
4b ジグ
5 実装構造体
6 半導体素子
7 端子
8 バンプ
9 封止材料
10 搭載ツール
20a 表面粗さの大きな電極地
20b 表面粗さの小さな電極地
100 半導体実装基板(基板)
Claims (12)
- 基材と、
前記基材上の電極と、を含む半導体実装基板であって、
半導体素子が実装される前記電極の中央部と、
前記電極の中央部の周囲を囲む、前記電極の周縁部とがあり、
前記電極の周縁部の表面粗さが、前記電極の中央部の表面粗さより大きく、
前記電極の周縁部は、前記電極の中央部より、前記基材からの高さが高く形成されている半導体実装基板。 - 前記電極の中央部の表面は、平坦でなく、粗されている請求項1に記載の半導体実装基板。
- 前記電極の周縁部の表面粗さが、前記電極の中央部の表面粗さより、50nm以上大きいことを特徴とする請求項1または2のいずれかに記載の半導体実装基板。
- 前記電極の中央部と前記電極の周縁部とがAu、またはAu合金、
或いはAg、またはAg合金、
或いはCu、またはCu合金から構成されていることを特徴とする
請求項1から3のいずれか1項に記載の半導体実装基板。 - 前記基材がアルミナまたは窒化アルミニウムから構成された
請求項1から4のいずれか1項に記載の半導体実装基板。 - 請求項1から5のいずれか1項に示した半導体実装基板の前記電極の中央部上に
半導体素子を搭載してなることを特徴とする実装構造体。 - 前記半導体実装基板の電極と前記半導体素子とを電気的に接合するバンプがペーストで形成され、
前記半導体素子が封止材料により封止された
請求項6に記載の実装構造体。 - 前記半導体実装基板の電極の中央部と前記半導体素子との間に
前記封止材料が存在しない領域を持つ
請求項6または7に記載の実装構造体。 - 前記半導体実装基板の電極の周縁部の全面が
前記封止材料に覆われている
請求項7または8に記載の実装構造体。 - 前記ペーストが
Au、またはAu合金、
或いはAg、またはAg合金、
或いはCu、またはCu合金の金属粒子を含むことを特徴とする
請求項7から9のいずれか1項に記載の実装構造体。 - 前記ペーストが
金属ナノ粒子のペーストであることを特徴とする
請求項7から10のいずれか1項に記載の実装構造体。 - 前記半導体素子はLED素子であることを特徴とする
請求項7から11のいずれか1項に記載の実装構造体。
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