KR20140046442A - 산화물 반도체막의 제작 방법, 반도체 장치의 제작 방법 및 반도체 장치 - Google Patents

산화물 반도체막의 제작 방법, 반도체 장치의 제작 방법 및 반도체 장치 Download PDF

Info

Publication number
KR20140046442A
KR20140046442A KR1020147001695A KR20147001695A KR20140046442A KR 20140046442 A KR20140046442 A KR 20140046442A KR 1020147001695 A KR1020147001695 A KR 1020147001695A KR 20147001695 A KR20147001695 A KR 20147001695A KR 20140046442 A KR20140046442 A KR 20140046442A
Authority
KR
South Korea
Prior art keywords
film
oxide semiconductor
oxide
semiconductor film
metal oxide
Prior art date
Application number
KR1020147001695A
Other languages
English (en)
Inventor
마사키 코야마
코세이 네이
아키히사 시모무라
수구루 혼도
토루 하세가와
Original Assignee
가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 한도오따이 에네루기 켄큐쇼 filed Critical 가부시키가이샤 한도오따이 에네루기 켄큐쇼
Publication of KR20140046442A publication Critical patent/KR20140046442A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02565—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02422—Non-crystalline insulating materials, e.g. glass, polymers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02488—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02551—Group 12/16 materials
    • H01L21/02554—Oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02631—Physical deposition at reduced pressure, e.g. MBE, sputtering, evaporation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02675—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using laser beams
    • H01L21/02686—Pulsed laser beam
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78603—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the insulating substrate or support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Optics & Photonics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Thin Film Transistor (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

절연 표면에 형성되는 산화물 반도체막은 하지 계면 근방에 비정질 영역이 잔존하게 되고, 이것이 트랜지스터 등의 특성에 영향을 주는 요인의 하나로 생각되고 있다.
산화물 반도체막에 접하는 하지면 또는 산화물 반도체막에 접하는 막을 형성하는 재료의 융점을, 산화물 반도체를 구성하는 재료의 융점보다 높게 한다. 이에 따라, 산화물 반도체막에 접하는 하지면 또는 산화물 반도체막에 접하는 막과의 계면 근방까지 결정 영역이 존재할 수 있게 한다. 이 재료로서 절연성의 금속 산화물을 이용한다. 금속 산화물로서, 산화물 반도체막을 구성하는 재료와 동족의 재료인 산화 알루미늄, 산화 갈륨 등을 이용한다.

Description

산화물 반도체막의 제작 방법, 반도체 장치의 제작 방법 및 반도체 장치{METHOD FOR MANUFACTURING OXIDE SEMICONDUCTOR FILM, METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE, AND SEMICONDUCTOR DEVICE}
본 발명은 산화물 반도체 및 채널 영역에서 산화물 반도체를 이용하는 트랜지스터를 가지는 반도체 장치에 관한 것이다.
트랜지스터용 재료로서, 산화물 반도체가 주목되고 있다. 이 산화물 반도체는 저온에서 형성될 수 있는 비정질 실리콘의 것과 유사한 특징과, 높은 전계 효과 이동도를 가지는 다결정 실리콘 것과 유사한 특징을 겸하여 구비하고 있다고 한다. 예를 들면, 전자 캐리어 농도가 제어된 비정질 산화물을 이용한 전계 효과형 트랜지스터 및 이러한 트랜지스터를 이용한 화상 표시 장치에 관한 것이 개시되어 있다(특허문헌 1).
그러나, 실온에서 형성된 비정질 산화물 반도체를 이용하는 트랜지스터는 그 특징에 있어서, 전계 효과 이동도가 그다지 높지 않고, 신뢰성이 나쁘고, 히스테리시스(hysteresis)성이 크다는 문제를 가지고 있다. 이와 같은 문제를 해소하기 위해, 산화물 반도체에 레이저 광을 조사하여 결정화시키는 기술이 개시되어 있다(특허문헌 2 및 특허문헌 3 참조). 이러한 문헌에는, 산화물 반도체막에 레이저 광을 조사함으로써, 비정질의 산화물 반도체의 결정화를 할 수 있는 것이 나타나 있다.
일본국 특개 2006-165528호 공보 일본국 특개 2008-042088호 공보 일본국 특개 2010-123758호 공보
산화물 반도체와 다른 반도체를 결정화시킬 때에는, 결정화될 반도체층과 하지 사이의 계면 근방에서 비정질 영역이 잔존한다는 문제가 있다. 예를 들면, 산화물 반도체막을 이용하여 트랜지스터 등의 소자를 제작하는 경우, 이 박막이 형성되는 하지면은 유리 기판 또는, 산화 실리콘막 등의 절연막이 이용된다. 산화물 반도체와 상이한 절연 재료의 위에 형성된 산화물 반도체막을 결정화시, 하지 계면에 가까운 영역은 결정화시킬 수 없고, 비정질의 영역이 잔존하게 된다는 문제가 일어난다.
물론, 표층의 결정 영역을 사용될 수 있도록, 산화물 반도체막을 두껍게 할 수 있다. 하지만, 기생 용량을 저감하고, 저소비 전력으로 트랜지스터를 동작시키기 위해서는, 채널 영역이 완전히 공핍화하도록, 산화물 반도체막을 얇게 할 필요가 있다. 이 경우, 종래의 기술에서는, 하지 계면의 아주 근방까지 결정화시킬 수 없는 것이, 트랜지스터를 미세화하는 것을 막는다.
이 때문에, 산화물 반도체막의 상층 측을 아무리 결정화해도, 하지 절연막과의 계면 영역에는 비정질 영역이 잔존하게 되고, 이것이 트랜지스터 등의 특성에 역영향을 준다.
이러한 문제를 해결하기 위해, 개시하는 발명은 산화물 반도체의 결정성을 향상시키는 것을 과제의 하나로 하는데, 구체적으로는 하지 계면 혹은 그 근방까지 결정화한 영역을 가지는 결정성의 산화물 반도체막을 제공하는 것을 과제의 하나로 한다. 또한, 그와 같은 산화물 반도체막을 이용한 반도체 장치를 제공하는 것을 과제의 하나로 한다.
산화물 반도체막에 접하는 하지면 또는 산화물 반도체막에 접하는 막을 형성하는 재료의 융점을, 산화물 반도체막을 구성하는 재료의 융점보다 높게 한다. 이에 따라, 산화물 반도체막에 접하는 하지면 또는 산화물 반도체막에 접하는 막과의 계면 근방까지 결정 영역이 존재할 수 있게 한다.
산화물 반도체막의 결정화는 에너지 빔, 특히 레이저 빔의 조사에 의해 행해진다. 산화물 반도체막에 조사하는 레이저 광으로서는, 펄스 레이저 광이 바람직하다. 이는 산화물 반도체막이 형성된 기판에 열적인 손상을 부여하지 않고, 또한 레이저 광의 조사 영역을 순간적으로 결정화할 수 있는 온도로 가열할 수 있게 되기 때문이다.
산화물 반도체막을 가열하는 레이저 광의 파장은 산화물 반도체의 밴드갭 이상의 에너지를 가지는 단파장 광인 것이 바람직한데, 이는 산화물 반도체막에서 레이저 광이 흡수되도록 하기 때문이다.
단, 산화물 반도체막이 조사되는 레이저 광의 완전 흡수체일 필요는 없다는 점을 주목하라. 레이저 광을 산화물 반도체막에 조사함으로써, 산화물 반도체막은 고온으로 가열된다. 또한 산화물 반도체막에서 흡수되지 않고 하지면 또는 하지막에까지 투과된 레이저 광은 거기서 흡수되어 가열할 가능성도 있다. 어쨌든, 산화물 반도체막은 순간적으로 매우 고온(융점 혹은 융점에 가까운 온도)으로 가열되게 된다. 산화물 반도체막에 접하는 하지면 또는 산화물 반도체막에 접하는 막을 형성하는 재료의 융점이, 산화물 반도체가 가열되는 온도보다 높은 경우, 하지면 또는 이 막을 구성하는 재료는 용융하지 않고 끝나기 때문에, 산화물 반도체가 그것에 의해 오염되는 것을 막을 수 있다.
산화물 반도체막에 접하는 하지면 또는 산화물 반도체막에 접하는 막을 형성하는 재료는 산화물 반도체를 구성하는 원소의 하나와 동족인 13족 원소, 혹은 13족 원소와 같은 성질을 나타내는 3족 원소를 포함하는 재료로 형성하는 것이 바람직하다. 예를 들면, 인듐 및 아연의 산화물을 포함하는 산화물 반도체인 경우, 인듐과 같은 족에 속하는 원소, 즉 13족 원소, 혹은 13족 원소와 같은 성질을 나타내는 3족 원소로 이루어진 절연성의 금속 산화물을 이용하는 것이 바람직하다. 3족 원소로서 란탄계의 원소, 예를 들면 세륨이나 가돌리늄을 이용하면 좋다. 금속 산화물로서 산화 알루미늄, 산화 갈륨은 적합한 일례로서 선택할 수 있다.
산화물 반도체막에 접하는 하지면 또는 산화물 반도체막에 접하는 막을 형성하는 재료의 융점에 대해 검토한다. 대비의 대상이 되는 산화물 반도체를 구성하는 재료로서, 산화 인듐의 융점은 1565℃이고, 산화 아연의 융점은 1975℃이다. 이에 대해, 산화 알루미늄의 융점은 2020℃이고, 산화 인듐이나 산화 아연이 레이저 광에 의해 순간적으로 용융하는 정도의 온도까지 가열되었다고 해도, 산화 알루미늄은 용융하지 않는다. 따라서, 산화물 반도체막의 하지측으로부터의 금속 오염을 막을 수 있다. 또한, 그 외의 금속 산화물로서, 산화 가돌리늄(융점 : 2310℃), 산화 지르코늄(융점 : 2715℃), 이트리아 안정화 지르코니아(융점 : 2700℃), 산화 세륨(융점 : 1950℃) 등을 이용할 수 있다.
한편, 산화 실리콘의 융점은 1614℃~1710℃이기 때문에, 산화 인듐이나 산화 아연이 레이저 광에 의해 순간적으로 용융하는 정도의 온도에까지 가열된 경우, 동시에 용융하게 되는 것이 예상된다. 이 경우, 산화물 반도체의 구성 원소와는 다른 14족 원소인 실리콘은 산화물 반도체의 결정화를 저해할 수 있다.
에너지 빔을 조사하여 제작되는 산화물 반도체막, 즉 비단결정의 산화물 반도체막에 포함되는 결정 영역은 c축 배향하고 있는 것이 바람직하다. 즉, 비단결정의 산화물 반도체막의 결정 영역은 c축 배향하고, 또한 a-b면, 표면 또는 계면의 방향에서 봤을 때 삼각형상 또는 육각형상의 원자 배열을 가지고, c축에 수직인 방향에서는, 금속 원자가 층상 또는 금속 원자와 산소 원자가 층상으로 배열하고 있고, a-b면(혹은 표면 또는 계면)에서는, a축 또는 b축의 방향이 다른(c축을 중심으로 회전한) 결정 영역을 포함하도록 하는 것이 바람직하다. 이하, 이와 같은 비단결정의 박막을 「CAAC-OS를 포함하는 박막」이라고도 말하는 것으로 한다. 또한, CAAC-OS는 「c　Axis　Aligned　Crystalline　Oxide　Semiconductor」의 약어라는 점을 주목하라. 즉, CAAC-OS를 포함하는 박막은 c축에 대해서는 결정화된 박막이고, a-b면에 대해서는 반드시 배열되지는 않는다.
CAAC-OS를 포함하는 박막은 넓은 의미로, 비단결정이고, 그 a-b면에 수직인 방향에서 봤을 때, 삼각형, 또는, 육각형, 또는 정삼각형, 정육각형의 원자 배열을 가지고, 또한, c축에 수직인 방향에서 봤을 때, 금속 원자가 층상, 또는, 금속 원자와 산소 원자가 층상으로 배열된 상을 포함하는 재료를 말한다.
또한, CAAC-OS를 포함하는 박막은 단결정은 아니지만, 비정질만으로 형성되어 있는 것도 아니라는 점을 주목하라. 또한, CAAC-OS를 포함하는 박막은 결정화된 부분(결정 부분)을 포함하지만, 1개의 결정 부분과 다른 결정 부분의 입계(그레인 바운더리라고도 함)를, 투과형 전자 현미경(TEM:transmission　electron　microscope) 등에 의해 명확하게 판별할 수 없는 경우도 있다.
또한, CAAC-OS에 포함되는 산소의 일부는 질소로 치환되어도 좋다. 또한, CAAC-OS를 포함하는 박막을 구성하는 개개의 결정 부분의 c축은 일정한 방향(예를 들면, CAAC-OS를 포함하는 박막을 지지하는 기판면이나 CAAC-OS를 포함하는 박막의 표면, 계면 등에 수직인 방향)으로 정렬되어 있어도 좋다. 혹은, CAAC-OS를 포함하는 박막을 구성하는 개개의 결정 부분의 a-b면의 법선은 일정의 방향(예를 들면, 기판면, CAAC-OS를 포함하는 박막의 표면, 계면 등에 수직인 방향)을 향하고 있어도 좋다. 이와 같은 CAAC-OS를 포함하는 박막의 예로서, 막상으로 형성되고, 막표면, 기판면, 또는 계면에 수직인 방향에서 관찰했을 때 삼각형, 또는, 육각형의 원자 배열이 인정되고, 또한 그 막 단면을 관찰했을 때 금속 원자, 또는, 금속 원자와 산소 원자(혹은 질소 원자)의 층상 배열이 인정되는 것이다.
산화물 반도체막에 c축 배향한 결정 영역을 포함시킴으로써, 캐리어 수송 특성(예를 들면 이동도)의 향상이 기대되고, 또한 구조 안정화를 초래하기 때문에, 이와 같은 산화물 반도체막을 이용한 소자의 특성 향상 및 신뢰성 향상을 기대할 수 있다.
산화물 반도체막에 결정 영역을 포함시키기 위해서는, 산화물 반도체막에 접하는 하지면 또는 산화물 반도체막에 접하는 막을 형성하는 재료를 상기와 같이 적당한 것으로 선택하는 것에 더하여, 산화물 반도체막 자체에 포함되는 불순물을 제거해두는 것이 바람직하다. 산화물 반도체막에 포함되는 불순물로서는, 수소, 수산기, 물 등이다. 수소, 수산기, 물 등은 산화물 반도체막을 형성하는 단계에서 포함될 수 있기 때문에, 성막 처리실 안의 잔류 가스(수소, 수증기 등)를 최대한 많이 저감하는 것이 바람직하다. 또한, 산화물 반도체막에 포함되는 수소, 수산기, 물 등은 열처리에 의해 탈수·탈수소화 처리를 해두는 것이 바람직하다.
본 발명의 일 형태는 산화물 반도체막의 제작 방법에 관한 것이고, 절연성의 금속 산화막에 접하여 인듐 또는 아연의 적어도 한쪽의 산화물을 포함하는 산화물 반도체막을 형성하고, 이 산화물 반도체막에 에너지 빔을 조사하여, 이 산화물 반도체막에 결정 영역이 포함되도록 가열한다는 것이다. 절연성의 금속 산화막은 인듐 또는 아연의 산화물의 융점보다 높은 융점을 가지는 절연성의 금속 산화막인 것이 바람직한 일 형태가 된다.
본 발명의 일 형태는 반도체 장치의 제작 방법에 관한 것이고, 절연성의 금속 산화막을 형성하고, 이 절연성의 금속 산화막에 접하여 인듐 또는 아연의 적어도 한쪽의 산화물을 포함하는 산화물 반도체막을 형성하고, 이 산화물 반도체막에 에너지 빔을 조사하여 결정 영역을 포함하는 산화물 반도체막을 형성하고, 이 결정 영역을 포함하는 산화물 반도체막을 채널 형성 영역으로 하는 트랜지스터를 형성한다는 것이다. 절연성의 금속 산화막은 인듐 또는 아연의 산화물의 융점보다 높은 융점을 가지는 절연성의 금속 산화막인 것이 바람직한 일 형태가 된다. 절연성의 금속 산화막을 형성하기 전 또는 후에, 게이트 전극을 형성할 수 있다.
본 발명의 일 형태는 반도체 장치에 관한 것이고, 절연성의 금속 산화막과, 이 절연성의 금속 산화막에 접하는 인듐 또는 아연의 적어도 한쪽의 산화물을 포함하여 c축 배향한 결정 영역을 포함하는 산화물 반도체막을 가진다. 이 산화물 반도체막의 c축 배향한 결정 영역은 상기 절연성의 금속 산화막과의 계면 근방에서도 존재한다. 절연성의 금속 산화막은 인듐 또는 아연의 산화물의 융점보다 높은 융점을 가지는 절연성의 금속 산화막인 것이 바람직한 일 형태가 된다.
본 명세서에서, 어느 구성 요소가 다른 구성 요소의 「위」에 있거나, 혹은 「아래」에 있다고 언급되었을 때에는, 그 외의 구성 요소에 직접적으로 형성되어 있는 경우도 있지만, 중간에 다른 구성 요소가 존재하는 경우도 있다.
본 명세서에서, 실시형태를 설명하기 위해 이용되는 용어에서 단수의 표현은, 문맥상에서 명백하게 상위하여 의미하지 않는 한, 복수의 표현을 포함한다. "포함한다" 또는 "가진다" 등의 용어는 명세서 안에 기재된 특징, 숫자, 스텝, 동작, 구성 요소, 부분품, 또는 이것들을 조합시킨 것이 존재하는 것을 지정하려고 하는 것이고, 1개 또는 그 이상의 다른 특징, 숫자, 스텝, 동작, 구성 요소, 부분품, 또는 이것들을 조합시킨 것 등의 존재 또는 부가의 가능성을 미리 배제하지 않는다.
본 명세서에서, 특별히 정의되지 않는 한, 기술적 혹은 과학적인 용어를 포함하여 이용되는 모든 용어는 본 발명이 속하는 기술 분야에서 통상의 지식을 가지는 자에게 있어 일반적으로 이해될 수 있는 것과 같은 의미를 가지고 있다. 일반적으로 이용되는 사전에 정의되어 있는 것과 같은 용어는 관련 기술의 문맥상에서 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하고, 본 출원에서 명백하게 정의하지 않는 한, 이상적 혹은 과도하게 형식적인 의미로서 해석되지 않는다.
본 발명의 일 형태에 따르면, 산화물 반도체막에 접하는 하지면 또는 산화물 반도체막에 접하는 막을, 산화물 반도체막을 형성하는 재료의 융점보다 높은 융점의 재료로 형성하고, 에너지 빔을 조사함으로써, 산화물 반도체막의 결정성을 향상시킬 수 있다. 즉, 산화물 반도체막에 접하는 하지면 또는 산화물 반도체막에 접하는 막과의 계면 근방에서도, 하지측에 형성되는 절연막과의 계면 근방에서도, 산화물 반도체에 결정화 영역을 포함시킬 수 있다.
도 1(A)과 도 1(B)은 본 발명의 일 실시형태에 관한 산화물 반도체막을 제작하는 방법을 설명하는 도면.
도 2(A) 내지 도 2(C)는 본 발명의 일 실시형태에 관한 탑게이트형의 트랜지스터를 제작하는 방법을 설명하는 도면.
도 3(A)과 도 3(B)은 본 발명의 일 실시형태에 관한 보텀게이트형의 트랜지스터를 제작하는 방법을 설명하는 도면.
도 4는 본 발명의 일 실시예에 관한 시료의 단면 TEM상.
도 5는 본 발명의 일 실시예에 관한 시료의 단면 TEM상.
도 6은 본 발명의 일 실시예에 관한 시료의 단면 TEM상.
도 7은 본 발명의 일 실시예에 관한 시료의 단면 TEM상.
도 8(A) 내지 도 8(D)은 본 발명의 일 실시예에 관한 시료의 전자선 회절상.
도 9는 InGaZnO4의 단결정 구조를 도시하는 모델도.
도 10은 Si 치환 모델을 도시하는 도면.
도 11은 단결정 모델의 최종 구조를 도시하는 도면.
도 12는 Si 치환 모델의 최종 구조를 도시하는 도면.
도 13은 각 모델의 동경 분포 함수 g(r)를 나타내는 그래프.
본 명세서에 의해 개시되는 발명의 일 실시형태를 도면을 참조하여 설명한다. 단, 본 명세서에 의해 개시되는 발명은 이하의 실시형태에 한정되지 않고, 그 발명의 취지 및 그 발명의 범위에서 벗어나지 않고 그 형태 및 상세한 사항을 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해된다는 점을 주목하라. 따라서, 개시되는 발명은 이하에 나타내는 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다.
이하에 설명하는 실시형태에서, 같은 것을 가리키는 부호는 다른 도면 간에서 공통하여 이용하는 경우가 있다. 또한, 도면에서 도시하는 구성 요소, 즉 층이나 영역 등의 두께 폭, 상대적인 위치 관계 등은 실시형태에서 설명하는데 있어서 명확성을 위해 과장하여 나타내어지는 경우가 있음을 주목하라.
도 1(A) 및 도 1(B)는 본 발명의 일 실시형태에 관한 산화물 반도체막의 제작방법을 도시한다. 도 1(A)은 기판(100) 위에 금속 산화물막(102)을 형성하고, 그 위에 산화물 반도체막(104)을 형성하는 형태를 도시하고 있다.
금속 산화물막(102)은 산화물 반도체막(104)을 구성하는 원소의 하나와 동족의 13족 원소, 혹은 13족 원소와 마찬가지의 성질을 나타내는 3족 원소를 포함하는 재료로 형성된다. 예를 들면, 산화물 반도체막(104)이 인듐 및 아연의 산화물을 포함하는 산화물 반도체 재료인 경우, 금속 산화물막(102)은 인듐과 같은 족에 속하는 원소, 즉 13족 원소, 혹은 13족 원소와 같은 성질을 나타내는 3족 원소로 이루어진 절연성의 금속 산화물을 이용하는 것이 바람직하다. 3족 원소로서 란탄계의 원소, 예를 들면 세륨이나 가돌리늄을 이용하면 좋다. 금속 산화물로서 산화 알루미늄, 산화 갈륨은 적합한 일례로서 선택할 수 있다.
금속 산화물막(102)을 형성하는 재료의 융점은 산화물 반도체막(104)을 형성하는 재료의 융점보다 높은 것이 바람직하다. 산화물 반도체막(104)을 융점 가까이까지 가열한 경우에, 금속 산화물막(102)이 동시에 용융하게 되면, 산화물 반도체막(104)의 결정화를 저해하는 요인이 되기 때문이다. 또한, 산화물 반도체막(104)을 가열했을 때에 금속 산화물막(102)이 용융하게 되면, 금속 산화물막(102)의 원소가 산화물 반도체막(104)으로 확산하여 오염원이 되는 것도 우려되기 때문이다. 금속 산화물막(102)을 형성하는 재료의 융점이 산화물 반도체막(104)의 융점보다 높은 경우, 금속 산화물막(102)은 용융하지 않기 때문에, 산화물 반도체막(104)이 불순물 원소에 의해 오염되는 것을 막을 수 있다.
여기서, 산화물 반도체막(104)을 구성하는 재료로서 이용할 수 있는 산화 인듐의 융점은 1565℃이고, 산화 아연의 융점은 1975℃이다. 이것에 대해, 금속 산화물막(102)으로서 이용할 수 있는 산화 알루미늄의 융점은 2020℃이다. 산화 인듐이나 산화 아연이 순간적으로 용융하는 정도의 온도에까지 가열되었다고 해도, 산화 알루미늄은 용융하지 않기 때문에, 산화물 반도체막(104)의 하지측에서의 금속 오염을 막을 수 있다. 또한, 산화 알루미늄 대신에, 산화 가돌리늄(융점 : 2310℃), 산화 지르코늄(융점 : 2715℃), 이트리아 안정화 지르코니아(융점 : 2700℃), 산화 세륨(융점 : 1950℃) 등을 이용해도 좋다.
한편, 산화 실리콘의 융점은 1614℃~1710℃이기 때문에, 산화 인듐이나 산화 아연이 레이저 광에 의해 순간적으로 용융하는 정도의 온도까지 가열된 경우, 동시에 용융하게 되는 것이 예상된다. 이 경우, 산화물 반도체의 구성 원소와 다른 14족 원소인 실리콘은 산화물 반도체막(104)의 결정화를 저해할 수 있다.
여기서 In(인듐) 원자, Ga(갈륨) 원자, 및 Zn(아연) 원자를 포함하는 산화물 반도체, 소위 IGZO에, Si(실리콘) 원자가 혼입되면 어떠한 구조 변화가 발생하는지, 고전 분자 동력학 시뮬레이션에 의해 조사한 결과에 대해 설명한다. 고전 분자 동력학법에서는, 원자간 상호 작용을 특징짓는 경험적 포텐셜을 정의함으로써, 각 원자에 작용하는 힘을 평가하고, 뉴턴의 운동 방정식을 수치적으로 해결함으로써, 각 원자의 운동(시간 의존적 변화)을 결정론적으로 추적할 수 있다.
이하에 계산 모델과 계산 조건을 설명한다. 또한, 본 계산에서는, Born-Mayer-Huggins 포텐셜을 이용했음을 주목하라.
1680 원자의 InGaZnO4의 단결정 구조(도 9 참조)와, 1680 원자의 InGaZnO4의 In, Ga, Zn의 각각 20 원자씩을 Si 원자로 치환된 구조(도 10 참조)를 제작했다. Si 치환 모델에서, Si는 3.57atom％(2.34 중량％)이다. 또한, 단결정 모델의 밀도는 6.36g/cm3, Si 치환 모델의 밀도는 6.08g/cm3이다.
InGaZnO4의 단결정의 융점(고전 분자 동력학 시뮬레이션에 의한 견적으로는 약 2000℃) 이하인 1727℃에서, 일정한 압력(1atm)에서, 150psec 간(시간 단위 폭 0.2fsec×75만 스텝)의 고전 분자 동력학 시뮬레이션에 의해, 구조 완화를 행하였다. 이들 2개의 구조에 대해 동경 분포 함수 g(r)이 계산되었다. 또한, 동경 분포 함수 g(r)는 어느 원자로부터 거리 r 떨어진 위치에서, 다른 원자가 존재하는 확률 밀도를 나타내는 함수라는 점을 주목하라. 원자끼리의 상관이 없어지면, g(r)는 1에 가깝다.
상기의 2개의 계산 모델에 대해, 150psec 간의 고전 분자 동력학 시뮬레이션을 행함으로써 얻어진 최종 구조를 각각 도 11, 도 12에 도시한다. 또한, 각각의 구조에서 동경 분포 함수 g(r)를 도 13에 도시한다.
도 11에 도시하는 단결정 모델은 안정적이고, 최종 구조에서도 결정 구조를 유지하고 있지만, 도 12에 도시하는 Si 치환 모델은 불안정적이고, 시간 경과와 함께 결정 구조가 무너져 가고, 어모퍼스 구조로 변화하는 것을 확인할 수 있다. 도 13에서, 각 구조 모델의 동경 분포 함수 g(r)를 비교하면, 단결정 모델에서는, 장거리에서도 피크가 있고, 장거리 질서가 있는 것을 알 수 있다. 한편, Si 치환 모델에서는, 0.6nm 정도에서 피크가 사라지고, 장거리 질서가 없는 것이 발견되었다.
이들의 계산 결과에 의해, IGZO에 실리콘이 혼입한 경우, IGZO의 결정화가 저해되고, IGZO가 어모퍼스화 할 우려가 있는 것이 시사되었다. 따라서, 산화 인듐이나 산화 아연이 레이저 광에 의해 순간적으로 용융하는 정도의 온도에까지 가열, 그것과 동시에 산화 실리콘이 용융한 경우, 산화물 반도체의 구성 원소와 다른 14족 원소인 실리콘은 산화물 반도체막(104)의 결정화를 저해하는 요인이 된다고 생각된다.
또한, 기판(100)이 상기와 같이 인듐과 같은 족에 속하는 13족 원소, 혹은 13족 원소와 같은 성질을 나타내는 3족 원소로 이루어진 절연성의 금속 산화물 재료로 형성되어 있는 경우, 금속 산화물막(102)을 생략할 수 있다는 점을 주목하라. 이 경우, 산화물 반도체막(104)의 하지면이, 그것을 구성하는 원소의 하나와 동족의 13족 원소, 혹은 13족 원소와 같은 성질을 나타내는 3족 원소를 포함하는 재료로 형성되는 것이 되기 때문이다.
산화물 반도체막(104)은 스퍼터링법이나 레이저 빔 증착법 등으로 형성된다. 산화물 반도체막(104)을 형성할 때에는, 막 중에 수소나 수분이 포함되지 않도록 하기 위해, 성막전의 처리로서, 성막 처리실 내에 증착된 수소, 수분 등의 불순물을 탈리하고 배기하는 것이 바람직하다. 이러한 불순물을 성막 처리실 내에서 제거하기 위해, 흡착형의 진공 펌프(예를 들면, 크라이오 펌프, 이온 펌프, 티탄 승화(sublimation) 펌프)를 이용하는 것이 바람직하다. 또한, 배기 수단으로서는, 터보 분자 펌프에 콜드 트랩을 더한 것이어도 좋다.
산화물 반도체막(104)에 이용되는 산화물 반도체로서는, 적어도 인듐(In) 혹은 아연(Zn)을 포함하는 것이 바람직하다. 특히 In과 Zn을 포함하는 것이 바람직하다. 또한, 이 산화물을 이용한 트랜지스터의 전기 특성의 편차를 줄이기 위한 스태빌라이저로서, 그것들에 더하여 갈륨(Ga)을 가지는 것이 바람직하다. 또한, 스태빌라이저로서 주석(Sn)을 가지는 것이 바람직하다. 또한, 스태빌라이저로서 하프늄(Hf), 지르코늄(Zr), 란탄계의 원소(예를 들면, 세륨(Ce), 네오디뮴(Nd), 가돌리늄(Gd))로부터 선택된 일종 또는 복수종이 포함되어 있는 것이 바람직하다.
예를 들면, 산화물 반도체로서, 산화 인듐, 산화 주석, 산화 아연, 이원계 금속의 산화물인 In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물, 삼원계 금속의 산화물인 In-Ga-Zn계 산화물(IGZO라고도 표기함), In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, 사원계 금속의 산화물인 In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물을 이용할 수 있다.
여기서, In-Ga-Zn계 산화물은 In과 Ga와 Zn을 주성분으로서 가지는 산화물이라는 의미이고, In과 Ga와 Zn의 비율은 따지지 않는다. 또한, In과 Ga와 Zn 이외의 금속 원소가 들어 있어도 좋다.
또한, 산화물 반도체로서, InMO3(ZnO)m(m＞0, 또한, m은 정수가 아님)으로 표기되는 재료를 이용해도 좋다. 또한, M은, Ga, Fe, Mn 및 Co로부터 선택된 하나의 금속 원소 또는 복수의 금속 원소, 혹은 상기의 스태빌라이저로서의 원소를 나타냄을 주목하라. 또한, 산화물 반도체로서, In2SnO5(ZnO)n(n＞0, 또한, n은 정수)으로 표기되는 재료를 이용해도 좋다.
예를 들어, In:Ga:Zn=1:1:1(=1/3:1/3:1/3) 혹은 In:Ga:Zn=2:2:1(=2/5:2/5:1/5)의 원자비의 In-Ga-Zn계 산화물이나 그 조성의 근방의 산화물을 이용할 수 있다. 혹은, In:Sn:Zn=1:1:1(=1/3:1/3:1/3), In:Sn:Zn=2:1:3(=1/3:1/6:1/2) 혹은 In:Sn:Zn=2:1:5(=1/4:1/8:5/8)의 원자비의 In-Sn-Zn계 산화물이나 그 조성의 근방의 산화물을 이용하면 좋다.
또한, 산화물 반도체막(104)에, 과잉의 수소, 수산기, 물을 제거(탈수화 또는 탈수소화)하기 위한 가열 처리를 행해도 좋다. 가열 처리의 온도는 300℃ 이상 700℃ 이하, 또한 기판의 변형점 미만으로 한다. 가열 처리는 감압하 또는 질소 분위기 하 등에서 행할 수 있다. 예를 들어, 가열 처리 장치의 하나인 전기로에 기판(100)을 도입하고, 산화물 반도체막(104)에 대해 질소 분위기 하 450℃에서 1시간의 가열 처리를 행한다.
산화물 반도체막(104)의 가열은 에너지 빔을 조사하여 행하는 것이 바람직하다. 에너지 빔의 대표예는 레이저 광이다. 산화물 반도체막(104)에 조사하는 레이저 광으로서는, 펄스 레이저 광이 바람직하다. 산화물 반도체막(104)이 형성된 기판에 열적인 대미지를 부여하지 않고, 또한 레이저 광의 조사 영역을 순간적으로 결정화할 수 있는 온도에 가열할 수 있게 되기 때문이다.
산화물 반도체막(104)을 가열하는 레이저 광의 파장은, 산화물 반도체막(104)에서 레이저 광이 흡수되도록 하기 위해서 산화물 반도체의 밴드갭 이상의 에너지를 가지는 단파장인 것이 바람직하다. 그와 같은 파장을 가지는 레이저 광의 광원의 일례로서는, 엑시머 레이저(excimer laser)를 이용할 수 있다. 엑시머 레이저로서, XeCl(308nm), KrF(248nm), ArF(193nm) 등을 이용할 수 있다. 또한, YAG 레이저 등의 제 3 고주파를 이용해도 좋다.
단, 산화물 반도체막(104)가 조사되는 레이저 광의 파장에 대해 완전 흡수체일 필요는 없다는 점을 주목하라. 레이저 광을 산화물 반도체막(104)에 조사함으로써, 산화물 반도체막(104)은 고온으로 가열된다. 또한 산화물 반도체막(104)에서 흡수되지 않고 금속 산화물막(102)에 까지 투과된 레이저 광은 거기서 흡수되어 가열할 가능성도 있다. 어쨌든, 산화물 반도체막(104)은 순간적으로 매우 고온(융점 혹은 융점에 가까운 온도)으로 가열되게 된다. 금속 산화물막(102)을 구성하는 재료의 융점이, 산화물 반도체막(104)이 가열되는 온도보다 높은 경우, 금속 산화물막(102)을 구성하는 재료는 용융하지 않기 때문에, 산화물 반도체가 하지 재료에 의해 오염되는 것을 막을 수 있다.
금속 산화물막(102)으로서 산화물 반도체막(104) 보다 고융점의 재료를 이용하고, 산화물 반도체막(104)에 에너지 빔을 조사하여 가열함으로써, 결정 영역을 포함하는 비단결정의 산화물 반도체막(105)을 얻을 수 있다(도 1(B)). 산화물 반도체막(105)에 포함되는 결정 영역은 이하의 실시예에서 나타낸 것처럼, 금속 산화물막(102)의 계면으로부터 2nm 이하의 영역에서도 관측할 수 있다. 산화물 반도체막(105)에서 관측되는 결정 영역은 c축 배향한 결정이고, 이 결정 영역이 금속 산화물막(102)의 계면에 거의 밀접한 산화물 반도체막(105)을 얻을 수 있다.
결정 영역을 포함하는 산화물 반도체막을 제작하는데 있어서, 금속 산화물막(102)의 표면을 평탄화해 두는 것이 바람직하다. 평탄화 처리의 방법에 한정은 없지만, 연마 처리(예를 들면, 화학적 기계 연마(Chemical　Mechanical　Polishing : CMP)법), 드라이 에칭 처리, 플라즈마 처리, 혹은 이것들을 조합하여 행할 수 있다. 플라즈마 처리로서는, 예를 들면, 아르곤 가스를 도입하여 플라즈마를 발생시키는 역스퍼터링을 행할 수 있다. 역스퍼터링은 아르곤 분위기 하에서 기판 측에 RF 전원을 이용하여 전압을 인가하고 기판 근방에 플라즈마를 형성하여 표면을 개질하는 방법이다.
평탄화의 정도는 평균면 거칠기(Ra)가 1nm 이하, 바람직하게는 0.3nm 이하, 보다 바람직하게는 0.1nm 이하로 하는 것이 바람직하다. 또한, Ra는 JIS　B　0601:2001(ISO4287:1997)로 정의되어 있는 산술 평균 거칠기를 곡면에 대하여 적용할 수 있도록 삼차원으로 확장한 것이고,「기준면부터 지정면까지의 편차의 절대값을 평균한 값」으로 표현된다는 점을 주목하라. 이와 같이 금속 산화물막(102)의 표면(혹은, 하지면)을 평탄화해 둠으로써, 산화물 반도체막(105)의 결정 영역이 하지 계면 혹은 그 근방까지 형성되기 쉬워지는 것이 기대된다.
또한, 금속 산화물막(102)은 단일의 층일 필요는 없고, 복수의 막이 적층된 구조를 가지고 있어도 좋다. 이 때, 산화물 반도체막(104)에 접하는 층이 상기와 같은 요건(재질, 융점, 평탄성 등)을 만족하고 있으면 좋다. 예를 들면, 산화 실리콘막과 산화 알루미늄막의 적층 구조를 금속 산화물막(102)으로서 적용할 수 있다. 이러한 경우, 산화 알루미늄막이 산화물 반도체막과 접하도록 형성하면 좋다.
다음에, 도 2(A) 내지 도 2(C)를 참조하여 비단결정의 산화물 반도체막(105)을 이용한 반도체 장치의 제작 방법에 대해 나타낸다. 도 2(A) 내지 도 2(C)는 반도체 장치의 일 요소인 트랜지스터의 제작 공정에 대하여 도시하고 있다. 도 2(A) 내지 도 2(C)에 도시하는 트랜지스터는 탑 게이트 구조의 트랜지스터의 예이다.
도 2(A)에서는 기판(100) 위에 금속 산화물막(102), 산화물 반도체막(105), 게이트 절연막(106) 및 게이트 전극(108)이 형성된 상태를 도시하고 있다. 금속 산화물막(102)과 산화물 반도체막(105)은 도 1(A)와 도 1(B)에서 설명한 것과 같다. 산화물 반도체막(105)은 트랜지스터의 형상에 따라 소정의 형상으로 에칭하여 섬 형상으로 가공될 수 있다.
기판(100)의 재질은 유리, 금속, 반도체 등 각종의 것을 적용할 수 있다. 금속 산화물막(102)은 절연성의 금속 산화물로 형성된다. 절연성의 금속 산화물로 이루어진 막은, 스퍼터링법이나 증착법, 혹은 기상 성장법에 의해 제작할 수 있다. 금속 산화물막(102)으로서는, 13족 원소, 혹은 13족 원소와 같은 성질을 나타내는 3족 원소의 산화물로서, 위에서 서술한 것처럼 산화 알루미늄이나 산화 갈륨을 이용하는 것이 바람직하지만, 이와 같은 금속 산화물에서 산소 함유량을, 그 금속 산화물의 화학량론적 조성비에 대해 많이 함유하도록 포함시켜 두는 것이 바람직하다. 금속 산화물막(102)에 접하여 형성되는 산화물 반도체막(105)에 산소를 공급가능하게 하고, 산화물 반도체막(105)의 산소 결손의 발생을 막기 때문이다.
산화물 반도체막(105)의 막 두께는 1nm 이상 200nm 이하(바람직하게는 5nm 이상 30nm 이하)로 하면 좋다. 또한, 산화물 반도체막(105)은 산소를 많이 포함하는(바람직하게는 산화물 반도체가 결정 상태에서 화학량론적 조성비에 대해, 산소의 함유량이 과잉의 영역이 포함되어 있는) 막으로 하는 것이 바람직하다는 점을 주목하라. 이는 산화물 반도체막(105)에 산소 결손이 발생하여, 결함이 생성되는 것을 막기 때문이다.
게이트 절연막(106)은 산화 실리콘막, 산화 갈륨막, 산화 알루미늄막, 질화 실리콘막, 산화 질화 실리콘막, 산화 질화 알루미늄막, 또는 질화 산화 실리콘막을 이용하여 형성할 수 있다. 게이트 절연막(106)은 산화물 반도체막(105)과 접하는 부분에서 산소를 포함하는 것이 바람직하다. 게이트 절연막(106)은 막 중(벌크 중)에 적어도 화학량론적 비를 넘는 양의 산소가 존재하는 것이 바람직하고, 예를 들면, 게이트 절연막(106)으로서, 산화 실리콘막을 이용하는 경우에는, SiO2 ＋α(단, α＞0)로 한다. 마찬가지로, 산화 알루미늄을 이용하는 경우에는 Al2O3 ＋α(단, α＞0)로 한다.
또한, 게이트 절연막(106)의 재료로서 산화 하프늄, 산화 이트륨, 하프늄 실리케이트(HfSixOy(x＞0, y＞0)), 질소가 첨가된 하프늄 실리케이트(HfSiOxNy(x＞0,y＞0)), 하프늄 알루미네이트(HfAlxOy(x＞0, y＞0)), 산화 란탄 등의 high-k 재료를 이용함으로써 게이트 리크 전류를 저감할 수 있다. 또한, 게이트 절연막(106)은 단층 구조로 해도 좋고, 적층 구조로 해도 좋다.
게이트 절연막(106)의 막 두께는, 1nm 이상 100nm 이하로 하고, 스퍼터링법, MBE법, CVD법, 펄스 레이저 퇴적법, ALD법 등을 적절히 이용할 수 있다. 또한, 게이트 절연막(106)은 스퍼터링 타겟 표면에 대하여, 개략 수직으로 복수의 기판 표면이 세트된 상태에서 성막을 행하는 스퍼터링 장치를 이용하여 성막해도 좋다.
게이트 전극(108)은 몰리브덴, 티탄, 탄탈, 텅스텐, 알루미늄, 구리, 크롬, 네오디뮴, 스칸듐 등의 금속 재료 또는 이들을 주성분으로 하는 합금 재료, 인 등의 불순물 원소를 도핑한 다결정 실리콘, 니켈 실리사이드 등의 실리사이드, 인듐 주석 산화물, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 티탄을 포함하는 인듐 산화물, 산화 티탄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 산화 규소를 첨가한 인듐 주석 산화물, 질소를 포함하는 금속 산화물, 구체적으로는, 질소를 포함하는 In-Ga-Zn-O막이나, 질소를 포함하는 In-Sn-O막이나, 질소를 포함하는 In-Ga-O막이나, 질소를 포함하는 In-Zn-O막이나, 질소를 포함하는 Sn-O막이나, 질소를 포함하는 In-O막이나, 금속 질화막(InN, SnN 등)을 이용할 수 있다. 게이트 전극(108)의 재료로서, 5eV 바람직하게는 5.5eV 이상의 일함수를 가진 재료를 이용하면, 트랜지스터의 문턱 전압을 플러스로 할 수 있고, 소위 노멀리 오프의 트랜지스터를 얻을 수 있게 된다.
도 2(B)에서는 게이트 전극(108)에 측벽 절연막(110), 저저항화 영역(112)이 형성된 상태를 도시한다. 저저항화 영역(112)은 트랜지스터의 소스 영역과 드레인 영역으로서 사용된다. 측벽 절연막(110)은 절연 재료로 적절히 형성될 수 있다.
저저항화 영역(112)은 채널 형성 영역(산화물 반도체막(105)이 게이트 전극(108)과 거의 중첩하는 영역)에 비해 저항이 낮은 영역이다. 저저항화 영역(112)은 도펀트로서, 15족 원소(대표적으로는 인, 비소, 및 안티몬), 붕소, 알루미늄, 질소, 아르곤, 헬륨, 네온, 인듐, 불소, 염소, 티탄, 및 아연 등으로부터 선택되는 원소를 첨가함으로써 형성할 수 있다.
저저항화 영역(112)은 산화물 반도체막(105)에 상기 원소의 이온을 이온 주입법, 이온 도핑법, 플라즈마 이머전(immersion) 이온 임플랜테이션(implantation)법 등에 의해 첨가함으로써 형성할 수 있다. 예를 들면, 이온 주입법에 의해 붕소를 산화물 반도체막(105)에 첨가하는 경우에는, 가속 전압 5~30kV, 도스량(dosage)을 1×1013ions/cm2 이상 5×1016ions/cm2 이하의 범위로 첨가하면 좋다. 어쨌든, 저저항화 영역(112)에 포함되는 도펀트의 농도는, 5×1018/cm3 이상 1×1022/cm3 이하로 하는 것이 바람직하다.
도 2(C)에서는 패시베이션막(114), 층간 절연막(116) 및 배선(118)이 형성된다.
패시베이션막(114)은 금속 산화물막(102)과 같은 종류의 재료로 형성하는 것이 바람직하다. 즉, 패시베이션막(114)은 산화물 반도체막(105)을 구성하는 원소의 하나와 동족의 13족 원소, 혹은 13족 원소와 같은 성질을 나타내는 3족 원소를 포함하는 재료로 형성함으로써, 내열성을 유지하면서, 산화물 반도체막(105)이 이종족 원소로 오염되는 것을 막을 수 있다. 산화 알루미늄은 패시베이션막(114)의 바람직한 재료들 중 하나인데, 이는 그것의 수소나 수분에 대한 배리어성이 높기 때문에 적합하다.
패시베이션막(114)을 형성하기 전후의 단계에서, 열처리를 행해도 좋다. 열처리는 산소 혹은 건조 공기(물의 함유량이 20ppm 이하, 바람직하게는 1ppm 이하, 바람직하게는 10ppb 이하)의 분위기 하에서 행하는 것이 바람직하고, 가열 온도는 100℃ 이상 700℃ 이하, 바람직하게는 200℃ 이상 400℃ 이하로 하면 좋다. 이 처리에 의해 산화물 반도체막(105)과 접하는 절연막(금속 산화물막(102), 게이트 절연막(106), 패시베이션막(114))으로부터, 산화물 반도체막(105)에 산소가 공급되는 것이 기대되고, 산소 결손을 저감할 수 있게 된다.
층간 절연막(116)은 산화 실리콘 등의 무기 절연 재료, 또는 폴리이미드나 아크릴 등의 유기 절연 재료로 형성하면 좋다. 배선(118)은 알루미늄, 크롬, 구리, 탄탈, 티탄, 몰리브덴, 텅스텐으로부터 선택된 원소를 포함하는 금속막, 또는 위에서 서술한 원소를 성분으로 하는 금속 질화물막(질화 티탄막, 질화 몰리브덴막, 질화 텅스텐막) 등을 이용할 수 있다. 또한, 배선(118)은 알루미늄, 구리 등의 금속막의 하측 또는 상측의 한쪽 또는 양쪽에 티탄, 몰리브덴, 텅스텐 등의 고융점 금속막 또는 그것들의 금속 질화물막(질화 티탄막, 질화 몰리브덴막, 질화 텅스텐막)을 적층시킨 구성을 가질 수 있다.
이와 같이 하여 제작된 트랜지스터는, 특히 채널 형성 영역의 산화물 반도체막(105)의 결정성이 좋기 때문에, 높은 전계 효과 이동도를 얻을 수 있게 된다. 즉, 금속 산화물막에 밀접하도록 c축 배향한 결정 영역이 존재하게 되기 때문에, 계면 준위가 저감하고, 전계 효과 이동도의 향상을 기대할 수 있을 뿐만 아니라, 문턱 전압의 변동이 억제되는 것도 기대할 수 있다. 탑게이트형의 트랜지스터는 실리콘 집적 회로와 마찬가지로 플레이너 공정(planar process)(동일 표면 상에 소자와, 소자의 단자용 전극을 형성하는 프로세스)으로 제작할 수 있기 때문에, 트랜지스터의 미세화에 유리하다. 따라서, 이러한 트랜지스터는 표시 패널의 화소 매트릭스용뿐만 아니라, 메모리나 논리 회로용으로 사용될 수 있다.
이어서, 도 3(A)와 도 3(B)를 참조하여, 비단결정의 산화물 반도체막(105)을 이용한 반도체 장치의 제작 방법에 대하여, 도 2(A) 내지 도 2(C)와는 다른 형태의 것을 도시한다. 도 3(A)와 도 3(B)에 도시하는 트랜지스터는 보텀 게이트형의 트랜지스터의 예이다.
도 3(A)에 도시한 것처럼, 보텀 게이트형의 트랜지스터에서는 기판(100) 위에 게이트 전극(108), 게이트 절연막(106), 산화물 반도체막(105)의 순으로 형성되어 있다. 게이트 절연막(106)과 산화물 반도체막(105)의 사이에는 금속 산화물막(102)에 상당하는 것이 형성되어 있다. 이 금속 산화물막(102)의 작용 효과는 도 2(A) 내지 도 2(C)를 참조하여 설명한 것과 마찬가지이다. 금속 산화물막(102)은 절연성의 금속 산화물로 형성되는 것이기 때문에, 실질적으로는 게이트 절연막으로서 기능한다. 따라서, 게이트 절연막(106)을, 산화물 반도체막(105)을 구성하는 원소의 하나와 동족의 13족 원소, 혹은 13족 원소와 같은 성질을 나타내는 3족 원소를 포함하는 재료로 형성하면, 도 3(A)에서 도시하는 금속 산화물막(102)을 생략할 수 있다.
도 3(B)에서는 결정 영역을 포함하는 산화물 반도체막(105)에 접하여 한쌍의 배선(118)이 제공된다. 또한, 도 3(B)에서 도시한 것처럼, 산화물 반도체막(105)이 게이트 전극(108)과 중첩하는 영역(채널 형성 영역)에 거의 중첩하도록, 채널 보호막으로서 기능하는 절연층(120)이 제공될 수 있다. 절연층(120)은 산화물 반도체막(105)과 접촉하기 때문에, 금속 산화물막(102)과 같은 종류의 절연 재료로 만들어지는 것이 바람직하다.
배선(118)의 상층으로부터 산화물 반도체막(105)을 피복하도록 형성되는 패시베이션막(114)은 산화물 반도체막(105)을 구성하는 원소의 하나와 같은 족의 13족 원소, 혹은 13족 원소와 같은 성질을 나타내는 3족 원소를 포함하는 재료로 형성함으로써, 내열성을 유지하면서, 산화물 반도체막(105)이 다른 종류의 원소로 오염되는 것을 막을 수 있다. 패시베이션막(114)으로서, 산화 알루미늄은 호적의 재료의 일종이고, 수소나 수분의 배리어성이 높기 때문에 바람직하다. 또한, 패시베이션막(114)을 형성하기 전후의 단계에서, 산소 혹은 건조 공기(물의 함유량이 20ppm 이하, 바람직하게는 1ppm 이하, 바람직하게는 10ppb 이하)의 분위기 하에서 열처리를 행해도 좋다.
이와 같이 해서 제작된 트랜지스터는 특히 채널 형성 영역의 산화물 반도체막(105)의 결정성이 좋기 때문에, 높은 전계 효과 이동도를 얻을 수 있게 된다. 즉, 금속 산화물막에 밀착되도록 c축 배향한 결정 영역이 존재하기 때문에, 계면 밀도가 저감하고, 전계 효과 이동도의 향상을 기대할 수 있을 뿐만 아니라, 문턱 전압의 변동도 억제되는 것을 기대할 수 있다.
본 실시예에서는, 본 발명의 일 형태에 관한 산화물 반도체막을 성막하고, 이 산화물 반도체막을, 투과형 전자 현미경(TEM : transmission　electron　microscope)을 이용하여 관찰한 결과에 대해 설명한다.
본 실시예에서는, 유리 기판(아사히 글라스사(Asahi Glass Co., Ltd.) 제 AN100) 위에 산화 실리콘막(막 두께 300nm)을 성막하고, 이 산화 실리콘막 위에 산화 알루미늄막(막 두께 20nm)을 성막하고, 이 산화 알루미늄막 위에 산화물 반도체막으로서 IGZO막(막 두께 30nm)을 성막한 샘플 A를 제작했다. 또한, 비교예로서, 유리 기판(아사히 글라스사 제 AN100) 위에 산화 실리콘막(막 두께 300nm)을 성막하고, 이 산화 실리콘막 위에 산화물 반도체막으로서 IGZO막(막 두께 30nm)을 성막한 샘플 B를 제작했다.
즉, 샘플 A에서는, 산화 알루미늄막이 IGZO막의 하지 절연막으로서 기능하고, 샘플 B에서는, 산화 실리콘막이 IGZO막의 하지 절연막으로서 기능한다.
이하, 샘플 A 및 샘플 B의 제작 공정에 대해 설명한다.
우선, 샘플 A 및 샘플 B에서, 유리 기판 위에 막 두께 300nm를 가지도록 산화 실리콘막을 형성했다. 산화 실리콘막은 스퍼터링법을 이용하여 성막하고, 성막 조건은 타겟을 산화 실리콘(SiO2)으로 하고, 성막 가스 유량을 Ar:25sccm, O2:25sccm, 압력 0.4Pa, 기판 온도 100℃, 고주파(RF) 전원 전력 2kW로 하여 성막했다.
또한, 샘플 A에서는, 산화 실리콘막 위에 막 두께 20nm를 가지도록 산화 알루미늄막을 형성했다. 산화 알루미늄막은 스퍼터링법을 이용하여 성막하고, 성막 조건은 타겟을 산화 알루미늄(Al2O3)으로 하고, 성막 가스 유량을 Ar:25sccm, O2:25sccm, 압력 0.4Pa, 기판 온도 250℃, 고주파(RF) 전원 전력 1.5kW로 하여 성막했다. 이와 같이 하여 산화 알루미늄막이 샘플 A의 IGZO막의 하지 절연막이 된다.
또한, 샘플 B에서는, 산화 실리콘막 표면에 화학적 기계적 연마(Chemical　Mechanical　Polishing : CMP) 처리를 행하였다. 이 CMP처리는 폴리우레탄계 연마포와 실리카계 슬러리(slurry)를 이용하여 산화 실리콘막 표면의 평균면 거칠기(Ra) 0.2nm를 가지도록 행하고, 처리 온도를 실온, 연마압을 0.001MPa, 스핀들(spindle) 회전수를 56rpm, 테이블 회전수를 60rpm으로 하였다. 또한 이 CMP처리 후, 오존수에 30초 침지하여 세정을 행하였다. 이와 같이 하여 표면을 평탄화한 산화 실리콘막이 샘플 B의 IGZO막의 하지 절연막이 된다.
그리고나서, 샘플 A 및 샘플 B에서, 각각의 하지 절연막 위에 막 두께 30nm를 가지기 위해 In-Ga-Zn-O 계의 산화물 반도체막(IGZO막)을 성막했다. IGZO막은 In2O3:Ga2O3:ZnO=1:1:2[mol수비]의 조성비를 가지는 타겟을 이용하여 스퍼터링법으로 성막한다. 이 스퍼터링법의 성막 조건은 압력 0.4Pa, 기판 온도 300℃, 고주파(RF) 전원 전력 0.5kW로 했다. 또한, 성막 가스 유량에 대해서는, 샘플 A에서는 Ar: 30sccm, O2:15sccm로 하고, 샘플 B에서는 O2:45sccm로 했다.
이와 같이 샘플 A 및 샘플 B에 성막한 IGZO막에 대하여, 레이저 조사를 행하였다. 레이저 발진기는 XeCl 엑시머 레이저(excimer laser)(파장 : 308nm)를 이용했다. 또한, 빔샷 수를 약 10샷으로 했다. 레이저 광의 조사는 실온 대기 분위기에서, 조사면에 산소 가스를 뿌리면서 행하였다. 또한, 레이저 빔의 에너지 밀도는 샘플 A에서는 349mJ/cm2로 하고, 샘플 B에서는 325mJ/cm2로 하였음을 주목하라.
도 4 및 도 5는 이상의 샘플 A 및 샘플 B에서, TEM을 이용하여 촬영한 단면 TEM상이다. 도 4는 샘플 A의 배율 4000000배의 단면 TEM상이고, 도 5는 샘플 B의 배율 4000000배의 단면 TEM상이다. 또한 본 실시에에서 단면 TEM상은 주식회사 히타치 하이 테크놀로지(Hitachi High-Technologies Corporation) 제 H-9000NAR을 이용하고, 가속 전압을 300kV로 하여 촬영한 것임을 주목하라.
도 4는 샘플 A에서는, 산화 알루미늄막 위에 형성된 IGZO막은 IGZO막 표면으로부터 산화 알루미늄막과 IGZO막의 계면까지 격자 패턴을 가지고, 결정성을 가지고 있는 것을 도시한다. 특히, 산화 알루미늄막과 IGZO막 사이의 계면으로부터 2nm 이하의 영역에서도, IGZO막에서의 격자 패턴이 관찰될 수 있다. 또한, 결정성을 가지는 IGZO막에는 층상의 격자 패턴도 관찰될 수 있고, 이는 IGZO막 표면에 대략 수직인 c축을 가지는 결정을 IGZO막이 포함하는 것을 보여준다.
도 5는 샘플 B에서, 산화 실리콘막 위에 형성된 IGZO막은 IGZO막 표면으로부터 산화 실리콘막과 IGZO막의 계면보다 얕은 영역까지는 격자 패턴이 관찰되고, 결정성을 가지고 있는 것을 보여준다. 또한, 샘플 A와 마찬가지로, 결정성을 가지는 IGZO막에는 층상의 격자 패턴이 관찰되고, IGZO막 표면에 대략 수직인 c축을 가지는 결정을 IGZO막이 포함하는 것을 보여준다. 하지만, 산화 실리콘막과 IGZO막의 계면 근방, 특히 산화 실리콘막과 IGZO막의 계면으로부터 2nm 이하의 영역에서는, IGZO막에 격자 패턴이 관찰되지 않고, 어모퍼스화하게 만들어진다.
여기서, 샘플 A 및 샘플 B에 이용된, IGZO막의 각 성분(In2O3，Ga2O3，ZnO), 산화 알루미늄막(Al2O3) 및 산화 실리콘막(SiO2)의 융점을 표 1에 나타낸다. 융점 a는「신판 진공 핸드북 : 울박(Ulvac Inc.), 일본 진공 기술 편집(옴사(Ohmsha))」에서 발췌한 수치이고, 융점 b는「이와나미　이화학사전　제 4 판 : 쿠보 료고(Ryogo KUBO), 나가쿠라 사부로(Saburo NAGAKURA), 이노구치 히루(Hiroo INOKUCHI), 및 에자와 히로시(Hiroshi EZAWA) 편집(이와나미 서점)」에서 발췌한 수치라는 점을 주목하라.
Figure pct00001
표 1은 샘플 A에서, 하지 절연막으로서 이용되는 산화 알루미늄막의 융점은 IGZO막의 각 성분의 금속 산화물의 융점보다 높은 것을 보여준다. 한편, 샘플 B에서, 하지 절연막으로서 이용되는 산화 실리콘막은 일부 성분들을 제외하고 IGZO막에 포함된 각각의 금속 산화물의 융점보다 낮은 융점을 가진다.
이것으로부터, 레이저 조사에 의해 IGZO막을 용융시킬 때에, 샘플 B에서는 IGZO막의 각 성분보다 융점이 낮은 산화 실리콘막도 함께 용융되는 것이 추측된다. 그리고, IGZO막이 재결정화할 때에 IGZO막과 산화 실리콘막의 계면에서, IGZO막에 실리콘 원자가 혼입하여 IGZO막의 재결정화를 저해할 수 있다.
반면, 샘플 A에서는, 하지 절연막으로서 기능하는 산화 알루미늄막은 IGZO막의 각 성분보다 융점이 높기 때문에, 레이저 조사에 의해 IGZO막을 용융시킬 때에도 산화 알루미늄막은 용융하지 않는다고 추측된다. 따라서, 산화 알루미늄막은 IGZO의 재결정화를 저해하지 않기 때문에, IGZO막과 산화 알루미늄막의 계면 근방에서도 IGZO막은 규칙적으로 배열하여 결정화되는 것으로 생각된다.
이상으로부터, 산화 알루미늄막 위에 IGZO막을 성막하고, 이 IGZO막을 레이저 조사로 용융하여 재결정화할 때, 양호한 결정성을 가지는 IGZO막이 형성되는 것이 발견되었다.
본 실시예에서는, 본 발명의 일 형태에 관한 산화물 반도체막이 형성되고, 이 산화물 반도체막은 TEM을 이용하여 관찰되고 전자선 회절 측정으로 분석되어, 그 결과들이 설명된다.
본 실시예에서는, 유리 기판(아사히 글라스사제 AN100) 위에 산화 실리콘막(막 두께 300nm)을 성막하고, 이 산화 실리콘막 위에 이트리아 안정화 지르코니아(YSZ)막(막 두께 10nm)을 성막하고, 이 YSZ막 위에 산화물 반도체막로서 IGZO막(막 두께 20nm)을 성막한 샘플 C를 제작했다.
즉, 샘플 C에서는, YSZ막이 IGZO막의 하지 절연막으로서 기능한다.
이하, 샘플 C의 제작 공정에 대해 설명한다.
우선, 유리 기판 위에 막 두께 300nm를 가지도록 산화 실리콘막을 형성했다. 산화 실리콘막은 스퍼터링법을 이용하여 성막하고, 성막 조건은 타겟을 산화 실리콘(SiO2)으로 하고, 성막 가스 유량을 Ar : 25sccm, O2 : 25sccm, 압력 0.4Pa, 기판 온도 100℃, 고주파(RF) 전원 전력 2kW로 하여 성막했다.
그리고나서, 성막한 산화 실리콘막 표면에 CMP 처리를 행하였다. 이 CMP 처리는 폴리우레탄계 연마포와 실리카계 슬러리를 이용하여 산화 실리콘막 표면의 평균면 거칠기(Ra) 0.15nm를 가지기 위해 행해졌다. 처리 온도를 실온으로 하였고, 연마압을 0.001MPa, 스핀들 회전수를 56rpm, 테이블 회전수를 60rpm으로 했다. 또한 이 CMP 처리 후, 오존수에 샘플 C를 30초 침지하여 세정을 행하였다.
다음에, 산화 실리콘막 위에 막 두께 10nm를 가지도록 YSZ막을 형성했다. YSZ막은 ZrO2:Y2O3=92:8[mol수 비]의 조성비를 가지는 타겟을 이용하여, 스퍼터링법으로 성막했다. 성막 조건은 성막 가스 유량을 Ar : 20sccm, O2 : 20sccm, 압력 0.4Pa, 기판 온도는 실온, 고주파(RF) 전원 압력 0.5kW로 하여 성막했다. 이와 같이 해서 성막된 YSZ막이 샘플 C의 IGZO막의 하지 절연막의 역할을 한다.
그리고 나서, YSZ막 위에 막 두께 20nm를 가지도록 In-Ga-Zn-O계의 산화물 반도체막(IGZO막)을 성막했다. IGZO막은 In2O3:Ga2O3:ZnO=1:1:2[mol수 비]의 조성비를 가지는 타겟을 이용하여 스퍼터링법에 의해 성막된다. 이 스퍼터링법의 성막 조건은 성막 가스 유량을 O2 : 45sccm, 압력 0.4Pa, 기판 온도 300℃, 고주파(RF) 전원 전력 0.5kW로 했다.
이와 같이 성막된 IGZO막에 대하여, 레이저 조사를 행하였다. 레이저 발진기로서는 XeCl 엑시머 레이저(파장 : 308nm)를 이용했고, 빔샷 수를 약 10샷으로 설정했다. 레이저 광의 조사는 실온 대기 분위기에서, 조사면에 산소 가스를 뿌리면서 행하였다. 또한, 레이저 빔의 에너지 밀도는 580mJ/cm2로 했음을 주목하라.
도 6은 TEM을 이용하여 촬영한 샘플 C의 단면 TEM상이다. 도 6은 샘플 C의 배율 4000000배의 단면 TEM상이다. 또한, 본 실시예에서 단면 TEM상은 주식회사 히타치 하이테크놀로지제 H-9000NAR을 이용하고, 가속 전압을 300kV로 하여 촬영한 것임을 주목하라.
도 6은, 샘플 C에서도 샘플 A와 마찬가지로, YSZ 막 위에 형성된 IGZO막은 IGZO막 표면으로부터 YSZ막과 IGZO막의 계면까지 격자 패턴이 관찰되고, 결정성을 가지고 있는 것을 보여준다. 특히, YSZ막과 IGZO막의 계면으로부터 2nm 이하의 영역에서도, IGZO막의 격자 패턴이 관찰될 수 있다. 또한, 결정성을 가지는 IGZO막에는 층상의 격자 패턴이 관찰될 수 있고, IGZO막 표면에 대략 수직인 c축을 가지는 결정을 IGZO막이 포함하는 것을 보여준다.
또한, 샘플 C에서, YSZ막 중에도 격자 패턴이 관찰될 수 있고, YSZ막도 결정성을 가짐을 보여준다. 단, IGZO막 중의 층상의 격자 패턴의 배열과 다르고, YSZ막 중의 격자 패턴의 배열은 YSZ막 중의 장소에 따라 다르다는 점을 주목하라. 이것으로부터 YSZ막은 다결정 구조를 취하고 있는 것이 추측된다.
또한, TEM을 이용하여 샘플 C의 전자선 회절상의 촬영을 행하였다. 또한, 본 실시예에서, 전자선 회절상은 주식회사 히타치 하이테크놀로지제 HF-2000를 이용하고, 가속 전압을 200kV로 하여 촬영했음을 주목하라.
전자선 회절상의 촬영은 도 7의 단면 TEM상에 도시하는, 포인트 A(IGZO막 상부), 포인트 B(IGZO막과 YSZ막의 계면 근방의 IGZO막 측), 포인트 C(IGZO막과 YSZ막의 계면 근방의 YSZ막 측), 포인트 D(YSZ막 중앙부)의 4개소에서 행하였다.
도 8(A) 및 도 8(B)는, IGZO 막의 전자선 회절상에는 스팟(spot) 패턴들이 나타나 있고, IGZO막이 높은 결정성을 가지고 있는 것을 보여준다. IGZO막 상부의 포인트 A와, IGZO막과의 YSZ막의 계면 근방의 포인트 B에서 거의 같은 스팟 패턴이 나타난다. 따라서, 이 2점에서의 결정 구조는 거의 같다는 것이 추측된다.
또한, 도 8(C) 및 도 8(D)는, YSZ막의 전자선 회절상에도 스팟 패턴들이 나타나고, YSZ막도 높은 결정성을 가짐을 보여준다.
여기서, 앞의 실시형태에서 서술한 것처럼, 샘플 C의 하지 절연막으로서 이용된 YSZ막은 융점이 2700℃ 이고, 이는 IGZO막의 각 성분보다 융점이 높다. 따라서 실시예 1에서 나타낸 산화 알루미늄막과 마찬가지로, 레이저 조사에 의해 IGZO막을 용융시킬 때에도 YSZ막은 용융하지 않는다고 추측된다. 따라서, YSZ막은 IGZO의 재결정화를 저해하지 않기 때문에, IGZO막과 YSZ막의 계면 근방에서도 IGZO막은 규칙적으로 배열하여 결정화하는 것으로 생각된다.
이상으로부터, YSZ막 위에 IGZO막을 성막하고, 이 IGZO막을 레이저 조사로 용융하여 재결정화함으로써, 양호한 결정성을 가지는 IGZO막이 형성될 수 있는 것이 발견되었다.
본 출원은 2011년 7월 8일에 일본 특허청에 출원된 일련 번호가 2011-152143인 일본 특허 출원과, 2011년 10월 28일에 일본 특허청에 출원된 일련 번호가 2011-237087인 일본 특허 출원에 기초하고, 여기에 그 전체 내용이 참조로 통합된다.
100 : 기판
102 : 금속 산화물막
104 : 산화물 반도체막
105 : 산화물 반도체막
106 : 게이트 절연막
108 : 게이트 전극
110 : 측벽 절연막
112 : 저저항화 영역
114 : 패시베이션막
116 : 층간 절연막
118 : 배선
120 : 절연층

Claims (26)

  1. 산화물 반도체막의 제작 방법에 있어서,
    절연성의 금속 산화막에 접촉하도록 인듐 또는 아연 중 적어도 한쪽의 산화물을 포함하는 산화물 반도체막을 형성하는 단계; 및
    상기 산화물 반도체막이 결정 영역이 포함하도록, 상기 산화물 반도체막에 에너지 빔을 조사하여 가열하는 단계를 포함하는, 산화물 반도체막의 제작 방법.
  2. 제 1 항에 있어서,
    상기 절연성의 금속 산화막은 인듐 또는 아연 중 적어도 한쪽의 상기 산화물의 융점보다 높은 융점을 가지는, 산화물 반도체막의 제작 방법.
  3. 제 1 항에 있어서,
    상기 결정 영역은 상기 절연성의 금속 산화막과 상기 산화물 반도체막 사이의 계면으로부터 2nm 이하의 영역에 존재하는, 산화물 반도체막의 제작 방법.
  4. 제 1 항에 있어서,
    상기 절연성의 금속 산화막으로서 산화 알루미늄막이 형성되는, 산화물 반도체막의 제작 방법.
  5. 제 1 항에 있어서,
    상기 절연성의 금속 산화막으로서 이트리아 안정화 지르코니아막이 형성되는, 산화물 반도체막의 제작 방법.
  6. 제 1 항에 있어서,
    상기 에너지 빔은 상기 산화물 반도체막의 밴드갭 보다 큰 에너지를 가지는 레이저 광인, 산화물 반도체막의 제작 방법.
  7. 제 1 항에 있어서,
    상기 결정 영역은 c축 배향한 결정 영역인, 산화물 반도체막의 제작 방법.
  8. 제 1 항에 있어서,
    상기 산화물 반도체막은 인듐 및 아연 외에, 갈륨, 지르코늄, 주석, 가돌리늄, 및 세륨으로부터 선택된 원소를 포함하는, 산화물 반도체막의 제작 방법.
  9. 반도체 장치의 제작 방법에 있어서,
    절연성의 금속 산화막을 형성하는 단계;
    상기 절연성의 금속 산화막에 접촉하도록, 인듐 및 아연 중 적어도 한쪽의 산화물을 포함하는 산화물 반도체막을 형성하는 단계;
    상기 산화물 반도체막이 결정 영역을 포함하도록, 상기 산화물 반도체막에 에너지 빔을 조사하는 단계; 및
    상기 결정 영역이 채널 형성 영역으로 이용되는 트랜지스터를 형성하는 단계를 포함하는, 반도체 장치의 제작 방법.
  10. 제 9 항에 있어서,
    상기 절연성의 금속 산화막은 인듐 또는 아연 중 적어도 한쪽의 상기 산화물의 융점보다 높은 융점을 가지는, 반도체 장치의 제작 방법.
  11. 제 9 항에 있어서,
    상기 결정 영역은 상기 절연성의 금속 산화막과 상기 산화물 반도체막 사이의 계면으로부터 2nm 이하의 영역에 존재하는, 반도체 장치의 제작 방법.
  12. 제 9 항에 있어서,
    상기 절연성의 금속 산화막으로서 산화 알루미늄막이 형성되는, 반도체 장치의 제작 방법.
  13. 제 9 항에 있어서,
    상기 절연성의 금속 산화막으로서 이트리아 안정화 지르코니아막이 형성되는, 반도체 장치의 제작 방법.
  14. 제 9 항에 있어서,
    상기 에너지 빔은 상기 산화물 반도체막의 밴드갭 보다 큰 에너지를 가지는 레이저 광인, 반도체 장치의 제작 방법.
  15. 제 9 항에 있어서,
    상기 결정 영역은 c축 배향한 결정 영역인, 반도체 장치의 제작 방법.
  16. 제 9 항에 있어서,
    상기 절연성의 금속 산화막을 형성하기 전에, 게이트 전극을 형성하는 단계를 더 포함하는, 반도체 장치의 제작 방법.
  17. 제 9 항에 있어서,
    상기 산화물 반도체막 위에 게이트 절연막을 형성하는 단계;
    상기 결정 영역을 포함하는 단계; 및
    상기 게이트 절연막 위에 게이트 전극을 형성하는 단계를 더 포함하는, 반도체 장치의 제작 방법.
  18. 제 9 항에 있어서,
    상기 산화물 반도체막은 인듐 및 아연 외에, 갈륨, 지르코늄, 주석, 가돌리늄, 및 세륨으로부터 선택된 원소를 포함하는, 반도체 장치의 제작 방법.
  19. 반도체 장치에 있어서,
    절연성의 금속 산화막; 및
    상기 절연성의 금속 산화막과 접촉하고, 인듐 및 아연 중 적어도 하나의 산화물을 포함하며, c축 배향한 결정 영역을 포함하는, 산화물 반도체막을 포함하고,
    상기 산화물 반도체막에서의 상기 결정 영역은 상기 절연성의 금속 산화막과의 계면 근방에서도 존재하는, 반도체 장치.
  20. 제 19 항에 있어서,
    상기 절연성의 금속 산화막은 인듐 또는 아연 중 적어도 한쪽의 상기 산화물의 융점보다 높은 융점을 가지는, 반도체 장치.
  21. 제 19 항에 있어서,
    상기 결정 영역은 상기 절연성의 금속 산화막과 상기 산화물 반도체막 사이의 계면으로부터 2nm 이하의 영역에 존재하는, 반도체 장치.
  22. 제 19 항에 있어서,
    상기 절연성의 금속 산화막은 산화 알루미늄막인, 반도체 장치.
  23. 제 19 항에 있어서,
    상기 절연성의 금속 산화막은 이트리아 안정화 지르코니아막인, 반도체 장치.
  24. 제 19 항에 있어서,
    상기 산화물 반도체막은 인듐 및 아연 외에, 갈륨, 지르코늄, 주석, 가돌리늄, 및 세륨으로부터 선택된 원소를 포함하는, 반도체 장치.
  25. 제 19 항에 있어서,
    상기 절연성의 금속 산화막 아래에 게이트 전극을 더 포함하는, 반도체 장치.
  26. 제 19 항에 있어서,
    상기 산화물 반도체막 위에 게이트 절연막; 및
    상기 게이트 절연막 위에 게이트 전극을 더 포함하는, 반도체 장치.
KR1020147001695A 2011-07-08 2012-07-04 산화물 반도체막의 제작 방법, 반도체 장치의 제작 방법 및 반도체 장치 KR20140046442A (ko)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JPJP-P-2011-152143 2011-07-08
JP2011152143 2011-07-08
JP2011237087 2011-10-28
JPJP-P-2011-237087 2011-10-28
PCT/JP2012/004336 WO2013008419A1 (en) 2011-07-08 2012-07-04 Method for manufacturing oxide semiconductor film, method for manufacturing semiconductor device, and semiconductor device

Publications (1)

Publication Number Publication Date
KR20140046442A true KR20140046442A (ko) 2014-04-18

Family

ID=47438096

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020147001695A KR20140046442A (ko) 2011-07-08 2012-07-04 산화물 반도체막의 제작 방법, 반도체 장치의 제작 방법 및 반도체 장치

Country Status (6)

Country Link
US (1) US9496138B2 (ko)
JP (1) JP6059895B2 (ko)
KR (1) KR20140046442A (ko)
SG (2) SG10201600065TA (ko)
TW (1) TWI545624B (ko)
WO (1) WO2013008419A1 (ko)

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9202822B2 (en) 2010-12-17 2015-12-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
TWI584383B (zh) 2011-12-27 2017-05-21 半導體能源研究所股份有限公司 半導體裝置及其製造方法
US8981370B2 (en) 2012-03-08 2015-03-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9577107B2 (en) * 2013-03-19 2017-02-21 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor film and method for forming oxide semiconductor film
KR20140126439A (ko) * 2013-04-23 2014-10-31 삼성디스플레이 주식회사 투명 플렉시블 표시장치의 제조방법 및 이를 이용한 투명 플렉시블 표시장치
KR20140129770A (ko) * 2013-04-30 2014-11-07 삼성디스플레이 주식회사 플라즈마 코팅 시스템용 타블렛, 이의 제조 방법, 및 이를 이용한 박막의 제조 방법
JP6284140B2 (ja) * 2013-06-17 2018-02-28 株式会社タムラ製作所 Ｇａ２Ｏ３系半導体素子
US9244025B2 (en) * 2013-07-05 2016-01-26 Semiconductor Energy Laboratory Co., Ltd. Transmission electron diffraction measurement apparatus and method for measuring transmission electron diffraction pattern
EP3089229B1 (en) * 2013-12-26 2018-10-17 Tokyo Institute of Technology Organic electroluminescence element and organic solar cell provided with metal oxide thin film
KR102135932B1 (ko) * 2013-12-31 2020-07-20 엘지디스플레이 주식회사 표시장치용 박막 트랜지스터 어레이 기판 및 그 제조방법
KR102164941B1 (ko) 2014-01-13 2020-10-14 삼성디스플레이 주식회사 박막 트랜지스터 기판, 이를 포함하는 표시 장치, 및 박막 트랜지스터 기판의 제조 방법
JP2015176965A (ja) * 2014-03-14 2015-10-05 株式会社日本製鋼所 酸化物系材料の製造方法
US9337030B2 (en) 2014-03-26 2016-05-10 Intermolecular, Inc. Method to grow in-situ crystalline IGZO using co-sputtering targets
US9976230B2 (en) * 2014-09-19 2018-05-22 Corning Incorporated Method for forming a scratch resistant crystallized layer on a substrate and article formed therefrom
TWI652362B (zh) 2014-10-28 2019-03-01 日商半導體能源研究所股份有限公司 氧化物及其製造方法
JP6647841B2 (ja) 2014-12-01 2020-02-14 株式会社半導体エネルギー研究所 酸化物の作製方法
KR102653836B1 (ko) * 2015-03-03 2024-04-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 그 제작 방법, 또는 그를 포함하는 표시 장치
TWI593024B (zh) 2015-07-24 2017-07-21 友達光電股份有限公司 薄膜電晶體的製造方法
TWI649875B (zh) * 2015-08-28 2019-02-01 聯華電子股份有限公司 半導體元件及其製造方法
US10103276B2 (en) * 2015-10-29 2018-10-16 Mitsubishi Electric Corporation Thin film transistor substrate
KR102330089B1 (ko) * 2016-01-18 2021-12-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 금속 산화물막, 반도체 장치, 및 표시 장치
TWI651848B (zh) 2016-12-13 2019-02-21 友達光電股份有限公司 金屬氧化物半導體層的結晶方法、半導體結構、主動陣列基板、及氧化銦鎵鋅晶體
WO2020157589A1 (en) * 2019-01-31 2020-08-06 King Abdullah University Of Science And Technology Semiconductor device with a group-iii oxide active layer

Family Cites Families (121)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
DE69635107D1 (de) 1995-08-03 2005-09-29 Koninkl Philips Electronics Nv Halbleiteranordnung mit einem transparenten schaltungselement
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP2004193446A (ja) 2002-12-13 2004-07-08 Sanyo Electric Co Ltd 半導体装置の製造方法および薄膜トランジスタの製造方法
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
KR101019337B1 (ko) 2004-03-12 2011-03-07 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 아몰퍼스 산화물 및 박막 트랜지스터
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7843010B2 (en) * 2004-09-30 2010-11-30 Sharp Kabushiki Kaisha Crystalline semiconductor film and method for manufacturing the same
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
EP1812969B1 (en) 2004-11-10 2015-05-06 Canon Kabushiki Kaisha Field effect transistor comprising an amorphous oxide
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
JP5126729B2 (ja) 2004-11-10 2013-01-23 キヤノン株式会社 画像表示装置
CA2585071A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
CA2585063C (en) 2004-11-10 2013-01-15 Canon Kabushiki Kaisha Light-emitting device
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7253061B2 (en) * 2004-12-06 2007-08-07 Tekcore Co., Ltd. Method of forming a gate insulator in group III-V nitride semiconductor devices
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI445178B (zh) 2005-01-28 2014-07-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI505473B (zh) 2005-01-28 2015-10-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
EP1770788A3 (en) 2005-09-29 2011-09-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101577231B (zh) 2005-11-15 2013-01-02 株式会社半导体能源研究所 半导体器件及其制造方法
US7597757B2 (en) 2005-11-17 2009-10-06 Sharp Laboratories Of America, Inc. ZnO film with C-axis orientation
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
KR101014473B1 (ko) 2006-06-02 2011-02-14 가시오게산키 가부시키가이샤 산화아연의 산화물 반도체 박막층을 포함하는 반도체 장치및 그 제조방법
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
US7842587B2 (en) * 2008-01-30 2010-11-30 Freescale Semiconductor, Inc. III-V MOSFET fabrication and device
JP5331382B2 (ja) 2008-05-30 2013-10-30 富士フイルム株式会社 半導体素子の製造方法
WO2010010802A1 (ja) 2008-07-24 2010-01-28 独立行政法人科学技術振興機構 ｐチャネル薄膜トランジスタとその製造方法
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP2010123758A (ja) 2008-11-19 2010-06-03 Nec Corp 薄膜デバイス及びその製造方法
KR101648927B1 (ko) 2009-01-16 2016-08-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
JP5405850B2 (ja) 2009-02-17 2014-02-05 株式会社日立製作所 酸化物半導体を有する電界効果トランジスタの製造方法
JP2010267704A (ja) 2009-05-13 2010-11-25 Panasonic Corp 半導体メモリセルおよびその製造方法
JP4571221B1 (ja) * 2009-06-22 2010-10-27 富士フイルム株式会社 Ｉｇｚｏ系酸化物材料及びｉｇｚｏ系酸化物材料の製造方法
JP4415062B1 (ja) 2009-06-22 2010-02-17 富士フイルム株式会社 薄膜トランジスタ及び薄膜トランジスタの製造方法
JP2011029238A (ja) 2009-07-21 2011-02-10 Fujifilm Corp 結晶性ホモロガス化合物層を含む積層体の製造方法及び電界効果型トランジスタ
CN105448937A (zh) 2009-09-16 2016-03-30 株式会社半导体能源研究所 晶体管及显示设备
KR20140074404A (ko) * 2009-11-20 2014-06-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 트랜지스터
WO2011065210A1 (en) * 2009-11-28 2011-06-03 Semiconductor Energy Laboratory Co., Ltd. Stacked oxide material, semiconductor device, and method for manufacturing the semiconductor device
US8389977B2 (en) * 2009-12-10 2013-03-05 Transphorm Inc. Reverse side engineered III-nitride devices

Also Published As

Publication number Publication date
TW201318035A (zh) 2013-05-01
TWI545624B (zh) 2016-08-11
JP2013110380A (ja) 2013-06-06
SG10201600065TA (en) 2016-02-26
WO2013008419A1 (en) 2013-01-17
US20130009147A1 (en) 2013-01-10
JP6059895B2 (ja) 2017-01-11
SG11201504505XA (en) 2015-07-30
US9496138B2 (en) 2016-11-15

Similar Documents

Publication Publication Date Title
JP6059895B2 (ja) 酸化物半導体膜の作製方法及び半導体装置の作製方法
JP6542335B2 (ja) 半導体装置
US10256347B2 (en) Semiconductor device
KR102279474B1 (ko) 반도체 장치 및 그 제작 방법
JP2023174807A (ja) 半導体装置
TWI557782B (zh) 半導體裝置
US20150214342A1 (en) Semiconductor device and method for manufacturing thereof
US20160049521A1 (en) Semiconductor device and manufacturing method of semiconductor device
KR102255584B1 (ko) 반도체 장치 및 반도체 장치의 제작 방법
KR20150043307A (ko) 반도체 장치 및 반도체 장치의 제조 방법
JP6262038B2 (ja) 酸化物半導体膜の作製方法
CN113421928A (zh) 半导体装置
TW201234593A (en) Semiconductor device
US9171943B2 (en) Method for manufacturing semiconductor device
JP6427211B2 (ja) 半導体装置
JP6054148B2 (ja) 絶縁膜及び半導体装置
KR20130009640A (ko) 반도체 장치

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination