KR20130009640A - 반도체 장치 - Google Patents

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KR20130009640A
KR20130009640A KR1020120075163A KR20120075163A KR20130009640A KR 20130009640 A KR20130009640 A KR 20130009640A KR 1020120075163 A KR1020120075163 A KR 1020120075163A KR 20120075163 A KR20120075163 A KR 20120075163A KR 20130009640 A KR20130009640 A KR 20130009640A
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layer
oxide semiconductor
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semiconductor layer
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순페이 야마자키
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

대전력용도의 반도체 장치에 사용하는 트랜지스터에는 높은 드레인 전류를 확보하기 위한 채널 영역을 갖는 구조가 필요하다. 그 일 예의 트랜지스터로서 세로형(트렌치형) 트랜지스터도 검토되고 있지만, 드레인 전류의 온/오프비를 취할 수 없어 양호한 트랜지스터 특성을 얻을 수 없다는 과제가 있다. 도전성을 갖는 기판 위에 있어서, 측면이 테이퍼 형상인 단면을 갖는 복수의 섬형상 영역이 표면에 도트 형태로 형성된 산화물 반도체층을, 기판과 산화물 반도체층 사이에 형성된 제 1 전극과 산화물 반도체층 상에 형성된 제 2 전극과의 사이에 끼워 지지하며, 절연층을 통한 산화물 반도체층의 섬형상 영역의 측면 위에, 게이트 전극으로서의 기능을 갖는 도전층을 형성한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
개시하는 본 발명의 기술분야는 산화물 반도체를 이용한 반도체 장치에 관한 것이다. 특히 개시하는 본 발명의 기술분야는 산화물 반도체를 이용한 트랜지스터를 갖는 반도체 장치에 관한 것이다.
또한, 본 명세서 중에서, 반도체 장치란 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리키며, 전기광학장치, 반도체 회로 및 전자기기는 모두 반도체 장치이다.
평판형 디스플레이(flat plate display)로 대표되는 액정표시장치나 발광표시장치에 있어서, 그 대부분에 사용되고 있는 트랜지스터는 유리기판 상에 비정질(amorphous) 실리콘이나 다결정 실리콘 등의 실리콘 반도체에 의해 구성되어 있다.
그 실리콘 반도체 대신에, 산화물 반도체를 트랜지스터에 사용하는 기술이 주목받고 있다.
예를 들면, 산화물 반도체로서, 일원계 금속산화물인 산화 아연이나, 동족화합물(homologous compound)인 In-Ga-Zn계 산화물이 있으며, 그들을 이용하여 트랜지스터를 제작하고, 표시장치의 화소의 스위칭 소자 등에 사용하는 기술이 특허문헌 1 및 특허문헌 2에 개시되어 있다.
특허문헌 1 : 일본특허공개 2007-123861호 공보 특허문헌 2 : 일본특허공개 2007-96055호 공보
상기 표시장치의 화소 스위칭 소자 등에 사용되는 하부 게이트(bottom gate)형 트랜지스터는 가로형 트랜지스터이다. 가로형 트랜지스터는 드레인 전류의 경로가 되는 채널 영역이 얇고, 대전력용도의 반도체 장치에는 응용하는 것이 어렵다. 그 때문에, 대전력용도의 반도체 장치에 사용하는 트랜지스터에는 보다 높은 드레인 전류를 확보하는 구조가 바람직하다.
또한, 대전력용도의 반도체 장치에 사용하는 트랜지스터로서는 세로형(트렌치형) 트랜지스터도 검토되고 있다. 그러나, 실리콘을 사용하여 구성되는 세로형 트랜지스터는 드레인 전류의 온/오프비를 취할 수 없어 양호한 트랜지스터 특성을 얻을 수 없다는 과제가 있다.
본 발명의 일 양태는 도전성을 갖는 기판과, 기판 상에 형성된 제 1 도전층과, 제 1 도전층 상에 형성된 제 2 도전층과, 제 2 도전층 상에, 측면이 테이퍼 형상인 단면을 갖는 복수의 섬형상 영역이 표면에 도트 형태로 형성된 산화물 반도체층과, 산화물 반도체층의 섬형상 영역의 상면에 형성된 제 3 도전층과, 산화물 반도체층 위 및 제 3 도전층 위에 형성되며, 게이트 절연층으로서의 기능을 갖는 제 1 절연층과, 제 1 절연층을 통한 산화물 반도체층의 섬형상 영역의 측면 위에 형성되며, 게이트 전극으로서의 기능을 갖는 제 4 도전층과, 제 1 절연층 위 및 제 4 절연층 위에 형성되며, 층간절연층으로서의 기능을 갖는 제 2 절연층과, 제 1 절연층 및 제 2 절연층을 통한 제 3 도전층 상에 형성되며, 제 1 절연층 및 제 2 절연층에 형성된 개구부를 통해 제 3 도전층에 접속되는 제 5 도전층을 포함하는 반도체 장치이다.
본 발명의 일 양태에 있어서, 산화물 반도체층의 인접하는 섬형상 영역들 사이에서는 산화물 반도체층이 제 1 절연층을 통해 제 4 도전층과 중첩하는 반도체 장치가 바람직하다.
본 발명의 일 양태에 있어서, 산화물 반도체층의 인접하는 섬형상 영역들 사이에서는 제 3 도전층이 제 1 절연층을 통해 제 2 절연층과 중첩하는 반도체 장치가 바람직하다.
본 발명의 일 양태에 있어서, 제 4 도전층이 서로 접속되어 있는 반도체 장치가 바람직하다.
본 발명의 일 양태에 있어서, 제 5 도전층이 서로 접속되어 있는 반도체 장치가 바람직하다.
본 발명의 일 양태에 있어서, 제 2 도전층 및 제 3 도전층은 인 및 보론을 갖는 산화물 반도체층을 갖는 도전층인 반도체 장치가 바람직하다.
본 발명의 일 양태에 있어서, 제 1 도전층은 텅스텐을 갖는 도전층인 반도체 장치가 바람직하다.
또한, 본 발명의 일 양태는 도전성을 갖는 기판과, 기판 상에 형성된 제 1 도전층과, 제 1 도전층 상에, 측면이 테이퍼 형상인 단면을 갖는 복수의 섬형상 영역이 표면에 도트 형태로 형성된 산화물 반도체층과, 산화물 반도체층의 섬형상 영역의 상면에 형성된 제 2 도전층과, 산화물 반도체층 위 및 제 2 도전층 위에 형성되며, 게이트 절연막으로서의 기능을 갖는 제 1 절연층과, 제 1 절연층을 통한 산화물 반도체층의 섬형상 영역의 측면 위에 형성되며, 게이트 전극으로서의 기능을 갖는 제 3 도전층과, 제 1 절연층 위 및 제 3 도전층 위에 형성되며, 층간절연층으로서의 기능을 갖는 제 2 절연층과, 제 1 절연층 및 제 2 절연층을 통한 제 2 도전층 위에 형성되며, 제 1 절연층 및 제 2 절연층에 형성된 개구부를 통해 제 2 도전층에 접속되는 제 4 도전층을 포함하는 반도체 장치이다.
본 발명의 일 양태에 있어서, 산화물 반도체층의 인접하는 섬형상 영역들 사이에서는 산화물 반도체층이 제 1 절연층을 통해 제 3 도전층과 중첩하는 반도체 장치가 바람직하다.
본 발명의 일 양태에 있어서, 제 3 도전층이 서로 접속되어 있는 반도체 장치가 바람직하다.
본 발명의 일 양태에 있어서, 제 4 도전층이 서로 접속되어 있는 반도체 장치가 바람직하다.
본 발명의 일 양태에 있어서, 제 2 도전층은 인 및 보론을 갖는 산화물 반도체층을 갖는 도전층인 반도체 장치가 바람직하다.
본 발명의 일 양태에 있어서, 제 1 도전층은 텅스텐을 갖는 도전층인 반도체 장치가 바람직하다.
또한, 본 발명의 일 양태는 도전성을 갖는 기판과, 기판 상에 형성된 제 1 도전층과, 제 1 도전층 상에 형성된 제 2 도전층과, 제 2 도전층 상에, 측면이 테이퍼 형상인 단면을 갖는 복수의 섬형상 영역이 표면에 도트 형태로 형성된 산화물 반도체층과, 산화물 반도체층의 섬형상 영역의 상면에 형성된 제 3 도전층과, 산화물 반도체층 위 및 제 3 도전층 위에 형성되며, 게이트 절연막으로서의 기능을 갖는 절연층과, 절연층을 통한 산화물 반도체층의 섬형상 영역의 측면 위에 형성되며 게이트 전극으로서의 기능을 갖는 도전층, 및 절연층을 통한 제 3 도전층 위에 형성되며, 절연층에 형성된 개구부를 통해 제 3 도전층에 접속되는 도전층을 구성하는 제 4 도전층을 포함하는 반도체 장치이다.
본 발명의 일 양태에 있어서, 산화물 반도체층의 인접하는 섬형상 영역들 사이에서는 산화물 반도체층이, 제 1 절연층을 통해, 게이트 전극으로서의 기능을 갖는 제 4 도전층과 중첩하는 반도체 장치가 바람직하다.
본 발명의 일 양태에 있어서, 게이트 전극으로서의 기능을 갖는 제 4 도전층이 서로 접속되어 있는 반도체 장치가 바람직하다.
본 발명의 일 양태에 있어서, 절연층에 형성된 개구부를 통해 제 3 도전층에 접속되는 제 4 도전층이 서로 접속되어 있는 반도체 장치가 바람직하다.
본 발명의 일 양태에 있어서, 제 2 도전층 및 제 3 도전층은 인 또는 보론을 갖는 산화물 반도체층을 갖는 도전층인 반도체 장치가 바람직하다.
본 발명의 일 양태에 있어서, 제 1 도전층은 텅스텐을 갖는 도전층인 반도체 장치가 바람직하다.
본 발명의 일 양태는 일측면에 볼록부 및 오목부가 형성된 산화물 반도체층과, 오목부의 표면에 접하여 형성되며 게이트 절연층으로서의 기능을 갖는 절연층과, 절연층 상에 접하여 형성되며 게이트 전극으로의 기능을 갖는 제 1 도전층과, 볼록부의 상면에 접하여 형성되며 저저항영역으로서의 기능을 갖는 제 2 도전층과, 산화물 반도체층의 타측면에 접하여 형성되며 저저항영역으로서의 기능을 갖는 제 3 도전층과, 제 3 도전층이 형성되며 평탄한 표면을 갖는 제 4 도전층과, 제 4 도전층이 형성되며, 평탄한 표면을 갖고 또한 도전층을 갖는 기판을 포함하는 반도체 장치이다.
본 발명의 일 양태에 있어서, 제 3 도전층이, 볼록부의 표면에 노출되도록 형성된 반도체 장치가 바람직하다.
본 발명의 일 양태인 반도체 장치는 양호한 트랜지스터 특성을 얻을 수 있으며, 보다 높은 드레인 전류를 확보할 수 있다. 또한, 본 발명의 일 양태인 반도체 장치는 복수의 디바이스를 병렬로 접속하여 단위면적당 출력전류를 크게 할 수 있다.
또한, 본 발명의 일 양태인 반도체 장치에서는 트랜지스터가 형성되는 기판으로서 열전도성이 높은 금속기판을 사용함으로써, 방열기능을 높일 수 있다.
도 1은 본 발명의 일 양태를 설명하기 위한 상면도 및 단면도.
도 2는 본 발명의 일 양태를 설명하기 위한 사시도.
도 3은 본 발명의 일 양태를 설명하기 위한 상면도 및 단면도.
도 4는 본 발명의 일 양태를 설명하기 위한 상면도 및 단면도.
도 5는 본 발명의 일 양태를 설명하기 위한 상면도 및 단면도.
도 6은 본 발명의 일 양태를 설명하기 위한 상면도 및 단면도.
도 7은 본 발명의 일 양태를 설명하기 위한 상면도 및 단면도.
도 8은 본 발명의 일 양태를 설명하기 위한 상면도 및 단면도.
도 9는 본 발명의 일 양태를 설명하기 위한 상면도 및 단면도.
도 10은 본 발명의 일 양태를 설명하기 위한 단면도.
도 11은 본 발명의 일 양태를 설명하기 위한 단면도.
도 12는 본 발명의 일 양태를 설명하기 위한 상면도 및 단면도.
도 13은 본 발명의 일 양태를 설명하기 위한 블록도.
도 14는 본 발명의 일 양태를 설명하기 위한 블록도.
도 15는 본 발명의 일 양태의 응용제품을 설명하기 위한 도면.
이하, 본 발명의 실시형태에 대해 도면을 참조하면서 설명한다. 단, 본 발명의 구성은 다양한 서로 다른 양태로 실시하는 것이 가능하며, 본 발명의 취지 및 그 범위에서 벗어나지 않고 그 형태 및 상세사항을 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 실시형태의 기재 내용으로 한정하여 해석되는 것은 아니다. 또한, 이하에 설명하는 본 발명의 구성에 있어서, 동일 물건을 가리키는 부호는 서로 다른 도면들 사이에서 공통하는 것으로 한다.
또한, 각 실시형태의 도면 등에서 나타내는 각 구성의 크기, 층 두께, 신호 파형 또는 영역은 명료화를 위해 과장되게 표기하고 있는 경우가 있다. 따라서, 반드시 그 스케일로 한정되지 않는다.
또한, 본 명세서에서 사용하는 제 1, 제 2 , 제 3~제 N(N은 자연수)이라는 용어는 구성요소의 혼동을 피하기 위해 부여된 것으로, 수적으로 한정하는 것이 아님을 밝혀 둔다.
'소스'나 '드레인'의 기능은 회로 동작에서 전류의 방향 등이 변화할 경우에는 서로 뒤바뀌는 일이 있다. 이 때문에, 본 명세서에서는 '소스'나 '드레인'의 용어는 서로 바꿔 사용할 수 있는 것으로 한다.
온 전류란, 트랜지스터가 온 상태일 때에 소스 전극과 드레인 전극 사이에 흐르는 전류를 말한다. 예를 들면, n형의 트랜지스터인 경우에는 게이트 전압이 트랜지스터의 문턱전압보다도 높을 때에 소스 전극과 드레인 전극 사이에 흐르는 전류이다. 그리고, 오프 전류란, 트랜지스가 오프 상태일 때에, 소스 전극과 드레인 전극 사이에 흐르는 전류를 말한다.
(실시형태 1)
본 실시형태에서는 본 발명의 일 양태인 반도체 장치에 대해 상면도 및 단면도를 사용하여 설명한다.
도 1(A)는 트랜지스터(110)를 갖는 반도체 장치의 상면도이며, 도 1(B)는 도 1(A)의 A-B선에 따른 단면도이다.
도 1(A)는 기판 상에 복수의 도전층, 복수의 절연층 및 산화물 반도체층을 적층했을 때의 상면도이다. 도 1(A)에서는 특히 산화물 반도체층(10), 도전층(11), 도전층(12), 도전층(13)의 레이아웃도에 대해 나타내고 있다. 또한, 도 1(A)에 있어서 절연층은 도시를 생략하고 있다. 또한, 도 1(A)에서는 도전층 및 산화물층에 대해 상면에서 봤을 때, 중첩하는 부분을 점선으로 나타내고 있다.
도 1(A) 중, 트랜지스터(110)는 기판 상에서 도트 형태로 복수개 형성되어 있다. 도 1 (A)에서는 트랜지스터(110)를 기판 상에 3×3개 배치하는 예를 나타내었는데, 배치하는 트랜지스터의 수는 일 예로 10개 이상 10000개 이하로 하는 것이 바람직하다. 본 발명의 일 형태인 반도체 장치에서는 트랜지스터(110) 중 하나를 흐르는 전류량의 총합이 반도체 장치에서 흐르게 할 수 있는 전류량이 된다. 그 때문에, 트랜지스터(110) 중 하나를 흐르는 전류량이 충분하지 않아도, 반도체 장치가 구비하는 트랜지스터 수를 늘림으로써, 흐르는 전류량을 늘릴 수 있다.
또한, 도트 형태로 복수개 형성될 경우에는 도 (A)에 나타낸 바와 같이 트랜지스터(110)가 가로세로로 매트릭스 형태로 형성하는 구성으로 하여도 좋고, 지그재그로 형성하는 구성으로 하여도 좋다. 특히 매트릭스 형태로 형성하는 구성으로 함으로써, 반도체 장치 내에 설치하는 배선의 레이아웃 면적을 작게 할 수 있다. 또한, 매트릭스 형태로 형성하는 구성으로 함으로써, 동일한 사이즈의 트랜지스터(110)를 나란히 형성하는 구성으로 할 수 있으며, 트랜지스터간의 특성의 편차를 저감할 수 있다.
또한, 도 1(A) 중, 도전층(12)은 일 예로, 복수의 트랜지스터(110)에 접속되도록 격자 형태로 형성된다. 도전층(12)은 트랜지스터(110)의 게이트 전극으로서 기능시킬 수 있다. 도전층(12)은 외부의 소자에 접속하기 위해, 도전층을 연장 형성하고, 외부의 소자와 접속하기 위한 단자에 접속하여 사용할 수도 있다. 또한, 도 1(A)에서는 복수의 트랜지스터(110)의 게이트에 접속되며, 외부의 소자와 접속하기 위한 단자(G)를 나타내고 있다.
또한, 도 1(A) 중, 도전층(13)은 일 예로, 각 트랜지스터(110)에 접속되도록 형성된다. 도전층(13)은 트랜지스터(110)의 소스 또는 드레인으로서 기능하는 영역에 접속되는 전극으로서 기능시킬 수 있다. 도전층(13)은 외부의 소자에 접속하기 위한 단자에 접속하여 사용할 수도 있다. 또한, 도 1(A)에서는 복수의 트랜지스터(110)의 드레인(또는 소스)에 접속되며, 외부의 소자와 접속하기 위한 단자(D)를 나타내고 있다.
이어, 트랜지스터(110)의 단면도에 대해 도 1(B)를 사용하여 설명한다.
도 1(B)에 나타낸 단면도에서는 기판(100), 도전층(101), 도전층(102), 산화물 반도체층(103), 도전층(104), 절연층(105), 도전층(106), 절연층(107) 및 도전층(108)을 갖는 트랜지스터(110)가 3개 나란히 배치된 구성예를 나타내고 있다.
또한, 도 1(B)에서는 산화물 반도체층(103)에 있어서, 도전층(102) 위에 접하여 형성되는 영역 외에, 절연층(105)에 접하는 측의 표면에 복수개 형성되는 섬형상 영역(103i)을 나타내고 있다. 또한, 도 1(B)에서는 섬형상 영역(103i)에는 단면으로 했을 때 측면에 테이퍼 형상(151)을 갖는 것을 나타내고 있다.
도 1(B)에 나타낸 단면도와 같은 트랜지스터(110)의 구성으로 함으로써, 도전층(106)에 인가되는 전위에 의해, 도전층(102) 위에 접하여 형성되는 영역의 산화물 반도체층 및 섬형상 영역(103i)의 산화물 반도체층을 흐르는 전류의 전류량을 제어할 수 있다. 따라서, 도전층(102) 위에 접하여 형성되는 영역의 산화물 반도체의 두께를 늘린다는 간단한 설계 변경에 의해, 고전압이 트랜지스터(110)에 인가되었을 때의 누설 전류를 저감할 수 있다.
또한, 도 1(B)에서는 절연층(105) 및 절연층(107)에 개구부(152)(콘택홀)가 형성되어 있는 것을 나타내고 있다. 개구부(152)에서는 도전층(104)과 도전층(108)이 서로 접속되는 구성을 나타내고 있다.
기판(100)은 도전성을 갖는 기판, 예를 들면 금속기판을 사용한다. 금속 기판은 전기전도성 및 열전도성이 높은 재료인 것이 바람직하다. 기판(100)으로서는 스테인리스 기판 및 구리 기판을 사용하는 것이 바람직하다.
따라서, 본 실시형태에서의 기판(100)은 방열기능을 구비한 기판으로 할 수 있다. 방열기능을 구비한 기판(100) 상에는 도 1(A)에 나타낸 바와 같이 트랜지스터(110)를 복수개 형성할 수 있다. 복수의 트랜지스터(110)를 흐르는 전류에 의해 열이 발생한 경우, 기판(100)은 발생한 열을 효율적으로 외부에 방출할 수 있다.
또한, 기판(100)은 외부로 연장형성해 둠으로써 방열기능을 보다 높일 수 있다. 예를 들면, 도 2에 나타낸 사시도와 같이, 트랜지스터(110)가 형성된 기판(100)은 하우징(200)으로부터 외부로 연장형성해 두면 된다.
또한, 기판(100)으로부터는 도 2에 나타낸 바와 같이, 외부의 소자에 접속하기 위해, 도 1(A)에서 나타낸 단자 D, 단자 G 외, 기판(100)의 일부를 하우징의 외부에 연장형성하는 구성으로 할 수 있다. 이 구성의 경우, 기판(100)으로부터 연장형성되는 전극은 복수의 트랜지스터(110)의 소스(또는 드레인)에 접속되는 단자(S)로서 사용할 수 있다.
도전층(101)은 도전성을 갖는 재료를 사용하면 된다. 도전층(101)은 트랜지스터(110)의 소스 및 드레인 중 한쪽으로서 기능하는 영역에 접속되는 전극(제 1 전극이라 한다)이 된다. 도전층(101)으로서는 내열성이 비교적 높은 텅스텐(W)을 사용하는 것이 바람직하다.
도전층(102)은 도전성을 갖는 재료를 사용하면 된다. 도전층(102)은 트랜지스터(110)에 인가되는 전계에 의해 핫 캐리어 등이 발생함으로써, 트랜지스터(110)가 열화(劣化)되는 것을 억제하는 저저항영역으로서 기능하는 것이다. 도전층(102)으로서는 산화물 반도체층에 도펀트로서 인(P) 또는 보론(B)을 이온 주입법 또는 이온 도핑법에 의해 주입하여 도전성을 높인 층을 사용하는 것이 바람직하다.
또한, 산화물 반도체층에 주입하는 도펀트로서는 그 외에도 헬륨, 아르곤, 크세논 등의 희가스나, 질소, 인, 비소, 안티몬 등의 15족 원자 등을 사용할 수 있다.
또한, 도펀트가 주입되는 산화물 반도체층의 재료로서는 적어도 인듐(In) 혹은 아연(Zn)을 포함하는 것이 바람직하다. 특히 In과 Zn를 포함하는 것이 바람직하다. 또한, 그 산화물 반도체를 사용한 트랜지스터의 전기 특성의 편차를 줄이기 위한 스태빌라이저로서, 추가로 갈륨(Ga)을 포함하는 것이 바람직하다. 또한, 스태빌라이저로서 주석(Sn)을 포함하는 것이 바람직하다. 또한, 스태빌라이저로서 하프늄(Hf)을 포함하는 것이 바람직하다. 또한, 스태빌라이저로서 알루미늄(Al)을 포함하는 것이 바람직하다.
또한, 다른 스태빌라이저로서, 란타노이드계의 원소를 적용할 수도 있으며, 예를 들면 란탄(La), 셀륨(Ce), 네오디뮴(Nd), 가돌리늄(Gd), 이터븀(Yb) 등 중 어느 1종 또는 복수종을 포함하여도 좋다.
예를 들면, 산화물 반도체층의 재료로서, 산화 인듐, 산화 주석, 산화 아연, 이원계 금속의 산화물인 In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물, 3원계 금속의 산화물인 In-Ga-Zn계 산화물(IGZO라고도 표기함), In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, 사원계 금속의 산화물인 In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물을 사용할 수 있다.
산화물 반도체층(103)은 채널형성영역으로서 기능하는 산화물 반도체 재료를 사용하면 된다. 산화물 반도체층(103)에는 도전층(102)의 설명에서 열거한 금속 산화물을 사용할 수 있다.
특히 산화물 반도체층(103)에는 In-Ga-Zn계 산화물을 사용하는 것이 바람직하다. In-Ga-Zn계 산화물은 무전계시의 저항이 충분히 높고 오프 전류를 충분히 작게 하는 것이 가능하며, 또한, 전계효과이동도도 높기 때문에, 반도체 장치에 사용하는 반도체 재료로서는 바람직하다. 드레인 내압은 산화물 반도체층의 막두께에 의존하기 때문에, 드레인 내압을 높게 하기 위해서는 산화물 반도체층의 막두께는 두꺼운 편이 바람직하며, 원하는 드레인 내압에 적합한 막두께를 선택할 수 있다. 예를 들면, 산화물 반도체층(103)의 막두께는 3μm 이상 4μm 이하로 하는 것이 좋다.
또한, 산화물 반도체층(103)에는 상술한 In-Ga-Zn계 산화물의 다른 재료여도 좋다. 예를 들면, In-Zn계 산화물, In-Sn-Zn계 금속산화물은 트랜지스터(110)의 전계효과이동도를 In-Ga-Zn계 산화물보다도 더욱 크게 할 수 있기 때문에 바람직하다.
산화물 반도체층(103)은 단결정, 다결정(폴리크리스탈이라고도 한다) 또는 비정질 등의 상태를 취한다.
바람직하게는 산화물 반도체막은 CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)막으로 한다.
CAAC-OS막은 완전한 단결정이 아니며, 완전한 비정질도 아니다. CAAC-OS막은 비정질상(amorphous phase)에 결정부 및 비정질부를 갖는 결정-비정질 혼상(混相)구조의 산화물 반도체막이다. 또한, 해당 결정부는 한 변이 100nm 미만인 입방체 내에 수용되는 크기인 것이 대부분이다. 또한, 투과형 전자현미경(TEM: Transmission Electron Microscope)에 의한 관찰상에서는 CAAC-OS막에 포함되는 비정질부와 결정부와의 경계는 명확하지 않다. 또한, TEM에 의해, CAAC-OS막에는 입계(그레인 바운더리라고도 한다.)는 확인할 수 없다. 그 때문에, CAAC-OS막은 입계에 기인하는 전자이동도의 저하가 억제된다.
CAAC-OS막에 포함되는 결정부는, c축이 CAAC-OS막의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬되고, 또한 ab면에 수직인 방향에서 볼 때 삼각형상 또는 육각형상의 원자배열을 가지며, c축에 수직인 방향에서 볼 때 금속원자가 층상으로, 또는 금속원자와 산소원자가 층상으로 배열되어 있다. 또한, 서로 다른 결정부들 사이에서, 각각 a축 및 b축의 방향이 달라도 좋다. 본 명세서에 있어서, 단순히 수직으로 기재할 경우, 85°이상 95°이하의 범위도 포함되는 것으로 한다. 또한, 단순히 평행이라고 기재할 경우, -5°이상 5°이하의 범위도 포함되는 것으로 한다.
또한, CAAC-OS막에 있어서, 결정부의 분포가 일정하지 않아도 된다. 예를 들면, CAAC-OS막의 형성과정에서, 산화물 반도체막의 표면측으로부터 결정성장시키는 경우, 피형성면의 근방에 비해 표면 근방에서는 결정부가 차지하는 비율이 높아지는 일이 있다. 또한, CAAC-OS막으로 불순물을 첨가함으로써, 해당 불순물 첨가영역에서 결정부가 비정질화되는 일도 있다.
CAAC-OS막에 포함되는 결정부의 c축은 CAAC-OS막의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬되기 때문에, CAAC-OS막의 형상(피형성면의 단면형상 또는 표면의 단면형상)에 따라서는 서로 다른 방향을 향하는 일이 있다. 또한, 결정부의 c축 방향은 CAAC-OS막이 형성되었을 때의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향이 된다. 결정부는 성막함으로써, 또는 성막 후에 가열처리 등의 결정화 처리를 함으로써 형성된다.
CAAC-OS막을 사용한 트랜지스터는 가시광이나 자외광의 조사에 따른 전기특성의 변동을 저감하는 것이 가능하다. 따라서, 해당 트랜지스터는 신뢰성이 높다.
또한, 산화물 반도체층(103)은 평탄한 표면 상에 형성되는 것이 바람직하며, 구체적으로는 평균 면거칠기(Ra)가 0nm 이상 1nm 이하, 바람직하게는 0nm 이상 0.3nm 이하, 보다 바람직하게는 0nm 이상 0.1nm 이하의 표면 상에 형성하면 된다.
또한, Ra는 JIS B0601로 정의되어 있는 산술 평균 거칠기를 면에 대해 적용할 수 있도록 3차원으로 확장한 것이며, "기준면에서 지정면까지의 편차의 절대값을 평균한 값"으로 표현할 수 있고, 이하의 식 (1)로 정의된다.
Figure pat00001
여기서, 지정면이란 거칠기 계측의 대상이 되는 면이며, 좌표(x1, y1, f(x1, y1)), (x1, y2, f(x1, y2)), (x2, y1, f(x2, y1)), (x2, y2, f(x2, y2))의 4점으로 표시되는 사각형의 영역으로 하고, 지정면을 xy평면에 투영한 직사각형의 면적을 S0, 기준면의 높이(지정면의 평균 높이)를 Z0라 한다. Ra는 원자간력 현미경(AFM: Atomic Force Microscope)로 평가가능하다.
또한, 산화물 반도체층(103)은 수소 등의 불순물이 충분히 제거됨으로써 고순도화되며, 또한 충분한 산소가 공급되고 있는 것이 바람직하다. 구체적으로는 산화물 반도체층(103)의 수소 농도는 5×1019atoms/cm3 이하, 바람직하게는 5×1018atoms/cm3 이하, 보다 바람직하게는 5×1017atoms/cm3 이하로 한다. 또한, 산화물 반도체층(103) 중의 수소 농도는 이차이온 질량분석법(SIMS: Secondary Ion Mass Spectrometry)로 측정되는 것이다. 이와 같이, 수소 농도가 충분히 저감되어 고순도화되며, 충분한 산소 공급에 의해 산소 결핍에 기인하는 에너지 갭 중의 결함 준위가 저감된 산화물 반도체층(103)에서는 수소 등의 도너에 기인하는 캐리어 밀도가 1×1010/cm3 이상 1×1013/cm3 이하가 된다. 이와 같이, i형화(진성화) 또는 실질적으로 i형화된 산화물 반도체를 사용함으로써, 극히 오프 전류가 작은 트랜지스터(110)로 할 수 있다.
또한, 채널형성영역인 산화물 반도체층(103)의 형상은 막두께 가로방향의 길이보다도 막두께 세로방향의 길이를 크게 한 형상으로 하는 것이 바람직하다. 수소 등의 도너(donor)에 기인하는 캐리어 밀도가 1×1013/cm3 이하인 i형화(진성화) 또는 실질적으로 i형화된 산화물 반도체에 있어서, 산화물 반도체층의 막두께를 크게 함으로써, 드레인 전류의 온/오프비 등의 트랜지스터 특성을 양호하게 할 수 있다. 이는 산화물 반도체층(103)의 형상을 막두께 가로방향의 길이보다도 막두께 세로방향의 길이를 크게 한 형상으로 함으로써, 산화물 반도체층(103) 내에 충분한 공핍층이 형성되기 때문이다.
도전층(104)은 도전성을 갖는 재료를 사용하면 된다. 도전층(104)은 트랜지스터(110)의 소스 및 드레인의 다른 쪽으로서 기능하는 영역에 접속되는 전극(제 2 전극이라 한다)이 된다. 그 때문에, 도전층(104)으로서는 도전층(101)과 마찬가지로, 내열성이 비교적 높은 텅스텐(W)을 사용하는 것이 바람직하다.
또한, 도전층(104)은 도전층(102)과 마찬가지로, 트랜지스터(110)에 인가되는 전계에 의해 핫 캐리어 등이 발생함으로 인해, 트랜지스터(110)가 열화하는 것을 억제하는 저저항영역으로서 기능하는 층이어도 좋다. 그 때문에, 도전층(104)으로서는 도전층(102)과 마찬가지로, 산화물 반도체층에 도펀트로서 인(P) 또는 보론(B)을 이온 주입법 또는 이온 도핑법에 의해 주입하여 도전성을 높인 층을 사용하는 것이 바람직하다.
또는 상술한 저저항영역으로서 기능하는 층과 제 2 전극으로서 기능하는 층을 적층하는 구성으로 하여도 좋다. 또는, 다른 도전층과 적층하는 구성으로 하여도 좋다. 일 예로서는 산화물 반도체층(103)과 접하는 쪽에서부터 순서대로 저저항영역으로서 기능하는 층, 내열성이 비교적 높은 재료인 텅스텐(W)의 순으로 적층하는 구성으로 하면 된다.
또한, 본 발명의 일 양태에 있어서, 도전층(104)이 적층 형성되는 산화물 반도체층(103)은 도 1(B)에 나타낸 바와 같이, 측면이 테이퍼 형상(151)인 단면을 갖는 섬형상 영역(103i)을 갖는다.
절연층(105)은 게이트 절연층으로서의 기능을 갖는다. 절연층(105)은 high-k재료인 절연재료를 사용하는 것이 바람직하다. 구체적으로 절연층(105)에는 산화 실리콘, 산화 지르코늄, 산화 하프늄을 사용하는 것이 바람직하다.
또한, 절연층(105)은 단층 구조로 하여도 좋고, 적층 구조로 하여도 좋다. 절연층(105)에 high-k 재료를 사용함으로써, 게이트 누설전류를 저감할 수 있다. 또한, 절연층(105)에는 산화물 반도체층(103)과 접하는 부분이 산소를 포함하는 것이 바람직하며, 특히 바람직하게는 산화 실리콘막에 의해 형성한다. 따라서, 산화 실리콘 이어 산화 지르코늄의 순으로 적층하는 구조, 또는 산화 실리콘 이어 산화 하프늄의 순으로 적층하는 구조의 절연층을 사용함으로써, 산화물 반도체층(103)에 산소를 공급할 수 있으며, 트랜지스터 특성을 양호하게 할 수 있다.
도전층(106)은 도전성을 갖는 재료를 사용하면 된다. 도전층(106)은 트랜지스터(110)의 게이트로서 기능하는 전극이 된다. 도전층(106)에는 알루미늄, 크롬, 구리, 탄탈, 티탄, 몰리브덴, 텅스텐, 이트륨 중에서 선택되는 금속원소, 또는 상술한 금속원소를 성분으로 하는 합금, 상술한 금속 원소를 조합한 합금 등을 사용할 수 있다. 또한, 도전층(106)은 단층 구조, 또는 2층 이상의 적층 구조로 할 수 있다. 또한, 도전층(106)은 내열성 및 도전성이 높은 재료를 선택하는 것이 바람직하다.
절연층(107)은 층간절연층으로서의 기능을 갖는다. 절연층(107)은 절연층(105)과 동일한 재료를 사용할 수 있다.
도전층(108)은 각 트랜지스터들(110)간의 제 2 전극의 전기적 접속을 취하기 위한 층이다. 따라서, 도전층(108)은 도전성을 갖는 재료로 구성하면 되며, 예를 들어 도전층(106)과 동일한 재료를 사용할 수 있다. 또한, 도전층(108)은 절연층(105) 및 절연층(107)에 형성되는 개구부(152)를 통해 도전층(104)과 접속되는 구성이 된다. 또한, 도전층(108)은 각 트랜지스터들(110)간의 전기적 접속을 취하기 위해, 설치되는 배선이 다른 도전층에 비해 길다. 그 때문에, 도전층(108)은 전기전도성이 높은 구리(Cu)로 구성하는 것이 바람직하다. 더욱 바람직하게는 도전층(108)은 텅스텐과 그 텅스텐 위에 구리를 적층함으로써 구성하는 것이 바람직하다.
이상 설명한 바와 같이, 본 발명의 일 형태에 따른 반도체 장치는 도 1(B)에 나타낸 바와 같이 기판(100) 상에 복수의 트랜지스터(110)를 갖는 구성이 된다. 트랜지스터(110)는 제 1 전극으로서의 기능을 갖는 도전층(101)과 제 2 전극으로서 기능하는 도전층(104)과의 사이에 채널형성영역으로서 기능하는 산화물 반도체층(103)을 갖는다. 트랜지스터(110)는 절연층(105)을 통한 도전층(106)의 전압 인가에 의해 전류량이 제어된다. 트랜지스터(110)는 채널형성영역이 막두께 세로방향으로 형성되며, 제 1 전극 및 제 2 전극 사이를 흐르는 드레인 전류가 막두께 세로방향인 세로형(트렌치형) 트랜지스터이다.
도 1(B)에 나타낸 트랜지스터(110)는 게이트로서 기능하는 도전층(106)에 의해 원형 고리형상으로 주위가 덮이는 구조로 되어 있어, 효율적으로 드레인 전류를 확보할 수 있다. 그 때문에 높은 드레인 전류를 생성할 수 있다. 또한, 기판(100) 상에 복수개 형성되는 트랜지스터(110)의 제 1 전극 및 제 2 전극을 각각 접속함으로써, 트랜지스터를 전기적으로 병렬로 접속하는 구성을 실현할 수 있으며, 트랜지스터(110)를 흐르는 전류의 총합을 증가시킴으로써, 반도체 장치가 흘러보낼 수 있는 출력전류를 크게 할 수 있다.
여기서, 채널형성영역에 산화물 반도체를 사용한 트랜지스터(110)의 드레인 내압에 대해 설명한다.
반도체 중의 전계가 있는 문턱값에 이르면, 충돌 이온화가 발생하며, 공핍층 내에서 고전계에 의해 가속된 캐리어가 결정 격자와 충돌하여, 전자와 정공의 쌍을 생성한다. 또한 전계가 더 높아지면, 충돌이온화로 인해 발생한 전자와 정공의 쌍도 더욱 전계에 의해 가속되어, 충돌이온화를 반복하며, 전류가 지수함수적으로 증가하는 애벌란시 항복(avalanche breakdown)이 발생한다. 충돌이온화는 캐리어(전자, 정공)가 반도체의 밴드 갭 이상의 운동에너지를 가짐으로써 발생한다. 충돌이온화가 일어나기 쉬운 특성을 나타내는 충돌이온화 계수와 밴드 갭에는 상관관계가 있으며, 밴드 갭이 클수록 충돌이온화가 작아지는 경향이 알려져 있다.
산화물 반도체의 밴드 갭은 3.15eV로, 실리콘의 밴드 갭 1.12eV와 비교하면 크기 때문에, 애벌란시 항복이 일어나기 어렵다. 이 때문에, 산화물 반도체를 사용한 트랜지스터는 드레인 내압이 높아져서, 고전계가 인가되어도 온 전류의 지수함수적 급상승이 일어나기 어렵다.
이어, 산화물 반도체를 이용한 트랜지스터의 핫 캐리어 열화에 대해 설명한다.
핫 캐리어 열화란 고속으로 가속된 전자가 채널 중의 드레인 근방에서 게이트 절연막 중에 주입되어 고정 전하가 되는 것이나, 게이트 절연막 계면에 트랩 준위를 형성함으로써, 문턱 전압의 변동이나 게이트 누설 등의 트랜지스터 특성의 열화가 발생하는 것이며, 핫 캐리어 열화의 요인으로서는 채널 핫 일렉트론 주입(CHE 주입)과 드레인 애벌란시 핫 캐리어 주입(DAHC 주입)이 있다.
실리콘은 밴드 갭이 좁기 때문에, 애벌란시 항복에 의해 마치 눈사태와 같이 전자가 발생하기 쉬우며, 게이트 절연막으로의 장벽을 타고넘을 수 있을 정도로 고속으로 가속되는 전자 수가 증가한다. 그러나, 본 실시형태에서 나타낸 산화물 반도체는 밴드 갭이 넓기 때문에, 애벌란시 항복이 발생하기 어렵고, 실리콘에 비해 핫 캐리어 열화의 내성이 높다. 이상으로부터, 본 명세서에서 나타낸 바와 같은 산화물 반도체를 사용한 트랜지스터는 높은 드레인 내압을 갖는다고 할 수 있다. 그 때문에, 절연 게이트 전계효과 트랜지스터(Insulated-Gate Field-Effect Transistor(IGFET)) 등의 파워 디바이스에 바람직하다.
이어, 도 1 (A), (B)에서 설명한 트랜지스터(110)의 제작공정에 대해 도 3~도 9를 사용하여 설명한다. 도 3~도 9에서는 상면도 및 그 상면도의 단면도를 나타내어 트랜지스터(110)의 제작공정을 설명한다.
먼저, 도 3(A)에는 기판(100)의 상면도를 나타내고 있다. 도 3(B)에는 도 3(A)의 상면도에서의 일점 쇄선 A-B에 따른 단면도를 나타내고 있다.
또한, 기판(100)은 도 1(B)에서 설명한 바와 같이, 스테인리스 기판 또는 구리 기판을 사용하는 것이 바람직하다. 또한, 기판(100)은 평탄한 표면을 갖는 것이 바람직하다. 구체적으로는 나중에 산화물 반도체층(103)이 형성되는 도전층(102) 표면의 평균 면거칠기(Ra)가 0nm 이상 1nm 이하, 바람직하게는 0nm 이상 0.3nm 이하, 보다 바람직하게는 0nm 이상 0.1nm 이하가 되는 평탄성을 갖는 것이 바람직하다. 또한 평탄한 표면은 기판(100)의 표면에 CMP(Chemical Mechanical Polish) 등의 평탄화 공정을 실시함으로써 얻을 수 있다.
그 후, 기판(100) 위에 도전층(101)을 형성한다. 도 4(A)에는 기판(100) 상에 도전층(101)이 형성된 상면도를 나타내고 있다. 도 4(B)에는 도 4(A)의 상면도에서의 일점 쇄선 A-B에 따른 단면도를 나타내고 있다.
도전층(101)은 물리증착법(PVD법)인 스퍼터링법, 진공증착법, 또는 화학증착법(CVD법)으로 기판(100) 상에 형성한다. 또한, 도전층(101)은 평탄한 표면을 갖는 것이 바람직하다. 구체적으로는 나중에 산화물 반도체층(103)이 형성되는 도전층(102) 표면의 평균 면거칠기(Ra)가 0nm 이상 1nm 이하, 바람직하게는 0nm 이상 0.3nm 이하, 보다 바람직하게는 0nm 이상 0.1nm 이하가 되는 평탄성을 갖는 것이 바람직하다. 또한, 평탄한 표면은 도전층(101) 표면에 CMP(Chemical Mechanical Polish) 등의 평탄화 공정을 실시함으로써 얻을 수 있다.
또한, 도전층(101)은 도 1(B)에서 설명한 바와 같이, 내열성이 비교적 높은 텅스텐(W)을 사용하는 것이 바람직하다.
이어, 도전층(101) 위에 도전층(102)을 형성한다. 도 5(A)에는 도전층(101) 위에 도전층(102)이 형성된 상면도를 나타내고 있다. 도 5(B)에는 도 5(A)의 상면도에서의 일점 쇄선 A-B에 따른 단면도를 나타내고 있다.
도전층(102)은 스퍼터링법, 도포법, 인쇄법 등에 의해 산화물 반도체층을 도전층(101) 위에 형성하여 두고, 이어 그 산화물 반도체층에 저저항영역으로 하기 위한 도펀트를 이온 주입법 또는 이온 도핑법을 사용하여 주입함으로써 얻을 수 있다. 즉, 얻어지는 도전층(102)은 저저항화된 산화물 반도체층에 따른 저저항영역이다. 또한, 도전층(102)은 평탄한 표면을 갖는 것이 바람직하다. 구체적으로는 평균 면거칠기(Ra)이 0nm 이상 1nm 이하, 바람직하게는 0nm 이상 0.3nm 이하, 보다 바람직하게는 0nm 이상 0.1nm 이하의 표면 위에 형성하면 된다. 또한, 평탄한 표면은 도전층(102) 표면에 CMP(Chemical Mechanical Polish) 등의 평탄화 공정을 실시함으로써 얻을 수 있다.
이어, 도전층(102) 위에 산화물 반도체층(103D)을 형성한다. 그리고, 형성한 산화물 반도체층(103D) 위에 도전층(104D)을 형성한다. 도 6(A)에는 산화물 반도체층(103D) 및 산화물 반도체층(103D) 위의 도전층(104D)이 형성된 상면도를 나타내고 있다. 도 6(B)에는 도 6(A)의 상면도에서의 일점 쇄선 A-B에 따른 단면도를 나타내고 있다.
또한, 도 6(A), (B)에서 설명하는, 산화물 반도체층(103D) 및 도전층(104D)은 섬형상으로 가공하기 전의, 도 1(B)에서 나타낸 산화물 반도체층(103) 및 도전층(104)에 상당하는 것이다. 즉, 이후의 공정에서 산화물 반도체층(103D) 및 도전층(104D)은 산화물 반도체층(103) 및 도전층(104)이 된다. 따라서, 도면에서는 산화물 반도체층(103) 및 산화물 반도체층(103D), 그리고 도전층(104) 및 도전층(104D)을 동일한 사선으로 표시하여 설명하고 있다.
산화물 반도체층(103D)은 스퍼터링법, 도포법, 인쇄법 등에 의해 도전층(102) 위에 형성한다. 그리고, 산화물 반도체층(103D) 위에 도전층(104D)을 형성한다.
또한, 도전층(104D)은 도전층(101)과 마찬가지로 텅스텐막을, 또는 도전층(102)과 마찬가지로 저저항화된 산화물 반도체층에 의한 저저항영역을 형성하면 된다. 또는 텅스텐막과 저저항화된 산화물 반도체층에 의한 저저항영역을 서로 적층하는 구성으로 하여도 좋다.
또한, 산화물 반도체층(103D)에 수소가 가능한 포함되지 않도록 하기 위해, 전처리로서, 스퍼터링 장치의 예비가열실에서 도 5(A),(B)까지의 공정을 거친 기판(100)을 예비가열하고, 기판(100)에 흡착된 수소, 물, 수산기 또는 수소화물 등의 불순물을 탈리하여 배기하는 것이 바람직하다. 또한, 예비가열실에 마련하는 배기수단은 크라이오 펌프(Cryo pump)가 바람직하다. 또한, 이 예비가열 처리는 생략할 수도 있다.
또한, 산화물 반도체층(103D)를 스퍼터링법에 의해 형성하기 전에, 아르곤 가스를 도입하여 플라즈마를 발생시키는 역스퍼터를 실시하여, 도전층(102)의 표면에 부착되어 있는 먼지나 산화막을 제거함으로써, 도전층(102)과 산화물 반도체층(103D)과의 계면에서 저항을 저감할 수 있기 때문에 바람직하다. 역스퍼터란, 아르곤 분위기 하에서 기판에 RF 전원을 사용하여 전압을 인가하고 기판 근방에 플라즈마를 형성하여 표면을 개질하는 방법이다. 또한, 아르곤 분위기 대신에 질소, 헬륨 등을 사용하여도 좋다. 또한, 아르곤 분위기에 산소, 아산화질소 등을 첨가한 분위기에서 실시하여도 좋다. 아르곤 분위기에 염소, 사불화탄소 등을 첨가한 분위기에서 실시하여도 좋다.
본 실시형태에서 산화물 반도체층(103D)은 In-Ga-Zn계 산화물 반도체 타겟을 사용한 스퍼터링법에 의해 형성한다. 또한, 산화물 반도체층(103D)은 희가스(대표적으로는 아르곤) 분위기, 산소 분위기, 또는 희가스(대표적으로는 아르곤) 또는 산소 분위기 하에서 스퍼터링법에 의해 형성할 수 있다. 또한, 스퍼터링법을 사용할 경우, SiO2를 2중량% 이상 10중량% 이하 포함하는 타겟을 사용하여 형성하여도 좋다.
산화물 반도체층(103D)을 형성할 때에 사용하는 스퍼터 가스는 수소, 물, 수산기 또는 수소화물 등의 불순물이 농도 ppm 정도, 농도 ppb 정도까지 제거된 고순도 가스를 사용하는 것이 바람직하다.
산화물 반도체막을 스퍼터링법으로 제작하기 위한 타겟으로서, 산화 아연을 주성분으로 하는 금속 산화물의 타겟을 사용할 수 있다. 또한, 금속 산화물의 타겟의 다른 예로서는 In, Ga, 및 Zn을 포함하는 산화물 반도체 타겟(조성비로서, In2O3:Ga2O3:ZnO=1:1:1[mol수 비], In:Ga:Zn=1:1:0.5[mol수 비])을 사용할 수 있다. 또한, In, Ga, 및 Zn을 포함하는 산화물 반도체 타겟으로서, In:Ga:Zn=1:1:1[mol수 비], 또는 In:Ga:Zn=1:1:2[mol수 비]의 조성비를 갖는 타겟을 사용할 수도 있다. 산화물 반도체 타겟의 충전율은 90% 이상 100% 이하, 바람직하게는 95% 이상 99.9% 이하이다. 충전율이 높은 산화물 반도체 타겟을 사용하여 형성한 산화물 반도체층은 치밀한 막이 된다.
산화물 반도체층(103D)은 감압상태로 유지된 처리실 내에 기판을 홀딩하고, 처리실 내에 잔류하는 수분을 제거하면서, 수소, 물, 수산기 또는 수소화물 등이 제거된 스퍼터링 가스를 도입하고, 금속 산화물을 타겟으로 하여 도전층(102) 위에 형성한다. 처리실 내에 잔류하는 수소, 물, 수산기 또는 수소화물 등을 제거하기 위해서는 흡착형의 진공 펌프를 사용하는 것이 바람직하다. 예를 들면, 크라이오 펌프, 이온 펌프, 티타늄 서블리메이션 펌프(titanium sublimation pump)를 사용하는 것이 바람직하다. 또한, 배기수단으로서는 터보 펌프에 콜드 트랩을 조합한 것이어도 좋다. 크라이오 펌프를 사용하여 배기한 처리실은 예를 들면 수소, 물, 수산기 또는 수소화물 등(보다 바람직하게는 탄소 원자를 포함하는 화합물도)이 배기되기 때문에, 산화물 반도체층(103D)에 포함되는 불순물의 농도를 저감할 수 있다. 또한, 기판을 가열하면서 산화물 반도체층(103D)을 형성하여도 좋다.
또한, 산화물 반도체층(103D)은 형성 후에 가열처리를 실시함으로써, 수소 등의 도너에 기인하는 캐리어 밀도가 1×1013/cm3 이하인 i형화(진성화) 또는 실질적으로 i형화된 산화물 반도체가 된다.
이어, 포토리소그래피 공정에 의해 도전층(104D) 위에 레지스트 마스크를 형성하고, 해당 레지스트 마스크를 이용하여, 도전층(104)이 되는 도전층(104D) 및 산화물 반도체층(103)이 되는 산화물 반도체층(103D)을 에칭한다. 포토리소그래피 공정을 사용할 경우에는 해당 에칭에 의해, 레지스트 마스크를 후퇴시키면서 에칭함으로써 테이퍼 형상으로 할 수 있어, 나중에 형성되는 절연층(105)의 단차피복성을 향상시킬 수 있다.
도 7(A)에는 산화물 반도체층(103) 및 산화물 반도체층(103) 위의 도전층(104)이 형성된 상면도를 나타내고 있다. 도 7(B)에는 도 7(A)의 상면도에서의 일점 쇄선 A-B에 따른 단면도를 나타내고 있다. 도 7(B)에 나타낸 바와 같이, 에칭에 의해 가공되며, 산화물 반도체층(103) 및 도전층(104)은 표면에서 볼록부(161) 및 오목부(162)가 형성된다. 그리고, 산화물 반도체층(103) 및 산화물 반도체층(103) 상의 도전층(104)에 의한 섬형상 영역(103i)을 형성할 수 있다.
섬형상 영역(103i)은 측면이 테이퍼 형상(151)인 단면을 갖는다. 또한, 도 7(B)에 나타낸 섬형상 영역(103i)의 상부가 되는 도전층(104)의 단면 길이(W1)은 1.5μm 이상 2μm 이하로 하는 것이 바람직하다. 또한, 산화물 반도체층(103)의 볼록부(161)에서의 두께(L1)는 3μm 이상 4μm 이하로 하는 것이 바람직하다. 섬형상 영역(103i)의 저면과 테이퍼 형상(151)의 측면이 이루는 각도(θ)는 60°이상 70°이하가 되도록 형성되는 것이 바람직하다.
또한, 섬형상 영역(103i)의 형상을 결정하는 오목부(162)의 단면 형상은 도 7(B)에서는 상부가 하부보다도 큰 사다리꼴 형상을 나타내었지만, 다른 형상으로 할 수도 있다. 예를 들면 오목부(162)의 단면 형상은 U자형으로 하여도 좋고, 톱니 형상으로 하여도 좋으며, 직사각형 형상으로 하여도 좋다. 오목부(162)의 단면 형상은 나중에 형성하는 절연층 등의 단차피복성을 고려한 형상으로 하면 된다.
또한, 여기에서의 산화물 반도체층(103D) 및 도전층(104D)의 에칭은 건식 에칭이어도 습식 에칭이어도 좋으며, 양쪽 모두를 사용하여도 좋다. 원하는 형상의 산화물 반도체층(103) 및 도전층(104)을 형성하기 위해, 재료를 합쳐 에칭 조건(에칭액, 에칭시간, 온도 등)을 적절히 조절한다.
이어, 산화물 반도체층(103) 및 도전층(104) 위에 절연층(105D)을 형성한다. 그 후, 절연층(105D) 위에 도전층을 형성하고, 포토리소그래피법을 사용한 에칭에 의해 도전층(106)을 형성한다. 도 8(A)에서는 절연층(105D) 및 도전층(106)이 형성된 상면도를 나타내고 있다. 도 8(B)에는 도 8(A)의 상면도에서의 일점 쇄선 A-B에 따른 단면도를 나타내고 있다.
또한, 도 8(A),(B)에서 설명하는 절연층(105D)은 개구부(152)를 갖기 전의 도 1(B)에서 나타낸 절연층(105)에 상당하는 것이다. 즉, 이후의 공정에서 절연층(105D)은 절연층(105)이 된다. 따라서, 도면에서는 절연층(105D) 및 절연층(105)을 서로 다른 부호를 붙여 설명하고 있다.
절연층(105D)의 형성에는 물리증착법(PVD법)인 스퍼터링법, 진공증착법, 또는 화학증착법(CVD법)을 사용할 수 있다. 도 1(B)에 나타낸 트랜지스터(110)는 세로형 트랜지스터이며, 채널형성영역이 되는 산화물 반도체층은 막두께 세로방향으로 길게 되어 있다. 이 때문에, 스퍼터링법 등의 물리증착법으로 형성하는 것보다도 화학증착법으로 형성하는 편이 절연층(105D)의 피복성은 좋아진다.
여기에서는 화학증착법인 플라즈마 CVD법을 사용하여 절연층(105D)으로서 산화 실리콘막(SiOx(x>0))을 형성한다. 또한, 절연층(105D)은 단층구조이어도 적층구조이어도 좋으며, 상기 형성한 산화 실리콘막(SiOx(x>0)) 위에 플라즈마 CVD법으로 질화 실리콘막(SiNy(y>0))을 형성하여도 좋다.
절연층(105D)에는 수소나 물 등의 불순물은 적은 것이 바람직하며, 예를 들어, 플라즈마 CVD법으로 산화 실리콘막을 형성할 때, 플라즈마 CVD장치의 반응실 내에 잔류하고 있거나 또는 반응실의 내벽에 흡착되어 있는 수소나 물 등의 불순물을 제거한 후, 반응실의 내벽을 가열하면서 형성함으로써, 수소나 물 등의 불순물을 저감시킬 수 있다.
스퍼터링법으로 절연층(105D)을 형성할 경우에는 타겟으로서 실리콘 타켓 또는 석영 타겟을 사용하고, 스퍼터 가스로서 산소 또는, 산소 및 아르곤의 혼합가스를 사용하여 수행한다.
또한, 도전층(106)은 스퍼터링법을 사용하여 알루미늄, 크롬, 구리, 탄탈, 티탄, 몰리브덴, 텅스텐, 이트륨 중에서 선택된 금속 원소, 또는 상술한 금속 원소를 성분으로 하는 합금, 상술한 금속 원소를 조합한 합금 등으로 형성한다. 또한, 도전층(106)은 단층 구조, 또는 이층 이상의 적층 구조로 할 수 있다.
또한, 도전층(106)은 레지스트 마스크를 형성하고, 에칭을 실시하며, 레지스트 마스크를 제거하여 형성한다. 또한, 형성된 도전층(106)의 표면을 CMP(Chemical Mechanical Polish) 등의 평탄화 공정으로 평탄화하는 것이 바람직하다.
이어, 절연층(105D) 및 도전층(106) 위에 절연층을 형성하고, 해당 절연층 및 절연층(105D)에 개구부(152)를 형성함으로써, 절연층(107)을 형성한다. 그리고 개구부를 매우도록 도전층을 형성하고, 포토리소그래피법을 이용한 에칭에 의해 도전층(108)을 형성한다. 도 9(A)에는 도전층(108)이 형성된 상면도를 나타내고 있다. 도 9(B)에는 도 9(A)의 상면도에서의 일점 쇄선 A-B에 따른 단면도를 나타내고 있다.
또한, 도 1(B)에서는 산화물 반도체층(103)이 도전층(102) 위에서 단면도의 수평방향으로 잔존하도록 형성하는 구성에 대해 나타내었는데, 다른 구성으로 하는 것도 가능하다.
예를 들면 도 10에 나타낸 단면도와 같이 산화물 반도체층(103)이 도전층(102) 위에서 단면도의 수평방향으로 이격되어 형성되는 구성으로 하여도 좋다.
도 10에 나타낸 단면도와 같은 트랜지스터(310)의 구성으로 함으로써, 섬형상 영역(103i)의 산화물 반도체층으로의 도전층(106)에 의한 전계의 제어에 의해, 각 트랜지스터(310)를 흐르는 전류량을 제어할 수 있다. 도 10에 나타낸 구성에서는 기판(100)의 수평방향으로 형성된 도전층(102)에 의해 각 트랜지스터(310)를 접속하고 있으며, 반도체 장치를 흐르는 전류량은 각 트랜지스터(310)를 흐르는 전류량의 총합으로 어림잡을 수 있다. 그 때문에, 복수의 트랜지스터(310)는 섬형상 영역(103i)의 산화물 반도체층의 형상 편차를 적게 함으로써, 반도체 장치를 흐르는 전류량의 총합을 쉽게 어림잡을 수 있다.
또한, 다른 구성으로서, 도전층(101)과 산화물 반도체층(103) 사이의 도전층(102)을 형성하지 않는 구성으로 하는 것도 가능하다. 예를 들면 도 11에 나타낸 단면도와 같이, 도전층(101) 상에 직접 산화물 반도체층(103)을 형성하는 구성으로 하여도 좋다.
도 11에 나타낸 단면도와 같은 트랜지스터(410)의 구성으로 함으로써, 도전층(102)을 형성하는 공정을 삭감할 수 있으며, 제조기간의 단축, 제조비용의 삭감을 도모할 수 있다.
이상 설명한 본 발명의 일 양태인 반도체 장치는 양호한 트랜지스터 특성을 얻을 수 있으며, 보다 높은 드레인 전류를 확보할 수 있다. 또한, 본 발명의 일 양태인 반도체 장치는 복수의 디바이스를 병렬로 접속하여 단위면적당 출력전류를 크게 할 수 있다. 또한, 본 발명의 일 양태에서는 트랜지스터가 형성되는 기판으로서 열전도성이 높은 금속 기판을 사용함으로써 방열기능을 높인 반도체 장치로 할 수 있다.
또한, 본 실시 형태에 있어서, 각각의 도면에서 기술한 내용은 다른 실시형태에서 기술한 내용에 대해 적절히 조합 또는 치환 등을 자유롭게 할 수 있다.
(실시형태 2)
본 실시형태에서는 실시형태 1의 반도체 장치와는 다른 구성에 대해 설명한다. 설명한 트랜지스터와, 구성이 다른 트랜지스터에 대해 설명한다.
도 12(A)는 반도체 장치가 갖는 트랜지스터(210)의 상면도이며, 도 12(B)는 도 12(A)의 A-B 사이의 단면도이다.
또한, 도 12(A)에서 상면도에서는 산화물 반도체층(20), 도전층(21), 도전층(22)의 레이아웃도에 대해 나타내고 있다.
또한, 도 12(A)에 나타낸 산화물 반도체층(20)은 도 1(A)의 산화물 반도체층(10)에 대응한다. 또한 도 12(A)에서 나타낸 도전층(21)은 도 1(A)의 도전층(11)에 대응한다. 또한, 도 12(A)에서 나타낸 도전층(22)은 도 1(A)의 도전층(12)에 대응한다.
도 12(A)에 나타낸 상면도의 레이아웃이 도 1(A)에 나타낸 상면도의 레이아웃과 다른 점은 도 12(B)에도 나타낸 바와 같이, 도전층(104)에 접속하는 도전층과, 게이트 전극으로서의 기능을 갖는 도전층(106)이 동일한 도전층(22)에 의해 형성되는 점에 있다. 바꿔말하면, 도 12(A)에서는 도 1(A)에서 나타낸 도전층(13)의 기능을 도전층(22)에서 겸용한다.
또한, 도 12(A)에서는 트랜지스터(210)에서 연장되는 도전층(22)은 다른 외부의 소자와 접속하기 위해, 트랜지스터(210) 상에서 교차하지 않도록 빗살형상으로 형성되는 구성이 된다. 구체적으로는 도 12(A)에 나타낸 바와 같이 단자(G)와 단자(D)는 교차하지 않도록 형성된다.
트랜지스터(210)의 단면도에 대해 도 12(B)를 사용하여 설명하면 다음과 같다.
도 12(B)에 나타낸 단면도에서는 트랜지스터(210)가 기판(100), 도전층(101), 도전층(102), 산화물 반도체층(103), 도전층(104), 절연층(105), 도전층(106) 및 도전층(208)을 갖는 구성을 나타내고 있다. 또한, 도 12(B)에서는 산화물 반도체층(103)에 있어서, 섬형상 영역(103i)을 나타내고 있다. 또한, 도 12(B)에서는 섬형상 영역(103i)에는 단면으로 했을 때 측면에 테이퍼 형상(151)을 갖는 것을 나타내고 있다. 또한, 도 12(B)에서는 절연층(105)에 개구부(152)(콘택홀)가 형성되어 있는 것을 나타내고 있다.
도 12(B)에 나타낸 트랜지스터(210)의 단면도가 도 1(B)에 나타낸 트랜지스터(110)의 단면도와 다른 점은, 상술한 바와 같이, 도 1(B)에서의 절연층(107) 및 도전층(108)을 삭감하고, 도전층(106)과 동일한 층에 도전층(104)에 접속되는 도전층(208)을 형성하는 점에 있다. 따라서, 절연층(107) 및 도전층(108)을 형성하는 제작공정을 삭감할 수 있으며, 제조기간의 단축, 제조비용의 삭감을 도모할 수 있다.
이상 설명한 본 발명의 일 양태인 반도체 장치는 양호한 트랜지스터 특성을 얻을 수 있으며, 보다 높은 드레인 전류를 확보할 수 있다. 게다가 본 발명의 일 양태인 반도체 장치는 복수의 디바이스를 병렬로 접속하여 단위면적당 출력전류를 크게 할 수 있다. 또한, 본 발명의 일 양태에서는 트랜지스터가 형성되는 기판으로서 열전도성이 높은 금속기판을 사용함으로써 방열기능을 높인 반도체 장치로 할 수 있다.
상술한 효과에 비해 본 발명의 일 양태에 따른 반도체 장치는 도전층 및 절연층의 형성을 삭감할 수 있다. 그 때문에, 제조비용의 삭감 또는 저비용화를 도모할 수 있다.
또한, 본 실시형태에 있어서, 각각의 도면에서 기술한 내용은 다른 실시형태에서 기술한 내용에 대해 적절히 조합 또는 치환 등을 자유롭게 할 수 있다.
(실시형태 3)
본 실시형태에서는 상기 실시형태 1 및 실시형태 2에서 설명한 절연게이트 전계효과 트랜지스터를 구비하는 인버터 및 컨버터 등의 전력변환회로의 구성의 일 형태에 대해 설명한다. 본 실시형태에서는 도 13(A), (B)에서 DC-DC 컨버터의 회로 구성의 일 예를 나타내며, 도 14에서 인버터의 회로 구성의 일 예를 나타낸다.
도 13(A)에 나타낸 DC-DC 컨버터(501)는 일 예로서 쵸퍼 회로를 사용한 강압형 DC-DC 컨버터이다. DC-DC 컨버터(501)는 용량소자(502), IGFET(503), 제어회로(504), 다이오드(505), 코일(506) 및 용량소자(507)를 갖는다.
도 13(A)에 나타낸 DC-DC 컨버터(501)는 제어회로(504)에 따른 IGFET(503)의 스위칭 동작에 의해 동작한다. DC-DC 컨버터(501)에 의해, 입력단자 IN1와 IN2에 인가되는 입력전압(V1)은 출력단자 OUT1와 OUT2로부터 강압된 V2로서 부하(508)에 출력할 수 있다. DC-DC 컨버터(501)가 구비하는 IGFET(503)에는 상기 실시형태에서 설명한 반도체 장치를 적용할 수 있다. 그 때문에, 스위칭 동작에 의해 커다란 출력전류를 흐르게 할 수 있으며, 또한 오프 전류를 저감할 수 있다. 따라서, 소비전력이 저감되며 고속의 동작이 가능한 DC-DC 컨버터로 할 수 있다.
도 13(A)에서는 비절연형 전력변환회로의 일 에로서 쵸퍼 회로를 사용한 강압형 DC-DC 컨버터를 나타내었는데, 그 외에도 쵸퍼 회로를 사용한 승압형 DC-DC 컨버터, 쵸퍼 회로를 사용한 승압강압형 DC-DC 컨버터가 구비하는 IGFET에도 상기 실시형태에서 설명한 반도체 장치를 적용할 수 있다. 그 때문에, 스위칭 동작에 의해 커다란 출력전류를 흐르게 할 수 있으며, 또한 오프 전류를 저감할 수 있다. 따라서, 소비전력이 저감되며 고속의 동작이 가능한 DC-DC 컨버터로 할 수 있다.
이어, 도 13(B)에 나타낸 DC-DC 컨버터(511)는 일 예로서 절연형 전력변환회로인 플라이백 컨버터(Flyback Converter)의 회로구성이다. DC-DC 컨버터(511)는 용량소자(512), IGFET(513), 제어회로(514), 일차 코일 및 이차 코일을 구비하는 변압기(515), 다이오드(516) 및 용량소자(517)를 갖는다.
도 13(B)에 나타낸 DC-DC 컨버터(511)는 제어회로(514)에 의한 IGFET(513)의 스위칭 동작에 의해 동작한다. DC-DC 컨버터(511)에 의해, 입력단자 IN1와 IN2에 인가되는 입력전압(V1)은 출력단자 OUT1과 OUT2로부터 승압 또는 강압된 V2로서 부하(518)에 출력할 수 있다. DC-DC 컨버터(511)가 구비하는 IGFET(513)에는 상기 실시형태에서 설명한 반도체 장치를 적용할 수 있다. 그 때문에, 스위칭 동작에 의해 커다란 출력 전류를 흐르게 할 수 있으며, 또한 오프 전류를 저감할 수 있다. 따라서, 소비전력이 저감되며 고속의 동작이 가능한 DC-DC 컨버터로 할 수 있다.
또한, 포워드형 DC-DC 컨버터가 구비하는 IGFET에도 상기 실시형태에서 설명한 반도체 장치를 적용할 수 있다.
도 14에 나타낸 인버터(601)는 일 예로서 풀 브릿지형 인버터이다. 인버터(601)는 IGFET(602), IGFET(603), IGFET(604), IGFET(605) 및 제어회로(606)를 갖는다.
도 14에 나타낸 인버터(601)는 제어회로(606)에 의한 IGFET(602)~IGFET(605)의 스위칭 동작에 의해 동작한다. 입력단자 IN1와 IN2에 인가되는 직류전압(V1)은 출력단자 OUT1과 OUT2로부터 교류전압 V2로서 출력할 수 있다. 인버터(601)가 구비하는 IGFET(602)~IGFET(605)에는 상기 실시형태에서 설명한 반도체 장치를 적용할 수 있다. 그 때문에, 스위칭 동작에 의해 커다란 출력전류를 흐르게 할 수 있으며, 또한 오프 전류를 저감할 수 있다. 따라서, 소비전력이 저감되며 고속의 동작이 가능한 인버터로 할 수 있다.
또한, 본 실시형태에 있어서, 각각의 도면에서 기술한 내용은 다른 실시형태에서 기술한 내용에 대해 적절히 조합 또는 치환 등을 자유롭게 할 수 있다.
(실시형태 4)
본 실시형태에서는 실시형태 3에서 설명한 전력변환회로의 용도에 대해 설명한다. 실시형태에 2에서 설명한 컨버터 또는 인버터 등의 전력변환회로는 예를 들면 배터리 등의 전력으로 구동하는 전기추진차량 등에 사용할 수 있다.
도 15를 참조하여, 전기추진차량의 응용예에 대해 설명한다.
도 15(A)는 전력변환회로를 구비하는 전기추진차량의 응용예로서 전동자전거(1010)를 나타내고 있다. 전동자전거(1010)는 모터부(1011)에 전류를 흐르게 함으로써 동력을 얻는 것이다. 또한, 전동자전거(1010)는 모터부(1011)에 흘러보내는 전류를 공급하기 위한 배터리(1012),및 전력변환회로(1013)를 갖는다. 또한, 도 15(A)에서는 배터리(1012)를 충전하기 위한 수단으로서 특별히 도시하지 않지만, 별도 발전기 등을 구비하여 충전하는 구성이어도 좋다. 실시형태 2에서 설명한 전력변환회로는 전력변환회로(1013)에 사용할 수 있다. 그 때문에 전력변환회로(1013)가 구비하는 IGFET에 의해 소비전력이 저감되며 고속의 동작을 실현할 수 있어, 결함이 저감된 전동자전거(1010)의 구동을 실현할 수 있다. 또한, 도 15(A)에서는 페달을 도시하였지만, 없어도 좋다.
도 15(B)는 전력변환회로를 구비하는 전기추진차량의 응용예로서 전기자동차(1020)를 나타내고 있다. 전기자동차(1020)는 모터부(1021)에 전류를 흐르게 함으로써 동력을 얻는 것이다. 또한, 전기자동차(1020)는 모터부(1021)에 흘러보내는 전류를 공급하기 위한 배터리(1022), 및 전력변환회로(1023)를 갖는다. 또한, 도 15(B)에서는 배터리(1022)를 충전하기 위한 수단으로서 특별히 도시하지 않지만, 별도 발전기 등을 마련하여 충전하는 구성이어도 좋다. 실시형태 2에서 설명한 전력변환회로는 전력변환회로(1023)로서 사용할 수 있다. 그 때문에, 전력변환회로(1023)가 구비하는 IGFET에 의해 소비전력이 저감되며 고속의 동작을 실현할 수 있어, 결함이 저감된 전기자동차(1020)의 구동을 실현할 수 있다.
또한, 본 실시형태에 있어서, 각각의 도면에서 기술한 내용은 다른 실시형태에서 기술한 내용에 대해 적절히 조합 또는 치환 등을 자유롭게 할 수 있다.
10 : 산화물 반도체층 11 : 도전층
12 : 도전층 13 : 도전층
20 : 산화물 반도체층 21 : 도전층
22 : 도전층 100 : 기판
101 : 도전층 102 : 도전층
103 : 산화물 반도체층 103D : 산화물 반도체층
103i : 섬형상 영역 104 : 도전층
104D : 도전층 105 : 절연층
105D : 절연층 106 : 도전층
107 : 절연층 108 : 도전층
110 : 트랜지스터 151 : 테이퍼 형상
152 : 개구부 161 : 볼록부
162 : 오목부 200 : 하우징
208 : 도전층 210 : 트랜지스터
310 : 트랜지스터 410 : 트랜지스터
501 : DC-DC 컨버터 502 : 용량소자
503 : IGFET 504 : 제어회로
505 : 다이오드 506 : 코일
507 : 용량소자 508 : 부하
511 : DC-DC 컨버터 512 : 용량소자
513 : IGFET 514 : 제어회로
515 : 변압기 516 : 다이오드
517 : 용량소자 518 : 부하
601 : 인버터 602 : IGFET
603 : IGFET 604 : IGFET
605 : IGFET 606 : 제어회로
1010 : 전동자전거 1011 : 모터부
1012 : 배터리 1013 : 전력변환회로
1020 : 전기자동차 1021 : 모터부
1022 : 배터리 1023 : 전력변환회로

Claims (20)

  1. 반도체 장치에 있어서,
    도전성 기판;
    상기 도전성 기판 위에 형성된 제 1 도전층;
    상기 제 1 도전층 위에 제공되고, 복수의 섬형상 영역을 갖는 산화물 반도체층;
    상기 섬형상 영역의 상부면 위에 형성된 제 2 도전층;
    상기 산화물 반도체층과 상기 제 2 도전층 위에 형성된 제 1 절연층;
    상기 제 1 절연층을 통한 산화물 반도체층의 섬형상 영역의 측면 위에 형성된 제 3 도전층;
    상기 제 1 절연층과 상기 제 3 도전층 위에 형성된 제 2 절연층; 및
    상기 제 1 절연층 및 상기 제 2 절연층을 통한 제 2 도전층 위에 형성되고, 상기 제 1 절연층 및 상기 제 2 절연층에 제공된 개구부를 통해 상기 제 2 도전층에 접속되는 제 4 도전층을 포함하는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 3 도전층은 서로 인접한 섬형상 영역 사이에 제공되는, 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제 3 도전층은 상기 복수의 섬형상 영역의 측면들 위에 형성되는, 반도체 장치.
  4. 제 1 항에 있어서,
    상기 제 4 도전층은 상기 복수의 섬형상 영역들 위에 형성되는, 반도체 장치.
  5. 제 1 항에 있어서,
    상기 제 2 도전층은 인 또는 보론(boron)을 함유하는 산화물 반도체층을 포함하는, 반도체 장치.
  6. 제 1 항에 있어서,
    상기 제 1 도전층은 텅스텐을 함유하는, 반도체 장치.
  7. 제 1 항에 있어서,
    상기 복수의 섬형상 영역 각각은 테이퍼 형상인 단면을 갖는, 반도체 장치.
  8. 제 1 항에 있어서,
    상기 제 1 도전층과 상기 산화물 반도체층 사이에 제 5 도전층을 더 포함하는, 반도체 장치.
  9. 제 1 항에 있어서,
    상기 제 2 도전층은 상기 제 1 절연층을 통해 상기 제 2 절연층과 중첩하는, 반도체 장치.
  10. 제 1 항에 있어서,
    상기 산화물 반도체층은 서로 인접한 상기 섬형상 영역들 사이에 오목부를 가지고,
    상기 제 1 절연층은 상기 오목부의 표면에 접하는, 반도체 장치.
  11. 반도체 장치에 있어서,
    도전성 기판;
    상기 도전성 기판 위에 형성된 제 1 도전층;
    상기 제 1 도전층 위에 제공되고, 복수의 섬형상 영역을 갖는 산화물 반도체층;
    상기 섬형상 영역의 상부면 위에 형성된 제 2 도전층;
    상기 산화물 반도체층과 상기 제 2 도전층 위에 형성된 절연층;
    상기 절연층을 통한 섬형상 영역의 측면 위에 형성된 제 3 도전층; 및
    상기 절연층을 통한 상기 제 2 도전층 위에 형성되고, 상기 절연층에 제공된 개구부를 통해 상기 제 2 도전층에 접속되는 제 4 도전층을 포함하는, 반도체 장치.
  12. 제 11 항에 있어서,
    상기 제 3 도전층은 서로 인접한 섬형상 영역 사이에 제공되는, 반도체 장치.
  13. 제 11 항에 있어서,
    상기 제 3 도전층은 상기 복수의 섬형상 영역의 측면들 위에 형성되는, 반도체 장치.
  14. 제 11 항에 있어서,
    상기 제 4 도전층은 상기 복수의 섬형상 영역들 위에 형성되는, 반도체 장치.
  15. 제 11 항에 있어서,
    상기 제 2 도전층은 인 또는 보론(boron)을 함유하는 산화물 반도체층을 포함하는, 반도체 장치.
  16. 제 11 항에 있어서,
    상기 제 1 도전층은 텅스텐을 함유하는, 반도체 장치.
  17. 제 11 항에 있어서,
    상기 복수의 섬형상 영역 각각은 테이퍼 형상인 단면을 갖는, 반도체 장치.
  18. 제 11 항에 있어서,
    상기 제 1 도전층과 상기 산화물 반도체층 사이에 제 5 도전층을 더 포함하는, 반도체 장치.
  19. 제 11 항에 있어서,
    상기 제 3 도전층과 상기 제 4 도전층은 동일한 층에 제공되는, 반도체 장치.
  20. 제 11 항에 있어서,
    상기 산화물 반도체층은 서로 인접한 상기 섬형상 영역들 사이에 오목부를 가지고,
    상기 절연층은 상기 오목부의 표면에 접하는, 반도체 장치.
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