JP2003060207A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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Abstract

(57)【要約】 【課題】 製造コストを低減し、また、オン抵抗の低減
が可能な半導体装置を提供する。 【解決手段】 ステンレス鋼基板１の一方の主面上に選
択的に複数の能動領域ＡＲが配設され、複数の能動領域
ＡＲの間を埋めるようにトレンチゲート７が配設されて
いる。能動領域ＡＲは、ステンレス鋼基板１の主面上に
配設され、ｎ型不純物としてアンチモン（Ｓｂ）を比較
的高濃度（ｎ+）に含んだドレイン層２、ドレイン層２
上に配設されたｐ型不純物を含んだポリシリコン層３、
ポリシリコン層３上に配設されたｎ型不純物を比較的高
濃度（ｎ+）に含んだソース層４の多層構造を有してい
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関し、特に電力用半導体装置およびその製
造方法に関する。
【０００２】
【従来の技術】従来の半導体装置は、ＭＯＳ電界効果ト
ランジスタ（ＭＯＳＦＥＴ）に限らずシリコン基板上に
形成されることが一般的であった。特に、電力用の半導
体装置においては、単結晶シリコン基板上にエピタキシ
ャル層を配設し、そのエピタキシャル層の表面内に半導
体層を配設した構造が採られることが多い。エピタキシ
ャル層を用いることで、比抵抗値の制御が容易となり、
また、結晶欠陥の制御を容易にできることがその理由で
ある。
【０００３】図２０に従来のＭＯＳＦＥＴの一例とし
て、トレンチゲート型のＭＯＳＦＥＴ９０の構成を示
す。
【０００４】図２０に示すように、ＭＯＳＦＥＴ９０
は、ｎ型不純物を比較的高濃度（ｎ+）に含んだシリコ
ン基板１０１の一方の主面上に、エピタキシャル成長に
よって形成されたエピタキシャル層１０２を有してい
る。エピタキシャル層１０２は、ｎ型不純物を比較的低
濃度（ｎ-）に含み、エピタキシャル層１０２の表面内
には、全面に渡ってｐ型不純物を含むチャネルドープ層
１０３が配設されている。
【０００５】そして、チャネルドープ層１０３の主面表
面からチャネルドープ層１０３を貫通してエピタキシャ
ル層１０２の内部に達するトレンチ１０４が複数設けら
れている。トレンチ１０４の内壁およびトレンチ１０４
の周囲のチャネルドープ層１０３の主面上を覆うように
ゲート酸化膜１０５が配設され、トレンチ１０４内のゲ
ート酸化膜１０５で囲まれる領域内には半導体不純物を
含むドープトポリシリコンが充填されゲート電極１０６
を構成している。
【０００６】ゲート１０６の上部端面は絶縁膜１０７で
覆われ、絶縁膜１０７の上部およびトレンチ１０４の周
囲のゲート酸化膜１０５の上部はチタン等の導体層１０
８で覆われ、導体層１０８の表面を覆うように窒化チタ
ン（ＴｉＮ）膜１０９が配設されている。
【０００７】また、チャネルドープ層１０３の表面内に
はトレンチ１０４の両側面に接するようにｎ型不純物を
比較的高濃度（ｎ+）に含んだソース領域１１０が選択
的に配設され、隣り合うトレンチ１０４のソース領域１
１０との間は、ｐ型不純物を比較的高濃度（ｐ+）に含
んだコンタクト層１１１によって接続されている。
【０００８】そして、コンタクト層１１１上は、チタン
シリサイド（ＴｉＳｉ）膜１１２によって覆われ、チタ
ンシリサイド膜１１２にはソース電極１１３が接続され
ている。なお、ソース電極１１３は、窒化チタン膜１０
９上を含めて全面的に配設されており、図示されない部
分において、ソース電極１１３から窒化チタン膜１０９
が露出し、窒化チタン膜１０９、導体層１０８、絶縁膜
１０７を貫通してゲート電極１０６と電気的なコンタク
トが取られる構成となっている。
【０００９】また、シリコン基板１０１の他方の主面上
にはドレイン電極１１４が配設され、ＭＯＳＦＥＴ９０
の主電流はトレンチ１０４の側面に沿って形成されるチ
ャネルを通ってシリコン基板１の主面に対して垂直方向
に流れることになる。
【００１０】
【発明が解決しようとする課題】以上説明したように、
従来のＭＯＳＦＥＴ９０においては、シリコン基板１０
１上にエピタキシャル層１０２を配設していたので、材
料費が高価となり製造コストを低減できないという問題
を有していた。
【００１１】また、ＭＯＳＦＥＴ９０のオン抵抗を低減
するためには、シリコン基板１０１の不純物濃度を高め
る必要があるが、結晶性を維持した上で不純物濃度を高
めることは困難であり、不純物濃度としては１×１０20
〜１×１０21／ｃｍ3程度が限界であった。
【００１２】本発明は上記のような問題点を解消するた
めになされたもので、製造コストを低減し、また、オン
抵抗の低減が可能な半導体装置を提供することを目的と
する。
【００１３】
【課題を解決するための手段】本発明に係る請求項１記
載の半導体装置は、金属基板と、前記金属基板の主面上
に選択的に配設された複数の能動領域と、前記金属基板
の前記主面の上方に配設され、前記複数の能動領域に電
気的に接続される導体層とを備え、前記複数の能動領域
は、前記金属基板の主面に水平な方向において電気的に
個々に独立し、前記導体層および前記金属基板を主電極
とし、前記複数の能動領域のそれぞれにおいて、前記金
属基板の前記主面に垂直な方向に主電流を流すものであ
る。
【００１４】本発明に係る請求項２記載の半導体装置
は、前記複数の能動領域のそれぞれがポリシリコン層で
構成されている。
【００１５】本発明に係る請求項３記載の半導体装置
は、前記ポリシリコン層のそれぞれが間隔を開けて平行
して配設され、前記ポリシリコン層間の前記金属基板上
に配設された第１の絶縁膜と、前記ポリシリコン層の側
面を少なくとも覆う第２の絶縁膜と、前記第１および第
２の絶縁膜で囲まれて規定されるトレンチ領域内に埋め
込まれたトレンチゲートとをさらに備え、前記ポリシリ
コン層のそれぞれは、前記金属基板側の第１の主面の表
面内に配設された第１導電型の第１の半導体層と、前記
導体層側の第２の主面の表面内に配設された第１導電型
の第２の半導体層と、を有し、前記第１および第２の半
導体層で挟まれた領域には第２導電型の不純物を含んで
いる。
【００１６】本発明に係る請求項４記載の半導体装置
は、前記第２の半導体層が、第１導電型の不純物として
アンチモンを含んでいる。
【００１７】本発明に係る請求項５記載の半導体装置
は、前記第２の絶縁膜が、シリコン酸化膜およびシリコ
ン窒化膜の多層膜である。
【００１８】本発明に係る請求項６記載の半導体装置
は、前記第２の絶縁膜が、シリコン酸化膜、シリコン窒
化膜およびシリコン酸化膜の多層膜である。
【００１９】本発明に係る請求項７記載の半導体装置
は、前記トレンチゲートが金属で構成されている。
【００２０】本発明に係る請求項８記載の半導体装置
は、前記金属基板が、ステンレス鋼で形成されている。
【００２１】本発明に係る請求項９記載の半導体装置の
製造方法は、金属基板を準備する工程(ａ)と、前記金属
基板の主面上に、所定パターンを有する第１の絶縁膜を
形成する工程(ｂ)と、前記第１の絶縁膜のパターン間
を、第１導電型の不純物を含む不純物層で埋め込む工程
(ｃ)と、前記第１の絶縁膜および前記不純物層の上部全
体に全面ポリシリコン層を形成する工程(ｄ)と、前記全
面ポリシリコン層に第２導電型の不純物をイオン注入
し、熱処理することで、前記第２導電型の不純物を前記
全面ポリシリコン層中に拡散させるとともに、前記不純
物層中の前記第１導電型の不純物を前記全面ポリシリコ
ン層中に拡散させ、前記全面ポリシリコン層の前記金属
基板側の第１の主面表面内に第１の半導体層を複数形成
する工程(ｅ)と、前記第１の絶縁膜の上部に対応する前
記全面ポリシリコン層を除去し、前記第１の半導体層を
それぞれ１層ずつ有する複数のポリシリコン層を形成す
る工程(ｆ)と、前記複数のポリシリコン層のそれぞれを
覆うように第２の絶縁膜を形成する工程(ｇ)と、前記第
１および第２の絶縁膜で囲まれて規定されるトレンチ領
域内にトレンチゲートを埋め込む工程(ｈ)と、前記トレ
ンチゲートが埋め込まれた状態で、前記複数のポリシリ
コン層に第２導電型の不純物をイオン注入し、前記複数
のポリシリコン層のそれぞれの、前記第１の主面とは反
対側の第２の主面の表面内に第２の半導体層を形成する
工程(ｉ)と、前記第２の半導体層に電気的に接続される
導体層を、前記金属基板の前記主面の上方に形成する工
程(ｊ)とを備えている。
【００２２】本発明に係る請求項１０記載の半導体装置
の製造方法は、前記工程(ｃ)が、前記第１導電型の不純
物を含むＳＯＧ溶液を、前記第１の絶縁膜のパターンが
形成された前記金属基板上に滴下し、スピンコート法に
より前記第１の絶縁膜のパターン間に埋め込み、その
後、加熱することで硬化する工程を含んでいる。
【００２３】本発明に係る請求項１１記載の半導体装置
の製造方法は、その主面表面内に第１導電型の不純物を
含む不純物層を有した金属基板を準備する工程(ａ)と、
前記金属基板の前記主面上に、所定パターンを有する第
１の絶縁膜を形成する工程(ｂ)と、前記第１の絶縁膜お
よび前記金属基板の前記主面の上部全体に全面ポリシリ
コン層を形成する工程(ｃ)と、前記全面ポリシリコン層
に第２導電型の不純物をイオン注入し、熱処理すること
で、前記第２導電型の不純物を前記全面ポリシリコン層
中に拡散させるとともに、前記不純物層中の前記第１導
電型の不純物を前記全面ポリシリコン層中に拡散させ、
前記全面ポリシリコン層の前記金属基板側の第１の主面
表面内に第１の半導体層を複数形成する工程(ｄ)と、前
記第１の絶縁膜の上部に対応する前記全面ポリシリコン
層を除去し、前記第１の半導体層をそれぞれ１層ずつ有
する複数のポリシリコン層を形成する工程(ｅ)と、前記
複数のポリシリコン層のそれぞれを覆うように第２の絶
縁膜を形成する工程(ｆ)と、前記第１および第２の絶縁
膜で囲まれて規定されるトレンチ領域内にトレンチゲー
トを埋め込む工程(ｇ)と、前記トレンチゲートが埋め込
まれた状態で、前記複数のポリシリコン層に第２導電型
の不純物をイオン注入し、前記複数のポリシリコン層の
それぞれの、前記第１の主面とは反対側の第２の主面の
表面内に第２の半導体層を形成する工程(ｈ)と、前記第
２の半導体層に電気的に接続される導体層を、前記金属
基板の前記主面の上方に形成する工程(ｉ)とを備えてい
る。
【００２４】本発明に係る請求項１２記載の半導体装置
の製造方法は、前記工程(ａ)が、前記第１導電型の不純
物をイオン注入により前記金属基板中に注入する工程を
含んでいる。
【００２５】本発明に係る請求項１３記載の半導体装置
の製造方法は、前記不純物層中の前記第１導電型の不純
物がアンチモンである。
【００２６】
【発明の実施の形態】＜Ａ．装置構成＞本発明に係る半
導体装置の実施の形態として、図１にトレンチゲート型
のＭＯＳＦＥＴ１００の断面構成を示す。
【００２７】ＭＯＳＦＥＴ１００は、図１に示すよう
に、ステンレス鋼基板１の一方の主面上に配設されてい
る。
【００２８】すなわち、ステンレス鋼基板１の一方の主
面上に選択的に複数の能動領域ＡＲが配設され、複数の
能動領域ＡＲの間を埋めるようにトレンチゲート７が配
設されている。
【００２９】能動領域ＡＲは、ステンレス鋼基板１の主
面上に配設され、ｎ型不純物としてアンチモン（Ｓｂ）
を比較的高濃度（ｎ+）に含んだドレイン層２、ドレイ
ン層２上に配設されたｐ型不純物を含んだポリシリコン
層３、ポリシリコン層３上に配設されたｎ型不純物を比
較的高濃度（ｎ+）に含んだソース層４の多層構造を有
している。
【００３０】なお、能動領域ＡＲの平面視形状は、例え
ばストライプ状をなし、図１に向かって手前側および奥
側に直線的に延在している。
【００３１】そして、能動領域ＡＲ間のステンレス鋼基
板１の主面表面にはシリコン酸化膜５が、能動領域ＡＲ
の側面表面にはシリコン酸化膜６が配設され、シリコン
酸化膜５および６で規定されるトレンチ内に、アルミニ
ウム（Ａｌ）、タングステン（Ｗ）あるいはチタン（Ｔ
ｉ）等の金属層が埋め込まれトレンチゲート７を構成し
ている。ここで、能動領域ＡＲの側面表面に配設される
シリコン酸化膜６は、ゲート絶縁膜として機能する。
【００３２】なお、シリコン酸化膜６は能動領域ＡＲの
側面表面だけでなく、ソース層４の上面端縁部も併せて
覆うように配設され、ソース層４上のシリコン酸化膜６
およびトレンチゲート７の上部端面を覆うようにシリコ
ン酸化膜８が選択的に配設され、トレンチゲート７の電
気的絶縁が保たれている。
【００３３】ソース層４上面の中央部、すなわちシリコ
ン酸化膜６で覆われていない部分にはソース電極１１が
接続され、ソース電極１１はシリコン酸化膜８上を含め
て全面的に配設されており、図示されない部分におい
て、ソース電極１１からシリコン酸化膜８が露出し、シ
リコン酸化膜８を貫通してトレンチゲート７に対する電
気的なコンタクトが取られる構成となっている。なお、
ＭＯＳＦＥＴ１００の平面構成については、後に、図１
４および図１５を用いて説明する。
【００３４】＜Ｂ．装置動作＞このような構成のＭＯＳ
ＦＥＴ１００においては、ステンレス鋼基板１がドレイ
ン電極となり、装置動作時には、シリコン酸化膜６の形
成領域に対応するポリシリコン層３の側面表面内にチャ
ネルＣＲが形成され、主電流はチャネルＣＲを通ってス
テンレス鋼基板１の主面に対して垂直方向に流れること
になる。
【００３５】なお、本発明は、主電流をステンレス鋼基
板１の主面に対して垂直方向に流す半導体装置であれば
適用可能であり、ＭＯＳＦＥＴに限定されるものではな
く、電力用バイポーラトランジスタや、電力用ダイオー
ドをステンレス鋼基板上に形成しても良い。
【００３６】また、半導体層への金属汚染を防止できる
ものであれば、ステンレス鋼以外の金属板を基板として
も良いことは言うまでもなく、例えば、モリブデン（Ｍ
ｏ）やチタン（Ｔｉ）等の高融点金属を用いても良い。
【００３７】＜Ｃ．製造方法＞以下、製造工程を順に示
す断面図である図２〜図１３を用いて、ＭＯＳＦＥＴ１
００の製造方法について説明する。
【００３８】まず、図２に示す工程において、厚さ０．
２〜１ｍｍのステンレス鋼基板１を準備し、その一方主
面上に厚さ１００〜２００ｎｍのシリコン酸化膜５１を
形成する。
【００３９】ここで、ステンレス鋼基板１はマルテンサ
イト系、フェライト系、オーステナイト系など何れを使
用しても良い。また、その平面形状は円形に限定される
ものではなく、正方形、長方形でも良い。
【００４０】また、シリコン酸化膜５１は高温酸化（Ｈ
ＴＯ：High Temperature Oxidation）により形成され、
例えば８００℃程度の温度条件下で、ＴＥＯＳ（tetrae
thylorthosilicate）を用いたＣＶＤ法により形成され
る。
【００４１】次に、図３に示す工程において、シリコン
酸化膜５１上にレジストマスクＲ１をパターニングし、
レジストマスクＲ１で覆われないシリコン酸化膜５１を
ドライエッチングにより除去して、レジストマスクＲ１
の下部のみにシリコン酸化膜５が選択的に残るようにす
る。なお、レジストマスクＲ１のパターンは、図１に示
したトレンチゲート７のパターンに対応するように設定
され、シリコン酸化膜５の幅は０．５μｍ程度となる。
【００４２】次に、レジストマスクＲ１を除去した後、
図４に示す工程において、シリコン酸化膜５間をアンチ
モン層２１で埋め込む。アンチモン層２１はＳＯＧ（sp
in on glass）溶液にアンチモンを混ぜた溶液をステン
レス鋼基板１上に滴下し、スピンコート法によりシリコ
ン酸化膜５間の凹部に均一に埋め込み、その後、加熱す
ることで硬化させて得られる。このように、半導体不純
物を含む溶液を用いて不純物層を形成することで、所望
の不純物の種類および濃度を有する層を比較的容易に実
現できる。なお、ＳＯＧ溶液にヒ素（Ａｓ）やリン
（Ｐ）を混ぜたものを使用しても良い。
【００４３】次に、図５に示す工程において、例えば６
２０℃程度の温度条件下でモノシランガス（ＳｉＨ4）
を用いた減圧ＣＶＤ法により全面に渡るポリシリコン層
３１（全面ポリシリコン層）を形成する。ポリシリコン
層３１の厚さは５μｍ程度である。
【００４４】その後、ポリシリコン層３１の全面に渡っ
てｐ型不純物としてボロン（Ｂ）イオンを注入する。イ
オン注入条件は、例えば、５０ｋｅＶのエネルギーで、
ドーズ量を１×１０13〜２×１０14／ｃｍ2とする。
【００４５】次に、図６に示す工程において、イオン注
入後、注入したボロンを拡散させるため、１１００℃の
温度条件下で、約４０分間のアニールを行う。この時、
アンチモン層２１中のアンチモンもポリシリコン層３１
中に拡散し、ドレイン層２を形成する。なお、アンチモ
ン層２１が配設されていた部分は、アンチモンを不純物
として含むポリシリコン層３１、すなわちドレイン層２
になる。
【００４６】ボロンは質量が軽いので上記アニールによ
りポリシリコン層３１の垂直方向の中央部全域に拡散す
るが、アンチモンは質量が重いのでボロンのようには拡
散せず、ポリシリコン層３１の垂直方向下部側にドレイ
ン層２が限定的に形成されることになる。
【００４７】次に、図７に示す工程において、ポリシリ
コン層３１上にレジストマスクＲ２をパターニングす
る。ここで、レジストマスクＲ２のパターンは、図１に
示した能動領域ＡＲのパターンに対応するように設定さ
れ、能動領域ＡＲの幅は４μｍ程度となる。なお、能動
領域ＡＲの幅と、能動領域ＡＲ間の間隔は１０倍近い差
があるが、便宜的に図中においては、両者の差を小さく
して示している。
【００４８】次に、図８に示す工程において、レジスト
マスクＲ２で覆われないポリシリコン層３１をドライエ
ッチングにより除去して、レジストマスクＲ２の下部の
みにポリシリコン層３を選択的に残して、能動領域ＡＲ
を形成する。なお、能動領域ＡＲ間はトレンチＴＲとな
る。
【００４９】レジストマスクＲ２を除去した後、図９に
示す工程において能動領域ＡＲの側面および上面を覆う
ようにシリコン酸化膜６を形成する。その厚さは２５ｎ
ｍ程度であり、例えば、水蒸気によるウエット酸化によ
り形成する。また、乾燥した酸素雰囲気中での高温加熱
によるドライ酸化により形成しても良い。
【００５０】なお、シリコン酸化膜６の代わりに、シリ
コン酸化膜とシリコン窒化膜とを積層したＯＮ（Oxide-
Nitride）膜を使用しても良いし、シリコン酸化膜、シ
リコン窒化膜、シリコン酸化膜を積層したＯＮＯ（Oxid
e-Nitride-Oxide）膜を使用しても良い。
【００５１】ＯＮ膜を形成する場合は、ウエット酸化に
よりシリコン酸化膜を形成した後、ＣＶＤ法によりシリ
コン窒化膜を形成し、ＯＮＯ膜の場合は、さらにその上
にＣＶＤ法によりシリコン酸化膜を形成することにな
る。
【００５２】このようにゲート絶縁膜をシリコン窒化膜
を有した多層膜とすることで、シリコン酸化膜だけで構
成する場合よりも厚さを薄くことができる。また、下地
となるポリシリコン層３は結晶粒を有するので、その表
面は凹凸になっており、ポリシリコン層３を酸化するだ
けで平坦なシリコン酸化膜を形成するには、シリコン酸
化膜の厚さを厚くする必要があるが、シリコン窒化膜を
形成することでシリコン酸化膜の厚さは薄くても平坦な
膜を得ることができるので、ゲート絶縁膜としての信頼
性が向上する。
【００５３】次に、図１０に示す工程において、全面に
渡ってＡｌ、ＷあるいはＴｉ等で金属層７１を形成する
ことでトレンチＴＲを金属層７１で埋め込む。なお、ト
レンチＴＲの幅は、シリコン酸化膜５の幅で規定される
ので０．５μｍ程度となり、また、トレンチＴＲの深さ
は能動領域ＡＲの高さで規定されるので５μｍ程度とな
り、深さに対する開口幅のアスペクト比は１／１０程度
となって、トレンチＴＲを金属層７１で埋め込むことに
技術的な問題は生じない。なお、金属層７１の厚さは、
トレンチＴＲの幅の半分程度、すなわち０．２〜０．３
μｍに設定すれば良い。
【００５４】ここで、トレンチＴＲに埋め込まれた金属
層７１はゲート電極となるので、ゲート電極材料として
金属を使用することで、ゲート抵抗を低減することがで
きる。金属層７１の形成にはスパッタリング法を用いれ
ば良く、この方法であれば、温度は２００〜３００℃で
済むので、製造中の半導体装置に負担をかけずに済む。
【００５５】なお、金属の代わりに、不純物を有して低
抵抗となったポリシリコンを使用しても良い。
【００５６】次に、図１１に示す工程において、金属層
７１がトレンチＴＲ内にのみ残るようにドライエッチン
グにより金属層７１をエッチバックして、トレンチＴＲ
内にトレンチゲート７を形成する。
【００５７】その後、ポリシリコン層３の上部側にソー
ス層４が形成されるように、ｎ型不純物としてヒ素（Ａ
ｓ）をイオン注入する。イオン注入条件は、例えば、５
０ｋｅＶのエネルギーで、ドーズ量を１×１０15〜１×
１０16／ｃｍ2とする。
【００５８】次に、図１２に示す工程において、全面に
渡って厚さ６００〜８００ｎｍのシリコン酸化膜８１を
形成する。シリコン酸化膜８１は、ボロン（Ｂ）および
リン（Ｐ）を含んだＢＰＳＧ（boro-phospho silicate
glass）膜であり、常圧ＣＶＤ法により形成すれば良
い。
【００５９】次に、図１３に示す工程において、ソース
層４の上面の中央部に対応する部分のシリコン酸化膜６
およびシリコン酸化膜８１をドライエッチングにより選
択的に除去して開口部ＯＰとし、ソース層４を露出させ
るとともに、ソース層４上のシリコン酸化膜６およびト
レンチゲート７の上部端面を覆うようにシリコン酸化膜
８１を残してシリコン酸化膜８とする。なお、シリコン
酸化膜６およびシリコン酸化膜８の開口パターンは、能
動領域ＡＲがストライプ状であればストライプ状とな
り、能動領域ＡＲのパターンに対応するように設定され
る。
【００６０】最後に、全面に渡ってアルミニウム等の金
属層を形成することで開口部ＯＰを埋め込み、図１に示
すソース電極１１を形成することでＭＯＳＦＥＴ１００
が完成する。なお、ソース電極１１の厚さは５μｍ程度
とする。
【００６１】ここで、ＭＯＳＦＥＴ１００の平面構成の
一例を、図１４および図１５を用いて説明する。
【００６２】図１４は、平面視形状がストライプ状の能
動領域ＡＲを有する場合の平面構成であり、ストライプ
状の複数の能動領域ＡＲの間にそれぞれストライプ状の
トレンチゲート７が配設され、複数のトレンチゲート７
は、その延在方向の端縁部において共通に接続され、当
該端縁部においてコンタクトホールＣＨにより外部との
電気的接続がなされる構成となっている。
【００６３】また、図１５は、平面視形状が矩形状の能
動領域ＡＲを有する場合の平面構成であり、矩形状の能
動領域ＡＲを囲むようにトレンチゲート７が縦横に配設
され、格子状となっている。そして、格子の端縁部にお
いてコンタクトホールＣＨにより外部との電気的接続が
なされる構成となっている。
【００６４】ここで、図１４および図１５は、図１３の
状態におけるＭＯＳＦＥＴ１００を示しており、便宜的
にトレンチゲート７上のシリコン酸化膜８を部分的に削
除して示している。なお、図１４におけるＡ−Ａ線での
断面、および図１５におけるＢ−Ｂ線での断面が図１３
に相当する。
【００６５】＜Ｄ．作用効果＞以上説明したＭＯＳＦＥ
Ｔ１００によれば、ステンレス鋼基板１上にポリシリコ
ン層３を堆積して能動領域ＡＲを形成し、当該能動領域
ＡＲ内においてステンレス鋼基板１の主面に垂直な方向
に主電流を流すので、シリコン基板を用いる場合に比べ
て基板単価を低減でき、また、エピタキシャル層により
能動領域を形成する場合よりも形成時間を短縮でき、ま
た、製造装置も安価となる。
【００６６】また、ステンレス鋼基板１を用いること
で、基板抵抗が小さくなり、オン抵抗を低減することが
できる。
【００６７】また、ＭＯＳＦＥＴ１００の製造にあたっ
ては、レジストマスクの形成は、シリコン酸化膜５のパ
ターニングに際してと、ポリシリコン層３のパターニン
グに際しての２回で済むので、マスク数が少なく、製造
工程および製造コストを低減することができる。
【００６８】また、ステンレス鋼基板１の平面形状は円
形に限定されるものではなく、正方形、長方形でも製造
可能なので、円形に限定されるシリコン基板の場合より
も半導体装置を面積効率良く形成できる。
【００６９】＜Ｅ．製造方法の変形例＞図２〜図１３を
用いて説明した製造方法においては、シリコン酸化膜５
間に充填したアンチモン層２１をポリシリコン層３１中
に拡散させることで、ドレイン層２を形成する例を示し
たが、図１６〜図１９に示す工程を経てドレイン層２を
形成するようにしても良い。なお、図２〜図１３を用い
て説明した構成と同じ構成については同一の符号を付
し、重複する説明は省略する。
【００７０】図１６に示すように、一方の主面内に、イ
オン注入によりアンチモン層２２が形成されたステンレ
ス鋼基板１を準備する。アンチモン層２２は、後に形成
される能動領域ＡＲの形成パターンに合わせて選択的に
形成していても良いが、図１６に示すようにステンレス
鋼基板１の主面全面渡って形成しても良い。この手法で
あれば、イオン注入のためのマスクが不要なので、製造
工程および製造コストの増加を抑制できる。
【００７１】なお、アンチモン層２２形成のためのイオ
ン注入条件は、例えば、５０ｋｅＶのエネルギーで、ド
ーズ量を１×１０16〜１×１０17／ｃｍ2とする。
【００７２】その後、アンチモン層２２の上部に厚さ１
００〜２００ｎｍのシリコン酸化膜５１を高温酸化で形
成する。
【００７３】次に、図１７に示す工程において、シリコ
ン酸化膜５１をパターニングし、シリコン酸化膜５を選
択的に形成する。
【００７４】次に、図１８に示す工程において、例えば
６２０℃程度の温度条件下でモノシランガス（Ｓｉ
Ｈ4）を用いた減圧ＣＶＤ法により基板全面に渡ってポ
リシリコン層３１を形成する。このとき、シリコン酸化
膜５間がポリシリコン層３１で埋め込まれる。
【００７５】その後、ポリシリコン層３１の全面に渡っ
てｐ型不純物としてボロン（Ｂ）イオンを注入する。
【００７６】次に、図１９に示す工程において、イオン
注入後、注入したボロンを拡散させるため、１１００℃
の温度条件下で、約４０分間のアニールを行う。この
時、アンチモン層２２中のアンチモンがシリコン酸化膜
５間に充填されたポリシリコン層３１中に拡散し、ドレ
イン層２を形成する。
【００７７】ボロンは質量が軽いので上記アニールによ
りポリシリコン層３１の垂直方向の中央部全域に拡散す
るが、アンチモンは質量が重いのでボロンのようには拡
散せず、ポリシリコン層３１の垂直方向下部側にドレイ
ン層２が形成されることになる。
【００７８】以下、図７〜図１３を用いて説明した工程
を経て、ＭＯＳＦＥＴ１００を得ることができる。
【００７９】このように、ステンレス鋼基板１の主面内
に、イオン注入によりアンチモン層２２を形成するの
で、アンチモン溶液を塗布する手法に比べて工程を簡略
化できる。特に、アンチモン層２２が予め形成されたス
テンレス鋼基板１を使用するようにすれば、工程をさら
に簡略化できる。
【００８０】なお、アンチモンの代わりにヒ素やリンを
イオン注入するようにしても良いことは言うまでもな
い。
【００８１】
【発明の効果】本発明に係る請求項１記載の半導体装置
によれば、金属基板の主面上に、金属基板の主面に水平
な方向において電気的に個々に独立した複数の能動領域
を備え、能動領域内において、金属基板の主面に垂直な
方向に主電流を流すようにするので、シリコン基板を用
いる場合に比べて基板単価を低減でき、製造コストを低
減できる。また、金属基板を用いることで、基板抵抗が
小さくなり、オン抵抗を低減することができる。
【００８２】本発明に係る請求項２記載の半導体装置に
よれば、複数の能動領域のそれぞれをポリシリコン層で
構成するので、エピタキシャル層により能動領域を形成
する場合よりも形成時間を短縮でき、また、製造装置も
安価となる。
【００８３】本発明に係る請求項３記載の半導体装置に
よれば、金属基板の主面上に、金属基板の主面に垂直な
方向に主電流を流すＭＯＳＦＥＴの現実的な構成を得る
ことができる。
【００８４】本発明に係る請求項４記載の半導体装置に
よれば、第２の半導体層が、第１導電型の不純物として
アンチモンを含むので、製造にあたっての取り扱いが容
易である。
【００８５】本発明に係る請求項５記載の半導体装置に
よれば、第２の絶縁膜が、シリコン酸化膜およびシリコ
ン窒化膜の多層膜であるので、第２の絶縁膜をシリコン
酸化膜だけで構成する場合に比べて、厚さを薄くでき
る。
【００８６】本発明に係る請求項６記載の半導体装置に
よれば、第２の絶縁膜が、シリコン酸化膜、シリコン窒
化膜およびシリコン酸化膜の多層膜であるので、第２の
絶縁膜をシリコン酸化膜だけで構成する場合に比べて、
厚さを薄くできる。
【００８７】本発明に係る請求項７記載の半導体装置に
よれば、トレンチゲートが金属で構成されるので、ゲー
ト抵抗を低減できる。
【００８８】本発明に係る請求項８記載の半導体装置に
よれば、金属基板がステンレス鋼で形成されるので、シ
リコン基板を用いる場合に比べて基板単価が極めて安価
となる。
【００８９】本発明に係る請求項９記載の半導体装置の
製造方法によれば、金属基板の主面上に、金属基板の主
面に垂直な方向に主電流を流すＭＯＳＦＥＴを得ること
ができる。また、第１の絶縁膜のパターン間に埋め込ん
だ第１導電型の不純物層を拡散させることで全面ポリシ
リコン層の第１の主面表面内に第１の半導体層を形成で
きるので、最下層に位置する第１の半導体層の形成が容
易となる。
【００９０】本発明に係る請求項１０記載の半導体装置
の製造方法によれば、第１導電型の不純物層を容易に形
成できる。
【００９１】本発明に係る請求項１１記載の半導体装置
の製造方法によれば、金属基板の主面上に、金属基板の
主面に垂直な方向に主電流を流すＭＯＳＦＥＴを得るこ
とができる。また、金属基板の主面表面内に形成された
第１導電型の不純物層を拡散させることで全面ポリシリ
コン層の第１の主面表面内に第１の半導体層を形成でき
るので、最下層に位置する第１の半導体層の形成が極め
て容易となる。
【００９２】本発明に係る請求項１２記載の半導体装置
の製造方法によれば、金属基板の主面表面内に第１導電
型の不純物層を確実に、容易に形成できる。
【００９３】本発明に係る請求項１３記載の半導体装置
の製造方法によれば、不純物層中の第１導電型の不純物
がアンチモンであるので、製造にあたっての取り扱いが
容易である。
【図面の簡単な説明】
【図１】 本発明に係る実施の形態の半導体装置の構成
を示す断面図である。
【図２】 本発明に係る実施の形態の半導体装置の製造
工程を説明する断面図である。
【図３】 本発明に係る実施の形態の半導体装置の製造
工程を説明する断面図である。
【図４】 本発明に係る実施の形態の半導体装置の製造
工程を説明する断面図である。
【図５】 本発明に係る実施の形態の半導体装置の製造
工程を説明する断面図である。
【図６】 本発明に係る実施の形態の半導体装置の製造
工程を説明する断面図である。
【図７】 本発明に係る実施の形態の半導体装置の製造
工程を説明する断面図である。
【図８】 本発明に係る実施の形態の半導体装置の製造
工程を説明する断面図である。
【図９】 本発明に係る実施の形態の半導体装置の製造
工程を説明する断面図である。
【図１０】 本発明に係る実施の形態の半導体装置の製
造工程を説明する断面図である。
【図１１】 本発明に係る実施の形態の半導体装置の製
造工程を説明する断面図である。
【図１２】 本発明に係る実施の形態の半導体装置の製
造工程を説明する断面図である。
【図１３】 本発明に係る実施の形態の半導体装置の製
造工程を説明する断面図である。
【図１４】 本発明に係る実施の形態の半導体装置の平
面構成の一例を示す図である。
【図１５】 本発明に係る実施の形態の半導体装置の平
面構成の一例を示す図である。
【図１６】 本発明に係る実施の形態の半導体装置の製
造工程の変形例を説明する断面図である。
【図１７】 本発明に係る実施の形態の半導体装置の製
造工程の変形例を説明する断面図である。
【図１８】 本発明に係る実施の形態の半導体装置の製
造工程の変形例を説明する断面図である。
【図１９】 本発明に係る実施の形態の半導体装置の製
造工程の変形例を説明する断面図である。
【図２０】 従来の半導体装置の構成を示す断面図であ
る。
【符号の説明】
１ ステンレス鋼基板、２ ドレイン層、３ ポリシリ
コン層、４ ソース層、５，６ シリコン酸化膜、７
トレンチゲート、１１ ソース電極、ＡＲ 能動領域。

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 金属基板と、 前記金属基板の主面上に選択的に配設された複数の能動
    領域と、 前記金属基板の前記主面の上方に配設され、前記複数の
    能動領域に電気的に接続される導体層と、を備え、 前記複数の能動領域は、 前記金属基板の主面に水平な方向において電気的に個々
    に独立し、 前記導体層および前記金属基板を主電極とし、前記複数
    の能動領域のそれぞれにおいて、前記金属基板の前記主
    面に垂直な方向に主電流を流す、半導体装置。
  2. 【請求項２】 前記複数の能動領域のそれぞれはポリシ
    リコン層で構成される、請求項１記載の半導体装置。
  3. 【請求項３】 前記ポリシリコン層のそれぞれが間隔を
    開けて平行して配設され、 前記ポリシリコン層間の前記金属基板上に配設された第
    １の絶縁膜と、 前記ポリシリコン層の側面を少なくとも覆う第２の絶縁
    膜と、 前記第１および第２の絶縁膜で囲まれて規定されるトレ
    ンチ領域内に埋め込まれたトレンチゲートと、をさらに
    備え、 前記ポリシリコン層のそれぞれは、 前記金属基板側の第１の主面の表面内に配設された第１
    導電型の第１の半導体層と、 前記導体層側の第２の主面の表面内に配設された第１導
    電型の第２の半導体層と、を有し、 前記第１および第２の半導体層で挟まれた領域には第２
    導電型の不純物を含む、請求項２記載の半導体装置。
  4. 【請求項４】 前記第２の半導体層は、第１導電型の不
    純物としてアンチモンを含む、請求項３記載の半導体装
    置。
  5. 【請求項５】 前記第２の絶縁膜は、シリコン酸化膜お
    よびシリコン窒化膜の多層膜である、請求項３記載の半
    導体装置。
  6. 【請求項６】 前記第２の絶縁膜は、シリコン酸化膜、
    シリコン窒化膜およびシリコン酸化膜の多層膜である、
    請求項３記載の半導体装置。
  7. 【請求項７】 前記トレンチゲートは金属で構成され
    る、請求項３記載の半導体装置。
  8. 【請求項８】 前記金属基板は、ステンレス鋼で形成さ
    れる請求項３記載の半導体装置。
  9. 【請求項９】 (ａ)金属基板を準備する工程と、 (ｂ)前記金属基板の主面上に、所定パターンを有する第
    １の絶縁膜を形成する工程と、 (ｃ)前記第１の絶縁膜のパターン間を、第１導電型の不
    純物を含む不純物層で埋め込む工程と、 (ｄ)前記第１の絶縁膜および前記不純物層の上部全体に
    全面ポリシリコン層を形成する工程と、 (ｅ)前記全面ポリシリコン層に第２導電型の不純物をイ
    オン注入し、熱処理することで、前記第２導電型の不純
    物を前記全面ポリシリコン層中に拡散させるとともに、
    前記不純物層中の前記第１導電型の不純物を前記全面ポ
    リシリコン層中に拡散させ、前記全面ポリシリコン層の
    前記金属基板側の第１の主面表面内に第１の半導体層を
    複数形成する工程と、 (ｆ)前記第１の絶縁膜の上部に対応する前記全面ポリシ
    リコン層を除去し、前記第１の半導体層をそれぞれ１層
    ずつ有する複数のポリシリコン層を形成する工程と、 (ｇ)前記複数のポリシリコン層のそれぞれを覆うように
    第２の絶縁膜を形成する工程と、 (ｈ)前記第１および第２の絶縁膜で囲まれて規定される
    トレンチ領域内にトレンチゲートを埋め込む工程と、 (ｉ)前記トレンチゲートが埋め込まれた状態で、前記複
    数のポリシリコン層に第２導電型の不純物をイオン注入
    し、前記複数のポリシリコン層のそれぞれの、前記第１
    の主面とは反対側の第２の主面の表面内に第２の半導体
    層を形成する工程と、 (ｊ)前記第２の半導体層に電気的に接続される導体層
    を、前記金属基板の前記主面の上方に形成する工程と、
    を備える、半導体装置の製造方法。
  10. 【請求項１０】 前記工程(ｃ)は、 前記第１導電型の不純物を含むＳＯＧ溶液を、前記第１
    の絶縁膜のパターンが形成された前記金属基板上に滴下
    し、スピンコート法により前記第１の絶縁膜のパターン
    間に埋め込み、その後、加熱することで硬化する工程を
    含む、請求項９記載の半導体装置の製造方法。
  11. 【請求項１１】 (ａ)その主面表面内に第１導電型の不
    純物を含む不純物層を有した金属基板を準備する工程
    と、 (ｂ)前記金属基板の前記主面上に、所定パターンを有す
    る第１の絶縁膜を形成する工程と、 (ｃ)前記第１の絶縁膜および前記金属基板の前記主面の
    上部全体に全面ポリシリコン層を形成する工程と、 (ｄ)前記全面ポリシリコン層に第２導電型の不純物をイ
    オン注入し、熱処理することで、前記第２導電型の不純
    物を前記全面ポリシリコン層中に拡散させるとともに、
    前記不純物層中の前記第１導電型の不純物を前記全面ポ
    リシリコン層中に拡散させ、前記全面ポリシリコン層の
    前記金属基板側の第１の主面表面内に第１の半導体層を
    複数形成する工程と、 (ｅ)前記第１の絶縁膜の上部に対応する前記全面ポリシ
    リコン層を除去し、前記第１の半導体層をそれぞれ１層
    ずつ有する複数のポリシリコン層を形成する工程と、 (ｆ)前記複数のポリシリコン層のそれぞれを覆うように
    第２の絶縁膜を形成する工程と、 (ｇ)前記第１および第２の絶縁膜で囲まれて規定される
    トレンチ領域内にトレンチゲートを埋め込む工程と、 (ｈ)前記トレンチゲートが埋め込まれた状態で、前記複
    数のポリシリコン層に第２導電型の不純物をイオン注入
    し、前記複数のポリシリコン層のそれぞれの、前記第１
    の主面とは反対側の第２の主面の表面内に第２の半導体
    層を形成する工程と、 (ｉ)前記第２の半導体層に電気的に接続される導体層
    を、前記金属基板の前記主面の上方に形成する工程と、
    を備える、半導体装置の製造方法。
  12. 【請求項１２】 前記工程(ａ)は、 前記第１導電型の不純物をイオン注入により前記金属基
    板中に注入する工程を含む、請求項１１記載の半導体装
    置の製造方法。
  13. 【請求項１３】 前記不純物層中の前記第１導電型の不
    純物はアンチモンである、請求項９または請求項１１記
    載の半導体装置の製造方法。
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