KR20130081506A - Ｃｏｆ 패키지 및 이를 포함하는 반도체 장치 - Google Patents

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KR20130081506A
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하정규
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Abstract

COF 패키지는 서로 마주보는 제1 및 제2 면을 갖고, 상기 제1 면에서 상기 제2 면까지 관통하는 도전 비아를 포함하는 플렉시블 필름; 상기 제1 및 제2 면 상에 각각 형성되고, 상기 도전 비아를 통해 전기적으로 연결되는 제1 및 제2 도전 패턴; 상기 제1 면 상에 형성되고, 상기 제1 도전 패턴과 전기적으로 연결되는 IC 칩; 상기 도전 비아와 오버랩되도록 상기 도전 비아 상에 형성되고, 상기 제1 도전 패턴 및 상기 제2 도전 패턴 중 적어도 어느 하나와 전기적으로 연결되는 테스트 패드; 및 상기 제2 면 상에 상기 도전 비아로부터 이격되어 형성되고, 상기 제2 도전 패턴과 전기적으로 연결되는 외부 접속 패턴을 포함한다.

Description

ＣＯＦ 패키지 및 이를 포함하는 반도체 장치{COF package and semiconductor comprising the same}
본 발명은 COF 패키지 및 이를 포함하는 반도체 장치에 관한 것이다.
플렉시블 패널(flexible panel)이 사용됨에 따라, IC 크랙(crack)이 문제되는 COG(Chip On Glass) 패키지 대신, COF(Chip On Film) 패키지가 사용되고 있다. 다만, COF 패키지의 한쪽 면에만 도전층이 형성된 1-레이어 COF 패키지를 플렉시블 패널과 결합하면, 반도체 장치의 전체적인 두께가 두꺼워질 수 있다. 그러므로, 플렉시블 패널과 결합 시 상대적으로 반도체 장치의 두께를 줄일 수 있는, COF 패키지의 양쪽 면에 도전층이 형성된 2-레이어 COF 패키지가 개발되고 있다.
다만, COF 패키지의 최종 테스트를 위해 테스트 패드가 필요하다. 테스트 패드는 COF 패키지가 형성되는 액티브 영역에 형성되지 않고, 액티브 영역의 외곽에 위치한 주변 영역(또는 테스트 영역)에 형성될 수 있다. 주변 영역은 COF 패키지의 최종 제품을 형성할 때, 커팅되어 제거될 수 있다. 그러므로, 비용 절감 차원에서, 최종 제품에서 사용되지 않는 주변 영역을 최소화하는 것이 필요하다.
또한, 2-레이어 COF 패키지를 구현하려면, COF 패키지의 양면에 형성된 도전층이 서로 전기적으로 연결되어야 하기 때문에, COF 패키지의 양면에 형성된 도전층을 전기적으로 연결할 수 있는 도전 비아를 형성해야 한다. 다만, 도전 비아가 차지하는 영역만큼 추가적인 공간이 필요하기 때문에, COF 패키지의 크기가 커질 수 있다. 그러므로, 도전 비아가 차지하는 영역을 최소화하거나, 효율적으로 활용하는 것이 필요하다.
본 발명이 해결하려는 과제는, 도전 비아가 형성된 영역 상에 테스트 패드를 형성함으로써, 도전 비아가 차지하는 영역을 효율적으로 사용할 수 있는 COF 패키지를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 COF의 일 실시예는 서로 마주보는 제1 및 제2 면을 갖고, 상기 제1 면에서 상기 제2 면까지 관통하는 도전 비아를 포함하는 플렉시블 필름, 상기 제1 및 제2 면 상에 각각 형성되고, 상기 도전 비아를 통해 전기적으로 연결되는 제1 및 제2 도전 패턴, 상기 제1 면 상에 형성되고, 상기 제1 도전 패턴과 전기적으로 연결되는 IC 칩, 상기 도전 비아와 오버랩되도록 상기 도전 비아 상에 형성되고, 상기 제1 도전 패턴 및 상기 제2 도전 패턴 중 적어도 어느 하나와 전기적으로 연결되는 테스트 패드, 및 상기 제2 면 상에 상기 도전 비아로부터 이격되어 형성되고, 상기 제2 도전 패턴과 전기적으로 연결되는 외부 접속 패턴을 포함한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 일 실시예는 패널, 및 서로 마주보는 제1 및 제2 면을 갖고 상기 제1 면에서 상기 제2 면까지 관통하는 도전 비아를 포함하는 플렉시블 필름, 상기 제1 및 제2 면 상에 각각 형성되고 상기 도전 비아를 통해 전기적으로 연결되는 제1 및 제2 도전 패턴, 상기 제1 면 상에 형성되고 상기 제1 도전 패턴과 전기적으로 연결되는 IC 칩, 상기 도전 비아와 오버랩되도록 상기 도전 비아 상에 형성되고 상기 제1 도전 패턴 및 상기 제2 도전 패턴 중 적어도 어느 하나와 전기적으로 연결되는 테스트 패드, 및 상기 제2 면 상에 상기 도전 비아로부터 이격되어 형성되고 상기 제2 도전 패턴과 전기적으로 연결되는 외부 접속 패턴을 포함하는 COF(Chip On Film) 패키지를 포함하되, 상기 패널의 일면과 상기 COF 패키지의 상기 제2 면의 일부가 접하며, 상기 COF 패키지는 상기 외부 접속 패턴을 통해 상기 패널과 전기적으로 연결된다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 제1 실시예에 따른 COF 패키지의 단면도이다.
도 2는 도 1의 COF 패키지의 평면도이다.
도 3은 도 1의 COF 패키지의 저면도이다.
도 4는 COF 패키지가 유닛 별로 커팅되기 전 상태의 평면도이다.
도 5는 본 발명의 제1 실시예에 따른 반도체 장치의 단면도이다.
도 6은 본 발명의 제2 실시예에 따른 반도체 장치의 단면도이다.
도 7은 본 발명의 제2 실시예에 따른 COF 패키지의 단면도이다.
도 8은 도 7의 COF 패키지의 저면도이다.
도 9는 본 발명의 제3 실시예에 따른 COF 패키지의 단면도이다.
도 10은 본 발명의 제4 실시예에 따른 COF 패키지의 단면도이다.
도 11은 도 10의 COF 패키지의 평면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1 내지 도 4를 참조하여, 본 발명의 제1 실시예에 따른 COF 패키지를 설명한다. 도 1은 본 발명의 제1 실시예에 따른 COF 패키지의 단면도이다. 도 2는 도 1의 COF 패키지의 평면도이다. 도 3은 도 1의 COF 패키지의 저면도이다. 도 4는 COF 패키지가 유닛 별로 커팅되기 전 상태의 평면도이다.
도 1 내지 도 3을 참조하면, COF(Chip On film) 패키지(1)는 플렉시블 필름(10), 제1 및 제2 도전 패턴(21, 22), IC 칩(50), 제1 테스트 패드(21-1), 및 외부 접속 패턴(22-2)을 포함할 수 있다.
플렉시블 필름(10)은 서로 마주보는 제1 면(11) 및 제2 면(12)을 포함한다. 제1 면(11)은 IC 칩(50)이 형성되는 면으로 정의될 수 있고, 제2 면(12)은 IC 칩(50)이 형성되는 면과 마주보는 면으로 정의될 수 있다. 플렉시블 필름(10)의 일측면은 커팅면(13)일 수 있으며, 후술하는 COF 롤(도 4의 100 참조)의 커팅 공정에서 커팅 라인(110-1 내지 110-4)을 따라 커팅된 면일 수 있다.
플렉시블 필름(10)은 제1 면(11)에서 제2 면(12)까지 관통하는 도전 비아(15)를 포함할 수 있다. 도전 비아(15)는 도전성 물질로 채워질 수 있으며, 예컨대, 구리(copper)로 채워질 수 있지만, 이에 제한되지 않는다.
도 5 및 도 6을 참조하면, COF 패키지(1)는 일부 영역이 벤딩(bending)되어 사용될 수 있기 때문에, 플렉시블 필름(10)은 플렉시블(flexible)한 소재로 형성될 수 있다. 플렉시블 필름(10)은 예컨대, 폴리이미드(polyimide)로 형성될 수 있지만, 이에 제한되지 않는다.
COF 패키지(1)는, COF 패키지(1)의 양쪽 면에 도전층이 형성된 2-레이어 COF 패키지일 수 있다. 구체적으로, 플렉시블 필름(10)의 제1 면(11) 및 제2 면(12) 상에는, 각각 제1 및 제2 도전 패턴(21, 22)이 형성된다. 제1 및 제2 도전 패턴(21, 22)은 예컨대, 구리로 형성될 수 있지만, 이에 제한되지 않는다. 그리고, 제1 도전 패턴(21)과 제2 도전 패턴(22)은 도전 비아(15)를 통해 전기적으로 연결될 수 있다.
IC 칩(50)은 플렉시블 필름(10)의 제1 면(11) 상에 형성되고, 제1 도전 패턴(21)과 전기적으로 연결될 수 있다. 구체적으로, IC 칩(50)은 범프(51)를 통해서 제1 도전 패턴(21)과 전기적으로 연결될 수 있다. 범프(51)는 예컨대, 금(Au)으로 형성될 수 있지만, 이에 제한되지 않는다.
IC 칩(50)은 충진제(52)에 의해 플렉시블 필름(10)의 제1 면(11) 상에 고정될 수 있다. 구체적으로, IC 칩(50)과 플렉시블 필름(10) 사이는 충진제(52)로 채워질 수 있고, IC 칩(50)의 측면 역시 충진제(52)에 의해 덮일 수 있다. 충진제(52)는 수지(resin)일 수 있지만, 이에 제한되지 않는다.
도 1 및 도 2를 참조하면, 도전 비아(15)와 오버랩되도록 플렉시블 필름(10)의 제1 면(11) 상에 제1 테스트 패드(21-1)가 형성될 수 있다. 즉, 제1 테스트 패드(21-1)은 도전 비아(15)와 오버랩되도록 도전 비아(15) 상에 형성될 수 있다. 제1 테스트 패드(21-1)는 제1 도전 패턴(21)과 전기적으로 연결될 수 있다. 제1 테스트 패드(21-1)는 COF 패키지(1)를 최종 테스트(final test)할 때 사용될 수 있다.
구체적으로, 제1 테스트 패드(21-1)는 테스트 패드 영역(Ⅰ)에 형성될 수 있다. 그리고, 제1 테스트 패드(21-1)는 도전 비아(15)를 덮도록 형성될 수 있으며, 제1 테스트 패드(21-1)의 단면적은 도전 비아(15)의 단면적보다 클 수 있다. 도 2에는 제1 테스트 패드(21-1)가 직사각형 형상인 것으로 도시되었지만, 이에 제한되지 않는다.
도 4를 참조하여, 제1 테스트 패드(21-1)에 대하여 추가적으로 설명한다.
도 4를 참조하면, 릴 타입의 COF 롤(100)은 액티브 영역(A)과 주변 영역(B)을 포함할 수 있다. 액티브 영역(A)은, 커팅 라인(110-1 내지 110-4)을 따라 COF 롤(100)을 커팅하면, COF 패키지(1)가 형성되는 부분이다. 주변 영역(B)은 커팅 라인(110-1 내지 110-4)을 따라 COF 롤(100)을 커팅하여 제거되는 부분으로, 사용되지 않는 영역이다.
그리고, COF 롤(100)의 양단에는 연장 영역(103)이 형성되며, 연장 영역(103)은 다수의 홀(105)을 포함할 수 있다. COF 롤(100)은 릴 타입이 때문에, 롤러에 로딩되거나 언로딩될 수 있다. 롤러는 연장 영역(103)에 형성된 다수의 홀(105)을 이용하여 COF 롤(100)을 제어할 수 있다. 다만, COF 롤(100)의 연장 영역(103)은 COF 롤(100)의 커팅 공정을 거치면서 제거될 수 있다.
COF 롤(100)에서 최종적으로 제품화 되는 영역은 액티브 영역(A)이며, 상술한 바와 같이, 주변 영역(B)은 최종적으로 제거될 수 있기 때문에, COF 롤(100)을 효율적으로 사용하기 위해서는, 주변 영역(B)의 넓이를 최소화 해야 한다.
본 발명의 제1 실시예에 따른 COF 패키지(1)에서, 제1 테스트 패드(21-1)는 주변 영역(B)에 형성되지 않고, 액티브 영역(A)에 형성될 수 있다. 제2 커팅 라인(110-2)을 기준으로, 액티브 영역(A)을 제2 커팅 라인(110-2)의 내측 영역으로 정의하고, 주변 영역(B)을 제2 커팅 라인(110-2)의 외측 영역으로 정의하면, 제1 테스트 패드(21-1)는 제2 커팅 라인(110-2)의 내측 영역에 위치할 수 있다. 즉, 제1 테스트 패드(21-1)는 제2 커팅 라인(110-2)의 내측 영역인 액티브 영역(A)에 형성되기 때문에, COF 롤(100)의 커팅 공정에 의해서 제거되지 않고 최종 제품인 COF 패키지(1) 상에도 존재할 수 있다.
본 발명의 제1 실시예에 따른 COF 패키지(1)에 의하면, 주변 영역(B)에 제1 테스트 패드(21-1)를 형성하지 않기 때문에, 주변 영역(B)의 사용을 최소화할 수 있다. 그러므로, 주변 영역(B)의 넓이를 최소화할 수 있으므로, 제조 비용을 감소시킬 수 있다.
더욱이, 상술한 바와 같이, 본 발명의 제1 실시예에 따른 COF 패키지(1)는 2-레이어 COF 패키지일 수 있기 때문에, 제1 도전 패턴(21)과 제2 도전 패턴(22)의 전기적인 연결을 위해, 도전 비아(15)는 필수적이다. 다만, 도전 비아(15)를 형성하면, 도전 비아(15)가 차지하는 영역만큼 COF 패키지(1)의 크기가 증가할 수 있다.
그러나, 본 발명의 제1 실시예에 따른 COF 패키지(1)에 의하면, 제1 테스트 패드(21-1)는 도전 비아(15)와 오버랩되도록 플렉시블 필름(10)의 제1 면(11) 상에 형성될 수 있다. 제1 테스트 패드(21-1)가 도전 비아(15) 상에 형성되기 때문에, 도전 비아(15) 영역을 효율적으로 사용할 수 있다.
즉, 제1 테스트 패드(21-1)가 액티브 영역(A) 상에 형성되더라도, 제1 테스트 패드(21-1)는 도전 비아(15) 상의 공간을 활용하여 형성되기 때문에, 제1 테스트 패드(21-1)를 액티브 영역(A)에 형성한다고 하여, COF 패키지(1)의 크기 증가에 큰 영향을 미치지 않을 수 있다.
도 1 및 도 3을 참조하면, 외부 접속 패턴(22-2)은 플렉시블 필름(10)의 제2 면(12) 상에 형성되고, 제2 도전 패턴(22)과 전기적으로 연결될 수 있다. COF 패키지(1)는 외부 접속 패턴(22-2)을 통해 외부 장치와 전기적으로 연결될 수 있다.
구체적으로, 외부 접속 패턴(22-2)은 OLB(Out Lead Bonding) 영역(Ⅱ)에 형성될 수 있다. 그리고, 외부 접속 패턴(22-2)은 도전 비아(15)로부터 이격되어 위치할 수 있으며, 커팅면(13)과 인접하여 형성될 수 있다. 즉, IC 칩(50)은 도전 비아(15)의 일측에 위치하고, 외부 접속 패턴(22-2)은 도전 비아(15)의 타측에 위치할 수 있다.
도 3에는 외부 접속 패턴(22-2)이 라인 형태의 패턴으로 도시되었지만, 이에 제한되지 않는다.
제1 보호층(31)은 플렉시블 필름(10)의 제1 면(11) 상에 제1 도전 패턴(21)을 덮도록 형성될 수 있고, 제2 보호층(32)은 플렉시블 필름(10)의 제2 면(12) 상에 제2 도전 패턴(22)을 덮도록 형성될 수 있다. 제1 및 제2 보호층(31, 32)은, 각각 제1 및 제2 도전 패턴(21, 22)을 보호할 수 있다. 그리고, 제1 및 제2 보호층(32)은 예컨대, 솔더 레지스트(solder resist)로 형성될 수 있지만, 이에 제한되지 않는다.
다만, 제1 테스트 패드(21-1)는 제1 보호층(31)에 의해 덮이지 않는다. 구체적으로, 제1 보호층(31)은 제1 오프닝(41)을 포함하며, 제1 오프닝(41)은 제1 테스트 패드(21-1)와 도전 비아(15) 상에 위치할 수 있다.
그리고, 외부 접속 패턴(22-2)은 제2 보호층(32)에 의해 덮이지 않는다. 구체적으로, 제2 보호층(32)은 제2 오프닝(42)을 포함하며, 제2 오프닝(42)은 외부 접속 패턴(22-2) 상에 위치할 수 있다.
도 5를 참조하여, 본 발명의 제1 실시예에 따른 반도체 장치를 설명한다. 도 5는 본 발명의 제1 실시예에 따른 반도체 장치의 단면도이다.
도 5를 참조하면, 반도체 장치(1000)는 플렉시블 패널(200), 터치 패널(210), 플렉시블 인쇄회로기판(FPC; Flexible Printed Circuit, 220), 및 COF 패키지(1)를 포함할 수 있다. 반도체 장치(1000)는 예컨대, 디스플레이 장치일 수 있지만, 이에 제한되지 않는다.
구체적으로, 플렉시블 패널(200)의 일면에 터치 패널(210)이 위치할 수 있고, 플렉시블 패널(200)의 타면에 플렉시블 인쇄회로기판(220)이 위치할 수 있다. COF 패키지(1)는 외부 접속 패턴(22-2)이 형성된 제2 면(12)의 OLB 영역(Ⅱ)이 플렉시블 패널(200)과 접하여, 전기적으로 연결될 수 있다. 그리고, COF 패키지(1)의 제1 면(11)이 플렉시블 인쇄회로기판(220)과 접하여, 전기적으로 연결될 수 있다.
COF 패키지(1)의 외부 접속 패턴(22-2)이 제2 면(12)에 형성되는 경우가 COF 패키지(1)의 외부 접속 패턴(22-2)이 제1 면(11)에 형성되는 경우에 비하여, 반도체 장치(1000)의 전체적인 크기를 줄이는데 유리할 수 있다. 만약, COF 패키지(1)의 외부 접속 패턴(22-2)이 제1 면(11)에 형성되어, COF 패키지(1)의 제1 면(11)과 플렉시블 패널(200)이 접한다면, COF 패키지(1)가 벤딩되는 영역이 상대적으로 크게 형성되므로 전체적인 반도체 장치(1000)의 크기가 커질 수 있다.
도 6을 참조하여, 본 발명의 제2 실시예에 따른 반도체 장치를 설명한다. 다만, 본 발명의 제1 실시예에 따른 반도체 장치와의 차이점을 위주로 설명한다. 도 6은 본 발명의 제2 실시예에 따른 반도체 장치의 단면도이다.
본 발명의 제2 실시예에 따른 반도체 장치(2000)에서, COF 패키지(1)는 외부 접속 패턴(22-2)이 형성된 제2 면(12)의 OLB 영역(Ⅱ)이 플렉시블 패널(200)과 접하여, 전기적으로 연결될 수 있다. 그리고, COF 패키지(1)의 제2 면(12)이 플렉시블 인쇄회로기판(220)과 접하여, 전기적으로 연결될 수 있다.
도 7 및 도 8을 참조하여, 본 발명의 제2 실시예에 따른 COF 패키지를 설명한다. 다만, 본 발명의 제1 실시예에 따른 COF 패키지와의 차이점을 위주로 설명한다. 도 7은 본 발명의 제2 실시예에 따른 COF 패키지의 단면도이다. 도 8은 도 7의 COF 패키지의 저면도이다.
도 7 및 도 8을 참조하면, 본 발명의 제2 실시예에 따른 COF 패키지(2)에서, 제2 테스트 패드(22-1)는 도전 비아(15)와 오버랩되도록 플렉시블 필름(10)의 제2 면(12) 상에 형성될 수 있다. 즉, 플렉시블 필름(10)의 제1 면(11)이 아닌 제2 면(12) 상에 테스트 패드가 형성될 수 있다. 그리고, 제2 테스트 패드(22-1)는 제2 도전 패턴(22)과 전기적으로 연결될 수 있다.
제2 테스트 패드(22-1)는 제2 보호층(32)에 의해 덮이지 않는다. 구체적으로, 제2 보호층(32)은 제3 오프닝(43)을 포함하며, 제3 오프닝(43)은 제2 테스트 패드(22-1) 상에 위치할 수 있다.
도 9를 참조하여, 본 발명의 제3 실시예에 따른 COF 패키지를 설명한다. 다만, 본 발명의 제1 실시예에 따른 COF 패키지와의 차이점을 위주로 설명한다. 도 9는 본 발명의 제3 실시예에 따른 COF 패키지의 단면도이다.
도 9를 참조하면, 본 발명의 제3 실시예에 다른 COF 패키지(3)는, 제1 및 제2 테스트 패드(21-1, 22-1)를 포함할 수 있다. 구체적으로, 제1 테스트 패드(21-1)는 도전 비아(15)와 오버랩되도록 플렉시블 필름(10)의 제1 면(11) 상에 형성될 수 있다. 그리고, 제1 테스트 패드(21-1)는 제1 도전 패턴(21)과 전기적으로 연결될 수 있다. 또한, 제2 테스트 패드(22-1)는 도전 비아(15)와 오버랩되도록 플렉시블 필름(10)의 제2 면(12) 상에 형성될 수 있다. 그리고, 제2 테스트 패드(22-1)는 제2 도전 패턴(22)과 전기적으로 연결될 수 있다.
도 10 및 도 11을 참조하여, 본 발명의 제4 실시예에 따른 COF 패키지를 설명한다. 다만, 본 발명의 제1 실시예에 따른 COF 패키지와의 차이점을 위주로 설명한다. 도 10은 본 발명의 제4 실시예에 따른 COF 패키지의 단면도이다. 도 11은 도 10의 COF 패키지의 평면도이다.
도 10 및 도 11을 참조하면, 본 발명의 제4 실시예에 다른 COF 패키지(4)에서, 제1 테스트 패드(21-1)는 도전 비아(15)와 오버랩되지 않을 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1, 2, 3, 4: COF 패키지 10: 플렉시블 필름
11, 12: 제1 및 제2 면 15: 도전 비아
21, 22: 제1 및 제2 도전 패턴 21-1: 제1 테스트 패드
22-1: 제2 테스트 패드 22-2: 외부 접속 패턴
31, 32: 제1 및 제2 보호층 41: 제1 오프닝
42: 제2 오프닝 50: IC 칩
51: 범프 52: 충진제
100: COF 롤

Claims (10)

  1. 서로 마주보는 제1 및 제2 면을 갖고, 상기 제1 면에서 상기 제2 면까지 관통하는 도전 비아를 포함하는 플렉시블 필름;
    상기 제1 및 제2 면 상에 각각 형성되고, 상기 도전 비아를 통해 전기적으로 연결되는 제1 및 제2 도전 패턴;
    상기 제1 면 상에 형성되고, 상기 제1 도전 패턴과 전기적으로 연결되는 IC 칩;
    상기 도전 비아와 오버랩되도록 상기 도전 비아 상에 형성되고, 상기 제1 도전 패턴 및 상기 제2 도전 패턴 중 적어도 어느 하나와 전기적으로 연결되는 테스트 패드; 및
    상기 제2 면 상에 상기 도전 비아로부터 이격되어 형성되고, 상기 제2 도전 패턴과 전기적으로 연결되는 외부 접속 패턴을 포함하는 COF(Chip On Film) 패키지.
  2. 제1 항에 있어서,
    상기 테스트 패드는 상기 제1 면 상에 형성되고, 상기 제1 도전 패턴과 전기적으로 연결되는 COF 패키지.
  3. 제2 항에 있어서,
    상기 테스트 패드의 단면적은 상기 도전 비아의 단면적 보다 큰 COF 패키지.
  4. 제1 항에 있어서,
    상기 IC 칩은 상기 테스트 패드의 일측에 위치하고, 상기 외부 접속 패턴은 상기 테스트 패드의 타측에 위치하는 COF 패키지.
  5. 제1 항에 있어서,
    상기 제1 면 상에 상기 제1 도전 패턴을 덮도록 형성되는 제1 보호층과, 상기 제2 면 상에 상기 제2 도전 패턴을 덮도록 형성되는 제2 보호층을 더 포함하되,
    상기 테스트 패드 및 상기 외부 접속 패턴은 상기 제1 및 제2 보호층에 의해 덮이지 않는 COF 패키지.
  6. 제5 항에 있어서,
    상기 테스트 패드는 상기 제1 면 상에 형성되고 상기 제1 도전 패턴과 전기적으로 연결되고,
    상기 도전 비아의 상기 제1 면은 상기 제1 보호층에 의해 덮이지 않고, 상기 도전 비아의 상기 제2 면은 상기 제2 보호층에 의해 덮이는 COF 패키지.
  7. 제5 항에 있어서,
    상기 IC 칩과 상기 제1 도전 패턴을 전기적으로 연결하는 금(Au)을 포함하는 범프를 더 포함하고,
    상기 플렉시블 필름은 폴리이미드(PI; polyimide) 필름이고, 상기 제1 및 제2 도전 패턴은 구리 패턴이고, 상기 제1 및 제2 보호층은 솔더 레지스트층인 COF 패키지.
  8. 제1 항에 있어서,
    상기 플렉시블 필름의 일측면은 커팅면이고, 상기 외부 접속 패턴은 상기 커팅면에 인접하여 형성된 COF 패키지.
  9. 패널; 및
    서로 마주보는 제1 및 제2 면을 갖고 상기 제1 면에서 상기 제2 면까지 관통하는 도전 비아를 포함하는 플렉시블 필름, 상기 제1 및 제2 면 상에 각각 형성되고 상기 도전 비아를 통해 전기적으로 연결되는 제1 및 제2 도전 패턴, 상기 제1 면 상에 형성되고 상기 제1 도전 패턴과 전기적으로 연결되는 IC 칩, 상기 도전 비아와 오버랩되도록 상기 도전 비아 상에 형성되고 상기 제1 도전 패턴 및 상기 제2 도전 패턴 중 적어도 어느 하나와 전기적으로 연결되는 테스트 패드, 및 상기 제2 면 상에 상기 도전 비아로부터 이격되어 형성되고 상기 제2 도전 패턴과 전기적으로 연결되는 외부 접속 패턴을 포함하는 COF(Chip On Film) 패키지를 포함하되,
    상기 패널의 일면과 상기 COF 패키지의 상기 제2 면의 일부가 접하며, 상기 COF 패키지는 상기 외부 접속 패턴을 통해 상기 패널과 전기적으로 연결되는 반도체 장치.
  10. 제9 항에 있어서,
    상기 COF 패키지의 일부 영역은 벤딩(bending)된 반도체 장치.
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