KR20110056768A - 반도체 패키지 - Google Patents

Abstract

본 발명은 반도체 칩의 와이어 본딩을 안정화시킬 수 있는 반도체 패키지를 개시한다. 개시된 본 발명에 따른 반도체 패키지는, 기판 및 상기 기판 상부에 배치된 반도체 칩을 포함하며, 상기 반도체 칩은 재배선 공정을 통해 상기 반도체 칩의 측면 또는 하면에 배치된 다수의 본딩 패드를 구비한 것을 특징으로 한다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}

본 발명은 반도체 패키지에 관한 것으로, 보다 상세하게, 반도체 칩의 와이어 본딩을 안정화시킬 수 있는 반도체 패키지에 관한 것이다.

반도체 집적 회로에 대한 페키닝 기술은 소형화에 대한 요구 및 실장 효율성을 만족시키기 위해 지속적으로 발전되어 왔다, 최근에 들어서는 전기/전자 제품의 소형화 및 고성능화가 요구됨에 따라 "스택"에 대한 다양한 기술둘이 개발되고 있다.

반도체 산업에서 말하는 "스택"이란 적어도 2개 이상의 칩 또는 패키지를 수직으로 쌓아올리는 기술을 일컫는 것으로서, 이러한 스택 기술에 의하면, 메모리 소자의 경우는 반도체 집적 공정에서 구현 가능한 메모리 용량보다 2배 이상의 메모리 용량을 갖는 제품을 구현할 수 있고, 또한, 실장 면적 사용의 효율성을 높일 수 있다.

그러나, 전술한 종래 기술에 따른 스택 패키지의 제조시, 기판 상부에 배치된 상부 반도체 칩이 그 하부에 배치된 추가 반도체 칩보다 큰 크기를 가질 경우, 상기 상부 반도체 칩과 기판 간의 전기적인 연결을 위한 와이어 본딩시 페일이 유 발된다.

구체적으로, 상기 상부 반도체 칩이 추가 반도체 칩보다 큰 크기를 가질 경우, 상기 상부 반도체 칩과 기판 간의 전기적인 연결을 위한 와이어 본딩 공정시 상부 반도체 칩의 본딩 패드 아래에서 추가 반도체 칩이 지탱해주지 못하며, 그 결과, 상기 와이어 본딩 공정시 캐필러리의 힘이 상부 반도체 칩의 본딩 패드에 안정적으로 전달되지 못하므로, 본딩 와이어가 끊기거나 결합력이 약해지는 페일이 유발된다.

본 발명은 반도체 칩의 와이어 본딩을 안정화시킬 수 있는 반도체 패키지를 제공한다.

본 발명의 실시예에 따른 반도체 패키지는, 기판 및 상기 기판 상부에 배치된 반도체 칩을 포함하며, 상기 반도체 칩은 재배선 공정을 통해 상기 반도체 칩의 측면 또는 하면에 배치된 다수의 본딩 패드를 구비한 것을 특징으로 한다.

상기 반도체 칩은 상기 측면에 배치된 다수의 본딩 패드와 상기 기판에 구비된 접속 패드 간의 본딩 와이어를 통해 상기 기판과 전기적으로 연결된다.

상기 재배선 공정은 RDL(Redistribution Layer) 트레이스 방식 또는 필름 테이프 방식을 포함한다.

상기 반도체 칩과 상기 기판 사이에 배치되고, 상기 반도체 칩보다 작은 크 기를 갖는 적어도 하나 이상의 추가 반도체 칩들을 더 포함한다.

상기 추가 반도체 칩들은 본딩 와이어를 통해 상기 기판과 전기적으로 연결된다.

상기 추가 반도체 칩들과 상기 반도체 칩 사이에 개재된 접착제를 더 포함한다.

본 발명은 스택 패키지에서 하부 반도체 칩보다 큰 크기를 갖는 상부 반도체 칩이 재배선 공정을 통해 상기 반도체 칩의 측면 또는 하면에 배치된 다수의 본딩 패드를 구비하도록 하고, 상기 반도체 칩 측면의 본딩 패드와 기판의 접속 패드를 와이어 본딩함으로써, 상기 반도체 칩과 상기 기판을 전기적으로 연결할 수 있다.

따라서, 본 발명은 상기 상부 반도체 칩의 측면 또는 하면으로부터 와이어 본딩됨에 따라, 상기 하부 반도체 칩보다 큰 크기를 갖는 상부 반도체 칩의 와이어 본딩 공정시, 상기 상부 반도체 칩의 본딩 패드 아래에서 하부 반도체 칩이 지탱해주지 못하더라도, 본딩 와이어가 끊기거나 결합력이 약해지는 페일을 방지할 수 있으며, 이를 통해, 반도체 칩의 와이어 본딩을 안정화시킬 수 있다.

이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.

도 1은 본 발명의 실시예에 따른 반도체 패키지를 설명하기 위한 사시도 이며, 도 2는 도 1의 A―A′선에 대응하는 본 발명의 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.

도 1 및 도 2에 도시된 바와 같이, 기판(100) 상에 상면에 다수개의 제1 본딩 패드(210)를 구비한 제1 반도체 칩(200)이 배치되어 있다. 상기 제1 본딩 패드(210)들은 상기 제1 반도체 칩(200)의 일측에만 배치되거나, 또는, 상기 제1 반도체 칩(200)의 일측 및 상기 일측에 대향하는 타측에 함께 배치되는 것도 가능하다.

상기 제1 반도체 칩(200)은 상기 제1 반도체 칩(200)의 상면에 구비된 제1 본딩 패드(210)와 상기 기판(100) 상면에 구비된 제1 접속 패드(110) 간의 제1 본딩 와이어(250)를 통해 상기 기판(100)과 전기적으로 연결되어 있다. 상기 제1 반도체 칩(200)의 상면 및 하면에는 각각 접착제(130a, 130b)가 부착되어 있으며, 상기 제1 반도체 칩(200)의 상면에 부착된 접착제(130a)는 상기 제1 본딩 와이어(250)의 데미지가 방지되도록 침투형으로 적용된다.

상기 제1 반도체 칩(200)의 상부에는 상기 접착제(130a)의 개재 하에 상기 제1 반도체 칩(200)보다 큰 크기를 갖는 제2 반도체 칩(300)이 배치되어 있다. 상기 제2 반도체 칩(300)의 상면에는 다수개의 제2 본딩 패드(310)들이 구비되어 있으며, 상기 제2 본딩 패드(310)들은 상기 제2 반도체 칩(300)의 일측에만 배치되거나, 또는, 상기 제2 반도체 칩(300)의 일측 및 상기 일측에 대향하는 타측에 함께 배치되는 것도 가능하다.

여기서, 상기 제2 반도체 칩(300)의 측면에는 재배선 공정을 통해 상기 제2 본딩 패드(310)들로부터 각각 연장된 재배선 패드(320)들이 구비되어 있다. 그리 고, 상기 제2 반도체 칩(300)은 상기 제2 반도체 칩(300)의 측면에 구비된 재배선 패드(320)와 상기 기판(100) 상면에 구비된 제2 접속 패드(120) 간의 제2 본딩 와이어(350)를 통해 상기 기판(100)과 전기적으로 연결되어 있다.

상기 재배선 공정은 RDL(Redistribution Layer) 트레이스 방식 또는 필름 테이프 방식을 포함한다. 상기 RDL 트레이스 방식은, 칩 상에 본딩 패드 부분이 노출되도록 제1 절연막을 형성하고, 상기 노출된 본딩 패드 부분 및 제1 절연막 상에 도전막, 예컨대, 구리막을 형성한 다음, 상기 구리막을 패터닝한 후에 상기 구리막 부분을 노출시키는 제2 절연막을 형성하는 순서로 이루어진다. 상기 필름 테이프 방식은, 칩의 본딩 패드 부분에 필름 테이프를 부착한 후에, 상기 필름 테이프 부분을 노출시키는 절연막을 형성하는 순서로 이루어지며, 이 경우, 공정 스텝이 감소되어 제조 비용이 절감된다.

전술한 바와 같이, 본 발명의 실시예에서는 제1 반도체 칩(200) 상부에 상기 제1 반도체 칩(200)보다 큰 크기를 갖는 제2 반도체 칩(300)이 스택되는 경우, 상기 제2 반도체 칩(300)의 제2 본딩 패드(310)로부터 재배선되어 측면에 구비된 재배선 패드(320)와 기판(100)의 제2 접속 패드(120)가 와이어 본딩됨에 따라, 상기 와이어 본딩을 안정화시킬 수 있다.

구체적으로, 종래 기술의 경우에는 상기 제2 반도체 칩(300)의 상면에 구비된 제2 본딩 패드(310)에서 진행되는 와이어 본딩 공정시, 상기 제2 본딩 패드(310) 아래에서 제1 반도체 칩(200)이 지탱해주지 못하여 캐필러리의 힘이 제2 본딩 패드(310)에 안정적으로 전달되지 못해 상기 제2 반도체 칩(300)이 휘거나 제 2 본딩 와이어(350)가 끊어져 결합력이 약해지는 페일이 유발되었다.

그러나, 본 발명의 실시예에서는 제2 반도체 칩(300)의 상면에 구비된 제2 본딩 패드(310)에서 와이어 본딩되는 것이 아니라, 상기 제2 본딩 패드(310)로부터 재배선되어 제2 반도체 칩(300)의 측면에 구비된 재배선 패드(320)에서 와이어 본딩됨에 따라, 상기 제2 본딩 패드(310) 아래에서 제1 반도체 칩(200)이 지탱해주지 못하더라도 안정적으로 와이어 본딩할 수 있는 것이다.

한편, 전술한 본 발명의 실시예에서는 하나의 제1 반도체 칩(200) 상부에 상기 제1 반도체 칩(200)보다 큰 크기를 갖는 제2 반도체 칩(300)이 배치되는 경우에 상기 제2 반도체 칩(300)의 측면에 구비된 재배선 패드(320)와 기판(100)이 제2 본딩 와이어(350)를 통해 전기적으로 연결되는 것에 대해 도시하고 설명하였으나, 도시하지는 않았지만, 본 발명의 다른 실시예로서, 기판(100) 상에 적어도 하나 이상의 제1 반도체 칩(200)들이 스택되고 상기 제1 반도체 칩(200)들의 상부 및 하부, 또는, 상기 제1 반도체 칩(200)들의 사이에 상기 제1 반도체 칩(200)들보다 큰 크기를 갖는 제2 반도체 칩(300)이 배치되는 경우에도 상기 제2 반도체 칩(300)의 측면에 구비된 재배선 패드(320)와 기판(100)이 제2 본딩 와이어(350)를 통해 전기적으로 연결되는 것도 가능하다.

또한, 전술한 본 발명의 실시예에서는 제2 반도체 칩(300)의 제2 본딩 패드(310)로부터 재배선되어 제2 반도체 칩(300)의 측면에 구비된 재배선 패드(320)와 기판(100)이 제2 본딩 와이어(350)를 통해 전기적으로 연결되는 것에 대해 도시하고 설명하였으나, 도시하지는 않았지만, 본 발명의 다른 실시예로서, 상기 제2 반도체 칩(300)의 제2 본딩 패드(310)로부터 재배선되어 제2 반도체 칩(300)의 하면에 구비된 재배선 패드(320)와 기판(100)이 제2 본딩 와이어(350)를 통해 전기적으로 연결되는 것도 가능하다.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.

도 1은 본 발명의 실시예에 따른 반도체 패키지를 설명하기 위한 사시도.

도 2는 도 1의 A―A′선에 대응하는 본 발명의 실시예에 따른 반도체 패키지를 설명하기 위한 단면도.

* 도면의 주요 부분에 대한 부호의 설명 *

100 : 기판 110 : 제1 접속 패드

120 : 제2 접속 패드 130a, 130b : 접착제

200 : 제1 반도체 칩 210 : 제1 본딩 패드

250 : 제1 본딩 와이어 300 : 제2 반도체 칩

310 : 제2 본딩 패드 320 : 재배선 패드

350 : 제2 본딩 와이어

Claims (6)

1. 기판; 및 상기 기판 상부에 배치된 반도체 칩;

   을 포함하며,

   상기 반도체 칩은 재배선 공정을 통해 상기 반도체 칩의 측면 또는 하면에 배치된 다수의 본딩 패드를 구비한 것을 특징으로 하는 반도체 패키지.
2. 제 1 항에 있어서,

   상기 반도체 칩은 상기 측면 또는 하면에 배치된 다수의 본딩 패드와 상기 기판에 구비된 접속 패드 간의 본딩 와이어를 통해 상기 기판과 전기적으로 연결된 것을 특징으로 하는 반도체 패키지.
3. 제 1 항에 있어서,

   상기 재배선 공정은 RDL(Redistribution Layer) 트레이스 방식 또는 필름 테이프 방식을 포함하는 것을 특징으로 하는 반도체 패키지.
4. 제 1 항에 있어서,

   상기 반도체 칩과 상기 기판 사이에 배치되고, 상기 반도체 칩보다 작은 크기를 갖는 적어도 하나 이상의 추가 반도체 칩들을 더 포함하는 것을 특징으로 하는 반도체 패키지.
5. 제 4 항에 있어서,

   상기 추가 반도체 칩들은 본딩 와이어를 통해 상기 기판과 전기적으로 연결된 것을 특징으로 하는 반도체 패키지.
6. 제 4 항에 있어서,

   상기 추가 반도체 칩들과 상기 반도체 칩 사이에 개재된 접착제를 더 포함하는 것을 특징으로 하는 반도체 패키지.

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