KR20130048157A - 반도체 테스트 치구 및 그것을 이용한 내압 측정방법 - Google Patents

반도체 테스트 치구 및 그것을 이용한 내압 측정방법 Download PDF

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Abstract

본 발명은, 반도체 칩의 내압 측정을 대기 방전을 발생시키지 않고 저렴하게 행하는 것이 가능한 반도체 테스트 치구 및 그것을 이용한 내압 측정방법을 제공하는 것을 목적으로 한다. 본 발명에 따른 반도체 테스트 치구는, 프로브 핀(3)과, 프로브 핀(3)을 평면에서 볼 때 둘러싸도록 설치된 절연물(2)이 배치된 서셉터(1)와, 서셉터(1)의 프로브 핀(3) 및 절연물(2)이 배치된 측의 면에 대향해서 배치되고, 서셉터(1)측의 면 위에 반도체 칩(4)을 재치하는 것이 가능한 하부 전극 스테이지(7)를 구비하고, 하부 전극 스테이지(7)에 반도체 칩(4)을 재치해서 서셉터(1)와 하부 전극 스테이지(7)가 접근하는 방향으로 이동할 때, 프로브 핀(3)이 반도체 칩(4)에 형성된 표면 전극(5)과 접촉하는 동시에, 절연물(2)이 반도체 칩(4) 및 하부 전극 스테이지(7)의 양쪽에 접촉하는 것을 특징으로 한다.

Description

반도체 테스트 치구 및 그것을 이용한 내압 측정방법{JIG FOR USE IN SEMICONDUCTOR TEST AND METHOD OF MEASURING BREAKDOWN VOLTAGE BY USING THE JIG}
본 발명은, 반도체 테스트 치구(jig) 및 그것을 이용한 내압 측정방법에 관한 것으로서, 특히, 와이드 밴드갭 반도체의 내압 측정에 적합하게 사용할 수 있는 반도체 테스트 치구 및 그것을 이용한 내압 측정방법에 관한 것이다.
고내압의 반도체인 와이드 밴드갭 반도체를 사용한 파워 디바이스 반도체는, 패키지에 실장하기 전의 칩의 상태에서 전기 특성의 측정(이하, 테스트라고도 부른다)을 행한다. 전기 특성의 측정 항목에는 내압 측정이 포함되어 있다. 파워 디바이스에 있어서 내압은 중요한 성능의 한개로 들 수 있고, 내압 측정은 반드시 행해져야 하는 항목이다.
종래의 일반적인 고내압 파워 디바이스 반도체의 칩(이하, 반도체 칩이라고도 부른다)의 전기 특성을 행하기 위한 장치로서, 예를 들면, 스테이지 위에 재치된 반도체 칩의 표면에 프로브 침을 접촉시키고, 전압을 인가함으로써, 전기 특성의 시험(측정)을 행하는 장치가 있다(예를 들면, 특허문헌 1 참조). 또한, 절연 용액에 반도체 웨이퍼(칩)를 액침해서 전기 특성을 측정하는 장치도 있다(예를 들면, 특허문헌 2, 3 참조).
일본국 특개 2006-337247호 공보(도 10) 일본국 특개 2003-100819호 공보 일본국 특허 제4482061호 공보
고내압의 파워 디바이스 반도체는, 수 100V 이상의 내압을 갖고 있고, 반도체 칩의 표면에 형성된 전극으로부터 칩 단부까지의 거리가 짧다. 그 때문에, 인용문헌 1에 있어서, 반도체 칩의 내압 측정을 행할 때에, 반도체 칩의 표면 전극에 접촉한 프로브 침과, 반도체 칩의 이면 전극이 접촉하고 있는 스테이지에 대해 고전압을 인가하면, 반도체 칩의 표면 전극과 스테이지 사이에서 대기가 절연파괴되어 방전(대기 방전, 연면 방전(creeping discharge))이 발생하여, 반도체 칩의 파괴나 측정장치의 전원의 파손 등의 문제가 있었다.
또한, 대기 방전은 연면 거리(creeping distance), 공간거리, 대기의 습도·온도·압력, 반도체 칩의 표면에 형성된 보호막에 의한 흡습 등에 의해서도 영향을 받기 때문에, 대기 방전의 발생에 의해 내압을 정확하게 측정할 수 없다고 하는 문제가 있었다. 따라서, 내압특성이 부정확한 반도체 칩이라도, 해당 반도체 칩을 패키지에 조립한 후가 아니면 평가(정확한 내압 측정)를 할 수 없어, 측정의 효율을 대폭 저하시키는 원인이 되고 있었다.
또한, 탄화 규소나 질화 갈륨 등의 와이드 밴드갭 반도체의 재료는, 실리콘보다도 1자릿수 큰 절연파괴 전계를 갖기 때문에, 내압을 확보하기 위해 설치되는 칩의 종단구조를 축소화시키는 것이 가능하다. 종단구조를 축소화하면, 벌크중의 절연파괴 전계보다도, 종단부에 형성되는 보호막의 개구 끝으로부터 칩의 단부까지의 거리에 있어서의 대기의 절연파괴 전계 쪽이 작아져, 연면 방전이 생기기 쉬워진다고 하는 문제가 있었다. 더구나, MOS(Metal Oxide Semiconductor) 구조를 갖는 반도체 디바이스에서는, 방전에 의해 게이트 산화막이 대미지를 받는다고 하는 문제도 있었다.
또한, 특허문헌 2, 3은, 상기한 방전에 의한 반도체 칩에의 영향을 피하기 위해 제안된 기술이지만, 절연 용액의 공급과 배출을 행하기 위한 설비가 필요하기 때문에 코스트가 들어, 저렴하게 반도체 칩의 전기 특성의 측정을 행할 수 없다고 하는 문제가 있었다.
본 발명은, 이들 문제를 해결하기 위한 것으로서, 반도체 칩의 내압 측정을 대기 방전을 발생시키지 않고 저렴하게 행하는 것이 가능한 반도체 테스트 치구 및 그것을 이용한 내압 측정방법을 제공하는 것을 목적으로 한다.
상기한 과제를 해결하기 위해, 본 발명에 따른 반도체 테스트 치구는, 프로브 핀과, 프로브 핀을 평면에서 볼 때 둘러싸도록 설치된 절연물이 배치된 치구 토대(jig base)와, 치구 토대의 프로브 핀 및 절연물이 배치된 측의 면에 대향해서 배치되고, 치구 토대측의 면 위에 피검체를 재치하는 것이 가능한 스테이지를 구비하고, 스테이지에 피검체를 재치해서 치구 토대와 스테이지가 접근하는 방향으로 이동할 때, 프로브 핀이 피검체에 형성된 전극과 접촉하는 동시에, 절연물이 피검체 및 스테이지의 양쪽에 접촉하는 것을 특징으로 한다.
또한, 본 발명에 따른 내압 측정방법은, 프로브 핀과, 프로브 핀을 평면에서 볼 때 둘러싸도록 설치된 절연물이 배치된 치구 토대와, 치구 토대의 프로브 핀 및 절연물이 배치된 측의 면에 대향해서 배치되고, 치구 토대의 면 위에 피검체를 재치하는 것이 가능한 스테이지를 구비한 반도체 테스트 치구를 사용해서 피검체의 내압을 측정하는 내압 측정방법으로서, (a) 스테이지에 피검체를 재치하는 공정과, (b) 공정 (a)의 후, 치구 토대와 스테이지가 접근하는 방향으로 이동하여, 프로브 핀이 피검체에 형성된 전극과 접촉하는 동시에, 절연물이 피검체 및 스테이지에 순차적으로 눌러져 양자에 접촉하는 공정과, (c) 프로브 핀과 스테이지에 전압을 인가해서 피검체의 내압을 측정하는 공정을 구비한다.
본 발명에 따르면, 스테이지에 피검체를 재치해서 치구 토대와 스테이지가 접근하는 방향으로 이동할 때, 프로브 핀이 피검체에 형성된 전극과 접촉하는 동시에, 절연물이 피검체 및 스테이지의 양쪽에 접촉하기 때문에, 반도체 칩의 내압 측정을 대기 방전을 발생시키지 않고 저렴하게 행하는 것이 가능해진다.
도 1은 본 발명의 실시형태 1에 따른 반도체 테스트 치구의 구성의 일례를 도시한 도면이다.
도 2는 본 발명의 실시형태 1에 따른 반도체 테스트 치구의 구성의 일례를 도시한 도면이다.
도 3은 본 발명의 실시형태 1에 따른 서셉터(susceptor)의 형상의 일례를 도시한 도면이다.
도 4는 본 발명의 실시형태 2에 따른 반도체 테스트 치구의 구성의 일례를 도시한 도면이다.
도 5는 본 발명의 실시형태 3에 따른 반도체 테스트 치구의 구성의 일례를 도시한 도면이다.
도 6은 본 발명의 실시형태 3에 따른 반도체 테스트 치구의 구성의 일례를 도시한 도면이다.
도 7은 전제기술에 따른 반도체 테스트 치구의 구성의 일례를 도시한 도면이다.
본 발명의 실시형태에 대해, 도면에 근거하여 이하에서 설명한다.
우선, 본 발명의 전제가 되는 기술(전제기술)에 대해 설명한다.
<전제기술>
도 7은, 전제기술에 따른 반도체 테스트 치구의 구성의 일례를 도시한 도면이다. 도 7에 나타낸 것과 같이, 전제기술에 따른 반도체 테스트 치구는, 서셉터(1)(치구 토대), 프로브 핀(3), 및 하부 전극 스테이지(7)(스테이지)를 구비하고 있다. 서셉터(1)에는 프로브 핀(3)이 설치되어 있고, 하부 전극 스테이지(7)에는 종단부에 보호막(6)이 형성된 반도체 칩(4)(피검체)이 재치되어 있다. 이때, 도 7은, 반도체 칩(4)에 대해 내압 측정(테스트)을 행할 때의 상태를 나타내고 있고, 내압 측정을 행할 때에는 프로브 핀(3)이 반도체 칩(4)의 표면에 형성된 표면 전극(5)과 접촉한다.
도 7에 나타낸 전제기술에 따른 반도체 테스트 치구에서는, 반도체 칩(4)의 종단부에 형성된 보호막(6)이 축소화되면, 표면 전극(5)과 하부 전극 스테이지(7)의 서셉터(1)측의 면의 절연 거리가 가깝게 되어, 반도체 칩(4)의 종단부에서 방전이 생긴다고 하는 문제가 있다.
본 발명은, 상기한 문제를 해결하기 위한 것으로서, 이하에서 상세를 설명한다.
<실시형태 1>
도 1은, 본 발명의 실시형태 1에 따른 반도체 테스트 치구의 구성의 일례를 도시한 도면이다. 이때, 도 1은, 본 실시형태 1에 따른 반도체 테스트 치구를 사용한 내압 측정(테스트)을 행할 때의 상태를 나타내고 있다. 도 1에 나타낸 것과 같이, 본 실시형태 1에 따른 반도체 테스트 치구는, 프로브 핀(3)과, 프로브 핀(3)을 평면에서 볼 때 중공으로 둘러싸도록 설치된 절연물(2)이 설치된 서셉터(1)(치구 토대)와, 서셉터(1)의 프로브 핀(3)및 절연물(2)이 설치된 측의 면에 대향해서 배치되고, 서셉터(1)측의 면 위에 반도체 칩(4)(피검체)을 재치하는 것이 가능한 하부 전극 스테이지(7)(스테이지)를 구비하고 있다. 또한, 반도체 칩(4)에는, 표면(서셉터(1)측의 면)에 표면 전극(5)이 형성되고, 종단부에 보호막(6)이 설치되어 있다.
이하, 도 1에 나타낸 반도체 테스트 치구를 이용한 내압 측정방법에 대해 설명한다.
우선, 하부 전극 스테이지(7)에 반도체 칩(4)을 재치한다. 도 1에서는, 반도체 칩(4)을 하부 전극 스테이지(7)에 재치함으로써, 반도체 칩(4)의 이면 전극(표면 전극(5)에 대향해서 형성된 전극(미도시))과 하부 전극 스테이지(7)가 콘택(접촉)한다.
다음에, 서셉터(1)와 하부 전극 스테이지(7)가 접근하는 방향으로 이동하여, 프로브 핀(3)이 반도체 칩(4)에 형성된 표면 전극(5)과 접촉하는 동시에, 절연물(2)이 반도체 칩(4) 및 하부 전극 스테이지(7)에 순차적으로 눌러져 양자(양쪽)에 접촉한다. 도 1에서는, 프로브 핀(3)은 반도체 칩(4)의 표면 전극(5)과 콘택하고, 절연물(2)은 반도체 칩(4)의 보호막(6), 보호막(6)이 형성되는 반도체 칩(4)의 표면에 이어지는 측면, 및 하부 전극 스테이지(7)에 콘택한다. 여기에서, 반도체 칩(4)은 두께가 40～500㎛ 정도이다. 다음에, 프로브 핀(3)과 하부 전극 스테이지(7)에 고전압을 인가해서 반도체 칩(4)의 내압을 측정함으로써, 내압특성을 검사한다.
상기한 반도체 칩(4)의 내압 측정에 있어서, 절연물(2)은, JISK6253 준거의 타입 E 듀로미터(durometer)에 의해 측정되는 경도가 5～30이고, 또한, 고절연성을 갖도록 해도 된다. 이와 같이, 절연물(2)의 경도를 규정함으로써, 반도체 칩(4)에 대한 압박에 의한 대미지를 없앨 수 있다. 또한, 절연물(2)의 탄성력을 이용해서 절연물(2)과, 보호막(6), 반도체 칩(4)의 측면, 및 하부 전극 스테이지(7)를 밀착시키고 있다.
또한, 절연물(2)의 두께(절연물(2)의 서셉터(1)로부터 돌출한 부분의 길이)는, 프로브 핀(3)의 서셉터(1)로부터 돌출한 부분의 길이와, 프로브 핀(3)의 누름량(스트로크)과의 차이의 1.0～2.0배로 해도 된다. 도 2a는 내압 측정(테스트)을 행할 때의 상태를 나타내고 있고, 도 2b는 내압 측정(테스트)을 행하지 않고 있을 때의 상태를 나타내고 있다. 도 2b에 나타낸 것과 같이, 절연물(2)의 두께는, 프로브 핀(3)의 서셉터(1)로부터 돌출한 부분의 길이를 a+b로 하고, 프로브 핀(3)의 누름량을 a로 면, (1.0～2.0)×b가된다. 이때, 본 실시형태 1에 따른 절연물(2)의 두께는 2.5～8.5mm 정도이다. 이와 같이, 절연물(2)의 두께를 규정함으로써, 반도체 칩(4)에 대한 압박에 의한 대미지를 없앨 수 있다.
또한, 프로브 핀(3)의 길이(프로브 핀(3)의 서셉터(1)로부터 돌출한 부분의 길이)는 3.0～10.00mm이고, 또한, 프로브 핀(3)의 누름량(스트로크)은 0.5～6.0mm으로 해도 된다. 이와 같이, 프로브 핀(3)의 길이와 누름량을 규정함으로써, 반도체 칩(4)에 대한 압박에 의한 대미지를 없앨 수 있다.
이상으로부터, 패키지에 실장하기 전의 칩(반도체 칩4)의 상태에서 내압 측정을 행할 때에 있어서, 절연물(2)과 반도체 칩(4) 및 하부 전극 스테이지(7)가 콘택(접촉)하기 때문에, 반도체 칩(4)의 표면 전극(5)과 하부 전극 스테이지(7)가 분리된다. 따라서, 반도체 칩(4)의 표면 전극(5)과 하부 전극 스테이지(7)의 절연 거리가 길어지기 때문에, 대기 방전(연면 방전)을 발생시키지 않고 10kV 정도까지의 내압 측정을 행할 수 있다. 또한, 절연 용액을 사용한 장치보다도 저렴하게 측정을 행할 수 있다.
이때, 본 실시형태 1에 있어서, 서셉터(1)와 하부 전극 스테이지(7)가 접근하는 방향으로 이동할 때, 하부 전극 스테이지(7)를 고정하고 서셉터(1)가 하강해도 되고, 서셉터(1)를 고정하고 하부 전극 스테이지(7)가 상승해도 되고, 또는, 서셉터(1) 및 하부 전극 스테이지(7)의 각각이 하강·상승해도 된다.
또한, 프로브 핀(3)은, 스프링 프로브(예를 들면, 일본국 특개평 10-253660호 공보를 참조), 와이어 프로브(예를 들면, 일본국 특개 2009-47512호 공보를 참조), 또는 적층 프로브(예를 들면, 일본국 특개 2010-256255호 공보를 참조)의 어느 한 개이어도 되고, 이것들을 포함하는 수직식의 프로브이면 어떠한 것이어도 된다.
또한, 절연물(2)의 재료는, 실리콘(디메틸폴리실록산)계 고무, 유기계 폴리머(폴리테트라플루오르에틸렌 등), 또는 유기·무기 하이브리드 폴리머 중 어느 한 개를 사용해도 된다. 이것들을 사용함으로써, 250℃ 정도의 고온에도 견딜 수 있어, 고온에서의 테스트에도 적용 가능해진다.
또한, 절연물(2)은, 반도체 칩(4) 및 하부 전극 스테이지(7)와 대향하는 면에 박막 코팅을 실시해도 된다. 예를 들면, 상기한 절연물(2)의 두께를 규정한 경우에 있어서, 절연물(2)은 점착성(밀착성)이 있어, 테스트후의 이탈시에 절연물(2)과 반도체 칩(4) 및 하부 전극 스테이지(7)의 이탈성이 나쁘다(즉, 밀착성이 높다). 따라서, 절연물(2)에 박막 코팅을 행함으로써, 테스트시에는 절연물(2)과 반도체 칩(4) 및 하부 전극 스테이지(7)와의 밀착성을 확보하고, 테스트후의 이탈시에는 절연물(2)과 반도체 칩(4) 및 하부 전극 스테이지(7)와의 이탈성을 높일 수 있다(즉, 밀착성을 저감할 수 있다). 이때, 박막 코팅의 재료는, 실리콘계 또는 우레탄계의 재료를 포함하도록 하여도 된다.
또한, 도 3에 나타낸 것과 같이, 서셉터(1)는, 절연물(2)의 형상에 대응하는 카운트보어로 도려낸 홈(counterbored opening)(8)을 가져도 된다. 즉, 절연물(2)의 배치 위치를 규정하는 홈을 가져도 된다. 카운트보어로 도려낸 홈(8)을 가짐으로써, 카운트보어로 도려낸 홈(8)이 없는 평면 위에 절연물(2)을 설치하는 경우에 비해 절연물(2)을 서셉터(1)에 대해 용이하게 정밀도가 좋게 착탈할 수 있어, 본 실시형태 1에 따른 반도체 테스트 치구의 메인티넌스(절연물(2)의 교환)의 효율의 향상을 도모할 수 있다.
또한, 본 실시형태에 따른 반도체 테스트 치구는, 반도체 칩(4)으로서 탄화 규소(SiC), 질화 갈륨(GaN) 등의 와이드 밴드갭 반도체에 유효하다. 특히, 종단구조가 축소화된 와이드 밴드갭 반도체에 대한 테스트시에는, 와이드 밴드갭 반도체에 고전압이 인가되면 종단부에서 방전이 생기기 쉬워지는데, 그와 같은 경우에 본 실시형태에 따른 반도체 테스트 치구는 유효하다.
또한, 본 실시형태 1에서는, 반도체 테스트 치구에 의한 내압 측정방법에 대해 설명했지만, 내압 측정에 한정되지 않고, 패키지에 실장하기 전의 칩의 상태에서의 다른 전기 특성의 측정에도 유용하다.
<실시형태 2>
도 4는, 본 발명의 실시형태 2에 따른 반도체 테스트 치구의 구성의 일례를 도시한 도면이다. 이때, 도 4는, 본 실시형태 2에 따른 반도체 테스트 치구를 사용한 내압 측정(테스트)을 행할 때의 상태를 나타내고 있다.
도 4에 나타낸 것과 같이, 본 실시형태 2에 따른 반도체 테스트 치구에서는, 절연물(2)이, 반도체 칩(4)(피검체)의 서셉터(1)(치구 토대)의 면과, 이 면에 이어지는 측면의 적어도 일부(도 4에서는, 측면 상부)와, 하부 전극 스테이지(7)(스테이지)에 접촉하는 것을 특징으로 한다. 즉, 테스트시에 있어서, 절연물(2)과 반도체 칩(4)의 측면 사이에 공간이 생기고 있는 것을 특징으로 한다. 그 밖의 구성 및 동작은, 실시형태 1과 같기 때문에, 여기에서는 설명을 생략한다.
상기한 것과 같이, 테스트시에 절연물(2)과 반도체 칩(4)의 측면 사이에 공간이 생겼다고 하더라도, 실시형태 1과 동일한 효과가 얻어진다.
<실시형태 3>
도 5 및 도 6은, 본 발명의 실시형태 3에 따른 반도체 테스트 치구의 구성의 일례를 도시한 도면이다. 이때, 도 5 및 도 6은, 본 실시형태 3에 따른 반도체 테스트 치구를 사용한 내압 측정(테스트)을 행할 때의 상태를 나타내고 있다.
도 5에 나타낸 것과 같이, 절연물(2)은, 보호막(6), 반도체 칩(4)의 측면, 및 하부 전극 스테이지(7) 이외에, 표면 전극(5)의 외주부에도 콘택(접촉)하고 있다. 또한, 도 6에 나타낸 것과 같이, 프로브 핀(3)은, 평면에서 볼 때 중실(solid) 구조를 갖는 절연물(2)에 둘러싸여져 있다. 즉, 도 5 및 도 6에 나타낸 것과 같이, 본 실시형태 3에 따른 반도체 테스트 치구에서는, 절연물(2)이 반도체 칩(4)의 표면 전극(5)에도 콘택하는 것을 특징으로 한다. 그 밖의 구성 및 동작은, 실시형태 1과 같기 때문에, 여기에서는 설명을 생략한다.
상기한 것과 같이, 테스트시에 절연물(2)이 반도체 칩(4)의 표면 전극(5)에 콘택(접촉)하고 있어도, 실시형태 1과 동일한 효과가 얻어진다.
이때, 본 발명은, 그 발명의 범위 내에 있어서, 각 실시형태를 자유롭게 조합하거나, 각 실시형태를 적절히, 변형, 생략하는 것이 가능하다.
1 서셉터, 2 절연물, 3 프로브 핀, 4 반도체 칩, 5 표면 전극, 6 보호막, 7 하부 전극 스테이지, 8 카운트보어로 도려낸 홈.

Claims (13)

  1. 프로브 핀과, 상기 프로브 핀을 평면에서 볼 때 둘러싸도록 설치된 절연물이 배치된 치구 토대와,
    상기 치구 토대의 상기 프로브 핀 및 상기 절연물이 배치된 측의 면에 대향해서 배치되고, 상기 치구 토대측의 면 위에 피검체를 재치하는 것이 가능한 스테이지를 구비하고,
    상기 스테이지에 상기 피검체를 재치해서 상기 치구 토대와 상기 스테이지가 접근하는 방향으로 이동할 때, 상기 프로브 핀이 상기 피검체에 형성된 전극과 접촉하는 동시에, 상기 절연물이 상기 피검체 및 상기 스테이지의 양쪽에 접촉하는 것을 특징으로 하는, 반도체 테스트 치구.
  2. 제 1항에 있어서,
    상기 절연물은, 상기 피검체의 상기 치구 토대측의 면과, 이 면에 이어지는 측면의 적어도 일부와, 상기 스테이지에 접촉하는 것을 특징으로 하는, 반도체 테스트 치구.
  3. 제 1항 또는 제 2항에 있어서,
    상기 절연물은, JISK6253 준거의 타입 E 듀로미터에 의해 측정되는 경도가 5～30이고, 또한, 고절연성을 갖는 것을 특징으로 하는, 반도체 테스트 치구.
  4. 제 1항 또는 제 2항에 있어서,
    상기 절연물의 상기 치구 토대로부터 돌출한 부분의 길이는, 상기 프로브 핀의 상기 치구 토대로부터 돌출한 부분의 길이와, 상기 프로브 핀의 스트로크의 차이의 1.0～2.0배인 것을 특징으로 하는, 반도체 테스트 치구.
  5. 제 1항 또는 제 2항에 있어서,
    상기 프로브 핀의 상기 치구 토대로부터 돌출한 부분의 길이는 3.0～10.00mm이고, 또한, 상기 프로브 핀의 상기 스트로크는 0.5～6.0mm인 것을 특징으로 하는, 반도체 테스트 치구.
  6. 제 1항 또는 제 2항에 있어서,
    상기 프로브 핀은, 스프링 프로브, 와이어 프로브, 또는 적층 프로브를 포함하는 수직식인 것을 특징으로 하는, 반도체 테스트 치구.
  7. 제 1항 또는 제 2항에 있어서,
    상기 절연물의 재료는, 실리콘계 고무, 유기계 폴리머, 또는 유기·무기 하이브리드 폴리머를 포함하는 것을 특징으로 하는, 반도체 테스트 치구.
  8. 제 1항 또는 제 2항에 있어서,
    상기 절연물은, 상기 피검체 및 상기 스테이지와 대향하는 면에 박막 코팅이 실시되어 있는 것을 특징으로 하는, 반도체 테스트 치구.
  9. 제 8항에 있어서,
    상기 박막 코팅의 재료는, 실리콘계 또는 우레탄계의 재료를 포함하는 것을 특징으로 하는, 반도체 테스트 치구.
  10. 제 1항 또는 제 2항에 있어서,
    상기 치구 토대는, 상기 절연물의 배치 위치를 규정하는 홈을 갖는 것을 특징으로 하는, 반도체 테스트 치구.
  11. 제 1항 또는 제 2항에 있어서,
    상기 피검체는, 와이드 밴드갭 반도체인 것을 특징으로 하는, 반도체 테스트 치구.
  12. 프로브 핀과, 상기 프로브 핀을 평면에서 볼 때 둘러싸도록 설치된 절연물이 배치된 치구 토대와,
    상기 치구 토대의 상기 프로브 핀 및 상기 절연물이 배치된 측의 면에 대향해서 배치되고, 상기 치구 토대의 면 위에 피검체를 재치하는 것이 가능한 스테이지를 구비한 반도체 테스트 치구를 사용해서 상기 피검체의 내압을 측정하는 내압 측정방법으로서,
    (a) 상기 스테이지에 상기 피검체를 재치하는 공정과,
    (b) 상기 공정 (a)의 후, 상기 치구 토대와 상기 스테이지가 접근하는 방향으로 이동하여, 상기 프로브 핀이 상기 피검체에 형성된 전극과 접촉하는 동시에, 상기 절연물이 상기 피검체 및 상기 스테이지에 순차적으로 눌러져 양자에 접촉하는 공정과,
    (c) 상기 프로브 핀과 상기 스테이지에 전압을 인가해서 상기 피검체의 내압을 측정하는 공정을 구비한, 내압 측정방법.
  13. 제 12항에 있어서,
    상기 공정 (b)에 있어서,
    상기 절연물은, 상기 피검체의 상기 치구 토대측의 면과, 이 면에 이어지는 측면의 적어도 일부와, 상기 스테이지에 순차적으로 눌러져 그것들에 접촉하는 것을 특징으로 하는, 내압 측정방법.
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