KR20120007957A - 반도체 소자의 특성 측정방법 및 반도체장치의 제조방법 - Google Patents

반도체 소자의 특성 측정방법 및 반도체장치의 제조방법 Download PDF

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Abstract

웨이퍼의 두께 방향 다른쪽측의 전극에, 웨이퍼의 두께 방향 한쪽측으로부터 통전할 수 있고, 반도체 소자의 전기적 특성을 정밀도가 좋게 측정할 수 있는 반도체 소자의 특성 측정방법 및 그것을 이용한 반도체장치의 제조방법을 제공한다. 반도체 웨이퍼(1)의 두께 방향 한쪽 X1측의 표면부에 형성된 게이트 전극 및 소스 전극으로부터 이격하여, 전극 접촉부(14)가 반도체 웨이퍼(1)의 두께 방향 다른쪽 X2측에서 드레인 전극(2)과 접촉하고, 단자 접촉부(12)가 반도체 웨이퍼(1)의 두께 방향 한쪽 X1측에 노출하도록, 반도체 웨이퍼(1)의 단부에 측정용 단자(10)를 배치한다. 측정용 단자(10)의 단자 접촉부(12)에 프로브 단자(15)를 접촉시키는 동시에, 게이트 전극 및 소스 전극에 프로브 단자를 접촉시켜, MOSFET의 전기적 특성을 측정한다.

Description

반도체 소자의 특성 측정방법 및 반도체장치의 제조방법{METHOD OF MEASURING CHARACTERISTICS OF A SEMICONDUCTOR ELEMENT AND METHOD OF MANUFACTURING A SEMICONDUCTOR DEVICE}
본 발명은, 반도체 소자의 특성 측정방법 및 그것을 사용하는 반도체장치의 제조방법에 관한 것이다.
반도체장치를 구성하는 반도체 칩의 제조공정에서는 반도체 웨이퍼(이하, 간단히 「웨이퍼」라고 하는 경우가 있다)에 형성된 반도체 소자의 통전 검사를 웨이퍼의 상태에서 행하는, 소위 웨이퍼 테스트가 행해진다. 반도체 소자의 전극은, 웨이퍼의 두께 방향 한쪽측(이하 「표면측」라고 하는 경우가 있다) 뿐만 아니라, 웨이퍼의 두께 방향 다른쪽측(이하 「이면측」이라고 하는 경우가 있다)에도 형성되는 경우가 있다. 종래의 웨이퍼 테스트에서는, 도전성의 웨이퍼 스테이지에, 웨이퍼의 이면측을 흡착시켜 둔다. 이면측의 전극(이하 「이면 전극」이라고 하는 경우가 있다)에 통전할 때에는, 웨이퍼 스테이지를 전극으로서 사용하여, 웨이퍼 스테이지를 거쳐 이면 전극에 통전한다.
예를 들면, 반도체 소자로서 파워 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)이 형성된 웨이퍼(이하 「파워 MOSFET 웨이퍼」라고 하는 경우가 있다)는, 이면측에 드레인 전극이 형성되어 있고, 표면측에 게이트 전극 및 소스 전극이 형성되어 있다. 따라서, 웨이퍼 스테이지에 웨이퍼의 이면측을 흡착시켜, 이면측의 드레인 전극을 웨이퍼 스테이지에 전기적으로 접속하고, 표면측의 게이트 전극 및 소스 전극에 프로브 단자를 접촉시킴으로써, 웨이퍼 테스트시의 인가 전극을 확보하고 있다.
웨이퍼는, 반도체 디바이스를 고성능화하기 위해, 박막화가 진행되고 있다. 웨이퍼를 얇게 함으로써, 드레인-소스 사이의 저항이 낮아지므로, 통전시의 손실을 저감할 수 있다.
웨이퍼를 얇게 한 경우, 웨이퍼에 휘어짐이 생기기 쉬우므로, 취급이 어렵다. 예를 들면, 휘어짐이 생긴 웨이퍼에 대하여, 웨이퍼 단독의 상태(이하 「웨이퍼 베어(bare) 상태」라고 한다)에서 웨이퍼 테스트를 행하면, 웨이퍼에 크랙 및 깨짐 등의 손상이 생겨 버린다. 따라서, 웨이퍼 베어 상태에서는 웨이퍼 테스트를 행할 수 없다. 웨이퍼 테스트를 행하기 위해서는, 전용의 시이트 또는 절연성의 기판을 웨이퍼의 이면에 접착하여, 웨이퍼를 서포트할 필요가 있다.
웨이퍼의 이면에 전용의 시이트 등을 접착해서 웨이퍼를 서포트한 경우, 웨이퍼 스테이지에 웨이퍼를 흡착시켜도, 웨이퍼는, 웨이퍼 스테이지와 절연 상태가 된다. 따라서, 웨이퍼의 이면측의 전극, 예를 들면 파워 MOSFET 웨이퍼의 경우에는 파워 MOSFET의 드레인 전극에 통전할 수 없게 된다고 하는 문제가 생긴다.
이 문제를 해결하기 위해, 웨이퍼의 표면측에 형성한 특정한 전극을 드레인 전극으로 하여 웨이퍼 테스트를 행하는 방법, 또는 인접 칩의 표면측에 형성한 소스 전극을 드레인 전극으로 하여 웨이퍼 테스트를 행하는 방법 등이 이용되고 있다(예를 들면, 특허문헌 1 참조).
일본국 특개평 8-153763호 공보
특허문헌 1 등에 개시되는 종래의 방법에서는, 웨이퍼의 표면측에 형성한 전극에 통전하고, 소스 전극과의 사이에 전압을 인가함으로써, 웨이퍼 테스트를 행하므로, 소스측으로부터의 공핍층이, 웨이퍼의 이면측인 드레인측으로 충분히 신장하지 않는다. 따라서, 반도체 소자의 전기적 특성을 정밀도가 좋게 측정할 수 없다. 예를 들면, 초기적인 채널 리크 전류는 정밀도가 좋게 측정할 수 있지만, 고전압 인가시의 리크 전류는 정밀도가 좋게 측정할 수 없다.
본 발명의 목적은, 웨이퍼의 두께 방향 다른쪽측의 전극에, 웨이퍼의 두께 방향 한쪽측으로부터 통전할 수 있고, 반도체 소자의 전기적 특성, 예를 들면 고전압 인가시의 리크 전류를 정밀도가 좋게 측정할 수 있는 반도체 소자의 특성 측정방법 및 그것을 사용하는 반도체장치의 제조방법을 제공함에 있다.
본 발명의 반도체 소자의 특성 측정방법은, 반도체 기판의 두께 방향 한쪽측의 표면부에 한쪽측 전극을 갖고, 상기 반도체 기판의 두께 방향 다른쪽측의 표면부에 다른쪽측 전극을 갖는 반도체 소자의 전기적 특성을 측정하는 반도체 소자의 특성 측정방법에 있어서, 도전성을 갖는 제1 도전 부분과, 도전성을 갖고, 상기 제1 도전 부분에 전기적으로 접속되는 제2 도전 부분을 포함하는 측정용 단자를, 상기 한쪽측 전극으로부터 이격하여, 상기 제1 도전 부분이 상기 반도체 기판의 두께 방향 다른쪽측에서 상기 다른쪽측 전극과 접촉하고, 상기 제2 도전 부분이 상기 반도체 기판의 두께 방향 한쪽측에 노출하도록, 상기 반도체 기판의 단부에 배치하는 배치공정과, 상기 반도체 기판의 두께 방향 한쪽측으로부터 상기 제2 도전 부분과 상기 한쪽측 전극에 프로브 단자를 접촉시켜, 상기 반도체 소자의 전기적 특성을 측정하는 측정공정을 구비한 것을 특징으로 한다.
또한 본 발명의 반도체장치의 제조방법은, 반도체 기판으로서, 상기 반도체 기판의 두께 방향 한쪽측의 표면부에 한쪽측 전극을 갖고, 상기 반도체 기판의 두께 방향 다른쪽측의 표면부에 다른쪽측 전극을 갖는 복수의 반도체 소자가 형성된 반도체 기판을 준비하는 공정과, 상기 반도체 소자의 특성 측정방법을 사용하여, 상기 반도체 소자의 전기적 특성을 측정하는 공정과, 적어도 1개의 상기 반도체 소자를 포함하도록 상기 반도체 기판을 절단하여, 반도체 칩을 얻는 공정과, 상기 반도체 칩을 사용하여, 반도체장치를 조립하는 공정을 구비한 것을 특징으로 한다.
본 발명의 반도체 소자의 특성 측정방법에 따르면, 배치공정에 있어서, 제1 도전 부분과 제2 도전 부분을 포함하는 측정용 단자가 반도체 기판의 단부에 배치되고, 측정공정에 있어서, 제2 도전 부분과 한쪽측 전극에 프로브 단자를 접촉시켜, 반도체 소자의 전기적 특성이 측정된다. 측정용 단자는, 한쪽측 전극으로부터 이격하여, 제1 도전 부분이 반도체 기판의 두께 방향 다른쪽측에서 다른쪽측 전극과 접촉하고, 제2 도전 부분이 반도체 기판의 두께 방향 한쪽측으로 노출하도록 배치된다. 이것에 의해, 반도체 기판의 두께 방향 한쪽측으로부터 측정용 단자의 제2 도전 부분에 프로브 단자를 접촉시킴으로써, 반도체 기판의 두께 방향 한쪽측으로부터 다른쪽측 전극에 통전 할 수 있다.
따라서, 반도체 기판의 두께 방향 다른쪽측의 표면부에 절연성의 지지부재가 부착되는 경우에도, 반도체 기판의 두께 방향 한쪽측으로부터 측정용 단자의 제2 도전 부분과 한쪽측 전극에 프로브 단자를 접촉시킴으로써, 반도체 기판의 두께 방향 한쪽측으로부터 반도체 소자의 전기적 특성을 정밀도가 좋게 측정할 수 있다. 예를 들면, 반도체 기판의 두께 방향 한쪽측으로부터, 다른쪽측 전극과 한쪽측 전극 사이에 전압을 인가할 수 있으므로, 반도체 소자의 내압을 정밀도가 좋게 측정할 수 있다. 또한, 다른쪽측 전극과 한쪽측 전극 사이에 고전압을 인가했을 때에 생기는 리크 전류를 정밀도가 좋게 측정할 수 있다.
또한 본 발명의 반도체장치의 제조방법에 따르면, 복수의 반도체 소자가 형성된 반도체 기판이 준비되고, 전술한 본 발명의 반도체 소자의 특성 측정방법을 사용하여, 반도체 소자의 전기 특성이 측정된다. 적어도 1개의 반도체 소자를 포함하도록 반도체 기판이 절단되어, 반도체 칩이 얻어진다. 이 반도체 칩을 사용하여, 반도체장치를 조립할 수 있다. 전술한 본 발명의 반도체 소자의 특성 측정방법에 따르면, 반도체 기판의 두께 방향 다른쪽측의 표면부에 절연성의 지지부재가 부착되는 경우에도, 반도체 기판의 두께 방향 한쪽측으로부터 반도체 소자의 전기적 특성을 정밀도가 좋게 측정할 수 있다. 이와 같은 반도체 소자의 특성 측정방법을 사용하므로, 그 측정 결과에 근거하여 반도체 칩을 선별함으로써, 양품의 반도체 소자를 포함하는 반도체 칩을 더욱 확실하게 선별할 수 있다. 이것에 의해, 양품의 반도체 칩을 사용해서 반도체장치를 조립할 수 있다. 따라서, 반도체장치의 제조 수율을 향상시킬 수 있다.
도 1은 본 발명의 제1 실시형태인 반도체 소자의 특성 측정방법을 행할 때의 반도체 웨이퍼(1)의 상태를 나타낸 단면도이다.
도 2는 도 1에 나타낸 반도체 웨이퍼(1)를 두께 방향 한쪽 X1측에서 보고 나타낸 평면도이다.
도 3은 도 1에 나타낸 측정용 단자(10) 부근을 확대해서 나타낸 단면도이다.
도 4는 본 발명의 제2 실시형태인 반도체 소자의 특성 측정방법을 행할 때의 반도체 웨이퍼(1)를 두께 방향 한쪽 X1측에서 보고 나타낸 평면도이다.
도 5는 본 발명의 제3 실시형태인 반도체 소자의 특성 측정방법을 행할 때의 반도체 웨이퍼(1)의 상태를 나타낸 단도이다.
도 6은 측정용 단자의 다른 예인 측정용 단자(21)를 나타낸 단면도이다.
도 7은 측정용 단자의 또 다른 예인 측정용 단자(22)를 나타낸 단면도이다.
도 8은 전제기술의 웨이퍼 테스트 방법을 행할 때의 반도체 웨이퍼(51)의 상태를 나타낸 단면도이다.
도 9는 도 8에 나타낸 반도체 웨이퍼(51)를 두께 방향 한쪽 X1측에서 보고 나타낸 평면도이다.
도 10은 도 9에 나타낸 반도체 웨이퍼(51)의 반도체 칩(54)이 되는 영역을, 반도체 웨이퍼(51)의 두께 방향 한쪽 X1측에서 보고 나타낸 평면도이다.
도 11은 도 9에 나타낸 반도체 웨이퍼(51)의 반도체 칩(54)이 되는 영역을, 반도체 웨이퍼(51)의 두께 방향 다른쪽 X2측에서 보고 나타낸 평면도이다.
도 12는 파워 MOSFET(57)의 리크 전류 측정회로를 도시한 도면이다.
도 13은 이면측에 서포트 재(60)가 부착된 반도체 웨이퍼(51)를 나타낸 단면도이다.
도 14는 표면측 드레인 전극(61)이 형성된 반도체 웨이퍼(51)를 나타낸 평면도이다.
도 15는 표면측 드레인 전극(61)에 통전한 경우의 반도체 웨이퍼(51)에 있어서의 공핍층(80)의 신장 상태를 나타낸 단면도이다.
도 16은 이면측의 드레인 전극(52)에 통전한 경우의 반도체 웨이퍼(51)에 있어서의 공핍층(81)의 신장 상태를 나타낸 단면도이다.
<전제기술>
본 발명의 반도체 소자의 특성 측정방법을 설명하기 전에, 본 발명의 전제기술이 되는 반도체 소자의 특성 측정방법에 대해 설명한다. 이하에서는, 반도체 소자의 특성 측정방법으로서, 반도체 웨이퍼(이하, 간단히 「웨이퍼」라고 하는 경우가 있다)에 형성된 반도체 소자의 전기적 특성을 웨이퍼의 상태에서 측정한다, 웨이퍼 테스트방법에 대해 설명한다.
도 8은, 전제기술의 웨이퍼 테스트방법을 행할 때의 반도체 웨이퍼(51)의 상태를 나타낸 단면도이다. 도 9는, 도 8에 나타낸 반도체 웨이퍼(51)를 두께 방향 한쪽 X1측에서 보고 나타낸 평면도이다. 도 8은, 도 9에 나타낸 평면도에 있어서의 절단면선 B-B에서 본 단면도에 해당한다. 도 10은, 도 9에 나타낸 반도체 웨이퍼(51)의 반도체 칩(54)이 되는 영역을, 반도체 웨이퍼(51)의 두께 방향 한쪽 X1측에서 보고 나타낸 평면도이다. 도 11은, 도 9에 나타낸 반도체 웨이퍼(51)의 반도체 칩(54)이 되는 영역을, 반도체 웨이퍼(51)의 두께 방향 다른쪽 X2측에서 보고 나타낸 평면도이다. 본 전제기술에서는, 반도체 소자로서, 파워 MOSFET(57)을 구비한 경우의 웨이퍼 테스트 방법을 나타낸다.
반도체 웨이퍼(51)의 두께 방향 다른쪽 X2측의 표면부(이하 「이면」이라고 하는 경우가 있다)에는, 전체에 걸쳐, 파워 MOSFET(57)의 드레인 전극(52)이 형성되어 있다. 반도체 웨이퍼(51)는, 후술하는 공정에서 반도체 칩(54)으로서 개편화되는 복수의 영역을 갖는다. 도 8에서는 도시를 생략하고 있지만, 반도체 웨이퍼(51)의 두께 방향 한쪽 X1측의 표면부(이하 「표면」이라고 하는 경우가 있다)에는, 도 9에 나타낸 것과 같이, 반도체 칩(54)이 되는 영역마다, 파워 MOSFET(57)의 게이트 전극(55) 및 소스 전극(56)이 형성되어 있다.
웨이퍼 테스트에 있어서, 반도체 웨이퍼(51)는, 도전성의 웨이퍼 스테이지(53)에, 두께 방향 다른쪽 X2측, 즉 이면측이 흡착되어 유지된다. 웨이퍼 스테이지(53)의 단자(50)에 통전함으로써, 웨이퍼 스테이지(53)를 거쳐, 반도체 웨이퍼(51)의 이면측의 드레인 전극(52)에 통전된다.
파워 MOSFET(57)의 전기적 특성을 평가하는 경우, 반도체 웨이퍼(51)의 반도체 칩(54)이 되는 각 영역의 게이트 전극(55)과 소스 전극(56)에, 프로브 단자를 접촉시켜 통전시킨다. 도 12는, 파워 MOSFET(57)의 리크 전류 측정회로를 나타낸 도면이다. 예를 들면, 드레인-소스 사이의 리크 전류를 측정하는 경우, 도 12에 나타낸 것과 같이, 게이트 G와 소스 S를 단락시킨 후, 드레인 D측에 전원 E로부터 전압을 인가하여, 그 때에 흐르는 전류를 측정한다.
도 13은, 이면측에 서포트 재(60)가 부착된 반도체 웨이퍼(51)를 나타낸 단면도이다. 반도체 웨이퍼(51)가 얇은, 즉 반도체 웨이퍼(51)의 두께 치수가 작은 경우, 웨이퍼에 휘어짐이 생기기 쉬우므로, 취급이 어렵다. 예를 들면, 휘어짐이 생긴 웨이퍼에 대해, 웨이퍼 베어 상태에서 웨이퍼 테스트를 행하면, 웨이퍼에 크랙 및 깨짐 등의 손상이 생겨버리므로, 웨이퍼 베어 상태에서는 웨이퍼 테스트를 행하는 것이 불가능하다. 따라서, 도 13에 나타낸 것과 같이, 이면측에 절연 사이트 등의 서포트 재(60)가 필요하게 되므로, 웨이퍼 스테이지(53)에 반도체 웨이퍼(51)를 흡착시켜도, 이면측의 드레인 전극(52)에 통전하는 것은 불가능해진다.
도 14는, 표면측 드레인 전극(61)이 형성된 반도체 웨이퍼(51)를 나타낸 평면도이다. 전술한 도 13은, 도 14에 나타낸 평면도에 있어서의 절단면선 C-C에서 본 단면도에 해당한다. 반도체 웨이퍼(51)의 이면측에 서포트 재(60)를 부착한 경우, 웨이퍼 테스트를 행하기 위해, 예를 들면 도 14에 나타낸 것과 같이, 반도체 웨이퍼(51)의 표면에 표면측 드레인 전극(61)이 형성된다. 표면측 드레인 전극(61)에 통전하여, 표면측 드레인 전극(61)과 소스 전극(56) 사이에 전압을 인가함으로써, 파워 MOSFET(57)의 전기적 특성의 평가가 가능해진다.
도 15는, 표면측 드레인 전극(61)에 통전한 경우의 반도체 웨이퍼(51)에 있어서의 공핍층(80)의 신장 상태를 나타낸 단면도이다. 도 16은, 이면측의 드레인 전극(52)에 통전한 경우의 반도체 웨이퍼(51)에 있어서의 공핍층(81)의 신장 상태를 나타낸 단면도이다. 도 15 및 도 16에서는, 도 9에 나타낸 파워 MOSFET(57)의 일례로서, 트렌치 게이트 구조를 갖는 파워 MOSFET를 구비한 반도체 웨이퍼(51)를 나타낸다. 반도체 웨이퍼(51)는, 고불순물 농도의 N+층(71)과, N+층(71)의 두께 방향 한쪽측의 표면부에 적층된 저불순물 농도의 N-층(72)과, N-층(72)의 두께 방향 한쪽측의 표면부에 P형 불순물을 주입해서 형성된 P형 베이스층(73)을 포함하여 구성된다.
게이트 전극(55)은, 반도체 웨이퍼(51)의 P형 베이스층(73)을 관통해서 N-층(72)의 내부에 이르는 트렌치 내부에, 게이트 절연막(75)을 개재하여 형성된다. 소스 전극(56)은, 층간 절연막(76)을 개재하여 게이트 전극(55)을 덮는 동시에, 소스 영역(74) 및 P형 베이스층(73)에 접하도록 형성된다. 표면측 드레인 전극(61)은, 층간 절연막(76)의 개구를 통해 P형 베이스층(73)에 접하도록 형성된다.
표면측 드레인 전극(61)에 통전하여, 표면측 드레인 전극(61)과 소스 전극(56) 사이에 전압을 인가한 경우, 도 15에 나타낸 것과 같이, 공핍층(80)은, 반도체 웨이퍼(51)의 이면측, 즉 도 15의 지면을 향해 아래쪽으로 충분하게는 신장되지 않는다. 따라서, 이면측의 드레인 전극(52)의 부근에 결함 등이 있어도, 그 결함 등에 기인하는 리크 전류를 정밀도가 좋게 측정할 수 없으므로, 이면측의 드레인 전극(52)의 부근의 결함 등을 선별할 수 없다.
이에 대하여, 도 16에 나타낸 것과 같이, 종래와 같이 이면측의 드레인 전극(52)에 통전하여, 드레인 전극(52)과 소스 전극(56) 사이에 전압을 인가한 경우에는, 공핍층(81)은, N-층(72) 내부에 발생하는 전계를 따라 신장되므로, 이면측의 드레인 전극(52)의 부근까지 신장되게 된다. 이때, 이면측의 드레인 전극(52)의 부근에, 패턴 결함 등에 의해 N+층(71)이 형성되어 있지 않은 부분인 N+ 미형성층이 있으면, 리크 전류의 증가에 의해 결함을 판별할 수 있다.
따라서, 파워 MOSFET(57) 등의 반도체 소자의 전기적 특성을 정밀도가 좋게 측정하기 위해서는, 이면측의 실제의 드레인 전극(52)에 통전해서 웨이퍼 테스트를 행하는 것이 필요하다. 따라서 본 발명의 반도체 소자의 특성 측정방법에서는, 이하에 나타낸 실시형태의 구성을 채용하고 있다.
<제1 실시형태>
도 1은, 본 발명의 제1 실시형태인 반도체 소자의 특성 측정방법을 행할 때의 반도체 웨이퍼(1)의 상태를 나타낸 단면도이다. 도 2는, 도 1에 나타낸 반도체 웨이퍼(1)를 두께 방향 한쪽 X1측에서 보고 나타낸 평면도이다. 도 1은, 도 2에 나타낸 평면도에 있어서의 절단면선 A-A에서 본 단면도에 해당한다. 도 3은, 도 1에 나타낸 측정용 단자(10) 부근을 확대해서 나타낸 단면도이다. 본 실시형태에서는, 반도체 소자의 특성 측정방법으로서, 파워 MOSFET(7)을 반도체 소자로서 구비하는 반도체 웨이퍼(1)에 대한 웨이퍼 테스트방법에 대해 설명한다. 반도체 웨이퍼(1)는, 반도체 기판에 해당한다.
반도체 웨이퍼(1)의 두께 방향 다른쪽 X2측의 표면부인 이면에는, 전체면에 걸쳐, 파워 MOSFET(7)의 드레인 전극(2)이 형성되어 있다. 반도체 웨이퍼(1)의 이면은, 드레인 전극(2)을 개재하여, 서포트 재(3)에 접착되어 있다. 환언하면, 반도체 웨이퍼(1)의 이면에는, 드레인 전극(2)을 개재하여, 서포트 재(3)가 부착되어 있다. 서포트 재(3)는, 지지부재에 해당하고, 반도체 웨이퍼(1)에 부착되어, 반도체 웨이퍼(1)를 지지한다. 서포트 재(3)는, 예를 들면, 절연성 재료를 시이트 형상으로 형성해서 이루어진 절연 시이트, 또는 절연성 재료로 이루어진 절연성 기판에 의해 실현된다.
반도체 웨이퍼(1)는, 후술하는 공정에서 반도체 칩(4)으로서 개편화되는 복수개 영역을 갖는다. 도 1에서는 도시를 생략하고 있지만, 반도체 웨이퍼(1)의 두께 방향 한쪽 X1측의 표면부에는, 도 2에 나타낸 것과 같이, 반도체 칩(4)이 되는 영역마다, 파워 MOSFET(7)의 게이트 전극(5) 및 )소스 전극(6)이 형성되어 있다.
이와 같이 파워 MOSFET(7)은, 반도체 웨이퍼(1)의 두께 방향 한쪽 X1측의 표면부에 게이트 전극(5) 및 소스 전극(6)을 갖고, 반도체 웨이퍼(1)의 두께 방향 다른쪽 X2측의 표면부에 드레인 전극(2)을 갖는다. 게이트 전극(5) 및 소스 전극(6)은, 한쪽측 전극에 해당하고, 드레인 전극(2)은, 다른쪽측 전극에 해당한다.
본 실시형태의 반도체 소자의 특성 측정방법은, 이하와 같이 해서 행해진다. 우선 배치공정에 있어서, 반도체 웨이퍼(1)의 단부에, 측정용 단자(10)를 배치한다. 본 실시형태에서는, 반도체 웨이퍼(1)의 단부이며, 반도체 웨이퍼(1)의 반도체 칩(4)이 되는 영역을 제외한 나머지의 영역에, 측정용 단자(10)를 배치한다.
측정용 단자(10)는, 프로브 단자(15)가 접촉되는 단자 접촉부(12)와, 다른쪽측 전극인 드레인 전극(2)에 접촉하는 전극 접촉부(14)와, 단자 접촉부(12) 및 전극 접촉부(14)를 연결하는 연결부(13)를 포함한다. 단자 접촉부(12)와 전극 접촉부(14)는, 서로 대향하고, 연결부(13)와 함께 일체로 구성된다. 단자 접촉부(12), 연결부(13) 및 전극 접촉부(14)는, 도전성 재료로 이루어지고, 도전성을 갖는다. 따라서 측정용 단자(10)는, 도전성을 갖는 도전성 단자가 되어 있다. 단자 접촉부(12)는, 연결부(13)를 거쳐, 전극 접촉부(14)에 전기적으로 접속된다. 전극 접촉부(14)는, 제1 도전 부분에 해당하고, 단자 접촉부(12)는, 제2 도전 부분에 해당한다.
측정용 단자(10)는, 전극 접촉부(14)가 반도체 웨이퍼(1)의 두께 방향 다른쪽 X2측에서 드레인 전극(2)과 접촉하고, 단자 접촉부(12)가 반도체 웨이퍼(1)의 두께 방향 한쪽 X1측에 노출하도록, 반도체 웨이퍼(1)의 단부에 배치된다. 또한 측정용 단자(10)는, 게이트 전극(5) 및 소스 전극(6)으로부터 격리해서 배치된다. 본 실시형태에서는, 측정용 단자(10)는, 반도체 웨이퍼(1)의 두께 방향 한쪽 X1측의 표면부에 있어서, 단자 접촉부(12)가 게이트 전극(5) 및 소스 전극(6)으로부터 격리하도록 배치된다.
이와 같이 반도체 웨이퍼(1)의 단부에 측정용 단자(10)를 배치함으로써, 반도체 웨이퍼(1)의 두께 방향 다른쪽 X2측의 표면부인 이면에 형성된 드레인 전극(2)을, 측정용 단자(10)를 거쳐, 반도체 웨이퍼(1)의 두께 방향 한쪽 X1측인 표면측으로 인출할 수 있다.
측정용 단자(10)는, 구체적으로는, 전극 접촉부(14)와 단자 접촉부(12)에 의해 반도체 웨이퍼(1)를 사이에 끼우도록, 반도체 웨이퍼(1)의 단부에 배치된다. 더욱 구체적으로는, 측정용 단자(10)는, 단자 접촉부(12)가 반도체 웨이퍼(1)의 두께 방향 한쪽 X1측의 표면부에 대향하도록, 반도체 웨이퍼(1)의 단부에 배치된다. 환언하면, 단자 접촉부(12)는, 반도체 웨이퍼(1)의 두께 방향 한쪽 X1측에 배치되고, 반도체 웨이퍼(1)의 단부를 두께 방향 한쪽 X1측으로부터 덮는다.
전극 접촉부(14)는, 반도체 웨이퍼(1)의 두께 방향 다른쪽 X2측에 배치되고, 반도체 웨이퍼(1)의 단부를 두께 방향 다른쪽 X2측으로부터 덮는다. 연결부(13)는, 반도체 웨이퍼(1)의 옆쪽에 배치되고, 단자 접촉부(12)의 반도체 웨이퍼(1)를 덮는 측과는 반대측의 단부와, 전극 접촉부(14)의 반도체 웨이퍼(1)를 덮는 측과는 반대측의 단부를 연결한다. 단자 접촉부(12) 및 전극 접촉부(14)는, 반도체 웨이퍼(1)의 두께 방향 한쪽 XI측에서 볼 때, 거의 동일한 형상 및 치수로 형성되고, 전체에 걸쳐 겹치도록 배치된다.
도 1 및 도 3에서는, 측정용 단자(10)의 전극 접촉부(14)를 비교적 두껍게 도시하고 있지만, 실제로는, 서포트 재(3) 위에서의 반도체 웨이퍼(1)의 휘어짐 대책으로서, 측정용 단자(10)의 전극 접촉부(14)는, 드레인 전극(2) 및 서포트 재(3)와 비교하여, 매우 얇은 전극으로 구성되는 것이 바람직하다. 구체적으로는, 전극 접촉부(14)는, 도전성 테이프, 또는 도전성의 박막으로 구성되는 것이 바람직하다.
전극 접촉부(14)를 도전성 테이프, 또는 도전성의 박막으로 구성함으로써, 드레인 전극(2)과 서포트 재(3) 사이에 전극 접촉부(14)가 개재되는 것에 기인하여, 반도체 웨이퍼(1)의 휘어짐을 서포트 재(3)로 교정할 수 없게 되어 버리는 것을 방지할 수 있다. 즉, 드레인 전극(2)과 서포트 재(3) 사이에 전극 접촉부(14)가 개재되는 것에 의한 영향을 가급적으로 억제할 수 있어, 반도체 웨이퍼(1)의 휘어짐을 서포트 재(3)로 교정할 수 있다. 따라서, 웨이퍼 테스트에 있어서 반도체 웨이퍼(1)에, 크랙 및 깨짐 등의 손상이 생기는 것을 방지할 수 있다.
본 실시형태에서는, 측정용 단자(10)는, 절연판(11)을 개재하여 반도체 웨이퍼(1)를 사이에 끼우도록 배치된다. 절연판(11)은, 측정용 단자(10)의 단자 접촉부(12)와 반도체 웨이퍼(1)의 두께 방향 한쪽 X1측의 표면부 사이에 배치된다. 절연판(11)은, 드레인 인가 전압 이상의 절연 내량을 갖는 것이 필요하다.
본 실시형태에서는, 반도체 웨이퍼(1)는 원판형이다. 측정용 단자(10)는 원환형, 더욱 상세하게는 대략 원통 형상이며, 반도체 웨이퍼(1)의 외주 단부에, 원주 방향 전체에 걸쳐 배치된다. 구체적으로는, 측정용 단자(10)는, 그것의 내주 단부에서, 반도체 웨이퍼(1)의 외주 단부를 덮도록 배치된다. 더욱 구체적으로는, 측정용 단자(10)는, 원환형, 더욱 상세하게는 원환 판형의 단자 접촉부(12) 및 전극 접촉부(14)의 외주 단부를, 원환형, 더욱 상세하게는 원통 형상의 연결부(13)로 연결해서 이루어진다. 연결부(13)는, 반도체 웨이퍼(1)의 반경 방향 바깥쪽에 배치된다. 측정용 단자(10)는, 단자 접촉부(12) 및 전극 접촉부(14)의 내주 단부에 의해, 반도체 웨이퍼(1)의 외주 단부, 구체적으로는 드레인 전극(2)을 포함하는 반도체 웨이퍼(1)의 외주 단부를 끼우도록 배치된다.
반도체 웨이퍼(1)의 형상은, 원판 형상에 한정되는 것은 아니고, 다른 형상이어도 되고, 예를 들면 사각형 형상이어도 된다. 측정용 단자(10)의 형상은, 반도체 웨이퍼(1)의 형상을 고려하여, 반도체 웨이퍼(1)의 외주 단부를 원주 방향 전체에 걸쳐 덮을 수 있도록 선택된다.
배치공정에 있어서, 측정용 단자(10)를 반도체 웨이퍼(1)의 단부에 배치할 때에는, 우선, 원환형, 더욱 상세하게는 원환 판형의 단자 접촉부(12)의 두께 방향 다른쪽 X2측의 표면부에 있어서의 외주 단부에, 원환형, 더욱 상세하게는 원통 형상의 연결부(13)를 접합하여, 단자 접촉부와 연결부가 일체로 구성된 단자부재를 준비한다. 이 단자부재를, 반도체 웨이퍼(1)의 두께 방향 한쪽 X1측의 표면부에 있어서의 외주 단부에 부착한다. 본 실시형태에서는, 단자 접촉부(12)와 반도체 웨이퍼(1)의 두께 방향 한쪽 XI측의 표면부와의 사이에 절연판(11)을 배치하므로, 절연판(11)을 개재하여, 단자부재를 반도체 웨이퍼(1)의 두께 방향 한쪽 X1측의 표면부에 있어서의 외주 단부에 부착한다.
그후, 반도체 웨이퍼(1)의 두께 방향 다른쪽 X2측의 표면부에 있어서의 외주 단부, 구체적으로는 반도체 웨이퍼(1)의 두께 방향 다른쪽 X2측의 표면부에 형성된 드레인 전극(2)의 외주 단부와, 연결부(13)의 두께 방향 다른쪽 X2측의 표면부에 걸쳐, 전극 접촉부(14)를 배치한다. 예를 들면, 도전성 테이프 또는 도전성의 박막을 부착함으로써, 전극 접촉부(14)를 배치한다. 전극 접촉부(14)는, 반도체 웨이퍼(1)의 외주 단부 및 연결부(13)의 원주 방향 전체에 걸쳐 배치된다.
이상과 같이 해서 배치공정에 있어서, 반도체 웨이퍼(1)의 단부에 측정용 단자(10)를 배치한다. 이어서, 부착공정에 있어서, 반도체 웨이퍼(1)의 두께 방향 다른쪽 X2측의 표면부인 이면에, 드레인 전극(2)을 개재하여, 서포트 재(3)를 부착한다. 이어서, 측정공정에 있어서, 측정용 단자(10)의 단자 접촉부(12), 게이트 전극(5) 및 소스 전극(6)에 프로브 단자를 접촉시켜, 파워 MOSFET(7)의 전기적 특성을 측정한다. 전기적 특성으로서는, 예를 들면, 파워 MOSFET(7)의 내압, 드레인 전극(2)과 소스 전극(6) 사이에 고전압을 인가했을 때에 생기는 리크 전류를 들 수 있다.
본 실시형태에서는, 배치공정에 있어서, 반도체 웨이퍼(1)의 단부에 측정용 단자(10)가 배치되므로, 반도체 웨이퍼(1)의 이면측에 형성된 드레인 전극(2)을, 측정용 단자(10)에 의해 반도체 웨이퍼(1)의 표면측으로 인출할 수 있다. 이것에 의해, 드레인 전극(2)에 통전하기 위한 도전부를, 반도체 웨이퍼(1)의 표면측에 확보할 수 있다. 구체적으로는, 반도체 웨이퍼(1)의 표면측으로부터 측정용 단자(10)의 단자 접촉부(12)에 프로브 단자(15)를 접촉시킴으로써 반도체 웨이퍼(1)의 표면측으로부터 드레인 전극(2)에 통전할 수 있다. 게이트 전극(5) 및 소스 전극(6)에 대해서는, 반도체 웨이퍼(1)의 표면측에 형성되어 있으므로, 종래기술과 마찬가지로, 게이트 전극(5) 및 소스 전극(6)에 프로브 단자를 접촉시킴으로써 반도체 웨이퍼(1)의 표면측으로부터 통전할 수 있다.
이와 같이 본 실시형태에서는, 반도체 웨이퍼(1)의 표면측으로부터 측정용 단자(10)의 단자 접촉부(12)에 프로브 단자(15)를 접촉시킴으로써 반도체 웨이퍼(1)의 표면측으로부터 이면측의 드레인 전극(2)에 통전할 수 있다. 따라서, 도 1에 나타낸 것과 같이, 반도체 웨이퍼(1)의 이면측에 절연성의 서포트 재(3)가 부착되는 경우에도, 프로브 단자를 사용해서 측정을 행하는 프로빙법에 있어서, 파워 MOSFET(7)의 전기적 특성을 정밀도가 좋게 측정할 수 있다. 구체적으로는, 반도체 웨이퍼(1)의 표면측으로부터 측정용 단자(10)의 단자 접촉부(12), 게이트 전극(5) 및 소스 전극(6)에 프로브 단자를 접촉시킴으로써, 반도체 웨이퍼(1)의 표면측으로부터, 파워 MOSFET(7)의 전기적 특성을 정밀도가 좋게 측정할 수 있다.
예를 들면, 반도체 웨이퍼(1)의 표면측으로부터 측정용 단자(10)의 단자 접촉부(12)와 소스 전극(6)에 프로브 단자를 접촉시킴으로써, 반도체 웨이퍼(1)의 표면측으로부터, 이면측의 드레인 전극(2)과 소스 전극(6) 사이에 전압을 인가할 수 있으므로, 프로빙법에 있어서, 파워 MOSFET(7)의 내압을 정밀도가 좋게 측정할 수 있다. 또한, 드레인 전극(2)과 소스 전극(6) 사이에 고전압을 인가했을 때에 생기는 리크 전류를 정밀도가 좋게 측정할 수 있다. 이것에 의해, 리크 전류의 증가의 유무를 보다 정확하게 판단할 수 있으므로, 이면측의 드레인 전극(2)의 부근의 결함을 정밀도가 좋게 판별할 수 있다.
또한 본 실시형태에서는, 측정용 단자(10)는, 단자 접촉부(12)가 반도체 웨이퍼(1)의 두께 방향 한쪽 X1측의 표면부와 대향하도록 반도체 웨이퍼(1)의 단부에 배치되고, 측정용 단자(10)의 단자 접촉부(12)와 반도체 웨이퍼(1)의 두께 방향 한쪽 X1측의 표면부 사이에는, 절연판(11)이 배치된다. 이것에 의해, 절연판(11)이 배치되지 않는 경우에 비해, 측정용 단자(10)와 반도체 웨이퍼(1)의 두께 방향 한쪽 X1측의 표면부를, 더욱 확실하게 절연할 수 있으므로, 드레인 전극(2)과 반도체 웨이퍼(1)의 두께 방향 한쪽 X1측의 표면부를, 더욱 확실하게 절연할 수 있다. 따라서, 드레인 전극(2)과, 반도체 웨이퍼(1)의 표면측의 전극, 예를 들면 소스 전극(6)이 단락하여 버리는 것을 방지할 수 있다. 이것에 의해, 프로브 단자를 측정용 단자(10)의 단자 접촉부(12)와 소스 전극(6)에 접촉시킴으로써, 프로빙법에 있어서, 파워 MOSFET(7)의 내압을, 보다 정밀도가 좋게 측정할 수 있다.
절연판(11)은, 절연부재에 해당한다. 측정용 단자(10)와 반도체 웨이퍼(1)의 두께 방향 한쪽 X1측의 표면부와의 사이에 배치하는 절연부재는, 절연판(11)에 한정되는 것은 아니고, 절연성을 갖고, 또한 드레인 인가 전압 이상의 절연 내량을 갖는 절연부재이면 된다.
<제2 실시형태>
도 4는, 본 발명의 제2 실시형태인 반도체 소자의 특성 측정방법을 행할 때의 반도체 웨이퍼(1)를 두께 방향 한쪽 X1측에서 보고 나타낸 평면도이다. 본 실시형태에서는, 전술한 도 1∼도 3에 나타낸 제1 실시형태에 있어서의 측정용 단자 10 대신에, 도 4에 나타낸 측정용 단자 20이 사용된다. 본 실시형태의 반도체 소자의 특성 측정방법은, 도 4에 나타낸 측정용 단자(20)를 사용하는 것 이외는, 제1 실시형태의 반도체 소자의 특성 측정방법과 같으므로, 공통되는 설명을 생략한다. 또한 도 4에 있어서, 전술한 도 1∼도 3과 대응하는 부분에는 동일한 참조부호를 붙이고, 공통되는 설명을 생략한다.
제1 실시형태에서 사용되는 측정용 단자(10)는, 상기한 것과 같이 원환형, 더욱 상세하게는 대략 원통 형상이며, 반도체 웨이퍼(1)의 외주 단부에, 전체에 걸쳐 배치된다. 이에 대하여, 본 실시형태에서 사용되는 측정용 단자(20)는, 반도체 웨이퍼(1)의 단부의 일부분, 구체적으로는, 반도체 웨이퍼(1)의 외주 단부의 원주 방향에 있어서의 일부분에 배치된다.
본 실시형태에 있어서의 측정용 단자(20)는, 반도체 웨이퍼(1)의 외주 단부의 원주 방향에 있어서의 일부분에 배치되는 것 이외는, 도 1∼도 3에 나타낸 제1 실시형태에 있어서의 측정용 단자(10)와 같다. 본 실시형태에 있어서의 측정용 단자(20)는, 제1 실시형태에 있어서의 측정용 단자(10)와 마찬가지로, 전술한 도 3에 나타낸 단자 접촉부(12), 연결부(13) 및 전극 접촉부(14)를 구비해서 구성된다.
본 실시형태에서는, 단자 접촉부(12)는, 직방체 형상이며, 길이 방향이 반도체 웨이퍼(1)의 반경방향을 따르는 것 같이 배치된다. 전극 접촉부(14)는, 장방형 시이트 형상이며, 길이 방향이 반도체 웨이퍼(1)의 반경방향을 따르도록 배치된다. 단자 접촉부(12) 및 전극 접촉부(14)는, 반도체 웨이퍼(1)의 두께 방향 한쪽 X1측에서 볼 때, 거의 동일한 형상 및 치수로 형성되고, 전체에 걸쳐 중첩하도록 배치된다.
단자 접촉부(12) 및 전극 접촉부(14)는, 길이 방향의 일 단부가, 반도체 웨이퍼(1)의 외주 단부의 원주 방향에 있어서의 일부분을 덮도록 배치된다. 단자 접촉부(12) 및 전극 접촉부(14)의 길이 방향의 타단부는, 연결부(13)에 의해 연결된다. 본 실시형태에 있어서도, 제1 실시형태와 마찬가지로, 단자 접촉부(12)와 반도체 웨이퍼(1)의 두께 방향 한쪽 X1측의 표면부, 구체적으로는 단자 접촉부(12)와 반도체 웨이퍼(1)의 외주 단부 사이에는, 전술한 도 3에 나타낸 것과 같이, 절연판(11)이 배치된다.
본 실시형태에서는, 배치공정에 있어서, 측정용 단자로서, 전극 접촉부(14)와 단자 접촉부(12)가 서로 대향해서 연결부(13)와 함께 일체로 구성되는 측정용 단자(20)를 준비한다. 그리고, 전극 접촉부(14)와 단자 접촉부(12)에 의해 반도체 웨이퍼(1)를 끼우도록, 측정용 단자(20)를 반도체 웨이퍼(1)의 단부의 일부분, 구체적으로는 반도체 웨이퍼(1)의 외주 단부의 원주 방향에 있어서의 일부분에 배치한다. 이것에 의해, 반도체 웨이퍼(1)의 단부의 일부분에, 용이하게 측정용 단자(20)를 배치할 수 있다.
본 실시형태에 따르면, 제1 실시형태와 마찬가지로, 반도체 웨이퍼(1)의 단부에는, 측정용 단자(20)가 배치되므로, 반도체 웨이퍼(1)의 표면측으로부터 이면측의 드레인 전극(2)에 통전할 수 있고, 파워 MOSFET(7)의 전기적 특성을 정밀도가 좋게 측정할 수 있다. 또한 본 실시형태에서는, 측정용 단자(20)는, 반도체 웨이퍼(1)의 외주 단부의 일부분에 배치되므로, 제1 실시형태에 비해, 측정용 단자(20)를 제작하기 위한 재료인 단자 재료를 삭감할 수 있다.
<제3 실시형태>
도 5는, 본 발명의 제3 실시형태인 반도체 소자의 특성 측정방법을 행할 때의 반도체 웨이퍼(1)의 상태를 나타낸 단면도이다. 본 실시형태에서는, 측정용 단자(10)와 반도체 웨이퍼(1)의 두께 방향 한쪽 X1측의 표면부 사이에는, 도 3에 나타낸 절연판(11) 등의 절연부재는 배치되지 않는다. 본 실시형태의 반도체 소자의 특성 측정방법은, 측정용 단자(10)와 반도체 웨이퍼(1)의 두께 방향 한쪽 X1측의 표면부 사이에 절연판(11) 등의 절연부재가 배치되지 않는 것 이외는, 제1 실시형태의 반도체 소자의 특성 측정방법과 같으므로, 공통되는 설명을 생략한다. 또한 도 5에 있어서, 전술한 도 1∼도 3과 대응하는 부분에는 동일한 참조부호를 붙이고, 공통되는 설명을 생략한다.
본 실시형태에 있어서도, 제1 실시형태와 마찬가지로, 반도체 웨이퍼(1)의 단부에는, 측정용 단자(10)가 배치된다. 이것에 의해, 반도체 웨이퍼(1)의 표면측으로부터 이면측의 드레인 전극(2)에 통전할 수 있고, 파워 MOSFET(7)의 전기적 특성을 정밀도가 좋게 측정할 수 있다. 또한 본 실시형태에서는, 측정용 단자(10)와 반도체 웨이퍼(1)의 두께 방향 한쪽 X1측의 표면부와의 사이에는, 절연판(11) 등의 절연부재가 배치되지 않으므로, 절연부재의 열화 등에 의해 측정이 불가능해지는 것 등의 문제가 생기는 것을 미연에 방지할 수 있다.
본 실시형태에서는, 제1 실시형태에 있어서 절연판(11) 등의 절연부재를 배치하지 않는 구성을 적용하는 경우에 대해 설명했지만, 절연판(11) 등의 절연부재를 배치하지 않는 구성은, 제2 실시형태에 있어서의 측정용 단자(20)를 사용하는 경우에 적용해도 된다.
이상에서 서술한 제1∼제3 실시형태에서 사용되는 측정용 단자 10, 20은, 전술한 도 3에 나타낸 것과 같이, 단자 접촉부(12), 연결부(13) 및 전극 접촉부(14)를 구비해서 구성된다. 측정용 단자의 구성은, 이것에 한정되지 않는다. 도 6은, 측정용 단자의 다른 예인 측정용 단자(21)를 나타낸 단면도이다. 도 7은, 측정용 단자의 또 다른 예인 측정용 단자(22)를 나타낸 단면도이다. 측정용 단자는, 도 6 및 도 7에 나타낸 것과 같이, 간소화된 구성이어도 된다.
도 6에 나타낸 측정용 단자(21)는, 전술한 도 3에 나타낸 측정용 단자(10)로부터, 단자 접촉부(12)를 제거한 구성이다. 환언하면, 도 6에 나타낸 측정용 단자(21)는, 도 3에 나타낸 측정용 단자(10)의 전극 접촉부(14)와 연결부(13)로 구성된다. 이 경우, 연결부(13)는, 단자 접촉부로서 기능한다. 즉 도 6에 나타낸 측정용 단자(21)는, 단자 접촉부인 연결부(13)가, 전극 접촉부(14)에 접합되어 구성된다. 도 6에 나타낸 측정용 단자(21)에 있어서, 전극 접촉부(14)는, 제1 도전 부분에 해당하고, 연결부(13)는, 제2 도전 부분에 해당한다.
도 6에 나타낸 측정용 단자(21)는, 제1 실시형태에 있어서의 측정용 단자(10)와 마찬가지로, 반도체 웨이퍼(1)의 외주 단부에, 원주 방향 전체에 걸쳐 배치된다. 도 6에 나타낸 측정용 단자(21)의 구성을 제2 실시형태에 있어서의 측정용 단자(20)에 적용하고, 반도체 웨이퍼(1)의 외주 단부의 일부분에 배치하도록 하여도 된다. 또한 제3 실시형태에 적용하여, 측정용 단자(21)와 반도체 웨이퍼(1)의 두께 방향 한쪽 XI측의 표면부 사이에, 절연판(11) 등의 절연부재를 배치하지 않는 구성으로 해도 된다.
도 7에 나타낸 측정용 단자(22)는, 전술한 도 3에 나타낸 측정용 단자(10)로부터, 단자 접촉부(12) 및 연결부(13)를 제거한 구성이다. 환언하면, 도 7에 나타낸 측정용 단자(22)는, 도 3에 나타낸 측정용 단자(10)의 전극 접촉부(14)에 의해 구성된다. 이 경우, 전극 접촉부(14)는, 단자 접촉부로서도 기능한다. 도 7에 나타낸 측정용 단자(22)에 있어서, 전극 접촉부(14)는, 제1 도전 부분 및 제2 도전 부분에 해당한다. 구체적으로는, 전극 접촉부(14)의 드레인 전극(2)에 접촉하는 부분인 내주 단부는, 제1 도전 부분에 해당한다. 전극 접촉부(14)의 드레인 전극(2)에 접촉하는 부분을 제외한 나머지의 부분이며, 반도체 웨이퍼(1)의 두께 방향 한쪽 X1측에 노출하는 부분, 즉 전극 접촉부(14)의 외주 단부는, 제2 도전 부분에 해당한다.
도 7에 나타낸 측정용 단자(22)는, 제1 실시형태에 있어서의 측정용 단자(10)와 마찬가지로, 반도체 웨이퍼(1)의 외주 단부에, 원주 방향 전체에 걸쳐 배치된다. 도 7에 나타낸 측정용 단자(22)의 구성을 제2실시형태에 있어서의 측정용 단자(20)에 적용하여, 반도체 웨이퍼(1)의 외주 단부의 일부분에 배치하도록 해도 된다. 또한 제3 실시형태에 적용하여, 측정용 단자(22)와 반도체 웨이퍼(1)의 두께 방향 한쪽 X1측의 표면부 사이에, 절연판(11) 등의 절연부재를 배치하지 않는 구성으로 해도 된다.
도 6 및 도 7에 나타낸 것과 같이, 간소화된 측정용 단자 21, 22를 사용해도, 제1∼제3 실시형태와 동일한 효과를 얻을 수 있다. 구체적으로는, 반도체 웨이퍼(1)의 표면측으로부터 이면측의 드레인 전극(2)에 통전할 수 있고, 파워 MOSFET(7)의 전기적 특성을 정밀도가 좋게 측정할 수 있다고 하는 효과를 얻을 수 있다.
이상에서 서술한 반도체 소자의 특성 측정방법을 사용하여, 본 발명의 실시의 일 형태인 반도체장치의 제조방법이 행해진다. 본 실시형태에 있어서의 반도체장치의 제조방법에서는, 우선 반도체 웨이퍼(1)를 준비한다. 반도체 웨이퍼(1)는, 예를 들면, 잉곳을 얇게 슬라이스해서 얻은 베어 웨이퍼에, N형 또는 P형 불순물의 이온주입, 에칭, 절연막의 성막 등의 가공을 실시하여, 파워 MOSFET(이하, 간단히 「MOSFET」이라고 하는 경우가 있다)(7)을 형성함으로써 얻어진다. 전술한 도 2에 나타낸 것과 같이, 반도체 웨이퍼(1)의 반도체 칩(4)이 되는 각 영역에, 적어도 1개의 MOSFET(7)이 형성된다. 본 실시형태에서는, 반도체 칩(4)이 되는 각 영역에, MOSFET(7)이 1개씩 형성된다.
이어서, 전술한 반도체 소자의 특성 측정방법을 사용하여, 반도체 웨이퍼(1)에 형성된 MOSFET(7)의 전기적 특성을 측정한다. 그후, 적어도 1개의 MOSFET(7)을 포함하도록 반도체 웨이퍼(1)를 절단하여, 반도체 칩(4)을 얻는다. 본 실시형태에서는, 전술한 도 2에 나타낸 반도체 칩(4)이 되는 영역마다 반도체 웨이퍼(1)를 절단하여, 반도체 칩(4)을 얻는다. 얻어진 반도체 칩(4)을 사용하여, 반도체장치를 조립한다. 이때, 반도체 칩(4)으로서는, 전술한 반도체 소자의 특성 측정방법을 사용한 전기적 특성의 측정에서, 불량이 없는, 즉 양품으로 판단된 MOSFET(7)을 포함하는 반도체 칩(4)이 사용된다.
전술한 반도체 소자의 특성 측정방법에 따르면, 반도체 웨이퍼(1)의 두께 방향 다른쪽 X2측의 표면부에 절연성의 서포트 재(3)가 부착되는 경우에도, 반도체 웨이퍼(1)의 두께 방향 한쪽 X1측으로부터 MOSFET(7)의 전기적 특성을 정밀도가 좋게 측정할 수 있다. 이와 같은 반도체 소자의 특성 측정방법을 사용하여, 본 실시형태의 반도체장치의 제조방법이 행해지므로, MOSFET(7)의 전기적 특성의 측정 결에 근거하여 반도체 칩(4)을 선별함으로써, 양품의 MOSFET(7)을 포함하는 반도체 칩(4)을 더욱 확실하게 선별할 수 있다. 이것에 의해, 양품의 반도체 칩(4)을 사용해서 반도체장치를 조립할 수 있다. 따라서, 반도체장치의 제조 수율을 향상시킬 수 있다.
본 발명의 반도체 소자의 특성 측정방법은, 휘어짐이 큰 박막 웨이퍼에 대해 효과적이며, 특히 웨이퍼 연삭가공시에 웨이퍼에 서포트 재가 필요하게 되는 120㎛ 두께를 갖는 웨이퍼에 대하여, 높은 효과를 발휘한다. 환언하면, 본 발명의 반도체 소자의 특성 측정방법은, 두께 치수가 120㎛ 이하인 반도체 웨이퍼(1)를 사용해서 반도체 장치를 제조하는 반도체장치의 제조방법에 특히 유효하며, 이와 같은 반도체장치의 제조방법에 적용한 경우에, 특히 높은 효과를 발휘할 수 있다.
본 발명의 반도체 소자의 특성 측정방법은, 반도체 웨이퍼(1)의 종류에 한정되지 않고, 다양한 반도체 기판으로 구성되는 반도체 웨이퍼를 사용해서 반도체장치를 제조하는 경우에 적용할 수 있다. 예를 들면, 탄화 규소(SiC) 기판으로 구성되는 반도체 웨이퍼를 사용해서 반도체장치를 제조하는 경우에도 적용할 수 있다. SiC 기판으로 구성되는 반도체 웨이퍼를 사용함으로써, 탄화 규소를 사용한 반도체소자(이하 「탄화 규소 반도체 소자」라고 하는 경우가 있다)를 포함하는 반도체장치가 제조된다. 탄화 규소 반도체 소자는, 고효율이 기대되는 디바이스로서 개발이 진행되고 있다.
이와 같은 고효율이 기대되는 탄화 규소 반도체 소자를 포함하는 반도체장치를 제조하는 반도체장치의 제조방법에 있어서도, 본 발명의 반도체 소자의 특성 측정방법을 적용함으로써, 전술한 제1∼제3 실시형태와 동일한 효과를 얻을 수 있다. 구체적으로는, 반도체 웨이퍼(1)의 표면측으로부터 이면측의 드레인 전극(2)에 통전할 수 있고, 파워 MOSFET(7)의 전기적 특성을 정밀도가 좋게 측정할 수 있다고 하는 효과를 얻을 수 있다.
이상으로 서술한 각 실시예에서는, 반도체 소자로서, 파워 MOSFET(7)을 구비한 경우에 대해 설명했지만, 반도체 소자는, 파워 MOSFET에 한정되지 않는다. 반도체 소자는, 반도체 웨이퍼(1)의 이면에 전극을 갖는 디바이스이면 되고, 예를 들면 IGBT(Insulated Gate Bipolar Transistor) 또는 다이오드이어도, 이상의 각 실시형태와 동일한 효과를 얻을 수 있다.
1 반도체 웨이퍼, 2 드레인 전극, 3 서포트 재, 4 반도체 칩, 5 게이트 전극, 6 소스 전극, 7 파워 MOSFET, 10, 20, 21, 22 측정용 단자, 11 절연판, 12 단자 접촉부, 13 연결부, 14 전극 접촉부, 15 프로브 단자

Claims (8)

  1. 반도체 기판의 두께 방향 한쪽측의 표면부에 한쪽측 전극을 갖고, 상기 반도체 기판의 두께 방향 다른쪽측의 표면부에 다른쪽측 전극을 갖는 반도체 소자의 전기적 특성을 측정하는 반도체 소자의 특성 측정방법에 있어서,
    도전성을 갖는 제1 도전 부분과, 도전성을 갖고, 상기 제1 도전 부분에 전기적으로 접속되는 제2 도전 부분을 포함하는 측정용 단자를, 상기 한쪽측 전극으로부터 이격하여, 상기 제1 도전 부분이 상기 반도체 기판의 두께 방향 다른쪽측에서 상기 다른쪽측 전극과 접촉하고, 상기 제2 도전 부분이 상기 반도체 기판의 두께 방향 한쪽측에 노출하도록, 상기 반도체 기판의 단부에 배치하는 배치공정과,
    상기 반도체 기판의 두께 방향 한쪽측으로부터 상기 제2 도전 부분과 상기 한쪽측 전극에 프로브 단자를 접촉시켜, 상기 반도체 소자의 전기적 특성을 측정하는 측정공정을 구비한 것을 특징으로 하는 반도체 소자의 특성 측정방법.
  2. 제 1항에 있어서,
    상기 배치공정에서는,
    상기 측정용 단자를, 상기 반도체 기판의 단부의 일부분에 배치하는 것을 특징으로 하는 반도체 소자의 특성 측정방법.
  3. 제 2항에 있어서,
    상기 배치공정에서는,
    상기 측정용 단자로서, 상기 제1 도전 부분과 상기 제2 도전 부분이 서로 대향해서 일체로 구성되는 측정용 단자를 준비하고,
    상기 제1 도전 부분과 상기 제2 도전 부분에 의해 상기 반도체 기판을 끼우도록, 상기 측정용 단자를 상기 반도체 기판의 단부의 일부분에 배치하는 것을 특징으로 하는 반도체 소자의 특성 측정방법.
  4. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 배치공정에서는,
    상기 제2 도전 부분이 상기 반도체 기판의 두께 방향 한쪽측의 표면부에 대향하도록 상기 측정용 단자를 상기 반도체 기판의 단부에 배치하는 동시에, 상기 제2 도전 부분과 상기 반도체 기판의 두께 방향 한쪽측의 표면부 사이에, 절연성을 갖는 절연부재를 배치하는 것을 특징으로 하는 반도체 소자의 특성 측정방법.
  5. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 배치공정과 상기 측정공정 사이에,
    상기 반도체 기판의 두께 방향 다른쪽측의 표면부에, 상기 반도체 기판을 지지하는 지지부재를 부착하는 부착공정을 더 구비한 것을 특징으로 하는 반도체 소자의 특성 측정방법.
  6. 반도체 기판으로서, 상기 반도체 기판의 두께 방향 한쪽측의 표면부에 한쪽측 전극을 갖고, 상기 반도체 기판의 두께 방향 다른쪽측의 표면부에 다른쪽측 전극을 갖는 복수의 반도체 소자가 형성된 반도체 기판을 준비하는 공정과,
    청구항 1 내지 3 중 어느 한 항에 기재된 반도체 소자의 특성 측정방법을 사용하여, 상기 반도체 소자의 전기적 특성을 측정하는 공정과,
    적어도 1개의 상기 반도체 소자를 포함하도록 상기 반도체 기판을 절단하여, 반도체 칩을 얻는 공정과,
    상기 반도체 칩을 사용하여, 반도체장치를 조립하는 공정을 구비한 것을 특징으로 하는 반도체장치의 제조방법.
  7. 제 6항에 있어서,
    상기 반도체 기판의 두께 치수는, 120㎛ 이하인 것을 특징으로 하는 반도체장치의 제조방법.
  8. 제 6항에 있어서,
    상기 반도체 기판은, 탄화 규소(SiC) 기판인 것을 특징으로 하는 반도체장치의 제조방법.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5495884B2 (ja) * 2010-03-25 2014-05-21 シスメックス株式会社 試料分析装置
JP2015220286A (ja) * 2014-05-15 2015-12-07 住友電気工業株式会社 半導体素子のオン抵抗測定方法および半導体素子のオン抵抗測定装置
JP7224247B2 (ja) * 2019-07-02 2023-02-17 三菱電機株式会社 半導体装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5378173A (en) * 1976-12-22 1978-07-11 Toshiba Corp Manufacture of semiconductor device
JPS5545247U (ko) * 1978-09-20 1980-03-25
JPH0680714B2 (ja) * 1989-10-12 1994-10-12 武田産業株式会社 プローブカード
JP3058898B2 (ja) * 1990-09-03 2000-07-04 三菱電機株式会社 半導体装置及びその評価方法
JPH08153763A (ja) 1994-11-30 1996-06-11 Fuji Electric Co Ltd 半導体装置の測定方法
JPH09307024A (ja) * 1996-05-17 1997-11-28 Matsushita Electron Corp チップキャリア
JP3194375B2 (ja) * 1998-12-21 2001-07-30 日本電気株式会社 特性評価用半導体装置および特性評価方法
JP2000269278A (ja) 1999-03-15 2000-09-29 Nec Corp バーンイン装置及び半導体ウエハ
KR100556262B1 (ko) * 2000-01-14 2006-03-03 주식회사 실트론 실리콘 이중막 웨이퍼의 절연 파괴 전압 측정용 전극 및그 측정 방법
US20030139043A1 (en) 2001-12-11 2003-07-24 Steve Marcus Apparatus and method for monitoring a plasma etch process
US7821283B2 (en) * 2005-12-22 2010-10-26 Jsr Corporation Circuit board apparatus for wafer inspection, probe card, and wafer inspection apparatus
JP5005321B2 (ja) * 2006-11-08 2012-08-22 パナソニック株式会社 半導体装置
JP2009117718A (ja) * 2007-11-08 2009-05-28 Nitto Denko Corp ダイシング用粘着シート
KR100906063B1 (ko) * 2007-11-26 2009-07-03 주식회사 동부하이텍 테스트 소자

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