KR100556262B1 - 실리콘 이중막 웨이퍼의 절연 파괴 전압 측정용 전극 및그 측정 방법 - Google Patents

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Abstract

실리콘 기저 기판 위에 절연 산화막이 형성되어 있고, 절연 산화막 위에 실리콘 박막이 형성되어 있으며, 실리콘 박막 위에 실리콘 박막을 노출시키는 접촉구를 가지는 게이트 절연막이 형성되어 있다. 게이트 절연막 위에 게이트 전극이 형성되어 있고, 게이트 절연막 위에 각각 접촉구를 통하여 실리콘 박막과 연결되어 있는 소스 전극 및 드레인 전극이 형성되어 있으며, 실리콘 박막을 다수의 고립된 영역으로 분리하는 고립 산화막이 형성되어 있다. 여기서, 실리콘 박막의 각 고립된 영역은 1종류 이하의 불순물로 도핑되어 있다. 이렇게 하면, 이온 주입 및 확산 등의 공정을 생략하고 실리콘 이중막 웨이퍼에서 게이트 절연막의 절연 파괴 전압 측정을 위한 전극을 형성할 수 있다.
실리콘이중막웨이퍼, 절연파괴, 게이트산화막, 게이트전류, 절연산화막

Description

실리콘 이중막 웨이퍼의 절연 파괴 전압 측정용 전극 및 그 측정 방법{an electrode for breakdown voltage measurement of silicon on insulator wafer and a measurement method thereof}
도 1은 실리콘 단일막 웨이퍼의 절연 파괴 전압 측정용 전극의 단면도이고,
도 2는 종래의 기술에 따른 실리콘 이중막 웨이퍼의 절연 파괴 전압 측정용 전극의 단면도이고,
도 3은 도2의 절연 파괴 전압 측정용 전극 구조에서 절연 파괴 전압 측정시 형성되는 전기장의 모양을 표시한 도면이고,
도 4는 본 발명의 실시예에 따른 실리콘 이중막 웨이퍼의 절연 파괴 전압 측정용 전극의 배치도이고,
도 5는 도 4의 Ⅴ-Ⅴ'선에 대한 단면도이고,
도 6은 도 5의 절연 파괴 전압 측정용 전극 구조에서 절연 파괴 전압 측정시 형성되는 전기장의 모양을 표시한 도면이고,
도 7은 본 발명 실시예에 따른 절연 파괴 전압 측정용 전극 구조에서 절연 파괴 전압 측정시 각 전극을 통해 흐르는 전류량을 나타내는 그래프이고,
도 8은 실리콘 단일막 웨이퍼에 본 발명의 실시예에 따른 절연 파괴 전압 측정용 전극 구조를 적용한 경우의 단면도이고,
도 9는 도 8의 전극 구조에서 절연 파괴 전압 측정시 각 전극을 통해 흐르는 전류량을 나타내는 그래프이고,
도 10은 도 7과 도 9의 게이트 전류만을 비교한 그래프이다.
본 발명은 실리콘 이중막 웨이퍼의 절연 파괴 전압 측정용 전극에 관한 것으로서, 좀 더 상세하게는 실리콘 이중막 웨이퍼의 품질 평가를 위하여 게이트 절연막의 절연 파괴 전압 측정에 사용할 수 있는 전극 구조에 관한 것이다.
그러면 도면을 참고로 하여 종래의 기술에 따른 절연 파괴 전압 측정용 전극의 구조에 대하여 설명한다.
도 1은 실리콘 단일막 웨이퍼의 절연 파괴 전압 측정용 전극의 단면도이다.
실리콘(silicon) 기판(101) 위에 게이트 절연막(102)이 형성되어 있고 게이트 절연막(102) 위에 절연 파괴 전압 측정용 전극(103)이 형성되어 있다. 기판(101)의 아래 면에는 계측기(도시하지 않음)로 연결되는 도선(105)이 연결되어 있고, 측정용 전극(103)에는 계측기로 연결되는 탐침(probe)(104)이 접촉되어 있다.
이러한 구조의 절연 파괴 전압 측정용 전극에서는 탐침(104)과 도선(105)을 통하여 측정용 전극(103)과 실리콘 기판(101) 사이에 전압차를 인가하여 게이트 절연막(102)의 절연 파괴가 일어나는 전압차를 측정한다.
그러나 소자의 전기적 안정성을 얻기 위하여 웨이퍼의 내부에 두꺼운 산화막을 형성하여 웨이퍼의 앞면과 뒷면을 전기적으로 절연시킨 실리콘 이중막 웨이퍼의 경우에는 도 1과 같은 구조로는 게이트 절연막의 절연 파괴 전압 측정이 불가능하다. 이 경우에는 금속 산화막 전계 효과 트랜지스터(MOSFET: metal oxide field effect transistor)를 형성하여 절연 파괴 전압을 측정한다.
도 2는 종래의 기술에 따른 실리콘 이중막 웨이퍼의 절연 파괴 전압 측정용 전극의 단면도이고, 도 3은 도2의 절연 파괴 전압 측정용 전극 구조에서 절연 파괴 전압 측정시 형성되는 전기장의 모양을 표시한 도면이다.
실리콘 기판 기저층(201) 위에 절연 산화막(202) 형성되어 있고, 절연 산화막(202) 위에 실리콘 박막(203)이 형성되어 있다. 실리콘 박막(203)에는 N형 또는 P형 불순물로 고농도로 도핑된 소스 영역(212)과 드레인 영역(213) 형성되어 있고, 소스 영역(212)과 드레인 영역(213) 둘레로는 이웃하는 소자간을 분리하는 고립 산화막(field oxide)(204)이 형성되어 있다. 실리콘 박막(203) 위에는 게이트 절연막(214)이 형성되어 있고, 게이트 절연막(214) 위에는 게이트 전극(206), 소스 전극(205) 및 드레인 전극(207)이 형성되어 있다. 이 때, 소스 전극(205)과 드레인 전극(207)은 각각 게이트 절연막(214)에 형성되어 있는 접촉구를 통하여 소스 영역(212)과 드레인 영역(213)에 연결되어 있다.
이러한 구조의 MOSFET의 게이트 전극(206), 소스 전극(205) 및 드레인 전극(207)에 계측기의 탐침(208,209,210)을 접촉시키고, 기판 기저층(201)의 아래 면에 계측기와 연결되는 도선(211)을 연결한 상태에서 게이트 전극(206)과 소스 전극(205) 사이 또는 게이트 전극(206)과 드레인 전극(207) 사이에 전압차를 인가하고 이 전압차를 게이트 절연막(214)이 절연 기능을 상실할 때까지 점점 증가시킴으로써 게이트 절연막(214)의 절연 파괴 전압을 측정한다.
절연 파괴 전압 측정시 형성되는 전기장은 도 3에 나타낸 바와 같이, 게이트 전극(206)의 아래 면과 소스 영역(213)과 드레인 영역(212)의 게이트 전극(206)과 가까운 쪽 측면 사이에 집중된다.
그런데 이러한 MOSFET를 형성하기 위해서는 소스 및 드레인 영역(212, 213) 형성을 위하여 불순물 주입(implant) 및 불순물 확산 공정 등 다수의 공정이 추가되어야 한다.
본 발명이 이루고자 하는 기술적 과제는 실리콘 이중막 웨이퍼의 절연 파괴 전압 측정용 전극 구조를 단순화하여 제조 공정 수를 감소시키는 것이다.
이러한 과제를 해결하기 위하여 본 발명에서는 실리콘 박막에 소스 영역 및 드레인 영역이 없는 실리콘 이중막 웨이퍼의 절연 파괴 전압 측정용 전극을 형성한다.
구체적으로는, 실리콘 기저 기판 위에 절연 산화막이 형성되어 있고, 절연 산화막 위에 실리콘 박막이 형성되어 있으며, 실리콘 박막 위에 실리콘 박막을 노출시키는 접촉구를 가지는 게이트 절연막이 형성되어 있다. 게이트 절연막 위에 게이트 전극이 형성되어 있고, 게이트 절연막 위에 각각 접촉구를 통하여 실리콘 박막과 연결되어 있는 소스 전극 및 드레인 전극이 형성되어 있으며, 실리콘 박막을 다수의 고립된 영역으로 분리하는 고립 산화막이 형성되어 있다. 여기서, 실리콘 박막의 각 고립된 영역은 1종류 이하의 불순물로 도핑되어 있다.
그러면 도면을 참고로 하여 본 발명의 실시예에 따른 절연 파괴 전압 측정용 전극의 구조에 대하여 설명한다.
도 4는 본 발명의 실시예에 따른 실리콘 이중막 웨이퍼의 절연 파괴 전압 측정용 전극의 배치도이고, 도 5는 도 4의 Ⅴ-Ⅴ'선에 대한 단면도이다.
실리콘 기판 기저층(301) 위에 절연 산화막(302)이 두껍게 형성되어 있고, 절연 산화막(302) 위에 실리콘 박막(303)이 형성되어 있다. 이 때, 절연 산화막(302)의 두께는 약 360㎚이고 실리콘 박막(303)의 두께는 약 190㎚이다. 실리콘 기판 기저층(301) 위에는 실리콘 박막(303)을 다수의 고립된 영역으로 분리하는 고립 산화막(field oxide)(304)이 형성되어 있다. 실리콘 박막(303) 위에는 게이트 절연막(314)이 형성되어 있고, 게이트 절연막(314) 위에는 게이트 전극(306), 소스 전극(305) 및 드레인 전극(307)이 형성되어 있다. 이 때, 소스 전극(305)과 드레인 전극(307)은 각각 게이트 절연막(314)에 형성되어 있는 접촉구를 통하여 실리콘 박막(303)에 접촉되어 연결되어 있고, 실리콘 박막(303)은 고립 산화막(304)에 의하여 고립된 각각의 영역에서 N형 또는 P형 중의 어느 한 종류의 불순물로 도핑되어 있거나 또는 도핑되어 있지 않다. 즉, 소스 영역이나 드레인 영역이 따로 형성되어 있지 않다. 여기서, 게이트 절연막(314)의 두께는 약 18㎚ 정도이다.
이렇게 절연 파괴 측정용 전극 구조를 형성하면 소스 및 드레인 영역 형성을 위한 이온 주입 및 확산 등의 공정을 생략할 수 있다.
이러한 구조의 절연 파괴 전압 측정용 전극 구조의 게이트 전극(309), 소스 전극(305) 및 드레인 전극(307)에 계측기의 탐침을 접촉시키고, 기판 기저층(301)의 아래 면에 계측기와 연결되는 도선을 연결한 상태에서 게이트 전극(309)과 소스 전극(305) 사이 또는 게이트 전극(309)과 드레인 전극(307) 사이에 전압차를 인가하고 이 전압차를 게이트 절연막(314)이 절연 기능을 상실할 때까지 점점 증가시킴으로써 게이트 절연막(314)의 절연 파괴 전압을 측정한다.
절연 파괴 전압 측정시 형성되는 전기장은 도 6에 나타낸 바와 같이, 게이트 전극(306)과 소스 전극(305)과 드레인 전극(307)의 사이에 형성된다.
도 7은 본 발명 실시예에 따른 절연 파괴 전압 측정용 전극 구조에서 절연 파괴 전압 측정시 각 전극을 통해 흐르는 전류량을 나타내는 그래프이다.
6인치 실리콘 이중막 웨이퍼에 도 5와 같은 구조의 절연 파괴 전압 측정 전극을 형성하고, 탐침(308, 309, 310)과 도선(311)을 사용하여 계측기를 연결한 상태에서 절연 파괴 전압을 측정하였다. 이 때, 소스와 드레인 및 베이스 전압은 고정하고 게이트의 전압을 0V에서 -40V까지 0.4V 간격으로 변화시켰다.
게이트 절연막(314)의 절연 파괴는 게이트 전압이 -35V에 이르렀을 때 게이트 전류(IG)가 급격히 증가하는 것에서 관찰할 수 있다. 즉, 게이트 전압이 약 -27V에 이르기까지는 절연 상태가 유지되다가 게이트 전압이 그 이하로 떨어지면서 게이트 전류(IG)가 일정한 기울기를 가지고 증가하는 터널링(tunnelling) 상태를 거쳐 -35V에 이르면 게이트 전류(IG)가 급격하게 증가하여 게이트 절연막(314)의 절연 파괴가 일어난다.
게이트 전극(306)으로 들어간 전류는 소스와 드레인으로 나뉘어 나왔으며 이는 측정된 소스 전류(IS)와 드레인 전류(ID)를 합하면 게이트 전류(IG)와 거의 같아지는 것에서 확인할 수 있다. 절연 산화막(302) 아래의 기판 기저층(301)에 연결된 베이스 전류(IB)는 매우 낮은 수준에서 거의 변화하지 않는데 이는 전기장이 절연 산화막(302) 아래로 분산되지 않음을 의미한다.
그런데 본 발명의 실시예에 따라 측정된 절연 파괴 전압은 게이트 절연막의 정확한 절연 파괴 전압이라고 할 수 없다. 이는 도 6에 나타난 바와 같이 절연 파괴 전압 측정시 형성되는 전기장이 게이트 절연막(314)에 대하여 수직으로 형성되지 않기 때문이다. 따라서 좀 더 정확한 절연 파괴 전압을 얻기 위해서는 측정값의 보정이 필요하다. 그러면 측정값의 보정 방법에 대하여 설명한다.
도 8은 실리콘 단일막 웨이퍼에 본 발명의 실시예에 따른 절연 파괴 전압 측정용 전극 구조를 적용한 경우의 단면도이다.
실리콘 기판(401) 위에 게이트 절연막(414)이 형성되어 있고 게이트 절연막(414) 위에는 게이트 전극(406), 소스 전극(405) 및 드레인 전극(407)이 형성되어 있다. 실리콘 기판(401)에는 기판(401)을 다수의 소자 영역으로 분리하는 고립 산화막(411)이 형성되어 있고, 기판(401)의 아래 면에는 베이스 전극(411)이 형성되어 있다. 이 때, 게이트 절연막(414)의 두께는 도 5에서와 마찬가지로 18㎚로 형성한다.
여기서, 소스 전극(405), 드레인 전극(407) 및 베이스 전극(406)을 0V로 고정한 상태에서 게이트 전압을 0V에서 -40V까지 0.4V 간격으로 변화시킨다. 그러면 도 9와 같은 전류 변화 그래프가 얻어 진다.
한편, 전술한 도 3, 도 6 및 도 8에서 설명되지 않은 참조부호 215, 315 및 415는 전압 인가에 따라 형성되는 전기장을 나타내 보인 것이다.
도 9를 보면, 게이트 전압(VG)의 전 범위에서 베이스 전류(IB) 곡선이 게이트 전류(IG) 곡선과 거의 중첩된다. 이는 게이트 전압에 의한 전기장이 게이트 전극(406)과 베이스 전극(411) 사이에 집중됨을 의미한다. 즉, 도 8에 나타난 바와 같이 전기장이 게이트 절연막(414)에 거의 수직으로 형성됨을 의미한다. 따라서 도 9에서 얻어지는 절연 파괴 전압이 한층 정확한 값임을 알 수 있다.
결국 도 7에서 얻어진 절연 파괴 전압은 도 9에서 얻어진 절연 파괴 전압을 기준으로 하여 보정하면 된다.
도 10은 도 7과 도 9의 게이트 전류(IG)만을 비교한 그래프이다. 도 10에서 VT(Normal)는 도 9의 게이트 전류(IG) 곡선에서 터널링이 시작되는 지점의 게이트 전압이고 VT(SOI)는 도 7의 게이트 전류(IG) 곡선에서 터널링이 시작되는 지점의 게이트 전압이다.
여기서, 보정 계수(Ceff)는
Ceff = VT(Normal)/VT(SOI)
로 나타낼 수 있고, 게이트 절연막(314)에 인가되는 유효 전기장(EOX-eff)은 게이트 절연막(314)의 두께를 TOX라 할 때,
EOX-eff = Ceff(VOX/TOX)
로 나타낼 수 있다. 따라서 실리콘 이중막 웨이퍼에서 측정한 게이트 절연막의 절 연 파괴 전압을 VB(SOI)라 하고, 보정된 게이트 절연막의 절연 파괴 전압을 VB(eff)라 하면,
VB(eff) = Ceff ×VB(SOI)
이다.
이와 같이 보정 계수를 사용하여 본 발명의 실시예에 따라 형성된 절연 파괴 전압 측정용 전극 구조에서 얻어진 게이트 절연막의 절연 파괴 전압을 보정하면 정확한 절연 파괴 전압을 구할 수 있다.
본 발명에 따르면 이온 주입 및 확산 등의 공정을 생략하고 게이트 절연막의 절연 파괴 전압 측정을 위한 전극을 형성할 수 있다.

Claims (5)

  1. 실리콘 기저 기판,
    상기 기저 기판 위에 형성되어 있는 절연 산화막,
    상기 절연 산화막 위에 형성되어 있는 실리콘 박막,
    상기 실리콘 박막 위에 형성되어 있으며 상기 실리콘 박막을 노출시키는 접촉구를 가지는 게이트 절연막,
    상기 게이트 절연막 위에 형성되어 있는 게이트 전극,
    상기 게이트 절연막 위에 형성되어 있으며 각각 상기 접촉구를 통하여 상기 실리콘 박막과 연결되어 있는 소스 전극 및 드레인 전극
    을 포함하고,
    상기 실리콘 박막은 1종류 이하의 불순물로 도핑되어 있는 실리콘 이중막 웨이퍼의 절연 파괴 전압 측정용 전극.
  2. 제1항에 있어서,
    상기 실리콘 박막을 다수의 고립된 영역으로 분리하는 고립 산화막을 더 포함하는 실리콘 이중막 웨이퍼의 절연 파괴 전압 측정용 전극.
  3. 제1항의 실리콘 이중막 웨이퍼의 절연 파괴 전압 측정용 전극을 사용하여 게이트 절연막의 절연 파괴 전압을 측정하는 제1 단계,
    상기 절연 산화막과 상기 실리콘 박막이 없는 점을 제외하고는 상기 실리콘 이중막 웨이퍼의 절연 파괴 전압 측정용 전극과 동일한 구조를 가지는 실리콘 단일막 웨이퍼의 절연 파괴 전압 측정용 전극을 사용하여 게이트 절연막의 절연 파괴 전압을 측정하는 제2 단계,
    상기 제2 단계에서 측정된 게이트 절연막의 절연 파괴 전압을 토대로 하여 상기 제1 단계에서 측정된 게이트 절연막의 절연 파괴 전압을 보정하는 단계
    를 포함하는 실리콘 이중막 웨이퍼의 절연 파괴 전압 측정 방법.
  4. 제3항에 있어서,
    상기 실리콘 이중막 웨이퍼의 게이트 절연막과 상기 실리콘 단일막 웨이퍼의 게이트 절연막의 두께는 모두 18㎚인 실리콘 이중막 웨이퍼의 절연 파괴 전압 측정 방법.
  5. 제3항 또는 제4항에 있어서,
    상기 실리콘 이중막 웨이퍼의 게이트 절연막에서 터널링이 시작되는 전압은 VT(SOI)라 하고, 상기 실리콘 단일막 웨이퍼의 게이트 절연막에서 터널링이 시작되는 전압을 VT(Normal)이라 할 때, 보정계수 Ceff = VT(Normal)/VT(SOI)이고, 상기 실리콘 이중막 웨이퍼에서 측정한 게이트 절연막의 절연 파괴 전압을 VB(SOI)라 하고, 보정된 게이트 절연막의 절연 파괴 전압을 VB(eff)라 하면, 상기 절연 파괴 전압을 보정하는 단계는 보정된 게이트 절연막의 절연 파괴 전압 VB(eff) = Ceff ×VB(SOI)의 식에 VB(SOI) 값을 대입하여 VB(eff)를 구하는 단계인 실리콘 이중막 웨이퍼의 절연 파괴 전압 측정 방법.
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