KR20130021330A - 고체 촬상 장치 및 전자 기기 - Google Patents
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Abstract
고체 촬상 장치는: 복수의 광전 변환부와; 상기 복수의 광전 변환부에 의해 공유되고, 상기 복수의 광전 변환부의 각각에서 생성된 전하를 전압 신호로 변환하는 플로팅 디퓨전부와; 상기 복수의 광전 변환부에 대해 각각 마련되고, 상기 복수의 광전 변환부에서 생성된 전하를 상기 플로팅 디퓨전부에 각각 전송하는 복수의 전송부와; 상기 플로팅 디퓨전부에 전기적으로 접속되며, 제 1의 레이아웃 구성으로 배치된 게이트 및 소스/드레인을 갖는 제 1 트랜지스터군; 및 상기 플로팅 디퓨전부에 전기적으로 접속되고, 상기 제 1의 레이아웃 구성과 대칭적인 제 2의 레이아웃 구성으로 배치된 게이트 및 소스/드레인을 가지며, 상기 제 1 트랜지스터군과는 다른 영역에 마련된 제 2 트랜지스터군을 구비한다.
Description
본 개시는, 고체 촬상 장치, 및, 그것을 구비하는 전자 기기에 관한 것이다.
종래, 고체 촬상 장치로서, 포토 다이오드(광전 변환 소자)에 축적한 신호 전하를, MOS(Metal Oxide Semiconductor) 트랜지스터를 통하여 판독하는 CMOS(Complementary MOS) 이미지 센서가, 근래, 다양한 용도로 이용되고 있다. CMOS 이미지 센서는, 일반적으로, 입사광을 광전 변환하는 포토 다이오드가 형성된 기판과, 그 기판상에 형성된 배선층을 갖는다. 현재, CMOS 이미지 센서로서, 기판의 배선층측의 표면부터 광이 조사되는 표면 조사형 CMOS 이미지 센서가 널리 이용되고 있다. 또한, 최근에는, 포토 다이오드의 감도를 향상시키기 위해, 기판의 배선층측과는 반대측의 표면(이면)부터 광이 조사되는 이면 조사형 CMOS 이미지 센서도 제안되어 있다.
이면 조사형 CMOS 이미지 센서에서는, 그 구조상의 특징 때문에, 표면 조사형 CMOS 이미지 센서에 비하여, 화소부에 마련되는 예를 들면 배선이나 트랜지스터 등의 레이아웃 자유도가 비약적으로 향상한다. 구체적으로 설명하면, 표면 조사형 CMOS 이미지 센서에서는, 기판의 배선층측으로부터 광이 조사되기 때문에, 화소부의 예를 들면 배선이나 트랜지스터 등에서 입사광의 반사, 흡수, 굴절, 차광 등의 현상이 생긴다. 그 때문에, 표면 조사형 CMOS 이미지 센서에서는, 예를 들면, 포토 다이오드의 감도가 저하되는, 화소 사이에 감도차가 생기는 등의 문제가 생긴다. 그 때문에, 표면 조사형 CMOS 이미지 센서에서는, 이와 같은 문제를 해소하기 위해, 화소부에서, 포토 다이오드 위에 배선을 가능한 한 배치하지 않도록 레이아웃을 궁리할 필요가 있다.
한편, 이면 조사형 CMOS 이미지 센서에서는, 광이 기판의 이면부터 조사되기 때문에, 화소부의 예를 들면 배선이나 트랜지스터 등에서의 입사광의 반사, 흡수, 굴절 등의 영향을 받기 어렵다. 또한, 이면 조사형 CMOS 이미지 센서에서는, 광이 기판의 이면부터 조사되기 때문에, 화소부의 배선을 포토 다이오드 위에 배치하는 것도 가능하다. 그 때문에, 이면 조사형 CMOS 이미지 센서에서는, 표면 조사형 CMOS 이미지 센서에 비하여, 레이아웃 자유도가 높아진다.
또한, 종래, CMOS 이미지 센서에서는, 화소 사이즈의 미세화가 진행됨에 따라, 포토 다이오드 개구율을 최대화하기 위해, 화소를 공유하는 기술이 채용되는 일이 많다. 이 화소 공유 기술에서는, 복수의 화소 사이에서 트랜지스터를 공유하여, 화소부에서의 포토 다이오드 이외의 소자의 점유 면적을 최소화함에 의해, 포토 다이오드의 면적을 확보한다. 이 화소 공유 기술을 이용함에 의해, 포토 다이오드의 예를 들면 포화 신호량이나 감도 등의 특성을 개선하는 것이 가능해진다.
그래서, 종래, 화소 공유 기술을 적용한 CMOS 이미지 센서에서는, 다양한 화소부의 레이아웃이 제안되어 있다(예를 들면 일본 특개2010-147965호 공보, 일본 특개2010-212288호 공보, 일본 특개2007-115994호 공보, 일본 특개2011-049446호 공보 참조).
일본 특개2010-147965호 공보에는, 4개의 화소를 공유하는 표면 조사형 CMOS 이미지 센서가 기재되어 있다. 일본 특개2010-147965호 공보에서는, 화소의 세로의 배열 방향 및 가로의 배열 방향(이하, 각각 종방향 및 횡방향이라고 한다)으로 2×2로 배치된 4개의 포토 다이오드로 구성된 수광 영역을 2차원형상으로 반복 배치한다. 그리고, 소정의 제 1의 수광 영역 내의 한쪽의 대각 방향으로 배치된 2개의 화소와, 종방향에서 제 1의 수광 영역의 한쪽의 측에 인접하는 제 2의 수광 영역 내의 한쪽의 대각 방향으로 배치된 2개의 화소로 하나의 공유 단위가 구성된다.
또한, 일본 특개2010-147965호 공보의 CMOS 이미지 센서에서는, 종방향에서, 제 1의 수광 영역과 제 2의 수광 영역의 사이에는, 4개의 화소에서 공유되는 리셋 트랜지스터 및 콘택트 홀이 배치된다. 그리고, 4개의 화소에서 공유되는 증폭 트랜지스터 및 선택 트랜지스터는, 제 1 수광 영역과, 제 1의 수광 영역의 제 2의 수광 영역측과는 반대측에 인접하는 수광 영역의 사이에 배치된다.
일본 특개2010-212288호 공보에는, 열방향으로 이웃하는 복수의 화소를 공유하는 표면 조사형 CMOS 이미지 센서가 기재되어 있다. 그리고, 일본 특개2010-212288호 공보의 CMOS 이미지 센서에서는, 공유되는 복수의 화소중의 소정의 화소의 포토 다이오드의 대각 방향의 한쪽의 측에, 리셋 트랜지스터가 배치되고, 다른쪽의 측에, 증폭 트랜지스터 및 선택 트랜지스터가 배치된다.
일본 특개2007-115994호 공보에는, 종방향 및 횡방향으로 2×2로 배치된 4개의 포토 다이오드로 구성된 수광 영역을 2차원형상으로 반복 배치한 이면 조사형 CMOS 이미지 센서가 기재되어 있다. 그리고, 소정의 제 1의 수광 영역 내의 한쪽의 대각 방향으로 배치된 2개의 화소와, 종방향에서 제 1의 수광 영역의 한쪽의 측에 인접하는 제 2의 수광 영역 내의 한쪽의 대각 방향으로 배치된 2개의 화소로 하나의 공유 단위가 구성된다. 또한, 일본 특개2007-115994호 공보의 CMOS 이미지 센서에서는, 4개의 화소에서 공유되는 리셋 트랜지스터, 증폭 트랜지스터 및 선택 트랜지스터는, 제 1의 수광 영역과 제 2의 수광 영역의 사이에 배치된다.
일본 특개2011-049446호 공보에는, 8개의 화소를 공유하는 이면 조사형 CMOS 이미지 센서가 기재되어 있다. 일본 특개2011-049446호 공보의 CMOS 이미지 센서에서는, 4개의 포토 다이오드가 종방향 및 횡방향으로 2×2로 배치된 제 1 수광부와, 그 제 1 수광부와 같은 구성을 갖는 제 2 수광부로 하나의 공유 단위가 구성된다. 그리고, 제 2 수광부는, 종방향에서 제 1 수광부의 한쪽의 측에 인접하여 배치된다. 또한, 일본 특개2011-049446호 공보의 CMOS 이미지 센서에서는, 8개의 화소에서 공유되는 증폭 트랜지스터는, 제 1 수광부와 제 2 수광부의 사이에 배치되고, 리셋 트랜지스터는, 제 1 수광부와, 제 1 수광부의 제 2 수광부측과는 반대측의 수광부와의 사이에 배치된다.
상술한 바와 같이, 종래, CMOS 이미지 센서에서는, 다양한 화소의 레이아웃 기술이 제안되어 있다. 그러나, 화소 사이즈를 예를 들면 1㎛ 이하 정도까지 미세화하면, 상술과 같은 화소 공유 기술을 이용하여도, 예를 들면 트랜지스터 등의 레이아웃에 제한을 받는다.
구체적으로는, 화소 사이즈의 미세화에 수반하여, 포토 다이오드의 개구율이 최대가 되도록 설계하기 위해, 그 만큼, 트랜지스터의 점유 면적을 더욱 축소(최소화)할 필요가 있다. 이 경우, 예를 들면, 화소 사이즈나 트랜지스터의 레이아웃 수법에 의해서는, 공유 화소내의 복수의 포토 다이오드 사이에서 예를 들면 감도(출력) 등의 특성에, 편차가 생길 가능성이 있다.
본 개시는, 상기 문제를 해소하기 위해 이루어진 것이다. 본 개시의 목적은, 예를 들면 화소 사이즈의 미세화가 더욱 진행하여도, 복수의 포토 다이오드 사이의 예를 들면 감도 등의 특성의 편차를 억제할 수 있는 고체 촬상 장치, 및, 그것을 구비하는 전자 기기를 제공하는 것이다.
상기 과제를 해결하기 위해, 본 개시된 고체 촬상 장치는, 복수의 광전 변환부와, 플로팅 디퓨전부와, 복수의 전송부와, 제 1 트랜지스터군과, 제 2 트랜지스터군을 구비하는 구성으로 하고, 각 부분의 기능 및 구성을 다음과 같이 한다. 플로팅 디퓨전부는, 복수의 광전 변환부에서 공유되고, 복수의 광전 변환부의 각각에서 생성된 전하를 전압 신호로 변환한다. 복수의 전송부는, 복수의 광전 변환부에 대해 각각 마련되고, 복수의 광전 변환부에서 생성된 전하를 플로팅 디퓨전부에 각각 전송한다. 제 1 트랜지스터군은, 플로팅 디퓨전부에 전기적으로 접속되고, 또한, 제 1의 레이아웃 구성으로 배치된 게이트 및 소스/드레인을 갖는다. 그리고, 제 2 트랜지스터군은, 플로팅 디퓨전부에 전기적으로 접속되고, 제 1의 레이아웃 구성과 대칭적인 제 2의 레이아웃 구성으로 배치된 게이트 및 소스/드레인을 가지며, 또한, 제 1 트랜지스터군과는 다른 영역에 마련된다.
또한, 본 명세서에서 말하는 "제 1의 레이아웃 구성과 대칭적인 제 2의 레이아웃 구성"의 의미는, 다음과 같다. 제 1 트랜지스터군 및 제 2 트랜지스터군의 형성 면 내에서, 양 트랜지스터군 사이의 중심을 통과하면서 양 트랜지스터군 사이의 배치 방향과 직교하는 방향으로 연재되는 직선에 대해 양자의 레이아웃 구성이 서로 대칭이라는 의미이다.
또한, "레이아웃 구성"이란, 트랜지스터의 게이트 및/또는 소스/드레인의 레이아웃 패턴뿐만 아니라, 게이트 및/또는 소스/드레인의 사이즈(면적)도 포함하는 의미이다. 즉, 본 명세서에서는, 제 1 트랜지스터군 및 제 2 트랜지스터군 사이의 게이트 및 소스/드레인의 적어도 한쪽의 레이아웃 패턴 및/또는 사이즈(면적)가 같은 경우에는, 양자의 레이아웃 구성이 대칭이라고 한다.
또한, 본 명세서에서 말하는 레이아웃 구성이 "대칭"이란, 제 1 트랜지스터군 및 제 2 트랜지스터군 사이에서, 레이아웃 구성이 동일한 경우뿐만 아니라, 개략 동일("개략 대칭")한 경우도 포함하는 의미이다. 보다 구체적으로는, 본 명세서에서 말하는 "대칭"에는, 복수의 광전 변환부 사이에서의 예를 들면 감도 등의 특성의 편차를 억제할 수 있는 범위 내라면, 제 1 트랜지스터군 및 제 2 트랜지스터군 사이에서, 레이아웃 구성이 서로 다소 다른 경우도 포함된다. 특성의 편차를 억제할 수 있는 범위 내로서는, 예를 들면, 감도의 편차 약 0.1% 이하 등을 들 수 있다.
또한, 본 명세서에서 말하는 "게이트"는, 트랜지스터의 게이트뿐만 아니라, 더미 게이트(더미 전극)도 포함하는 의미이다. 또한, 본 명세서에서 말하는 "소스/드레인"은, 각 트랜지스터의 소스 영역 또는 드레인 영역뿐만 아니라, 서로 인접하는 2개의 트랜지스터 사이에서 공유되는 소스 영역 또는 드레인 영역도 포함된다. 또한, "소스/드레인"은, 서로 인접하는 2개의 트랜지스터 사이에서 공유되는 영역이고, 그 영역이 한쪽의 트랜지스터에 대해서는 소스로서 작용하고, 또한, 다른쪽의 트랜지스터에 대해서는 드레인으로서 작용하는 영역도 포함된다.
또한, 본 개시된 전자 기기는, 상기 본 개시된 고체 촬상 장치와, 고체 촬상 장치의 출력 신호에 대해 소정이 처리를 시행하는 신호 처리 회로를 구비하는 구성으로 한다.
상술한 바와 같이, 본 개시된 고체 촬상 장치에서는, 복수의 광전 변환부에서 공유하는 각종 트랜지스터를 적어도 2개의 트랜지스터군으로 나누어서 배치한다. 그리고, 제 1 트랜지스터군 내의 게이트 및 소스/드레인의 제 1의 레이아웃 구성을, 제 2 트랜지스터군내의 게이트 및 소스/드레인의 제 2의 레이아웃 구성과 대칭적인 구성으로 한다.
본 개시에서는, 제 1 트랜지스터군의 게이트 및 소스/드레인의 레이아웃 구성을, 제 2 트랜지스터군의 그것과 대칭적인 구성으로 한다. 이에 의해, 본 개시에 의하면, 복수의 광전 변환부 사이에서의 예를 들면 감도 등의 특성의 편차를 억제할 수 있다.
도 1은 제 1의 실시 형태에 관한 고체 촬상 장치의 개략 블록 구성도.
도 2는 4트랜지스터형의 고체 촬상 장치에서의 단위 화소의 등가회로도.
도 3은 4트랜지스터형의 고체 촬상 장치에서, 화소를 공유한 경우의 공유화소 단위부의 등가회로도.
도 4는 제 1의 실시 형태에 관한 고체 촬상 장치에서의 공유화소 단위부의 개략 레이아웃 평면도.
도 5는 변형예1의 공유화소 단위부의 개략 레이아웃 평면도.
도 6은 변형예2의 공유화소 단위부의 개략 레이아웃 평면도.
도 7은 변형예3의 공유화소 단위부의 개략 레이아웃 평면도.
도 8은 변형예4의 공유화소 단위부의 개략 레이아웃 평면도.
도 9는 제 2의 실시 형태에 관한 고체 촬상 장치에서의 공유화소 단위부의 개략 레이아웃 평면도.
도 10은 제 3의 실시 형태에 관한 고체 촬상 장치에서의 공유화소 단위부의 개략 레이아웃 평면도.
도 11은 3트랜지스터형의 고체 촬상 장치에서의 단위 화소의 등가회로도.
도 12는 3트랜지스터형의 고체 촬상 장치에서, 화소를 공유한 경우의 공유화소 단위부의 등가회로도.
도 13은 제 4의 실시 형태에 관한 고체 촬상 장치에서의 공유화소 단위부의 개략 레이아웃 평면도.
도 14는 제 5의 실시 형태에 관한 고체 촬상 장치에서의 공유화소 단위부의 개략 레이아웃 평면도.
도 15는 제 6의 실시 형태에 관한 고체 촬상 장치에서의 공유화소 단위부의 개략 레이아웃 평면도.
도 16은 제 7의 실시 형태에 관한 고체 촬상 장치에서의 공유화소 단위부의 개략 레이아웃 평면도.
도 17은 제 7의 실시 형태에 관한 고체 촬상 장치에서의 공유화소 단위부의 등가회로도.
도 18은 제 7의 실시 형태에 관한 고체 촬상 장치에서의 화소 어레이부의 개략 레이아웃 평면도.
도 19는 제 8의 실시 형태에 관한 고체 촬상 장치에서의 공유화소 단위부의 개략 레이아웃 평면도.
도 20은 제 8의 실시 형태에 관한 고체 촬상 장치에서의 공유화소 단위부의 등가회로도.
도 21은 제 9의 실시 형태에 관한 고체 촬상 장치에서의 공유화소 단위부의 개략 레이아웃 평면도.
도 22는 제 9의 실시 형태에 관한 고체 촬상 장치에서의 공유화소 단위부의 등가회로도.
도 23은 제 10의 실시 형태에 관한 고체 촬상 장치에서의 공유화소 단위부의 개략 레이아웃 평면도.
도 24는 제 10의 실시 형태에 관한 고체 촬상 장치에서의 공유화소 단위부의 등가회로도.
도 25는 제 11의 실시 형태에 관한 고체 촬상 장치에서의 공유화소 단위부의 개략 레이아웃 평면도.
도 26은 제 12의 실시 형태에 관한 전자 기기의 개략 블록 구성도.
도 27은 제 2 트랜지스터군을 리셋 트랜지스터만으로 한 경우의 화소 어레이부의 개략 레이아웃 평면도.
도 2는 4트랜지스터형의 고체 촬상 장치에서의 단위 화소의 등가회로도.
도 3은 4트랜지스터형의 고체 촬상 장치에서, 화소를 공유한 경우의 공유화소 단위부의 등가회로도.
도 4는 제 1의 실시 형태에 관한 고체 촬상 장치에서의 공유화소 단위부의 개략 레이아웃 평면도.
도 5는 변형예1의 공유화소 단위부의 개략 레이아웃 평면도.
도 6은 변형예2의 공유화소 단위부의 개략 레이아웃 평면도.
도 7은 변형예3의 공유화소 단위부의 개략 레이아웃 평면도.
도 8은 변형예4의 공유화소 단위부의 개략 레이아웃 평면도.
도 9는 제 2의 실시 형태에 관한 고체 촬상 장치에서의 공유화소 단위부의 개략 레이아웃 평면도.
도 10은 제 3의 실시 형태에 관한 고체 촬상 장치에서의 공유화소 단위부의 개략 레이아웃 평면도.
도 11은 3트랜지스터형의 고체 촬상 장치에서의 단위 화소의 등가회로도.
도 12는 3트랜지스터형의 고체 촬상 장치에서, 화소를 공유한 경우의 공유화소 단위부의 등가회로도.
도 13은 제 4의 실시 형태에 관한 고체 촬상 장치에서의 공유화소 단위부의 개략 레이아웃 평면도.
도 14는 제 5의 실시 형태에 관한 고체 촬상 장치에서의 공유화소 단위부의 개략 레이아웃 평면도.
도 15는 제 6의 실시 형태에 관한 고체 촬상 장치에서의 공유화소 단위부의 개략 레이아웃 평면도.
도 16은 제 7의 실시 형태에 관한 고체 촬상 장치에서의 공유화소 단위부의 개략 레이아웃 평면도.
도 17은 제 7의 실시 형태에 관한 고체 촬상 장치에서의 공유화소 단위부의 등가회로도.
도 18은 제 7의 실시 형태에 관한 고체 촬상 장치에서의 화소 어레이부의 개략 레이아웃 평면도.
도 19는 제 8의 실시 형태에 관한 고체 촬상 장치에서의 공유화소 단위부의 개략 레이아웃 평면도.
도 20은 제 8의 실시 형태에 관한 고체 촬상 장치에서의 공유화소 단위부의 등가회로도.
도 21은 제 9의 실시 형태에 관한 고체 촬상 장치에서의 공유화소 단위부의 개략 레이아웃 평면도.
도 22는 제 9의 실시 형태에 관한 고체 촬상 장치에서의 공유화소 단위부의 등가회로도.
도 23은 제 10의 실시 형태에 관한 고체 촬상 장치에서의 공유화소 단위부의 개략 레이아웃 평면도.
도 24는 제 10의 실시 형태에 관한 고체 촬상 장치에서의 공유화소 단위부의 등가회로도.
도 25는 제 11의 실시 형태에 관한 고체 촬상 장치에서의 공유화소 단위부의 개략 레이아웃 평면도.
도 26은 제 12의 실시 형태에 관한 전자 기기의 개략 블록 구성도.
도 27은 제 2 트랜지스터군을 리셋 트랜지스터만으로 한 경우의 화소 어레이부의 개략 레이아웃 평면도.
이하, 본 개시된 실시 형태에 관한 고체 촬상 장치 및 전자 기기의 한 예를, 도면을 참조하면서 하기한 순서로 설명한다. 단, 본 개시는 하기한 예로 한정되지 않는다.
1. 제 1의 실시 형태 : 4트랜지스터형의 고체 촬상 장치(8화소 공유)
2. 제 1의 실시 형태의 각종 변형예
3. 제 2의 실시 형태 : 4트랜지스터형의 고체 촬상 장치(4화소 공유)
4. 제 3의 실시 형태 : 4트랜지스터형의 고체 촬상 장치(2화소 공유)
5. 제 4의 실시 형태 : 3트랜지스터형의 고체 촬상 장치(8화소 공유)
6. 제 5의 실시 형태 : 3트랜지스터형의 고체 촬상 장치(4화소 공유)
7. 제 6의 실시 형태 : 3트랜지스터형의 고체 촬상 장치(2화소 공유)
8. 제 7의 실시 형태 : 4트랜지스터형의 고체 촬상 장치(8화소 공유)
9. 제 8의 실시 형태 : 4트랜지스터형의 고체 촬상 장치(8화소 공유)
10. 제 9의 실시 형태 : 3트랜지스터형의 고체 촬상 장치(8화소 공유)
11. 제 10의 실시 형태 : 3트랜지스터형의 고체 촬상 장치(8화소 공유)
12. 제 11의 실시 형태 : 4트랜지스터형의 고체 촬상 장치(4화소 공유)
13. 제 12의 실시 형태 : 전자 기기
<1. 제 1의 실시 형태>
우선, 본 개시된 제 1의 실시 형태에 관한 고체 촬상 장치의 구성예를 설명하기 전에, 화소 사이즈를 예를 들면 1㎛ 이하 정도까지 미세화한 때에 발생할 수 있는 문제를 보다 구체적으로 설명한다. 상술한 화소 사이즈의 미세화에 수반하는 문제는, 레이아웃 자유도가 높은 이면 조사형 CMOS 이미지 센서에 화소 공유 기술을 적용한 경우에도 발생할 수 있다.
이면 조사형 CMOS 이미지 센서에 화소 공유 기술을 적용한 경우, 예를 들면, 상기 특허 문헌 4에서 제안되어 있는 바와 같이, 공유되는 각종 MOS 트랜지스터를 2개의 트랜지스터군으로 나누어, 각 트랜지스터군을 다른 영역에 형성하는 경우가 있다. 이 경우, 예를 들면, 화소 사이즈, MOS 트랜지스터의 사이즈 및 개수, 레이아웃 수법 등의 조건에 의해서는, 2개의 트랜지스터군에서의 게이트 및/또는 소스/드레인의 점유 면적이 서로 다른 경우가 있다. 즉, 공유 화소 단위 내의 2개의 트랜지스터군의 레이아웃 구성이 서로 비대칭이 되는 일이 있다. 이 경우, 공유 화소 단위 내의 복수의 포토 다이오드 사이에서, 출력차(감도차)가 발생할 가능성이 있다. 이 원인으로서는, 예를 들면, 다음과 같은 이유 (1) 및/또는 (2)가 생각된다.
(1) 이면부터 조사되는 광중, MOS 트랜지스터의 예를 들면 폴리실리콘으로 형성된 게이트 부근을 통과하는 광은, 예를 들면 게이트 및 Si 사이의 계면이나 게이트의 측벽(側壁) 등에서 반사 및/또는 흡수된다. 그 때문에, 주변에 MOS 트랜지스터의 게이트가 배치되어 있는 포토 다이오드와, 배치되지 않은 포토 다이오드의 사이에서 출력이 다르고, 양자의 사이에 출력차가 생긴다.
(2) MOS 트랜지스터의 소스 및/또는 드레인에 가까운 포토 다이오드의 영역에서 광전 변환되어 발생한 전자는, 포토 다이오드의 포텐셜보다 비교적 포텐셜이 깊은 소스 및/또는 드레인으로 이동하기 쉽다. 이 경우, 주변에 MOS 트랜지스터의 소스 및/또는 드레인이 배치되어 있는 포토 다이오드에서는, 전자가 검출되기 어렵게 되고, 출력이 작아진다. 그 때문에, 주변에 MOS 트랜지스터의 소스 및/또는 드레인이 배치되어 있는 포토 다이오드와, 배치되지 않은 포토 다이오드의 사이에서 출력이 다르고, 양자의 사이에 출력차가 생긴다.
또한, 표면 조사형 CMOS 이미지 센서에서는, 포토 다이오드의 광 입사측에 배선층이 마련되어 있기 때문에, 입사광의 반사 및/또는 흡수는, 주로, 배선층에서 발생한다. 또한, 표면 조사형 CMOS 이미지 센서에서는, 일반적으로, 소스 및/또는 드레인의 영역은, 배선층에 의해 차광되기 때문에, 상기 (2)의 요인에 의한 복수의 포토 다이오드 사이의 출력차(감도차)의 문제는 발생하기 어렵다. 즉, 표면 조사형 CMOS 이미지 센서에서는, 2개의 트랜지스터군 사이에서의 레이아웃 구성의 비대칭성에 기인하는 상기 문제는 발생하기 어렵다. 그러나, 표면 조사형 CMOS 이미지 센서에서도, 포토 다이오드의 광 입사측에 마련된 배선층의 레이아웃 형태에 의해서는, 2개의 트랜지스터군 사이에서의 레이아웃 구성의 비대칭성에 기인하는 상기 문제가 발생할 수 있다.
그래서, 이하에 나타내는 각종 실시 형태에서는, 2개의 트랜지스터군 사이에서의 레이아웃 구성의 비대칭성에 기인하는 상기 문제(복수의 포토 다이오드 사이에서의 감도의 편차)의 발생을 억제하는 것이 가능한 고체 촬상 장치의 구성예를 설명한다.
[고체 촬상 장치의 전체 구성]
다음에, 제 1의 실시 형태에 관한 고체 촬상 장치의 전체 구성에 관해, 도면을 참조하면서 구체적으로 설명한다. 또한, 본 실시 형태에서는, 고체 촬상 장치로서, 4트랜지스터형의 이면 조사형 CMOS 이미지 센서를 예로 들어서 설명한다.
도 1에, 제 1의 실시 형태에 관한 CMOS 이미지 센서의 개략 블록 구성을 도시한다. CMOS 이미지 센서(100)는, 화소 어레이부(101)와, 수직 구동부(102)와, 칼럼 처리부(103)와, 수평 구동부(104)와, 시스템 제어부(105)를 구비한다. 또한, 화소 어레이부(101), 수직 구동부(102), 칼럼 처리부(103), 수평 구동부(104) 및 시스템 제어부(105)는, 도 1에는 도시되지 않는 1장의 반도체 기판(칩)상에 형성된다.
또한, CMOS 이미지 센서(100)는, 신호 처리부(108) 및 데이터 격납부(109)를 구비한다. 또한, 신호 처리부(108) 및 데이터 격납부(109)는, CMOS 이미지 센서(100)와는 다른 기판에 마련된, 예를 들면 DSP(Digital Signal Processor)나 소프트웨어에 의해 처리를 행하는 외부 신호 처리부로 구성하여도 좋다. 또한, 신호 처리부(108) 및 데이터 격납부(109)를, 예를 들면 화소 어레이부(101) 등이 형성된 반도체 기판과 같은 반도체 기판상에 탑재하여도 좋다.
화소 어레이부(101)는, 행렬형상으로 2차원 배치된 복수의 단위 화소(이하, 단지 화소라고 한다)를 구비한다. 또한, 각 화소에는, 입사광량에 대응한 전하량의 광 전하(이하, 단지 전하라고 한다)를 발생하여 내부에 축적하는 광전 변환 소자(본 실시 형태에서는 포토 다이오드)가 마련된다. 또한, 본 실시 형태에서는, 복수의 화소를 공유하는 구성으로 하기 때문에, 공유되는 복수의 화소로 이루어지는 공유 단위부(이하, 공유화소 단위부라고 한다)를 행렬형상으로 2차원 배치하고, 화소 어레이부(101)가 구성된다.
화소 어레이부(101)는, 또한, 행렬형상으로 2차원 배치된 공유화소 단위부의 행마다, 행방향(도 1에서는 좌우 방향)에 따라서 형성된 화소 구동선(106)과, 열마다, 열방향(도 1에서는 상하 방향)에 따라서 형성된 수직 신호선(107)을 구비한다. 또한, 각 화소 구동선(106)은 대응하는 행의 공유화소 단위부에 접속되고, 각 수직 신호선(107)은 대응하는 열의 공유화소 단위부에 접속된다.
또한, 화소 구동선(106)의 일단은, 그 화소 구동선(106)에 대응하는 수직 구동부(102)의 행의 출력단에 접속되고, 수직 신호선(107)의 일단은, 그 수직 신호선(107)에 대응하는 칼럼 처리부(103)의 열의 입력단에 접속된다. 그리고, 도 1에서는, 설명을 간략화하기 위해, 행마다의 화소 구동선(106)을 1개의 신호선으로 나타내지만, 후술하는 바와 같이, 통상, 화소를 구성하는 복수의 트랜지스터를 각각 구동하는 복수의 신호선이 행마다 마련된다.
수직 구동부(102)는, 예를 들면, 시프트 레지스터, 어드레스 디코더 등의 회로 소자에 의해 구성되고, 화소 어레이부(101)의 각 화소(공유화소 단위부)에 각종 구동 신호를 출력하여, 각 화소를 구동하고, 각 화소로부터 신호를 판독한다.
칼럼 처리부(103)는, 화소 어레이부(101)의 공유화소 단위부의 열마다, 선택행의 공유화소 단위부 내의 소정의 화소로부터 수직 신호선(107)을 통하여 출력되는 화소 신호에 대해 소정의 신호 처리를 행함과 함께, 신호 처리 후의 화소 신호를 일시적으로 유지한다.
구체적으로는, 칼럼 처리부(103)는, 신호 처리로서 적어도, 예를 들면 CDS(Correlated Double Sampling : 상관 이중 샘플링) 처리 등의 노이즈 제거 처리를 행한다. 칼럼 처리부(103)에서의 CDS 처리에 의해, 예를 들면, 리셋 노이즈, 증폭 트랜지스터의 임계치 편차 등에 기인하는 화소 고유의 고정 패턴 노이즈를 제거할 수 있다. 또한, 상술한 노이즈 제거기능 이외에, 예를 들면, AD(Analogto Digital) 변환 기능을 칼럼 처리부(103)에 마련하여, 디지털 신호를 출력하는 구성으로 하여도 좋다.
수평 구동부(104)는, 예를 들면, 시프트 레지스터, 어드레스 디코더 등의 회로 소자에 의해 구성되고, 칼럼 처리부(103)의 열마다 마련된 단위 회로(부도시)를 순차적으로, 선택 주사한다. 이 수평 구동부(104)의 선택 주사에 의해, 칼럼 처리부(103)의 각 단위 회로에서 신호 처리된 화소 신호는 순차적으로, 신호 처리부(108)에 출력된다.
시스템 제어부(105)는, CMOS 이미지 센서(100)의 각종 동작의 타이밍 신호를 생성하는 예를 들면 타이밍 제너레이터 등에 의해 구성된다. 그리고, 시스템 제어부(105)에서 생성된 각종 타이밍 신호는, 수직 구동부(102), 칼럼 처리부(103) 및 수평 구동부(104)에 공급되고, 이들의 타이밍 신호에 의거하여 각 부분이 구동 제어된다.
신호 처리부(108)는, 칼럼 처리부(103)로부터 출력되는 화소 신호에 대해 예를 들면 가산 처리 등의 각종 신호 처리를 행한다. 또한, 데이터 격납부(109)는, 신호 처리부(108)에서 소정의 신호 처리를 행할 때에 필요한 데이터를 일시적으로 격납한다.
[공유화소 단위부의 구성]
다음에, 본 실시 형태의 화소 어레이부(101) 내의 공유화소 단위부의 구성을 설명한다. 단, 그 전에, 비교를 위해, 4트랜지스터형의 CMOS 이미지 센서에서, 화소 공유 기술을 이용하지 않는 경우의 각 화소의 구성을 설명한다. 도 2에, 화소 공유 기술을 이용하지 않는 경우의 화소의 등가회로를 도시한다.
화소(10)는, 통상, 하나의 포토 다이오드(11)(광전 변환 소자)와, 그 하나의 포토 다이오드(11)에 대해 마련된 MOS 트랜지스터로 이루어지는 각종 능동 소자와, 플로팅 디퓨전 영역(16)(FD 영역(16)이라고 기재한다)을 구비한다. 도 2에 도시하는 예에서는, 화소(10)는, 각종 능동 소자로서, 전송 트랜지스터(12), 증폭 트랜지스터(13), 리셋 트랜지스터(14) 및 선택 트랜지스터(15)를 구비한다. 또한, 여기서는, 각종 트랜지스터를 캐리어 극성이 N형인 MOS 트랜지스터로 구성한 예를 나타낸다.
또한, 도 2에 도시하는 예에서는, 하나의 화소(10)에 대해, 행방향(도 2에서는 좌우 방향)으로 전송 배선(17), 리셋 배선(18) 및 선택 배선(19)의 3개의 신호 배선(화소 구동선(106))을 마련하고, 열방향(도 2에서는 상하 방향)으로 수직 신호선(107)을 마련한다. 또한, 도 2에는 도시되지 않지만, 화소(10)에는, 화소 경계부분 및 흑레벨 검출 화소에, 차광막으로서 이용되는 2차원 배선도 마련된다.
포토 다이오드(11)는, 입사광을, 입사광의 광량에 대응하는 양의 전하(여기서는 전자)로 변환한다(광전 변환한다). 또한, 포토 다이오드(11)의 애노드는 접지된다.
전송 트랜지스터(12)는, 포토 다이오드(11)의 캐소드와, FD 영역(16)의 사이에 마련된다. 전송 트랜지스터(12)는, 그 게이트에 수직 구동부(102)로부터 전송 배선(17)을 통하여 하이 레벨의 신호가 입력된 때에 온 상태가 되어, 포토 다이오드(11)에서 광전 변환된 전하(전자)를 FD 영역(16)에 전송한다. 또한, FD 영역(16)에 전송된 전하는, FD 영역(16)에서, 전압(전위)으로 변환된다.
증폭 트랜지스터(13)의 게이트는, FD 영역(16)에 접속된다. 또한, 증폭 트랜지스터(13)의 드레인은, 전원 전압(Vdd)의 공급 단자에 접속되고, 증폭 트랜지스터(13)의 소스는, 선택 트랜지스터(15)를 통하여 수직 신호선(107)에 접속된다. 증폭 트랜지스터(13)는, FD 영역(16)의 전위(전압 신호)를 증폭하고, 그 증폭 신호를 광 축적 신호(화소 신호)로서 선택 트랜지스터(15)에 출력한다.
리셋 트랜지스터(14)는, 전원 전압(Vdd)의 공급 단자와 FD 영역(16)의 사이에 마련된다. 리셋 트랜지스터(14)는, 그 게이트에 수직 구동부(102)로부터 리셋 배선(18)을 통하여 하이 레벨의 신호가 입력된 때에 온 상태가 되어, FD 영역(16)의 전위를 전원 전압(Vdd)으로 리셋한다.
선택 트랜지스터(15)는, 증폭 트랜지스터(13)와 수직 신호선(107)의 사이에 마련된다. 선택 트랜지스터(15)는, 그 게이트에 수직 구동부(102)로부터 선택 배선(19)을 통하여 하이 레벨의 신호가 입력된 때에 온 상태가 되어, 증폭 트랜지스터(13)에서 증폭된 전압 신호를 수직 신호선(107)에 출력한다. 즉, 4트랜지스터형의 CMOS 이미지 센서(100)에서는, 화소의 선택 및 비선택의 전환은, 선택 트랜지스터(15)에 의해 제어된다. 또한, 수직 신호선(107)에 출력된 각 화소의 전압 신호는, 칼럼 처리부(103)에 전송된다.
다음에, 4트랜지스터형의 CMOS 이미지 센서에서, 화소 공유 기술을 이용한 경우의 공유화소 단위부의 구성을 설명한다. 도 3에, 화소 어레이부(101) 내의 공유화소 단위부의 등가회로를 도시한다. 또한, 도 3에는, 하나의 공유화소 단위부(110)에서 8개의 화소를 공유하는 예를 나타낸다. 또한, 도 3에 도시하는 공유화소 단위부(110)에서, 도 2에 도시하는 화소(10)와 같은 구성에는, 같은 부호를 붙여서 나타낸다.
공유화소 단위부(110)는, 8개의 포토 다이오드(제 1 포토 다이오드(111) 내지 제 8 포토 다이오드(118))를 구비한다. 또한, 공유화소 단위부(110)는, 제 1 포토 다이오드(111) 내지 제 8 포토 다이오드(118)에 각각 대응하여 마련된 8개의 전송 트랜지스터(제 1 전송 트랜지스터(121) 내지 제 8 전송 트랜지스터(128))를 구비한다. 또한, 공유화소 단위부(110)는, 8개의 화소에서 공유되는, 증폭 트랜지스터(13), 리셋 트랜지스터(14), 선택 트랜지스터(15) 및 FD 영역(16)을 구비한다.
증폭 트랜지스터(13), 리셋 트랜지스터(14), 선택 트랜지스터(15) 및 FD 영역(16)은, 도 2에서 설명한 화소(10)의 대응하는 그들과 마찬가지로 구성되고, 같은 기능을 갖는다. 또한, 제 1 포토 다이오드(111) 내지 제 8 포토 다이오드(118)의 각각은, 도 2에서 설명한 포토 다이오드(11)와 마찬가지로 구성할 수 있다. 또한, 각 포토 다이오드의 애노드는 접지되고, 각 포토 다이오드의 캐소드는 대응하는 전송 트랜지스터의 소스에 접속된다.
제 1 전송 트랜지스터(121) 내지 제 8 전송 트랜지스터(128)의 각각은, 도 2에서 설명한 전송 트랜지스터(12)와 마찬가지로 구성할 수 있다. 또한, 제 1 전송 트랜지스터(121) 내지 제 8 전송 트랜지스터(128)의 게이트는 각각, 대응하는 8개의 전송 배선(17a 내지 17h)에 접속된다. 또한, 각 전송 트랜지스터는, 대응하는 포토 다이오드와 FD 영역(16)의 사이에 마련되고, 각 전송 트랜지스터의 드레인은, FD 영역(16)에 접속된다. 즉, 본 실시 형태와 같이 8개의 화소를 공유한 경우, 공유화소 단위부(110)에서는, 전송 트랜지스터 및 그에 대응하는 포토 다이오드로 이루어지는 회로를 8개 마련하고, 그 8개의 회로를 FD 영역(16) 및 그라운드 사이에 병렬 접속한 구성으로 된다.
[공유화소 단위부의 레이아웃]
(1) 공유화소 단위부 전체의 레이아웃
도 4에, 본 실시 형태의 CMOS 이미지 센서(100)(고체 촬상 장치)에서의 공유화소 단위부(110)의 레이아웃 구성의 개략 평면도를 도시한다. 또한, 도 4에 도시하는 공유화소 단위부(110)의 레이아웃 구성에서, 도 3에 도시하는 공유화소 단위부(110)의 등가회로 내의 구성과 대응하는 구성에는 같은 부호를 붙여서 나타낸다.
공유화소 단위부(110)는, 제 1 수광부(21)와, 제 2 수광부(22)를 갖는다. 제 1 수광부(21) 및 제 2 수광부(22)는, 공유화소 단위부(110) 내에서, 종방향(도 4중의 Y방향)으로 배열한다. 또한, 후술하는 바와 같이, 본 실시 형태에서는, 8개의 화소에서 공유되는 FD 영역(16)(플로팅 디퓨전부)은, 각 수광부에 각각 나누어서 마련된다(제 1 FD 영역(16a) 및 제 2 FD 영역(16b)).
또한, 공유화소 단위부(110)는, 제 1 트랜지스터군(31)과, 제 2 트랜지스터군(32)을 갖는다. 즉, 본 실시 형태에서는, 8개의 화소에서 공유하는 각종 트랜지스터를 2개의 트랜지스터군으로 나누어서 배치한다. 단, 본 실시 형태에서는, 제 1 트랜지스터군(31)에 증폭 트랜지스터(13) 및 선택 트랜지스터(15)를 배치하고, 제 2 트랜지스터군(32)에 리셋 트랜지스터(14)를 배치한다.
또한, 제 1 트랜지스터군(31)은, 도 4에 도시하는 바와 같이, 제 1 수광부(21)와 제 2 수광부(22)의 사이에 배치된다. 또한, 제 2 트랜지스터군(32)은, 제 2 수광부(22)의 주변 영역에서, 제 2 수광부(22)의 제 1 트랜지스터군(31)의 배치측과는 반대측의 영역에 배치된다.
또한, 본 실시 형태에서는, 각 트랜지스터군은, 횡방향(도 4중의 X방향)에 따라서, 수광부의 한쪽의 단부 부근의 위치부터 다른쪽의 단부 부근의 위치까지 연재되어 형성된다. 이 때, 본 실시 형태에서는, 횡방향에서의 제 1 트랜지스터군(31)의 양단의 위치가, 각각, 제 2 트랜지스터군(32)의 양단의 위치와 개략 같게 되도록, 각 트랜지스터군을 배치한다.
또한, 공유화소 단위부(110)는, 제 1 웰 콘택트(23a)와, 제 2 웰 콘택트(23b)를 갖는다. 도 4에는 도시되지 않지만, 제 1 수광부(21), 제 2 수광부(22), 제 1 트랜지스터군(31) 및 제 2 트랜지스터군(32)은, Si 기판 내에 형성된 소정의 웰 영역에 형성된다. 그리고, 본 실시 형태에서는, 그 웰 영역과 내부 배선을 전기적으로 접속하는 웰 콘택트를 2개로 나누어서 마련한다. 구체적으로는, 본 실시 형태에서는, 제 1 수광부(21) 및 제 2 수광부(22)에 대해 각각, 제 1 웰 콘택트(23a) 및 제 2 웰 콘택트(23b)를 마련한다.
또한, 제 1 웰 콘택트(23a)는, 제 1 수광부(21)의 주변 영역에서, 제 1 수광부(21)의 횡방향(도 4중의 X방향)의 한쪽의 측(도 4에서는 좌측)의 영역에 배치되고, 또한, 제 1 FD 영역(16a)(제 1 수광부(21)의 중앙)과 대향하는 위치에 배치된다. 또한, 제 2 웰 콘택트(23b)는, 제 2 수광부(22)의 주변 영역에서, 제 2 수광부(22)의 횡방향의 한쪽의 측의 영역에 배치되고, 또한, 제 2 FD 영역(16b)(제 2 수광부(22)의 중앙)과 대향하는 위치에 배치된다. 단, 각 웰 콘택트의 배치 위치는, 도 4에 도시하는 예로 한정되지 않는다. 예를 들면, 각 웰 콘택트를, 대응하는 수광부의 주변 영역에서, 그 수광부의 횡방향의 다른쪽(도 4중의 X방향)의 측(도 4에서는 우측)의 위치에 배치하고, 또한, 대응하는 FD 영역(대응하는 수광부의 중앙)과 대향하는 위치에 배치하여도 좋다.
또한, 공유화소 단위부(110) 내의 상술한 각 부분은, 도 3에 도시하는 등가회로에서의 각 부분의 접속 관계가 충족되도록, 각종 콘택트 및 내부 배선(부도시)을 이용하여 전기적으로 접속된다. 그리고, 본 실시 형태에서는, 도 4에 도시하는 레이아웃 구성의 공유화소 단위부(110)를 행렬형상으로 2차원 배치함에 의해 화소 어레이부(101)를 구성한다.
(2) 공유화소 단위부의 각 부분의 레이아웃
다음에, 공유화소 단위부(110) 내의 각 부분의 레이아웃 구성에 관해, 도 4를 참조하면서 설명한다.
제 1 수광부(21)는, 종방향(도 4중의 Y방향) 및 횡방향(도 4중의 X방향)으로 2×2로 배열된 제 1 포토 다이오드(111) 내지 제 4 포토 다이오드(114)(광전 변환부)와, 제 1 전송 트랜지스터(121) 내지 제 4 전송 트랜지스터(124)(전송부)를 갖는다. 또한, 제 1 수광부(21)는, 4개의 화소에서 공유되는, 제 1 FD 영역(16a)을 갖는다. 그리고, 도 4에서는, 설명을 간략화하기 위해, 제 1 전송 트랜지스터(121) 내지 제 4 전송 트랜지스터(124)의 각 게이트(제 1 전송 게이트(121a) 내지 제 4 전송 게이트(124a))만을 도시한다.
본 실시 형태에서는, 제 1 FD 영역(16a)은, 도 4에 도시하는 바와 같이, 2×2로 배열된 제 1 포토 다이오드(111) 내지 제 4 포토 다이오드(114)의 형성 영역의 중앙, 즉, 제 1 수광부(21)의 중앙에 배치된다. 또한, 제 1 전송 게이트(121a) 내지 제 4 전송 게이트(124a)는, 제 1 FD 영역(16a)과 제 1 포토 다이오드(111) 내지 제 4 포토 다이오드(114)의 사이에 각각 배치된다. 또한, 이 때, 제 1 전송 게이트(121a) 내지 제 4 전송 게이트(124a)는, 각각, 제 1 포토 다이오드(111) 내지 제 4 포토 다이오드(114)에 직결하여 배치된다.
제 2 수광부(22)는, 종방향 및 횡방향으로 2×2로 배열된 제 5 포토 다이오드(115) 내지 제 8 포토 다이오드(118)(광전 변환부)와, 제 5 전송 트랜지스터(125) 내지 제 8 전송 트랜지스터(128)(전송부)를 갖는다. 또한, 제 2 수광부(22)는, 4개의 화소에서 공유되는, 제 2 FD 영역(16b)을 갖는다. 그리고, 도 4에서는, 설명을 간략화하기 위해, 제 5 전송 트랜지스터(125) 내지 제 8 전송 트랜지스터(128)의 각 게이트(제 5 전송 게이트(125a) 내지 제 8 전송 게이트(128a))만을 도시한다.
본 실시 형태에서는, 제 2 FD 영역(16b)은, 도 4에 도시하는 바와 같이, 2×2로 배열된 제 5 포토 다이오드(115) 내지 제 8 포토 다이오드(118)의 형성 영역의 중앙, 즉, 제 2 수광부(22)의 중앙에 배치된다. 또한, 제 2 FD 영역(16b)은, 도시하지 않은 콘택트 및 내부 배선을 통하여, 제 1 FD 영역(16a)과 전기적으로 접속된다. 또한, 제 5 전송 게이트(125a) 내지 제 8 전송 게이트(128a)는, 제 2 FD 영역(16b)과 제 5 포토 다이오드(115) 내지 제 8 포토 다이오드(118)의 사이에 각각 배치된다. 또한, 이 때, 제 5 전송 게이트(125a) 내지 제 8 전송 게이트(128a)는, 각각, 제 5 포토 다이오드(115) 내지 제 8 포토 다이오드(118)에 직결하여 배치된다. 즉, 제 2 수광부(22)를 구성하는 각 부분의 배치 형태는, 제 1 수광부(21)의 그것과 마찬가지이다.
제 1 트랜지스터군(31)은, 증폭 트랜지스터(13)의 게이트(13a)(이하, 증폭 게이트라고 한다)와, 선택 트랜지스터(15)의 게이트(15a)(이하, 선택 게이트라고 한다)와, 제 1 소스/드레인(31a) 내지 제 3 소스/드레인(31c)을 갖는다. 그리고, 본 실시 형태에서는, 횡방향(도 4중의 X방향)에 따라서, 제 1 소스/드레인(31a), 증폭 게이트(13a), 제 2 소스/드레인(31b), 선택 게이트(15a) 및 제 3 소스/드레인(31c)을 이 순서로 배치한다. 또한, 이 때, 제 3 소스/드레인(31c)이, 횡방향에서, 제 1 웰 콘택트(23a)측에 위치하도록, 각 게이트 및 각 소스/드레인을 배치한다.
제 1 트랜지스터군(31)에서는, 제 1 소스/드레인(31a), 증폭 게이트(13a) 및 제 2 소스/드레인(31b)으로 증폭 트랜지스터(13)가 구성된다. 그리고, 제 1 소스/드레인(31a) 및 제 2 소스/드레인(31b)은, 각각, 증폭 트랜지스터(13)의 드레인 및 소스로서 작용한다. 또한, 제 1 트랜지스터군(31)에서는, 제 2 소스/드레인(31b), 선택 게이트(15a) 및 제 3 소스/드레인(31c)으로 선택 트랜지스터(15)가 구성된다. 그리고, 제 2 소스/드레인(31b) 및 제 3 소스/드레인(31c)은, 각각, 선택 트랜지스터(15)의 드레인 및 소스로서 작용한다. 즉, 제 1 트랜지스터군(31) 내에서는, 제 2 소스/드레인(31b)은, 증폭 트랜지스터(13)의 소스 및 선택 트랜지스터(15)의 드레인으로서 공용된다.
또한, 본 실시 형태의 CMOS 이미지 센서(100)에서는, 보다 양호한 특성을 얻기 위해), 증폭 게이트(13a)의 면적을 보다 크게하는한 것이 바람직하기 때문에, 도 4에 도시하는 바와 같이, 증폭 게이트(13a)의 면적을 선택 게이트(15a)의 면적보다 크게 한다. 구체적으로는, 증폭 게이트(13a)의 횡방향(X방향)의 연재 길이를, 선택 게이트(15a)의 그것보다 길게 한다.
제 2 트랜지스터군(32)은, 2개의 리셋 트랜지스터(14)로 구성하고, 2개의 리셋 트랜지스터(14)를 횡방향(도 4중의 X방향)에 따라서 배치한다. 즉, 본 실시 형태의 CMOS 이미지 센서(100)에서는, 공유화소 단위부(110) 내에서, 리셋 트랜지스터(14)를 하나 추가한다.
또한, 이 경우, 제 2 트랜지스터군(32)의 형성 영역에 리셋 트랜지스터를 하나 추가하기 위한 영역을 확보할 필요가 있다. 그러나, 본 실시 형태에서는, 도 4에 도시하는 바와 같이, 웰 콘택트를, 수광부의 형성 영역의 주변에서, 수광부의 횡방향(X방향)의 한쪽의 측(좌측)의 위치에 배치하고, 트랜지스터의 주변에 배치하지 않는다. 그 때문에, 본 실시 형태의 공유화소 단위부(110)의 레이아웃 구성에서는, 제 2 트랜지스터군(32)의 형성 영역 내에 리셋 트랜지스터를 하나 추가하기 위한 영역을 효율적으로 확보할 수 있다.
또한, 제 2 트랜지스터군(32)은, 제 1의 리셋 트랜지스터의 게이트(14a)(이하, 제 1 리셋 게이트라고 한다)와, 제 2의 리셋 트랜지스터의 게이트(14b)(이하, 제 2 리셋 게이트라고 한다)를 갖는다. 또한, 제 2 트랜지스터군(32)은, 제 4 소스/드레인(32a) 내지 제 6 소스/드레인(32c)을 갖는다.
그리고, 본 실시 형태에서는, 횡방향(도 4중의 X방향)에 따라서, 제 4 소스/드레인(32a), 제 1 리셋 게이트(14a), 제 5 소스/드레인(32b), 제 2 리셋 게이트(14b) 및 제 6 소스/드레인(32c)을 이 순서로 배치한다. 또한, 이 때, 제 6 소스/드레인(32c)이, 횡방향에서, 제 2 웰 콘택트(23b)측에 위치하도록, 각 게이트 및 각 소스/드레인을 배치한다. 또한, 이 때, 제 1 리셋 게이트(14a) 및 제 2 리셋 게이트(14b)가, 제 2 수광부(22)를 사이에 끼우고, 각각 증폭 게이트(13a) 및 선택 게이트(15a)와 개략 대향하는 위치에 배치된다.
제 2 트랜지스터군(32)에서는, 제 4 소스/드레인(32a), 제 1 리셋 게이트(14a) 및 제 5 소스/드레인(32b)으로 제 1의 리셋 트랜지스터가 구성된다. 또한, 제 2 트랜지스터군(32)에서는, 제 5 소스/드레인(32b), 제 2 리셋 게이트(14b) 및 제 6 소스/드레인(32c)으로 제 2의 리셋 트랜지스터가 구성된다.
또한, 본 실시 형태에서는, 2개의 리셋 트랜지스터를 전원 전압(Vdd) 및 FD 영역(16) 사이에서의 병렬 접속한다. 그 때문에, 제 2 트랜지스터군(32)에서는, 제 5 소스/드레인(32b)이 2개의 리셋 트랜지스터의 소스 또는 드레인으로서 공용된다. 그리고, 제 5 소스/드레인(32b)을 2개의 리셋 트랜지스터의 소스로서 이용한 경우에는, 제 4 소스/드레인(32a) 및 제 6 소스/드레인(32c)은, 드레인으로서 작용한다. 역으로, 제 5 소스/드레인(32b)을 2개의 리셋 트랜지스터의 드레인으로서 이용한 경우에는, 제 4 소스/드레인(32a) 및 제 6 소스/드레인(32c)은, 소스로서 작용한다.
그리고, 본 실시 형태에서는, 제 1 리셋 게이트(14a)의 면적을, 제 2 리셋 게이트(14b)의 면적과 동일하게 한다. 또한, 본 실시 형태에서는, 각 리셋 게이트의 면적을, 증폭 게이트(13a)의 면적보다 작게 한다. 단, 이 때, 증폭 게이트(13a)의 면적과 선택 게이트(15a)의 면적과의 총합이, 제 1 리셋 게이트(14a)의 면적과 제 2 리셋 게이트(14b)의 면적과의 총합과 개략 같게 되도록, 각 게이트 및 소스/드레인의 면적 및 형상을 설정한다. 즉, 제 1 트랜지스터군(31)에서의 게이트 및 소스/드레인의 점유 면적이, 각각 제 2 트랜지스터군(32)에서의 게이트 및 소스/드레인의 점유 면적과 개략 같게 되도록, 각 게이트 및 소스/드레인의 면적 및 형상을 설정한다.
상술한 바와 같이 하여 각 트랜지스터군을 구성한 경우, 제 1 트랜지스터군(31)의 레이아웃 구성(제 1의 레이아웃 구성 : 게이트 및 소스/드레인의 패턴 및 사이즈)이, 제 2 트랜지스터군(32)의 레이아웃 구성(제 2의 레이아웃 구성)과 개략 대칭이 된다. 보다 상세하게는, 도 4에 도시하는 바와 같이, 제 1 트랜지스터군(31) 및 제 2 트랜지스터군(32) 사이의 중심을 통과하면서 양 트랜지스터군 사이의 배치 방향(Y방향)과 직교하는 방향(X방향)으로 연재되는 직선(L1)에 대해 양 트랜지스터군의 레이아웃 구성이 서로 개략 대칭이 된다.
그 때문에, 본 실시 형태의 CMOS 이미지 센서(100)에서는, 제 1 트랜지스터군(31) 및 제 2 트랜지스터군(32) 사이의 레이아우 구성의 비대칭성에 의해 발생하는 상기 문제를 해소할 수 있다. 구체적으로는, 각종 트랜지스터의 게이트 및/또는 각종 소스/드레인의 각 포토 다이오드의 출력(감도)에의 영향을, 공유하는 복수의 포토 다이오드 사이에서 개략 균일하게 할 수 있다. 그 결과, 본 실시 형태의 제 1 트랜지스터군(31) 및 제 2 트랜지스터군(32)의 레이아웃 구성에서는, 공유화소 단위부(110) 내의 8개의 포토 다이오드 사이에서의 예를 들면 감도(출력) 등의 특성의 편차를 억제할 수 있다.
또한, 제 1 트랜지스터군의 레이아웃 구성과 제 2 트랜지스터군의 그것과의 대칭성을 향상시키는 수법으로서, 예를 들면, 본 실시 형태의 수법 이외로는, 큰 사이즈의 트랜지스터군을 작은 사이즈의 트랜지스터군에 맞추어서 축소하는 수법도 생각된다. 그러나, 이 수법에서는, 화소를 미세화할 필요가 있는 경우에는, 예를 들면, 트랜지스터의 특성이 악화하거나, 프로세스 가공이 곤란해지거나 한다는 문제가 발생한다. 그에 대해, 본 실시 형태에서는, 게이트 및 소스/드레인의 점유 면적(사이즈)이 작은 트랜지스터군에 있어서, 트랜지스터를 추가하여 그 점유 면적을 증가하고, 그 점유 면적을 큰 사이즈의 트랜지스터군의 점유 면적을 맞춘다. 그 때문에, 본 실시 형태에서는, 상기 축소 수법에서 발생할 수 있는 문제도 해소할 수 있다.
또한, 본 실시 형태와 같이, 2개의 트랜지스터군 사이의 레이아웃 구성의 대칭성을 향상시켜도, 각 트랜지스터군에 접속되는 내부 배선의 레이아웃을 비대칭(예를 들면 내부 배선의 간격을 불균일)으로 한 경우, 배선 사이 용량에 편차가 생길 가능성도 있다. 특히, 전송 게이트에 대해 배선 사이 용량에 편차가 있으면, 공유화소 단위부 내의 복수의 포토 다이오드 사이에서 포화 신호량에 편차가 발생할 가능성도 있다. 그 때문에, 본 실시 형태에서는, 각 트랜지스터군에 접속되는 내부 배선의 레이아웃도 대칭(예를 들면 내부 배선의 간격을 균일)으로 하는 것이 바람직하다.
본 실시 형태에서는, 제 2 트랜지스터군(32)에 마련한 2개의 리셋 트랜지스터를 양쪽 모두 트랜지스터로서 작용시키는 예를 설명하였지만, 본 개시는 이것으로 한정되지 않는다. 예를 들면, 한쪽의 리셋 트랜지스터의 구성을 트랜지스터로서 기능시키지 않는(작용하지 않는) 구성으로 하여도 좋다. 이 때, 한쪽의 리셋 트랜지스터를 트랜지스터로서 기능시키지 않도록 하는 수법으로서는, 예를 들면, 그 리셋 트랜지스터에 콘택트나 배선 등을 접속하지 않는 수법(전기적으로 접속하지 않는 수법), 게이트에 구동 신호를 주지 않는 수법 등을 이용할 수 있다. 또한, 한쪽의 리셋 트랜지스터를 트랜지스터로서 기능시키지 않도록 하는 수법으로서, 소정의 정전압을 게이트에 인가하여, 그 리셋 트랜지스터를 항상 OFF 상태로 하는 수법을 이용하여도 좋다.
또한, 상기 실시 형태에서는, 제 1 트랜지스터군(31)에, 증폭 트랜지스터(13) 및 선택 트랜지스터(15)를 마련하고, 제 2 트랜지스터군(32)에 리셋 트랜지스터(14)를 마련하는 예를 설명하였지만, 본 개시는 이것으로 한정되지 않는다. 각 트랜지스터군에 마련하는 트랜지스터의 종류(기능)의 배분은, 임의로 설정할 수 있다. 예를 들면, 제 1 트랜지스터군(31)에, 증폭 트랜지스터(13) 및 리셋 트랜지스터(14)를 마련하고, 제 2 트랜지스터군(32)에 선택 트랜지스터(15)를 마련하여도 좋다. 단, 하나의 종류의 트랜지스터만을 배치하는 트랜지스터군에서는, 도 4와 마찬가지로, 그 트랜지스터를 하나 추가하여, 2개의 트랜지스터군의 레이아웃 구성이 서로 개략 대칭으로 되도록 구성한다.
<2. 제 1의 실시 형태의 각종 변형예>
본 개시에 관한 공유화소 단위부의 레이아웃 구성은, 상기 제 1의 실시 형태(도 4)에서 설명한 구성예로 한정되지 않고, 다양한 변형예가 생각된다. 여기서는, 상기 제 1의 실시 형태의 공유화소 단위부(110)의 레이아웃 구성의 각종 변형예를 설명한다.
[변형예1]
상기 제 1의 실시 형태에서는, 공유하는 3개의 트랜지스터 중, 1종류의 트랜지스터(리셋 트랜지스터)를 추가하는 예를 설명하였지만, 본 개시는 이것으로 한정되지 않는다. 복수종의 트랜지스터에서, 2종류 이상의 트랜지스터를 추가하여도 좋다. 변형예1에서는, 그 한 구성예로서, 공유하는 증폭 트랜지스터(13), 리셋 트랜지스터(14) 및 선택 트랜지스터(15)를 각각 하나씩 추가하는 예(합계 3개의 트랜지스터를 추가하는 예)를 설명한다.
도 5에, 변형예1의 CMOS 이미지 센서에서의 공유화소 단위부의 레이아웃 구성의 개략 평면도를 도시한다. 그리고, 도 5에 도시하는 변형예1의 공유화소 단위부(120)에서, 도 4에 도시하는 제 1의 실시 형태의 공유화소 단위부(110)와 같은 구성에는 같은 부호를 붙여서 나타낸다.
공유화소 단위부(120)는, 8개의 화소를 공유하는 공유화소 단위부이고, 제 1 수광부(21)와, 제 2 수광부(22)와, 제 1 웰 콘택트(23a)와, 제 2 웰 콘택트(23b)와, 제 1 트랜지스터군(33)과, 제 2 트랜지스터군(34)으로 구성된다.
도 5와 도 4와의 비교로부터 분명한 바와 같이, 이 예의 공유화소 단위부(120)는, 상기 제 1의 실시 형태의 공유화소 단위부(110)에서, 제 1 트랜지스터군 및 제 2 트랜지스터군의 구성을 바꾼 것이다. 이 예에서의 제 1 트랜지스터군(33) 및 제 2 트랜지스터군(34) 이외의 구성은, 상기 제 1의 실시 형태의 대응하는 구성과 마찬가지이다. 그 때문에, 여기서는, 제 1 트랜지스터군(33) 및 제 2 트랜지스터군(34)의 구성에 관해서만 설명한다.
제 1 트랜지스터군(33)은, 도 5에 도시하는 바와 같이, 제 1 수광부(21)와 제 2 수광부(22)의 사이에 배치된다. 또한, 제 2 트랜지스터군(34)은, 제 2 수광부(22)의 주변 영역에서, 제 2 수광부(22)의 제 1 트랜지스터군(33)의 배치측과는 반대측의 영역에 배치된다.
또한, 이 예에서도, 상기 제 1의 실시 형태와 마찬가지로, 각 트랜지스터군은, 횡방향(도 5중의 X방향)에 따라서, 수광부의 한쪽의 단부 부근의 위치부터 다른쪽의 단부 부근의 위치까지 연재되어 형성된다. 또한, 이 때, 이 예에서는, 횡방향에서의 제 1 트랜지스터군(33)의 양단의 위치가, 각각 제 2 트랜지스터군(34)의 양단의 위치와 개략 같게 되도록, 각 트랜지스터군을 배치한다.
제 1 트랜지스터군(33)은, 도 5에 도시하는 바와 같이, 제 1의 증폭 트랜지스터의 제 1 증폭 게이트(13c)와, 제 1의 리셋 트랜지스터의 제 1 리셋 게이트(14c)와, 제 1의 선택 트랜지스터의 제 1 선택 게이트(15c)를 갖는다. 또한, 제 1 트랜지스터군(33)은, 제 1 소스/드레인(33a) 내지 제 4 소스/드레인(33d)을 갖는다. 그리고, 제 1 소스/드레인(33a), 제 1 리셋 게이트(14c), 제 2 소스/드레인(33b), 제 1 증폭 게이트(13c), 제 3 소스/드레인(33c), 제 1 선택 게이트(15c) 및 제 4 소스/드레인(33d)은, 횡방향(X방향)에 따라서, 이 순서로 배치된다. 또한, 이 때, 제 4 소스/드레인(33d)이, 횡방향(X방향)에서, 제 1 웰 콘택트(23a)측에 위치하도록, 각 게이트 및 각 소스/드레인을 배치한다.
또한, 이 예에서는, 도 5에 도시하는 바와 같이, 상기 제 1의 실시 형태와 마찬가지로, 제 1 증폭 게이트(13c)의 면적을 제 1 리셋 게이트(14c) 및 제 1 선택 게이트(15c)의 면적보다 크게 한다. 구체적으로는, 제 1 증폭 게이트(13c)의 횡방향(X방향)의 연재 길이를, 제 1 리셋 게이트(14c) 및 제 1 선택 게이트(15c)의 그것보다 길게 한다. 또한, 이 예에서는, 횡방향(X방향)에서, 제 1 리셋 게이트(14c) 및 제 1 선택 게이트(15c)를, 제 1 증폭 게이트(13c)에 대해 개략 대칭적인 위치에 배치한다.
이 예의 제 1 트랜지스터군(33)에서는, 제 1 소스/드레인(33a), 제 1 리셋 게이트(14c) 및 제 2 소스/드레인(33b)으로 제 1의 리셋 트랜지스터가 구성된다. 그리고, 제 1 소스/드레인(33a) 및 제 2 소스/드레인(33b)은, 각각, 제 1의 리셋 트랜지스터의 소스 및 드레인으로서 작용한다.
또한, 제 1 트랜지스터군(33)에서는, 제 2 소스/드레인(33b), 제 1 증폭 게이트(13c) 및 제 3 소스/드레인(33c)으로 제 1의 증폭 트랜지스터가 구성된다. 그리고, 제 2 소스/드레인(33b) 및 제 3 소스/드레인(33c)은, 각각, 제 1의 증폭 트랜지스터의 드레인 및 소스로서 작용한다. 즉, 제 1 트랜지스터군(33) 내에서는, 제 2 소스/드레인(33b)은, 제 1의 리셋 트랜지스터의 드레인 및 제 1의 증폭 트랜지스터의 드레인으로서 공용된다. 또한, 이 경우, 제 2 소스/드레인(33b)은, 전원 전압(Vdd)의 공급 단자에 접속된다.
또한, 제 1 트랜지스터군(33)에서는, 제 3 소스/드레인(33c), 제 1 선택 게이트(15c) 및 제 4 소스/드레인(33d)으로 제 1의 선택 트랜지스터가 구성된다. 그리고, 제 3 소스/드레인(33c) 및 제 4 소스/드레인(33d)은, 각각, 제 1의 선택 트랜지스터의 드레인 및 소스로서 작용한다. 즉, 제 1 트랜지스터군(33) 내에서는, 제 3 소스/드레인(33c)은, 제 1의 증폭 트랜지스터의 소스 및 제 2의 선택 트랜지스터의 드레인으로서 공용된다.
한편, 제 2 트랜지스터군(34)은, 도 5에 도시하는 바와 같이, 제 2의 증폭 트랜지스터의 제 2 증폭 게이트(13d)와, 제 2의 리셋 트랜지스터의 제 2 리셋 게이트(14d)와, 제 2의 선택 트랜지스터의 제 2 선택 게이트(15d)를 갖는다. 또한, 제 2 트랜지스터군(34)은, 제 5 소스/드레인(34a) 내지 제 8 소스/드레인(34d)을 갖는다. 그리고, 제 5 소스/드레인(34a), 제 2 리셋 게이트(14d), 제 6 소스/드레인(34b), 제 2 증폭 게이트(13d), 제 7 소스/드레인(34c), 제 2 선택 게이트(15d) 및 제 8 소스/드레인(34d)은, 횡방향(X방향)에 따라서, 이 순서로 배치된다. 또한, 이 때, 제 8 소스/드레인(34d)이, 횡방향(X방향)에서, 제 2 웰 콘택트(23b)측에 위치하도록, 각 게이트 및 각 소스/드레인을 배치한다.
또한, 이 예에서는, 제 2 트랜지스터군(34)의 제 2 증폭 게이트(13d), 제 2 리셋 게이트(14d) 및 제 2 선택 게이트(15d)를, 각각, 제 1 트랜지스터군(33)의 제 1 증폭 게이트(13c), 제 1 리셋 게이트(14c) 및 제 1 선택 게이트(15c)와 마찬가지로 구성한다. 또한, 이 예에서는, 제 2 트랜지스터군(34)의 제 5 소스/드레인(34a) 내지 제 8 소스/드레인(34d)을, 각각, 제 1 트랜지스터군(33)의 제 1 소스/드레인(33a) 내지 제 4 소스/드레인(33d)과 마찬가지로 구성한다. 즉, 이 예에서는, 제 2 트랜지스터군(34)의 각종 게이트 및 각종 소스/드레인의 레이아웃 패턴 및 사이즈(면적)는, 제 1 트랜지스터군(33)의 그것과 같이 된다.
또한, 이 예의 공유화소 단위부(120)에서는, 도 3에 도시하는 등가회로가 얻어지도록, 제 1 트랜지스터군(33) 내의 각종 게이트 및 각종 소스/드레인과, 제 2 트랜지스터군(34) 내의 그들을 도시하지 않은 콘택트 및 내부 배선을 이용하여 전기적으로 접속한다. 이 때, 제 1 트랜지스터군(33) 내의 제 1의 증폭 트랜지스터와, 제 2 트랜지스터군(34) 내의 제 2의 증폭 트랜지스터를, 콘택트 및 내부 배선(부도시)을 통하여 병렬 접속한다. 또한, 제 1 트랜지스터군(33) 내의 제 1의 리셋 트랜지스터와, 제 2 트랜지스터군(34) 내의 제 2의 리셋 트랜지스터를, 콘택트 및 내부 배선(부도시)을 통하여 병렬 접속한다. 또한, 제 1 트랜지스터군(33) 내의 제 1의 선택 트랜지스터와, 제 2 트랜지스터군(34) 내의 제 2의 선택 트랜지스터를, 콘택트 및 내부 배선(부도시)을 통하여 병렬 접속한다.
상술한 바와 같이 하여 각 트랜지스터군을 구성한 경우, 이 예에서도, 공유화소 단위부(120) 내에서, 제 1 트랜지스터군(33)의 레이아웃 구성이 제 2 트랜지스터군(34)의 그것과 대칭이 된다. 단, 이 예에서는, 제 1 트랜지스터군(33)의 각종 게이트 및 각종 소스/드레인의 사이즈(점유 면적)뿐만 아니라, 레이아웃 패턴도, 제 2 트랜지스터군(34)의 그것과 같이 된다. 그 때문에, 이 예의 CMOS 이미지 센서에서도, 제 1 트랜지스터군(33) 및 제 2 트랜지스터군(34) 사이의 레이아웃 구성의 비대칭성에 의해 발생하는 상기 문제를 해소할 수 있고, 상기 제 1의 실시 형태와 같은 효과를 얻을 수 있다.
또한, 이 예에서도, 같은 기능을 갖는 2개의 트랜지스터 중, 한쪽의 트랜지스터를 트랜지스터로서 기능시키지 않도록 구성하여도 좋다.
또한, 이 예에서는, 제 1 트랜지스터군(33)의 제 2 소스/드레인(33b) 및 제 2 트랜지스터군(34)의 제 6 소스/드레인(34b)을 전원 전압(Vdd)의 공급 단자에 접속하고, 증폭 트랜지스터(13) 및 리셋 트랜지스터(14) 사이에서 공용하는 예를 설명하였다. 그러나, 본 개시는 이것으로 한정되지 않는다. 제 2 소스/드레인(33b) 및 제 6 소스/드레인(34b)을 증폭 트랜지스터(13) 및 리셋 트랜지스터(14) 사이에서 공용하지 않는 경우에는, 이들의 소스/드레인을 2개로 분할하여도 좋다. 이 경우, 분할된 2개의 소스/드레인중, 증폭 게이트측의 소스/드레인을 증폭 트랜지스터(13)의 드레인으로서 이용하고, 리셋 게이트측의 소스/드레인을 리셋 트랜지스터(14)의 소스로서 이용하여도 좋다.
[변형예2]
상술한 바와 같이, 2개의 트랜지스터군 사이의 레이아웃 구성의 비대칭성에 의해 발생한 문제의 요인으로서는 2개의 요인(게이트의 영향 및 소스/드레인의 영향)이 생각된다. 상기 제 1의 실시 형태에서는, 이 2개의 요인에 의한 영향을, 복수의 포토 다이오드 사이에서 균일하게 할 수 있는 구성이지만, 본 개시는 이것으로 한정되지 않고, 2개의 요인중, 한쪽의 요인에 의한 영향을, 복수의 포토 다이오드 사이에서 균일하게 하는 구성으로 하여도 좋다. 변형예2에서는, 포토 다이오드의 출력 특성(감도 특성)에 대한 게이트의 영향을, 복수의 포토 다이오드 사이에서 균일하게 하는 구성예를 설명한다.
도 6에, 변형예2의 CMOS 이미지 센서에서의 공유화소 단위부의 레이아웃 구성의 개략 평면도를 도시한다. 그리고, 도 6에 도시하는 변형예2의 공유화소 단위부(130)에서, 도 4에 도시하는 제 1의 실시 형태의 공유화소 단위부(110)와 같은 구성에는 같은 부호를 붙여서 나타낸다.
공유화소 단위부(130)는, 8개의 화소를 공유하는 공유화소 단위부이고, 제 1 수광부(21)와, 제 2 수광부(22)와, 제 1 웰 콘택트(23a)와, 제 2 웰 콘택트(23b)와, 제 1 트랜지스터군(31)과, 제 2 트랜지스터군(35)으로 구성된다.
도 6과 도 4와의 비교로부터 분명한 바와 같이, 이 예의 공유화소 단위부(130)는, 상기 제 1의 실시 형태의 공유화소 단위부(110)에서, 제 2 트랜지스터군의 구성을 바꾼 것이다. 이 예에서의 제 2 트랜지스터군(35) 이외의 구성은, 상기 제 1의 실시 형태의 대응하는 구성과 마찬가지이다. 그 때문에, 여기서는, 제 2 트랜지스터군(35)의 구성에 관해서만 설명한다.
제 2 트랜지스터군(35)은, 도 6에 도시하는 바와 같이, 제 2 수광부(22)의 주변 영역에서, 제 2 수광부(22)의 제 1 트랜지스터군(31)의 배치측과는 반대측의 영역에 배치된다. 또한, 제 2 트랜지스터군(35)은, 리셋 트랜지스터(14)의 리셋 게이트(14e)와, 더미 게이트(35a)와, 제 4 소스/드레인(35b)과, 제 5 소스/드레인(35c)을 갖는다.
그리고, 이 예에서는, 도 6에 도시하는 바와 같이, 제 4 소스/드레인(35b), 리셋 게이트(14e), 제 5 소스/드레인(35c) 및 더미 게이트(35a)는, 횡방향(X방향)에 따라서, 이 순서로 배치된다. 이 때, 더미 게이트(35a)가, 횡방향에서, 제 5 소스/드레인(35c)과 소정 거리만큼 떨어져서 배치되고, 또한, 제 2 웰 콘택트(23b)측에 위치하도록, 각 게이트 및 각 소스/드레인을 배치한다. 또한, 이 때, 리셋 게이트(14e) 및 더미 게이트(35a)는, 제 2 수광부(22)를 사이에 끼우고, 각각 제 1 트랜지스터군(31)의 증폭 게이트(13a) 및 선택 게이트(15a)와 개략 대향하는 위치에 배치된다.
또한, 제 2 트랜지스터군(35)에서는, 제 4 소스/드레인(35b), 리셋 게이트(14e) 및 제 5 소스/드레인(35c)으로 리셋 트랜지스터(14)가 구성된다. 그리고, 제 4 소스/드레인(35b)이 리셋 트랜지스터(14)의 소스 및 드레인의 한쪽으로서 작용하고, 제 5 소스/드레인(35c)이 리셋 트랜지스터(14)의 소스 및 드레인의 다른쪽으로서 작용한다.
또한, 이 예의 공유화소 단위부(130)에서는, 도 3에 도시하는 등가회로가 얻어지도록, 제 1 트랜지스터군(31) 내의 각종 게이트 및 각종 소스/드레인과, 제 2 트랜지스터군(35) 내의 그들을 도시하지 않은 콘택트 및 내부 배선을 이용하여 전기적으로 접속한다. 단, 이 예에서는, 더미 게이트(35a)에는 내부 배선을 접속하지 않고, 전기적으로 들뜬 상태로 한다.
그리고, 이 예에서는, 더미 게이트(35a)의 면적을 리셋 게이트(14e)의 면적과 같은 정도로 한다. 또한, 이 예에서는, 제 1 트랜지스터군(31) 내의 각종 게이트의 면적의 총합과, 제 2 트랜지스터군(35) 내의 각종 게이트의 면적의 총합이 개략 같게 되도록, 더미 게이트(35a) 및 리셋 게이트(14e)의 면적 및 형상을 설정한다.
상술한 바와 같이 하여 각 트랜지스터군을 구성한 경우, 제 1 트랜지스터군(31)에서의 게이트의 점유 면적과, 제 2 트랜지스터군(35)에서의 게이트의 점유 면적이 개략 대칭이 된다. 즉, 이 예에서도, 공유화소 단위부(130) 내에서, 제 1 트랜지스터군(31)의 레이아웃 구성이 제 2 트랜지스터군(35)의 그것과 개략 대칭이 된다.
이 경우, 게이트 부근에 광이 조사된 때에 게이트에서 발생한 광의 흡수 및/또는 반사에 의한 포토 다이오드의 출력 특성에의 영향을, 공유하는 복수의 포토 다이오드 사이에서 균일하게 할 수 있다. 그 때문에, 이 예의 CMOS 이미지 센서에서도, 제 1 트랜지스터군(31) 및 제 2 트랜지스터군(35) 사이의 레이아웃 구성의 비대칭성에 의해 발생하는 상기 문제를 해소할 수 있고, 상기 제 1의 실시 형태와 같은 효과를 얻을 수 있다.
[변형예3]
변형예3에서는, 포토 다이오드의 출력 특성(감도 특성)에 대한 소스/드레인의 영향을, 복수의 포토 다이오드 사이에서 균일하게 하는 구성예를 설명한다.
도 7에, 변형예3의 CMOS 이미지 센서에서의 공유화소 단위부의 레이아웃 구성의 개략 평면도를 도시한다. 그리고, 도 7에 도시하는 변형예3의 공유화소 단위부(140)에서, 도 4에 도시하는 제 1의 실시 형태의 공유화소 단위부(110)와 같은 구성에는 같은 부호를 붙여서 나타낸다.
공유화소 단위부(140)는, 8개의 화소를 공유하는 공유화소 단위부이고, 제 1 수광부(21)와, 제 2 수광부(22)와, 제 1 웰 콘택트(23a)와, 제 2 웰 콘택트(23b)와, 제 1 트랜지스터군(31)과, 제 2 트랜지스터군(36)으로 구성된다.
도 7과 도 4와의 비교로부터 분명한 바와 같이, 이 예의 공유화소 단위부(140)는, 상기 제 1의 실시 형태의 공유화소 단위부(110)에서, 제 2 트랜지스터군의 구성을 바꾼 것이다. 이 예에서의 제 2 트랜지스터군(36) 이외의 구성은, 상기 제 1의 실시 형태의 대응하는 구성과 마찬가지이다. 그 때문에, 여기서는, 제 2 트랜지스터군(36)의 구성에 관해서만 설명한다.
제 2 트랜지스터군(36)은, 도 7에 도시하는 바와 같이, 제 2 수광부(22)의 주변 영역에서, 제 2 수광부(22)의 제 1 트랜지스터군(31)의 배치측과는 반대측의 영역에 배치된다. 또한, 각 트랜지스터군은, 횡방향(X방향)에 따라서, 수광부의 한쪽의 단부 부근의 위치부터 다른쪽의 단부 부근의 위치까지 연재되어 형성된다. 그리고, 횡방향에서의 제 2 트랜지스터군(36)의 양단의 위치가, 각각 제 1 트랜지스터군(31)의 양단의 위치와 개략 같게 되도록, 각 트랜지스터군을 배치한다.
또한, 제 2 트랜지스터군(36)은, 리셋 트랜지스터(14)의 리셋 게이트(14f)와, 제 4 소스/드레인(36a)과, 제 5 소스/드레인(36b)을 갖는다. 그리고, 제 4 소스/드레인(36a), 리셋 게이트(14f) 및 제 5 소스/드레인(36b)은, 횡방향(도 7중의 X방향)에 따라서, 이 순서로 배치된다. 이 때, 제 5 소스/드레인(36b)은, 도 7에 도시하는 바와 같이, 횡방향에서, 제 2 웰 콘택트(23b)측에 위치하도록, 각 게이트 및 각 소스/드레인을 배치한다. 또한, 이 때, 리셋 게이트(14f)는, 종방향(Y방향)에서, 제 8 포토 다이오드(118)와 개략 대향한 영역에 배치된다.
또한, 제 2 트랜지스터군(36)에서는, 제 4 소스/드레인(36a), 리셋 게이트(14f) 및 제 5 소스/드레인(36b)으로 리셋 트랜지스터(14)가 구성된다. 그리고, 제 4 소스/드레인(36a)이 리셋 트랜지스터(14)의 소스 및 드레인의 한쪽으로서 작용하고, 제 5 소스/드레인(36b)이 리셋 트랜지스터(14)의 소스 및 드레인의 다른쪽으로서 작용한다.
또한, 이 예의 공유화소 단위부(140)에서는, 도 3에 도시하는 등가회로가 얻어지도록, 제 1 트랜지스터군(31) 내의 각종 게이트 및 각종 소스/드레인과, 제 2 트랜지스터군(36) 내의 그들을 도시하지 않은 콘택트 및 내부 배선을 이용하여 전기적으로 접속한다.
그리고, 이 예에서는, 제 5 소스/드레인(36b)을, 리셋 게이트(14f)의 제 4 소스/드레인(36a)측과는 반대측의 단부에서 제 2 수광부(22)의 제 2 웰 콘택트(23b)측의 단부 위치 부근까지, 횡방향(도 7중의 X방향)에 따라서 연재되어 형성한다. 즉, 이 예에서는, 종방향(Y방향)에서, 제 7 포토 다이오드(117)와 대향하는 제 2 트랜지스터군(35) 내의 트랜지스터가 형성되지 않는 영역에는, 소스/드레인만을 형성한다.
상술한 바와 같이 하여 각 트랜지스터군을 구성한 경우, 제 1 트랜지스터군(31)의 소스/드레인의 레이아웃 패턴과, 제 2 트랜지스터군(36)의 소스/드레인의 레이아웃 패턴이 개략 대칭이 된다. 즉, 이 예에서도, 공유화소 단위부(140) 내에서, 제 1 트랜지스터군(31)의 레이아웃 구성이 제 2 트랜지스터군(36)의 그것과 개략 대칭이 된다.
이 경우, 소스/드레인에 의한 포토 다이오드의 출력 특성(감도 특성)에의 영향을, 공유하는 복수의 포토 다이오드 사이에서 균일하게 할 수 있다. 그 때문에, 이 예의 CMOS 이미지 센서에서도, 제 1 트랜지스터군(31) 및 제 2 트랜지스터군(36) 사이의 레이아웃 구성의 비대칭성에 의해 발생하는 상기 문제를 해소할 수 있고, 상기 제 1의 실시 형태와 같은 효과를 얻을 수 있다.
[변형예4]
상기 제 1의 실시 형태에서는, 리셋 트랜지스터를 하나 추가함에 의해, 제 1 트랜지스터군의 레이아웃 구성과 제 2 트랜지스터군의 그것과의 대칭성을 향상시키는 예를 설명하였지만, 본 개시는 이것으로 한정되지 않는다. 트랜지스터를 추가하지 않고, 제 1 트랜지스터군의 레이아웃 구성과 제 2 트랜지스터군의 그것과의 대칭성을 향상시키는 구성으로 하여도 좋다. 변형예4에서는, 그 한 예를 설명한다.
도 8에, 변형예4의 CMOS 이미지 센서에서의 공유화소 단위부의 레이아웃 구성의 개략 평면도를 도시한다. 그리고, 도 8에 도시하는 변형예4의 공유화소 단위부(150)에서, 도 4에 도시하는 제 1의 실시 형태의 공유화소 단위부(110)와 같은 구성에는 같은 부호를 붙여서 나타낸다.
공유화소 단위부(150)는, 8개의 화소를 공유하는 공유화소 단위부이고, 제 1 수광부(21)와, 제 2 수광부(22)와, 제 1 웰 콘택트(23a)와, 제 2 웰 콘택트(23b)와, 제 1 트랜지스터군(37)과, 제 2 트랜지스터군(38)으로 구성된다.
도 8과 도 4와의 비교로부터 분명한 바와 같이, 이 예의 공유화소 단위부(150)는, 상기 제 1의 실시 형태의 공유화소 단위부(110)에서, 제 1 트랜지스터군 및 제 2 트랜지스터군의 구성을 바꾼 것이다. 이 예에서의 제 1 트랜지스터군(37) 및 제 2 트랜지스터군(38) 이외의 구성은, 상기 제 1의 실시 형태의 대응하는 구성과 마찬가지이다. 그 때문에, 여기서는, 제 1 트랜지스터군(37) 및 제 2 트랜지스터군(38)의 구성에 관해서만 설명한다.
제 1 트랜지스터군(37)은, 도 8에 도시하는 바와 같이, 제 1 수광부(21)와 제 2 수광부(22)의 사이에 배치된다. 또한, 제 2 트랜지스터군(38)은, 제 2 수광부(22)의 주변 영역에서, 제 2 수광부(22)의 제 1 트랜지스터군(37)의 배치측과는 반대측의 영역에 배치된다. 또한, 각 트랜지스터군은, 횡방향(X방향)에 따라서, 수광부의 한쪽의 단부 부근의 위치부터 다른쪽의 단부 부근의 위치까지 연재되어 형성된다. 그리고, 횡방향에서의 제 1 트랜지스터군(37)의 양단의 위치가, 각각 제 2 트랜지스터군(38)의 양단의 위치와 개략 같게 되도록, 각 트랜지스터군을 배치한다.
또한, 제 1 트랜지스터군(37)은, 증폭 트랜지스터(13)의 증폭 게이트(13g)와, 제 1 소스/드레인(37a)과, 제 2 소스/드레인(37b)을 갖는다. 그리고, 제 1 소스/드레인(37a), 증폭 게이트(13g) 및 제 2 소스/드레인(37b)은, 횡방향(도 8중의 X방향)에 따라서, 이 순서로 배치된다. 또한, 이 때, 제 2 소스/드레인(37b)이, 횡방향(도 8중의 X방향)에서, 제 1 웰 콘택트(23a)측에 위치하도록, 각 게이트 및 각 소스/드레인을 배치한다. 또한, 이 예에서는, 도 8에 도시하는 바와 같이, 증폭 게이트(13g)를 제 1 트랜지스터군(37)의 형성 영역의 개략 중앙에 배치한다.
이 예에서는, 제 1 소스/드레인(37a), 증폭 게이트(13g) 및 제 2 소스/드레인(37b)으로 증폭 트랜지스터(13)가 구성된다. 그리고, 제 1 소스/드레인(37a) 및 제 2 소스/드레인(37b)의 한쪽이, 증폭 트랜지스터(13)의 소스로서 작용하고, 다른쪽이 드레인으로서 작용한다.
제 2 트랜지스터군(38)은, 리셋 트랜지스터(14)의 리셋 게이트(14g)와, 선택 트랜지스터(15)의 선택 게이트(15g)와, 제 3 소스/드레인(38a) 내지 제 6 소스/드레인(38d)을 갖는다. 그리고, 제 3 소스/드레인(38a), 리셋 게이트(14g), 제 4 소스/드레인(38b), 제 5 소스/드레인(38c), 선택 게이트(15g) 및 제 6 소스/드레인(38d)은, 횡방향(도 8중의 X방향)에 따라서, 이 순서로 배치된다.
또한, 이 때, 제 4 소스/드레인(38b)은, 도 8에 도시하는 바와 같이, 제 5 소스/드레인(38c)과 소정 간격을 두고 배치된다. 또한, 이 예에서는, 제 6 소스/드레인(38d)이, 횡방향(X방향)에서, 제 2 웰 콘택트(23b)측에 위치하도록, 각 게이트 및 각 소스/드레인을 배치한다. 또한, 이 예에서는, 리셋 게이트(14g) 및 선택 게이트(15g)는, 종방향(Y방향)에서, 각각 제 8 포토 다이오드(118) 및 제 7 포토 다이오드(117)과 개략 대향하는 위치에 배치된다.
제 2 트랜지스터군(38)에서는, 제 3 소스/드레인(38a), 리셋 게이트(14g) 및 제 4 소스/드레인(38b)으로 리셋 트랜지스터(14)가 구성된다. 그리고, 제 3 소스/드레인(38a) 및 제 4 소스/드레인(38b)의 한쪽이, 리셋 트랜지스터(14)의 소스로서 작용하고, 다른쪽이 드레인으로서 작용한다. 또한, 제 2 트랜지스터군(38)에서는, 제 5 소스/드레인(38c), 선택 게이트(15g) 및 제 6 소스/드레인(38d)으로 선택 트랜지스터(15)가 구성된다. 그리고, 제 5 소스/드레인(38c) 및 제 6 소스/드레인(38d)의 한쪽이, 선택 트랜지스터(15)의 소스로서 작용하고, 다른쪽이 드레인으로서 작용한다. 또한, 이 예에서는, 리셋 게이트(14g)의 면적을 선택 게이트(15g)의 면적과 같은 정도로 한다.
그리고, 이 예에서는, 증폭 게이트(13g)의 면적을, 제 2 트랜지스터군(38) 내의 각 게이트(리셋 게이트(14g), 선택 게이트(15g))의 면적보다 크게 한다. 구체적으로는, 증폭 게이트(13g)의 횡방향(도 8중의 X방향)의 연재 길이를, 제 2 트랜지스터군(38) 내의 각 게이트의 그것보다 길게 한다. 단, 이 때, 증폭 게이트(13g)의 면적이 제 2 트랜지스터군(38) 내의 리셋 게이트(14g)의 면적과 선택 게이트(15g)의 면적과의 총합과 개략 같게 되도록, 증폭 게이트(13g)의 면적 및 형상을 설정한다.
상술한 바와 같이 하여 각 트랜지스터군을 구성한 경우, 공유화소 단위부(150) 내에서, 제 1 트랜지스터군(37)에서의 게이트(소스/드레인)의 점유 면적과, 제 2 트랜지스터군(38)에서의 게이트(소스/드레인)의 그것이 개략 대칭이 된다. 즉, 이 예에서도, 제 1 트랜지스터군(37)의 레이아웃 구성이 제 2 트랜지스터군(38)의 그것과 개략 대칭이 된다. 그 때문에, 이 예의 CMOS 이미지 센서에서도, 제 1 트랜지스터군(37) 및 제 2 트랜지스터군(38) 사이의 레이아웃 구성의 비대칭성에 의해 발생하는 상기 문제를 해소할 수 있고, 상기 제 1의 실시 형태와 같은 효과를 얻을 수 있다.
또한, 이 예에서는, 제 1 트랜지스터군(37)에 증폭 트랜지스터(13)를 마련하고, 제 2 트랜지스터군(38)에 리셋 트랜지스터(14) 및 선택 트랜지스터(15)를 마련한 예를 설명하였지만, 본 개시는 이것으로 한정되지 않는다. 각 트랜지스터군에 마련하는 트랜지스터의 종류(기능)의 배분은, 임의로 설정할 수 있다. 예를 들면, 제 1 트랜지스터군(37)에 선택 트랜지스터(15)를 마련하고, 제 2 트랜지스터군(38)에 증폭 트랜지스터(13) 및 리셋 트랜지스터(14)를 마련하여도 좋다. 또한, 이 예에서는 제 1 트랜지스터군(37)에 증폭 트랜지스터(13)를 하나 마련한 예를 설명하였지만, 본 개시는 이것으로 한정되지 않고, 제 1 트랜지스터군(37)에 복수의 증폭 트랜지스터(13)를 마련하여도 좋다.
<3. 제 2의 실시 형태>
제 2의 실시 형태에서는, 4트랜지스터형의 CMOS 이미지 센서에서, 하나의 공유화소 단위부에서 4개의 화소를 공유하는 구성예에 관해 설명한다. 또한, 본 실시 형태에 관한 CMOS 이미지 센서의 전체 구성은, 상기 제 1의 실시 형태(도 1)와 같은 구성이기 때문에, 여기서는, 그 설명을 생략한다.
[공유화소 단위부의 구성]
4트랜지스터형의 CMOS 이미지 센서에서 4개의 화소를 공유하는 경우의 공유화소 단위부의 구성을, 도 3을 참조하면서 설명한다. 4개의 화소를 공유하는 경우, 도 3중의 1점 쇄선으로 둘러싸여진 영역의 등가회로가 공유화소 단위부(160)의 등가회로가 된다.
공유화소 단위부(160)는, 4개의 포토 다이오드(제 1 포토 다이오드(111) 내지 제 4 포토 다이오드(114))를 구비한다. 또한, 공유화소 단위부(160)는, 제 1 포토 다이오드(111) 내지 제 4 포토 다이오드(114)에 각각 대응하여 마련된 4개의 전송 트랜지스터(제 1 전송 트랜지스터(121) 내지 제 4 전송 트랜지스터(124))를 구비한다. 또한, 공유화소 단위부(160)는, 4개의 화소에서 공유되는, 증폭 트랜지스터(13), 리셋 트랜지스터(14), 선택 트랜지스터(15) 및 FD 영역(16)을 구비한다.
그리고, 공유화소 단위부(160)에서는, 도 3에 도시하는 바와 같이, 전송 트랜지스터 및 그에 대응하는 포토 다이오드로 이루어지는 회로를 4개 마련하고, 그 4개의 회로가 FD 영역(16) 및 그라운드 사이에 병렬 접속된 구성으로 된다. 본 실시 형태에서, FD 영역(16)에 접속되는 전송 트랜지스터 및 포토 다이오드로 이루어지는 회로의 수가 상기 제 1의 실시 형태의 그것과 다른 것 이외의 구성은, 상기 제 1의 실시 형태의 구성과 마찬가지이다. 그 때문에, 여기서는, 공유화소 단위부(160)의 등가회로에서의, 각종 포토 다이오드, 각종 트랜지스터 및 FD 영역(16) 사이의 접속 관계에 관한 상세한 설명은 생략한다.
[공유화소 단위부의 레이아웃]
(1) 공유화소 단위부 전체의 레이아웃
도 9에, 본 실시 형태의 공유화소 단위부(160)의 레이아웃 구성의 개략 평면도를 도시한다. 그리고, 도 9에 도시하는 공유화소 단위부(160)의 레이아웃 구성에서, 도 3에 도시하는 공유화소 단위부(160)의 등가회로 내의 구성에 대응하는 구성에는 같은 부호를 붙여서 나타낸다.
공유화소 단위부(160)는, 제 1 수광부(41)와, 제 2 수광부(42)와, 제 1 웰 콘택트(23a)와, 제 2 웰 콘택트(23b)와, 제 1 트랜지스터군(51)과, 제 2 트랜지스터군(52)으로 구성된다.
본 실시 형태에서는, 도 9에 도시하는 바와 같이, 공유화소 단위부(160) 내에서, 제 1 수광부(41) 및 제 2 수광부(42)를 종방향(Y방향)으로 배열한다. 또한, 제 1 트랜지스터군(51)은, 제 1 수광부(41)와 제 2 수광부(42)의 사이에 배치되고, 제 2 트랜지스터군(52)은, 제 2 수광부(42)의 주변 영역에서, 제 2 수광부(42)의 제 1 트랜지스터군(51)의 배치측과는 반대측의 영역에 배치된다.
또한, 본 실시 형태에서는, 각 트랜지스터군은, 횡방향(도 9중의 X방향)에 따라서, 수광부의 한쪽의 단부 부근의 위치부터 다른쪽의 단부 부근의 위치까지 연재되어 형성된다. 이 때, 본 실시 형태에서는, 횡방향에서의 제 1 트랜지스터군(51)의 양단의 위치가, 각각 제 2 트랜지스터군(52)의 양단의 위치와 개략 같게 되도록, 각 트랜지스터군을 배치한다.
또한, 본 실시 형태에서는, 제 1 트랜지스터군(51)에 증폭 트랜지스터(13) 및 선택 트랜지스터(15)를 배치하고, 제 2 트랜지스터군(52)에 리셋 트랜지스터(14)를 배치한다. 또한, 본 실시 형태에서도, 4개의 화소에서 공유되는 FD 영역(16)(플로팅 디퓨전부)을, 각 수광부에 각각 나누어서 마련한다(제 1 FD 영역(16a) 및 제 2 FD 영역(16b)).
또한, 제 1 웰 콘택트(23a) 및 제 2 웰 콘택트(23b)는, 제 1 수광부(41) 및 제 2 수광부(42)에 대해 각각 마련된다. 또한, 제 1 웰 콘택트(23a)는, 제 1 수광부(41)의 주변 영역에서, 제 1 수광부(41)의 횡방향(도 9중의 X방향)의 한쪽의 측(도 9에서는 좌측)의 영역에 배치되고, 또한, 제 1 FD 영역(16a)과 대향하는 위치에 배치된다. 또한, 제 2 웰 콘택트(23b)는, 제 2 수광부(42)의 주변 영역에서, 제 2 수광부(42)의 횡방향(도 9중의 X방향)의 한쪽의 측(도 9에서는 좌측)의 영역에 배치되고, 또한, 제 2 FD 영역(16b)과 대향하는 위치에 배치된다. 단, 각 웰 콘택트의 배치 위치는, 도 9에 도시하는 예로 한정되지 않는다. 예를 들면, 각 웰 콘택트를, 대응하는 수광부의 주변 영역에서, 그 수광부의 횡방향의 다른쪽(도 9중의 X방향)의 측(도 9에서는 우측)의 위치에 배치하고, 또한, 대응하는 수광부 내의 FD 영역와 대향하는 위치에 배치하여도 좋다.
본 실시 형태의 CMOS 이미지 센서에서는, 상술한 바와 같이 하여, 공유화소 단위부(160) 내의 각 부분을 배치하고, 또한, 도 3에 도시하는 등가회로에서의 각 부분의 접속 관계가 충족되도록, 각종 콘택트 및 내부 배선(부도시)을 통하여 각 부분을 전기적으로 접속한다.
또한, 본 실시 형태에서는, 후술하는 바와 같이, 제 2 트랜지스터군(52)에 리셋 트랜지스터를 하나 추가한다. 그러나, 본 실시 형태에서는, 도 9에 도시하는 바와 같이, 제 2 웰 콘택트(23b)를 제 2 트랜지스터군(52)의 주변에 배치하지 않기 때문에, 제 2 트랜지스터군(52)의 형성 영역 내에 리셋 트랜지스터를 하나 추가하기 위한 영역을 효율적으로 확보할 수 있다.
(2) 공유화소 단위부의 각 부분의 레이아웃
다음에, 공유화소 단위부(160) 내의 각 부분의 레이아웃 구성에 관해, 도 9를 참조하면서 설명한다.
제 1 수광부(41)는, 종방향(도 9중의 Y방향)으로 배열된 제 1 포토 다이오드(111) 및 제 2 포토 다이오드(112)(광전 변환부)와, 그들에 각각 대응하여 마련된 제 1 전송 트랜지스터(121) 및 제 2 전송 트랜지스터(122)(전송부)를 갖는다. 또한, 제 1 수광부(41)는, 2개의 화소에서 공유되는, 제 1 FD 영역(16a)을 갖는다. 그리고, 도 9에서는, 설명을 간략화하기 위해, 제 1 전송 트랜지스터(121) 및 제 2 전송 트랜지스터(122)의 각 게이트(제 1 전송 게이트(121a) 및 제 2 전송 게이트(122a))만을 도시한다.
본 실시 형태에서는, 제 1 FD 영역(16a)은, 도 9에 도시하는 바와 같이, 제 1 포토 다이오드(111) 및 제 2 포토 다이오드(112) 사이의 대향 영역에서, 제 1 웰 콘택트(23a)측과는 반대측의 단부 부근에 배치된다. 또한, 제 1 전송 게이트(121a) 및 제 2 전송 게이트(122a)는, 제 1 포토 다이오드(111) 및 제 2 포토 다이오드(112)와 제 1 FD 영역(16a)의 사이에 각각 배치된다. 또한, 이 때, 제 1 전송 게이트(121a) 및 제 2 전송 게이트(122a)는, 각각, 제 1 포토 다이오드(111) 및 제 2 포토 다이오드(112)에 직결하여 배치된다.
제 2 수광부(42)는, 종방향(도 9중의 Y방향)으로 배열된 제 3 포토 다이오드(113) 및 제 4 포토 다이오드(114)(광전 변환부)와, 그들에 각각 대응하여 마련된 제 3 전송 트랜지스터(123) 및 제 4 전송 트랜지스터(124)(전송부)를 갖는다. 또한, 제 2 수광부(42)는, 2개의 화소에서 공유되는, 제 2 FD 영역(16b)을 갖는다. 그리고, 도 9에서는, 설명을 간략화하기 위해, 제 3 전송 트랜지스터(123) 및 제 4 전송 트랜지스터(124)의 각 게이트(제 3 전송 게이트(123a) 및 제 4 전송 게이트(124a))만을 도시한다.
본 실시 형태에서는, 제 2 FD 영역(16b)은, 도 9에 도시하는 바와 같이, 제 3 포토 다이오드(113) 및 제 4 포토 다이오드(114) 사이의 대향 영역에서, 제 2 웰 콘택트(23b)측과는 반대측의 단부 부근에 배치된다. 또한, 제 3 전송 게이트(123a) 및 제 4 전송 게이트(124a)는, 제 3 포토 다이오드(113) 및 제 4 포토 다이오드(114)와 제 2 FD 영역(16b)의 사이에 각각 배치된다. 또한, 이 때, 제 3 전송 게이트(123a) 및 제 4 전송 게이트(124a)는, 각각, 제 3 포토 다이오드(113) 및 제 4 포토 다이오드(114)에 직결하여 배치된다. 즉, 제 2 수광부(42)를 구성하는 각 부분의 배치 형태는, 제 1 수광부(41)의 그것과 마찬가지이다.
제 1 트랜지스터군(51)은, 증폭 트랜지스터(13)의 증폭 게이트(13h)와, 선택 트랜지스터(15)의 선택 게이트(15h)와, 제 1 소스/드레인(51a) 내지 제 3 소스/드레인(51c)을 갖는다. 그리고, 본 실시 형태에서는, 횡방향(도 9중의 X방향)에 따라서, 제 1 소스/드레인(51a), 증폭 게이트(13h), 제 2 소스/드레인(51b), 선택 게이트(15h) 및 제 3 소스/드레인(51c)이 이 순서로 배치된다. 또한, 이 때, 제 3 소스/드레인(51c)이, 횡방향에서, 제 1 웰 콘택트(23a)측에 위치하도록, 각 게이트 및 각 소스/드레인을 배치한다.
제 1 트랜지스터군(51)에서는, 제 1 소스/드레인(51a), 증폭 게이트(13h) 및 제 2 소스/드레인(51b)으로 증폭 트랜지스터(13)가 구성된다. 그리고, 제 1 소스/드레인(51a) 및 제 2 소스/드레인(51b)은, 각각, 증폭 트랜지스터(13)의 드레인 및 소스로서 작용한다. 또한, 제 1 트랜지스터군(51)에서는, 제 2 소스/드레인(51b), 선택 게이트(15h) 및 제 3 소스/드레인(51c)으로 선택 트랜지스터(15)가 구성된다. 그리고, 제 2 소스/드레인(51b) 및 제 3 소스/드레인(51c)은, 각각, 선택 트랜지스터(15)의 드레인 및 소스로서 작용한다. 즉, 제 1 트랜지스터군(51) 내에서는, 제 2 소스/드레인(51b)은, 증폭 트랜지스터(13)의 소스 및 선택 트랜지스터(15)의 드레인으로서 공용된다.
또한, 본 실시 형태에서는, 도 9에 도시하는 바와 같이, 증폭 게이트(13h)의 면적을 선택 게이트(15h)의 면적보다 크게 한다. 구체적으로는, 증폭 게이트(13h)의 횡방향(X방향)의 연재 길이를, 선택 게이트(15h)의 그것보다 길게 한다.
제 2 트랜지스터군(52)은, 2개의 리셋 트랜지스터로 구성하고, 2개의 리셋 트랜지스터를 횡방향(도 9중의 X방향)에 따라서 배치한다. 즉, 본 실시 형태에서는, 상기 제 1의 실시 형태와 마찬가지로, 리셋 트랜지스터를 하나 추가한다.
제 2 트랜지스터군(52)은, 제 1의 리셋 트랜지스터의 제 1 리셋 게이트(14h)와, 제 2의 리셋 트랜지스터의 제 2 리셋 게이트(14i)와, 제 4 소스/드레인(52a) 내지 제 6 소스/드레인(52c)을 갖는다. 그리고, 본 실시 형태에서는, 횡방향(도 9중의 X방향)에 따라서, 제 4 소스/드레인(52a), 제 1 리셋 게이트(14h), 제 5 소스/드레인(52b), 제 2 리셋 게이트(14i) 및 제 6 소스/드레인(52c)이 이 순서로 배치된다. 또한, 이 때, 제 6 소스/드레인(52c)이, 횡방향에서, 제 2 웰 콘택트(23b)측에 위치하도록, 각 게이트 및 각 소스/드레인을 배치한다.
제 2 트랜지스터군(52)에서는, 제 4 소스/드레인(52a), 제 1 리셋 게이트(14h) 및 제 5 소스/드레인(52b)으로 제 1의 리셋 트랜지스터가 구성된다. 또한, 제 2 트랜지스터군(52)에서는, 제 5 소스/드레인(52b), 제 2 리셋 게이트(14i) 및 제 6 소스/드레인(52c)으로 제 2의 리셋 트랜지스터가 구성된다.
또한, 본 실시 형태에서는, 2개의 리셋 트랜지스터를 전원 전압(Vdd) 및 FD 영역(16) 사이에서의 병렬 접속한다. 그 때문에, 제 2 트랜지스터군(52)에서는, 제 5 소스/드레인(52b)이 2개의 리셋 트랜지스터의 소스 또는 드레인으로서 공용된다. 그리고, 제 5 소스/드레인(52b)을 2개의 리셋 트랜지스터의 소스로서 이용한 경우에는, 제 4 소스/드레인(52a) 및 제 6 소스/드레인(52c)은, 드레인으로서 작용한다. 역으로, 제 5 소스/드레인(52b)을 2개의 리셋 트랜지스터의 드레인으로서 이용한 경우에는, 제 4 소스/드레인(52a) 및 제 6 소스/드레인(52c)은, 소스로서 작용한다.
그리고, 본 실시 형태에서는, 제 1 리셋 게이트(14h)의 면적을, 제 2 리셋 게이트(14i)의 면적과 동일하게 한다. 또한, 본 실시 형태에서는, 각 리셋 게이트의 면적을, 증폭 게이트(13h)의 면적보다 작게 한다. 단, 이 때, 증폭 게이트(13h)의 면적과 선택 게이트(15h)의 면적과의 총합이, 제 1 리셋 게이트(14h)의 면적과 제 2 리셋 게이트(14i)의 면적과의 총합과 개략 같게 되도록, 각 게이트 및 소스/드레인의 면적 및 형상을 설정한다. 즉, 제 1 트랜지스터군(31)에서의 게이트 및 소스/드레인의 점유 면적이, 각각 제 2 트랜지스터군(32)에서의 게이트 및 소스/드레인의 점유 면적과 개략 같게 되도록, 각 게이트 및 소스/드레인의 면적 및 형상을 설정한다.
상술한 바와 같이 하여 각 트랜지스터군을 구성한 경우, 제 1 트랜지스터군(51)의 레이아웃 구성(제 1의 레이아웃 구성 : 게이트 및 소스/드레인의 패턴 및 사이즈)이, 제 2 트랜지스터군(52)의 레이아웃 구성(제 2의 레이아웃 구성)과 개략 대칭이 된다. 보다 상세하게는, 도 9에 도시하는 바와 같이, 제 1 트랜지스터군(51) 및 제 2 트랜지스터군(52) 사이의 중심을 통과하면서 양 트랜지스터군 사이의 배치 방향(Y방향)과 직교하는 방향(X방향)으로 연재되는 직선(L2)에 대해 양 트랜지스터군의 레이아웃 구성이 서로 개략 대칭이 된다.
그 때문에, 본 실시 형태에서는, 제 1 트랜지스터군(51) 및 제 2 트랜지스터군(52) 사이의 레이아웃 구성의 비대칭성에 의해 발생하는 상기 문제를 해소할 수 있고, 상기 제 1의 실시 형태와 같은 효과를 얻을 수 있다.
또한, 본 실시 형태에서도, 제 2 트랜지스터군(52)에 마련한 2개의 리셋 트랜지스터 중, 한쪽의 리셋 트랜지스터의 구성을 트랜지스터로서 기능시키지 않는 구성으로 하여도 좋다. 또한, 본 실시 형태에서도, 각 트랜지스터군에 마련하는 트랜지스터의 종류(기능)의 배분은, 임의로 설정할 수 있다. 단, 하나의 종류의 트랜지스터만이 배치된 트랜지스터군에서는, 도 9와 마찬가지로, 그 트랜지스터를 하나 추가하여, 2개의 트랜지스터군의 레이아웃 구성이 서로 개략 대칭으로 되도록 구성한다.
또한, 본 실시 형태의 공유화소 단위부(160)의 레이아웃 구성은, 도 9에 도시하는 예로 한정되지 않는다. 예를 들면, 본 실시 형태의 공유화소 단위부(160)의 각 트랜지스터군의 레이아웃 구성에, 상기 변형예1 내지 4(도 5 내지 8)에서 설명한 각 트랜지스터군의 레이아웃 구성을 적용하여도 좋다.
<4. 제 3의 실시 형태>
제 3의 실시 형태에서는, 4트랜지스터형의 CMOS 이미지 센서에서, 하나의 공유화소 단위부에서 2개의 화소를 공유하는 구성예에 관해 설명한다. 또한, 본 실시 형태에 관한 CMOS 이미지 센서의 전체 구성은, 상기 제 1의 실시 형태(도 1)와 같은 구성이기 때문에, 여기서는, 그 설명을 생략한다.
[공유화소 단위부의 구성]
4트랜지스터형의 CMOS 이미지 센서에서 2개의 화소를 공유하는 경우의 공유화소 단위부의 구성을, 도 3을 참조하면서 설명한다. 2개의 화소를 공유한 경우, 도 3중의 점선으로 둘러싸여진 영역의 등가회로가 공유화소 단위부(170)의 등가회로가 된다.
공유화소 단위부(170)는, 2개의 포토 다이오드(제 1 포토 다이오드(111) 및 제 2 포토 다이오드(112))를 구비한다. 또한, 공유화소 단위부(170)는, 제 1 포토 다이오드(111) 및 제 2 포토 다이오드(112)에 각각 대응하여 마련된 2개의 전송 트랜지스터(제 1 전송 트랜지스터(121) 및 제 2 전송 트랜지스터(122))를 구비한다. 또한, 공유화소 단위부(170)는, 2개의 화소에서 공유되는, 증폭 트랜지스터(13), 리셋 트랜지스터(14), 선택 트랜지스터(15) 및 FD 영역(16)을 구비한다.
그리고, 공유화소 단위부(170)에서는, 도 3에 도시하는 바와 같이, 전송 트랜지스터 및 그에 대응하는 포토 다이오드로 이루어지는 회로를 2개 마련하고, 그 2개의 회로가 FD 영역(16) 및 그라운드 사이에 병렬 접속된 구성으로 된다. 본 실시 형태에서, FD 영역(16)에 접속되는 전송 트랜지스터 및 포토 다이오드로 이루어지는 회로의 수가 상기 제 1의 실시 형태의 그것과 다른 것 이외의 구성은, 상기 제 1의 실시 형태의 구성과 마찬가지이다. 그 때문에, 여기서는, 공유화소 단위부(170)의 등가회로에서의, 각종 포토 다이오드, 각종 트랜지스터 및 FD 영역(16) 사이의 접속 관계에 관한 상세한 설명은 생략한다.
[공유화소 단위부의 레이아웃]
(1) 공유화소 단위부 전체의 레이아웃
도 10에, 본 실시 형태의 공유화소 단위부(170)의 레이아웃 구성의 개략 평면도를 도시한다. 그리고, 도 10에 도시하는 공유화소 단위부(170)의 레이아웃 구성에서, 도 3에 도시하는 공유화소 단위부(170)의 등가회로 내의 구성에 대응하는 구성에는 같은 부호를 붙여서 나타낸다.
공유화소 단위부(170)는, 수광부(60)와, 웰 콘택트(23)와, 제 1 트랜지스터군(61)과, 제 2 트랜지스터군(62)으로 구성된다. 즉, 본 실시 형태의 공유화소 단위부(170) 내에는, 웰 콘택트(23) 및 수광부(60)를 각각 1개씩 마련한다.
또한, 본 실시 형태에서는, 수광부(60)의 횡방향(도 10중의 X방향)에서, 웰 콘택트(23)는, 수광부(60)의 한쪽의 측(도 10에서는 좌측)의 주변 영역에 배치되고, 각 트랜지스터군은, 수광부(60)의 다른쪽의 측(도 10에서는 우측)의 주변 영역에 배치된다. 이 때, 웰 콘택트(23)는, 수광부(60) 내의 FD 영역(16)과 대향하는 위치에 배치된다. 단, 웰 콘택트(23) 및 각 트랜지스터군의 배치 위치는, 도 10에 도시하는 예로 한정되지 않고, 수광부(60)에 대한 웰 콘택트(23)와 각 트랜지스터군과의 배치 관계가, 도 10에 도시하는 배치 관계와 반대로 되어 있어도 좋다.
제 1 트랜지스터군(61) 및 제 2 트랜지스터군(62)은, 수광부(60)의 종방향(도 10중의 Y방향)에 따라서, 서로 소정 간격을 두고 배치된다. 그리고, 이 때, 제 1 트랜지스터군(61) 및 제 2 트랜지스터군(62)은 각각, 수광부(60)의 제 1 포토 다이오드(111) 및 제 2 포토 다이오드(112)와 대향하는 위치에 배치된다.
또한, 각 트랜지스터군은, 종방향(도 10중의 Y방향)에 따라서, 대응하는 포토 다이오드의 한쪽의 단부 부근의 위치부터 다른쪽의 단부 부근의 위치까지 연재되어 형성된다. 또한, 본 실시 형태에서는, 제 1 트랜지스터군(61)에 증폭 트랜지스터(13) 및 선택 트랜지스터(15)를 배치하고, 제 2 트랜지스터군(62)에 리셋 트랜지스터(14)를 배치한다.
본 실시 형태의 CMOS 이미지 센서에서는, 상술한 바와 같이 하여, 공유화소 단위부(170) 내의 각 부분을 배치하고, 또한, 도 3에 도시하는 등가회로에서의 각 부분의 접속 관계가 충족되도록, 각종 콘택트 및 내부 배선(부도시)을 통하여 각 부분을 전기적으로 접속한다.
또한, 본 실시 형태에서는, 후술하는 바와 같이, 제 2 트랜지스터군(62)에 리셋 트랜지스터를 하나 추가한다. 그러나, 본 실시 형태에서는, 도 10에 도시하는 바와 같이, 웰 콘택트(23)를 트랜지스터군의 주변에 배치하지 않기 때문에, 제 2 트랜지스터군(62)의 형성 영역 내에 리셋 트랜지스터를 하나 추가하기 위한 영역을 효율적으로 확보할 수 있다.
(2) 공유화소 단위부의 각 부분의 레이아웃
다음에, 공유화소 단위부(170) 내의 각 부분의 레이아웃 구성에 관해, 도 10을 참조하면서 설명한다.
수광부(60)는, 종방향(도 10중의 Y방향)으로 배열된 제 1 포토 다이오드(111) 및 제 2 포토 다이오드(112)(광전 변환부)와, 그들에 각각 대응하여 마련된 제 1 전송 트랜지스터(121) 및 제 2 전송 트랜지스터(122)(전송부)를 갖는다. 또한, 수광부(60)는, 2개의 화소에서 공유되는 FD 영역(16)(플로팅 디퓨전부)을 갖는다. 그리고, 도 10에서는, 설명을 간략화하기 위해, 제 1 전송 트랜지스터(121) 및 제 2 전송 트랜지스터(122)의 각 게이트(제 1 전송 게이트(121a) 및 제 2 전송 게이트(122a))만을 도시한다.
본 실시 형태에서는, FD 영역(16)은, 제 1 포토 다이오드(111) 및 제 2 포토 다이오드(112) 사이의 대향 영역에서, 웰 콘택트(23)측과는 반대측의 단부 부근에 배치된다. 또한, 제 1 전송 게이트(121a) 및 제 2 전송 게이트(122a)는, 제 1 포토 다이오드(111) 및 제 2 포토 다이오드(112)와 FD 영역(16)의 사이에 각각 배치된다. 또한, 이 때, 제 1 전송 게이트(121a) 및 제 2 전송 게이트(122a)는, 각각, 제 1 포토 다이오드(111) 및 제 2 포토 다이오드(112)에 직결하여 배치된다.
제 1 트랜지스터군(61)은, 증폭 트랜지스터(13)의 증폭 게이트(13j)와, 선택 트랜지스터(15)의 선택 게이트(15j)와, 제 1 소스/드레인(61a) 내지 제 3 소스/드레인(61c)을 갖는다. 그리고, 본 실시 형태에서는, 종방향(도 10중의 Y방향)에 따라서, 제 1 소스/드레인(61a), 증폭 게이트(13j), 제 2 소스/드레인(61b), 선택 게이트(15j) 및 제 3 소스/드레인(61c)이 이 순서로 배치된다. 또한, 이 때, 제 1 소스/드레인(61a)이, 종방향에서, FD 영역(16)측에 위치하도록, 각 게이트 및 각 소스/드레인을 배치한다.
제 1 트랜지스터군(61)에서는, 제 1 소스/드레인(61a), 증폭 게이트(13j) 및 제 2 소스/드레인(61b)으로 증폭 트랜지스터(13)가 구성된다. 그리고, 제 1 소스/드레인(61a) 및 제 2 소스/드레인(61b)은, 각각, 증폭 트랜지스터(13)의 드레인 및 소스로서 작용한다. 또한, 제 1 트랜지스터군(61)에서는, 제 2 소스/드레인(61b), 선택 게이트(15j) 및 제 3 소스/드레인(61c)으로 선택 트랜지스터(15)가 구성된다. 그리고, 제 2 소스/드레인(61b) 및 제 3 소스/드레인(61c)은, 각각, 선택 트랜지스터(15)의 드레인 및 소스로서 작용한다. 즉, 제 1 트랜지스터군(61) 내에서는, 제 2 소스/드레인(61b)은, 증폭 트랜지스터(13)의 소스 및 선택 트랜지스터(15)의 드레인으로서 공용된다.
또한, 본 실시 형태에서는, 도 10에 도시하는 바와 같이, 증폭 게이트(13j)의 면적을 선택 게이트(15j)의 면적보다 크게 한다. 구체적으로는, 증폭 게이트(13j)의 종방향(Y방향)의 연재 길이를, 선택 게이트(15j)의 그것보다 길게 한다.
제 2 트랜지스터군(62)은, 2개의 리셋 트랜지스터로 구성하고, 2개의 리셋 트랜지스터를 종방향(도 10중의 Y방향)에 따라서 배치한다. 즉, 본 실시 형태에서는, 상기 제 1의 실시 형태와 마찬가지로, 리셋 트랜지스터를 하나 추가한다.
제 2 트랜지스터군(62)은, 제 1의 리셋 트랜지스터의 제 1 리셋 게이트(14j)와, 제 2의 리셋 트랜지스터의 제 2 리셋 게이트(14k)와, 제 4 소스/드레인(62a) 내지 제 6 소스/드레인(62c)을 갖는다. 그리고, 본 실시 형태에서는, 종방향(도 10중의 Y방향)에 따라서, 제 4 소스/드레인(62a), 제 1 리셋 게이트(14j), 제 5 소스/드레인(62b), 제 2 리셋 게이트(14k) 및 제 6 소스/드레인(62c)이 이 순서로 배치된다. 또한, 이 때, 제 6 소스/드레인(62c)이, 종방향에서, FD 영역(16)측에 위치하도록, 각 게이트 및 각 소스/드레인을 배치한다.
제 2 트랜지스터군(62)에서는, 제 4 소스/드레인(62a), 제 1 리셋 게이트(14j) 및 제 5 소스/드레인(62b)으로 제 1의 리셋 트랜지스터가 구성된다. 또한, 제 2 트랜지스터군(62)에서는, 제 5 소스/드레인(62b), 제 2 리셋 게이트(14k) 및 제 6 소스/드레인(62c)으로 제 2의 리셋 트랜지스터가 구성된다.
또한, 본 실시 형태에서는, 2개의 리셋 트랜지스터를 전원 전압(Vdd) 및 FD 영역(16) 사이에서의 병렬 접속한다. 그 때문에, 제 2 트랜지스터군(62)에서는, 제 5 소스/드레인(62b)이 2개의 리셋 트랜지스터의 소스 또는 드레인으로서 공유된다. 그리고, 제 5 소스/드레인(62b)을 2개의 리셋 트랜지스터의 소스로서 이용한 경우에는, 제 4 소스/드레인(62a) 및 제 6 소스/드레인(62c)은, 드레인으로서 작용한다. 역으로, 제 5 소스/드레인(62b)을 2개의 리셋 트랜지스터의 드레인으로서 이용한 경우에는, 제 4 소스/드레인(62a) 및 제 6 소스/드레인(62c)은, 소스로서 작용한다.
그리고, 본 실시 형태에서는, 제 1 리셋 게이트(14j)의 면적을, 제 2 리셋 게이트(14k)의 면적과 동일하게 한다. 또한, 본 실시 형태에서는, 각 리셋 게이트의 면적을, 증폭 게이트(13j)의 면적보다 작게 한다. 단, 이 때, 증폭 게이트(13j)의 면적과 선택 게이트(15j)의 면적과의 총합이, 제 1 리셋 게이트(14j)의 면적과 제 2 리셋 게이트(14k)의 면적과의 총합과 개략 같게 되도록, 각 게이트 및 소스/드레인의 면적 및 형상을 설정한다. 즉, 제 1 트랜지스터군(61)에서의 게이트 및 소스/드레인의 점유 면적이, 각각 제 2 트랜지스터군(62)에서의 게이트 및 소스/드레인의 점유 면적과 개략 같게 되도록, 각 게이트 및 소스/드레인의 면적 및 형상을 설정한다.
상술한 바와 같이 하여 각 트랜지스터군을 구성한 경우, 제 1 트랜지스터군(61)의 레이아웃 구성(제 1의 레이아웃 구성 : 게이트 및 소스/드레인의 패턴 및 사이즈)이, 제 2 트랜지스터군(62)의 레이아웃 구성(제 2의 레이아웃 구성)과 개략 대칭이 된다. 보다 상세하게는, 도 10에 도시하는 바와 같이, 제 1 트랜지스터군(61) 및 제 2 트랜지스터군(62) 사이의 중심을 통과하면서 양 트랜지스터군 사이의 배치 방향(Y방향)과 직교하는 방향(X방향)으로 연재되는 직선(L3)에 대해 양 트랜지스터군의 레이아웃 구성이 서로 개략 대칭이 된다.
그 때문에, 본 실시 형태에서는, 제 1 트랜지스터군(61) 및 제 2 트랜지스터군(62) 사이의 레이아웃 구성의 비대칭성에 의해 발생하는 상기 문제를 해소할 수 있고, 상기 제 1의 실시 형태와 같은 효과를 얻을 수 있다.
또한, 본 실시 형태에서도, 제 2 트랜지스터군(62)에 마련한 2개의 리셋 트랜지스터 중, 한쪽의 리셋 트랜지스터의 구성을 트랜지스터로서 기능시키지 않는 구성으로 하여도 좋다. 또한, 본 실시 형태에서도, 각 트랜지스터군에 마련하는 트랜지스터의 종류(기능)의 배분은, 임의로 설정할 수 있다. 단, 하나의 종류의 트랜지스터만이 배치된 트랜지스터군에서는, 도 10과 마찬가지로, 그 트랜지스터를 하나 추가하여, 2개의 트랜지스터군의 레이아웃 구성이 서로 개략 대칭으로 되도록 구성한다.
또한, 본 실시 형태의 공유화소 단위부(170)의 레이아웃 구성은, 도 10에 도시하는 예로 한정되지 않는다. 예를 들면, 본 실시 형태의 공유화소 단위부(170)의 각 트랜지스터군의 레이아웃 구성에, 상기 변형예1 내지 4(도 5 내지 8)에서 설명한 각 트랜지스터군의 레이아웃 구성을 적용하여도 좋다.
<5. 제 4의 실시 형태>
상기 제 1 내지 3의 실시 형태에서는, 4트랜지스터형의 이면 조사형 CMOS 이미지 센서의 구성예에 관해 설명하였지만, 제 4의 실시 형태에서는, 3트랜지스터형의 이면 조사형 CMOS 이미지 센서의 구성예에 관해 설명한다. 또한, 본 실시 형태에 관한 CMOS 이미지 센서의 전체 구성은, 상기 제 1의 실시 형태(도 1)와 같은 구성이기 때문에, 여기서는, 그 설명을 생략한다.
[공유화소 단위부의 구성]
우선, 본 실시 형태의 공유화소 단위부의 구성을 설명하기 전에, 비교를 위해, 3트랜지스터형의 CMOS 이미지 센서에서, 화소 공유 기술을 이용하지 않는 경우의 각 화소의 구성을 설명한다. 도 11에, 화소 공유 기술을 이용하지 않는 경우의 화소의 등가회로를 도시한다. 그리고, 도 11에 도시하는 화소(80)의 등가회로에서의, 도 2에 도시하는 4트랜지스터형의 CMOS 이미지 센서의 화소(10)의 등가회로와 같은 구성에는 같은 부호를 붙여서 나타낸다.
3트랜지스터형의 CMOS 이미지 센서에서는, 화소(80)는, 포토 다이오드(11), 전송 트랜지스터(12), 증폭 트랜지스터(13), 리셋 트랜지스터(14) 및 FD 영역(16)을 구비한다. 도 11과 도 2와의 비교로부터 분명한 바와 같이, 3트랜지스터형의 CMOS 이미지 센서의 화소(80)의 구성은, 도 2에 도시하는 4트랜지스터형의 CMOS 이미지 센서의 화소(10)에서, 선택 트랜지스터(15)를 생략한 구성이다.
화소(80)에서, 선택 트랜지스터(15)를 생략한 것 이외의 구성은, 4트랜지스터형의 CMOS 이미지 센서의 화소(10)의 그것과 마찬가지이다. 또한, 화소를 구성하는 포토 다이오드(11), FD 영역(16) 및 각종 트랜지스터도, 4트랜지스터형의 CMOS 이미지 센서의 화소(10)의 대응하는 그들과 같은 구성이다. 그리고, 3트랜지스터형의 CMOS 이미지 센서에서는, 화소(80)의 선택 및 비선택의 구별은 FD 영역(16)의 전위에 의해 행하여진다.
다음에, 3트랜지스터형의 CMOS 이미지 센서에서, 화소 공유 기술을 이용한 경우의 공유화소 단위부의 구성을 설명한다. 도 12에, 3트랜지스터형의 CMOS 이미지 센서에서의 공유화소 단위부의 등가회로를 도시한다. 그리고, 도 12에는, 하나의 공유화소 단위부(200)에서 8개의 화소를 공유하는 예를 나타낸다. 또한, 도 12에 도시하는 공유화소 단위부(200)에서, 도 11에 도시하는 화소(80)와 같은 구성에는, 같은 부호를 붙여서 나타낸다.
공유화소 단위부(200)는, 8개의 포토 다이오드(제 1 포토 다이오드(111) 내지 제 8 포토 다이오드(118))를 구비한다. 또한, 공유화소 단위부(200)는, 제 1 포토 다이오드(111) 내지 제 8 포토 다이오드(118)에 각각 대응하여 마련된 8개의 전송 트랜지스터(제 1 전송 트랜지스터(121) 내지 제 8 전송 트랜지스터(128))를 구비한다. 또한, 공유화소 단위부(200)는, 8개의 화소에서 공유되는, 증폭 트랜지스터(13), 리셋 트랜지스터(14) 및 FD 영역(16)을 구비한다.
도 12와 도 3과의 비교로부터 분명한 바와 같이, 3트랜지스터형의 CMOS 이미지 센서의 공유화소 단위부(200)의 구성은, 도 3에 도시하는 4트랜지스터형의 CMOS 이미지 센서의 공유화소 단위부(110)에서, 선택 트랜지스터(15)를 생략한 구성이다. 공유화소 단위부(200)에서, 선택 트랜지스터(15)를 생략한 것 이외의 구성은, 4트랜지스터형의 CMOS 이미지 센서의 공유화소 단위부(110)의 그것과 마찬가지이다. 그 때문에, 여기서는, 공유화소 단위부(200)의 등가회로에서의, 각종 포토 다이오드, 각종 트랜지스터 및 FD 영역(16) 사이의 접속 관계에 관한 상세한 설명은 생략한다.
[공유화소 단위부의 레이아웃]
(1) 공유화소 단위부 전체의 레이아웃
도 13에, 본 실시 형태의 공유화소 단위부(200)의 레이아웃 구성의 개략 평면도를 도시한다. 그리고, 도 13에 도시하는 공유화소 단위부(200)의 레이아웃 구성에서, 도 12에 도시하는 공유화소 단위부(200)의 등가회로 내의 구성에 대응하는 구성에는 같은 부호를 붙여서 나타낸다. 또한, 도 13에 도시하는 공유화소 단위부(200)의 레이아웃 구성에서, 도 4에 도시하는 제 1의 실시 형태의 공유화소 단위부(110)와 같은 구성에는 같은 부호를 붙여서 나타낸다.
공유화소 단위부(200)는, 제 1 수광부(21)와, 제 2 수광부(22)와, 제 1 웰 콘택트(23a)와, 제 2 웰 콘택트(23b)와, 제 1 트랜지스터군(71)과, 제 2 트랜지스터군(32)으로 구성된다.
도 13과 도 4와의 비교로부터 분명한 바와 같이, 본 실시 형태의 제 1 수광부(21), 제 2 수광부(22), 제 1 웰 콘택트(23a) 및 제 2 웰 콘택트(23b)의 구성은, 상기 제 1의 실시 형태의 대응하는 각 부분의 구성과 마찬가지이다. 그 때문에, 여기서는, 이들의 각 부분의 레이아웃 구성의 설명은 생략한다.
본 실시 형태의 CMOS 이미지 센서는 3트랜지스터형의 CMOS 이미지 센서이기 때문에, 상기 제 1의 실시 형태와 같이 공유화소 단위부(200)에는 선택 트랜지스터를 마련하지 않는다. 그 때문에, 본 실시 형태에서는, 제 1 트랜지스터군(71)에 증폭 트랜지스터(13)를 배치하고, 제 2 트랜지스터군(32)에 리셋 트랜지스터(14)를 배치한다.
제 1 트랜지스터군(71)은, 도 13에 도시하는 바와 같이, 상기 제 1의 실시 형태와 마찬가지로, 제 1 수광부(21)와 제 2 수광부(22)의 사이에 배치된다. 또한, 제 2 트랜지스터군(32)은, 제 2 수광부(22)의 주변 영역에서, 제 2 수광부(22)의 제 1 트랜지스터군(71)의 배치측과는 반대측의 영역에 배치된다.
또한, 본 실시 형태에서도, 상기 제 1의 실시 형태와 마찬가지로, 각 트랜지스터군은, 횡방향(도 13중의 X방향)에 따라서, 대응하는 수광부의 한쪽의 단부 부근의 위치부터 다른쪽의 단부 부근의 위치까지 연재되어 형성된다. 또한, 이 때, 본 실시 형태에서는, 횡방향에서의 제 1 트랜지스터군(71)의 양단의 위치가, 각각 제 2 트랜지스터군(32)의 양단의 위치와 개략 같게 되도록, 각 트랜지스터군을 배치한다.
본 실시 형태의 CMOS 이미지 센서에서는, 상술한 바와 같이 하여, 공유화소 단위부(200) 내의 각 부분을 배치하고, 또한, 도 12에 도시하는 등가회로에서의 각 부분의 접속 관계가 충족되도록, 각종 콘택트 및 내부 배선(부도시)을 통하여 각 부분을 전기적으로 접속한다.
(2) 공유화소 단위부의 각 부분의 레이아웃
다음에, 공유화소 단위부(200) 내의 각 부분의 레이아웃 구성에 관해, 도 13을 참조하면서 설명한다.
제 2 트랜지스터군(32)은, 상기 제 1의 실시 형태의 그것과 같은 구성이고, 2개의 리셋 트랜지스터로 구성한다. 즉, 본 실시 형태에서는, 상기 제 1의 실시 형태와 마찬가지로, 리셋 트랜지스터를 하나 추가한다. 그리고, 2개의 리셋 트랜지스터를 횡방향(도 13중의 X방향)에 따라서 배치한다.
제 1 트랜지스터군(71)은, 하나의 증폭 트랜지스터(13)로 구성되고, 증폭 트랜지스터(13)의 증폭 게이트(13m)와, 제 1 소스/드레인(71a)과, 제 2 소스/드레인(71b)을 갖는다. 그리고, 제 1 소스/드레인(71a), 증폭 게이트(13m) 및 제 2 소스/드레인(71b)은, 횡방향(도 13중의 X방향)에 따라서, 이 순서로 배치된다. 또한, 이 때, 제 2 소스/드레인(71b)이, 횡방향에서, 제 1 웰 콘택트(23a)측에 위치하도록, 각 게이트 및 각 소스/드레인을 배치한다. 또한, 이 때, 증폭 게이트(13m)는, 제 1 트랜지스터군(71)의 형성 영역의 개략 중앙에 배치된다.
제 1 트랜지스터군(71)에서는, 제 1 소스/드레인(71a), 증폭 게이트(13m) 및 제 2 소스/드레인(71b)으로 증폭 트랜지스터(13)가 구성된다. 또한, 제 1 트랜지스터군(71)에서는, 제 1 소스/드레인(71a) 및 제 2 소스/드레인(71b)의 한쪽이, 증폭 트랜지스터(13)의 소스로서 작용하고, 다른쪽이 드레인으로서 작용한다.
그리고, 본 실시 형태에서는, 증폭 게이트(13m)의 면적을, 제 2 트랜지스터군(32) 내의 각 리셋 게이트의 면적보다 크게 한다. 구체적으로는, 증폭 게이트(13m)의 횡방향(도 13중의 X방향)의 연재 길이를, 각 리셋 게이트의 그것보다 길게 한다. 단, 이 때, 증폭 게이트(13m)의 면적이, 제 2 트랜지스터군(32) 내의 제 1 리셋 게이트(14a)의 면적과 제 2 리셋 게이트(14b)의 면적과의 총합과 개략 같게 되도록, 증폭 게이트(13m)의 면적 및 형상을 설정한다. 즉, 제 1 트랜지스터군(71)에서의 게이트 및 소스/드레인의 점유 면적이, 각각 제 2 트랜지스터군(32)에서의 게이트 및 소스/드레인의 점유 면적과 개략 같게 되도록, 각 게이트 및 소스/드레인의 면적 및 형상을 설정한다.
상술한 바와 같이 하여 각 트랜지스터군을 구성한 경우, 본 실시 형태에서도, 상기 제 1의 실시 형태와 마찬가지로, 제 1 트랜지스터군(71)의 레이아웃 구성(제 1의 레이아웃 구성)이, 제 2 트랜지스터군(32)의 레이아웃 구성(제 2의 레이아웃 구성)과 개략 대칭이 된다. 그 때문에, 본 실시 형태에서는, 제 1 트랜지스터군(71) 및 제 2 트랜지스터군(32) 사이의 레이아웃 구성의 비대칭성에 의해 발생하는 상기 문제를 해소할 수 있고, 상기 제 1의 실시 형태와 같은 효과를 얻을 수 있다.
또한, 본 실시 형태에서도, 제 2 트랜지스터군(32)에 마련한 2개의 리셋 트랜지스터 중, 한쪽의 리셋 트랜지스터의 구성을 트랜지스터로서 기능시키지 않는 구성으로 하여도 좋다. 또한, 본 실시 형태의 공유화소 단위부(200)의 레이아웃 구성은, 도 13에 도시하는 예로 한정되지 않는다. 예를 들면, 본 실시 형태의 공유화소 단위부(200)의 각 트랜지스터군의 레이아웃 구성에, 상기 변형예1 내지 3(도 5 내지 7)에서 설명한 각 트랜지스터군의 레이아웃 구성을 적용하여도 좋다. 또한, 본 실시 형태에서는, 제 1 트랜지스터군(71)에 증폭 트랜지스터(13)를 하나 마련한 예를 설명하였지만, 본 개시는 이것으로 한정되지 않고, 제 1 트랜지스터군(71)에 복수의 증폭 트랜지스터(13)를 마련하여도 좋다.
<6. 제 5의 실시 형태>
제 5의 실시 형태에서는, 3트랜지스터형의 CMOS 이미지 센서에서, 하나의 공유화소 단위부에서 4개의 화소를 공유하는 구성예에 관해 설명한다. 또한, 본 실시 형태에 관한 CMOS 이미지 센서의 전체 구성은, 상기 제 1의 실시 형태(도 1)와 같은 구성이기 때문에, 여기서는, 그 설명을 생략한다.
[공유화소 단위부의 구성]
3트랜지스터형의 CMOS 이미지 센서에서 4개의 화소를 공유한 경우의 공유화소 단위부의 구성을, 도 12를 참조하면서 설명한다. 4개의 화소를 공유한 경우, 도 12중의 1점 쇄선으로 둘러싸여진 영역의 등가회로가 공유화소 단위부(220)의 등가회로가 된다.
공유화소 단위부(220)는, 4개의 포토 다이오드(제 1 포토 다이오드(111) 내지 제 4 포토 다이오드(114))를 구비한다. 또한, 공유화소 단위부(220)는, 제 1 포토 다이오드(111) 내지 제 4 포토 다이오드(114)에 각각 대응하여 마련된 4개의 전송 트랜지스터(제 1 전송 트랜지스터(121) 내지 제 4 전송 트랜지스터(124))를 구비한다. 또한, 공유화소 단위부(220)는, 4개의 화소에서 공유되는, 증폭 트랜지스터(13), 리셋 트랜지스터(14) 및 FD 영역(16)을 구비한다.
그리고, 공유화소 단위부(220)에서는, 도 12에 도시하는 바와 같이, 전송 트랜지스터 및 그에 대응하는 포토 다이오드로 이루어지는 회로를 4개 마련하고, 그 4개의 회로가 FD 영역(16) 및 그라운드 사이에 병렬 접속된 구성으로 된다. 본 실시 형태에서, FD 영역(16)에 접속되는 전송 트랜지스터 및 포토 다이오드로 이루어지는 회로의 수가 상기 제 4의 실시 형태의 그것과 다른 것 이외의 구성은, 상기 제 4의 실시 형태의 구성과 마찬가지이다. 그 때문에, 여기서는, 공유화소 단위부(220)의 등가회로에서의, 각종 포토 다이오드, 각종 트랜지스터 및 FD 영역(16) 사이의 접속 관계에 관한 상세한 설명은 생략한다.
[공유화소 단위부의 레이아웃]
(1) 공유화소 단위부 전체의 레이아웃
도 14에, 본 실시 형태의 공유화소 단위부(220)의 레이아웃 구성의 개략 평면도를 도시한다. 그리고, 도 14에 도시하는 공유화소 단위부(220)의 레이아웃 구성에서, 도 12에 도시하는 공유화소 단위부(220)의 등가회로 내의 구성에 대응하는 구성에는 같은 부호를 붙여서 나타낸다. 또한, 도 14에 도시하는 본 실시 형태의 공유화소 단위부(220)에서, 도 9에 도시하는 상기 제 2의 실시 형태의 공유화소 단위부(160)와 같은 구성에는 같은 부호를 붙여서 나타낸다.
공유화소 단위부(220)는, 제 1 수광부(41)와, 제 2 수광부(42)와, 제 1 웰 콘택트(23a)와, 제 2 웰 콘택트(23b)와, 제 1 트랜지스터군(72)과, 제 2 트랜지스터군(52)으로 구성된다.
도 14와 도 9와의 비교로부터 분명한 바와 같이, 본 실시 형태의 제 1 수광부(41), 제 2 수광부(42), 제 1 웰 콘택트(23a) 및 제 2 웰 콘택트(23b)의 구성은, 상기 제 2의 실시 형태의 대응하는 각 부분의 구성과 마찬가지이다. 그 때문에, 여기서는, 이들의 각 부분의 구성의 설명은 생략한다. 또한, 본 실시 형태에서는, 제 1 트랜지스터군(72)에 증폭 트랜지스터(13)를 배치하고, 제 2 트랜지스터군(52)에 리셋 트랜지스터(14)를 배치한다.
제 1 트랜지스터군(72)은, 도 14에 도시하는 바와 같이, 상기 제 2의 실시 형태와 마찬가지로, 제 1 수광부(41)와 제 2 수광부(42)의 사이에 배치된다. 또한, 제 2 트랜지스터군(52)은, 제 2 수광부(42)의 주변 영역에서, 제 2 수광부(42)의 제 1 트랜지스터군(72)의 배치측과는 반대측의 영역에 배치된다.
또한, 본 실시 형태에서는, 상기 제 2의 실시 형태와 마찬가지로, 각 트랜지스터군은, 횡방향(도 14중의 X방향)에 따라서, 수광부의 한쪽의 단부 부근의 위치부터 다른쪽의 단부 부근의 위치까지 연재되어 형성된다. 또한, 이 때, 본 실시 형태에서는, 횡방향에서의 제 1 트랜지스터군(72)의 양단의 위치가, 각각 제 2 트랜지스터군(52)의 양단의 위치와 개략 같게 되도록, 각 트랜지스터군을 배치한다.
본 실시 형태의 CMOS 이미지 센서에서는, 상술한 바와 같이 하여, 공유화소 단위부(220) 내의 각 부분을 배치하고, 또한, 도 12에 도시하는 등가회로에서의 각 부분의 접속 관계가 충족되도록, 각종 콘택트 및 내부 배선(부도시)을 통하여 각 부분을 전기적으로 접속한다.
(2) 공유화소 단위부의 각 부분의 레이아웃
다음에, 공유화소 단위부(220) 내의 각 부분의 레이아웃 구성에 관해, 도 14를 참조하면서 설명한다.
제 2 트랜지스터군(52)은, 상기 제 2의 실시 형태의 그것과 같은 구성이고, 2개의 리셋 트랜지스터로 구성한다. 즉, 본 실시 형태에서는, 상기 제 2의 실시 형태와 마찬가지로, 리셋 트랜지스터를 하나 추가한다. 그리고, 2개의 리셋 트랜지스터를 횡방향(도 14중의 X방향)에 따라서 배치한다.
제 1 트랜지스터군(72)은, 하나의 증폭 트랜지스터(13)로 구성되고, 증폭 트랜지스터(13)의 증폭 게이트(13n)와, 제 1 소스/드레인(72a)과, 제 2 소스/드레인(72b)을 갖는다. 그리고, 제 1 소스/드레인(72a), 증폭 게이트(13n) 및 제 2 소스/드레인(72b)은, 횡방향(도 14중의 X방향)에 따라서, 이 순서로 배치된다. 또한, 이 때, 제 2 소스/드레인(72b)이, 횡방향에서, 제 1 웰 콘택트(23a)측에 위치하도록, 각 게이트 및 각 소스/드레인을 배치한다. 또한, 이 때, 증폭 게이트(13n)는, 제 1 트랜지스터군(72)의 형성 영역의 개략 중앙에 배치된다.
제 1 트랜지스터군(72)에서는, 제 1 소스/드레인(72a), 증폭 게이트(13n) 및 제 2 소스/드레인(72b)으로 증폭 트랜지스터(13)가 구성된다. 또한, 제 1 트랜지스터군(72)에서는, 제 1 소스/드레인(72a) 및 제 2 소스/드레인(72b)의 한쪽이, 증폭 트랜지스터(13)의 소스로서 작용하고, 다른쪽이 드레인으로서 작용한다.
그리고, 본 실시 형태에서는, 증폭 게이트(13n)의 면적을, 제 2 트랜지스터군(52) 내의 각 리셋 게이트의 면적보다 크게 한다. 구체적으로는, 증폭 게이트(13n)의 횡방향(도 14중의 X방향)의 연재 길이를, 각 리셋 게이트의 그것보다 길게 한다. 단, 이 때, 증폭 게이트(13n)의 면적이, 제 2 트랜지스터군(52) 내의 제 1 리셋 게이트(14h)의 면적과 제 2 리셋 게이트(14i)의 면적과의 총합과 개략 같게 되도록, 증폭 게이트(13n)의 면적 및 형상을 설정한다. 즉, 제 1 트랜지스터군(72)에서의 게이트 및 소스/드레인의 점유 면적이, 각각 제 2 트랜지스터군(52)에서의 게이트 및 소스/드레인의 점유 면적과 개략 같게 되도록, 각 게이트 및 소스/드레인의 면적 및 형상을 설정한다.
상술한 바와 같이 하여 각 트랜지스터군을 구성한 경우, 본 실시 형태에서도, 제 1 트랜지스터군(72)의 레이아웃 구성(제 1의 레이아웃 구성)이, 제 2 트랜지스터군(52)의 레이아웃 구성(제 2의 레이아웃 구성)과 개략 대칭이 된다. 그 때문에, 본 실시 형태에서는, 제 1 트랜지스터군(72) 및 제 2 트랜지스터군(52) 사이의 레이아웃 구성의 비대칭성에 의해 발생하는 상기 문제를 해소할 수 있고, 상기 제 1의 실시 형태와 같은 효과를 얻을 수 있다.
또한, 본 실시 형태에서도, 제 2 트랜지스터군(52)에 마련한 2개의 리셋 트랜지스터 중, 한쪽의 리셋 트랜지스터의 구성을 트랜지스터로서 기능시키지 않는 구성으로 하여도 좋다. 또한, 본 실시 형태의 공유화소 단위부(220)의 레이아웃 구성은, 도 14에 도시하는 예로 한정되지 않는다. 예를 들면, 본 실시 형태의 공유화소 단위부(220)의 각 트랜지스터군의 레이아웃 구성에, 상기 변형예1 내지 3(도 5 내지 7)에서 설명한 각 트랜지스터군의 레이아웃 구성을 적용하여도 좋다. 또한, 본 실시 형태에서는, 제 1 트랜지스터군(72)에 증폭 트랜지스터(13)를 하나 마련한 예를 설명하였지만, 본 개시는 이것으로 한정되지 않고, 제 1 트랜지스터군(72)에 복수의 증폭 트랜지스터(13)를 마련하여도 좋다.
<7. 제 6의 실시 형태>
제 6의 실시 형태에서는, 3트랜지스터형의 CMOS 이미지 센서에서, 하나의 공유화소 단위부에서 2개의 화소를 공유하는 구성예에 관해 설명한다. 또한, 본 실시 형태에 관한 CMOS 이미지 센서의 전체 구성은, 상기 제 1의 실시 형태(도 1)와 같은 구성이기 때문에, 여기서는, 그 설명을 생략한다.
[공유화소 단위부의 구성]
3트랜지스터형의 CMOS 이미지 센서에서 2개의 화소를 공유하는 경우의 공유화소 단위부의 구성을, 도 12를 참조하면서 설명한다. 2개의 화소를 공유하는 경우, 도 12중의 점선으로 둘러싸여진 영역의 등가회로가 공유화소 단위부(230)의 등가회로가 된다.
공유화소 단위부(230)는, 2개의 포토 다이오드(제 1 포토 다이오드(111) 및 제 2 포토 다이오드(112))를 구비한다. 또한, 공유화소 단위부(230)는, 제 1 포토 다이오드(111) 및 제 2 포토 다이오드(112)에 각각 대응하여 마련된 2개의 전송 트랜지스터(제 1 전송 트랜지스터(121) 및 제 2 전송 트랜지스터(122))를 구비한다. 또한, 공유화소 단위부(230)는, 2개의 화소에서 공유되는, 증폭 트랜지스터(13), 리셋 트랜지스터(14) 및 FD 영역(16)을 구비한다.
그리고, 공유화소 단위부(230)에서는, 도 12에 도시하는 바와 같이, 전송 트랜지스터 및 그에 대응하는 포토 다이오드로 이루어지는 회로를 2개 마련하고, 그 2개의 회로가 FD 영역(16) 및 그라운드 사이에 병렬 접속된 구성으로 된다. 본 실시 형태에서, FD 영역(16)에 접속되는 전송 트랜지스터 및 포토 다이오드로 이루어지는 회로의 수가 상기 제 4의 실시 형태의 그것과 다른 것 이외의 구성은, 상기 제 4의 실시 형태의 구성과 마찬가지이다. 그 때문에, 여기서는, 공유화소 단위부(230)의 등가회로에서의, 각종 포토 다이오드, 각종 트랜지스터 및 FD 영역(16) 사이의 접속 관계에 관한 상세한 설명은 생략한다.
[공유화소 단위부의 레이아웃 패턴]
(1) 공유화소 단위부 전체의 레이아웃
도 15에, 본 실시 형태의 공유화소 단위부(230)의 레이아웃 구성의 개략 평면도를 도시한다. 또한, 도 15에 도시하는 공유화소 단위부(230)의 레이아웃 구성에서, 도 12에 도시하는 공유화소 단위부(230)의 등가회로 내의 구성에 대응하는 구성에는 같은 부호를 붙여서 나타낸다. 그리고, 도 15에 도시하는 본 실시 형태의 공유화소 단위부(230)에서, 도 10에 도시하는 상기 제 3의 실시 형태의 공유화소 단위부(170)와 같은 구성에는 같은 부호를 붙여서 나타낸다.
공유화소 단위부(230)는, 수광부(60)와, 웰 콘택트(23)와, 제 1 트랜지스터군(73)과, 제 2 트랜지스터군(62)으로 구성된다.
도 15와 도 10과의 비교로부터 분명한 바와 같이, 본 실시 형태의 수광부(60) 및 웰 콘택트(23)의 구성은, 상기 제 3의 실시 형태의 대응하는 각 부분의 구성과 마찬가지이다. 그 때문에, 여기서는, 이들의 각 부분의 구성의 설명은 생략한다. 또한, 본 실시 형태에서는, 제 1 트랜지스터군(73)에 증폭 트랜지스터(13)를 배치하고, 제 2 트랜지스터군(62)에 리셋 트랜지스터(14)를 배치한다.
제 1 트랜지스터군(73) 및 제 2 트랜지스터군(62)은, 수광부(60)의 웰 콘택트(23)측과는 반대측의 주변 영역에 배치되고, 또한, 종방향(도 15중의 Y방향)에 따라서, 서로 소정 간격을 두고 배치된다. 또한, 이 때, 제 1 트랜지스터군(73) 및 제 2 트랜지스터군(62)은, 수광부(60)의 제 1 포토 다이오드(111) 및 제 2 포토 다이오드(112)와 각각 대향하는 위치에 배치된다. 또한, 각 트랜지스터군은, 수광부(60)의 종방향(도 15중의 Y방향)에 따라서, 대응하는 포토 다이오드의 한쪽의 단부 부근에서 다른쪽의 단부 부근까지의 영역에 걸쳐서 형성된다.
본 실시 형태의 CMOS 이미지 센서에서는, 상술한 바와 같이 하여, 공유화소 단위부(230) 내의 각 부분을 배치하고, 또한, 도 12에 도시하는 등가회로에서의 각 부분의 접속 관계가 충족되도록, 각종 콘택트 및 내부 배선(부도시)을 통하여 각 부분을 전기적으로 접속한다.
(2) 공유화소 단위부의 각 부분의 레이아웃
다음에, 공유화소 단위부(230) 내의 각 부분의 레이아웃 구성에 관해, 도 15를 참조하면서 설명한다.
제 2 트랜지스터군(62)은, 상기 제 3의 실시 형태의 그것과 같은 구성이고, 2개의 리셋 트랜지스터로 구성한다. 즉, 본 실시 형태에서는, 상기 제 3의 실시 형태와 마찬가지로, 리셋 트랜지스터를 하나 추가한다. 그리고, 2개의 리셋 트랜지스터를 종방향(도 15중의 Y방향)에 따라서 배치한다.
제 1 트랜지스터군(73)은, 하나의 증폭 트랜지스터(13)로 구성되고, 증폭 트랜지스터(13)의 증폭 게이트(13o)와, 제 1 소스/드레인(73a)과, 제 2 소스/드레인(73b)을 갖는다. 그리고, 제 1 소스/드레인(73a), 증폭 게이트(13o) 및 제 2 소스/드레인(73b)은, 종방향(도 15중의 Y방향)에 따라서, 이 순서로 배치된다. 또한, 이 때, 제 1 소스/드레인(73a)이, 종방향에서, FD 영역(16)측에 위치하도록, 각 게이트 및 각 소스/드레인을 배치한다. 또한, 이 때, 증폭 게이트(13o)는, 제 1 트랜지스터군(73)의 형성 영역의 개략 중앙에 배치된다.
제 1 트랜지스터군(73)에서는, 제 1 소스/드레인(73a), 증폭 게이트(13o) 및 제 2 소스/드레인(73b)으로 증폭 트랜지스터(13)가 구성된다. 또한, 제 1 트랜지스터군(73)에서는, 제 1 소스/드레인(73a) 및 제 2 소스/드레인(73b)의 한쪽이, 증폭 트랜지스터(13)의 소스로서 작용하고, 다른쪽이 드레인으로서 작용한다.
그리고, 본 실시 형태에서는, 증폭 게이트(13o)의 면적을, 제 2 트랜지스터군(62) 내의 각 리셋 게이트의 면적보다 크게 한다. 구체적으로는, 증폭 게이트(13o)의 종방향(도 15중의 Y방향)의 연재 길이를, 각 리셋 게이트의 그것보다 길게 한다. 단, 이 때, 증폭 게이트(13o)의 면적이, 제 2 트랜지스터군(62) 내의 제 1 리셋 게이트(14j)의 면적과 제 2 리셋 게이트(14k)의 면적과의 총합과 개략 같게 되도록, 증폭 게이트(13o)의 면적 및 형상을 설정한다. 즉, 제 1 트랜지스터군(73)에서의 게이트 및 소스/드레인의 점유 면적이, 각각 제 2 트랜지스터군(62)에서의 게이트 및 소스/드레인의 점유 면적과 개략 같게 되도록, 각 게이트 및 소스/드레인의 면적 및 형상을 설정한다.
상술한 바와 같이 하여 각 트랜지스터군을 구성한 경우, 본 실시 형태에서도, 제 1 트랜지스터군(73)의 레이아웃 구성(제 1의 레이아웃 구성)이, 제 2 트랜지스터군(62)의 레이아웃 구성(제 2의 레이아웃 구성)과 개략 대칭이 된다. 그 때문에, 본 실시 형태에서는, 제 1 트랜지스터군(73) 및 제 2 트랜지스터군(62) 사이의 레이아웃 구성의 비대칭성에 의해 발생하는 상기 문제를 해소할 수 있고, 상기 제 1의 실시 형태와 같은 효과를 얻을 수 있다.
또한, 본 실시 형태에서도, 제 2 트랜지스터군(62)에 마련한 2개의 리셋 트랜지스터 중, 한쪽의 리셋 트랜지스터의 구성을 트랜지스터로서 기능시키지 않는 구성으로 하여도 좋다. 또한, 본 실시 형태의 공유화소 단위부(230)의 레이아웃 구성은, 도 15에 도시하는 예로 한정되지 않는다. 예를 들면, 본 실시 형태의 공유화소 단위부(230)의 각 트랜지스터군의 레이아웃 구성에, 상기 변형예1 내지 3(도 5 내지 7)에서 설명한 각 트랜지스터군의 레이아웃 구성을 적용하여도 좋다. 또한, 본 실시 형태에서는, 제 1 트랜지스터군(73)에 증폭 트랜지스터(13)를 하나 마련한 예를 설명하였지만, 본 개시는 이것으로 한정되지 않고, 제 1 트랜지스터군(73)에 복수의 증폭 트랜지스터(13)를 마련하여도 좋다.
<8. 제 7의 실시 형태>
제 7의 실시 형태에서는, 상기 제 1 내지 3의 실시 형태와는 구성이 다른, 4트랜지스터형의 이면 조사형 CMOS 이미지 센서의 구성예를 나타낸다. 또한, 본 실시 형태에 관한 CMOS 이미지 센서의 전체 구성은, 상기 제 1의 실시 형태(도 1)와 같은 구성이기 때문에, 여기서는, 그 설명을 생략한다.
[공유화소 단위부의 구성]
본 실시 형태에서, 공유화소 단위부의 구성은, 상세를 후술하는 바와 같이, 도 3에 도시한 상기 제 1의 실시 형태의 공유화소 단위부의 구성에 대해, 증폭 트랜지스터를 하나 추가하여, 2개의 증폭 트랜지스터를 마련한 구성으로 되어 있다.
[공유화소 단위부의 레이아웃]
도 16에, 본 실시 형태의 CMOS 이미지 센서(고체 촬상 장치)에서의 공유화소 단위부의 레이아웃 구성의 개략 평면도를 도시한다. 그리고, 도 16에 도시하는 본 실시 형태의 공유화소 단위부(180)에서, 도 4에 도시하는 제 1의 실시 형태의 공유화소 단위부(110)와 같은 구성에는, 같은 부호를 붙여서 나타낸다.
공유화소 단위부(180)는, 8개의 화소를 공유하는 공유화소 단위부이고, 제 1 수광부(21)와, 제 2 수광부(22)와, 제 1 트랜지스터군(31)과, 제 2 트랜지스터군(39)으로 구성된다. 또한, 도 16에서는 도시를 생략하고 있지만, 도 4에 도시한 제 1의 웰 콘택트(23a) 및 제 2의 웰 콘택트(23b)와 마찬가지로, 웰 콘택트가 마련되어 있다. 한편으로, 도 16에서는, 도 4에서는 도시를 생략한, FD 영역(16a, 16b)이나 트랜지스터군(31, 39)의 사이를 접속하는, 배선(24) 및 배선(25)을 도시하고 있다.
도 16에 도시하는 바와 같이, 본 실시 형태의 공유화소 단위부(180)는, 제 1의 실시 형태의 공유화소 단위부(110)에 대해, 제 1의 실시 형태와 같은 구성의 제 1 트랜지스터군(31)과, 제 1의 실시 형태와는 다른 구성의 제 2 트랜지스터(39)를 갖고 있다. 그리고, 본 실시 형태에서, 제 1 수광부(21) 및 제 2 수광부(22)의 구성은, 도 4에 도시한 제 1의 실시의 형태와 마찬가지이기 때문에, 여기서는, 제 1 트랜지스터군(31) 및 제 2 트랜지스터군(39)의 구성에 관해 설명한다.
제 1 트랜지스터군(31)은, 도 16에 도시하는 바와 같이, 제 1 수광부(21)와 제 2 수광부(22)의 사이에 배치된다. 또한, 제 2 트랜지스터군(39)은, 제 2 수광부(22)의 주변 영역에서, 제 2 수광부(22)의 제 1 트랜지스터군(31)의 배치측과는 반대측의 영역에 배치된다.
또한, 본 실시 형태에서도, 상기 제 1의 실시 형태와 마찬가지로, 각 트랜지스터군은, 횡방향(도 16중의 X방향)에 따라서, 수광부의 한쪽의 단부 부근의 위치부터 다른쪽의 단부 부근의 위치까지 연재되어 형성된다.
또한, 도 16에는 도시되지 않지만, 제 1 수광부(21), 제 2 수광부(22), 제 1 트랜지스터군(31) 및 제 2 트랜지스터군(39)은, Si 기판 내에 형성된 소정의 웰 영역에 형성된다. 그리고, 본 실시 형태에서는, 도시하지 않지만, 제 1의 실시 형태와 마찬가지로, 그 웰 영역과 내부 배선을 전기적으로 접속하는 웰 콘택트를 2개로 나누어서 마련한다.
제 1 트랜지스터군(31)은, 도 16에 도시하는 바와 같이, 제 1의 증폭 트랜지스터의 제 1 증폭 게이트(13a)와, 선택 트랜지스터의 선택 게이트(15a)와, 제 1 소스/드레인(31a) 내지 제 3 소스/드레인(31c)을 갖는다. 그리고, 본 실시 형태에서는, 횡방향(도 16중의 X방향)에 따라서, 오른쪽부터 왼쪽으로, 제 1 소스/드레인(31a), 제 1 증폭 게이트(13a), 제 2 소스/드레인(31b), 선택 게이트(15a) 및 제 3 소스/드레인(31c)을 이 순서로 배치한다. 도 16에서는, 게이트(13a, 15a)나 소스/드레인(31a, 31b, 31c)의, 횡방향(X방향)의 길이나 종방향(Y방향)의 폭이 도 4의 제 1의 실시 형태와는 다르다. 한편, 게이트(13a, 15a)나 소스/드레인(31a, 31b, 31c)의 배치는, 도 4의 제 1의 실시 형태와 같은 배치이다. 또한, 도 16에서는, 도 4에는 도시하지 않은, 증폭 게이트(13a)나 각 소스/드레인(31a, 31b, 31c)과 배선과의 콘택트를 도시하고 있다. 제 1 증폭 게이트(13a)는, 콘택트를 통하여, 배선(24)에 접속된다. 제 1 소스/드레인(31a)은, 콘택트를 통하여, 전원 전압(Vdd)을 공급하는 배선(도 17을 참조)에 접속된다. 제 2 소스/드레인(31b)은, 콘택트를 통하여, 배선(25)에 접속된다. 제 3 소스/드레인(31c)은, 콘택트를 통하여, 수직 신호선(107)(도 17을 참조)에 접속된다. 또한, 배선(24)은, 콘택트를 통하여, FD 영역(16a, 16b)에 접속된다.
제 2 트랜지스터군(39)은, 리셋 트랜지스터와 제 2의 증폭 트랜지스터로 구성하고, 도 16에 도시하는 바와 같이, 리셋 게이트(14p)와, 제 2 증폭 트랜지스터의 제 2 증폭 게이트(13p)와, 제 4 소스/드레인(39a) 내지 제 7 소스/드레인(39d)을 갖는다. 그리고, 제 4 소스/드레인(39a), 리셋 게이트(14p), 제 5 소스/드레인(39b), 제 6 소스/드레인(39c), 제 2 증폭 게이트(13p) 및 제 7 소스/드레인(39d)은, 횡방향(도 16중의 X방향)에 따라서, 오른쪽부터 왼쪽으로, 이 순서로 배치된다. 또한, 도 16에서는, 도 4에는 도시하지 않은, 증폭 게이트(13p)나 각 소스/드레인(39a, 39b, 39c, 39d)과 배선과의 콘택트를 도시하고 있다. 제 4 소스/드레인(39a)은, 콘택트를 통하여, 전원 전압(Vdd)을 공급하는 배선에 접속된다. 제 5 소스/드레인(39b)은, 콘택트를 통하여, 배선(24)에 접속된다. 제 6 소스/드레인(39c)은, 콘택트를 통하여, 배선(25)에 접속된다. 제 2 증폭 게이트(13p)는, 콘택트를 통하여, 배선(24)에 접속된다. 제 7 소스/드레인(39d)은, 콘택트를 통하여, 전원 전압(Vdd)을 공급하는 배선에 접속된다.
또한, 이 때, 제 5 소스/드레인(39b)은, 도 16에 도시하는 바와 같이, 제 6 소스/드레인(39c)과 소정 간격을 두고 배치된다.
제 2 트랜지스터군(39)에서는, 제 4 소스/드레인(39a), 리셋 게이트(14p) 및 제 5 소스/드레인(39b)으로 리셋 트랜지스터가 구성된다. 또한, 제 6 소스/드레인(39c), 제 2 증폭 게이트(13p) 및 제 7 소스/드레인(39d)으로 제 2 증폭 트랜지스터가 구성된다.
도 17에, 본 실시 형태의 고체 촬상 장치에서의 공유화소 단위부의 등가회로도를 도시한다.
도 17에서는, 선택 게이트(15a)로 이루어지는 선택 트랜지스터에 접속된 배선(25), 및, 전원 전위(Vdd)를 공급하는 배선의 사이에, 제 1 증폭 트랜지스터 및 제 2 증폭 트랜지스터가 병렬 접속되어 있다. 즉, 도 17의 등가회로도는, 제 1의 실시 형태에서 설명한 도 3의 등가회로도에서, 선택 트랜지스터(15)와 전원 전위(Vdd)를 공급하는 배선의 사이에, 2개의 증폭 트랜지스터를 병렬 접속시킨 구성으로 되어 있다. 또한, 선택 게이트(15a)로 이루어지는 선택 트랜지스터의, 배선(25)란 반대의 측의 소스/드레인은, 수직 신호선(107)에 접속되어 있다.
본 실시 형태에서는, 제 1 트랜지스터군(31)의 제 1 증폭 게이트(13a)와 제 2 트랜지스터군(39)의 제 2 증폭 게이트(13p)를, 동등한 치수 및 면적으로 하고 있다. 또한, 본 실시 형태에서는, 이들의 증폭 게이트(13a, 13p)의 면적을, 선택 게이트(15a)나 리셋 게이트(14p)의 면적보다도 크게 하고 있다.
또한, 도 16에서는, 선택 게이트(15a)와 리셋 게이트(14p)도, 동등한 치수 및 면적으로 하고 있고, 게이트의 면적의 총합이, 제 1 트랜지스터군(31) 및 제 2 트랜지스터군(39)에서 같은 정도로 되어 있다. 이에 의해, 공유화소 단위부(180) 내에서, 제 1 트랜지스터군(31)에서의 게이트의 점유 면적과, 제 2 트랜지스터군(39)에서의 게이트의 점유 면적이 개략 대칭이 된다. 즉, 본 실시 형태에서도, 제 1 트랜지스터군(31)의 레이아웃 구성이 제 2 트랜지스터군(39)의 레이아웃 구성과 개략 대칭이 된다. 그 때문에, 본 실시 형태의 CMOS 이미지 센서에서도, 제 1 트랜지스터군(31) 및 제 2 트랜지스터군(39) 사이의 레이아웃 구성의 비대칭성에 의해 발생하는 상기 문제를 해소할 수 있고, 상기 제 1의 실시 형태와 같은 효과를 얻을 수 있다.
여기서, 도 18에, 본 실시 형태에 관한 고체 촬상 장치에서의 화소 어레이부의 개략 레이아웃 평면도를 도시한다. 도 18은, 도 16에 도시한 8화소의 구성을, 종방향에 3개, 횡방향으로 6개 나열하여 도시하고 있다. 본 실시 형태에서는, 제 1 트랜지스터군(31)의 레이아웃 구성이 제 2 트랜지스터군(39)의 레이아웃 구성과 개략 대칭으로 되어 있기 때문에, 도 18로부터도 알 수 있는 바와 같이, 트랜지스터의 게이트를 구성하는 막(예를 들면, 다결정 실리콘막)의 밀도가, 제 1 트랜지스터군(31)과 제 2 트랜지스터군(39)에서 동등하게 된다. 이에 의해, 트랜지스터군 사이의 포토 다이오드(PD)에서 감도가 개략 동등하게 된다.
또한, 대조예로서, 도 27에, 제 2 트랜지스터군을 리셋 트랜지스터만으로 한 경우의 화소 어레이부의 개략 레이아웃 평면도를 도시한다. 도 27에서는, 리셋 트랜지스터(14)만으로 제 2 트랜지스터군(90)을 구성하고 있다. 제 1 트랜지스터군(31)은, 본 실시 형태의 도 16 및 도 18과 마찬가지이다. 도 27에서, 제 2 트랜지스터군(90)을 리셋 트랜지스터만으로 한 경우에는, 리셋 트랜지스터가 작기 때문에, 제 2 트랜지스터군(90)의 다른 부분은 공백이 된다. 그 때문에, 트랜지스터의 게이트를 구성한 막(예를 들면, 다결정 실리콘막)의 밀도가, 제 2 트랜지스터군(90)에서는 제 1 트랜지스터군(31)보다도 작아진다. 이 밀도의 차에 의해, 트랜지스터군의 사이의 포토 다이오드(PD)에서 감도차가 생김에 의해, 화상에 줄무늬 모양의 명도 변화가 생기는 일이 있다.
도 27과 비교하면, 도 18에서는, 제 2 트랜지스터군(39)에 리셋 트랜지스터에 더하여 제 2 증폭 트랜지스터를 마련하고 있음에 의해, 제 1 트랜지스터군(31) 및 제 2 트랜지스터군(39) 사이의 레이아웃 구성의 대칭성이 대폭적으로 향상하고 있다.
또한, 본 실시 형태에서는, 8화소를 공유하는 공유화소 단위부(180)에서, 2개의 증폭 트랜지스터를 마련하고 있음에 의해, 하나의 증폭 트랜지스터만을 마련한 경우와 비교하여, 증폭 트랜지스터 전체의 면적을 증대시킬 수 있다. 이에 의해, 랜덤 노이즈를 개선할 수 있다. 또한, 병렬한 2개의 증폭 트랜지스터에 의해 증폭 트랜지스터의 폭(W)을 증대시켜서, W/L에 따라서 증대하는 상호 컨덕턴스(gm)도 증대시킬 수 있고, 증폭 트랜지스터의 구동 능력을 향상하여, 고속화나 적합성의 향상을 도모할 수 있다. 그리고, 병렬한 2개의 증폭 트랜지스터를 제 1 트랜지스터군(31) 및 제 2 트랜지스터군(39)으로 나누고 있기 때문에, 병렬한 2개의 증폭 트랜지스터를 동일 트랜지스터군에 형성한 구성과 비교하여, 트랜지스터군의 레이아웃 구성의 대칭성을 향상할 수 있다.
<9. 제 8의 실시 형태>
제 8의 실시 형태에서는, 상기 제 1 내지 3의 실시 형태와는 구성이 다른, 4트랜지스터형의 이면 조사형 CMOS 이미지 센서의 또 다른 구성예를 나타낸다. 또한, 본 실시 형태에 관한 CMOS 이미지 센서의 전체 구성은, 상기 제 1의 실시 형태(도 1)와 같은 구성이기 때문에, 여기서는, 그 설명을 생략한다.
[공유화소 단위부의 구성]
본 실시 형태에서, 공유화소 단위부의 구성은, 제 7의 실시 형태와 마찬가지로, 도 3에 도시한 상기 제 1의 실시 형태의 공유화소 단위부의 구성에 대해, 증폭 트랜지스터를 하나 추가하여, 2개의 증폭 트랜지스터를 마련한 구성으로 되어 있다.
[공유화소 단위부의 레이아웃]
도 19에, 본 실시 형태의 CMOS 이미지 센서(고체 촬상 장치)에서의 공유화소 단위부의 레이아웃 구성의 개략 평면도를 도시한다. 그리고, 도 19에 도시하는 본 실시 형태의 공유화소 단위부(190)에서, 도 4에 도시하는 제 1의 실시 형태의 공유화소 단위부(110)나, 도 16에 도시하는 제 7의 실시 형태의 공유화소 단위부(180)와 같은 구성에는, 같은 부호를 붙여서 나타낸다.
공유화소 단위부(190)는, 8개의 화소를 공유하는 공유화소 단위부이고, 제 1 수광부(21)와, 제 2 수광부(22)와, 제 1 트랜지스터군(40)과, 제 2 트랜지스터군(39)으로 구성된다. 또한, 도 19에서는 도시를 생략하고 있지만, 도 4에 도시한 제 1의 웰 콘택트(23a) 및 제 2의 웰 콘택트(23b)와 마찬가지로, 웰 콘택트가 마련되어 있다. 한편으로, 도 19에서는, 도 4에서는 도시를 생략한, FD 영역(16a, 16b)이나 트랜지스터군(40, 39)의 사이를 접속하는, 배선(24, 28)을 도시하고 있다.
도 19에 도시하는 바와 같이, 본 실시 형태의 공유화소 단위부(190)는, 제 7의 실시 형태의 공유화소 단위부(180)에 대해, 트랜지스터의 좌우의 배치를 역으로 한 구성의 제 1 트랜지스터군(40)과, 같은 구성의 제 2 트랜지스터군(39)을 갖고 있다. 그리고, 본 실시 형태에서, 제 1 수광부(21) 및 제 2 수광부(22)의 구성은, 도 4에 도시한 제 1의 실시의 형태와 마찬가지이기 때문에, 여기서는, 제 1 트랜지스터군(40) 및 제 2 트랜지스터군(39)의 구성에 관해 설명한다.
제 1 트랜지스터군(40)은, 도 19에 도시하는 바와 같이, 제 1 수광부(21)와 제 2 수광부(22)의 사이에 배치된다. 또한, 제 2 트랜지스터군(39)은, 제 2 수광부(22)의 주변 영역에서, 제 2 수광부(22)의 제 1 트랜지스터군(40)의 배치측과는 반대측의 영역에 배치된다.
또한, 본 실시 형태에서도, 상기 제 1의 실시 형태와 마찬가지로, 각 트랜지스터군은, 횡방향(도 19중의 X방향)에 따라서, 수광부의 한쪽의 단부 부근의 위치부터 다른쪽의 단부 부근의 위치까지 연재되어 형성된다.
또한, 도 19에는 도시되지 않지만, 제 1 수광부(21), 제 2 수광부(22), 제 1 트랜지스터군(40) 및 제 2 트랜지스터군(39)은, Si 기판 내에 형성된 소정의 웰 영역에 형성된다. 그리고, 본 실시 형태에서는, 도시하지 않지만, 제 1의 실시 형태와 마찬가지로, 그 웰 영역과 내부 배선을 전기적으로 접속하는 웰 콘택트를 2개로 나누어서 마련한다.
제 1 트랜지스터군(40)은, 도 19에 도시하는 바와 같이, 선택 트랜지스터의 선택 게이트(15r)와, 제 1 증폭 트랜지스터의 제 1 증폭 게이트(13r)와, 제 1 소스/드레인(40a) 내지 제 3 소스/드레인(40c)을 갖는다. 그리고, 본 실시 형태에서는, 횡방향(도 19중의 X방향)에 따라서, 오른쪽부터 왼쪽으로, 제 1 소스/드레인(40a), 선택 게이트(15r), 제 2 소스/드레인(40b), 제 1 증폭 게이트(13r) 및 제 3 소스/드레인(40c)을 이 순서로 배치한다. 도 19에서는, 게이트(13r, 15r)나 소스/드레인(40a, 40b, 40c)의, 횡방향(X방향)의 길이나 종방향(Y방향)의 폭이 도 16의 제 7의 실시 형태와 개략 동등하게 되어 있다. 한편, 게이트(13r, 15r)나 소스/드레인(40a, 40b, 40c)의 배치는, 도 16의 제 7의 실시 형태란 좌우가 반대의 배치이다. 또한, 도 19에서는, 도 4에는 도시하지 않은, 증폭 게이트(13r)나 각 소스/드레인(40a, 40b, 40c)과 배선과의 콘택트를 도시하고 있다. 제 1 증폭 게이트(13r)는, 콘택트를 통하여, 배선(24)에 접속된다. 제 1 소스/드레인(40a)은, 콘택트를 통하여, 수직 신호선(107)(도 20을 참조)에 접속된다. 제 2 소스/드레인(40b)은, 콘택트를 통하여, 제 1 층의 배선(26)에 접속된다. 제 3 소스/드레인(40c)은, 콘택트를 통하여, 전원 전압(Vdd)을 공급하는 배선(도 20을 참조)에 접속된다. 또한, 배선(24)은, 콘택트를 통하여, FD 영역(16a, 16b)에 접속된다. 제 1 층의 배선(26)은, 제 2 층의 배선(28)에 접속된다.
제 2 트랜지스터군(39)은, 리셋 트랜지스터와 제 2 증폭 트랜지스터로 구성하고, 도 19에 도시하는 바와 같이, 리셋 게이트(14p)와, 제 2 증폭 트랜지스터의 제 2 증폭 게이트(13p)와, 제 4 소스/드레인(39a) 내지 제 7 소스/드레인(39d)을 갖는다. 그리고, 제 4 소스/드레인(39a), 리셋 게이트(14p), 제 5 소스/드레인(39b), 제 6 소스/드레인(39c), 제 2 증폭 게이트(13p) 및 제 7 소스/드레인(39d)은, 횡방향(도 19중의 X방향)에 따라서, 오른쪽부터 왼쪽으로, 이 순서로 배치된다. 또한, 도 19에서는, 도 4에는 도시하지 않은, 증폭 게이트(13p)나 각 소스/드레인(39a, 39b, 39c, 39d)과 배선과의 콘택트를 도시하고 있다. 제 4 소스/드레인(39a)은, 콘택트를 통하여, 전원 전압(Vdd)을 공급하는 배선에 접속된다. 제 5 소스/드레인(39b)은, 콘택트를 통하여, 배선(24)에 접속된다. 제 6 소스/드레인(39c)은, 콘택트를 통하여, 제 1 층의 배선(27)에 접속된다. 제 2 증폭 게이트(13p)는, 콘택트를 통하여, 배선(24)에 접속된다. 제 7 소스/드레인(39d)은, 콘택트를 통하여, 전원 전압(Vdd)을 공급하는 배선에 접속된다. 제 1 층의 배선(27)은, 제 2 층의 배선(28)에 접속된다.
또한, 이 때, 제 5 소스/드레인(39b)은, 도 19에 도시하는 바와 같이, 제 6 소스/드레인(39c)과 소정 간격을 두고 배치된다.
제 2 트랜지스터군(39)에서는, 제 4 소스/드레인(39a), 리셋 게이트(14p) 및 제 5 소스/드레인(39b)으로 리셋 트랜지스터가 구성된다. 또한, 제 6 소스/드레인(39c), 제 2 증폭 게이트(13p) 및 제 7 소스/드레인(39d)으로 제 2 증폭 트랜지스터가 구성된다.
도 20에, 본 실시 형태의 고체 촬상 장치에서의 공유화소 단위부의 등가회로도를 도시한다.
도 20에서는, 선택 게이트(15r)로 이루어지는 선택 트랜지스터에 접속된 제 2 층의 배선(28), 및, 전원 전위(Vdd)를 공급하는 배선의 사이에, 제 1 증폭 트랜지스터 및 제 2 증폭 트랜지스터가 병렬 접속되어 있다. 즉, 도 20의 등가회로도는, 제 1의 실시 형태에서 설명한 도 3의 등가회로도에서, 선택 트랜지스터(15)와 전원 전위(Vdd)를 공급하는 배선의 사이에, 2개의 증폭 트랜지스터를 병렬 접속시킨 구성으로 되어 있다. 또한, 선택 게이트(15r)로 이루어지는 선택 트랜지스터의, 배선(28)과는 반대의 측의 소스/드레인은, 수직 신호선(107)에 접속되어 있다.
본 실시 형태에서는, 제 1 트랜지스터군(40)의 제 1 증폭 게이트(13r)와 제 2 트랜지스터군(39)의 제 2 증폭 게이트(13p)를, 동등한 치수 및 면적으로 하고 있다. 또한, 본 실시 형태에서는, 이들의 증폭 게이트(13r, 13p)의 면적을, 선택 게이트(15r)나 리셋 게이트(14p)의 면적보다도 크게 하고 있다.
또한, 도 19에서는, 선택 게이트(15r)와 리셋 게이트(14p)도, 동등한 치수 및 면적으로 하고 있고, 게이트의 면적의 총합이, 제 1 트랜지스터군(40) 및 제 2 트랜지스터군(39)에서 같은 정도로 되어 있다. 이에 의해, 공유화소 단위부(190) 내에서, 제 1 트랜지스터군(40)에서의 게이트의 점유 면적과, 제 2 트랜지스터군(39)에서의 게이트의 점유 면적이 개략 대칭이 된다. 즉, 본 실시 형태에서도, 제 1 트랜지스터군(40)의 레이아웃 구성이 제 2 트랜지스터군(39)의 레이아웃 구성과 개략 대칭이 된다. 그 때문에, 본 실시 형태의 CMOS 이미지 센서에서도, 제 1 트랜지스터군(40) 및 제 2 트랜지스터군(39) 사이의 레이아웃 구성의 비대칭성에 의해 발생하는 상기 문제를 해소할 수 있고, 상기 제 1의 실시 형태와 같은 효과를 얻을 수 있다.
또한, 본 실시 형태에서는, 8화소를 공유하는 공유화소 단위부(190)에서, 2개의 증폭 트랜지스터를 마련하고 있음에 의해, 하나의 증폭 트랜지스터만을 마련한 경우와 비교하여, 증폭 트랜지스터 전체의 면적을 증대시킬 수 있다. 이에 의해, 랜덤 노이즈를 개선할 수 있다. 또한, 병렬한 2개의 증폭 트랜지스터에 의해 증폭 트랜지스터의 폭(W)을 증대시켜서, W/L에 따라서 증대하는 상호 컨덕턴스(gm)도 증대시킬 수 있고, 증폭 트랜지스터의 구동 능력을 향상하고, 고속화나 적합성의 향상을 도모할 수 있다. 그리고, 병렬한 2개의 증폭 트랜지스터를 제 1 트랜지스터군(40) 및 제 2 트랜지스터군(39)으로 나누고 있기 때문에, 병렬한 2개의 증폭 트랜지스터를 동일 트랜지스터군에 형성한 구성과 비교하여, 트랜지스터군의 레이아웃 구성의 대칭성을 향상할 수 있다.
<10. 제 9의 실시 형태>
제 9의 실시 형태에서는, 상기 제 4 내지 6의 실시 형태와는 구성이 다른, 3트랜지스터형의 이면 조사형 CMOS 이미지 센서의 구성예를 나타낸다. 또한, 본 실시 형태에 관한 CMOS 이미지 센서의 전체 구성은, 상기 제 1의 실시 형태(도 1)와 같은 구성이기 때문에, 여기서는, 그 설명을 생략한다.
[공유화소 단위부의 구성]
본 실시 형태에서, 공유화소 단위부의 구성은, 도 12에 도시한 상기 제 4의 실시 형태의 공유화소 단위부의 구성에 대해, 증폭 트랜지스터를 하나 추가하여, 2개의 증폭 트랜지스터를 마련한 구성으로 되어 있다.
[공유화소 단위부의 레이아웃]
도 21에, 본 실시 형태의 CMOS 이미지 센서(고체 촬상 장치)에서의 공유화소 단위부의 레이아웃 구성의 개략 평면도를 도시한다. 그리고, 도 21에 도시하는 본 실시 형태의 공유화소 단위부(240)에서, 도 4에 도시하는 제 1의 실시 형태의 공유화소 단위부(110)나, 도 13에 도시하는 제 4의 실시 형태의 공유화소 단위부(200)와 같은 구성에는, 같은 부호를 붙여서 나타낸다.
공유화소 단위부(240)는, 8개의 화소를 공유하는 공유화소 단위부이고, 제 1 수광부(21)와, 제 2 수광부(22)와, 제 1 트랜지스터군(74)과, 제 2 트랜지스터군(39)으로 구성된다. 또한, 도 21에서는 도시를 생략하고 있지만, 도 13에 도시한 제 1의 웰 콘택트(23a) 및 제 2의 웰 콘택트(23b)와 마찬가지로, 웰 콘택트가 마련되어 있다. 한편으로, 도 21에서는, 도 13에서는 도시를 생략한, FD 영역(16a, 16b)이나 트랜지스터군(74, 39)의 사이를 접속하는, 배선(24) 및 수직 신호선(107)을 도시하고 있다.
도 21에 도시하는 바와 같이, 본 실시 형태의 공유화소 단위부(240)는, 제 8의 실시 형태의 공유화소 단위부(190)에 대해, 선택 트랜지스터를 리셋 트랜지스터로 교체한 구성의 제 1 트랜지스터군(74)과, 같은 구성의 제 2 트랜지스터(39)를 갖고 있다. 그리고, 본 실시 형태에서, 제 1 수광부(21) 및 제 2 수광부(22)의 구성은, 도 4에 도시한 제 1의 실시의 형태와 마찬가지이기 때문에, 여기서는, 제 1 트랜지스터군(74) 및 제 2 트랜지스터군(39)의 구성에 관해 설명한다.
제 1 트랜지스터군(74)은, 도 21에 도시하는 바와 같이, 제 1 수광부(21)와 제 2 수광부(22)의 사이에 배치된다. 또한, 제 2 트랜지스터군(39)은, 제 2 수광부(22)의 주변 영역에서, 제 2 수광부(22)의 제 1 트랜지스터군(74)의 배치측과는 반대측의 영역에 배치된다.
또한, 본 실시 형태에서도, 상기 제 1의 실시 형태와 마찬가지로, 각 트랜지스터군은, 횡방향(도 21중의 X방향)에 따라서, 수광부의 한쪽의 단부 부근의 위치부터 다른쪽의 단부 부근의 위치까지 연재되어 형성된다.
또한, 도 21에는 도시되지 않지만, 제 1 수광부(21), 제 2 수광부(22), 제 1 트랜지스터군(74) 및 제 2 트랜지스터군(39)은, Si 기판 내에 형성된 소정의 웰 영역에 형성된다. 그리고, 본 실시 형태에서는, 도시하지 않지만, 제 1의 실시 형태와 마찬가지로, 그 웰 영역과 내부 배선을 전기적으로 접속하는 웰 콘택트를 2개로 나누어서 마련한다.
제 1 트랜지스터군(74)은, 도 21에 도시하는 바와 같이, 제 1 리셋 트랜지스터의 제 1 리셋 게이트(14s)와, 제 1 증폭 트랜지스터의 제 1 증폭 게이트(13s)와, 제 1 소스/드레인(74a) 내지 제 4 소스/드레인(74d)을 갖는다. 그리고, 본 실시 형태에서는, 횡방향(X방향)에 따라서 오른쪽부터, 제 1 소스/드레인(74a), 제 1 리셋 게이트(14s), 제 2 소스/드레인(74b), 제 3 소스/드레인(74c), 제 1 증폭 게이트(13s) 및 제 4 소스/드레인(74d)을 이 순서로 배치한다. 도 21에서는, 게이트(13s, 14s)나 소스/드레인(74a, 74b, 74c, 74d)의, 횡방향(X방향)의 길이나 종방향(Y방향)의 폭, 및, 이들의 배치 관계가, 도 16의 제 7의 실시 형태의 제 2 트랜지스터군(39)과 개략 동등하게 되어 있다. 또한, 도 21에서는, 도 4에는 도시하지 않은, 증폭 게이트(13s)나 각 소스/드레인(74a, 74b, 74c, 74d)과 배선과의 콘택트를 도시하고 있다. 제 1 증폭 게이트(13s)는, 콘택트를 통하여, 배선(24)에 접속된다. 제 1 소스/드레인(74a)은, 콘택트를 통하여, 전원 전압(Vdd)을 공급하는 배선(도 22를 참조)에 접속된다. 제 2 소스/드레인(74b)은, 콘택트를 통하여, 배선(24)에 접속된다. 제 3 소스/드레인(74c)은, 콘택트를 통하여, 제 1 층의 배선(29)에 접속된다. 제 4 소스/드레인(74d)은, 콘택트를 통하여, 전원 전압(Vdd)을 공급하는 배선에 접속된다. 또한, 배선(24)은, 콘택트를 통하여, FD 영역(16a, 16b)에 접속된다. 제 1 층의 배선(29)은, 수직 신호선(107)에 접속된다.
또한, 이 때, 제 2 소스/드레인(74b)은, 도 21에 도시하는 바와 같이, 제 3 소스/드레인(74c)과 소정 간격을 두고 배치된다.
제 1 트랜지스터군(74)에서는, 제 1 소스/드레인(74a), 제 1 리셋 게이트(14s) 및 제 2 소스/드레인(74b)으로 제 1 리셋 트랜지스터가 구성된다. 또한, 제 3 소스/드레인(74c), 제 1 증폭 게이트(13s) 및 제 4 소스/드레인(74d)으로 제 1 증폭 트랜지스터가 구성된다.
제 2 트랜지스터군(39)은, 제 2 리셋 트랜지스터와 제 2 증폭 트랜지스터로 구성하고, 도 21에 도시하는 바와 같이, 제 2 리셋 게이트(14p)와, 제 2 증폭 게이트(13p)와, 제 5 소스/드레인(39a) 내지 제 8 소스/드레인(39d)을 갖는다. 그리고, 제 5 소스/드레인(39a), 제 2 리셋 게이트(14p), 제 6 소스/드레인(39b), 제 7 소스/드레인(39c), 제 2 증폭 게이트(13p) 및 제 8 소스/드레인(39d)은, 횡방향(도 21중의 X방향)에 따라서, 오른쪽부터 왼쪽으로, 이 순서로 배치된다. 또한, 도 21에서는, 도 4에는 도시하지 않은, 증폭 게이트(13p)나 각 소스/드레인(39a, 39b, 39c, 39d)과 배선과의 콘택트를 도시하고 있다. 제 5 소스/드레인(39a)은, 콘택트를 통하여, 전원 전압(Vdd)을 공급하는 배선에 접속된다. 제 6 소스/드레인(39b)은, 콘택트를 통하여, 배선(24)에 접속된다. 제 7 소스/드레인(39c)은, 콘택트를 통하여, 제 1 층의 배선(29)에 접속된다. 제 2 증폭 게이트(13p)는, 콘택트를 통하여, 배선(24)에 접속된다. 제 8 소스/드레인(39d)은, 콘택트를 통하여, 전원 전압(Vdd)을 공급하는 배선에 접속된다. 제 1 층의 배선(29)은, 수직 신호선(107)에 접속된다.
또한, 이 때, 제 6 소스/드레인(39b)은, 도 21에 도시하는 바와 같이, 제 7 소스/드레인(39c)과 소정 간격을 두고 배치된다.
제 2 트랜지스터군(39)에서는, 제 5 소스/드레인(39a), 제 2 리셋 게이트(14p) 및 제 6 소스/드레인(39b)으로 제 2 리셋 트랜지스터가 구성된다. 또한, 제 7 소스/드레인(39c), 제 2 증폭 게이트(13p) 및 제 8 소스/드레인(39d)으로 제 2 증폭 트랜지스터가 구성된다.
도 22에, 본 실시 형태의 고체 촬상 장치에서의 공유화소 단위부의 등가회로도를 도시한다.
도 22에서는, 전원 전위(Vdd)를 공급하는 배선, 및, FD 영역에 접속된 배선(24)의 사이에, 제 1 리셋 트랜지스터 및 제 2 리셋 트랜지스터가 병렬 접속되어 있다. 또한, 수직 신호선(107), 및, 전원 전위(Vdd)를 공급하는 배선의 사이에, 제 1 증폭 트랜지스터 및 제 2 증폭 트랜지스터가 병렬 접속되어 있다. 즉, 도 22의 등가회로도는, 제 4의 실시 형태에서 설명한 도 12의 등가회로도에서, 전원 전위(Vdd)를 공급하는 배선과 FD 영역(16)의 사이에, 2개의 리셋 트랜지스터를 병렬 접속시킨 구성으로 되어 있다. 또한, 수직 신호선(107)과 전원 전위(Vdd)를 공급하는 배선과 FD 영역(16)의 사이에, 2개의 증폭 트랜지스터를 병렬 접속시킨 구성으로 되어 있다.
본 실시 형태에서는, 제 1 트랜지스터군(74)의 제 1 증폭 게이트(13s)와 제 2 트랜지스터군(39)의 제 2 증폭 게이트(13p)를, 동등한 치수 및 면적으로 하고 있다. 또한, 제 1 트랜지스터군(74)의 제 1 리셋 게이트(14s)와 제 2 트랜지스터군(39)의 제 2 리셋 게이트(14p)를, 동등한 치수 및 면적으로 하고 있다. 또한, 본 실시 형태에서는, 증폭 게이트(13s, 13p)의 면적을, 리셋 게이트(14s, 14p)의 면적보다도 크게 하고 있다.
도 21에서는, 게이트의 면적의 총합이, 제 1 트랜지스터군(74) 및 제 2 트랜지스터군(39)에서 같은 정도로 되어 있다. 이에 의해, 공유화소 단위부(240) 내에서, 제 1 트랜지스터군(74)에서의 게이트의 점유 면적과, 제 2 트랜지스터군(39)에서의 게이트의 점유 면적이 개략 대칭이 된다. 즉, 본 실시 형태에서도, 제 1 트랜지스터군(74)의 레이아웃 구성이 제 2 트랜지스터군(39)의 레이아웃 구성과 개략 대칭이 된다. 그 때문에, 본 실시 형태의 CMOS 이미지 센서에서도, 제 1 트랜지스터군(74) 및 제 2 트랜지스터군(39) 사이의 레이아웃 구성의 비대칭성에 의해 발생하는 상기 문제를 해소할 수 있고, 상기 제 1의 실시 형태와 같은 효과를 얻을 수 있다.
또한, 본 실시 형태에서는, 8화소를 공유하는 공유화소 단위부(240)에서, 2개의 증폭 트랜지스터를 마련하고 있음에 의해, 하나의 증폭 트랜지스터만을 마련한 경우와 비교하여, 증폭 트랜지스터 전체의 면적을 증대시킬 수 있다. 이에 의해, 랜덤 노이즈를 개선할 수 있다. 또한, 병렬한 2개의 증폭 트랜지스터에 의해 증폭 트랜지스터의 폭(W)을 증대시켜서, W/L에 따라서 증대하는 상호 컨덕턴스(gm)도 증대시킬 수 있고, 증폭 트랜지스터의 구동 능력을 향상하고, 고속화나 적합성의 향상을 도모할 수 있다. 그리고, 병렬한 2개의 증폭 트랜지스터 및 병렬한 2개의 리셋 트랜지스터를, 제 1 트랜지스터군(74) 및 제 2 트랜지스터군(39)으로 나누고 있다. 그 때문에, 병렬한 2개의 증폭 트랜지스터 및 병렬한 2개의 리셋 트랜지스터를 동일 트랜지스터군에 형성한 구성과 비교하여, 트랜지스터군의 레이아웃 구성의 대칭성을 향상할 수 있다.
<11. 제 10의 실시 형태>
제 10의 실시 형태에서는, 상기 제 4 내지 6의 실시 형태와는 구성이 다른, 3트랜지스터형의 이면 조사형 CMOS 이미지 센서의 또다른 구성예를 나타낸다. 또한, 본 실시 형태에 관한 CMOS 이미지 센서의 전체 구성은, 상기 제 1의 실시 형태(도 1)와 같은 구성이기 때문에, 여기서는, 그 설명을 생략한다.
[공유화소 단위부의 구성]
본 실시 형태에서, 공유화소 단위부의 구성은, 도 12에 도시한 상기 제 4의 실시 형태의 공유화소 단위부의 구성에 대해, 증폭 트랜지스터를 하나 추가하여, 2개의 증폭 트랜지스터를 마련한 구성으로 되어 있다.
[공유화소 단위부의 레이아웃]
도 23에, 본 실시 형태의 CMOS 이미지 센서(고체 촬상 장치)에서의 공유화소 단위부의 레이아웃 구성의 개략 평면도를 도시한다. 그리고, 도 23에 도시하는 본 실시 형태의 공유화소 단위부(250)에서, 도 4에 도시하는 제 1의 실시 형태의 공유화소 단위부(110)나, 도 13에 도시하는 제 4의 실시 형태의 공유화소 단위부(200)와 같은 구성에는, 같은 부호를 붙여서 나타낸다.
공유화소 단위부(250)는, 8개의 화소를 공유하는 공유화소 단위부이고, 제 1 수광부(21)와, 제 2 수광부(22)와, 제 1 트랜지스터군(75)과, 제 2 트랜지스터군(39)으로 구성된다. 또한, 도 23에서는 도시를 생략하고 있지만, 도 13에 도시한 제 1의 웰 콘택트(23a) 및 제 2의 웰 콘택트(23b)와 마찬가지로, 웰 콘택트가 마련되어 있다. 한편으로, 도 23에서는, 도 13에서는 도시를 생략한, FD 영역(16a, 16b)이나 트랜지스터군(75, 39)의 사이를 접속하는, 배선(24) 및 수직 신호선(107)을 도시하고 있다.
도 23에 도시하는 바와 같이, 본 실시 형태의 공유화소 단위부(250)는, 제 9의 실시 형태의 공유화소 단위부(240)에 대해, 리셋 트랜지스터를 더미 트랜지스터로 교체한 구성의 제 1 트랜지스터군(75)과, 같은 구성의 제 2 트랜지스터(39)를 갖고 있다. 그리고, 본 실시 형태에서, 제 1 수광부(21) 및 제 2 수광부(22)의 구성은, 도 4에 도시한 제 1의 실시의 형태와 마찬가지이기 때문에, 여기서는, 제 1 트랜지스터군(75) 및 제 2 트랜지스터군(39)의 구성에 관해 설명한다.
제 1 트랜지스터군(75)은, 도 23에 도시하는 바와 같이, 제 1 수광부(21)와 제 2 수광부(22)의 사이에 배치된다. 또한, 제 2 트랜지스터군(39)은, 제 2 수광부(22)의 주변 영역에서, 제 2 수광부(22)의 제 1 트랜지스터군(75)의 배치측과는 반대측의 영역에 배치된다.
또한, 본 실시 형태에서도, 상기 제 1의 실시 형태와 마찬가지로, 각 트랜지스터군은, 횡방향(도 23중의 X방향)에 따라서, 수광부의 한쪽의 단부 부근의 위치부터 다른쪽의 단부 부근의 위치까지 연재되어 형성된다.
또한, 도 23에는 도시되지 않지만, 제 1 수광부(21), 제 2 수광부(22), 제 1 트랜지스터군(75) 및 제 2 트랜지스터군(39)은, Si 기판 내에 형성된 소정의 웰 영역에 형성된다. 그리고, 본 실시 형태에서는, 도시하지 않지만, 제 1의 실시 형태와 마찬가지로, 그 웰 영역과 내부 배선을 전기적으로 접속하는 웰 콘택트를 2개로 나누어서 마련한다.
제 1 트랜지스터군(75)은, 도 23에 도시하는 바와 같이, 더미 트랜지스터의 더미 게이트(75b)와, 제 1 증폭 트랜지스터의 제 1 증폭 게이트(13t)와, 제 1 소스/드레인(75a), 제 2 소스/드레인(75c) 내지 제 4 소스/드레인(75e)을 갖는다. 그리고, 본 실시 형태에서는, 횡방향(X방향)에 따라서 오른쪽부터, 제 1 소스/드레인(75a), 더미 게이트(75b), 제 2 소스/드레인(75c), 제 3 소스/드레인(75d), 제 1 증폭 게이트(13t) 및 제 4 소스/드레인(75e)을 이 순서로 배치한다. 도 23에서는, 게이트(13t, 75b)나 소스/드레인(75a, 75c, 75d, 75e)의, 횡방향(X방향)의 길이나 종방향(Y방향)의 폭이, 도 21의 제 9의 실시 형태의 제 1 트랜지스터군(74)과 개략 동등하게 되어 있다. 또한, 도 23에서는, 증폭 게이트(13t)나 제 3 소스/드레인(75d), 제 4 소스/드레인(75e)과 배선과의 콘택트를 도시하고 있다. 제 1 증폭 게이트(13t)는, 콘택트를 통하여, 배선(24)에 접속된다. 제 3 소스/드레인(75d)은, 콘택트를 통하여, 제 1 층의 배선(29)에 접속된다. 제 4 소스/드레인(75e)은, 콘택트를 통하여, 전원 전압(Vdd)을 공급하는 배선(도 24를 참조)에 접속된다. 또한, 배선(24)은, 콘택트를 통하여, FD 영역(16a, 16b)에 접속된다. 제 1 층의 배선(29)은, 수직 신호선(107)에 접속된다.
또한, 이 때, 제 2 소스/드레인(75c)은, 도 23에 도시하는 바와 같이, 제 3 소스/드레인(75d)과 소정 간격을 두고 배치된다.
제 1 트랜지스터군(75)에서는, 제 1 소스/드레인(75a), 더미 게이트(75b) 및 제 2 소스/드레인(75c)으로 더미 트랜지스터가 구성된다. 또한, 이들 더미 트랜지스터의 각 부분(75a, 75b, 75c)에는, 배선과의 콘택트가 마련되어 있지 않다. 또한, 제 3 소스/드레인(75d), 제 1 증폭 게이트(13t) 및 제 4 소스/드레인(75e)으로 제 1 증폭 트랜지스터가 구성된다.
제 2 트랜지스터군(39)은, 리셋 트랜지스터와 제 2 증폭 트랜지스터로 구성하고, 도 23에 도시하는 바와 같이, 리셋 게이트(14p)와, 제 2 증폭 게이트(13p)와, 제 5 소스/드레인(39a) 내지 제 8 소스/드레인(39d)을 갖는다. 그리고, 제 5 소스/드레인(39a), 리셋 게이트(14p), 제 6 소스/드레인(39b), 제 7 소스/드레인(39c), 제 2 증폭 게이트(13p) 및 제 8 소스/드레인(39d)은, 횡방향(도 23중의 X방향)에 따라서, 오른쪽부터 왼쪽으로, 이 순서로 배치된다. 또한, 도 23에서는, 도 4에는 도시하지 않은, 증폭 게이트(13p)나 각 소스/드레인(39a, 39b, 39c, 39d)과 배선과의 콘택트를 도시하고 있다. 제 5 소스/드레인(39a)은, 콘택트를 통하여, 전원 전압(Vdd)을 공급하는 배선에 접속된다. 제 6 소스/드레인(39b)은, 콘택트를 통하여, 배선(24)에 접속된다. 제 7 소스/드레인(39c)은, 콘택트를 통하여, 제 1 층의 배선(29)에 접속된다. 제 2 증폭 게이트(13p)는, 콘택트를 통하여, 배선(24)에 접속된다. 제 8 소스/드레인(39d)은, 콘택트를 통하여, 전원 전압(Vdd)을 공급하는 배선에 접속된다. 제 1 층의 배선(29)은, 수직 신호선(107)에 접속된다.
또한, 이 때, 제 6 소스/드레인(39b)은, 도 23에 도시하는 바와 같이, 제 7 소스/드레인(39c)과 소정 간격을 두고 배치된다.
제 2 트랜지스터군(39)에서는, 제 5 소스/드레인(39a), 리셋 게이트(14p) 및 제 6 소스/드레인(39b)으로 리셋 트랜지스터가 구성된다. 또한, 제 7 소스/드레인(39c), 제 2 증폭 게이트(13p) 및 제 8 소스/드레인(39d)으로 제 2 증폭 트랜지스터가 구성된다.
도 24에, 본 실시 형태의 고체 촬상 장치에서의 공유화소 단위부의 등가회로도를 도시한다.
도 24에서는, 수직 신호선(107), 및, 전원 전위(Vdd)를 공급하는 배선의 사이에, 제 1 증폭 트랜지스터 및 제 2 증폭 트랜지스터가 병렬 접속되어 있다. 즉, 도 24의 등가회로도는, 제 4의 실시 형태에서 설명한 도 12의 등가회로도에서, 수직 신호선(107)과 전원 전위(Vdd)를 공급하는 배선의 사이에, 2개의 증폭 트랜지스터를 병렬 접속시킨 구성으로 되어 있다. 또한, 도 23의 더미 트랜지스터는, 배선과 접속되어 있지 않기 때문, 도 24의 등가회로도에는 도시되어 있지 않다. 본 실시 형태의 도 24와 제 9의 실시 형태의 도 22를 비교하면, 리셋 트랜지스터가 더미 트랜지스터로 교체됨에 의해, 도 22의 리셋 트랜지스터가 하나 없어져 있다.
본 실시 형태에서는, 제 1 트랜지스터군(75)의 제 1 증폭 게이트(13t)와 제 2 트랜지스터군(39)의 제 2 증폭 게이트(13p)를, 동등한 치수 및 면적으로 하고 있다. 또한, 제 1 트랜지스터군(75)의 더미 게이트(75b)와 제 2 트랜지스터군(39)의 리셋 게이트(14p)를, 동등한 치수 및 면적으로 하고 있다. 또한, 본 실시 형태에서는, 증폭 게이트(13t, 13p)의 면적을, 더미 게이트(75b) 및 리셋 게이트(14p)의 면적보다도 크게 하고 있다.
도 23에서는, 게이트의 면적의 총합이, 제 1 트랜지스터군(75) 및 제 2 트랜지스터군(39)에서 같은 정도로 되어 있다. 이에 의해, 공유화소 단위부(250) 내에서, 제 1 트랜지스터군(75)에서의 게이트의 점유 면적과, 제 2 트랜지스터군(39)에서의 게이트의 점유 면적이 개략 대칭이 된다. 즉, 본 실시 형태에서도, 제 1 트랜지스터군(75)의 레이아웃 구성이 제 2 트랜지스터(39)의 레이아웃 구성과 개략 대칭이 된다. 그 때문에, 본 실시 형태의 CMOS 이미지 센서에서도, 제 1 트랜지스터군(75) 및 제 2 트랜지스터군(39) 사이의 레이아웃 구성의 비대칭성에 의해 발생하는 상기 문제를 해소할 수 있고, 상기 제 1의 실시 형태와 같은 효과를 얻을 수 있다.
또한, 본 실시 형태에서는, 8화소를 공유하는 공유화소 단위부(250)에서, 2개의 증폭 트랜지스터를 마련하고 있음에 의해, 하나의 증폭 트랜지스터만을 마련한 경우와 비교하여, 증폭 트랜지스터 전체의 면적을 증대시킬 수 있다. 이에 의해, 랜덤 노이즈를 개선할 수 있다. 또한, 병렬한 2개의 증폭 트랜지스터에 의해 증폭 트랜지스터의 폭(W)을 증대시켜서, W/L에 따라서 증대하는 상호 컨덕턴스(gm)도 증대시킬 수 있고, 증폭 트랜지스터의 구동 능력을 향상하고, 고속화나 적합성의 향상을 도모할 수 있다. 그리고, 병렬한 2개의 증폭 트랜지스터를 제 1 트랜지스터군(75) 및 제 2 트랜지스터군(39)으로 나누고 있기 때문에, 병렬한 2개의 증폭 트랜지스터를 동일 트랜지스터군에 형성한 구성과 비교하여, 트랜지스터군의 레이아웃 구성의 대칭성을 향상할 수 있다.
제 7 내지 10의 실시 형태의, 화소를 공유하는 공유화소 단위부에서, 2개의 증폭 트랜지스터를 마련하고 있는 구성은, 이들 실시 형태의 8화소를 공유하는 구성으로 한정되지 않는다. 4화소 공유의 FD 영역을 2n(n은 2 이상의 정수)개 접속하고, 8n화소를 공유하는 구성에서도, 마찬가지로 증폭 트랜지스터를 복수개 마련하여, 상호 컨덕턴스를 증대시킬 수 있다. 이에 의해, 증폭 트랜지스터의 구동 능력을 향상하여, 고속화나 적합성의 향상을 도모할 수 있다.
<12. 제 11의 실시 형태>
제 11의 실시 형태에서는, 상기 제 1 내지 3, 7 내지 8의 실시 형태와는 구성이 다른, 4트랜지스터형의 이면 조사형 CMOS 이미지 센서의 다른 구성예를 나타낸다. 또한, 본 실시 형태에 관한 CMOS 이미지 센서의 전체 구성은, 상기 제 1의 실시 형태(도 1)와 같은 구성이기 때문에, 여기서는, 그 설명을 생략한다.
[공유화소 단위부의 구성]
본 실시 형태에서, 공유화소 단위부의 구성은, 도 3에 도시한 상기 제 1의 실시 형태의 공유화소 단위부의 구성에 대해, 도 3의 8화소를 4화소씩으로 나누어서, 각각을 4화소 공유로 한 구성으로 되어 있다. 즉, 도 3에서, 제 1 포토 다이오드(111) 내지 제 4 포토 다이오드(114)와, 제 5 포토 다이오드(115) 내지 제 8 포토 다이오드(118)를, 각각 독립한 4화소 공유의 구성으로 하고 있다.
[공유화소 단위부의 레이아웃]
도 25에, 본 실시 형태의 CMOS 이미지 센서(고체 촬상 장치)에서의 공유화소 단위부의 레이아웃 구성의 개략 평면도를 도시한다. 그리고, 도 25에 도시하는 본 실시 형태의 공유화소 단위부(400)에서, 도 4에 도시하는 제 1의 실시 형태의 공유화소 단위부(110)나, 도 16에 도시하는 제 7의 실시 형태의 공유화소 단위부(180)와 같은 구성에는, 같은 부호를 붙여서 나타낸다.
공유화소 단위부(400)는, 4개의 화소를 공유하는 공유화소 단위부이고, 제 1 수광부(21)와, 제 2 수광부(22)와, 제 1 트랜지스터군(401)과, 제 2 트랜지스터군(402)으로 구성된다. 또한, 도 25에서는 도시를 생략하고 있지만, 도 4에 도시한 제 1의 웰 콘택트(23a) 및 제 2의 웰 콘택트(23b)와 마찬가지로, 웰 콘택트가 마련되어 있다. 한편으로, 도 25에서는, 도 4에서는 도시를 생략한, FD 영역(16a, 16b)이나 트랜지스터군(401, 402)의 사이를 접속하는, 배선(403, 404, 405, 406) 및 수직 신호선(411, 412)을 도시하고 있다.
도 25에 도시하는 바와 같이, 본 실시 형태의 공유화소 단위부(400)는, 도 5의 공유화소 단위부(120)에 대해, 3개의 트랜지스터의 좌우의 배치를 같게 한 구성의 제 1 트랜지스터군(401)과, 좌우의 배치를 역으로 한 구성의 제 2 트랜지스터군(402)을 갖고 있다. 그리고, 본 실시 형태에서, 제 1 수광부(21) 및 제 2 수광부(22)의 구성은, 도 4에 도시한 제 1의 실시 형태와 마찬가지이지만, 제 1 수광부(21)와 제 2 수광부(22)가 전기적으로 접속되지 않은 점에서 제 1의 실시 형태와는 다르다.
제 1 트랜지스터군(401)은, 도 25에 도시하는 바와 같이, 제 1 수광부(21)와 제 2 수광부(22)의 사이에 배치된다. 또한, 제 2 트랜지스터군(402)은, 제 2 수광부(22)의 주변 영역에서, 제 2 수광부(22)의 제 1 트랜지스터군(401)의 배치측과는 반대측의 영역에 배치된다.
또한, 본 실시 형태에서도, 상기 제 1의 실시 형태와 마찬가지로, 각 트랜지스터군은, 횡방향(도 25중의 X방향)에 따라서, 수광부의 한쪽의 단부 부근의 위치부터 다른쪽의 단부 부근의 위치까지 연재되어 형성된다.
또한, 도 25에는 도시되지 않지만, 제 1 수광부(21), 제 2 수광부(22), 제 1 트랜지스터군(401) 및 제 2 트랜지스터군(402)은, Si 기판 내에 형성된 소정의 웰 영역에 형성된다. 그리고, 본 실시 형태에서는, 도시하지 않지만, 제 1의 실시 형태와 마찬가지로, 그 웰 영역과 내부 배선을 전기적으로 접속하는 웰 콘택트를 2개로 나누어서 마련한다.
제 1 트랜지스터군(401)은, 리셋 트랜지스터와 증폭 트랜지스터와 선택 트랜지스터의 3개의 트랜지스터로 구성한다. 제 1 트랜지스터군(401)은, 도 25에 도시하는 바와 같이, 리셋 트랜지스터의 리셋 게이트(14v)와, 증폭 트랜지스터의 증폭 게이트(13v)와, 선택 트랜지스터의 선택 게이트(15v)와, 제 1 소스/드레인(401a) 내지 제 4 소스/드레인(401d)을 갖는다. 본 실시 형태에서는, 도면중 X방향에 따라서 오른쪽부터 왼쪽으로, 제 1 소스/드레인(401a), 리셋 게이트(14v), 제 2 소스/드레인(401b), 증폭 게이트(13v), 제 3 소스/드레인(401c), 선택 게이트(15v), 제 4 소스/드레인(401d)의 순서로 배치한다. 또한, 도 25에서는, 도 4에는 도시하지 않은, 증폭 게이트(13v)나 제 1 소스/드레인(401a), 제 4 소스/드레인(401d)과 배선과의 콘택트를 도시하고 있다. 증폭 게이트(13v)는, 콘택트를 통하여, 배선(403)에 접속된다. 제 1 소스/드레인(401a)은, 콘택트를 통하여, 배선(403)에 접속된다. 제 4 소스/드레인(401d)은, 콘택트를 통하여, 배선(405)에 접속된다. 또한, 배선(403)은, 콘택트를 통하여, 제 1 수광부(21)의 FD 영역(16a)에 접속된다. 배선(405)은, 콘택트를 통하여, 제 1 수직 신호선(411)에 접속된다.
제 2 트랜지스터군(402)도, 리셋 트랜지스터와 증폭 트랜지스터와 선택 트랜지스터의 3개의 트랜지스터로 구성한다. 제 2 트랜지스터군(402)은, 도 25에 도시하는 바와 같이, 리셋 트랜지스터의 리셋 게이트(14w)와, 증폭 트랜지스터의 증폭 게이트(13w)와, 선택 트랜지스터의 선택 게이트(15w)와, 제 5 소스/드레인(402a) 내지 제 8 소스/드레인(402d)을 갖는다. 본 실시 형태에서는, 도면중 X방향에 따라서 오른쪽부터 왼쪽으로, 제 5 소스/드레인(402a), 선택 게이트(15w), 제 6 소스/드레인(402b), 증폭 게이트(13w), 제 7 소스/드레인(402c), 리셋 게이트(14w), 제 8 소스/드레인(402d)의 순서로 배치한다. 또한, 도 25에서는, 도 4에는 도시하지 않은, 증폭 게이트(13w)나 제 5 소스/드레인(402a), 제 8 소스/드레인(402d)과 배선과의 콘택트를 도시하고 있다. 증폭 게이트(13w)는, 콘택트를 통하여, 배선(404)에 접속된다. 제 5 소스/드레인(402a)은, 콘택트를 통하여, 배선(406)에 접속된다. 제 8 소스/드레인(402d)은, 콘택트를 통하여, 배선(404)에 접속된다. 또한, 배선(404)은, 콘택트를 통하여, 제 2 수광부(22)의 FD 영역(16b)에 접속된다. 배선(406)은, 콘택트를 통하여, 제 2 수직 신호선(412)에 접속된다.
배선(403) 및 배선(404)은, 전송 게이트(121a 내지 128a)나 증폭 게이트(13v, 13w), 리셋 게이트(14v, 14w), 선택 게이트(15v, 15w)보다도 상층의 배선으로서 형성되어 있다. 제 1 수직 신호선(411) 및 제 2 수직 신호선(412)은, 배선(403) 및 배선(404)보다도 더욱 상층의 배선으로서 형성되어 있다. 또한, 배선(405) 및 배선(406)은, 도 25에서는 L자형상의 하나의 배선으로 하고 있지만, Y방향으로 늘어나는 하층의 배선과 X방향으로 늘어나는 상층의 배선을 콘택트 하여 형성하여도 좋다.
제 1 수직 신호선(411)과, 제 2 수직 신호선(412)은, 수광부(21, 22)의 중심선에 대해 선대칭으로 배치되어 있다. 또한, 제 1 수직 신호선(411)과 제 2 수직 신호선(412)은, 도 1의 칼럼 처리부(103)의 다른 칼럼에 접속되어 있고, 각각의 칼럼으로부터 신호가 판독된다.
제 1 수직 신호선(411)이, 제 1의 트랜지스터군(401)의 제 4 소스/드레인(401d)에 접속되고, 제 1 트랜지스터군(401)의 제 1 소스/드레인(401a)이, 배선(403)에 의해 제 1 수광부(21)의 FD 영역(16a)에 접속되어 있다. 이에 의해, 제 1 수광부(21)의 FD 영역(16a)에서의 전하에 의거한 신호가, 제 1 수직 신호선(411)에 판독된다.
제 2 수직 신호선(412)이, 제 2의 트랜지스터군(402)의 제 5 소스/드레인(402a)에 접속되고, 제 2 트랜지스터군(402)의 제 8 소스/드레인(402d)이, 배선(404)에 의해 제 2 수광부(22)의 FD 영역(16b)에 접속되어 있다. 이에 의해, 제 2 수광부(22)의 FD 영역(16b)에서의 전하에 의거한 신호가, 제 2 수직 신호선(412)에 판독된다.
이와 같이, 제 1 수광부(21) 및 제 2 수광부(22)에 관해, 각각의 전하에 의거한 신호를, 다른 수직 신호선에 판독함에 의해, 고속화를 도모할 수 있다.
본 실시 형태에서는, 제 1 트랜지스터군(401)의 증폭 게이트(13v)와 제 2 트랜지스터군(402)의 증폭 게이트(13w)를, 동등한 치수 및 면적으로 하고 있다. 제 1 트랜지스터군(401)의 리셋(14v)과 제 2 트랜지스터군(402)의 리셋 게이트(14w)를, 동등한 치수 및 면적으로 하고 있다. 제 1 트랜지스터군(401)의 선택 게이트(15v)와 제 2 트랜지스터군(402)의 선택 게이트(15w)를, 동등한 치수 및 면적으로 하고 있다.
즉, 도 25에서는, 게이트의 면적의 총합이, 제 1 트랜지스터군(401) 및 제 2 트랜지스터군(402)에서 같은 정도로 되어 있다. 이에 의해, 공유화소 단위부(400) 내에서, 제 1 트랜지스터군(401)에서의 게이트의 점유 면적과, 제 2 트랜지스터군(402)에서의 게이트의 점유 면적이 개략 대칭이 된다. 즉, 본 실시 형태에서도, 제 1 트랜지스터군(401)의 레이아웃 구성이 제 2 트랜지스터군(402)의 레이아웃 구성과 개략 대칭이 된다. 그 때문에, 본 실시 형태의 CMOS 이미지 센서에서도, 제 1 트랜지스터군(401) 및 제 2 트랜지스터군(402) 사이의 레이아웃 구성의 비대칭성에 의해 발생하는 상기 문제를 해소할 수 있고, 상기 제 1의 실시 형태와 같은 효과를 얻을 수 있다.
본 실시 형태에서는, 또한, 배선(403) 및 제 1 트랜지스터군(401)의 3개의 트랜지스터와, 배선(404) 및 제 2 트랜지스터군(402)의 3개의 트랜지스터로, 좌우 역으로(수광부(21, 22)의 중심선에 대해 선대칭으로) 배치하고 있다. 즉, 제 1 트랜지스터군(401) 및 제 2 트랜지스터군(402)에서, 각 트랜지스터군의 트랜지스터와 트랜지스터에 접속된 배선을, 좌우 역으로(수광부(21, 22)의 중심선에 대해 선대칭으로) 배치하고 있다. 이에 의해, 배선(403)과 제 2 수직 신호선(412)과의 거리, 배선(404)과 제 1 수직 신호선(411)과의 거리가, 동등하게 된다. 즉, 그 수광부의 FD 영역에 접속된 배선과, 그 수광부에는 접속되지 않은 쪽의 수직 신호선과의 거리가, 제 1 수광부(21) 및 제 2 수광부(22)에서 동등하게 된다. 따라서, FD 영역에 접속된 배선과 수직 신호선의 사이에서 생기는 용량이, 제 1 수광부(21) 및 제 2 수광부(22)에서 동등하게 되어, 노이즈 내성이나 각종의 전기적 크로스토크가 균일하게 되어, 양질의 화상을 얻을 수 있다.
이것에 대해, 제 1 수광부(21) 및 제 2 수광부(22)에서, FD 영역에 접속된 배선 및 트랜지스터군의 3개의 트랜지스터의 배치를 같은 배치로 한 경우에는, FD 영역에 접속된 배선과 수직 신호선과의 거리가 다르기 때문에, 이 때에 생기는 용량에 차가 생긴다. 이 경우, 용량의 차에 기인하여, 화상에 차가 생겨서, 선(線) 결함이나 점 결함 등으로서 나타나는 일이 있다.
또한, 상기 각 실시 형태의 구성에서, 제 1 트랜지스터군과 제 2 트랜지스터군을 교체한 구성으로 하는 것도 가능하고, 그와 같은 구성도 본 개시에 의한 기술의 범위 내에 포함된다.
<13. 제 12의 실시 형태>
상술한 각종 실시 형태 및 각종 변형예의 CMOS 이미지 센서(고체 촬상 장치)는, 고체 촬상 장치에서 화상을 판독하는 기능을 갖는 임의의 전자 기기에 탑재하여 이용할 수 있다. 전자 기기로서는, 예를 들면, 디지털 스틸 카메라, 비디오 카메라 등의 촬상 장치(카메라 시스템), 휴대 전화기 등의 촬상 기능을 갖는 휴대 단말 장치, 또는, 고체 촬상 장치를 포함하는 화상 판독부를 구비한 복사기 등을 들 수 있다. 여기서는, 전자 기기로서 촬상 장치를 예로 들어, 그 구성에 관해 설명한다. 또한, 전자 기기에 탑재되는 카메라 모듈을 촬상 장치라고 칭하는 경우도 있다.
도 26에, 상기 각종 실시 형태 및 각종 변형예의 CMOS 이미지 센서를 적용한 촬상 장치의 개략 블록 구성을 도시한다.
촬상 장치(300)는, 광학부(301), CMOS 이미지 센서(302), 및, 카메라 신호 처리 회로인 DSP 회로(303)(신호 처리 회로)를 구비한다. 또한, 촬상 장치(300)는, 프레임 메모리(304), 표시부(305), 기록부(306), 조작부(307) 및 전원부(308)를 구비한다. 또한, DSP 회로(303), 프레임 메모리(304), 표시부(305), 기록부(306), 조작부(307) 및 전원부(308)는, 버스 라인(309)을 통하여 서로 전기적으로 접속된다.
광학부(301)는, 예를 들면 렌즈군 등으로 구성된다. 광학부(301)는, 피사체로부터의 입사광(상광)을 받아들여서, CMOS 이미지 센서(302)의 촬상면상에 입사광을 결상한다.
CMOS 이미지 센서(302)는, 광학부(301)에 의해 촬상면상에 결상된 입사광의 광량을 화소 단위로 전기 신호로 변환하여 화소 신호로서 출력한다. 또한, CMOS 이미지 센서(302)는, 예를 들면, 상술한 각종 실시 형태 및 각종 변형예에서 설명한 CMOS 이미지 센서로 구성된다. 그 때문에, 본 실시 형태의 촬상 장치(300)에서는, 예를 들면 화소의 미세화가 진행되어도 복수의 포토 다이오드 사이에서의 예를 들면 감도나 포화 전하량 등의 특성의 편차를 작게 할 수 있고, 고화질 화상의 촬영이 가능해진다.
표시부(305)는, 예를 들면 액정 패널, 유기 EL(Electro Luminescence) 패널 등의 패널을 구비하는 표시 장치로 구성되고, CMOS 이미지 센서(302)에서 촬상된 동화 또는 정지화를 표시한다. 기록부(306)는, CMOS 이미지 센서(302)에서 촬상된 동화 또는 정지화를, 예를 들면, 비디오 테이프, DVD(Digital Versatile Disk) 등의 기록 매체에 기록한다.
조작부(307)는, 유저의 소정 조작에 의거하여, 촬상 장치(300)가 갖는 각종 기능을 동작시키기 위한 조작 지령 신호를 출력한다. 전원부(308)는, CMOS 이미지 센서(302), DSP 회로(303), 프레임 메모리(304), 표시부(305), 기록부(306) 및 조작부(307)의 동작 전원이 되는 각종 전원을, 각각 대응하는 각 부분에 적절히 공급한다.
또한, 도 26에 도시하는 촬상 장치(300)에서, CMOS 이미지 센서(302)는, 원칩으로서 형성된 형태라도 좋고, 촬상부와, 신호 처리부 또는 광학계가 통합하여 팩키징 된 촬상 기능을 갖는 모듈형상의 형태라도 좋다.
이상, 본 개시에 관한 각종 실시 형태 및 각종 변형예의 고체 촬상 장치 및 그것을 구비하는 전자 기기에 관해 설명하였지만, 본 개시는, 상기 각종 실시 형태 및 각종 변형예로 한정되지 않는다. 예를 들면, 상술한 제 1 트랜지스터군 및 제 2 트랜지스터군 사이의 레이아웃 구성의 비대칭성에 의해 발생하는 포토 다이오드의 출력 특성에의 악영향을 충분히 억제할 수 있는 범위 내라면, 공유화소 단위부의 레이아웃 구성을 임의로 설정할 수 있다. 보다 구체적으로는, 현재 상태로서는, 감도의 편차가 예를 들면 약 0.1% 이하 등이라면 실용상 문제는 없기 때문에, 예를 들면, 감도의 편차가 약 0.1% 이하로 되는 구성이라면, 공유화소 단위부의 레이아웃 구성을 임의로 설정할 수 있다.
또한, 상기 각종 실시 형태 및 각종 변형예에서는, 공유화소 단위부 내에 2개의 트랜지스터군을 마련한 예를 설명하였지만, 본 개시는, 이것으로 한정되지 않고, 공유화소 단위부 내에 3개 이상의 트랜지스터군을 마련하여도 좋다. 이 경우, 적어도 2개의 트랜지스터군 사이에서 게이트 및/또는 소스/드레인의 레이아웃 구성이 대칭이면 좋다.
또한, 제 1 트랜지스터군 및 제 2 트랜지스터군 사이의 레이아웃 구성의 비대칭성에 의해 발생한 문제는, 상술한 바와 같이, 포토 다이오드의 광 입사측에 마련된 배선층의 레이아웃 형태에 의해서는, 표면 조사형 CMOS 이미지 센서에서도 일어날 수 있다. 그 때문에, 상술한 각종 실시 형태 및 각종 변형예의 공유화소 단위부의 레이아웃은, 화소 공유 기술을 이용한 표면 조사형 CMOS 이미지 센서에도 적용 가능하고, 같은 효과를 얻을 수 있다.
또한, 본 개시에 관한 각종 실시 형태 및 각종 변형예의 공유화소 단위부의 레이아웃 구성은, 공유화소 단위부 내에서 공유하는 각종 트랜지스터를 복수개의 트랜지스터군에게 배치하는 임의로 용도에 적절히 적용할 수 있다.
또한, 본 개시는, 이하와 같은 구성도 취할 수 있다.
(1)
복수의 광전 변환부와,
상기 복수의 광전 변환부에서 공유되고, 상기 복수의 광전 변환부의 각각에서 생성된 전하를 전압 신호로 변환하는 플로팅 디퓨전부와,
상기 복수의 광전 변환부에 대해 각각 마련되고, 상기 복수의 광전 변환부에서 생성된 전하를 상기 플로팅 디퓨전부에 각각 전송하는 복수의 전송부와,
상기 플로팅 디퓨전부에 전기적으로 접속되고, 또한, 제 1의 레이아웃 구성으로 배치된 게이트 및 소스/드레인을 갖는 제 1 트랜지스터군과,
상기 플로팅 디퓨전부에 전기적으로 접속되고, 상기 제 1의 레이아웃 구성과 대칭적인 제 2의 레이아웃 구성으로 배치된 게이트 및 소스/드레인을 가지며, 또한, 상기 제 1 트랜지스터군과는 다른 영역에 마련된 제 2 트랜지스터군을 구비하는 고체 촬상 장치.
(2)
상기 플로팅 디퓨전부에서 변환된 상기 전압 신호에 대해 같은 동작을 행하는 복수의 트랜지스터의 게이트 및 소스/드레인이, 상기 제 1 트랜지스터군 및 상기 제 2 트랜지스터군의 한쪽에 마련된 (1)에 기재된 고체 촬상 장치.
(3)
상기 플로팅 디퓨전부에서 변환된 상기 전압 신호에 대해 같은 동작을 행하는 복수의 트랜지스터 중, 일부의 트랜지스터의 게이트 및 소스/드레인이 상기 제 1 트랜지스터군에 마련되고, 나머지 트랜지스터의 게이트 및 소스/드레인이 상기 제 2 트랜지스터군에 마련된 (1)에 기재된 고체 촬상 장치.
(4)
상기 같은 동작을 행하는 복수의 트랜지스터 중, 일부의 트랜지스터가 트랜지스터로서 작용하지 않는 (2) 또는 (3)에 기재된 고체 촬상 장치.
(5)
상기 제 1 트랜지스터군 및 상기 제 2 트랜지스터군의 적어도 한쪽에, 더미 게이트가 마련된 (1) 내지 (4)의 어느 한 항에 기재된 고체 촬상 장치.
(6)
상기 플로팅 디퓨전부에서 변환된 상기 전압 신호에 대해 서로 다른 동작을 행하는 복수의 트랜지스터 중, 일부의 트랜지스터의 게이트 및 소스/드레인이 상기 제 1 트랜지스터군에 마련되고, 나머지 트랜지스터의 게이트 및 소스/드레인이 상기 제 2 트랜지스터군에 마련된 (1)에 기재된 고체 촬상 장치.
(7)
또한, 웰 콘택트를 구비하고,
상기 웰 콘택트가, 상기 복수의 광전 변환부의 형성 영역의 주변 영역에서, 상기 제 1 트랜지스터군 및 상기 제 2 트랜지스터군의 형성 영역과는 다른 영역에 형성되고, 또한, 상기 제 1 트랜지스터군부터 상기 제 2 트랜지스터군을 향하는 방향과 그 웰 콘택트로부터 상기 플로팅 디퓨전부를 향하는 방향이 서로 직교하는 위치에 형성된 (1) 내지 (6)의 어느 한 항에 기재된 고체 촬상 장치.
(8)
또한, 상기 복수의 광전 변환부의 광조사측과는 반대측에 마련된 배선부를 구비하는 (1) 내지 (7)의 어느 한 항에 기재된 고체 촬상 장치.
(9)
상기 제 1 트랜지스터군 및 상기 제 2 트랜지스터군의 각각에 증폭 트랜지스터가 마련되고, 상기 제 1 트랜지스터군의 증폭 트랜지스터와 상기 제 2 트랜지스터군의 증폭 트랜지스터가 병렬 접속된 (1)에 기재된 고체 촬상 장치.
(10)
상기 제 1 트랜지스터군 및 상기 제 2 트랜지스터군 중의 한쪽의 트랜지스터군에만, 리셋 트랜지스터가 마련된 (9)에 기재된 고체 촬상 장치.
(11)
상기 제 1 트랜지스터군 및 상기 제 2 트랜지스터군의 각각에 리셋 트랜지스터가 마련되고, 상기 제 1 트랜지스터군의 리셋 트랜지스터와 상기 제 2 트랜지스터군의 리셋 트랜지스터가 병렬 접속된 (9)에 기재된 고체 촬상 장치.
(12)
상기 제 1 트랜지스터군 및 상기 제 2 트랜지스터군 중의 다른쪽의 트랜지스터군에게, 선택 트랜지스터가 마련된 (10)에 기재된 고체 촬상 장치.
(13)
상기 제 1 트랜지스터군 및 상기 제 2 트랜지스터군 중의 다른쪽의 트랜지스터군에게, 더미 게이트가 마련된 (10)에 기재된 고체 촬상 장치.
(14)
상기 복수의 광전 변환부, 상기 플로팅 디퓨전부, 및 상기 복수의 전송부를 포함하여 수광부가 구성되고,
상기 제 1 트랜지스터군 및 상기 제 2 트랜지스터군에서, 각 트랜지스터군의 트랜지스터 및 트랜지스터에 접속된 배선의 배치가, 상기 수광부의 중심선에 대해 대칭인 관계에 있는 (1)에 기재된 고체 촬상 장치.
(15)
복수의 광전 변환부와, 상기 복수의 광전 변환부에서 공유되고, 상기 복수의 광전 변환부의 각각에서 생성된 전하를 전압 신호로 변환하는 플로팅 디퓨전부와, 상기 복수의 광전 변환부에 대해 각각 마련되고, 상기 복수의 광전 변환부에서 생성된 전하를 상기 플로팅 디퓨전부에 각각 전송하는 복수의 전송부와, 상기 플로팅 디퓨전부에 전기적으로 접속되고, 또한, 제 1의 레이아웃 구성으로 배치된 게이트 및 소스/드레인을 갖는 제 1 트랜지스터군과, 상기 플로팅 디퓨전부에 전기적으로 접속되고, 상기 제 1의 레이아웃 구성과 대칭적인 제 2의 레이아웃 구성으로 배치된 게이트 및 소스/드레인을 가지며, 또한, 상기 제 1 트랜지스터군과는 다른 영역에 마련된 제 2 트랜지스터군을 포함하는 고체 촬상 장치와,
상기 고체 촬상 장치의 출력 신호에 대해 소정이 처리를 시행하는 신호 처리 회로를 구비하는 전자 기기.
본 발명은 2011년 8월 22일자로 일본특허청에 특허출원된 일본특허원 제2011-180142호와 2012년 6월 28일자로 일본특허청에 특허출원된 일본특허원 제2012-145606호를 우선권으로 주장한다.
당업자라면, 하기의 특허청구범위 또는 그 등가의 범위 내에서, 설계상의 필요 또는 다른 요인에 따라, 상기 실시의 형태에 대한 여러 가지 변형예, 조합예, 부분 조합예, 및 수정예를 실시할 수 있을 것이다.
13 : 증폭 트랜지스터 13a : 증폭 게이트
14 : 리셋 트랜지스터 14a : 제 1 리셋 게이트
14b : 제 2 리셋 게이트 15 : 선택 트랜지스터
15a : 선택 게이트 16 : FD 영역
16a : 제 1 FD 영역 16b : 제 2 FD 영역
21 : 제 1 수광부 22 : 제 2 수광부
23a : 제 1 웰 콘택트 23b : 제 2 웰 콘택트
31 : 제 1 트랜지스터군
31a 내지 31c : 제 1 내지 제 3 소스/드레인
32 : 제 2 트랜지스터군
32a 내지 32c : 제 4 내지 제 6 소스/드레인
100 : CMOS 이미지 센서 101 : 화소 어레이부
110 : 공유화소 단위부
111 내지 118 : 제 1 내지 제 8 포토 다이오드
121 내지 128 : 제 1 내지 제 8 전송 트랜지스터
121a 내지 128a : 제 1 내지 제 8 전송 게이트
14 : 리셋 트랜지스터 14a : 제 1 리셋 게이트
14b : 제 2 리셋 게이트 15 : 선택 트랜지스터
15a : 선택 게이트 16 : FD 영역
16a : 제 1 FD 영역 16b : 제 2 FD 영역
21 : 제 1 수광부 22 : 제 2 수광부
23a : 제 1 웰 콘택트 23b : 제 2 웰 콘택트
31 : 제 1 트랜지스터군
31a 내지 31c : 제 1 내지 제 3 소스/드레인
32 : 제 2 트랜지스터군
32a 내지 32c : 제 4 내지 제 6 소스/드레인
100 : CMOS 이미지 센서 101 : 화소 어레이부
110 : 공유화소 단위부
111 내지 118 : 제 1 내지 제 8 포토 다이오드
121 내지 128 : 제 1 내지 제 8 전송 트랜지스터
121a 내지 128a : 제 1 내지 제 8 전송 게이트
Claims (15)
- 복수의 광전 변환부와;
상기 복수의 광전 변환부에 의해 공유되고, 상기 복수의 광전 변환부의 각각에서 생성된 전하를 전압 신호로 변환하는 플로팅 디퓨전부와;
상기 복수의 광전 변환부에 대해 각각 마련되고, 상기 복수의 광전 변환부에서 생성된 전하를 상기 플로팅 디퓨전부에 각각 전송하는 복수의 전송부와;
상기 플로팅 디퓨전부에 전기적으로 접속되며, 제 1의 레이아웃 구성으로 배치된 게이트 및 소스/드레인을 갖는 제 1 트랜지스터군; 및
상기 플로팅 디퓨전부에 전기적으로 접속되고, 상기 제 1의 레이아웃 구성과 대칭적인 제 2의 레이아웃 구성으로 배치된 게이트 및 소스/드레인을 가지며, 상기 제 1 트랜지스터군과는 다른 영역에 마련된 제 2 트랜지스터군을 구비하는 것을 특징으로 하는 고체 촬상 장치. - 제 1항에 있어서
상기 플로팅 디퓨전부에서 변환된 상기 전압 신호에 대해 같은 동작을 행하는 복수의 트랜지스터의 게이트 및 소스/드레인이, 상기 제 1 트랜지스터군 및 상기 제 2 트랜지스터군의 한쪽에 마련된 것을 특징으로 하는 고체 촬상 장치. - 제 1항에 있어서
상기 플로팅 디퓨전부에서 변환된 상기 전압 신호에 대해 같은 동작을 행하는 복수의 트랜지스터 중, 일부의 트랜지스터의 게이트 및 소스/드레인이 상기 제 1 트랜지스터군에 마련되고, 나머지 트랜지스터의 게이트 및 소스/드레인이 상기 제 2 트랜지스터군에 마련된 것을 특징으로 하는 고체 촬상 장치. - 제 2항에 있어서
상기 같은 동작을 행하는 복수의 트랜지스터 중, 일부의 트랜지스터가 트랜지스터로서 작용하지 않는 것을 특징으로 하는 고체 촬상 장치. - 제 1항에 있어서
상기 제 1 트랜지스터군 및 상기 제 2 트랜지스터군의 적어도 한쪽에, 더미 게이트가 마련된 것을 특징으로 하는 고체 촬상 장치. - 제 1항에 있어서
상기 플로팅 디퓨전부에서 변환된 상기 전압 신호에 대해 서로 다른 동작을 행하는 복수의 트랜지스터 중, 일부의 트랜지스터의 게이트 및 소스/드레인이 상기 제 1 트랜지스터군에 마련되고, 나머지 트랜지스터의 게이트 및 소스/드레인이 상기 제 2 트랜지스터군에 마련된 것을 특징으로 하는 고체 촬상 장치. - 제 1항에 있어서
웰 콘택트를 더 구비하고,
상기 웰 콘택트가, 상기 복수의 광전 변환부의 형성 영역의 주변 영역에서, 상기 제 1 트랜지스터군 및 상기 제 2 트랜지스터군의 형성 영역과는 다른 영역에 형성되고, 또한, 상기 제 1 트랜지스터군으로부터 상기 제 2 트랜지스터군을 향하는 방향과 그 웰 콘택트로부터 상기 플로팅 디퓨전부를 향하는 방향이 서로 직교하는 위치에 형성된 것을 특징으로 하는 고체 촬상 장치. - 제 1항에 있어서
상기 복수의 광전 변환부의 광조사측과는 반대측에 마련된 배선부를 더 구비하는 것을 특징으로 하는 고체 촬상 장치. - 제 1항에 있어서
상기 제 1 트랜지스터군 및 상기 제 2 트랜지스터군의 각각에 증폭 트랜지스터가 마련되고, 상기 제 1 트랜지스터군의 증폭 트랜지스터와 상기 제 2 트랜지스터군의 증폭 트랜지스터가 병렬 접속된 것을 특징으로 하는 고체 촬상 장치. - 제 9항에 있어서
상기 제 1 트랜지스터군 및 상기 제 2 트랜지스터군 중의 한쪽의 트랜지스터군에만, 리셋 트랜지스터가 마련된 것을 특징으로 하는 고체 촬상 장치. - 제 9항에 있어서
상기 제 1 트랜지스터군 및 상기 제 2 트랜지스터군의 각각에 리셋 트랜지스터가 마련되고, 상기 제 1 트랜지스터군의 리셋 트랜지스터와 상기 제 2 트랜지스터군의 리셋 트랜지스터가 병렬 접속된 것을 특징으로 하는 고체 촬상 장치. - 제 10항에 있어서
상기 제 1 트랜지스터군 및 상기 제 2 트랜지스터군 중의 다른쪽의 트랜지스터군에, 선택 트랜지스터가 마련된 것을 특징으로 하는 고체 촬상 장치. - 제 10항에 있어서
상기 제 1 트랜지스터군 및 상기 제 2 트랜지스터군 중의 다른쪽의 트랜지스터군에게, 더미 게이트가 마련된 것을 특징으로 하는 고체 촬상 장치. - 제 1항에 있어서
상기 복수의 광전 변환부, 상기 플로팅 디퓨전부, 및 상기 복수의 전송부가 수광부를 구성하고,
상기 제 1 트랜지스터군 및 상기 제 2 트랜지스터군에서, 각 트랜지스터군의 트랜지스터 및 트랜지스터에 접속된 배선의 배치가, 상기 수광부의 중심선에 대해 대칭인 관계에 있는 것을 특징으로 하는 고체 촬상 장치. - 복수의 광전 변환부와; 상기 복수의 광전 변환부에서 공유되고, 상기 복수의 광전 변환부의 각각에서 생성된 전하를 전압 신호로 변환하는 플로팅 디퓨전부와; 상기 복수의 광전 변환부에 대해 각각 마련되고, 상기 복수의 광전 변환부에서 생성된 전하를 상기 플로팅 디퓨전부에 각각 전송하는 복수의 전송부와; 상기 플로팅 디퓨전부에 전기적으로 접속되며, 제 1의 레이아웃 구성으로 배치된 게이트 및 소스/드레인을 갖는 제 1 트랜지스터군; 및 상기 플로팅 디퓨전부에 전기적으로 접속되고, 상기 제 1의 레이아웃 구성과 대칭적인 제 2의 레이아웃 구성으로 배치된 게이트 및 소스/드레인을 가지며, 상기 제 1 트랜지스터군과는 다른 영역에 마련된 제 2 트랜지스터군을 포함하는 고체 촬상 장치; 및
상기 고체 촬상 장치의 출력 신호에 대해 소정이 처리를 시행하는 신호 처리 회로를 구비하는 것을 특징으로 하는 전자 기기.
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