KR20120121857A - 질화물 반도체 발광 소자 및 그 제조 방법 - Google Patents

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아끼노리 요네다
히로후미 가와구찌
고우이찌로 데구찌
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니치아 카가쿠 고교 가부시키가이샤
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Abstract

후막의 금속 범프를 갖고, 신뢰성이 높은 플립 칩형 실장형의 질화물 반도체 발광 소자와, 생산성을 향상시킨 그 제조 방법을 제공한다. 질화물 반도체 발광 소자(1)는, 질화물 반도체 발광 소자 구조(10)의 n측 전극 접속면(10a) 상 및 p측 전극 접속면(10b) 상에 개구부(30a, 30b)를 갖는 제1 레지스트 패턴(30)을 마스크로 하여 보호층(20)을 제거한 후, 제1 레지스트 패턴(30)을 제거하지 않고, n측 전극(21)ㆍp측 전극(22)으로 되는 제1 금속층(25)을 형성한다. 계속해서, 제1 레지스트 패턴(30)을 제거하지 않고, 개구부(30a, 30b) 상에 개구부(31a, 31b)를 갖는 제2 레지스트 패턴(31)을 형성하고, 제1 금속층(25)을 전극으로 하는 전해 도금에 의해 금속 범프(23, 24)로 되는 제2 금속층(26a, 26b)을 형성한다. 그 후, 제2 레지스트 패턴(31) 및 제2 레지스트 패턴(32)을 제거한다.

Description

질화물 반도체 발광 소자 및 그 제조 방법{NITRIDE SEMICONDUCTOR LIGHT EMITTING DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 금속 범프를 개재하여 실장 기판에 실장하는 질화물 반도체 발광 소자 및 그 제조 기술에 관한 것이다.
질화물 반도체는 일반적으로 발광 다이오드(LED)나 레이저 다이오드(LD) 등의 발광 소자, 태양 전지나 광 센서 등의 수광 소자, 트랜지스터나 파워 디바이스 등의 전자 디바이스에 사용된다. 특히, 질화물 반도체를 사용한 발광 다이오드(질화물 반도체 발광 소자)는 백라이트 등에 사용하는 각종 광원, 조명, 신호기, 대형 디스플레이 등에 폭넓게 이용되고 있다.
이러한 질화물 반도체 발광 소자를 실장 기판에 실장하는 방법으로서, 발광 소자의 반도체층을 하측으로 하여, 발광 소자의 p측 전극 및 n측 전극을 실장 기판 상의 배선용 전극에 대향시켜 접속하는 플립 칩형 실장 방법이 있다.
플립 칩형 실장 방법에 사용되는 질화물 반도체 발광 소자는, 사파이어 등의 기판 상에 형성된 활성층을 포함하는 n형 질화물 반도체층 및 p형 질화물 반도체층과, 그 n형 질화물 반도체층 및 p형 질화물 반도체층에 각각 접속되어 기판 상의 동일 평면측에 형성된 p측 전극 및 n측 전극을 갖고 있고, 실장 기판에의 실장은 p형 질화물 반도체층 및 n형 질화물 반도체층을 하측으로 하고, p측 전극 및 n측 전극을 실장 기판 상의 배선용 전극에 대향시키고, 금속 범프를 개재하여 배선용 전극에 가압 접촉시켜 접속함으로써 행할 수 있다.
그런데, 질화물 반도체 발광 소자에 금속 범프를 형성하는 방법으로서, 예를 들어 특허문헌 1에는 금속막으로 이루어지는 패드 전극인 p측 전극 및 n측 전극 상에, 양쪽 전극의 상면 이외를 마스크하는 레지스트 패턴을 형성한 후, 무전해 도금에 의해 금속 범프층을 적층하고, 그 후에 레지스트 패턴을 박리하는 방법이 개시되어 있다.
또한, 다른 방법으로서, 예를 들어 특허문헌 2에는 금속막으로 이루어지는 p측 전극 및 n측 전극을 형성한 후, 발광 소자의 전체면에 금속층을 적층하고, 양쪽 전극의 상방에 개구부를 갖는 레지스트 패턴을 형성한 후, 상기한 금속층을 시드 전극으로 하여 전해 도금에 의해 금속 범프층을 형성하고, 그 후에 레지스트 패턴을 박리하고, 또한 금속 범프층이 적층된 전극면 이외의 금속층을 제거하는 방법이 개시되어 있다.
여기에서 종래 기술(예를 들어, 특허문헌 2)에 의한 금속 범프를 갖는 질화물 반도체 발광 소자의 제조 방법에 대하여, 도 15를 참조하여 설명한다. 도 15는 종래 기술에 의한 금속 범프를 갖는 반도체 발광 소자의 제조 공정을 설명하기 위한 모식적 단면도이다. 도 15에 도시한 바와 같이, (a) GaN계 발광 소자 웨이퍼에 전극 형성, (b) 절연막 형성, (c) 전체면 금속층 형성, (d) 레지스트 패터닝, (e) 전기 도금에 의한 범프 형성, (f) 레지스트 제거, (g) 금속층 제거, 그리고 (h) 서브 마운트 부재측 웨이퍼와의 접합, (i) 발광 소자 단위에의 분리의 각 공정을 포함하는 것이다.
우선, 사파이어 기판(도시하지 않음)의 표면에 GaN계 화합물 반도체를 성장시킨 웨이퍼(120)에, n측 전극(103)과 p측 전극(104)을 구비한 발광 소자 단위(121)를 복수개 웨이퍼(120)의 거의 전체면에 걸쳐 행렬 형상으로 형성하고(도 15의 (a)), 이들 n측 전극(103) 및 p측 전극(104)의 범프를 형성하는 부분 이외에 SiO2막의 절연막(122)을 형성한다(도 15의 (b)).
이어서, 웨이퍼(120)의 거의 전체면에 걸쳐 n측 전극(103) 및 p측 전극(104)과 전기적으로 도통한 평면 형상의 금속층(105)을 Au/Ti 합금에 의해 형성한다(도 15의 (c)). 금속층(105)은 증착이나 스퍼터링 등에 의해 0.5 내지 3㎛의 두께로 형성한다.
이어서, 금속층(105) 상에 레지스트(123)를 형성하고(도 15의 (d)), 전기 도금을 실시함으로써 금속층(105) 상에 범프(106, 107)를 형성한다(도 15의 (e)).
이어서, 레지스트(123)를 제거하고(도 15의 (f)), 또한 표면에 노출되어 있는 부분의 금속층(105)을 제거함으로써 n측 전극(103)과 전기적으로 도통한 범프(106) 및 p측 전극(104)과 전기적으로 도통한 범프(107)를 갖는 발광 소자 단위(121)가 행렬 형상으로 형성된 발광 소자측 웨이퍼가 얻어진다(도 15의 (g)).
일본 특허 공개 제2004-153110호 공보 일본 특허 공개 제2005-79551호 공보
그러나, 특허문헌 1에 기재된 바와 같이 무전해 도금을 사용하여 금속 범프를 형성하는 방법에서는, 안정하게 막 두께가 두꺼운 금속 범프를 형성하는 것이 곤란하였다. 그리고, 특허문헌 2에 기재된 바와 같이 증착이나 스퍼터링 등에 의해 금속층(105)을 형성하는 방법에서는 평탄하게 되도록 금속층(105)을 형성하는 것이 곤란하였다. 또한, 표면에 노출되어 있는 부분의 금속층(105)을 제거하는 공정에 있어서, 금속층(105)을 충분히 제거할 수 없어 전극간의 누설의 원인이 될 우려가 있었다.
본 발명은 이러한 문제를 감안하여 창안된 것이며, 막 두께가 두꺼운 금속 범프를 갖고, 신뢰성이 높은 질화물 반도체 발광 소자와, 그 질화물 반도체 발광 소자의 생산성을 향상시킨 제조 방법을 제공하는 것을 과제로 한다.
상기한 과제를 해결하기 위하여, 본 발명에 관한 질화물 반도체 발광 소자의 제조 방법은, 기판 상에 적층된 n형 질화물 반도체층 및 p형 질화물 반도체층과, 기판의 동일한 평면측에 n형 질화물 반도체층에 n측 전극을 접속하는 n측 전극 접속면과, p형 질화물 반도체층에 p측 전극을 접속하는 p측 전극 접속면을 갖는 질화물 반도체 발광 소자 구조와, n측 전극 접속면에 접속된 n측 전극과, p측 전극 접속면에 접속된 p측 전극과, n측 전극 상 및 p측 전극 상에 형성된 금속 범프를 갖는 플립 칩형의 질화물 반도체 발광 소자의 제조 방법으로서, 보호층 형성 공정과, 제1 레지스트 패턴 형성 공정과, 보호층 에칭 공정과, 제1 금속층 형성 공정과, 제2 레지스트 패턴 형성 공정과, 제2 금속층 형성 공정과, 레지스트 패턴 제거 공정이 순차적으로 행해지도록 하였다.
이러한 수순에 따르면, 우선, 보호층 형성 공정에 있어서, 질화물 반도체 발광 소자 구조 상에 절연성의 보호층을 형성한다. 이어서, 제1 레지스트 패턴 형성 공정에 있어서, n측 전극 접속면 상 및 p측 전극 접속면 상에 개구부를 갖는 제1 레지스트 패턴을 형성한다. 이어서, 보호층 에칭 공정에 있어서, 제1 레지스트 패턴을 마스크로 하여 보호층을 에칭하여 n측 전극 접속면 및 p측 전극 접속면을 노출시킨다. 이어서, 제1 금속층 형성 공정에 있어서, 제1 레지스트 패턴을 제거하지 않고 n측 전극 접속면 상, p측 전극 접속면 상 및 제1 레지스트 패턴 상에 n측 전극 및 p측 전극으로 되는 제1 금속층을 형성한다. 이에 의해, n측 전극 및 p측 전극이 형성되는 부분 이외인 보호층 상에는 직접 제1 금속층이 형성되지 않는다. 이어서, 제2 레지스트 패턴 형성 공정에 있어서, 제1 레지스트 패턴의 개구부 상에 개구부를 갖는 제2 레지스트 패턴을 형성한다. 이에 의해, n측 전극 및 p측 전극의 상면의 주연부에 제2 금속층이 형성되지 않는 노출면이 형성된다. 이어서, 제2 금속층 형성 공정에 있어서, 제1 금속층을 전해 도금의 전극으로 하여 전해 도금에 의해 금속 범프로 되는 제2 금속층을 형성한다. 이에 의해, n측 전극 및 p측 전극은 각각의 전극의 상면에 형성되는 금속 범프로 되는 제2 금속층과 직접 접합한다. 그리고, 레지스트 패턴 제거 공정에 있어서, 제1 레지스트 패턴 및 제2 레지스트 패턴을 제거한다. 이와 같이 적은 공정수로 질화물 반도체 발광 소자가 제조된다.
본 발명의 제조 방법에 따르면, 제조의 공정수를 적게 할 수 있고, 패드 전극인 n측 전극 및 p측 전극으로 되는 제1 금속층을 보호층 상에 직접 형성하지 않고, 이 제1 금속층을 전해 도금의 전극으로 한 전해 도금에 의해 금속 범프를 형성하기 때문에, 막 두께가 두꺼운 금속 범프를 갖고, 누설의 우려가 낮고 신뢰성이 높은 질화물 반도체 발광 소자의 생산성을 향상시킬 수 있다.
또한, 본 발명에 관한 질화물 반도체 발광 소자의 제조 방법은, 기판 상에 적층된 n형 질화물 반도체층 및 p형 질화물 반도체층과, 기판의 동일한 평면측에 n형 질화물 반도체층에 n측 전극을 접속하는 n측 전극 접속면과, p형 질화물 반도체층에 p측 전극을 접속하는 p측 전극 접속면을 갖는 질화물 반도체 발광 소자 구조와, n측 전극 접속면에 접속된 n형 전극과, p측 전극 접속면에 접속된 p측 전극과, n측 전극 상 및 p측 전극 상에 형성된 금속 범프를 갖는 플립 칩형의 질화물 반도체 발광 소자의 제조 방법으로서, 보호층 형성 공정과, 레지스트 패턴 형성 공정과, 보호층 에칭 공정과, 제1 금속층 형성 공정과, 제2 금속층 형성 공정과, 레지스트 패턴 제거 공정이 순차적으로 행해지도록 하였다.
이러한 수순에 따르면, 우선, 보호층 형성 공정에 있어서, 질화물 반도체 발광 소자 구조 상에 절연성의 보호층을 형성한다. 이어서, 레지스트 패턴 형성 공정에 있어서, n측 전극 접속면 상 및 p측 전극 접속면 상에 개구부를 갖는 레지스트 패턴을 형성한다. 이어서, 보호층 에칭 공정에 있어서, 레지스트 패턴을 마스크로 하여 보호층을 에칭하여 n측 전극 접속면 및 p측 전극 접속면을 노출시킨다. 이어서, 제1 금속층 형성 공정에 있어서, 레지스트 패턴을 제거하지 않고 n측 전극 접속면 상, p측 전극 접속면 상 및 레지스트 패턴 상에 n측 전극 및 p측 전극으로 되는 제1 금속층을 형성한다. 이에 의해, n측 전극 및 p측 전극이 형성되는 부분 이외인 보호층 상에는 직접 제1 금속층이 형성되지 않는다. 이어서, 제2 금속층 형성 공정에 있어서, 제1 금속층을 전해 도금의 전극으로 하여 전해 도금에 의해 금속 범프로 되는 제2 금속층을 형성한다. 이에 의해, n측 전극 및 p측 전극은 각각의 전극의 상면에 형성되는 금속 범프로 되는 제2 금속층과 직접 접합함과 함께, 금속 범프로 되는 제2 금속층의 측면이 제1 금속층에 의해 피복된다. 그리고, 레지스트 패턴 제거 공정에 있어서, 레지스트 패턴을 제거한다. 이와 같이 적은 공정수로 질화물 반도체 발광 소자가 제조된다.
본 발명의 제조 방법에 따르면, 제조의 공정수를 적게 할 수 있고, 패드 전극인 n측 전극 및 p측 전극으로 되는 제1 금속층을 보호층 상에 직접 형성하지 않고, 이 제1 금속층을 전해 도금의 전극으로 한 전해 도금에 의해 금속 범프를 형성하기 때문에, 막 두께가 두꺼운 금속 범프를 갖고, 누설의 우려가 낮고 신뢰성이 높은 질화물 반도체 발광 소자의 생산성을 향상시킬 수 있다. 또한, 금속 범프의 측면의 일부 또는 전부를 제1 금속층으로 피복하기 때문에, 제1 금속층으로서 고반사율의 금속을 사용한 경우에는, 광 취출 효율이 높은 질화물 반도체 발광 소자의 제조를 행할 수 있다.
또한, 본 발명에 관한 질화물 반도체 발광 소자의 제조 방법은, 기판 상에 적층된 n형 질화물 반도체층 및 p형 질화물 반도체층과, 기판의 동일한 평면측에 n형 질화물 반도체층에 n측 전극을 접속하는 n측 전극 접속면과, p형 질화물 반도체층에 p측 전극을 접속하는 p측 전극 접속면을 갖는 질화물 반도체 발광 소자 구조와, n측 전극 접속면에 접속된 n형 전극과, p측 전극 접속면에 접속된 p측 전극과, n측 전극 상 및 p측 전극 상에 형성된 금속 범프를 갖는 플립 칩형의 질화물 반도체 발광 소자의 제조 방법으로서, 보호층 형성 공정과, 제1 레지스트 패턴 형성 공정과, 보호층 에칭 공정과, 제1 금속층 형성 공정과, 제1 레지스트 패턴 제거 공정과, 제3 금속층 형성 공정과, 제2 레지스트 패턴 형성 공정과, 제2 금속층 형성 공정과, 제2 레지스트 패턴 제거 공정과, 제3 금속층 제거 공정이 순차적으로 행해지도록 하였다.
이러한 수순에 따르면, 우선, 보호층 형성 공정에 있어서, 질화물 반도체 발광 소자 구조 상에 절연성의 보호층을 형성한다. 이어서, 제1 레지스트 패턴 형성 공정에 있어서, n측 전극 접속면 상 및 p측 전극 접속면 상에 개구부를 갖는 제1 레지스트 패턴을 형성한다. 이어서, 보호층 에칭 공정에 있어서, 제1 레지스트 패턴을 마스크로 하여 보호층을 에칭하여 n측 전극 접속면 및 p측 전극 접속면을 노출시킨다. 이어서, 제1 금속층 형성 공정에 있어서, 제1 레지스트 패턴을 제거하지 않고 n측 전극 접속면 상, p측 전극 접속면 상 및 제1 레지스트 패턴 상에 n측 전극 및 p측 전극으로 되는 제1 금속층을 형성한다. 이어서, 제1 레지스트 패턴 제거 공정에 있어서, 제1 레지스트 패턴을 제거한다. 이어서, 제3 금속층 형성 공정에 있어서, 제1 금속층 및 보호층 상에 제3 금속층을 형성한다. 이에 의해, 후의 금속 범프로 되는 제2 금속층 형성을 전해 도금에 의해 용이하게 형성할 수 있다. 이어서, 제2 레지스트 패턴 형성 공정에 있어서, 제3 금속층이 각각 형성되어 있는 n측 전극 접속면 상 및 p측 전극 접속면 상에 개구부를 갖는 제2 레지스트 패턴을 형성한다. 이어서, 제2 금속층 형성 공정에 있어서, 제3 금속층을 전해 도금의 전극으로 하여 전해 도금에 의해 금속 범프로 되는 제2 금속층을 형성한다. 이에 의해 제3 금속층 상에만 제2 금속층을 형성할 수 있다. 이어서, 제2 레지스트 패턴 제거 공정에 있어서, 제2 레지스트 패턴을 제거한다. 제2 레지스트 패턴 상에는 제2 금속층이 형성되어 있지 않기 때문에, 제2 레지스트 패턴 제거 공정을 간이하게 행할 수 있다. 이어서, 제3 금속층 제거 공정에 있어서, 제3 금속층을 제거한다. 이와 같이 적은 공정수로 질화물 반도체 발광 소자가 제조된다. 또한, 전해 도금을 행하기 위한 제3 금속층을 사용하기 위하여 신뢰성 높은 금속 범프를 형성할 수 있다. 또한, 보호층의 일부를 제거한 후, 제1 금속층을 형성하기 때문에 제1 금속층과 보호층의 박리를 저감할 수 있다.
본 발명의 제조 방법에 따르면, 제조의 공정수를 적게 할 수 있고, 또한 보호층의 일부를 제거한 후 제1 금속층을 형성하기 때문에, 제1 금속층과 보호층의 박리를 저감할 수 있다.
본 발명에 관한 질화물 반도체 발광 소자는, 기판 상에 적층된 n형 질화물 반도체층 및 p형 질화물 반도체층과, 기판의 동일한 평면측에 n형 질화물 반도체층에 n측 전극을 접속하는 n측 전극 접속면과, p형 질화물 반도체층에 p측 전극을 접속하는 p측 전극 접속면을 갖는 질화물 반도체 발광 소자 구조와, n측 전극 접속면에 접속된 n측 전극과, p측 전극 접속면에 접속된 p측 전극과, n측 전극 상 및 p측 전극 상에 형성된 금속 범프를 갖는 플립 칩형의 질화물 반도체 발광 소자로서, 질화물 반도체 발광 소자의 표면을 피복하는 절연성의 보호층을 갖고, n측 전극 상의 금속 범프와 p측 전극 상의 금속 범프는 동일한 두께이고, n측 전극 또는 p측 전극 중 적어도 한쪽의 전극은, 노출 평면에서 보아 각각 n측 전극 상의 금속 범프 및 p측 전극 상의 금속 범프보다도 넓고, 그 한쪽의 전극의 상면의 일부가 노출되어 있고, 보호층은 금속 범프의 표면 및 한쪽의 전극의 상면의 일부를 피복하지 않도록 구성하였다.
이러한 구성에 따르면, 질화물 반도체 발광 소자의 금속 범프는, 질화물 반도체 발광 소자를 금속 범프를 개재하여 실장 기판의 배선용 전극에 가압 접촉시켜 접합할 때에 찌부러져 가로 방향으로 퍼진다. 이때, 금속 범프가 설치된 n측 전극 및 p측 전극 중 적어도 한쪽은 평면에서 보아 금속 범프보다 넓게 구성되어 있기 때문에, 금속 범프는 평면에서 보아 넓게 구성된 n측 전극 상 또는 p측 전극 상에 퍼진다. 또한, n측 전극 및 p측 전극의 금속 범프가 설치되어 있지 않은 노출된 상면은 보호층으로 피복되어 있지 않기 때문에, 이 전극의 상면과 가로 방향으로 퍼진 금속 범프가 전기적으로 접촉하고, n측 전극 및 p측 전극과 금속 범프의 접합 면적이 증가하여, n측 전극 및 p측 전극과 금속 범프의 사이의 접촉 저항이 저하한다. 또한, 기판면에서 보아 저층에 설치된 n측 전극 상의 금속 범프와, 고층에 설치된 p측 전극 상의 금속 범프는 동일한 두께로 구성되어 있기 때문에, n측 전극 상의 금속 범프의 상면의 쪽이 p측 전극 상의 금속 범프의 상면보다 낮은 위치에 있다. 이로 인해, 실장 기판의 배선용 전극에 가압 접촉하였을 때에 금속 범프가 받는 가압력은 n측 전극 상의 금속 범프의 쪽이 작고, 찌부러져 가로 방향으로 퍼지는 양도 적다.
본 발명의 질화물 반도체 발광 소자에 따르면, 금속 범프를 개재하여 실장 기판에 실장할 때에 찌부러져 가로로 퍼진 금속 범프가 패드 전극인 n측 전극 및 p측 전극의 노출된 상면과 접촉하기 때문에, 박리의 우려가 낮고, 접촉 저항이 낮은 신뢰성이 높은 실장을 행할 수 있다. 또한, n측 전극 상의 금속 범프는 찌부러져 가로로 퍼지는 양이 적기 때문에, n측 전극의 평면에서 본 면적을 작게 할 수 있다. 이로 인해, p형 반도체층을 넓게 하여 질화물 반도체 발광 소자의 발광량을 증가시킬 수 있다.
본 발명에 관한 질화물 반도체 발광 소자는, 기판 상에 적층된 n형 질화물 반도체층 및 p형 질화물 반도체층과, 기판의 동일한 평면측에 n형 질화물 반도체층에 n측 전극을 접속하는 n측 전극 접속면과, p형 질화물 반도체층에 p측 전극을 접속하는 p측 전극 접속면을 갖는 질화물 반도체 발광 소자 구조와, n측 전극 접속면 상 및 p측 전극 접속면 상에 형성되어, n측 전극 접속면에 접속된 n측 전극과 p측 전극 접속면에 접속된 p측 전극을 구성하는 제1 금속층과, 제1 금속층 상에 제1 금속층에 접하여 형성되어, n측 전극 상 및 p측 전극 상에 금속 범프를 구성하는 제2 금속층과, 질화물 반도체 발광 소자 구조의 제1 금속층이 형성된 부분을 제외한 상면 및 측면을 덮는 절연성의 보호층을 갖고, 제2 금속층의 측면의 적어도 일부 혹은 전부가 제1 금속층에 의해 피복되도록 구성하였다.
이러한 구성에 따르면, 질화물 반도체 발광 소자는, 금속 범프로 되는 제2 금속층의 측면의 적어도 일부 혹은 전부를 피복하는 제1 금속층에 의해, 질화물 반도체 발광 소자 구조로부터의 누설광을 이 측면에서 반사하여 질화물 반도체 발광 소자 구조로 복귀시킨다.
본 발명의 질화물 반도체 발광 소자에 따르면, 제1 금속층의 선택에 의해 광 취출 효율이 높은 질화물 반도체 발광 소자로 할 수 있다.
본 발명에 관한 질화물 반도체 발광 소자는, 질화물 반도체 발광 소자가 발광하는 파장의 광에 대하여, 제2 금속층의 측면을 피복하는 제1 금속층의 표면의 반사율이 제2 금속층의 측면의 반사율보다도 높도록 구성하였다.
이러한 구성에 따르면, 질화물 반도체 발광 소자는, 금속 범프로 되는 제2 금속층의 측면의 적어도 일부 혹은 전부를 피복하는 제1 금속층에 의해, 질화물 반도체 발광 소자 구조로부터의 누설광을 이 측면에서 효율적으로 반사하여 질화물 반도체 발광 소자 구조로 복귀시킨다.
본 발명에 관한 질화물 반도체 발광 소자는, 기판 상에 적층된 n형 질화물 반도체층 및 p형 질화물 반도체층과, 상기 기판의 동일한 평면측에 상기 n형 질화물 반도체층에 n측 전극을 접속하는 n측 전극 접속면과, 상기 p형 질화물 반도체층에 p측 전극을 접속하는 p측 전극 접속면을 갖는 질화물 반도체 발광 소자 구조와, n측 전극 접속면 상 및 p측 전극 접속면 상에 형성되어, n측 전극 접속면에 접속된 n측 전극 및 p측 전극 접속면에 접속된 p측 전극을 구성하는 제1 금속층과, 제1 금속층 상에 제1 금속층에 접하여 형성된 제3 금속층과, 제3 금속층 상에 제3 금속층에 접하여 형성되어, 금속 범프를 구성하는 제2 금속층을 갖도록 구성하였다.
이러한 구성에 따르면, 질화물 반도체 발광 소자는 금속 범프의 종류를 불문하고 다양한 금속을 사용할 수 있다. 또한, 제3 금속층이 금속 범프로 되는 제2 금속층의 완충층으로서 작용하기 때문에, 질화물 반도체 발광 소자를 실장 기판에 실장할 때의 압력을 완화할 수 있다.
본 발명의 질화물 반도체 발광 소자에 따르면, 제3 금속층이 금속 범프로 되는 제2 금속층의 완충층으로서 작용하기 때문에, 질화물 반도체 발광 소자를 실장 기판에 실장할 때의 압력을 완화할 수 있다.
본 발명에 관한 질화물 반도체 발광 소자의 제조 방법은, 상기 질화물 반도체 발광 소자의 제조 방법에 있어서, 제2 금속층 형성 공정 후에, 제2 금속층 높이 조정 공정을 행하도록 하였다.
이러한 수순에 따르면, 제2 금속층 형성 공정에 있어서, n측 전극 상 및 p측 전극 상에는 금속 범프로 되는 거의 동일한 두께의 제2 금속층이 형성된다. 이로 인해, 기판의 상면으로부터의 제2 금속층의 높이는 n측 전극보다도 고층에 있는 p측 전극 상에 형성된 제2 금속층의 쪽이 높아진다. 따라서, 제2 금속층 높이 조정 공정에 있어서, n측 전극 상에 형성된 금속 범프로 되는 제2 금속층의 상면의 기판의 상면으로부터의 높이와, p측 전극 상에 형성된 금속 범프로 되는 제2 금속층의 상면의 기판의 상면으로부터의 높이를, 예를 들어 연마나 절단에 의해 동일한 높이로 조정한다. 이에 의해, n측 전극 상의 금속 범프의 상면 및 p측 전극 상의 금속 범프의 상면의 기판의 상면으로부터의 높이가 일치된 질화물 반도체 발광 소자가 제조된다.
본 발명의 제조 방법에 따르면, n측 전극 상의 금속 범프의 상면 및 p측 전극 상의 금속 범프의 상면의 기판의 상면으로부터의 높이를 일치시키도록 하였기 때문에, 플립 칩 실장할 때에 기판측으로부터 가압력을 받았을 때에, 양쪽의 금속 범프에는 균등하게 가압력이 가해져, 필요 이상으로 가압력을 가하지 않고 양호하게 접속을 행할 수 있는 질화물 반도체 발광 소자를 제조할 수 있다.
본 발명에 관한 질화물 반도체 발광 소자의 제조 방법은, 상기 질화물 반도체 발광 소자의 제조 방법에 있어서, 제2 금속층 형성 공정 후에, 제2 금속층 높이 조정 공정을 행하도록 하였다.
이러한 수순에 따르면, 제2 금속층 형성 공정에 있어서, n측 전극 상 및 p측 전극 상에는 금속 범프로 되는 거의 동일한 두께의 제2 금속층이 형성된다. 이로 인해, 기판의 상면으로부터의 제2 금속층의 높이는 n측 전극보다도 고층에 있는 p측 전극 상에 형성된 제2 금속층의 쪽이 높아진다. 따라서, 제2 금속층 높이 조정 공정에 있어서, p측 전극 상에 형성된 금속 범프로 되는 제2 금속층의 상면의 기판의 상면으로부터의 높이를, n측 전극 상에 형성된 금속 범프로 되는 제2 금속층의 상면의 기판의 상면으로부터의 높이와 동일하게 되도록, 예를 들어 연마나 절단에 의해 p측 전극 상의 제2 금속층의 높이를 조정한다. 이에 의해, n측 전극 상의 금속 범프의 상면 및 p측 전극 상의 금속 범프의 상면의 기판의 상면으로부터의 높이가 일치된 질화물 반도체 발광 소자가 제조된다. 또한, 제2 금속층 형성 공정에 있어서 형성된 제2 금속층의 상면의 외측 테두리부가 둥그스름해져 있는 경우에는, n측 전극 상의 금속 범프의 상면의 외측 테두리부에는 그 둥근 부분이 보존된다.
본 발명의 제조 방법에 따르면, n측 전극 상의 금속 범프의 상면 및 p측 전극 상의 금속 범프의 상면의 기판의 상면으로부터의 높이를 일치시키도록 하였기 때문에, 플립 칩 실장할 때에 기판측으로부터 가압력을 받았을 때에, 양쪽의 금속 범프에 균등한 가압력이 가해져, 필요 이상으로 가압력을 가하지 않고 양호하게 접속을 행할 수 있는 질화물 반도체 발광 소자를 제조할 수 있다. 또한, n측 전극 상의 금속 범프로 되는 제2 금속층은 상부를 제거하지 않기 때문에, 불필요하게 되는 재료를 적게 할 수 있다.
본 발명에 관한 질화물 반도체 발광 소자는, 기판 상에 적층된 n형 질화물 반도체층 및 p형 질화물 반도체층과, 기판의 동일한 평면측에 n형 질화물 반도체층에 n측 전극을 접속하는 n측 전극 접속면과, p형 질화물 반도체층에 p측 전극을 접속하는 p측 전극 접속면을 갖는 질화물 반도체 발광 소자 구조와, n측 전극 접속면에 접속된 n측 전극과, p측 전극 접속면에 접속된 p측 전극과, n측 전극 상 및 p측 전극 상에 형성된 금속 범프를 갖는 플립 칩형의 질화물 반도체 발광 소자로서, 질화물 반도체 발광 소자의 표면을 피복하는 절연성의 보호층을 갖고, n측 전극 또는 p측 전극 중 적어도 한쪽의 전극은, 노출 평면에서 보아 각각 n측 전극 상의 금속 범프 및 p측 전극 상의 금속 범프보다도 넓고, 그 한쪽의 전극의 상면의 일부가 노출되어 있고, 보호층은 금속 범프의 표면 및 한쪽의 전극의 상면의 일부를 피복하고 있지 않고, n측 전극 상의 금속 범프의 상면의 기판의 상면으로부터의 높이와, p측 전극 상의 금속 범프의 상면의 기판의 상면으로부터의 높이가 동일하게 되도록 구성하였다.
이러한 구성에 따르면, 질화물 반도체 발광 소자의 금속 범프는, 질화물 반도체 발광 소자를 금속 범프를 개재하여 실장 기판의 배선용 전극에 가압 접촉시켜 접합할 때에 찌부러져 가로 방향으로 퍼진다. 이때, 금속 범프가 설치된 n측 전극 및 p측 전극 중 적어도 한쪽은, 평면에서 보아 금속 범프보다 넓게 구성되어 있기 때문에, 금속 범프는 평면에서 보아 넓게 구성된 n측 전극 상 또는 p측 전극 상에 퍼진다. 또한, n측 전극 및 p측 전극의 금속 범프가 설치되어 있지 않은 노출된 상면은 보호층으로 피복되어 있지 않기 때문에, 이 전극의 상면과 가로 방향으로 퍼진 금속 범프가 전기적으로 접촉하고, n측 전극 및 p측 전극과 금속 범프의 접합 면적이 증가하여, n측 전극 및 p측 전극과 금속 범프의 사이의 접촉 저항이 저하한다. 또한, n측 전극 상의 금속 범프의 상면 및 p측 전극 상의 금속 범프의 상면의 기판의 상면으로부터의 높이가 동일하기 때문에, 플립 칩 실장 시에, 이들 금속 범프에는 기판측으로부터 균등하게 가압력을 받게 된다.
상기 질화물 반도체 발광 소자는, n측 전극 상의 금속 범프의 상면 및 p측 전극 상의 금속 범프의 상면의 기판의 상면으로부터의 높이를 일치시키도록 하였기 때문에, 플립 칩 실장할 때에 기판측으로부터 가압력을 받았을 때에, 양쪽의 금속 범프에는 균등하게 가압력이 가해져, 질화물 반도체 발광 소자에 필요 이상으로 가압력을 가하지 않고 양호하게 접속을 행할 수 있다.
본 발명에 관한 질화물 반도체 발광 소자는, 상기 질화물 반도체 발광 소자에 있어서, n측 전극 상의 금속 범프의 상면의 기판의 상면으로부터의 높이와, p측 전극 상의 금속 범프의 상면의 기판의 상면으로부터의 높이가 동일하게 되도록 구성하였다.
이러한 구성에 따르면, 질화물 반도체 발광 소자의 n측 전극 상의 금속 범프의 상면 및 p측 전극 상의 금속 범프의 상면의 기판의 상면으로부터의 높이가 동일하기 때문에, 플립 칩 실장 시에, 이들 금속 범프에는 기판측으로부터 균등하게 가압력을 받게 된다.
상기 질화물 반도체 발광 소자는, n측 전극 상의 금속 범프의 상면 및 p측 전극 상의 금속 범프의 상면의 기판의 상면으로부터의 높이를 일치시키도록 하였기 때문에, 플립 칩 실장할 때에 기판측으로부터 가압력을 받았을 때에, 양쪽의 금속 범프에는 균등하게 가압력이 가해져, 질화물 반도체 발광 소자에 필요 이상으로 가압력을 가하지 않고 양호하게 접속을 행할 수 있다.
본 발명에 관한 질화물 반도체 발광 소자는, 상기 질화물 반도체 발광 소자에 있어서, n측 전극 상의 금속 범프의 상면의 외측 테두리부가 둥그스름해져 있도록 구성하였다.
이러한 구성에 따르면, 질화물 반도체 발광 소자의 n측 전극 상의 금속 범프의 상면의 외측 테두리부가 둥그스름해져 있기 때문에 상면의 면적이 작게 되어 있다. 이로 인해, 플립 칩 실장 시에, n측 전극 상의 금속 범프는, 이 면적이 작은 상면에서 실장 기판의 배선용 전극과 접촉하여 기판측으로부터 가압력을 받게 된다.
본 발명의 질화물 반도체 발광 소자는, n측 전극 상의 금속 범프의 상면의 외측 테두리부가 둥그스름해져 상면의 면적이 작기 때문에, 플립 칩 실장을 행할 때에 가압력을 받아 이 금속 범프가 찌부러질 때에, 이 금속 범프의 상단부가 필요 이상으로 가로 방향으로 퍼지는 것을 억제할 수 있다.
본 발명은 생산성을 향상시킨 질화물 반도체 발광 소자의 제조 방법을 제공할 수 있다.
본 발명은 신뢰성이 높은 질화물 반도체 발광 소자를 제공할 수 있다.
도 1은 본 발명의 제1 실시 형태에서의 질화물 반도체 발광 소자의 구조를 도시하는 모식도이며, (a)는 평면도, (b)는 (a)의 A-A선에서의 단면도.
도 2는 본 발명의 제1 실시 형태에서의 질화물 반도체 발광 소자의 제조 방법의 흐름을 나타내는 흐름도.
도 3은 본 발명의 제1 실시 형태에서의 질화물 반도체 발광 소자의 제조 공정을 설명하기 위한 모식적 단면도이며, (a)는 질화물 반도체 발광 소자 구조, (b)는 보호층을 형성한 모습, (c)는 전극을 형성하기 위한 제1 레지스트 패턴을 형성한 모습을 각각 도시한다.
도 4는 본 발명의 제1 실시 형태에서의 질화물 반도체 발광 소자의 제조 공정을 설명하기 위한 모식적 단면도이며, (a)는 전극 형성부의 보호층을 제거한 모습, (b)는 전극층을 형성한 모습, (c)는 금속 범프를 형성하기 위한 제2 레지스트 패턴을 형성한 모습을 각각 도시한다.
도 5는 본 발명의 제1 실시 형태에서의 질화물 반도체 발광 소자의 제조 공정을 설명하기 위한 모식적 단면도이며, (a)는 금속 범프층을 형성한 모습, (b)는 제1 레지스트 패턴을 제거한 모습, (c)는 제2 레지스트 패턴을 제거한 모습을 각각 도시한다.
도 6은 본 발명의 제2 실시 형태에서의 질화물 반도체 발광 소자의 구조를 도시하는 모식적 단면도.
도 7은 본 발명의 제2 실시 형태에서의 질화물 반도체 발광 소자의 제조 방법의 흐름을 나타내는 흐름도.
도 8은 본 발명의 제2 실시 형태에서의 질화물 반도체 발광 소자의 제조 공정을 설명하기 위한 모식적 단면도이며, (a)는 질화물 반도체 발광 소자 구조, (b)는 보호층을 형성한 모습, (c)는 전극을 형성하기 위한 레지스트 패턴을 형성한 모습, (d)는 전극 형성부의 보호층을 제거한 모습을 각각 도시한다.
도 9는 본 발명의 제2 실시 형태에서의 질화물 반도체 발광 소자의 제조 공정을 설명하기 위한 모식적 단면도이며, (a)는 전극층을 형성한 모습, (b)는 금속 범프층을 형성한 모습, (c)는 레지스트 패턴을 제거한 모습을 각각 도시한다.
도 10은 본 발명의 제3 실시 형태에서의 질화물 반도체 발광 소자의 구조를 도시하는 모식적 단면도.
도 11은 본 발명의 제3 실시 형태에서의 질화물 반도체 발광 소자의 제조 방법의 흐름을 나타내는 흐름도.
도 12는 본 발명의 제3 실시 형태에서의 질화물 반도체 발광 소자의 제조 공정을 설명하기 위한 모식적 단면도이며, (a)는 질화물 반도체 발광 소자 구조, (b)는 보호층을 형성한 모습, (c)는 전극을 형성하기 위한 레지스트 패턴을 형성한 모습, (d)는 전극 형성부의 보호층을 제거한 모습을 각각 도시한다.
도 13은 본 발명의 제3 실시 형태에서의 질화물 반도체 발광 소자의 제조 공정을 설명하기 위한 모식적 단면도이며, (a)는 전극층을 형성한 모습, (b)는 레지스트 패턴과 레지스트 상의 전극층을 제거한 모습, (c)는 전해 도금을 위한 시드 전극층을 형성한 모습, (d)는 금속 범프를 형성하기 위한 레지스트 패턴을 형성한 모습을 각각 도시한다.
도 14는 본 발명의 제3 실시 형태에서의 질화물 반도체 발광 소자의 제조 공정을 설명하기 위한 모식적 단면도이며, (a)는 금속 범프층을 형성한 모습, (b)는 레지스트 패턴을 제거한 모습, (c)는 불필요한 시드 전극층을 제거한 모습을 각각 도시한다.
도 15는 종래 기술에 의한 금속 범프를 갖는 반도체 발광 소자의 제조 공정을 설명하기 위한 모식적 단면도.
도 16은 본 발명의 제4 실시 형태에서의 질화물 반도체 발광 소자의 구조를 도시하는 모식도이며, (a)는 평면도, (b)는 (a)의 A-A선에서의 단면도.
도 17은 본 발명의 제4 실시 형태에서의 질화물 반도체 발광 소자의 제조 방법의 흐름을 나타내는 흐름도.
도 18은 본 발명의 제4 실시 형태에서의 질화물 반도체 발광 소자의 제조 공정의 일부를 설명하기 위한 모식적 단면도이며, (a)는 금속 범프층의 높이 조정을 행한 모습, (b)는 제1 레지스트 패턴을 제거한 모습, (c)는 제2 레지스트 패턴을 제거한 모습을 각각 도시한다.
도 19는 본 발명의 제4 실시 형태에서의 질화물 반도체 발광 소자의 제조 공정에 있어서, 금속 범프층의 높이 조정을 행하는 모습의 예를 설명하기 위한 모식적 단면도.
도 20은 본 발명의 제4 실시 형태에서의 질화물 반도체 발광 소자의 제조 공정에 있어서, 금속 범프층의 높이 조정을 행하는 모습의 다른 예를 설명하기 위한 모식적 단면도.
도 21은 본 발명의 제4 실시 형태에서의 변형예의 질화물 반도체 발광 소자의 구조를 도시하는 모식적 평면도.
도 22는 본 발명의 제4 실시 형태에서의 변형예의 질화물 반도체 발광 소자의 구조를 도시하는 모식도이며, 도 21의 A-A선에서의 단면도.
도 23은 본 발명의 제5 실시 형태에서의 질화물 반도체 발광 소자의 구조를 도시하는 모식적 단면도.
도 24는 본 발명의 제5 실시 형태에서의 질화물 반도체 발광 소자의 제조 방법의 흐름을 나타내는 흐름도.
도 25는 본 발명의 제5 실시 형태에서의 질화물 반도체 발광 소자의 제조 공정을 설명하기 위한 모식적 단면도이며, (a)는 금속 범프층의 높이 조정을 행한 모습, (b)는 레지스트 패턴을 제거한 모습을 각각 도시한다.
도 26은 본 발명의 제6 실시 형태에서의 질화물 반도체 발광 소자의 구조를 도시하는 모식적 단면도.
도 27은 본 발명의 제6 실시 형태에서의 질화물 반도체 발광 소자의 제조 방법의 흐름을 나타내는 흐름도.
도 28은 본 발명의 제6 실시 형태에서의 질화물 반도체 발광 소자의 제조 공정을 설명하기 위한 모식적 단면도이며, (a)는 금속 범프층의 높이 조정을 행한 모습, (b)는 레지스트 패턴을 제거한 모습, (c)는 불필요한 시드 전극층을 제거한 모습을 각각 도시한다.
이하, 본 발명에서의 질화물 반도체 발광 소자 및 이 질화물 반도체 발광 소자의 제조 방법에 대하여 설명한다.
<제1 실시 형태>
[질화물 반도체 발광 소자]
본 발명의 제1 실시 형태에서의 질화물 반도체 발광 소자의 구조를 도 1을 참조하여 설명한다. 본 발명의 실시 형태에서의 질화물 반도체 발광 소자(1)는 플립 칩형의 실장을 하는 LED이다. 도 1의 (a) 및 (b)에 도시한 바와 같이, 제1 실시 형태에서의 질화물 반도체 발광 소자(1)는, 기판(2)과, 기판(2) 상에 적층된 질화물 반도체 발광 소자 구조(10)와, 보호층(20)과, n측 전극(21)과, p측 전극(22)과, 금속 범프(23)와, 금속 범프(24)를 구비하고 있다.
본 명세서에 있어서, 「질화물 반도체 발광 소자 구조」란, 활성층(12)을 포함하는 n형 질화물 반도체층(11)과 p형 질화물 반도체층(13)이 적층된 적층 구조를 말하며, p형 질화물 반도체층(13) 상에 전류 확산층이나 반사층으로서의 전체면 전극(14)이나, 전체면 전극(14)의 재료의 마이그레이션을 방지하기 위한 커버 전극(15)을 설치하는 경우에는 그것들을 포함시킨 구조를 말한다. 또한, 이 질화물 반도체 발광 소자 구조(10)는, 기판(2)의 동일한 평면측에 n측 전극(21)을 n형 질화물 반도체층(11)과 전기적으로 접속하기 위한 n측 전극 접속면(10a)과, p측 전극(22)을 p형 질화물 반도체층(13)과 전기적으로 접속하기 위한 p측 전극 접속면(10b)을 갖고, 플립 칩형의 질화물 반도체 발광 소자(1)의 제조에 바람직한 구조를 구비하고 있는 것이다. 또한, 본 명세서에 있어서, 「상」이란, 기판(2)의 질화물 반도체 발광 소자 구조(10)를 적층한 면에 수직 방향이며, 질화물 반도체 발광 소자 구조(10)를 적층한 방향을 말하는 것으로 한다. 예를 들어, 도 1의 (b)에 있어서는 도면의 상측 방향을 가리킨다.
(기판)
기판(2)은 질화물 반도체를 에피택셜 성장시킬 수 있는 기판 재료이면 되며, 크기나 두께 등은 특별히 한정되지 않는다. 이러한 기판 재료로서는 C면, R면, A면 중 어느 하나를 주면으로 하는 사파이어나 스피넬(MgAl2O4)과 같은 절연성 기판, 또한 탄화규소(SiC), 실리콘, ZnS, ZnO, Si, GaAs, 다이아몬드 및 질화물 반도체와 격자 접합하는 니오븀산리튬, 갈륨산네오디뮴 등의 산화물 기판을 들 수 있다. 또한, 본 실시 형태에서의 질화물 반도체 발광 소자(1)는 플립 칩형 실장을 하기 때문에 기판(2)의 이면이 광 취출면으로 된다. 따라서, 질화물 반도체 발광 소자(1)에서 발광한 광은 기판(2)을 투과하여 광 취출면으로부터 출사하기 때문에, 기판(2)은 적어도 이 광의 파장에 대하여 투명한 것이 바람직하다.
(질화물 반도체 발광 소자 구조)
질화물 반도체 발광 소자 구조(10)는, 상기한 바와 같이 활성층(12)을 포함하는 n형 질화물 반도체층(11)과 p형 질화물 반도체층(13)이 적층된 적층 구조이다. 본 실시 형태에 있어서는, 질화물 반도체 발광 소자 구조(10)는 p형 질화물 반도체층(13) 상에 전체면 전극(14)과 커버 전극(15)이 적층되고, 기판(2)의 동일한 평면측에 n측 전극(21)을 n형 질화물 반도체층(11)과 전기적으로 접속하기 위한 n형 질화물 반도체층(11)의 상면인 n측 전극 접속면(10a)과, p측 전극(22)을 p형 질화물 반도체층(13)과 전기적으로 접속하기 위한 커버 전극(15)의 상면인 p측 전극 접속면(10b)을 갖고 있다.
(n형 질화물 반도체층, 활성층, p형 질화물 반도체층)
n형 질화물 반도체층(11), 활성층(12) 및 p형 질화물 반도체층(13)으로서는 특별히 한정되는 것은 아니지만, 예를 들어 InXAlYGa1-X-YN(0≤X, 0≤Y, X+Y<1) 등의 질화갈륨계 화합물 반도체가 적절하게 사용된다. n형 질화물 반도체층(11), 활성층(12) 및 p형 질화물 반도체층(13)(적절하게 통합하여 질화물 반도체층(11, 12, 13)이라고 함)은 각각 단층 구조이어도 되지만, 조성 및 막 두께가 다른 층의 적층 구조, 초격자 구조 등이어도 된다. 특히 발광층인 활성층(12)은 양자 효과가 발생하는 박막을 적층한 단일 양자 웰 또는 다중 양자 웰 구조인 것이 바람직하고, 또한 웰층이 In을 포함하는 질화물 반도체인 것이 바람직하다. 또한, 기판(2) 상에 임의로 기판(2)과의 격자 정수의 부정합을 완화시키기 위한 버퍼층 등의 하지층(도시하지 않음)을 개재하여 n형 질화물 반도체층(11)을 형성하여도 된다.
통상, 이러한 질화물 반도체층은 각각이 MIS 접합, PIN 접합 또는 PN 접합을 가진 호모 구조, 헤테로 구조 또는 더블헤테러 구조 등으로서 구성되어도 되며, 또한 막 두께도 특별히 한정되는 것이 아니라 다양한 막 두께로 구성할 수 있다. 질화물 반도체층의 적층 구조로서는, 예를 들어 AlGaN으로 이루어지는 버퍼층, 언도프 GaN층, Si 도프 n형 GaN으로 이루어지는 n측 콘택트층, GaN층과 InGaN층을 교대로 적층시킨 초격자층, GaN층과 InGaN층을 교대로 적층시킨 다중 양자 웰 구조의 활성층, Mg 도프 AlGaN층과 Mg 도프 InGaN층을 교대로 적층시킨 초격자층, Mg 도프 GaN으로 이루어지는 p측 콘택트층 등을 들 수 있다.
본 발명에 있어서, 질화물 반도체층의 형성 방법으로서는 특별히 한정되지 않지만, MOVPE(유기 금속 기상 성장법), MOCVD(유기 금속 화학 기상 성장법), HVPE(하이드라이드 기상 성장법), MBE(분자선 에피택시법) 등, 질화물 반도체의 성장 방법으로서 공지된 방법을 적절하게 이용할 수 있다. 특히, MOCVD는 결정성 좋게 성장시킬 수 있으므로 바람직하다. 또한, 질화물 반도체층(11, 12, 13)은 다양한 질화물 반도체의 성장 방법을 사용 목적에 따라 적절하게 선택하여 성장시키는 것이 바람직하다.
(전체면 전극, 커버 전극)
전체면 전극(14)은 p형 질화물 반도체층(13) 상에 p형 질화물 반도체층(13)의 대략 전체면을 덮도록 설치되고, p측 전극(22) 및 커버 전극(15)을 통하여 공급되는 전류를, p형 질화물 반도체층(13)의 전체면에 균일하게 확산시키기 위한 전극이다. 또한, 플립 칩형 실장을 하는 본 실시 형태에서의 질화물 반도체 발광 소자(1)에 있어서는, 활성층(12)에서 발광한 광을 광 취출면인 기판(2)의 이면측에 반사하기 위한 반사층으로서의 기능도 갖는다.
전체면 전극(14)은 p형 질화물 반도체층(13)과 전기적으로 양호하게 접속할 수 있는 오믹 전극인 것이 바람직하고, 또한 적어도 활성층(12)에서 발광하는 광의 파장에 대하여 양호한 반사율을 갖는 것이 바람직하다. 따라서, 전체면 전극(14)으로서는 광의 반사율이 높은 Ag의 단층막, Ag을 최하층으로 하는 Ni, Ti 등과의 다층막을 적절하게 사용할 수 있다. 보다 바람직하게는 Ag를 최하층(p형 질화물 반도체층(13)측)으로 하는 Ag/Ni/Ti/Pt의 다층막을 사용할 수 있고, 이 다층막의 막 두께는 예를 들어 각각 1000nm 정도로 할 수 있다. 전체면 전극(14)은 이들 재료를 예를 들어 스퍼터링이나 증착에 의해 순차적으로 적층하여 형성할 수 있다.
커버 전극(15)은 전체면 전극(14)의 상면 및 측면을 덮어 p측 전극(22)을 전체면 전극(14)으로부터 차폐하고, 전체면 전극(14)의 구성 재료의 특히 Ag의 마이그레이션을 방지하기 위한 배리어층으로서 기능한다.
커버 전극(15)으로서는, 예를 들어 Ti, Au, W 등의 금속의 단층막이나 이들 금속의 다층막을 사용할 수 있다. 바람직하게는 Ti를 최하층(전체면 전극(14)측)으로 하는 Ti(최하층)/Au/W/Ti의 다층막을 사용할 수 있으며, 이 다층막의 막 두께는 예를 들어 하층측으로부터 각각 2nm, 1700nm, 120nm, 3nm로 할 수 있다.
또한, 본 실시 형태에서는 전체면 전극(14) 및 커버 전극(15)을 p형 질화물 반도체층(13) 상에만 설치하도록 하였지만, n형 질화물 반도체층(11) 상에도 전체면 전극 및 커버 전극을 설치하도록 하여도 된다. 이 경우, n측 전극 접속면(10a)은 n형 질화물 반도체층(11)의 상면이 아니라 커버 전극의 상면으로 된다.
(n측 전극, p측 전극)
n측 전극(21)은 n형 질화물 반도체층(11)에, p측 전극(22)은 커버 전극(15) 및 전체면 전극(14)을 통하여 p형 질화물 반도체층(13)에 각각 전기적으로 접속하여, 질화물 반도체 발광 소자(1)에 외부로부터 전류를 공급하기 위한 패드 전극이다. n측 전극(21)은 질화물 반도체 발광 소자 구조(10)의 n형 질화물 반도체층(11)의 상면인 n측 전극 접속면(10a) 내에 설치된다. 또한, p측 전극(22)은 질화물 반도체 발광 소자 구조(10)의 커버 전극(15)의 상면인 p측 전극 접속면(10b) 내에 설치된다.
n측 전극(21) 및 p측 전극(22)으로서는 전기 저항이 낮은 재료가 바람직하며, Au, Cu, Ni, Al, Pt 등의 금속이나 이들 합금의 단층 또는 다층막을 사용할 수 있다. n측 전극(21) 및 p측 전극(22)은, 예를 들어 Cu 단층 또는 Cu/Ni 적층막을 하층으로 하고, Au 또는 AuSn 합금을 상층으로 하는 다층막으로 할 수 있다.
또한, n측 전극(21)과 n형 질화물 반도체층(11)의 양호한 전기적 콘택트를 얻기 위하여, n측 전극(21)의 최하층은 Ti, Al, AlCuSi 합금 등을 사용하는 것이 바람직하고, 좌측 단부를 최하층으로 하여 Ti/Au, Al/Ti/Au, Al/Ti/Pt/Au, Ti/Pt/Au, AlCuSi/Ti/Pt/Au 등의 다층막을 사용할 수 있다. 또한, AlCuSi/Ti/Pt/Au의 다층막으로 하는 경우에는, 각 층의 막 두께는 예를 들어 각각 500nm, 150nm, 50nm, 700nm로 할 수 있다.
(금속 범프)
금속 범프(23) 및 금속 범프(24)는 각각 n측 전극(21) 및 p측 전극(22) 상면이며, n측 전극(21) 및 p측 전극(22)의 주연부(21a) 및 주연부(22a)를 제외한 부분에 각각의 전극에 접하여 설치되어 있다. 즉, 도 1의 (a)에 도시한 바와 같이, 평면에서 보아(상면에서 보아), n측 전극(21) 및 p측 전극(22)이 각각의 전극 상에 설치된 금속 범프(23) 및 금속 범프(24)보다도 넓게 되어 있다. 금속 범프(23) 및 금속 범프(24)는 질화물 반도체 발광 소자(1)의 n측 전극(21) 및 p측 전극(22)과 실장 기판의 배선용 전극(도시하지 않음)을 전기적으로 접속하기 위한 전극 접속층이다. 즉, 질화물 반도체 발광 소자(1)를 실장 기판(도시하지 않음)에 플립 칩 실장할 때에, n측 전극(21) 및 p측 전극(22)을 실장 기판 상의 배선용 전극(도시하지 않음)에 대향시켜, 금속 범프(23) 및 금속 범프(24)를 배선용 전극에 가압 접촉시켜, n측 전극(21) 및 p측 전극(22)과 실장 기판의 배선용 전극(도시하지 않음)을 전기적으로 접속하기 위한 것이다.
상기한 바와 같이, 평면에서 보아 패드 전극인 n측 전극(21) 및 p측 전극(22)이 각각 금속 범프(23) 및 금속 범프(24)보다도 넓어지도록 구성되어 있다. 이것은 질화물 반도체 발광 소자(1)를 금속 범프(23, 24)를 개재하여 실장 기판의 배선용 전극에 가압 접촉시켜 접합할 때에, 금속 범프(23, 24)가 찌부러져 가로 방향으로 퍼져 패드 전극인 n측 전극(21) 및 p측 전극(22)의 외측으로 밀려 나오지 않도록 하기 위해서이다. 즉, 찌부러진 금속 범프(23, 24)가 n측 전극(21) 및 p측 전극(22)으로부터 밀려 나오면 접합 강도가 저하하기 때문에, 이것을 방지하기 위해서이다.
또한, n측 전극(21) 상의 금속 범프(23) 및 p측 전극(22) 상의 금속 범프(23)는 동일한 막 두께로 형성되어 있다. n측 전극(21) 및 p측 전극(22)의 막 두께도 동일하게 형성되어 있기 때문에, 기판(2)의 상면으로부터 보아 낮은 위치에 설치된 n측 전극(21) 상에 설치된 금속 범프(23)의 상면은, 금속 범프(24)의 상면보다도 낮은 위치에 있다. 이로 인해, 실장 시에 금속 범프(23, 24)가 찌부러지는 정도는 n측 전극(21) 상의 금속 범프(23)의 쪽이 적으며, 따라서 가로 방향에의 확대도 적다. 이로 인해, 접합 강도의 저하를 방지하기 위하여 설치해야 할 n측 전극(21)의 마진으로 되는 주연부(21a)의 넓이는, p측 전극(22)의 주연부(22a)의 넓이보다 적게 할 수 있다. 이에 의해, n측 전극(21)을 설치해야 할 n측 전극 접속면(10a)의 면적을 작게 할 수 있다. 즉, 발광에 기여하는 활성층(12) 및 p형 질화물 반도체층(13)의 면적을 크게 할 수 있다. 그 결과, 질화물 반도체 발광 소자(1)로부터 보다 많은 광을 취출하도록 할 수 있다.
또한, n측 전극(21)의 주연부(21a) 상 및 p측 전극(22)의 주연부(22a) 상은, 보호층(20)에 의해 피복되어 있지 않고 노출되어 있다. 이에 의해, 질화물 반도체 발광 소자(1)를, 금속 범프(23, 24)를 개재하여 실장 기판의 배선용 전극에 가압 접촉시켜 접합할 때에, 금속 범프(23) 및 금속 범프(24)가 찌부러져 가로 방향으로 퍼지면, 이 가로 방향으로 퍼진 금속 범프(23, 24)는 각각 패드 전극인 n측 전극(21)의 주연부(21a) 및 p측 전극(22)의 주연부(22a)와 전기적으로 접촉한다. 이로 인해, n측 전극(21) 및 p측 전극(22)과, 각각 금속 범프(23) 및 금속 범프(24)와의 사이의 전기적인 접촉 면적이 증가하여 각각의 사이의 접촉 저항을 낮출 수 있다.
도 1에 도시한 예에서는 n측 전극(21), p측 전극(22), 금속 범프(23) 및 금속 범프(24)는, 모두 평면에서 보아 사각형의 사각 기둥 형상이지만, 이것에 한정되는 것이 아니며, 각각 평면에서 보아 원, 타원, 다각형 등 임의의 형상으로 할 수 있다. 또한, n측 전극(21) 및 p측 전극(22)은, 각각의 전극 상에 설치되는 금속 범프(23) 및 금속 범프(24)보다도 평면에서 보아 넓게 구성되어 있지만, n측 전극(21) 또는 p측 전극(22) 중 어느 한쪽에 대하여, 그 전극 상의 금속 범프(23, 24)보다도 넓게 구성하도록 하여도 된다.
본 실시 형태에서의 금속 범프(23, 24)는 n측 전극(21) 및 p측 전극(22)을 시드 전극으로 하는 전해 도금에 의해 형성된다. 금속 범프(23, 24)로서는 전기 저항이 낮고, 전해 도금에 의해 형성할 수 있는 것이라면 특별히 한정되지 않고, Au, Cu, Ni 등의 단층막 또는 이들의 다층막을 사용할 수 있다. Au는 전기 저항 및 접촉 저항이 낮아 바람직하지만, 저렴한 Sn과의 합금인 AuSn 합금을 사용할 수 있다. 이 AuSn 합금의 조성으로서는, 예를 들어 Au를 80%, Sn을 20%로 할 수 있다.
또한, 금속 범프(23, 24)의 최상층은, 실장 기판의 배선 전극의 재료와의 접합성의 상성에 따라 선택할 수 있다. 이때 금속 범프(23, 24)의 최상층과, 실장 기판의 배선 전극의 최상층이 모두 Au인 경우에는, 양호한 접합성을 얻기 위하여 금속 범프(23, 24)의 상면을 CMP(화학적 기계적 연마) 등에 의해 연마하여 평탄화하고, 배선 전극과의 접합면의 공극을 가능한 한 적게 하는 것이 바람직하다. 또한, 금속 범프(23, 24)의 최상층을 예를 들어 상기한 AuSn 합금으로 함으로써, 최상층에 Au를 사용한 경우보다도 접합성을 확보하기 위하여 필요한 평탄성의 조건을 완화할 수 있다.
또한, 플립 칩 실장에 있어서, 접속 불량이 적은, 즉 신뢰성이 높은 실장을 하기 위하여 금속 범프(23, 24)의 총 막 두께는 10㎛ 이상으로 하는 것이 바람직하다.
(보호층)
보호층(20)은 질화물 반도체 발광 소자 구조(10)가 노출된 표면(상면 및 측면)을 피복하는 절연성의 피막이며, 질화물 반도체 발광 소자(1)의 보호막 및 대전 방지막으로서 기능한다. 보호층(20)은 절연성의 Si, Ti, Ta 등의 산화물을 사용할 수 있고, 증착, 스퍼터링 등의 공지된 방법에 의해 형성할 수 있다. 보호층(20)의 막 두께는 100nm 이상으로 하는 것이 바람직하며, 예를 들어 막 두께가 350nm 정도인 SiO2로 할 수 있다. 또한, 보호층(20)은 n측 전극(21) 및 p측 전극(22)의 노출된 상면인 주연부(21a) 및 주연부(22a), 금속 범프(23) 및 금속 범프(24)의 상면 및 측면은 피복되어 있지 않다.
[질화물 반도체 발광 소자의 동작]
도 1에 도시한 본 발명의 제1 실시 형태에서의 질화물 반도체 발광 소자(1)는, n측 전극(21) 및 p측 전극(22)에 각각 금속 범프(23) 및 금속 범프(24)를 통하여 접속된 실장 기판의 배선 전극(도시하지 않음)을 통하여 전류가 공급되면, 질화물 반도체 발광 소자 구조(10)의 활성층(12)이 발광한다. 활성층(12)이 발광한 광은 기판(2)의 이면측으로부터 취출된다. 활성층(12)이 발광한 광 중 기판(2)의 표면측에 진행하는 광은, 반사층으로서 기능하는 전체면 전극(14)에 의해 반사되어 광 취출면인 기판(2)의 이면측으로부터 취출된다.
[질화물 반도체 발광 소자의 제조 방법]
본 발명의 제1 실시 형태에서의 질화물 반도체 발광 소자의 제조 방법에 대하여, 도면을 참조하여 설명한다.
도 2에 도시한 바와 같이, 제1 실시 형태에서의 질화물 반도체 발광 소자의 제조 방법은, 질화물 반도체 발광 소자 구조 형성 공정(S10)과, 보호층 형성 공정(S11)과, 제1 레지스트 패턴 형성 공정(S12)과, 보호층 에칭 공정(S13)과, 제1 금속층 형성 공정(S14)과, 제2 레지스트 패턴 형성 공정(S15)과, 제2 금속층 형성 공정(S16)과, 제2 레지스트 패턴 제거 공정(S17)과, 제1 레지스트 패턴 제거 공정(S18)과, 칩 분할 공정(S19)을 포함하여 구성된다.
이하, 도 3 내지 도 5를 참조(적절하게 도 1 및 도 2 참조)하여, 각 공정에 대하여 상세하게 설명한다.
(질화물 반도체 발광 소자 구조 형성 공정: S10)
우선, 사파이어 등의 투광성 기판(2) 상에, 공지된 제조 방법에 의해 도 3의 (a)에 도시한 질화물 반도체 발광 소자 구조(10)를 형성한다. 또한, 도 3 내지 도 5에 있어서 기판(2)의 기재는 생략되어 있다.
질화물 반도체 발광 소자 구조(10)의 형성 공정(S10)에 대하여 간단하게 설명하면, 우선, 사파이어 등으로 이루어지는 기판(2) 상에 MOVPE법을 이용하여 n형 질화물 반도체층(11), 활성층(12) 및 p형 질화물 반도체층(13)을 구성하는 각각의 질화물 반도체를 성장시킨다. 이후, 질화물 반도체의 각 층을 성장시킨 기판(2)(이하, 웨이퍼라고 함)을 질소 분위기에서 600 내지 700℃ 정도의 어닐링을 행하여 p형 질화물 반도체층(13)을 저저항화하는 것이 바람직하다.
이어서, n측 전극(21)을 접속하기 위한 n측 전극 접속면(10a)으로서 n형 질화물 반도체층(11)의 일부를 노출시킨다. 어닐링 후의 웨이퍼 상에 포토레지스트로 소정의 형상의 마스크를 형성하여, 반응성 이온 에칭(RIE)에 의해 p형 질화물 반도체층(13) 및 활성층(12), 또한 n형 질화물 반도체층(11)의 일부를 제거하여 n형 질화물 반도체층(11)을 노출시킨다. 에칭 후, 레지스트를 제거한다. 본 실시 형태에서는 이 n형 질화물 반도체층(11)의 노출면이 n측 전극 접속면(10a)으로 된다.
이어서, 웨이퍼의 전체면에, 전체면 전극(14)으로서 예를 들어 Ag/Ni/Ti/Pt를 순차적으로 적층하여 이루어지는 다층막을 스퍼터링에 의해 성막한다. 그리고, 포토리소그래피법에 의해 소정 형상의 전체면 전극(14)을 형성한다. 그 후, 커버 전극(15)으로서, 예를 들어 Ti/Au/W/Ti를 순차적으로 적층하여 이루어지는 다층막을 스퍼터링에 의해 성막한다. 그리고, 포토리소그래피법에 의해 전체면 전극(14)을 차폐하는 소정 형상의 커버 전극(15)을 형성한다. 본 실시 형태에서는 이 커버 전극(15)의 상면이 p측 전극 접속면(10b)으로 된다.
이상에 의해, 질화물 반도체 발광 소자 구조(10)가 형성된다.
또한, 기판(2) 상에는 복수의 질화물 반도체 발광 소자 구조(10)가 매트릭스 형상으로 배열하여 형성되고, 질화물 반도체 발광 소자(1)가 기판(2) 상에 완성된 후에 칩으로 분할된다. 도 3의 (a)에 도시한 예에서는 n측 전극 접속면(10a)이 2개 기재되어 있는데, 한쪽은 인접하는 질화물 반도체 발광 소자 구조(10)에 속하는 것이다.
(보호층 형성 공정: S11)
이어서, 도 3의 (b)에 도시한 바와 같이, 질화물 반도체 발광 소자 구조(10)의 표면 전체에, 예를 들어 스퍼터링에 의해 절연성의 SiO2 등을 적층하여 보호층(20)을 형성한다.
(제1 레지스트 패턴 형성 공정: S12)
이어서, 도 3의 (c)에 도시한 바와 같이, 포토리소그래피법에 의해 n측 전극(21)을 형성하는 영역에 개구부(30a)를, p측 전극(22)을 형성하는 영역에 개구부(30b)를 각각 갖는 제1 레지스트 패턴(30)을 형성한다.
(보호층 에칭 공정: S13)
그리고, 도 4의 (a)에 도시한 바와 같이, 제1 레지스트 패턴(30)을 마스크로 하여 개구부(30a) 및 개구부(30b)의 보호층(20)을 에칭에 의해 제거하여, 각각 n형 질화물 반도체층(11) 및 커버 전극(15)을 노출시킨다.
(제1 금속층(패드 전극층) 형성 공정: S14)
이어서, 도 4의 (b)에 도시한 바와 같이, 스퍼터링 등에 의해 Au, Cu 등의 단층막 또는 AlCuSi/Ti/Pt/Au 등의 다층막을 패드 전극인 n측 전극(21) 및 p측 전극(22)으로 되는 제1 금속층(패드 전극층)(25)으로서 형성한다. 이 제1 금속층(25)은 n측 전극(21) 및 p측 전극(22)의 형성 영역뿐만 아니라 제1 레지스트 패턴(30) 상에도 형성되고, 제1 금속층(25)의 전체면은 전기적으로 도통되어 있다. 또한, 본 실시 형태에서는 보호층(20)을 형성한 후에 패드 전극인 n측 전극(21) 및 p측 전극(22)으로 되는 제1 금속층(25)을 형성하기 때문에, n측 전극(21) 및 p측 전극(22)의 상면은 보호층(20)으로 피복되지 않는다. 또한, n측 전극(21) 및 p측 전극(22)을 형성하는 부분 이외에는 제1 레지스트 패턴(30)을 개재하여 제1 금속층(25)이 형성되고, 보호층(20) 상에는 직접 제1 금속층(25)은 형성되지 않는다. 이로 인해, 후속 공정에 있어서 제1 레지스트 패턴(30)을 제거한 후에는 보호층(20) 상에 금속막이 잔류하여 누설의 원인이 되는 일이 없다.
(제2 레지스트 패턴 형성 공정: S15)
이어서, 제1 레지스트 패턴(30)을 제거하지 않고, 도 4의 (c)에 도시한 바와 같이 포토리소그래피법에 의해 n측 전극(21)의 형성 영역인 개구부(30a)의 내측 영역에 개구부(31a)를, p측 전극(22)의 형성 영역인 개구부(30b)의 내측에 개구부(31b)를 각각 갖는 제2 레지스트 패턴(31)을 형성한다. 또한, 제2 레지스트 패턴(31)은 금속 범프(23, 24)를 전해 도금에 의해 형성하기 위하여 사용되는 것이기 때문에, 제2 레지스트 패턴(31)의 막 두께는 금속 범프(23, 24)의 막 두께보다도 두껍게 형성한다.
여기서, 제2 레지스트 패턴(31)의 개구부(31a, 31b)를, 각각 제1 레지스트 패턴(30)의 개구부(30a, 30b)의 내측에 개구하는 좁은 개구로 한다. 이에 의해, 제1 금속층(25)의 개구부(30a) 상 및 개구부(30b) 상에 제2 레지스트 패턴(31)이 형성된 부분에는, 다음 공정인 제2 금속층 형성 공정(S16)에서, 제2 금속층(26a) 및 제2 금속층(26b)이 형성되지 않는다. 이 부분이 도 1에 도시한 n측 전극(21) 및 p측 전극(22)의 주연부(21a) 및 주연부(22a)로 된다.
한편, 제2 레지스트 패턴(31)의 개구부(31a, 31b)를, 각각 제1 레지스트 패턴(30)의 개구부(30a, 30b)와 동일한 개구 혹은 넓은 개구로 할 수도 있다. 이에 의해, 다음 공정인 제2 금속층 형성 공정(S16)에서, 제2 금속층(26a) 및 제2 금속층(26b)의 하부의 측면에만 제1 금속층(25)을 형성할 수 있다. 이에 의해 제2 금속층(26a) 및 제2 금속층(26b)에 제1 금속층(25)이 형성되어 있지 않을 때보다도 질화물 반도체 발광 소자에의 전류 투입 시의 전기 저항을 낮출 수 있다. 이 제2 금속층(26a) 및 제2 금속층(26b)의 하부의 측면에만 형성된 제1 금속층(25)의 높이는 제1 레지스트 패턴(30)의 막 두께를 조정함으로써 높이를 조정할 수 있다.
제1 실시 형태에서의 제조 방법에서는, 제2 레지스트 패턴(31)을 형성할 때에 제1 레지스트 패턴(30)을 제거하지 않는다. 이에 의해, n측 전극(21)으로 되는 제1 금속층(25)과 p측 전극(22)으로 되는 제1 금속층(25)을 포함하는 전체면이 전기적으로 도통한 채 제1 금속층(25)이 남게 된다. 이로 인해, 이 제1 금속층(25)은, 제2 금속층 형성 공정(S16)에 있어서, 금속 범프(23, 24)로 되는 제2 금속층(26a, 26b)을 형성하기 위한 전해 도금의 시드 전극으로서 사용할 수 있다. 즉, 본 발명의 제1 실시 형태에서의 제조 방법에서는, 후기하는 제3 실시 형태에 따른 제조 방법과 같이, 별도로 시드 전극으로 되는 제3 금속층(29)(도 13의 (c) 참조)을 형성할 필요가 없어 제조 공정을 단축할 수 있다.
(제2 금속층(금속 범프층) 형성 공정: S16)
이어서, 도 5의 (a)에 도시한 바와 같이, 제1 금속층(25)을 시드 전극으로 하여 전해 도금을 행하여 Cu/Ni/Au로 이루어지는 다층막 등을 적층함으로써, 제2 레지스트 패턴(31)의 개구부(31a) 및 개구부(31b)의 제1 금속층(25) 상에 금속 범프(23)로 되는 제2 금속층(금속 범프층)(26a) 및 금속 범프(24)로 되는 제2 금속층(금속 범프층)(26b)이 형성된다. 또한, 전해 도금은, 도 4의 (c)에 도시한 제2 레지스트 패턴 형성 공정(S15)의 공정까지 종료된 웨이퍼를 도금액에 침지하여, 제1 금속층(25)을 음전극으로 하고, 이 음전극과 도금액에 침지한 양전극(도시하지 않음)과의 사이에 전류를 흘림으로써 행할 수 있다.
제1 실시 형태에서의 제조 방법에서는, n측 전극(21) 및 p측 전극(22)으로 되는 제1 금속층(25)을 시드 전극으로 한 전해 도금에 의해, 금속 범프(23, 24)로 되는 제2 금속층(26a, 26b)을 형성하기 때문에, 제1 실시 형태에서의 제조 방법에서 제작된 질화물 반도체 발광 소자(1)는, n측 전극(21) 및 p측 전극(22)과, 금속 범프(23) 및 금속 범프(24)가 여분의 금속층을 개재하지 않고 직접 접합하도록 형성된다. 이로 인해, 별도로 시드 전극으로서 비교적 저항이 높은 금속층을 사용한 경우와 같이, 그 금속층이 개입하여 n측 전극(21) 및 p측 전극(22)과 금속 범프(23, 24)와의 사이의 전기 저항이 높아지는 일이 없다.
(제2 레지스트 패턴 제거 공정(레지스트 패턴 제거 공정): S17)
이어서, 도 5의 (b)에 도시한 바와 같이, 제2 레지스트 패턴(31)을 제거하면, 제2 금속층(26a) 및 제2 금속층(26b)이 각각 금속 범프(23) 및 금속 범프(24)로서 나타난다.
(제1 레지스트 패턴 제거 공정(레지스트 패턴 제거 공정): S18)
계속해서, 도 5의 (c)에 도시한 바와 같이, 제1 레지스트 패턴(30)을 제거하면, 제1 레지스트 패턴(30)과 함께 제1 레지스트 패턴(30) 상에 형성된 제1 금속층(25)이 제거(리프트 오프)된다. 이에 의해, 기판(2) 상에 매트릭스 형상으로 배열된 복수의 질화물 반도체 발광 소자(1)가 형성된다.
또한, 본 실시 형태에서는 제2 레지스트 패턴(31)과 제1 레지스트 패턴(30)을 제거하는 공정을 각각 순차적으로 행하도록 하였지만, 이것에 한정되는 것은 아니다. 바람직하게는 제1 레지스트 패턴(30)을 형성하기 위한 포토레지스트와 제2 레지스트 패턴(31)을 형성하기 위한 포토레지스트에 동일한 재료를 사용하거나, 적어도 동일한 용제로 제거할 수 있는 재료를 사용함으로써, 제2 레지스트 패턴 제거 공정(S17)과 제1 레지스트 패턴 제거 공정(S18)을 하나의 공정으로 행할 수 있다. 이에 의해, 제조 공정을 더 단축할 수 있다.
제1 실시 형태에서의 제조 방법에서는 전해 도금의 시드 전극으로 되는 제1 금속층(25)은, 보호층(20) 상에 직접 형성되지 않기 때문에 제1 레지스트 패턴(30)의 제거와 함께 완전하게 제거된다. 이로 인해, 제1 실시 형태에서의 제조 방법으로 제조된 질화물 반도체 발광 소자(1)는, n측 전극(21)과 p측 전극(22)의 사이나, 실장 기판의 배선 등과의 사이에서의 전류의 누설 발생의 원인이 될 우려가 없어, 신뢰성이 높은 질화물 반도체 발광 소자(1)로 할 수 있다.
(칩 분할 공정: S19)
또한, 기판(2) 상에 매트릭스 형상으로 배열하여 형성된 복수의 질화물 반도체 발광 소자(1)를 스크라이브나 다이싱 등에 의해 칩으로 분할함으로써, 칩 단위의 질화물 반도체 발광 소자(1)가 완성된다. 또한, 칩으로 분할하기 전에, 기판(2)의 이면으로부터 기판(2)을 연삭(백그라인드)하여 원하는 두께로 될 때까지 얇게 가공하여도 된다.
이상 설명한 바와 같이, 본 발명의 제1 실시 형태에서의 질화물 반도체 발광 소자의 제조 방법에 따르면, 제조 공정을 단축할 수 있다. 또한, 제1 실시 형태에서의 질화물 반도체 발광 소자의 제조법에 의해 제조되는 질화물 반도체 발광 소자(1)는, 전극간의 누설 발생 등의 우려가 없는 신뢰성이 높은 질화물 반도체 발광 소자로 할 수 있다.
<제2 실시 형태>
[질화물 반도체 발광 소자]
본 발명의 제2 실시 형태에서의 질화물 반도체 발광 소자의 구조를 도 6을 참조하여 설명한다. 본 발명의 실시 형태에서의 질화물 반도체 발광 소자(1A)는 플립 칩형의 실장을 하는 LED이다. 도 6에 도시한 바와 같이, 제2 실시 형태에서의 질화물 반도체 발광 소자(1A)는, 기판(2)과, 기판(2) 상에 적층된 질화물 반도체 발광 소자 구조(10)와, 보호층(20)과, n측 전극(21A)과, p측 전극(22A)과, 금속 범프(23A)와, 금속 범프(24A)를 구비하고 있다. 제2 실시 형태에서의 질화물 반도체 발광 소자(1A)는, 도 1에 도시한 제1 실시 형태에서의 질화물 반도체 발광 소자(1)에 대하여, n측 전극(21), p측 전극(22), 금속 범프(23), 금속 범프(24) 대신에 각각 n측 전극(21A), p측 전극(22A), 금속 범프(23A), 금속 범프(24A)를 갖는 것이다. 제1 실시 형태에서의 질화물 반도체 발광 소자(1)와 동일한 구성에 대해서는, 동일한 부호를 붙이고 설명은 적절하게 생략한다.
기판(2), 질화물 반도체 발광 소자 구조(10) 및 그 구성 요소인 n형 질화물 반도체층(11), 활성층(12), p형 질화물 반도체층(13), 전체면 전극(14), 커버 전극(15), 보호층(20)은, 제1 실시 형태에서의 질화물 반도체 발광 소자(1)와 마찬가지이므로 설명은 생략한다.
(n측 전극, p측 전극)
도 6에 도시한 바와 같이, 제2 실시 형태에서의 질화물 반도체 발광 소자(1A)의 n측 전극(21A)은 n형 질화물 반도체층(11)에, p측 전극(22A)은 커버 전극(15) 및 전체면 전극(14)을 통하여 p형 질화물 반도체층(13)에 각각 전기적으로 접속하여, 질화물 반도체 발광 소자(1)에 외부로부터 전류를 공급하기 위한 패드 전극이다. n측 전극(21A)은 질화물 반도체 발광 소자 구조(10)의 n형 질화물 반도체층(11)의 상면인 n측 전극 접속면(10a) 내에 설치된다. 또한, p측 전극(22A)은 질화물 반도체 발광 소자 구조(10)의 커버 전극(15)의 상면인 p측 전극 접속면(10b) 내에 설치된다.
또한, n측 전극(21A) 및 p측 전극(22A)의 상면에는 각각 금속 범프(23A) 및 금속 범프(24A)가 설치되어 있다. 또한, n측 전극(21A) 및 p측 전극(22A)은 각각 금속 범프(23A) 및 금속 범프(24A)의 측면을 피복하고 있다.
n측 전극(21A) 및 p측 전극(22A)으로서는, 제1 실시 형태와 마찬가지로 전기 저항이 낮은 재료가 바람직하며, Au, Cu, Ni, Al, Pt 등의 금속이나 이들 합금의 단층 또는 다층막을 사용할 수 있다. n측 전극(21A) 및 p측 전극(22A)은, 예를 들어 Cu 단층 또는 Cu/Ni 적층막을 하층으로 하고, Au 또는 AuSn 합금을 상층으로 하는 다층막으로 할 수 있다.
또한, n측 전극(21A)과 n형 질화물 반도체층(11)의 양호한 전기적 콘택트를 얻기 위하여, n측 전극(21A)의 최하층은 Ti, Al, AlCuSi 합금 등을 사용하는 것이 바람직하고, 좌측 단부를 최하층으로 하여 Ti/Au, Al/Ti/Au, Al/Ti/Pt/Au, Ti/Pt/Au, AlCuSi/Ti/Pt/Au 등의 다층막을 사용할 수 있다. 또한, AlCuSi 합금을 최하층으로 하여 AlCuSi/Ti/Pt/Au의 다층막으로 하는 경우에는, 각 층의 막 두께는 예를 들어 각각 500nm, 150nm, 50nm, 700nm로 할 수 있다.
또한, 금속 범프(23A, 24A)의 측면은 활성층(12)에서 발광한 광 중 질화물 반도체 발광 소자 구조(10)의 상면이나 측면으로부터 누출된 광을 반사하여, 적어도 그 일부는 질화물 반도체 발광 소자 구조(10)로 복귀시켜, 광 취출면으로부터 출사하는 광으로 된다. 따라서, 금속 범프(23A) 및 금속 범프(24A)의 측면을 피복하도록 설치된 n측 전극(21A) 및 p측 전극(22A)의 표면은, 활성층(12)에서 발광하는 광의 파장에 대하여 금속 범프(23A, 24A)보다도 반사율이 높은 재료로 구성되는 것이 바람직하다. 이에 의해, 금속 범프(23A, 24A)의 측면을 피복하는 n측 전극(21A) 및 p측 전극(22A)에 의해 광을 효율적으로 반사하기 때문에, 결과적으로 광 취출면으로부터 출사하는 광량을 증가시켜 광 취출 효율의 향상에 기여할 수 있다.
이러한 반사율이 높은 금속으로서 Al을 들 수 있다. 따라서, n측 전극(21A) 및 p측 전극(22A)은 적어도 최하층, 즉 금속 범프(23A, 24A)의 측면에 있어서 최표면으로 되는 층에 Al 등의 광의 반사율이 높은 금속을 사용하는 것이 바람직하다. 또한, n측 전극(21A) 및 p측 전극(22A)은 금속 범프(23A, 24A)가 다층막인 경우에는, 이 다층막의 어느 층의 반사율보다도 반사율이 높은 재료를 사용하는 것이 바람직하지만, 금속 범프(23A, 24A)의 측면의 반사율에 가장 기여가 큰 층, 즉 가장 두꺼운 층의 금속의 반사율보다도 높은 반사율의 재료를 사용하도록 하여도 된다.
(금속 범프)
금속 범프(23A) 및 금속 범프(24A)는 각각 n측 전극(21A) 및 p측 전극(22A) 상면에 설치되고, 각각의 전극에 접하여 설치되어 있다. 또한, 금속 범프(23A) 및 금속 범프(24A)는 측면이 각각 n측 전극(21A) 및 p측 전극(22A)에 피복되어 있다.
금속 범프(23A) 및 금속 범프(24A)는, 질화물 반도체 발광 소자(1A)의 n측 전극(21A) 및 p측 전극(22A)과 실장 기판의 배선용 전극(도시하지 않음)을 전기적으로 접속하기 위한 전극 접속층이다. 즉, 질화물 반도체 발광 소자(1A)를 실장 기판(도시하지 않음)에 플립 칩 실장할 때에, n측 전극(21A) 및 p측 전극(22A)을 실장 기판 상의 배선용 전극(도시하지 않음)에 대향시켜, 금속 범프(23A) 및 금속 범프(24A)를 배선용 전극에 가압 접촉시켜, n측 전극(21A) 및 p측 전극(22A)과 실장 기판의 배선용 전극(도시하지 않음)을 전기적으로 접속하기 위한 것이다.
금속 범프(23A, 24A)는 n측 전극(21A) 및 p측 전극(22A)을 시드 전극으로 하는 전해 도금에 의해 형성된다. 금속 범프(23A, 24A)로서는 제1 실시 형태와 마찬가지의 재료를 사용할 수 있고, 플립 칩 실장에 있어서 접속 불량이 적은, 즉 신뢰성이 높은 실장을 하기 위하여, 총 막 두께는 10㎛ 이상으로 하는 것이 바람직하다.
[질화물 반도체 발광 소자의 동작]
도 6에 도시한 본 발명의 제2 실시 형태에서의 질화물 반도체 발광 소자(1A)는, n측 전극(21A) 및 p측 전극(22A)에 각각 금속 범프(23A) 및 금속 범프(24A)를 통하여 접속된 실장 기판의 배선 전극(도시하지 않음)을 통하여 전류가 공급되면, 질화물 반도체 발광 소자 구조(10)의 활성층(12)이 발광한다. 활성층(12)이 발광한 광은 기판(2)의 이면측으로부터 취출된다. 활성층(12)이 발광한 광 중 기판(2)의 표면측으로 진행하는 광은, 반사층으로서 기능하는 전체면 전극(14)에 의해 반사되어, 광 취출면인 기판(2)의 이면측으로부터 취출된다. 또한, 활성층(12)이 발광한 광 중 질화물 반도체 발광 소자 구조(10)의 상면이나 측면으로부터 누출된 광의 일부는, 금속 범프(23A) 및 금속 범프(24A)의 측면을 피복하는 n측 전극(21A) 및 p측 전극(22A)에 의해 반사되어, 적어도 이 반사광의 일부는 질화물 반도체 발광 소자 구조(10) 내에 복귀되어 광 취출면으로부터 취출된다.
[질화물 반도체 발광 소자의 제조 방법]
본 발명의 제2 실시 형태에서의 질화물 반도체 발광 소자의 제조 방법에 대하여, 도면을 참조하여 설명한다.
도 7에 도시한 바와 같이, 제2 실시 형태에서의 질화물 반도체 발광 소자의 제조 방법은, 질화물 반도체 발광 소자 구조 형성 공정(S20)과, 보호층 형성 공정(S21)과, 레지스트 패턴 형성 공정(S22)과, 보호층 에칭 공정(S23)과, 제1 금속층 형성 공정(S24)과, 제2 금속층 형성 공정(S25)과, 레지스트 패턴 제거 공정(S26)과, 칩 분할 공정(S27)을 포함하여 구성된다.
이하, 도 8 및 도 9를 참조(적절하게 도 6 및 도 7 참조)하여, 각 공정에 대하여 상세하게 설명한다.
(질화물 반도체 발광 소자 구조 형성 공정: S20)
도 8의 (a)에 도시하는 제2 실시 형태에서의 질화물 반도체 발광 소자 구조 형성 공정(S20)은, 도 3의 (a)에 도시한 제1 실시 형태에서의 질화물 반도체 발광 소자 구조 형성 공정(S10: 도 2 및 도 3의 (a) 참조)과 마찬가지이기 때문에 설명은 생략한다.
(보호층 형성 공정: S21)
이어서, 도 8의 (b)에 도시한 바와 같이, 질화물 반도체 발광 소자 구조(10)의 표면 전체에, 예를 들어 스퍼터링에 의해 절연성의 SiO2 등을 적층하여 보호층(20)을 형성한다. 이 공정은 제1 실시 형태에서의 보호층 형성 공정(S11, 도 2 및 도 3의 (b) 참조)과 마찬가지이다.
(레지스트 패턴 형성 공정: S22)
이어서, 도 8의 (c)에 도시한 바와 같이, 포토리소그래피법에 의해 n측 전극(21A)을 형성하는 영역에 개구부(32a)를, p측 전극(22A)을 형성하는 영역에 개구부(32b)를 갖는 레지스트 패턴(32)을 형성한다. 또한, 레지스트 패턴(32)은 n측 전극(21A) 및 p측 전극(22A)을 형성하기 위하여 사용함과 함께, 금속 범프(23A, 24A)를 전해 도금에 의해 형성하기 위해서도 사용되는 것이기 때문에, 레지스트 패턴(32)의 막 두께는 금속 범프(23A, 24A)의 막 두께보다도 두껍게 형성한다.
(보호층 에칭 공정: S23)
이어서, 도 8의 (d)에 도시한 바와 같이, 레지스트 패턴(32)을 마스크로 하여 개구부(32a) 및 개구부(32b)의 보호층(20)을 에칭에 의해 제거하여, 각각 n형 질화물 반도체층(11) 및 커버 전극(15)을 노출시킨다.
(제1 금속층(패드 전극층) 형성 공정: S24)
이어서, 도 9의 (a)에 도시한 바와 같이, 스퍼터링 등에 의해 Au, Cu 등의 단층막 또는 AlCuSi/Ti/Pt/Au 등의 다층막을, 패드 전극인 n측 전극(21A) 및 p측 전극(22A)으로 되는 제1 금속층(패드 전극층)(27)으로서 형성한다. 이때, 활성층(12)에서 발광하는 광의 파장에 대하여 반사율이 높은 Al 등을 최하층으로 한 다층막 또는 단층막을 형성하는 것이 바람직하다.
이 제1 금속층(27)은 n측 전극(21A) 및 p측 전극(22A)의 형성 영역뿐만 아니라 레지스트 패턴(32) 상에도 형성되어, 제1 금속층(27)의 전체면이 전기적으로 도통되어 있다.
제2 실시 형태에서의 제조 방법에서는 레지스트 패턴(32)을 제거하지 않으며, 다음 공정인 제2 금속층 형성 공정(S25)에서도 이용된다. 이에 의해, n측 전극(21A)으로 되는 제1 금속층(27)과 p측 전극(22A)으로 되는 제1 금속층(27)을 포함하는 전체면이 전기적으로 도통한 채 제1 금속층(27)이 남게 된다. 이로 인해, 이 제1 금속층(27)은, 제2 금속층 형성 공정(S25)에 있어서, 금속 범프(23A, 24A)로 되는 제2 금속층(28a, 28b)을 형성하기 위한 전해 도금의 시드 전극으로서 사용할 수 있다. 즉, 본 발명의 제2 실시 형태에서의 제조 방법에서는, 후기하는 제3 실시 형태에 의한 제조 방법과 같이, 별도로 시드 전극으로 되는 제3 금속층(29)(도 13의 (c) 참조)을 형성할 필요가 없어 제조 공정을 단축할 수 있다. 또한, n측 전극(21A) 및 p측 전극(22A)을 형성하는 부분 이외에는 레지스트 패턴(32)을 개재하여 제1 금속층(27)이 형성되고, 보호층(20) 상에는 직접 제1 금속층(27)은 형성되지 않는다. 이로 인해, 후속 공정에 있어서 레지스트 패턴(32)을 제거한 후에는 보호층(20) 상에 금속막이 잔류하여 누설의 원인이 될 우려가 없다.
(제2 금속층(금속 범프층) 형성 공정: S25)
이어서, 도 9의 (b)에 도시한 바와 같이, 제1 금속층(27)을 시드 전극으로 하여 전해 도금을 행하여 Cu, Au 등의 단층막 또는 Cu/Ni/Au 등으로 이루어지는 다층막을 적층함으로써, 레지스트 패턴(32)의 개구부(32a) 및 개구부(32b)의 제1 금속층(27) 상에 금속 범프(23A)로 되는 제2 금속층(28a) 및 금속 범프(24A)로 되는 제2 금속층(28b)이 형성된다. 또한, 레지스트 패턴(32) 상의 제1 금속층(27) 상에도 제2 금속층(28c)이 형성된다. 또한, 전해 도금은, 도 9의 (a)에 도시한 제1 금속층 형성 공정(S24)의 공정까지 종료된 웨이퍼를 도금액에 침지하여, 제1 금속층(27)을 음전극으로 하고, 이 음전극과 도금액에 침지한 양전극(도시하지 않음)과의 사이에 전류를 흘림으로써 행할 수 있다.
제2 실시 형태에서의 제조 방법에서는 n측 전극(21A) 및 p측 전극(22A)으로 되는 제1 금속층(27)을 시드 전극으로 한 전해 도금에 의해, 금속 범프(23A, 24A)로 되는 제2 금속층(28a, 28b)을 형성하기 때문에, 제2 실시 형태에서의 제조 방법으로 제작된 질화물 반도체 발광 소자(1A)는, n측 전극(21A) 및 p측 전극(22A)과, 금속 범프(23A) 및 금속 범프(24A)가 여분의 금속층을 개재하지 않고 직접 접합하도록 형성된다. 이로 인해, 별도로 시드 전극으로서 비교적 저항이 높은 금속층을 사용한 경우와 같이, 그 금속층이 개입하여 n측 전극(21A) 및 p측 전극(22A)과 금속 범프(23A, 24A)와의 사이의 전기 저항이 높아지는 일이 없다.
(레지스트 패턴 제거 공정: S26)
이어서, 도 9의 (c)에 도시한 바와 같이, 레지스트 패턴(32)을 제거하면, 레지스트 패턴(32)과 함께 레지스트 패턴(32) 상에 형성된 제1 금속층(27) 및 제2 금속층(28c)이 제거(리프트 오프)된다. 이에 의해, n측 전극(21A), p측 전극(22A), 금속 범프(23A) 및 금속 범프(24A)가 소정의 형상으로 형성된다. 이때, 금속 범프(23A, 24A)의 측면은, 제1 금속층 형성 공정(S24)에서 레지스트 패턴(32)의 측면에 형성된 제1 금속층(27)에 의해 피복되어 형성된다. 이상의 공정에 의해, 기판(2) 상에 매트릭스 형상으로 배열된 복수의 질화물 반도체 발광 소자(1A)가 형성된다.
제2 실시 형태에서의 제조 방법에서는 전해 도금의 시드 전극으로 되는 제1 금속층(27)은, 보호층(20) 상에 직접 형성되지 않기 때문에 레지스트 패턴(32)의 제거와 함께 완전하게 제거된다. 이로 인해, 제2 실시 형태에서의 제조 방법으로 제조된 질화물 반도체 발광 소자(1A)는, n측 전극(21A)과 p측 전극(22A)의 사이나, 실장 기판의 배선 등과의 사이에서의 전류의 누설 발생의 원인이 될 우려가 없어, 신뢰성이 높은 질화물 반도체 발광 소자(1A)로 할 수 있다.
또한, 금속 범프(23A, 24A)의 측면은 제1 금속층(27), 즉 n측 전극(21A) 및 p측 전극(22A)으로 피복되어 있다. 이로 인해, 적어도 제1 금속층(27)의 최하층, 즉 금속 범프(23A, 24A)의 측면을 피복하는 제1 금속층(27)의 최표면에, 활성층(12)에서 발광하는 광의 파장에 대하여 금속 범프(23A, 24A)의 측면보다도 반사율이 높은 재료를 사용하여 형성한 경우에는, 질화물 반도체 발광 소자 구조(10)로부터의 누설광을 효율적으로 반사하여, 질화물 반도체 발광 소자 구조(10)로 복귀되기 때문에, 질화물 반도체 발광 소자(1A)의 광의 취출 효율을 향상시킬 수 있다.
(칩 분할 공정: S27)
또한, 제1 실시 형태에서의 칩 분할 공정(S19, 도 2 참조)과 마찬가지로, 기판(2) 상에 매트릭스 형상으로 배열하여 형성된 복수의 질화물 반도체 발광 소자(1A)를 스크라이브나 다이싱 등에 의해 칩으로 분할함으로써, 칩 단위의 질화물 반도체 발광 소자(1A)가 완성된다.
이상 설명한 바와 같이, 본 발명의 제2 실시 형태에서의 질화물 반도체 발광 소자의 제조 방법에 따르면, 제조 공정을 단축할 수 있다. 또한, 제2 실시 형태에서의 질화물 반도체 발광 소자의 제조법에 의해 제조되는 질화물 반도체 발광 소자(1A)는, 전극간의 누설 발생 등의 우려가 없는 신뢰성이 높은 질화물 반도체 발광 소자로 할 수 있다. 또한, n측 전극(21A) 및 p측 전극(22A)의 적어도 최하층을, 활성층(12)에서 발광하는 광의 파장에 대하여 금속 범프(23A, 24A)의 측면보다도 반사율이 높은 재료를 사용하여 형성한 경우에는, 질화물 반도체 발광 소자(1A)의 광의 취출 효율을 향상시킬 수 있다.
<제2 실시 형태의 변형예>
또한, 제2 실시 형태에서는 금속 범프(23A, 24A)의 측면 모두를 제1 금속층(27)으로 덮도록 구성하였지만, 이것에 한정되는 것이 아니며, 금속 범프(23A, 24A)의 측면의 일부를 제1 금속층(27)으로 피복하도록 구성하여도 된다. 이에 의해, 금속 범프(23A, 24A)의 측면을 구성하는 금속보다도, 활성층(12)에서 발광하는 파장의 광에 대한 반사율이 높은 제1 금속층(27)으로 피복된 부분에서는, 질화물 반도체 발광 소자 구조(10)로부터의 누설광을 효율적으로 반사하여 광 취출 효율의 향상에 기여할 수 있다.
이러한 금속 범프(23A, 24A)의 측면의 일부를 제1 금속층(27)으로 피복하는 구성의 질화물 반도체 발광 소자는, 제1 실시 형태에서의 제조 방법을 변형하여 제조할 수 있다. 이것에 대하여 설명한다. 제1 실시 형태에서의 제조 방법의 도 4의 (c)에 도시한 제2 레지스트 패턴 형성 공정(S15, 도 2 참조)에 있어서, 제2 레지스트 패턴(31)의 개구부(31a, 31b)를, 제1 레지스트 패턴(30)의 측면에 형성된 제1 금속층(25)의 두께를 고려한 개구와 동일하거나, 그보다 넓게 개구하도록 형성한다. 이와 같이 함으로써, 제1 레지스트 패턴(30)의 측면에 형성된 제1 금속층(25)은 제2 레지스트 패턴(31)에 피복되지 않고 노출된 상태로 된다. 따라서, 도 5의 (a)에 도시한 제2 금속층 형성 공정(S16, 도 2 참조)에 있어서, 금속 범프(23, 24)로 되는 제2 금속층(26a, 26b)을 형성할 때, 제1 레지스트 패턴(30)의 측면에 형성된 제1 금속층(25)이 제2 금속층(26a, 26b)의 하층부의 측면과 접합한다. 그리고, 도 5의 (b) 및 (c)에 도시한 제2 레지스트 패턴 제거 공정(S17, 도 2 참조) 및 제1 레지스트 패턴 제거 공정(S18, 도 2 참조) 후에는, 금속 범프(23, 24)는 하층부의 측면이 제1 금속층(25)에 피복되어 형성된다.
제2 실시 형태의 변형예에서의 질화물 반도체 발광 소자의 동작은, 제2 실시 형태에서의 질화물 반도체 발광 소자(1A)(도 6 참조)와 마찬가지이므로 설명은 생략한다.
이상, 본 발명에서의 질화물 반도체 발광 소자 및 그 제조 방법에 대하여 본 발명을 실시하기 위한 형태로 설명하였지만, 본 발명은 상기한 실시 형태에 한정되는 것이 아니며, 이들 기재에 기초하여 다양한 변경, 개변 등을 행한 것도 본 발명의 취지에 포함된다.
<제3 실시 형태>
[질화물 반도체 발광 소자]
본 발명의 제3 실시 형태에서의 질화물 반도체 발광 소자의 구조를 도 10을 참조하여 설명한다. 본 발명의 실시 형태에서의 질화물 반도체 발광 소자(1B)는 플립 칩형의 실장을 하는 LED이다. 도 10에 도시한 바와 같이, 제3 실시 형태에서의 질화물 반도체 발광 소자(1B)는, 기판(2)과, 기판(2) 상에 적층된 질화물 반도체 발광 소자 구조(10)와, 보호층(20)과, n측 전극(21B)과, p측 전극(22B)과, 금속 범프(23B)와, 금속 범프(24B)를 구비하고 있다. 제3 실시 형태에서의 질화물 반도체 발광 소자(1B)는, 도 1에 도시한 제1 실시 형태에서의 질화물 반도체 발광 소자(1)에 대하여, n측 전극(21), p측 전극(22), 금속 범프(23), 금속 범프(24) 대신에 각각 n측 전극(21B), p측 전극(22B), 금속 범프(23B), 금속 범프(24B), 제3 금속층(29)을 갖는 것이다. 제1 실시 형태에서의 질화물 반도체 발광 소자(1)와 동일한 구성에 대해서는, 동일한 부호를 붙이고 설명은 적절하게 생략한다.
기판(2), 질화물 반도체 발광 소자 구조(10) 및 그 구성 요소인 n형 질화물 반도체층(11), 활성층(12), p형 질화물 반도체층(13), 전체면 전극(14), 커버 전극(15), 보호층(20)은, 제1 실시 형태에서의 질화물 반도체 발광 소자(1)와 마찬가지이므로 설명은 생략한다.
(n측 전극, p측 전극)
도 10에 도시한 바와 같이, 제3 실시 형태에서의 질화물 반도체 발광 소자(1B)의 n측 전극(21B)은 n형 질화물 반도체층(11)에, p측 전극(22B)은 커버 전극(15) 및 전체면 전극(14)을 통하여 p형 질화물 반도체층(13)에 각각 전기적으로 접속하여, 질화물 반도체 발광 소자(1B)에 외부로부터 전류를 공급하기 위한 패드 전극이다. n측 전극(21B)은 질화물 반도체 발광 소자 구조(10)의 n형 질화물 반도체층(11)의 상면인 n측 전극 접속면(10a) 내에 설치된다. 또한, p측 전극(22B)은 질화물 반도체 발광 소자 구조(10)의 커버 전극(15)의 상면인 p측 전극 접속면(10b) 내에 설치된다.
또한, n측 전극(21B) 및 p측 전극(22B)의 상면에는, 각각 제3 금속층(29)을 개재하여 금속 범프(23B) 및 금속 범프(24B)가 설치되어 있다.
n측 전극(21B) 및 p측 전극(22B)으로서는, 제1 실시 형태와 마찬가지로 전기 저항이 낮은 재료가 바람직하며, Au, Cu, Ni, Al, Pt 등의 금속이나 이들 합금의 단층 또는 다층막을 사용할 수 있다. n측 전극(21B) 및 p측 전극(22B)은, 예를 들어 Cu 단층 또는 Cu/Ni 적층막을 하층으로 하고, Au 또는 AuSn 합금을 상층으로 하는 다층막으로 할 수 있다.
또한, n측 전극(21B)과 n형 질화물 반도체층(11)의 양호한 전기적 콘택트를 얻기 위하여, n측 전극(21B)의 최하층은 Ti, Al, AlCuSi 합금 등을 사용하는 것이 바람직하며, 좌측 단부를 최하층으로 하여 Ti/Au, Al/Ti/Au, Al/Ti/Pt/Au, Ti/Pt/Au, AlCuSi/Ti/Pt/Au 등의 다층막을 사용할 수 있다. 또한, AlCuSi 합금을 최하층으로 하여 AlCuSi/Ti/Pt/Au의 다층막으로 하는 경우에는, 각 층의 막 두께는 예를 들어 각각 500nm, 150nm, 50nm, 700nm로 할 수 있다.
(금속 범프)
금속 범프(23B) 및 금속 범프(24B)는, 각각 제3 금속층(29)을 개재하여 n측 전극(21B) 및 p측 전극(22B) 상면에 설치되어 있다.
금속 범프(23B) 및 금속 범프(24B)는, 질화물 반도체 발광 소자(1B)의 n측 전극(21B) 및 p측 전극(22B)과 실장 기판의 배선용 전극(도시하지 않음)을 전기적으로 접속하기 위한 전극 접속층이다. 즉, 질화물 반도체 발광 소자(1B)를 실장 기판(도시하지 않음)에 플립 칩 실장할 때에, n측 전극(21B) 및 p측 전극(22B)을 실장 기판 상의 배선용 전극(도시하지 않음)에 대향시켜, 금속 범프(23B) 및 금속 범프(24B)를 배선용 전극에 가압 접촉시켜, n측 전극(21B) 및 p측 전극(22B)과 실장 기판의 배선용 전극(도시하지 않음)을 전기적으로 접속하기 위한 것이다.
금속 범프(23B, 24B)는 제3 금속층(29)을 시드 전극으로 하는 전해 도금에 의해 형성된다. 제3 금속층(29)의 막 두께는 특별히 한정되지 않는다. 금속 범프(23B, 24B)로서는 제1 실시 형태와 마찬가지의 재료를 사용할 수 있으며, 플립 칩 실장에 있어서 접속 불량이 적은, 즉 신뢰성이 높은 실장을 하기 위하여, 총 막 두께는 10㎛ 이상으로 하는 것이 바람직하다.
[질화물 반도체 발광 소자의 동작]
도 10에 도시한 본 발명의 제3 실시 형태에서의 질화물 반도체 발광 소자(1B)는, n측 전극(21B) 및 p측 전극(22B)에 각각 제3 금속층(29)을 통하여, 또한 금속 범프(23B) 및 금속 범프(24B)를 통하여 접속된 실장 기판의 배선 전극(도시하지 않음)을 통하여 전류가 공급되면, 질화물 반도체 발광 소자 구조(10)의 활성층(12)이 발광한다. 활성층(12)이 발광한 광은 기판(2)의 이면측으로부터 취출된다. 활성층(12)이 발광한 광 중 기판(2)의 표면측에 진행하는 광은, 반사층으로서 기능하는 전체면 전극(14)에 의해 반사되어, 광 취출면인 기판(2)의 이면측으로부터 취출된다.
[질화물 반도체 발광 소자의 제조 방법]
본 발명의 제3 실시 형태에서의 질화물 반도체 발광 소자의 제조 방법에 대하여, 도면을 참조하여 설명한다.
도 11에 도시한 바와 같이, 제3 실시 형태에서의 질화물 반도체 발광 소자의 제조 방법은, 질화물 반도체 발광 소자 구조 형성 공정(S30)과, 보호층 형성 공정(S31)과, 제1 레지스트 패턴 형성 공정(S32)과, 보호층 에칭 공정(S33)과, 제1 금속층 형성 공정(S34)과, 제1 레지스트 패턴 제거 공정(S35)과, 제3 금속층 형성 공정(S36)과, 제2 레지스트 패턴 형성 공정(S37)과, 제2 금속층 형성 공정(S38)과, 제2 레지스트 패턴 제거 공정(S39)과, 제3 금속층 제거 공정(S40)과, 칩 분할 공정(S41)을 포함하여 구성된다.
이하, 도 12 내지 도 14를 참조(적절하게 도 10 및 도 11 참조)하여, 각 공정에 대하여 상세하게 설명한다. 도 12 내지 도 14는 제3 실시 형태에 관한 금속 범프를 갖는 반도체 발광 소자의 제조 공정을 설명하기 위한 모식적 단면도이며, 도 12의 (a)는 질화물 반도체 발광 소자 구조, (b)는 보호층을 형성한 모습, (c)는 전극을 형성하기 위한 제1 레지스트 패턴을 형성한 모습, (d)는 전극 형성부의 보호층을 제거한 모습, 도 13의 (a)는 제1 전극층을 형성한 모습, (b)는 제1 레지스트 패턴과 제1 레지스트 상의 전극층을 제거한 모습, (c)는 전해 도금을 위한 제3 금속층(시드 전극층)을 형성한 모습, (d)는 금속 범프를 형성하기 위한 제2 레지스트 패턴을 형성한 모습, 도 14의 (a)는 제2 금속층(금속 범프층)을 형성한 모습, (b)는 제2 레지스트 패턴을 제거한 모습, (c)는 불필요한 제3 금속층(시드 전극층)을 제거한 모습을 각각 도시한다.
제3 실시 형태에 관한 질화물 반도체 발광 소자의 제조 방법에 대하여, 도 12의 (a)에 도시하는 질화물 반도체 발광 소자 구조(10)를 기점으로 하여 설명한다. 질화물 반도체 발광 소자 구조(10)는, 사파이어 등의 기판(도시하지 않음)의 표면에 n형 질화물 반도체층(11), 활성층(12) 및 p형 질화물 반도체층(13)이 적층된 적층 구조를 하고 있다. 또한, 질화물 반도체 발광 소자 구조(10)는, 일부(도 12의 (a)에서는 좌우 양단부)에 n측 전극을 접속하기 위한 n형 질화물 반도체층(11)이 노출된 면인 n측 전극 접속면(10a)이 형성되고, p형 질화물 반도체층(13)의 상면에는 그 대략 전체면을 덮는 전체면 전극(14)과 커버 전극(15)이 순차적으로 적층되어 있다. 또한, 도 12 내지 도 14에 있어서, 기판의 도시는 생략되어 있다.
또한, 본 예에서는 커버 전극(15)의 상면이 p측 전극을 접속하기 위한 p측 전극 접속면(10b)이며, 그 일부에 p측 전극(22B)(도 13의 (b) 참조)이 형성된다.
또한, 기판(도시하지 않음) 상에는 복수의 질화물 반도체 발광 소자가 매트릭스 형상으로 배열하여 형성되고, 질화물 반도체 발광 소자가 기판(도시하지 않음) 상에 완성된 후에 칩으로 분할된다. 도 12의 (a)에 도시한 예에서는 n측 전극 접속면(10a)이 2개 기재되어 있는데, 한쪽은 인접하는 질화물 반도체 발광 소자에 속하는 것이다.
(질화물 반도체 발광 소자 구조 형성 공정: S30)
도 12의 (a)에 도시하는 제3 실시 형태에서의 질화물 반도체 발광 소자 구조 형성 공정(S30)은, 도 3의 (a)에 도시한 제1 실시 형태에서의 질화물 반도체 발광 소자 구조 형성 공정(S10: 도 2 및 도 3의 (a) 참조)과 마찬가지이기 때문에 설명은 생략한다.
(보호층 형성 공정: S31)
이어서, 도 12의 (b)에 도시한 바와 같이, 질화물 반도체 발광 소자 구조(10)의 표면 전체에, 예를 들어 스퍼터링에 의해 절연성의 SiO2 등을 적층하여 보호층(20)을 형성한다. 이 공정은 제1 실시 형태에서의 보호층 형성 공정(S11, 도 2 및 도 3의 (b) 참조)과 마찬가지이다.
(제1 레지스트 패턴 형성 공정: S32)
이어서, 도 12의 (c)에 도시한 바와 같이, 포토리소그래피법에 의해 n측 전극을 형성하는 영역에 개구부(30a)를, p측 전극을 형성하는 영역에 개구부(30b)를 각각 갖는 제1 레지스트 패턴(30)을 형성한다.
(보호층 에칭 공정: S33)
그리고, 도 12의 (d)에 도시한 바와 같이, 제1 레지스트 패턴(30)을 마스크로 하여 개구부(30a) 및 개구부(30b)의 보호층(20)을 에칭에 의해 제거하여, 각각 n형 질화물 반도체층(11) 및 커버 전극(15)을 노출시킨다.
(제1 금속층(패드 전극층) 형성 공정: S34)
이어서, 도 13의 (a)에 도시한 바와 같이, 스퍼터링 등에 의해 Au, Cu 등의 단층막 또는 AlCuSi/Ti/Pt/Au 등의 다층막을, 패드 전극인 n측 전극(21B) 및 p측 전극(22B)으로 되는 제1 금속층(패드 전극층)(25)으로서 형성한다. 이때, 활성층(12)에서 발광하는 광의 파장에 대하여 반사율이 높은 Al 등을 최하층으로 한 다층막 또는 단층막을 형성하는 것이 바람직하다.
이 제1 금속층(25)은 n측 전극(21B) 및 p측 전극(22B)의 형성 영역뿐만 아니라, 제1 레지스트 패턴(30) 상에도 형성된다.
(제1 레지스트 패턴 제거 공정: S35)
이어서, 도 13의 (b)에 도시한 바와 같이, 제1 레지스트 패턴(30)을 제거함으로써 제1 레지스트 패턴(30) 상에 형성된 불필요한 제1 금속층(25)이 제거(리프트 오프)된다. 그 결과, 남은 제1 금속층(25)이 n측 전극(21B) 및 p측 전극(22B)으로 된다.
(제3 금속층(금속 시드층) 형성 공정: S36)
이어서, 도 13의 (c)에 도시한 바와 같이, 스퍼터링 등에 의해 전해 도금에 의해 금속 범프를 형성하기 위한 시드 전극으로 되는 제3 금속층(29)을 형성한다.
(제2 레지스트 패턴 형성 공정: S37)
이어서, 도 13의 (d)에 도시한 바와 같이, 포토리소그래피법에 의해 금속 범프를 형성하는 영역에 개구부(31a) 및 개구부(31b)를 갖는 제2 레지스트 패턴(31)을 형성한다.
(제2 금속층(금속 범프층) 형성 공정: S38)
이어서, 도 14의 (a)에 도시한 바와 같이, 제3 금속층(29)을 시드 전극으로 하여 전해 도금을 행함으로써, Cu, Au 등의 단층막 또는 Cu/Ni/Au 등으로 이루어지는 다층막을 적층하고, 제2 레지스트 패턴(31)의 개구부(31a) 및 개구부(31b)의 제3 금속층(29) 상에 제2 금속층(26a) 및 제2 금속층(26b)이 형성된다. 이때, 제3 금속층(29)을 시드 전극으로 하여 전해 도금을 행하기 때문에, 제2 레지스트 패턴(31)의 상부에는 제2 금속층이 형성되지 않는다.
또한, 전해 도금은, 도 14의 (a)에 도시한 제2 레지스트 패턴 형성 공정(S37)의 공정까지 종료된 웨이퍼를 도금액에 침지하여, 제3 금속층(29)을 음전극으로 하고, 이 음전극과 도금액에 침지한 양전극(도시하지 않음)과의 사이에 전류를 흘림으로써 행할 수 있다.
(제2 레지스트 패턴 제거 공정: S39)
이어서, 도 14의 (b)에 도시한 바와 같이, 제2 레지스트 패턴(31)을 제거하면, 제2 금속층(26a) 및 제2 금속층(26b)이 금속 범프(23) 및 금속 범프(24)로서 나타난다.
(제3 금속층(금속 시드층) 제거 공정: S40)
그리고, 도 14의 (c)에 도시한 바와 같이, 금속 범프(23) 및 금속 범프(24)를 마스크로 한 에칭에 의해 불필요한 제3 금속층(29)을 제거하여 질화물 반도체 발광 소자가 형성된다.
(칩 분할 공정: S41)
또한, 기판(도시하지 않음) 상에 매트릭스 형상으로 배열하여 형성된 질화물 반도체 발광 소자를 다이싱 등에 의해 칩으로 분할함으로써, 칩 단위의 질화물 반도체 발광 소자가 완성된다.
<제4 실시 형태>
[질화물 반도체 발광 소자]
본 발명의 제4 실시 형태에서의 질화물 반도체 발광 소자의 구조를 도 16을 참조하여 설명한다. 본 발명의 실시 형태에서의 질화물 반도체 발광 소자(1C)는 플립 칩형의 실장을 하는 LED이다. 도 16에 도시한 바와 같이, 제4 실시 형태에서의 질화물 반도체 발광 소자(1C)는, 기판(2)과, 기판(2) 상에 적층된 질화물 반도체 발광 소자 구조(10)와, 보호층(20)과, n측 전극(21)과, p측 전극(22)과, 금속 범프(23C)와, 금속 범프(24C)를 구비하고 있다. 제4 실시 형태에서의 질화물 반도체 발광 소자(1C)는, 도 1에 도시한 제1 실시 형태에서의 질화물 반도체 발광 소자(1)에 대하여, 금속 범프(23), 금속 범프(24) 대신에 각각 금속 범프(23C), 금속 범프(24C)를 갖는 것이다. 제1 실시 형태에서의 질화물 반도체 발광 소자(1)와 동일한 구성에 대해서는, 동일한 부호를 붙이고 설명은 적절하게 생략한다.
기판(2), 질화물 반도체 발광 소자 구조(10) 및 그 구성 요소인 n형 질화물 반도체층(11), 활성층(12), p형 질화물 반도체층(13), 전체면 전극(14), 커버 전극(15), 보호층(20)은, 제1 실시 형태에서의 질화물 반도체 발광 소자(1)와 마찬가지이므로 설명은 생략한다.
또한, n측 전극(21) 및 p측 전극(22)은, 제1 실시 형태에서의 질화물 반도체 발광 소자(1)와 마찬가지이므로 설명은 생략한다.
(금속 범프)
금속 범프(23C) 및 금속 범프(24C)는 각각 n측 전극(21) 및 p측 전극(22) 상면에 설치되고, 각각의 전극에 접하여 설치되어 있다. 제1 실시 형태에서의 금속 범프(23) 및 금속 범프(24)와 상이한 점은, 금속 범프(23C)의 상면 및 금속 범프(24C)의 상면의 기판(2)의 상면으로부터의 높이가 거의 동일한 점이다.
또한, n측 전극(21) 상에 설치된 금속 범프(23C)는, 상단부의 외측 테두리부가 둥그스름해져 있고, 상면(23Cb)의 면적이 금속 범프(23C)의 중앙부의 기판(2)의 상면에 평행한 면에 의한 단면의 면적보다도 작게 되어 있다. 즉, 금속 범프(23C)의 상면(23Cb)은 평탄하고, 상단부의 각이 둥그스름해져 있다. 한편, p측 전극(22) 상에 설치된 금속 범프(24C)는 상단부의 외측 테두리부는 뾰족해진 채이며, 금속 범프(24C)의 상면의 형상은 중앙부의 기판(2)의 상면에 평행한 면에 의한 단면의 형상과 동일하다.
또한, 금속 범프(23C) 및 금속 범프(24C)는, 제1 실시 형태에서의 금속 범프(23) 및 금속 범프(24)와 마찬가지로 전해 도금법에 의해 형성되는데, 이러한 금속 범프(23C)의 상면의 외측 테두리부의 둥근 부분은, 이 전해 도금 공정에 있어서 성장 단부인 상단부가 둥그스름해져 형성되는 형상이다. 상면의 외측 테두리부에 둥그스름해져 형성되는 것은 금속 범프(24C)도 마찬가지이지만, 전해 도금 후의 금속 범프(24C)의 상면을 금속 범프(23C)의 상면과 거의 동일한 높이로 조정하는 공정에 있어서, 금속 범프(24C)의 둥그스름해진 상부를 연마 또는 절단 등에 의해 제거한다. 이로 인해, 금속 범프(24C)의 상면의 외측 테두리부는 둥그스름하게 되어 있지 않다.
또한, 금속 범프(23C, 24C)의 높이 조정은, 금속 범프(24C)의 상부를 CMP(화학적 기계적 연마)법 등을 이용한 연마나, 나이프 등을 사용한 절단에 의해 제거함으로써 행할 수 있다.
또한, 도 16에 도시한 예에서는 n측 전극(21) 상에 설치된 금속 범프(23C)는 전해 도금에 의해 형성된 형상을 그대로 유지하고, 상면의 외측 테두리부는 둥그스름해져 있지만, 금속 범프(24C)와 마찬가지로 금속 범프(23C)의 상부의 둥그스름해진 부분을 제거하도록 하여도 된다. 전해 도금으로 형성된 둥그스름해진 금속 범프(23C)의 상부를 정확하게 제거할 수 있는 높이에서, 금속 범프(23C) 및 금속 범프(24C)를 완전하게 동일한 높이로 일치시키도록 할 수도 있다.
또한, 플립 칩 실장에 있어서, 접속 불량이 적은, 즉 신뢰성이 높은 실장을 하기 위하여 금속 범프(23C, 24C)의 막 두께는 10㎛ 이상으로 하는 것이 바람직하다.
금속 범프(23C) 및 금속 범프(24C)는, 질화물 반도체 발광 소자(1C)의 n측 전극(21) 및 p측 전극(22)과 실장 기판의 배선용 전극(도시하지 않음)을 전기적으로 접속하기 위한 전극 접속층이다. 즉, 질화물 반도체 발광 소자(1C)를 실장 기판(도시하지 않음)에 플립 칩 실장할 때에, n측 전극(21) 및 p측 전극(22)을 실장 기판 상의 배선용 전극(도시하지 않음)에 대향시켜, 금속 범프(23C) 및 금속 범프(24C)를 배선용 전극에 가압 접촉시켜, n측 전극(21) 및 p측 전극(22)과 실장 기판의 배선용 전극(도시하지 않음)을 전기적으로 접속하기 위한 것이다.
이때, 제4 실시 형태에서의 금속 범프(23C)의 상면 및 금속 범프(24C)의 상면의 기판(2)의 상면으로부터의 높이가 거의 동일하기 때문에, 기판(2)측으로부터 가압력이 가해졌을 때에, 양쪽의 금속 범프(23C, 24C)에는 균등하게 가압력이 가해진다. 가령 금속 범프(24C)의 상면의 높이가 금속 범프(23C)의 상면의 높이보다 높은 경우에는, 상면의 높이가 낮은 금속 범프(23C)를 실장 기판의 배선용 전극(도시하지 않음)과 양호하게 접속하기 위해서는, 상면의 기판(2)의 상면으로부터의 높이가 높은 금속 범프(24C)는, 금속 범프(23C)가 받는 가압력보다 크며, 접속을 위하여 필요 이상의 가압력을 받게 된다.
제4 실시 형태에서는 금속 범프(23C)의 상면 및 금속 범프(24C)의 상면의 기판(2)의 상면으로부터의 높이가 거의 동일하기 때문에, 이러한 필요 이상의 가압력을 받는 것에 의한 하층의 n측 전극(21), p측 전극(22), 커버 전극(15) 및 전체면 전극(14) 등에의 데미지를 억제할 수 있다.
또한, 금속 범프(23C)의 상면의 외측 테두리부가 둥그스름해져 상면(23Cb)의 면적이 작기 때문에, 가압력을 받아 금속 범프(23C)가 찌부러질 때에, 금속 범프(23C)의 상단부가 필요 이상으로 가로 방향으로 퍼지는 것을 억제할 수 있다.
또한, 금속 범프(24C)의 상면의 외측 테두리부는 둥그스름해져 있지 않아, 금속 범프(24C)의 상면과 실장 기판의 배선용 전극(도시하지 않음)의 접촉 면적이 둥그스름해져 있는 경우보다도 넓기 때문에, 가압력을 받아 금속 범프(24C)가 찌부러질 때에, 금속 범프(24C)를 통하여 필요 이상으로 다이스(질화물 반도체 소자(1C))에 가압력이 가해지는 것을 억제할 수 있어, 하층의 p측 전극(22) 등에의 데미지를 저감할 수 있다.
[질화물 반도체 발광 소자의 동작]
도 16에 도시한 본 발명의 제4 실시 형태에서의 질화물 반도체 발광 소자(1C)의 동작은, 도 1에 도시한 제1 실시 형태에서의 질화물 반도체 발광 소자(1)와 마찬가지이기 때문에 설명은 생략한다.
[질화물 반도체 발광 소자의 제조 방법]
본 발명의 제4 실시 형태에서의 질화물 반도체 발광 소자의 제조 방법에 대하여, 도면을 참조하여 설명한다.
도 19에 도시한 바와 같이, 제4 실시 형태에서의 질화물 반도체 발광 소자의 제조 방법은, 질화물 반도체 발광 소자 구조 형성 공정(S50)과, 보호층 형성 공정(S51)과, 제1 레지스트 패턴 형성 공정(S52)과, 보호층 에칭 공정(S53)과, 제1 금속층 형성 공정(S54)과, 제2 레지스트 패턴 형성 공정(S55)과, 제2 금속층 형성 공정(S56)과, 제2 금속층 높이 조정 공정(S57)과, 제2 레지스트 패턴 제거 공정(S58)과, 제1 레지스트 패턴 제거 공정(S59)과, 칩 분할 공정(S60)을 포함하여 구성된다.
또한, 도 2에 도시한 제1 실시 형태에서의 제조 방법이란, 제1 실시 형태의 제조 방법에 있어서는 제2 금속층 형성 공정(S16) 후에 제2 레지스트 패턴 제거 공정(S17)을 행하는 것에 대하여, 제4 실시 형태의 제조 방법에 있어서는 제2 금속층 형성 공정(S56)과 제2 레지스트 패턴 제거 공정(S58)의 사이에 제2 금속층 높이 조정 공정(S57)을 행하는 것이 상이하다.
이하, 도 18을 참조(적절하게 도 16 및 도 17 참조)하여, 각 공정에 대하여 상세하게 설명한다.
여기서, 질화물 반도체 발광 소자 구조 형성 공정(S50), 보호층 형성 공정(S51), 제1 레지스트 패턴 형성 공정(S52), 보호층 에칭 공정(S53), 제1 금속층 형성 공정(S54), 제2 레지스트 패턴 형성 공정(S55) 및 제2 금속층 형성 공정(S56)은, 각각 도 2에 도시한 제1 실시 형태에서의 질화물 반도체 발광 소자 구조 형성 공정(S10), 보호층 형성 공정(S11), 제1 레지스트 패턴 형성 공정(S12), 보호층 에칭 공정(S13), 제1 금속층 형성 공정(S14), 제2 레지스트 패턴 형성 공정(S15) 및 제2 금속층 형성 공정(S16)과 마찬가지이기 때문에 설명은 생략한다(각 공정의 모습에 대해서는 도 3의 (a) 내지 도 3의 (c), 도 4의 (a) 내지 도 4의 (c) 및 도 5의 (a)를 참조).
또한, 제2 금속층 형성 공정(S56)에 있어서, 제2 금속층(26a) 및 제2 금속층(26b)은 전기적으로 도통한 제1 금속층(25)을 시드 전극으로 하는 전해 도금에 의해 거의 동일한 두께로 형성된다(도 5의 (a) 참조). 또한, 제2 금속층(26a, 26b)의 상면의 외측 테두리부는 둥그스름해진 형상으로 형성된다. 또한, 도 5 및 도 18에서는 둥그스름해진 형상의 도시는 생략되어 있다. 또한, 이 형상은 제1 실시 형태에서도 마찬가지이다.
(제2 금속층(금속 범프층) 높이 조정 공정: S57)
제2 금속층 형성 공정(S56)에 이어서, 도 18의 (a)에 도시한 바와 같이 연마 또는 절단 등에 의해 제2 금속층(26b)을 제2 레지스트 패턴(31)과 함께, 제2 레지스트 패턴(31)의 개구부(31a) 내에 형성된 제2 금속층(26a)의 상면의 높이까지 그 상부를 제거한다. 또한, 금속 범프(24C)로 되는 제2 금속층(26b)의 상면의 높이는, 금속 범프(23C)로 되는 제2 금속층(26a)의 상면의 높이와 동일하게 하는 것이 바람직하지만, 엄밀하게 동일하게 할 필요는 없다. 제2 금속층(26b)의 상면의 높이를 제2 금속층(26a)의 상면의 높이에 접근시킴으로써, 최종적으로 형성되는 질화물 반도체 발광 소자(1C)를 플립 칩 실장할 때에, 금속 범프(23C) 및 금속 범프(24C)가 받는 가압력을 동일 정도로 접근시킬 수 있어, 플립 칩 실장의 신뢰성을 향상시킬 수 있다.
또한, 제2 금속층(26a)의 상면보다 높은 위치까지 연마 또는 절단 등에 의해 제2 금속층(26b)의 상부를 제거하는 경우, 즉 제2 금속층(26b)의 조정 후의 상면의 높이가 제2 금속층(26a)의 상면의 높이보다도 높은 경우라도, 후기하는 질화물 반도체 발광 소자(1C')(도 21 및 도 22 참조)와 같이, 1개의 소자에 복수의 금속 범프(24C)를 구비하는 경우에는, 제2 금속층 높이 조정 공정(S57)에 의해 금속 범프(24C)끼리의 높이가 동일하게 되도록 조정되기 때문에, 전해 도금에 의해 형성되었을 때의 제2 금속층(26b)의 상면의 높이의 편차가 없어진다. 이로 인해, 플립 칩 실장 시에 각 금속 범프(24C)에 가해지는 가압력이 균등해져, 각 금속 범프(24C)에 의한 실장 기판의 배선용 전극(도시하지 않음)과의 접속을 양호하게 행할 수 있어, 플립 칩 실장의 신뢰성을 향상시킬 수 있다.
또한, 제2 금속층 높이 조정 공정(S57)에 있어서, 제2 금속층(26b)의 측면을 둘러싸는 제2 레지스트 패턴(31)을 제거하지 않고 남겨 두고, 연마 또는 절단 등에 의해 제2 금속층(26b)의 상부를 제2 레지스트 패턴(31)과 함께 제거하도록 하였다. 이로 인해, 연마 또는 절단 등에 의한 높이 조정 시에, 제2 금속층(26b)에 가해지는 힘에 의해 제2 금속층(26b)이 제1 금속층(25)으로부터 박리되는 것을 방지할 수 있다.
여기서, 도 19를 참조하여, 제2 금속층(26a) 및 제2 금속층(26b)의 높이 조정에 대하여 설명한다. 도 19는 좌측으로부터 우측 방향을 향하여 이동하는 연마기(K)에 의해, 제2 금속층(26b)의 상부를 제2 레지스트 패턴(31)과 함께 제거하고 있는 모습을 도시하고 있다. 또한, 도 19에서는 제1 레지스트 패턴(30) 및 제1 레지스트 패턴(30)의 상면에 형성된 제1 금속층(25)의 도시는 생략되어 있다.
도 19에 도시한 예에서는 연마기(K)는 상면의 높이가 낮은 제2 금속층(26a)의 둥그스름해진 상부를 제거하지 않도록 제2 금속층(26b)의 상부를 삭제하고 있다. 이로 인해, 금속 범프(23C)(도 16 참조)의 상면의 외측 테두리부의 둥근 형상은 보존된다. 또한, 금속 범프(24C)(도 16 참조)의 상면은 외측 테두리부의 둥근 부분이 없어지고, 측면까지 평탄하게 된다.
또한, 상면의 높이가 낮은 제2 금속층(26a)의 상면의 높이를 그대로 하고, 상면의 높이가 높은 제2 금속층(26b)의 상면의 높이만을 조정하도록 함으로써, 제거되는 제2 금속층의 양을 저감할 수 있어, 불필요하게 되는 재료를 적게 할 수 있다.
(제2 레지스트 패턴 제거 공정(레지스트 패턴 제거 공정): S58)
도 18을 다시 참조하여, 이어서 도 18의 (b)에 도시한 바와 같이 제2 레지스트 패턴(31)을 제거하면, 제2 금속층(26a) 및 제2 금속층(26b)이 각각 금속 범프(23C) 및 금속 범프(24C)로서 나타난다. 또한, 제2 레지스트 패턴(31)의 상부가 제2 금속층 높이 조정 공정(S57)에 있어서 제거되어 있는 것 이외에는, 제1 실시 형태의 제조 공정에서의 제2 레지스트 패턴 제거 공정(S17)과 마찬가지이다.
(제1 레지스트 패턴 제거 공정(레지스트 패턴 제거 공정): S59)
계속해서, 도 18의 (c)에 도시한 바와 같이, 제1 레지스트 패턴(30)을 제거하면, 제1 레지스트 패턴(30)과 함께, 제1 레지스트 패턴(30) 상에 형성된 제1 금속층(25)이 제거(리프트 오프)된다. 이에 의해, 기판(2) 상에 매트릭스 형상으로 배열된 복수의 소자가 형성된다. 또한, 제1 레지스트 패턴 제거 공정(S59)은, 제1 실시 형태의 제조 공정에서의 제1 레지스트 패턴 제거 공정(S17)과 마찬가지이다.
또한, 본 실시 형태에서는 제2 레지스트 패턴(31) 및 제1 레지스트 패턴(30)을 제거하는 공정을 각각 순차적으로 행하도록 하였지만, 바람직하게는 제1 레지스트 패턴(30)을 형성하기 위한 포토레지스트와 제2 레지스트 패턴(31)을 형성하기 위한 포토레지스트에 동일한 재료를 사용하거나, 적어도 동일한 용제로 제거할 수 있는 재료를 사용함으로써, 제2 레지스트 패턴 제거 공정(S58)과 제1 레지스트 패턴 제거 공정(S59)을 하나의 공정으로 행할 수 있다. 이에 의해, 제조 공정을 더 단축할 수 있다.
(칩 분할 공정: S19)
또한, 제1 실시 형태의 제조법에서의 칩 분할 공정(S19, 도 2 참조)과 마찬가지로, 기판(2) 상에 매트릭스 형상으로 배열하여 형성된 복수의 소자를 칩으로 분할함으로써, 칩 단위의 질화물 반도체 발광 소자(1C)(도 16 참조)가 완성된다.
이상 설명한 바와 같이, 본 발명의 제4 실시 형태에서의 질화물 반도체 발광 소자의 제조 방법에 따르면, 제1 실시 형태에서의 질화물 반도체 발광 소자의 제조 방법에 있어서, 제2 금속층 높이 조정 공정(S57)을 부가한 것에 의해, 플립 칩 실장의 신뢰성을 향상시킨 질화물 반도체 발광 소자를 제조할 수 있다.
<제2 금속층 높이 조정 공정의 다른 예>
이어서, 도 20을 참조하여, 제2 금속층 높이 조정 공정의 다른 예에 대하여 설명한다.
이 예에서의 제2 금속층 높이 조정 공정(S57)은, 연마 또는 절단 등에 의해 제2 금속층(26b)의 상부를 제거할 때에, 상면의 높이가 낮은 제2 금속층(26a)의 둥그스름해진 상단부가 제거되는 높이로 조정하는 것이다.
도 20은 좌측으로부터 우측 방향을 향하여 이동하는 연마기(K)에 의해, 제2 금속층(26a, 26b)의 상부를 제2 레지스트 패턴(31)과 함께 제거하고 있는 모습을 도시하고 있다.
또한, 도 20에서는 도 19와 마찬가지로 제1 레지스트 패턴(30)(도 18의 (a) 참조) 및 제1 레지스트 패턴(30) 상에 형성된 제1 금속층(25)(도 18의 (a) 참조)의 도시는 생략되어 있다.
도 20에 도시하는 예에서는, 연마기(K)는 상면의 높이가 낮은 제2 금속층(26a)의 둥그스름해진 상부까지 삭제하고 있다. 이로 인해, 금속 범프(23C)(도 16 참조)의 상면의 외측 테두리부의 둥근 형상은 없어지지만, 금속 범프(23C) 및 금속 범프(24C)(도 16 참조)의 상면의 높이를 엄밀하게 동일하게 조정할 수 있다.
이로 인해, 질화물 반도체 발광 소자(1C)(도 16 참조)를 플립 칩 실장할 때에, 금속 범프(23C) 및 금속 범프(24C)는 가압력을 균등하게 받게 된다. 이로 인해, 보다 확실하게 실장 기판의 배선용 전극(도시하지 않음)과 접속할 수 있어, 플립 칩 실장의 신뢰성을 향상시킬 수 있다. 도 20에 도시한 예에서의 제2 금속층 높이 조정 공정(S57)은, 특히 후기하는 질화물 반도체 소자(1C')(도 21 및 도 22 참조)와 같이 1개의 소자에 다수의 금속 범프를 구비한 질화물 반도체 발광 소자의 제조에 유용하다.
<제4 실시 형태의 변형예>
이어서, 도 21 및 도 22를 참조하여, 제4 실시 형태의 변형예에서의 질화물 반도체 발광 소자에 대하여 설명한다.
도 21 및 도 22에 도시한 바와 같이, 본 변형예에서의 질화물 반도체 발광 소자(1C')는, 도 16에 도시한 질화물 반도체 발광 소자(1C)에 대하여, 1개의 질화물 반도체 발광 소자(1C')에 n측 전극(21), p측 전극(22), 금속 범프(23C) 및 금속 범프(24C)를 각각 복수 구비한 것이 상이하다. 또한, 도 16에 도시한 질화물 반도체 발광 소자(1C)와 마찬가지의 구성에 대해서는, 동일한 부호를 붙이고 상세한 설명은 적절하게 생략한다. 또한, 도 21의 평면도에 있어서, 보호층(20)의 도시는 생략되어 있다.
이 변형예에서는 질화물 반도체 발광 소자(1C')는, 도 21에 도시한 바와 같이 평면에서 보아 외형이 거의 정사각형의 영역에 4×4의 매트릭스 형상으로 n측 전극(21)이 설치되고, 각 n측 전극(21) 상에 1개의 금속 범프(23C)가 설치되어 있다. 또한, 평면에서 보아 세로 길이 형상으로 설치된 5개의 p측 전극(22) 상에 금속 범프(24C) 각각 1×18 또는 2×18의 매트릭스 형상으로 설치되어 있다. 또한, 도 22에 도시한 바와 같이, 단면에서 보아 모든 금속 범프(23C) 및 금속 범프(24C)의 상면의 높이가 동일하게 일치되어 있지만, 이것에 한정되는 것이 아니며, 상기한 바와 같이 금속 범프(23C)의 상면과 금속 범프(24C)의 상면의 높이를 엄밀하게 동일하게 할 필요는 없고, 금속 범프(23C)의 상부가 둥그스름해지도록 하여도 된다.
또한, 본 변형예에서는 도 22에 도시한 바와 같이 전체면 전극(14) 및 커버 전극(15)을 p형 질화물 반도체층(13) 상에만 설치하도록 하였지만, n형 질화물 반도체층(11) 상에도 전체면 전극 및 커버 전극을 설치하도록 하여도 된다.
또한, 도 21 및 도 22에 도시한 바와 같은 1개의 소자에 다수의 금속 범프를 설치한 질화물 반도체 발광 소자의 구성은, 상기한 제1 실시 형태, 제2 실시 형태, 제3 실시 형태 및 후기하는 제5 실시 형태, 제6 실시 형태에서의 질화물 반도체 발광 소자에도 적용할 수 있다.
본 변형예의 질화물 반도체 발광 소자(1C')의 동작은, 제4 실시 형태에서의 질화물 반도체 발광 소자(1C)와 마찬가지이므로 설명은 생략한다.
또한, 본 변형예의 질화물 반도체 발광 소자(1C')의 제조 방법은, 도 17에 도시한 제1 레지스트 패턴 형성 공정(S52) 및 제2 레지스트 패턴 형성 공정(S55)에 있어서, 복수의 n측 전극(21), p측 전극(22), 금속 범프(23C) 및 금속 범프(24C)에 맞추어 각각 제1 레지스트 패턴(31) 및 제2 레지스트 패턴(32)을 형성하는 것 이외에는 마찬가지이므로 설명은 생략한다. 또한, 1매의 기판(2) 상에 1개의 질화물 반도체 발광 소자(1C')를 형성하는 경우에는 칩 분할 공정(S60)은 불필요하다.
<제5 실시 형태>
[질화물 반도체 발광 소자]
본 발명의 제5 실시 형태에서의 질화물 반도체 발광 소자의 구조를 도 23을 참조하여 설명한다. 본 발명의 실시 형태에서의 질화물 반도체 발광 소자(1D)는 플립 칩형의 실장을 하는 LED이다. 도 23에 도시한 바와 같이, 제5 실시 형태에서의 질화물 반도체 발광 소자(1D)는, 기판(2)과, 기판(2) 상에 적층된 질화물 반도체 발광 소자 구조(10)와, 보호층(20)과, n측 전극(21D)과, p측 전극(22D)과, 금속 범프(23D)와, 금속 범프(24D)를 구비하고 있다. 제5 실시 형태에서의 질화물 반도체 발광 소자(1D)는, 도 6에 도시한 제2 실시 형태에서의 질화물 반도체 발광 소자(1A)에 대하여, n측 전극(21A), p측 전극(22A), 금속 범프(23A) 및 금속 범프(24A) 대신에 각각 n측 전극(21D), p측 전극(22D), 금속 범프(23D) 및 금속 범프(24D)를 갖는 것이다. 제2 실시 형태에서의 질화물 반도체 발광 소자(1A)와 동일한 구성에 대해서는, 동일한 부호를 붙이고 설명은 적절하게 생략한다.
기판(2), 질화물 반도체 발광 소자 구조(10) 및 그 구성 요소인 n형 질화물 반도체층(11), 활성층(12), p형 질화물 반도체층(13), 전체면 전극(14), 커버 전극(15), 보호층(20)은, 제2 실시 형태에서의 질화물 반도체 발광 소자(1A)와 마찬가지이므로 설명은 생략한다.
또한, n측 전극(21D) 및 p측 전극(22D)은, 제2 실시 형태에서의 질화물 반도체 발광 소자(1A)의 n측 전극(21A) 및 p측 전극(22A)과는, 금속 범프(23D) 및 금속 범프(24D)의 측면을 피복하는 부분이, 금속 범프(23D) 및 금속 범프(24D)의 높이에 맞추어 낮게 되어 있는 것 이외에는 마찬가지이므로 설명은 생략한다.
(금속 범프)
금속 범프(23D) 및 금속 범프(24D)는 각각 n측 전극(21D) 및 p측 전극(22D)의 상면에 설치되고, 각각의 전극에 접하여 설치되어 있다. 또한, 금속 범프(23D) 및 금속 범프(24D)는 측면이 각각 n측 전극(21D) 및 p측 전극(22D)에 피복되어 있다. 제2 실시 형태에서의 금속 범프(23A) 및 금속 범프(24A)와 상이한 점은, 금속 범프(23D)의 상면 및 금속 범프(24D)의 상면의 기판(2)의 상면으로부터의 높이가 거의 동일한 점이다.
금속 범프(23D) 및 금속 범프(24D)는, 제2 실시 형태에서의 금속 범프(23A) 및 금속 범프(24A)와 마찬가지로 n측 전극(21D) 및 p측 전극(22D)으로 되는 제1 금속층(27)(도 9의 (b) 참조)을 시드 전극으로 하는 전해 도금에 의해 형성되지만, 전해 도금 후에 금속 범프(23D) 및 금속 범프(24D)의 상부가 연마 또는 절단 등에 의해 제거되어, 금속 범프(24D)의 상면 및 금속 범프(23D)의 상면의 기판(2)의 상면으로부터의 높이가 거의 동일한 높이로 조정된다. 이로 인해, 금속 범프(23D) 및 금속 범프(24D)의 상면은 측면까지 평탄한 형상으로 형성된다.
이와 같이 제5 실시 형태에서의 금속 범프(23D) 및 금속 범프(24D)의 상면의 높이는 거의 동일하기 때문에, 제4 실시 형태에서의 금속 범프(23C) 및 금속 범프(24C)와 마찬가지로, 플립 칩 실장 시에 기판(2)측으로부터 가압력이 가해졌을 때에, 양쪽의 금속 범프(23D, 24D)에는 균등하게 가압력이 가해진다. 이로 인해, 금속 범프(23D, 24D)는 실장을 위하여 필요 이상의 가압력을 받는 일이 없어, 하층의 n측 전극(21D), p측 전극(22D), 커버 전극(15) 및 전체면 전극(14) 등에의 데미지를 억제할 수 있다.
도 23에 도시한 예에서는 금속 범프(23D)의 상면과 금속 범프(24D)의 상면은 거의 동일한 높이이지만, 이것에 한정되는 것은 아니다. 제4 실시 형태에서의 금속 범프(23C) 및 금속 범프(24C)에 대하여 설명한 것과 마찬가지로 동일한 높이로 하는 것이 바람직하지만, 엄밀하게 동일한 높이로 형성할 필요는 없다. 또한, 제4 실시 형태에서 설명한 것과 마찬가지로 전해 도금법에 의해 금속 범프(23D)로 되는 제2 금속층(28a)(도 9의 (b) 참조)을 형성하였을 때에, 상면의 외측 테두리부가 둥그스름해지기 때문에(도 9의 (b)에서는 둥근 형상은 도시하지 않음), 이 둥그스름해진 형상을 보존하도록 하여도 된다.
금속 범프(23D) 및 금속 범프(24D)는, 질화물 반도체 발광 소자(1D)의 n측 전극(21D) 및 p측 전극(22D)과 실장 기판의 배선용 전극(도시하지 않음)을 전기적으로 접속하기 위한 전극 접속층이다. 즉, 질화물 반도체 발광 소자(1D)를 실장 기판(도시하지 않음)에 플립 칩 실장할 때에, n측 전극(21D) 및 p측 전극(22D)을 실장 기판 상의 배선용 전극(도시하지 않음)에 대향시켜, 금속 범프(23D) 및 금속 범프(24D)를 배선용 전극에 가압 접촉시켜, n측 전극(21D) 및 p측 전극(22D)과 실장 기판의 배선용 전극(도시하지 않음)을 전기적으로 접속하기 위한 것이다.
또한, 금속 범프(23D)의 상면의 외측 테두리부를 둥그스름해진 형상으로 하거나, 금속 범프(24D)의 상면의 높이를 금속 범프(23D)의 상면의 높이와 거의 동일하게 하는 구성 등에 대한 작용은, 제4 실시 형태에서의 금속 범프(23C) 및 금속 범프(24C)에 대하여 설명한 것과 마찬가지이기 때문에 설명은 생략한다.
또한, 플립 칩 실장에 있어서, 접속 불량이 적은, 즉 신뢰성이 높은 실장을 하기 위하여 금속 범프(23D, 24D)의 막 두께는 10㎛ 이상으로 하는 것이 바람직하다.
[질화물 반도체 발광 소자의 동작]
도 23에 도시한 본 발명의 제5 실시 형태에서의 질화물 반도체 발광 소자(1D)의 동작은, 도 6에 도시한 제2 실시 형태에서의 질화물 반도체 발광 소자(1A)와 마찬가지이기 때문에 설명은 생략한다.
[질화물 반도체 발광 소자의 제조 방법]
본 발명의 제5 실시 형태에서의 질화물 반도체 발광 소자의 제조 방법에 대하여, 도면을 참조하여 설명한다.
도 24에 도시한 바와 같이, 제5 실시 형태에서의 질화물 반도체 발광 소자의 제조 방법은, 질화물 반도체 발광 소자 구조 형성 공정(S70)과, 보호층 형성 공정(S71)과, 레지스트 패턴 형성 공정(S72)과, 보호층 에칭 공정(S73)과, 제1 금속층 형성 공정(S74)과, 제2 금속층 형성 공정(S75)과, 제2 금속층 높이 조정 공정(S76)과, 레지스트 패턴 제거 공정(S77)과, 칩 분할 공정(S78)을 포함하여 구성된다.
또한, 도 7에 도시한 제2 실시 형태에서의 제조 방법이란, 제2 실시 형태의 제조 방법에 있어서는 제2 금속층 형성 공정(S25) 후에 레지스트 패턴 제거 공정(S26)을 행하는 것에 대하여, 제5 실시 형태의 제조 방법에 있어서는 제2 금속층 형성 공정(S75)과 레지스트 패턴 제거 공정(S77)의 사이에 제2 금속층 높이 조정 공정(S76)을 행하는 것이 상이하다.
이하, 도 25를 참조(적절하게 도 23 및 도 24 참조)하여, 각 공정에 대하여 상세하게 설명한다.
여기서, 질화물 반도체 발광 소자 구조 형성 공정(S70), 보호층 형성 공정(S71), 레지스트 패턴 형성 공정(S72), 보호층 에칭 공정(S73), 제1 금속층 형성 공정(S74) 및 제2 금속층 형성 공정(S75)은, 각각 도 7에 도시한 제2 실시 형태에서의 질화물 반도체 발광 소자 구조 형성 공정(S20), 보호층 형성 공정(S21), 레지스트 패턴 형성 공정(S22), 보호층 에칭 공정(S23), 제1 금속층 형성 공정(S24) 및 제2 금속층 형성 공정(S25)과 마찬가지이기 때문에 설명은 생략한다(각 공정의 모습에 대해서는 도 8의 (a) 내지 도 8의 (d), 도 9의 (a) 및 도 9의 (b)를 참조).
또한, 제2 금속층 형성 공정(S75)에 있어서, 제2 금속층(28a) 및 제2 금속층(28b)은 전기적으로 도통한 제1 금속층(27)을 시드 전극으로 하는 전해 도금에 의해 거의 동일한 두께로 형성된다(도 9의 (b) 참조). 또한, 제2 금속층(28a, 28b)의 상면의 외측 테두리부는 둥그스름해진 형상으로 형성된다. 또한, 도 9 및 도 25에서는 둥그스름해진 형상의 도시는 생략되어 있다. 또한, 이 형상은 제4 실시 형태에서도 마찬가지이다.
(제2 금속층(금속 범프층) 높이 조정 공정: S76)
제2 금속층 형성 공정(S75)(도 9의 (b) 참조)에 이어서, 도 25의 (a)에 도시한 바와 같이 연마 또는 절단 등에 의해 제2 금속층(28a) 및 제2 금속층(28b)의 상부를 제2 금속층(28c)(도 9의 (b) 참조), 제1 금속층(27)의 상부 및 레지스트 패턴(32)과 함께 제거하여, 제2 금속층(28a) 및 제2 금속층(28b)의 상면이 동일한 높이로 되도록 조정한다. 이 높이 조정은 도 20에 도시한 높이 조정과 마찬가지로 하여 행할 수 있다.
또한, 도 19에 도시한 높이 조정과 마찬가지로 하여 금속 범프(23D)로 되는 제2 금속층(28a)의 상면과 동일하거나 조금 높은 위치까지, 금속 범프(24D)로 되는 제2 금속층(28b)의 상부를 제거하도록 하여, 제2 금속층(28a)의 상면의 외측 테두리부의 둥그스름해진 형상을 보존하도록 하여도 된다.
또한, 금속 범프(24D)로 되는 제2 금속층(28b)의 상면의 높이는, 금속 범프(23D)로 되는 제2 금속층(28a)의 상면의 높이와 동일하게 하는 것이 바람직하지만, 엄밀하게 동일하게 할 필요는 없다. 제2 금속층(28b)의 상면의 높이를 제2 금속층(28a)의 상면의 높이에 접근시킴으로써, 최종적으로 형성되는 질화물 반도체 발광 소자(1D)를 플립 칩 실장할 때에, 금속 범프(23D) 및 금속 범프(24D)에 가해지는 가압력을 동일 정도로 접근시킬 수 있어, 플립 칩 실장의 신뢰성을 향상시킬 수 있다.
또한, 상면의 높이가 낮은 제2 금속층(28a)의 상면의 높이를 그대로 하고, 상면의 높이가 높은 제2 금속층(28b)의 상면의 높이만을 조정하도록 함으로써, 제거되는 제2 금속층의 양을 저감할 수 있어, 불필요하게 되는 재료를 적게 할 수 있다.
또한, 제2 금속층 높이 조정 공정(S76)에 있어서, 제2 금속층(28a, 28b)의 측면을 둘러싸는 레지스트 패턴(32)을 제거하지 않고 남겨 두고, 연마 또는 절단 등에 의해 제2 금속층(28a, 28b)의 상부를 레지스트 패턴(32)과 함께 제거하도록 하였다. 이로 인해, 연마 또는 절단 등에 의한 높이 조정 시에, 제2 금속층(28a, 28b)에 가해지는 힘에 의해 제2 금속층(28a, 28b)이 제1 금속층(27)으로부터 박리되는 것을 방지할 수 있다.
또한, 제2 금속층(28a)의 상면보다 높은 위치까지 연마 또는 절단 등에 의해 제2 금속층(28b)의 상부를 제거하는 경우, 즉 제2 금속층(28b)의 조정 후의 상면의 높이가 제2 금속층(28a)의 상면의 높이보다도 높은 경우라도, 상기한 질화물 반도체 발광 소자(1C')(도 21 및 도 22 참조)와 같이 1개의 소자에 복수의 금속 범프(24D)를 구비하는 경우에는, 제2 금속층 높이 조정 공정(S76)에 의해 금속 범프(24D)끼리의 높이가 동일하게 되도록 조정되기 때문에, 전해 도금에 의해 형성되었을 때의 제2 금속층(28b)의 상면의 높이의 편차가 없어진다. 이로 인해, 플립 칩 실장 시에 각 금속 범프(24D)에 가해지는 가압력이 균등해져, 각 금속 범프(24D)에 의한 실장 기판의 배선용 전극(도시하지 않음)과의 접속을 양호하게 행할 수 있어, 플립 칩 실장의 신뢰성을 향상시킬 수 있다.
(레지스트 패턴 제거 공정: S77)
이어서, 도 25의 (b)에 도시한 바와 같이, 레지스트 패턴(32)을 제거하면, 제2 금속층(28a) 및 제2 금속층(28b)이 각각 금속 범프(23D) 및 금속 범프(24D)로서 나타난다. 이에 의해, 기판(2) 상에 매트릭스 형상으로 배열된 복수의 소자가 형성된다. 또한, 제2 금속층(28c)(도 9의 (b) 참조), 제1 금속층(27)의 상부 및 레지스트 패턴(32)의 상부가 제2 금속층 높이 조정 공정(S76)에 있어서 제거되어 있는 것 이외에는, 제2 실시 형태의 제조 공정에서의 레지스트 패턴 제거 공정(S26)과 마찬가지이다.
(칩 분할 공정: S78)
또한, 제1 실시 형태의 제조 방법에서의 칩 분할 공정(S19, 도 2 참조)과 마찬가지로, 기판(2) 상에 매트릭스 형상으로 배열하여 형성된 복수의 소자를 칩으로 분할함으로써, 칩 단위의 질화물 반도체 발광 소자(1D)(도 23 참조)가 완성된다.
이상 설명한 바와 같이, 본 발명의 제5 실시 형태에서의 질화물 반도체 발광 소자의 제조 방법에 따르면, 제2 실시 형태에서의 질화물 반도체 발광 소자의 제조 방법에 있어서, 제2 금속층 높이 조정 공정(S76)을 부가한 것에 의해, 플립 칩 실장의 신뢰성을 향상시킨 질화물 반도체 발광 소자를 제조할 수 있다.
<제6 실시 형태>
[질화물 반도체 발광 소자]
본 발명의 제6 실시 형태에서의 질화물 반도체 발광 소자의 구조를 도 26을 참조하여 설명한다. 본 발명의 실시 형태에서의 질화물 반도체 발광 소자(1E)는 플립 칩형의 실장을 하는 LED이다. 도 26에 도시한 바와 같이, 제6 실시 형태에서의 질화물 반도체 발광 소자(1E)는, 기판(2)과, 기판(2) 상에 적층된 질화물 반도체 발광 소자 구조(10)와, 보호층(20)과, n측 전극(21B)과, p측 전극(22B)과, 금속 범프(23E)와, 금속 범프(24E)와, 제3 금속층(29)을 구비하고 있다.
제6 실시 형태에서의 질화물 반도체 발광 소자(1E)는, 도 10에 도시한 제3 실시 형태에서의 질화물 반도체 발광 소자(1B)에 대하여, 금속 범프(23B), 금속 범프(24B) 대신에 각각 금속 범프(23E), 금속 범프(24E)를 갖는 것이다. 제3 실시 형태에서의 질화물 반도체 발광 소자(1B)와 동일한 구성에 대해서는, 동일한 부호를 붙이고 설명은 적절하게 생략한다.
기판(2), 질화물 반도체 발광 소자 구조(10) 및 그 구성 요소인 n형 질화물 반도체층(11), 활성층(12), p형 질화물 반도체층(13), 전체면 전극(14), 커버 전극(15), 보호층(20), n측 전극(21B), p측 전극(22B) 및 제3 금속층(29)은, 제3 실시 형태에서의 질화물 반도체 발광 소자(1B)와 마찬가지이므로 설명은 생략한다.
(금속 범프)
금속 범프(23E) 및 금속 범프(24E)는 각각 제3 금속층(29)을 개재하여 n측 전극(21B) 및 p측 전극(22B) 상에 설치되어 있다. 제3 실시 형태에서의 금속 범프(23B) 및 금속 범프(24B)와 상이한 점은, 금속 범프(23E)의 상면 및 금속 범프(24E)의 상면의 기판(2)의 상면으로부터의 높이가 거의 동일한 점이다.
또한, 제3 금속층(29)을 개재하여 n측 전극(21B) 상에 설치된 금속 범프(23E)는, 도 16에 도시한 제4 실시 형태에서의 금속 범프(23C)와 마찬가지로 상단부의 외측 테두리부가 둥그스름해져 있어, 상면(23Eb)의 면적이 금속 범프(23E)의 중앙부의 기판(2)의 기판면에 평행한 면에 의한 단면의 면적보다도 작게 되어 있다. 즉, 금속 범프(23E)의 상면(23Eb)은 평탄하고, 상단부의 각이 둥그스름해져 있다. 한편, 제3 금속층(29)을 개재하여 p측 전극(22B) 상에 설치된 금속 범프(24E)는, 상단부의 외측 테두리부는 둥그스름해져 있지 않고, 금속 범프(24E)의 상면의 형상은 중앙부의 기판(2)의 기판면에 평행한 면에 의한 단면의 형상과 동일하고, 측면까지 평탄하다.
금속 범프(23E) 및 금속 범프(24E)는, 제3 실시 형태에서의 금속 범프(23B) 및 금속 범프(24B)와 마찬가지로 제3 금속층(29)을 시드 전극으로 하는 전해 도금법에 의해 형성된다. 이러한 금속 범프(23E)의 상면의 외측 테두리부의 둥근 부분은, 제4 실시 형태에서의 금속 범프(23C)에 대하여 설명한 것과 마찬가지로, 이 전해 도금 공정에 있어서 성장 단부인 상단부가 둥그스름해져 형성되는 형상이다. 상면의 외측 테두리부가 둥그스름해져 형성되는 것은 금속 범프(24E)도 마찬가지이지만, 전해 도금 후의 금속 범프(24E)의 상면을 금속 범프(23E)의 상면과 거의 동일한 높이로 조정하는 공정에 있어서, 금속 범프(24E)의 둥그스름해진 상부를 연마 또는 절단하여 제거한다. 이로 인해, 금속 범프(24E)의 상면의 외측 테두리부는 둥그스름하게 되어 있지 않다.
금속 범프(23E) 및 금속 범프(24E)는, 질화물 반도체 발광 소자(1E)의 n측 전극(21B) 및 p측 전극(22B)과 실장 기판의 배선용 전극(도시하지 않음)을 전기적으로 접속하기 위한 전극 접속층이다. 즉, 질화물 반도체 발광 소자(1E)를 실장 기판(도시하지 않음)에 플립 칩 실장할 때에, n측 전극(21B) 및 p측 전극(22B)을 실장 기판 상의 배선용 전극(도시하지 않음)에 대향시켜, 금속 범프(23E) 및 금속 범프(24E)를 배선용 전극에 가압 접촉시켜, n측 전극(21B) 및 p측 전극(22B)과 실장 기판의 배선용 전극(도시하지 않음)을 제3 금속층(29)을 통하여 전기적으로 접속하기 위한 것이다.
또한, 금속 범프(23E)의 상면의 외측 테두리부를 둥그스름해진 형상으로 하거나, 금속 범프(24E)의 상면의 높이를 금속 범프(23E)의 상면의 높이와 거의 동일하게 하는 구성 등에 대한 작용은, 제4 실시 형태에서의 금속 범프(23C) 및 금속 범프(24C)에 대하여 설명한 것과 마찬가지이기 때문에 설명은 생략한다.
또한, 플립 칩 실장에 있어서, 접속 불량이 적은, 즉 신뢰성이 높은 실장을 하기 위하여 금속 범프(23E, 24E)의 막 두께는 10㎛ 이상으로 하는 것이 바람직하다.
[질화물 반도체 발광 소자의 동작]
도 26에 도시한 본 발명의 제6 실시 형태에서의 질화물 반도체 발광 소자(1E)의 동작은, 도 10에 도시한 제3 실시 형태에서의 질화물 반도체 발광 소자(1B)와 마찬가지이기 때문에 설명은 생략한다.
[질화물 반도체 발광 소자의 제조 방법]
본 발명의 제6 실시 형태에서의 질화물 반도체 발광 소자의 제조 방법에 대하여, 도면을 참조하여 설명한다.
도 27에 도시한 바와 같이, 제6 실시 형태에서의 질화물 반도체 발광 소자의 제조 방법은, 질화물 반도체 발광 소자 구조 형성 공정(S80)과, 보호층 형성 공정(S81)과, 제1 레지스트 패턴 형성 공정(S82)과, 보호층 에칭 공정(S83)과, 제1 금속층 형성 공정(S84)과, 제1 레지스트 패턴 제거 공정(S85)과, 제3 금속층 형성 공정(S86)과, 제2 레지스트 패턴 형성 공정(S87)과, 제2 금속층 형성 공정(S88)과, 제2 금속층 높이 조정 공정(S89)과, 제2 레지스트 패턴 제거 공정(S90)과, 제3 금속층 제거 공정(S91)과, 칩 분할 공정(S92)을 포함하여 구성된다.
또한, 도 11에 도시한 제3 실시 형태에서의 제조 방법이란, 제3 실시 형태의 제조 방법에 있어서는 제2 금속층 형성 공정(S38) 후에 제2 레지스트 패턴 제거 공정(S39)을 행하는 것에 대하여, 제6 실시 형태의 제조 방법에 있어서는 제2 금속층 형성 공정(S88)과 제2 레지스트 패턴 제거 공정(S90)의 사이에 제2 금속층 높이 조정 공정(S89)을 행하는 것이 상이하다.
이하, 도 28을 참조(적절하게 도 26 및 도 27 참조)하여, 각 공정에 대하여 상세하게 설명한다.
여기서, 질화물 반도체 발광 소자 구조 형성 공정(S80), 보호층 형성 공정(S81), 제1 레지스트 패턴 형성 공정(S82), 보호층 에칭 공정(S83), 제1 금속층 형성 공정(S84), 제1 레지스트 패턴 제거 공정(S85), 제3 금속층 형성 공정(S86), 제2 레지스트 패턴 형성 공정(S87) 및 제2 금속층 형성 공정(S88)은, 각각 도 11에 도시한 제3 실시 형태에서의 질화물 반도체 발광 소자 구조 형성 공정(S30), 보호층 형성 공정(S31), 제1 레지스트 패턴 형성 공정(S32), 보호층 에칭 공정(S33), 제1 금속층 형성 공정(S34), 제1 레지스트 패턴 제거 공정(S35), 제3 금속층 형성 공정(S36), 제2 레지스트 패턴 형성 공정(S37) 및 제2 금속층 형성 공정(S38)과 마찬가지이므로 설명은 생략한다(각 공정의 모습에 대해서는, 도 12의 (a) 내지 도 12의 (d), 도 13의 (a) 내지 도 13의 (d) 및 도 14의 (a)를 참조).
또한, 제2 금속층 형성 공정(S88)에 있어서, 제2 금속층(26a) 및 제2 금속층(26b)은 전기적으로 도통한 제3 금속층(29)을 시드 전극으로 하는 전해 도금에 의해 거의 동일한 두께로 형성된다(도 14의 (a) 참조). 또한, 제2 금속층(26a, 26b)의 상면의 외측 테두리부는 둥그스름해진 형상으로 형성된다. 또한, 도 14 및 도 28에서는 둥그스름해진 형상의 도시는 생략되어 있다. 또한, 이 형상은 제3 실시 형태에서도 마찬가지이다.
(제2 금속층(금속 범프층) 높이 조정 공정: S89)
제2 금속층 형성 공정(S88)에 이어서, 도 28의 (a)에 도시한 바와 같이 연마 또는 절단 등에 의해 제2 금속층(26b)을 제2 레지스트 패턴(31)과 함께, 제2 레지스트 패턴(31)의 개구부(31a) 내에 형성된 제2 금속층(26a)의 상면의 높이까지 그 상부를 제거한다.
또한, 제6 실시 형태에서의 제2 금속층 높이 조정 공정(S89)은, 제4 실시 형태에서의 제2 금속층 높이 조정 공정(S57, 도 17 참조)과 마찬가지이므로 상세한 설명은 생략한다.
또한, 제4 실시 형태의 제조 방법에 있어서, 제2 금속층 높이 조정 공정의 다른 예(도 20 참조)로서 설명한 방법도 제6 실시 형태에 적용할 수 있다.
또한, 금속 범프(23E)의 상면의 외측 테두리부를 둥그스름해진 형상으로 하거나, 금속 범프(24E)의 상면의 높이를 금속 범프(23E)의 상면의 높이와 거의 동일하게 하는 구성 등에 대한 작용은, 제4 실시 형태에서의 금속 범프(23C) 및 금속 범프(24C)에 대하여 설명한 것과 마찬가지이기 때문에 설명은 생략한다.
(제2 레지스트 패턴 제거 공정: S90)
이어서, 도 28의 (b)에 도시한 바와 같이, 제2 레지스트 패턴(31)을 제거하면, 제2 금속층(26a) 및 제2 금속층(26b)이 각각 금속 범프(23C) 및 금속 범프(24C)로서 나타난다. 또한, 제2 레지스트 패턴(31)의 상부가 제2 금속층 높이 조정 공정(S89)에 있어서 제거되어 있는 것 이외에는, 제3 실시 형태에서의 제2 레지스트 패턴 제거 공정(S39, 도 11 참조)과 마찬가지이다.
(제3 금속층(금속 시드층) 제거 공정: S91)
그리고, 도 28의 (c)에 도시한 바와 같이, 금속 범프(23E) 및 금속 범프(24E)를 마스크로 한 에칭에 의해 불필요한 제3 금속층(29)을 제거하여 질화물 반도체 발광 소자가 형성된다.
(칩 분할 공정: S92)
또한, 기판(도시하지 않음) 상에 매트릭스 형상으로 배열하여 형성된 질화물 반도체 발광 소자를 다이싱 등에 의해 칩으로 분할함으로써, 칩 단위의 질화물 반도체 발광 소자(1E)(도 26 참조)가 완성된다.
이상 설명한 바와 같이, 본 발명의 제6 실시 형태에서의 질화물 반도체 발광 소자의 제조 방법에 따르면, 제3 실시 형태에서의 질화물 반도체 발광 소자의 제조 방법에 있어서, 제2 금속층 높이 조정 공정(S89)을 부가한 것에 의해, 플립 칩 실장의 신뢰성을 향상시킨 질화물 반도체 발광 소자를 제조할 수 있다.
1, 1A, 1B: 질화물 반도체 발광 소자
1C, 1C', 1D, 1E: 질화물 반도체 발광 소자
2: 기판
10: 질화물 반도체 발광 소자 구조
10a: n측 전극 접속면
10b: p측 전극 접속면
11: n형 질화물 반도체층
12: 활성층
13: p형 질화물 반도체층
14: 전체면 전극
15: 커버 전극
20: 보호층
21, 21A, 21B: n측 전극
22, 22A, 22B: p측 전극
23, 23A, 23B, 24, 24A, 24B: 금속 범프
23C, 23D, 23E, 24C, 24D, 24E: 금속 범프
25: 제1 금속층
26a, 26b: 제2 금속층
27: 제1 금속층
28a, 28b, 28c: 제2 금속층
29: 제3 금속층
30: 제1 레지스트 패턴
30a, 30b: 개구부
31: 제2 레지스트 패턴
31a, 31b: 개구부
32: 레지스트 패턴
32a, 32b: 개구부

Claims (13)

  1. 기판 상에 적층된 n형 질화물 반도체층 및 p형 질화물 반도체층과, 상기 기판의 동일한 평면측에 상기 n형 질화물 반도체층에 n측 전극을 접속하는 n측 전극 접속면과, 상기 p형 질화물 반도체층에 p측 전극을 접속하는 p측 전극 접속면을 갖는 질화물 반도체 발광 소자 구조와,
    상기 n측 전극 접속면에 접속된 상기 n측 전극과,
    상기 p측 전극 접속면에 접속된 상기 p측 전극과,
    상기 n측 전극 상 및 상기 p측 전극 상에 형성된 금속 범프를 갖는 플립 칩형의 질화물 반도체 발광 소자의 제조 방법으로서,
    상기 질화물 반도체 발광 소자 구조 상에 절연성의 보호층을 형성하는 보호층 형성 공정과,
    상기 n측 전극 접속면 상 및 상기 p측 전극 접속면 상에 개구부를 갖는 제1 레지스트 패턴을 형성하는 제1 레지스트 패턴 형성 공정과,
    상기 제1 레지스트 패턴을 마스크로 하여 상기 보호층을 에칭하여 상기 n측 전극 접속면 및 상기 p측 전극 접속면을 노출시키는 보호층 에칭 공정과,
    상기 n측 전극 접속면 상, 상기 p측 전극 접속면 상 및 상기 제1 레지스트 패턴 상에 상기 n측 전극 및 상기 p측 전극으로 되는 제1 금속층을 형성하는 제1 금속층 형성 공정과,
    상기 제1 레지스트 패턴의 개구부 상에 개구부를 갖는 제2 레지스트 패턴을 형성하는 제2 레지스트 패턴 형성 공정과,
    상기 제1 금속층을 전해 도금의 전극으로 하여, 전해 도금에 의해 상기 금속 범프로 되는 제2 금속층을 형성하는 제2 금속층 형성 공정과,
    상기 제1 레지스트 패턴 및 상기 제2 레지스트 패턴을 제거하는 레지스트 패턴 제거 공정이 순차적으로 행해지는 것을 특징으로 하는 질화물 반도체 발광 소자의 제조 방법.
  2. 기판 상에 적층된 n형 질화물 반도체층 및 p형 질화물 반도체층과, 상기 기판의 동일한 평면측에 상기 n형 질화물 반도체층에 n측 전극을 접속하는 n측 전극 접속면과, 상기 p형 질화물 반도체층에 p측 전극을 접속하는 p측 전극 접속면을 갖는 질화물 반도체 발광 소자 구조와,
    상기 n측 전극 접속면에 접속된 상기 n측 전극과,
    상기 p측 전극 접속면에 접속된 상기 p측 전극과,
    상기 n측 전극 상 및 상기 p측 전극 상에 형성된 금속 범프를 갖는 플립 칩형의 질화물 반도체 발광 소자의 제조 방법으로서,
    상기 질화물 반도체 발광 소자 구조 상에 절연성의 보호층을 형성하는 보호층 형성 공정과,
    상기 n측 전극 접속면 상 및 상기 p측 전극 접속면 상에 개구부를 갖는 레지스트 패턴을 형성하는 레지스트 패턴 형성 공정과,
    상기 레지스트 패턴을 마스크로 하여 상기 보호층을 에칭하여 상기 n측 전극 접속면 및 상기 p측 전극 접속면을 노출시키는 보호층 에칭 공정과,
    상기 n측 전극 접속면 상, 상기 p측 전극 접속면 상 및 상기 레지스트 패턴 상에 상기 n측 전극 및 상기 p측 전극으로 되는 제1 금속층을 형성하는 제1 금속층 형성 공정과,
    상기 제1 금속층을 전해 도금의 전극으로 하여, 전해 도금에 의해 상기 금속 범프로 되는 제2 금속층을 형성하는 제2 금속층 형성 공정과,
    상기 레지스트 패턴을 제거하는 레지스트 패턴 제거 공정이 순차적으로 행해지는 것을 특징으로 하는 질화물 반도체 발광 소자의 제조 방법.
  3. 기판 상에 적층된 n형 질화물 반도체층 및 p형 질화물 반도체층과, 상기 기판의 동일한 평면측에 상기 n형 질화물 반도체층에 n측 전극을 접속하는 n측 전극 접속면과, 상기 p형 질화물 반도체층에 p측 전극을 접속하는 p측 전극 접속면을 갖는 질화물 반도체 발광 소자 구조와,
    상기 n측 전극 접속면에 접속된 상기 n측 전극과,
    상기 p측 전극 접속면에 접속된 상기 p측 전극과,
    상기 n측 전극 상 및 상기 p측 전극 상에 형성된 금속 범프를 갖는 플립 칩형의 질화물 반도체 발광 소자의 제조 방법으로서,
    상기 질화물 반도체 발광 소자 구조 상에 절연성의 보호층을 형성하는 보호층 형성 공정과,
    상기 n측 전극 접속면 상 및 상기 p측 전극 접속면 상에 개구부를 갖는 제1 레지스트 패턴을 형성하는 제1 레지스트 패턴 형성 공정과,
    상기 제1 레지스트 패턴을 마스크로 하여 상기 보호층을 에칭하여 상기 n측 전극 접속면 및 상기 p측 전극 접속면을 노출시키는 보호층 에칭 공정과,
    상기 제1 레지스트 패턴을 제거하지 않고 상기 n측 전극 접속면 상, 상기 p측 전극 접속면 상 및 상기 제1 레지스트 패턴 상에 상기 n측 전극 및 상기 p측 전극으로 되는 제1 금속층을 형성하는 제1 금속층 형성 공정과,
    상기 제1 레지스트 패턴을 제거하는 제1 레지스트 패턴 제거 공정과,
    상기 제1 금속층 및 상기 보호층 상에 제3 금속층을 형성하는 제3 금속층 형성 공정과,
    상기 제3 금속층이 각각 형성되어 있는, 상기 n측 전극 접속면 상 및 상기 p측 전극 접속면 상에 개구부를 갖는 제2 레지스트 패턴을 형성하는 제2 레지스트 패턴 형성 공정과,
    상기 제3 금속층을 전해 도금의 전극으로 하여, 전해 도금에 의해 상기 금속 범프로 되는 제2 금속층을 형성하는 제2 금속층 형성 공정과,
    상기 제2 레지스트 패턴을 제거하는 제2 레지스트 패턴 제거 공정과,
    상기 제3 금속층을 제거하는 제3 금속층 제거 공정이 순차적으로 행해지는 것을 특징으로 하는 질화물 반도체 발광 소자의 제조 방법.
  4. 기판 상에 적층된 n형 질화물 반도체층 및 p형 질화물 반도체층과, 상기 기판의 동일한 평면측에 상기 n형 질화물 반도체층에 n측 전극을 접속하는 n측 전극 접속면과, 상기 p형 질화물 반도체층에 p측 전극을 접속하는 p측 전극 접속면을 갖는 질화물 반도체 발광 소자 구조와,
    상기 n측 전극 접속면에 접속된 상기 n측 전극과,
    상기 p측 전극 접속면에 접속된 상기 p측 전극과,
    상기 n측 전극 상 및 상기 p측 전극 상에 형성된 금속 범프를 갖는 플립 칩형의 질화물 반도체 발광 소자로서,
    상기 질화물 반도체 발광 소자의 표면을 피복하는 절연성의 보호층을 갖고,
    상기 n측 전극 상의 금속 범프와 상기 p측 전극 상의 금속 범프는 동일한 두께이며, 상기 n측 전극 또는 상기 p측 전극 중 적어도 한쪽의 전극은, 노출 평면에서 보아 각각 상기 n측 전극 상의 상기 금속 범프 및 상기 p측 전극 상의 상기 금속 범프보다도 넓고, 상기 한쪽의 전극의 상면의 일부가 노출되어 있고,
    상기 보호층은, 상기 금속 범프의 표면 및 상기 한쪽의 전극의 상면의 상기 일부를 피복하지 않는 것을 특징으로 하는 질화물 반도체 발광 소자.
  5. 기판 상에 적층된 n형 질화물 반도체층 및 p형 질화물 반도체층과, 상기 기판의 동일한 평면측에 상기 n형 질화물 반도체층에 n측 전극을 접속하는 n측 전극 접속면과, 상기 p형 질화물 반도체층에 p측 전극을 접속하는 p측 전극 접속면을 갖는 질화물 반도체 발광 소자 구조와,
    상기 n측 전극 접속면 상 및 상기 p측 전극 접속면 상에 형성되어, 상기 n측 전극 접속면에 접속된 n측 전극과 상기 p측 전극 접속면에 접속된 p측 전극을 구성하는 제1 금속층과,
    상기 제1 금속층 상에 상기 제1 금속층에 접하여 형성되어, 상기 n측 전극 상 및 상기 p측 전극 상에 금속 범프를 구성하는 제2 금속층과,
    상기 질화물 반도체 발광 소자 구조의 상기 제1 금속층이 형성된 부분을 제외한 상면 및 측면을 덮는 절연성의 보호층을 갖고,
    상기 제2 금속층의 측면의 적어도 일부 혹은 전부가 상기 제1 금속층에 의해 피복되어 있는 것을 특징으로 하는 플립 칩형의 질화물 반도체 발광 소자.
  6. 제5항에 있어서,
    상기 질화물 반도체 발광 소자가 발광하는 파장의 광에 대하여, 상기 제2 금속층의 측면을 피복하는 상기 제1 금속층의 표면의 반사율이 상기 제2 금속층의 측면의 반사율보다도 높은 것을 특징으로 하는 플립 칩형의 질화물 반도체 발광 소자.
  7. 기판 상에 적층된 n형 질화물 반도체층 및 p형 질화물 반도체층과, 상기 기판의 동일한 평면측에 상기 n형 질화물 반도체층에 n측 전극을 접속하는 n측 전극 접속면과, 상기 p형 질화물 반도체층에 p측 전극을 접속하는 p측 전극 접속면을 갖는 질화물 반도체 발광 소자 구조와,
    상기 n측 전극 접속면 상 및 상기 p측 전극 접속면 상에 형성되어, 상기 n측 전극 접속면에 접속된 n측 전극 및 상기 p측 전극 접속면에 접속된 p측 전극을 구성하는 제1 금속층과,
    상기 제1 금속층 상에 상기 제1 금속층에 접하여 형성된 제3 금속층과,
    상기 제3 금속층 상에 상기 제3 금속층에 접하여 형성되어, 금속 범프를 구성하는 제2 금속층을 갖는 것을 특징으로 하는 플립 칩형의 질화물 반도체 발광 소자.
  8. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제2 금속층 형성 공정 후에, 상기 n측 전극 상에 형성된 금속 범프로 되는 상기 제2 금속층의 상면의 상기 기판의 상면으로부터의 높이와, 상기 p측 전극 상에 형성된 금속 범프로 되는 상기 제2 금속층의 상면의 상기 기판의 상면으로부터의 높이를 동일한 높이로 조정하는 제2 금속층 높이 조정 공정이 행해지는 것을 특징으로 하는 질화물 반도체 발광 소자의 제조 방법.
  9. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제2 금속층 형성 공정 후에,
    상기 p측 전극 상에 형성된 금속 범프로 되는 상기 제2 금속층의 상면의 상기 기판의 상면으로부터의 높이를, 상기 제2 금속층 형성 공정에서 형성된 상기 n측 전극 상에 형성된 금속 범프로 되는 상기 제2 금속층의 상면의 상기 기판의 상면으로부터의 높이와 동일한 높이로 조정하는 제2 금속층 높이 조정 공정이 행해지는 것을 특징으로 하는 질화물 반도체 발광 소자의 제조 방법.
  10. 기판 상에 적층된 n형 질화물 반도체층 및 p형 질화물 반도체층과, 상기 기판의 동일한 평면측에 상기 n형 질화물 반도체층에 n측 전극을 접속하는 n측 전극 접속면과, 상기 p형 질화물 반도체층에 p측 전극을 접속하는 p측 전극 접속면을 갖는 질화물 반도체 발광 소자 구조와,
    상기 n측 전극 접속면에 접속된 상기 n측 전극과,
    상기 p측 전극 접속면에 접속된 상기 p측 전극과,
    상기 n측 전극 상 및 상기 p측 전극 상에 형성된 금속 범프를 갖는 플립 칩형의 질화물 반도체 발광 소자로서,
    상기 질화물 반도체 발광 소자의 표면을 피복하는 절연성의 보호층을 갖고,
    상기 n측 전극 상의 금속 범프와 상기 p측 전극 상의 금속 범프는 동일한 두께이며, 상기 n측 전극 또는 상기 p측 전극 중 적어도 한쪽의 전극은, 노출 평면에서 보아 각각 상기 n측 전극 상의 상기 금속 범프 및 상기 p측 전극 상의 상기 금속 범프보다도 넓고, 상기 한쪽의 전극의 상면의 일부가 노출되어 있고,
    상기 보호층은 상기 금속 범프의 표면 및 상기 한쪽의 전극의 상면의 상기 일부를 피복하고 있지 않고,
    상기 n측 전극 상의 금속 범프의 상면의 상기 기판의 상면으로부터의 높이와, 상기 p측 전극 상의 금속 범프의 상면의 상기 기판의 상면으로부터의 높이가 동일한 것을 특징으로 하는 질화물 반도체 발광 소자.
  11. 제5항 내지 제7항 중 어느 한 항에 있어서,
    상기 n측 전극 상의 금속 범프의 상면의 상기 기판의 상면으로부터의 높이와, 상기 p측 전극 상의 금속 범프의 상면의 상기 기판의 상면으로부터의 높이가 동일한 것을 특징으로 하는 플립 칩형의 질화물 반도체 발광 소자.
  12. 제10항에 있어서,
    상기 n측 전극 상의 금속 범프의 상면의 외측 테두리부가 둥그스름해져 있는 것을 특징으로 하는 질화물 반도체 발광 소자.
  13. 제11항에 있어서,
    상기 n측 전극 상의 금속 범프의 상면의 외측 테두리부가 둥그스름해져 있는 것을 특징으로 하는 플립 칩형의 질화물 반도체 발광 소자.
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