KR20140022032A - 발광소자 칩 및 그 제조 방법 - Google Patents

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KR20140022032A
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light emitting
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조명환
이석우
장필국
류이치 토바
요시타카 카도와키
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도와 일렉트로닉스 가부시키가이샤
(주)웨이브스퀘어
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Abstract

안전하게 어셈블리가 되는 발광소자 칩 및 그 제조 방법을 제공한다.
발광소자 칩(10)은 지지부(11) 상에 발광층(12a)을 구비하는 반도체층(12)을 가지고 있다. 지지부(11)는 오목(凹) 형상을 가지고, 이 발광소자 칩(10)의 지지 기판으로 이루어짐과 동시에, 반도체층(12) 상의 한쪽의 전극과 접속된다. 지지부(11)의 외주부(지지부 외주부(11a))는 반도체층(12)을 둘러싸고, 또한 반도체층(12)의 다른 한쪽의 면(12d), n측 전극(15)보다 돌출하고, 보다 높은 위치로 설정된다.

Description

발광소자 칩 및 그 제조 방법{LIGHT-EMITTING ELEMENT CHIP AND METHOD FOR MANUFACTURING SAME}
본 발명은 발광소자 칩 및 그 제조 방법에 관한 것이고, 특히 III족 질화물 반도체를 이용한 발광소자 칩 및 그 제조 방법에 관한 것이다.
발광소자(LED)의 재료가 되는 III족 질화물 반도체는 일반적으로는 타 재료로 이루어지는 기판(성장용 기판) 상에 헤테로 에피택셜 성장하여 얻을 수 있다. 이로 인해, 이러한 재료를 이용한 발광소자 칩의 구조나 제조 방법에는 제한이 가해진다. 이에 대하여, 레이저 리프트 오프나 케미컬 리프트 오프 등의 에피택셜 층의 리프트 오프(박리) 기술의 발전으로, 성장 후에 기판을 제거할 수 있게 되었다. 이것에 의해, III족 질화물 반도체에서도, 발광층을 사이에 두고 상하에 전극을 가지는 종형(縱型) 구조의 발광소자(LED) 칩 제작을 연구하게 되었다.
일반적으로, III족 질화물 반도체 발광소자는 사파이어 기판 등의 성장용 기판 상에 기상 에피택셜 성장하여 제작된다. 이 경우, 기상 에피택셜 성장으로 제작되는 발광 구조부는 얇기 때문에, 성장용 기판을 박리한 상태에서는 발광 구조부를 독립적으로 핸들링하는 것이 곤란하다. 이 때문에, 상기 종형 구조의 발광소자 칩에는 성장용 기판을 대신하는, 이것과 다른 기판 등에 의하여 지지하는 것이 필요하게 된다.
특허문헌 1에는, p형 질화물 반도체층 상에 전해 도금법에 의해 금속판을 형성 후, 성장용 기판인 Si를 용해 제거하는 방법이 개시되어 있다. 이 경우, 이 금속판이 성장용 기판을 대신하여 얇은 반도체층의 지지 기판으로 된다.
일본 특허공개 2004-47704호 공보
종형 구조의 발광소자 칩(LED 칩)은 통상 픽업용 부재(콜릿 등)로 진공 흡착하는 것에 의해서 취급된다. 이로 인해, 서브 마운트나 리드 프레임, TO-18이나 TO-39 등의 LED 칩 탑재용 부재에, 은(銀) 페이스트 등의 도전성 접착재를 이용하여 접합(마운트)된다. 그 후, LED 칩의 하부 전극과 LED 칩 탑재용 부재를 전기적으로 접속한 후, LED 칩의 상부 전극과 LED 칩 탑재용 부재를 Au 와이어 등을 이용하여 전기적 접속(와이어 본딩)한다. 이것에 의해, 실제로 발광소자로서 사용되는 상태가 된다. 이러한 일련의 작업을 어셈블리라고 한다.
대형 LED 칩과 같이, 발광면에서 발광 강도의 균일성이 문제가 되는 경우에는, 전류가 칩 내에서 균일화될 수 있는 구성의 전극이 이용된다. 이러한 구성의 상부 전극으로서는, 본딩 패드와 격자상·환상·방사상 등으로 형성된 보조 전극이 일체화된 것이 이용되는 경우가 많다. 한편, 보조 전극은 LED가 발하는 광에 대해서 투명하지는 않기 때문에, 이 보조 전극이 형성된 부분은 차광 되어 암부(暗部)가 된다. 이 때문에, 보조 전극은 가는 것이 바람직하다. 상기 어셈블리 작업에서는 이러한 가는 보조 전극에 상처나 타흔이 발생하여, 도통(導通) 불량을 발생하는 경우가 있었다.
또, 발광면(최표면의 반도체 표면)에 요철(凹凸)을 형성함으로써 광의 취출 효율을 높일 수 있는 것이 알려져 있다. 이러한 경우에는, 일반적으로는 상부 전극(보조 전극을 포함함)은 평탄한 면 상에 형성되고, 요철 표면 상에만 보호막을 형성해 왔다. 이 경우에도, 상기 어셈블리 작업 중에 요철 표면이나 특히 단부에서는 깨짐이나 크랙이 발생하기 쉬웠다.
발명자는 이러한 요철 표면 상에 형성했을 경우에 특히 유효한 오믹 전극을 제안했다(국제 출원 번호：PCT/JP2010/007611). 이 요철 표면 상의 오믹 전극에서는, 통상의 평탄한 면 상에 형성된 오믹 전극과 비교하여, 특히 이러한 상처나 타흔이 발생하기 쉬웠다.
즉, 어셈블리 시에, 전극 및 광의 취출부를 구비한 발광면이 보호될 수 있는 구조를 가지는 발광소자 칩이 요구되고 있었다.
본 발명의 목적은 상기 과제를 감안하여, 안전하게 어셈블리가 될 수 있는 발광소자 칩 및 그 제조 방법을 제공하는 것에 있다.
본 발명에 따른 발광소자 칩 및 그 제조 방법은 상기 목적을 달성하기 위해 다음과 같이 구성된다.
즉, 발광소자 칩은 발광층을 구비하는 반도체층이 도전성 지지부 상에 형성된 구성을 구비하고, 상기 지지부는 상기 반도체층의 한쪽의 면에 접속된 한쪽의 전극과 접속된 구성을 구비하는 발광소자 칩이며, 상기 반도체층의 다른 한쪽의 면에는 요철이 형성되고, 또한 다른 한쪽의 전극이 상기 다른 한쪽의 면에 형성되고, 상기 지지부는 상기 반도체층의 다른 한쪽의 면의 주위를 둘러싸는 외주부를 구비하고, 해당 외주부는 상기 반도체층의 다른 한쪽의 면, 및 다른 한쪽의 전극보다 상 측으로 돌출되어 있다.
이 지지부의 일부로부터 이루어지는 돌출 부분은 물리적으로 반도체층의 다른 한쪽의 면, 및 다른 한쪽의 전극을 보호할 수 있는 것이다.
돌출하고 있는 외주부의 정부(頂部)는 상기 다른 한쪽의 전극의 표면보다 0.2 ㎛ 이상 높은 위치에 있는 것이 좋고, 게다가 상기 반도체층의 측면은, 테이퍼 가공되고, 상기 지지부의 외주부와 적어도 절연체층을 사이에 두고 인접하는 것이 좋다.
또, 상기 지지부는 건식 또는 습식 성막법에 의해 일체로 형성된 금속 또는 합금인 것이 좋다.
또, 상기 반도체층은 III족 질화물 반도체로 구성되고, 다른 한쪽의 면에 요철을 구성하는 마이크로 표면은｛10-1-1｝면군(面群)으로 이루어지는 반극성면인 것이 좋다.
발광소자 칩의 제조 방법은 발광소자 칩을 1매의 성장 기판을 이용하여 복수 제조하는 발광소자 칩의 제조 방법으로, 리프트 오프층과, 상기 리프트 오프층 상에 발광층을 가지는 반도체층을 성장 기판 상에 순차 형성하는 에피택셜 성장 공정과, 인접하는 발광소자 칩에 대응하는 개소의 사이에서, 반도체층 및 리프트 오프층이 제거되어 성장 기판이 노출된 분리 홈(溝)을 형성하는 분리 홈 형성 공정과, 분리 홈에서, 분리 홈에 면하는 반도체층의 측면을 적어도 둘러싸는 절연체층을 형성하는 절연체층 형성 공정과, 반도체층의 성장 기판과 반대 측 표면인 한쪽의 면에 한쪽의 전극을 형성하는 제1 전극 형성 공정과, 반도체층을 지지하는 지지부를 반도체층의 성장 기판과 반대 측의 면 상 및 분리 홈 중에 형성하는 지지부 형성 공정과, 리프트 오프층을 웨트 처리에 의해서 제거하고, 반도체층과 성장 기판을 분리하는 리프트 오프 공정과, 리프트 오프 공정에 의해서 노출된 반도체층의 다른 한쪽의 면을 에칭함으로써, 해당 다른 한쪽의 면의 주위를 둘러싸는 지지부(분리 홈 중에 형성된 지지부의 외주부)를 해당 다른 한쪽의 면보다 돌출시키는 반도체층 에칭 공정과, 해당 다른 한쪽의 면에 요철을 형성하는 처리를 실시하는 요철 형성 공정과, 해당 다른 한쪽의 면에 다른 한쪽의 전극을 형성하는 제2 전극 형성 공정을 구비한다.
발광소자 칩의 제조 방법은 분리 홈 형성 공정에서, 분리 홈과 접하는 반도체의 측면을 테이퍼 가공하는 것이 바람직하다.
또, 발광소자 칩의 제조 방법은, 요철 형성 공정에서 다른 한쪽의 면을 알칼리 용액을 이용하여 에칭하는 것이 바람직하다.
또한, 지지부 형성 공정에서, 지지부에 관통공(孔)이 존재하도록 지지부를 형성하고, 리프트 오프 공정에서, 관통공을 통해 리프트 오프층을 에칭하는 에칭액을 리프트 오프층으로 공급하는 것이 바람직하다.
본 발명에 의하면, 안전하게 어셈블리가 될 수 있는 발광소자 칩 및 그 제조방법을 제공할 수 있다.
도 1은 본 발명의 본 실시형태에 따른 발광소자 칩의 상면도(a)와 그 A-A 방향의 단면도(b)이다.
도 2는 본 발명의 실시형태에 따른 발광소자 칩의 제조 방법의 공정(공정 1)에서의 단면도(좌), 그 상면도(우)이다.
도 3은 본 발명의 실시형태에 따른 발광소자 칩의 제조 방법의 공정(공정 2)에서의 단면도(좌), 그 상면도(우)이다.
도 4는 본 발명의 실시형태에 따른 발광소자 칩의 제조 방법의 공정(공정 3)에서의 단면도(좌), 그 상면도(우)이다.
도 5는 본 발명의 실시형태에 따른 발광소자 칩의 제조 방법의 공정(공정 3)에서의 단면도(좌), 그 상면도(우)이다.
도 6은 본 발명의 실시예로 이루어지는 발광소자 칩의 외주 부근의 단면을 비스듬하게 본 SEM 사진이다.
도 7은 비교예인 발광소자 칩의 제조 방법의 공정(공정 1)에서의 단면도(좌), 그 상면도(우)이다.
도 8은 비교예인 발광소자 칩의 제조 방법의 공정(공정 2)에서의 단면도(좌), 그 상면도(우)이다.
도 9는 비교예인 발광소자 칩의 단면도이다.
도 10은 실시예와 비교예의 발광소자의 발광 강도의 히스토그램이다.
도 11은 발광 강도와 테이퍼 각 θ의 관계를 측정한 결과이다.
도 12는 실시예와 비교예에서, 형광체층을 형성한 후의 상면 사진이다.
이하에, 본 발명의 적합한 실시형태로 이루어지는 발광소자 칩, 및 그 제조 방법을 도면에 근거해 설명한다. 본 발명에서, 발광소자 칩이란 어셈블리 전 상태의 칩을 의미하고, 어셈블리 후의 발광소자와는 구별하여 표기한다.
도 1은 본 발명의 본 실시형태에 따른 발광소자 칩의 상면도(a)와 단면도(b)이다. 발광소자 칩(10)은 지지부(11) 상에 발광층(12a)을 구비하는 반도체층(12)을 가지고 있다. 지지부(11)는 오목(凹)상을 가지고, 이 발광소자 칩(10)의 지지 기판으로 이루어짐과 동시에, 반도체층(12) 상의 한쪽의 전극과 접속된다. 이 발광소자 칩(10)이 발하는 광은 도 1(b)의 상측으로 발한다.
반도체층(12)의 한쪽의 면(도 1(b)의 하 측의 면)(12b)은 지지부(11)의 저부(11c)에 하지층(13)을 개재시켜 접속되어 있다. 반도체층(12)의 한쪽의 면(12b)은 p형 반도체층(12c)으로 이루어지고, p형 반도체층(12c)과 오믹 접합을 하는 p측 전극(14)이 형성되어 있다. 반도체층(12)의 다른 한쪽의 면(도 1(b)의 상 측의 면)(12d)에는 요철 구조가 형성되고, 부분적으로 n측 전극(15)이 형성되고 있다. 반도체층(12)의 다른 한쪽의 면(12d)은 n형 반도체층(12e)으로 이루어지고, n측 전극(15)은 n형 반도체층(12e)과 오믹 접합을 하는 금속으로부터 형성되고 있다. n측 전극(15)은 도 1(a)에 나타낸 바와 같이, 본딩 와이어가 접속되는 본딩 패드부(15a)와, 전류를 칩 내에 균일하게 급전시키기 위한 보조 전극(15b)을 가지고 있다. 이 발광소자 칩(10)이 상 측으로 발하는 광은 n측 전극(15)에 의해 차단된다. 본딩 패드부(15)는 이 위에서 본딩을 실시할 수 있기 위해서는 최저한의 면적이 필요하지만, 보조 전극(15b)의 폭은 가는 것이 바람직하다. 한편, 이 폭이 가는 경우에는 보조 전극(15b)의 저항값이 증대하기 때문에, 보조 전극(15b)의 폭 및 높이는 배선 저항을 고려한 다음 적당히 결정된다.
또, 보조 전극(15b)과 반도체층(12)을 사이에 두고 상하 대칭이 되는 형태로, 반도체층(12)의 한쪽의 면에는 절연체층(16)이 패터닝 되고 있다. 상기 구조에서는, p측 전극(14)과 n측 전극(15) 사이의 반도체층(12) 내를 도 1(b)의 상하 방향으로 전류가 흐른다. 이 때, 절연체층(16)을 n측 전극(15)과 상하 대칭으로 형성되는 것에 의해서, n측 전극(15) 직하로의 전류의 흐름이 제한되기 때문에, 차광 되는 n측 전극(15) 직하의 반도체층(12)으로부터의 발광이 제한되어 차광 되지 않는 개소의 발광 강도를 그만큼 높일 수 있고, 또한 발광면 내 균일화에도 기여한다.
또, 지지부(11)의 외주부(지지부 외주부(11a))는 반도체층(12)을 둘러싸고, 반도체층(12)의 다른 한쪽의 면(12d), n측 전극(15)보다 돌출되어 있고, 보다 높은 위치로 설정된다(도 1(b)에서 상 측으로 되어 있음). 또한, 절연체층(16)은 반도체층(12)의 주변 단부도 덮여서 형성되어 있어, 이것에 의해 지지부(11)와 n형 반도체층(12e)은 전기적으로 절연된다.
지지부(11)의 지지부 외주부(11a)의 정부(11b)는 n측 전극(15)의 표면보다, 예를 들면 0.2 ㎛ 이상 높은 위치에 있다. 또, 반도체층(12)의 표면의 n측 전극(15) 이외의 개소는 보호막(17)으로 덮여 있다.
반도체층(12)은 n형 GaN계 질화물층(n형 반도체층：n형층)(12e), p형 GaN계 질화물층(p형 반도체층：p형층)(12c)의 사이에 발광층(12a)을 구비하고 있다. 발광층(12a)은, 예를 들면 GaN계 질화물로 이루어지는 다중 양자 우물층(MQW) 등 , 높은 발광 효율을 가지는 층이다. 이 반도체층(12)의 구성은 통상의 LED에 사용되는 것과 같다.
절연체층(16), 보호막(17)은 모두 SiO2 등으로부터 형성된다. 지지부(11)는 접합법이나 습식 성막법(도금 등)으로 형성되는 재료(예를 들면 구리(Cu), 니켈(Ni)) 등으로 구성된다. 하지층(13)은, 예를 들면 도금의 시드층이 되는 니켈(Ni), 금(Au), 백금(Pt), Cu 등 (이상, Cu 도금의 경우), Ni, 팔라듐(Pd), Au, Pt등 (이상, Ni 도금의 경우)으로 구성된다. 다만, 하지층(13)을 적절하게 이러한 재료를 포함한 적층 구조로 할 수도 있다.
p측 전극(14)의 재료로서는, p형층(12c)에 대해서 오믹 접속을 취할 수 있는 재료로서, 예를 들면 Ag, Rh, Ru 등의 순금속, 혹은 이들을 포함하는 합금이나 적층 구조를 이용할 수 있다. 또, Au-Ni 합금이나 Pt, Pd 단체 및 이러한 합금도 이용할 수 있다. 다만, p측 전극(14)은 광의 반사층으로서도 기능하고, 이 관점에서는, 가시광의 반사율이 85% 이상으로 높은 Ag 및 그 합금계, 혹은 자외선 영역에서의 반사율이 높은 Rh, Ru가 용도에 따라 특히 바람직하게 이용된다. 이 경우, 반도체층(12)(p형층(12c))과 접하는 측을 이러한 재료로 구성함으로써, 반사율이나 컨택트 저항을 작게 할 수 있다.
도 1(a)에 나타낸 바와 같이, 반도체층(12)의 평면 형상은 사각형이며, 지지부(11)의 요부(凹部)에 이 반도체층(12)이 감합(嵌合)하여 수용된 형상으로 되어 있다.
반도체층(12)의 다른 한쪽의 면(12d)에는 요철 구조가 형성되어 있다. 다른 한쪽의 면(12d)의 마크로 표면(요철이 평균·평탄화된 경우의 표면)은, 예를 들면(000-1) N 극성면이다. 한편, 요철 표면을 구성하는 마이크로 표면은｛10-1-1｝면군으로 이루어지는 반극성면으로 되어 있다. 즉, 이 요철은 미소 면적을 가진｛10-1-1｝면군으로 이루어지는 반극성면에 의해서 구성되어 있다. 이러한 상세한 내용은 후술하는 제조 방법에서 설명한다.
발광소자 칩(10)은 상기의 구성과 같이, 지지부(11)의 지지부 외주부(11a)가 요철 구조를 한 반도체층(12)의 다른 한쪽의 면(12d) 및 다른 한쪽의 전극(15)의 표면보다 돌출되어 있다. 그것에 의해, 어셈블리 시에 n측 전극(15)(특히 보조 전극(15b))이 직접 콜릿이나 작업대(作業台) 등의 표면에 접촉하는 일이 없기 때문에, 상처, 타흔이 발생하기 어려워져, 통전 불량을 억제할 수 있다. 게다가, 반도체층(12)의 요철 표면(12d)이나 발광부에서의 깨짐이나 크랙을 억제할 수도 있다. 또, 광 취출면이나 발광부의 보호의 관점에서도, 안전하게 어셈블리가 될 수 있다. 여기서, 후술하는 바와 같이, 지지부(11)와 지지부 외주부(11a)는 일체로 형성된다. 반도체층(12)의 다른 한쪽의 면(12d)이나 n측 전극(다른 한쪽의 전극)(15)보다 상 측으로 돌출하는 부재를 이후에 지지부(11)에 접합하여 형성하는 것도 가능하기는 하지만, 제조 공정이 복잡하게 되고, 그 강도에도 문제가 생기기 때문에, 바람직하지 않다. 일체로 지지부(11)와 지지부 외주부(11a)를 형성함으로써, 제조 공정이 단순화되고, 이 기계적 강도를 높일 수 있다.
또, 종래의 평탄한 지지부를 이용했을 경우에는 발광층으로부터 횡방향으로 방출하는 광은 횡방향으로 새어 버려, 광을 충분히 효과적으로 취출할 수 없었다. 이것에 대해, 이 발광소자 칩(10)에서는 발광층(12a)으로부터 측면에 이른 광을, 지지부 외주부(11a)로 반사시키는 것에 의해서 광을 충분히 효과적으로 취출할 수 있다. 그 경우, 반도체층(12)과 절연체층(16)을 개재시켜 접하는 지지부(11)의 요부의 내 측의 테이퍼 각도는 10° 내지 80°의 범위에서 경사하고 있는 것이 바람직하다. 이 각도의 설정 방법에 대해서는 후술한다. 또한, 이 경우의 테이퍼 각도 θ는 도 1(b)에 나타낸 바와 같이 정의된다.
다음으로, 본 발명의 본 실시형태에 따른 발광소자 칩(10)의 제조 방법에 대해 설명한다. 이 발광소자 칩(10)에서 이용되는 반도체층(12)은 성장 기판 상에 에피택셜 성장하는 것에 의해서 얻을 수 있다. 다만, 실제로 제조되는 발광소자 칩(10)에서는 이 성장 기판은 제거되고, 성장 기판이 있던 측과 반대 측에, 성장 기판과는 다른 지지부(11)가 접속된다. 또, 도 1의 구조가 1매의 큰 웨이퍼(성장 기판)를 이용하여 다수 형성되고, 최후에 개개의 발광소자 칩(10)이 분리되어 얻어질 수 있다.
도 2~5는 상기 발광소자 칩(10)을 제조하는 공정에서의 형태의 단면도(좌측), 그 상면도(우측)이다. 여기서, 이 단면도는 도 1(b)에 대응한 개소를 나타내고 있다. 또, 그 상면도는 인접하는 발광소자 칩(10)의 2칩 분을 포함하는 영역에 대해 나타낸다.
우선, 도 2(a)에 나타낸 바와 같이, 성장 기판(20) 상에, 리프트 오프층(21), n형 GaN층(n형 반도체층：n형층)(12e), 발광층(12a), p형 GaN층(p형 반도체층：p형층)(12c)를 순차 성막한다(에피택셜 성장 공정). 성장 기판(20)으로서는 사파이어 기판이나 AlN 템플레이트 기판(사파이어의 표면에 AlN층을 가지는 기판)이 특히 바람직하게 이용된다. n형층(12e), 발광층(12a), p형층(12c)의 성막은, 예를 들면 유기금속기상성장법(MOCVD법)으로 행해져 n형층(12e)에는 도너가 되는 불순물이, p형층(12c)에는 억셉터가 되는 불순물이 각각 도핑된다. 이러한 층은 GaN에 한정하지 않고, III족인 알루미늄(Al)이나 인듐(In)이나 붕소(B) 등을 포함한 조성의 것이어도 좋다.
또, 리프트 오프층(21)으로서는, 예를 들면 크롬(Cr)을 이용할 수 있다. 리프트 오프층(21)의 성막은 스퍼터링법, 진공증착법 등에 의해 실시할 수 있다. 또한, 리프트 오프층(21)의 형성 후 n형층(12e)의 성장 전에, 질화 처리, 예를 들면 암모니아 분위기에서 가열함으로써, 리프트 오프층(21)을 질화시켜, 예를 들면 질화크롬층(금속 질화물층：CrN층)으로 할 수 있다. 이 경우, 보다 양호한 특성의 반도체층(12)을 얻을 수 있음과 동시에, 후술하는 리프트 오프 공정도 용이해진다.
다음으로, 도 2(b)에 나타낸 바와 같이, 성장 기판(20) 상에서, 개개의 발광소자 칩(10)에 대응하는 반도체층(12)을 분리하는 분리 홈을 형성한다(분리 홈 형성 공정). 이 공정은 반도체층(12)(p형층(12c)) 상에 마스크를 형성한 후에 드라이 에칭을 실시해, 마스크로 덮인 영역(소자 영역) 이외의 반도체층(12), 리프트 오프층(21)을 제거함으로써 행해진다. 즉, 이 드라이 에칭에 의해서 형성된 분리 홈에 의해, 도 2(b) 우측에서는, 평면시의 사각형 형상의 영역이 복수 형성된다.
이 때, 드라이 에칭의 조건, 예를 들면 가스종이나 압력, 에칭 속도 등을 조정함으로써, 드라이 에칭의 이방성을 조정할 수 있다. 이것에 의해서, 반도체층(12) 단부의 테이퍼 각 θ를 조정할 수 있다. 이 때, 이 테이퍼 각 θ는 10°~80° 사이로 하는 것이 바람직하다. 또한, 이러한 테이퍼 각의 조정은 웨트 에칭에서는 곤란하고, 또한 웨트 에칭에서는 경사의 방향이 도 2(b)와는 반대의 역테이퍼되기 쉽기 때문에, 이 공정에서는 드라이 에칭을 이용하는 것이 특히 바람직하다.
다음으로, 도 2(c)에 나타낸 바와 같이, 분리 홈에서 노출된 리프트 오프층(21)의 측면을 메울 수 있도록, 충전제(23)를 분리 홈에 충전한다(분리 홈 충전 공정). 충전제(23)는 후술하는 리프트 오프 공정에 의해서 에칭할 수 있는 재료로 구성되고, 예를 들면 리프트 오프층(21)과 같이 Cr으로 할 수 있다. 혹은, 유기 용제 등을 이용해 후에 용이하게 제거할 수 있는 재료를 이용할 수 있다. 충전제(23)는 분리 홈에서 노출된 리프트 오프층(21)이 적어도 부분적으로 가리도록 형성된다.
다음으로, 도 2(d)에 나타낸 바와 같이, 절연체층(16)을 형성한다(절연체층 형성 공정). 절연체층(16)은 상술한 바와 같이, p형층(12c) 상에서는, n측 전극(15)과 대향하는 위치에 형성된다. 또, 반도체층(12)의 주위도 가리도록 형성된다. 다만, 분리 홈 중(반도체층(12)의 사이)에서, 부분적으로 절연체층 개구(16a)가 형성된다. 절연체층 개구(16a) 중에서는, 상기 충전제(23)가 노출된다. 절연체층(16)의 성막은, 예를 들면 CVD법 등에 의해서 실시할 수 있고, 그 후에 마스크를 형성, 드라이 에칭하는 것에 의해서 도 2(d)의 형태로 패터닝 할 수 있다. 또한, 절연체층(16)은 반도체층(12)과 비교해서 충분히 얇다. 또, p형층(12c) 상에서의 패턴은 후술하는 n측 전극(15)(본딩 패드부(15a) 및 보조 전극(15b))의 패턴과 대응한다.
다음으로, 도 2(e)에 나타낸 바와 같이, 노출된 p형층(12c)의 표면을 가리도록, p측 전극(한쪽의 전극)(14)을 형성한다(제1 전극 형성 공정). p측 전극(14)의 재료로서는, p형층(12c)에 대해서 오믹 접속을 취할 수 있는 재료로서 예를 들면 Ag, Rh, Ru 등의 순금속, 혹은 이들을 포함하는 합금이나 적층 구조를 이용할 수 있다. 또, Au-Ni 합금이나 Pt, Pd 단체 및 이러한 합금도 이용할 수 있다. 다만, p측 전극(14)은 광의 반사층으로도 기능하고, 이 관점에서는 가시광선의 반사율이 85% 이상으로 높은 Ag 및 그 합금계, 혹은 자외선 영역에서의 반사율이 높은 Rh, Ru가 용도에 따라 특히 바람직하게 이용된다. 이러한 재료를 스퍼터링 등에 의해서 형성한 후에, 리소그래피(마스크 형성), 에칭을 실시하는 것에 의해서, 도 2(e)에 나타나는 패터닝을 실시할 수 있다. 혹은, 마스크 형성을 실시한 후에 이러한 재료를 성막하고, 다음으로 마스크를 제거하는 것에 의해서도 동일한 패터닝을 실시하는 것이 가능하다.
다음으로, 도 3(f)에 나타낸 바와 같이, 절연체층 개구(16a) 중에, 두꺼운 포토레지스트로 이루어지는 레지스트층(마스크)(100)을 형성한다(개구부 보호 공정). 이 레지스트층(100)의 두께는, 후에 형성되는 지지부(11)보다 두껍게 한다. 이 공정은 리소그래피에 의해 실시할 수 있다. 또한, 레지스트층(100) 대신에, 후술하는 지지부 형성 공정 시에 마스크로서 기능하고, 또한 리프트 오프 공정 전에 용이하게 제거할 수 있는 재료를 이용할 수도 있다.
다음으로, 도 3(g)에 나타낸 바와 같이, 지지부(11)를 도금에 의해서 형성한다(지지부 형성 공정). 이 때에는, 우선, 레지스트층(100)이 형성된 이외의 개소에 얇은 하지층(13)을 증착 등에 의해서 형성한 후에, 이것을 시드층으로 하여 도금 등에 의해서 지지부(11)를 두껍게 형성한다. 지지부(11)는 도전성 재료를 레지스트층(100) 이외의 영역, 특히 반도체층(12)의 성장 기판(20)과 반대 측의 상부나 분리 홈을 모두 충전하도록 형성된다.
하지층(13)은 반도체층(12), p측 전극(14)과의 사이의 높은 접착성을 갖고, 또한 도금의 시드층이 될 수 있는 재료로 구성된다. 또, 하지층(13)은 적층 구조를 구비하고 있어도 좋지만, 적어도 그 반도체층(12) 측은 후술하는 리프트 오프 공정이나 보호막 형성 공정에서의 에칭에 견딜 만한 재료인 것이 바람직하다. 또, p측 전극(14)과 같이, 하지층(13)에 높은 반사율을 갖게 하는 경우에는, 시드층이 되는 층과 높은 반사율을 가지는 반사층과의 적층 구조로 할 수도 있다. 이 경우, 반도체층(12) 측이 되는 반사층으로서는, 예를 들면 Rh, Ru 등의 백금족을 이용할 수 있고, 이 위에 시드층을 형성할 수 있다. 시드층으로서는, 지지부(11)의 재료로서 Ni을 이용하는 경우(Ni 도금)는 Pd를 이용하고, Cu를 이용하는 경우(Cu 도금)는 Pt/Cu를 이용하는 것이 바람직하다. 또, Ni 도금 시에는, 그 밖에도 Ni, Au, Pt 등이 이용되고, Cu 도금 시에는 Ni, Au, Pt, Cu) 등이 이용된다. 혹은, 이러한 금속의 조합의 합금이나 적층 구조이어도 좋다.
또, 도금에 의해 형성되는 지지부(11)의 재료로서는, 적어도 리프트 오프층(21), 충전제(23)와는 다른 재료이며, 리프트 오프 공정에 의해서 에칭되지 않는 재료로서 Ni, Cu, Au 등을 이용할 수 있다. 이 도금으로서는, 도시되는 바와 같은 충분한 두께를 가진 지지부(11)를 형성할 수 있는 방법이면, 건식 도금, 습식 도금 모두 이용할 수 있다. 또, 습식 도금이면, 전해 도금, 무전해 도금 모두 이용할 수 있다.
다음으로, 도 3(h)에 나타낸 바와 같이, 레지스트층(100)을 제거한 후에, 화학적 처리에 의해서 리프트 오프층(21) 및 충전제(23)를 제거한다(리프트 오프 공정). 선택 웨트 에칭 처리에 의해서, n형 GaN층(12e), p형층(12c), 지지부(11) 등에 악영향을 주지 않고, 이 공정을 실시할 수 있다. 이 공정은 일본 특허공개 2009-54888호 공보 등에 기재된 케미컬 리프트 오프로서 알려진 공정과 같다. 충전제(23)가 리프트 오프층(21)과 같은 재질로 구성되는 경우에는, 충전제(23)와 리프트 오프층(21)의 제거를 동시에 실시할 수 있다. 충전제(23)가 리프트 오프층(21)의 에칭액으로 에칭되지 않는 경우에는, 처음에 충전제(23)를 에칭한 후에 리프트 오프층(21)의 에칭을 실시하면 좋다. 레지스트층(100)이 존재한 개소에는 하지층(13), 지지부(11)가 형성되어 있지 않기 때문에, 지지부(11)에는 이 개소에 대응한 관통공이 형성되어 있다. 리프트 오프 공정에서는, 이 관통공으로부터 에칭액이 공급됨으로써 충전제(23), 리프트 오프층(21)이 제거된다. 또한, 도시된 예에서는, 절연체층 개구(16a)는 상면도에서 종횡에 인접하는 발광소자 칩의 사이에 형성했지만, 리프트 오프 공정이 행해지는 한, 절연체층 개구(16a)의 위치, 형상은 임의이다. 예를 들면, 분리 홈의 교차점에서, 십자 형상의 절연체층 개구(16a)를 형성하고, 이 안에 레지스트층(100)을 형성해도 좋다. 또, 절연체층 개구(16a)는 리프트 오프 공정을 실시할 수 있는 한, 모든 발광소자 칩 사이의 간극에 형성될 필요는 없다.
이 공정에 의해, 성장 기판(20)과 반도체층(12)이 분리되어 반도체층(12)의 n형층(12e)으로 구성된 하면(下面)(다른 한쪽의 면)이 노출된다. 이 면은 n형층(12e)의 상면 측과는 반대의 (000-1) N 극성면이 된다. 이후는 성장 기판(20)은 제거되기 때문에, 지지부(11)가 반도체층(12) 등의 지지 기판이 된다. 이하에서는, 편의상, 도 4(i)에 나타낸 바와 같이, 상하 관계를 반전시켜 도 1과 동일한 방향으로서 설명한다. 또, 이후에서는 분리된 성장 기판(20)은 불필요하다.
이 상태에서, 도 4(j)에 나타낸 바와 같이, 노출된 n형층(12e)을 소정의 깊이만큼 동일하게 에칭한다(반도체층 에칭 공정). 이것에 의해, n형층(12e)의 표면을 그 주위에 있는 절연체층(16)이나 지지부(11)보다 낮게 한다. 이 에칭은, 예를 들면 염소(Cl2) 가스와 삼염화물 붕소(BCl3) 가스를 이용한 드라이 에칭으로 실시할 수 있다. 이 에칭은 후술하는 이방성 에칭과는 달리, 등방성 에칭으로 하는 것이 바람직하다. 이 경우, 에칭 후의 n형층(12e)의 표면은 리프트 오프 공정 직후와 변함없이 평탄하고, (000-1) N 극성면인 점에서 다르지 않다.
다음으로, 도 4(k)에 나타낸 바와 같이, n형층(12e) 표면에 대해서 이방성 에칭을 실시함으로써, 이 표면에 요철을 형성한다(요철 형성 공정). 여기서, 이방성 웨트 에칭이란, 특정 면방위에 대해서 선택적으로 에칭이 진행하는 웨트 에칭이다. 이 때문에, 이방성 에칭되기 전의 매크로 표면이 이 특정 면방위와 다른 경우에는, 반도체층 에칭 공정 후와 같이 에칭 후의 표면은 평탄해지지 않고, 이 특정 면으로 구성된 마이크로 표면을 가진 요철이 에칭 후에 다수 형성된다. 이 특정 면을, 예를 들면, 반극성의｛10-1-1｝면군으로 할 수 있다.
이 이방성 웨트 에칭에는, 알칼리성의 에칭액, 예를 들면 수산화칼륨(KOH) 용액이나, 수산화나트륨(NaOH) 용액, 혹은 양자의 혼합 알칼리 용액을 이용할 수 있다. 용매로서는 물(H2O)이나 글리콜을 이용할 수 있다. 이 때, OH-이온이 GaN나 AlGaN의 III족 원자(Ga, Al)를 산화함으로써 에칭이 일어난다. 특히 GaN의 경우, Ga 극성면 측에서는 Ga 원자 하에 3개의 질소원자가 존재하기 때문에, OH-이온은 Ga을 산화할 수 없다. 한편, 질소 극성면 측에서는 Ga 원자 하에는 1개의 질소원자 밖에 존재하지 않기 때문에, OH-는 Ga 원자를 산화할 수 있다. 이러한, 알칼리성 에칭액을 이용하여 가온 등 적절한 조건 하에서 실시하는 이방성 웨트 에칭 처리에 의해, 선택적으로 (000-1) N 극성면이 에칭된다. 에칭 후의 표면에는 육방정을 반영한 육각형의 저면을 가지는 육각추상의 요부가 많이 형성된다. 또한, 상기 이유로부터, 이러한 이방성 에칭은 같은 (000-1) 면에서도, 질소 극성면에 일어나고, Ga 극성면은 거의 에칭 되지 않는다. 이 에칭에서는 Ga 극성면에서는, 전위가 존재하는 경우에 육각추상의 피트로서 관찰된다. 이상의 관점에 대해서는, 예를 들면 국제 출원 번호 PCT/JP2010/007611의 명세서에 기재되어 있다.
또한, 이 요철이 형성되기 위해, n형층(12e)이 노출된 표면적은 평탄한 질소 극성면(이방성 에칭 전)에 비해, 요철의 크기를 불문하고 약 2배가 된다. 이로 인해, 평면 방향의 전극 치수가 같아도, n형 전극(15)과의 실효 접촉 면적이 증가하므로, 접촉 저항값도 저감된다. 요철의 크기는 에칭액의 농도나 온도, 시간의 조건에 의해서 제어할 수 있기 때문에, 상기 접촉 저항값의 저감 뿐만 아니라, 스넬의 법칙을 이용한 광 취출 효율의 향상에 적절한 크기로 하는 것이 바람직하다. 예를 들면, 육각추로 구성되는 요부의 높이를 0.3~4.5 ㎛의 정도로 하는 것이 바람직하다.
다음으로, 도 4(I)에 나타낸 바와 같이, 요철이 형성된 상태의 n형층(12e)의 표면에, n측 전극(15)을 형성한다(제2 전극 형성 공정). n측 전극(15)의 재료로서는, 예를 들면 Ti/Ni/Au(Ti, Ni, Au의 순으로 적층한 구조)를 이용할 수 있다. 혹은, 이 반극성면에 대해서 유효하다고 본 발명자 등이 PCT 출원(국제 출원 번호：PCT/JP2010/007611)에서 보고된 구성을 이용할 수 있다. 또, 상기와 같이, n측 전극(15)은 본딩 패드부(15a)와, 격자 상태에 패터닝된 보조 전극(15b)을 구비한다. n측 전극(15)의 성막 방법, 패터닝 방법은 p측 전극(14)과 같다. n형층(12e)의 표면은 상기와 같이 반극성면으로 구성되고, n측 전극(15)과 n형층(12e) 사이의 오믹성은 양호하기 때문에, 컨택트 저항을 작게 할 수 있다. 또, 상기와 같이, 보조 전극(15b)에 의해서 발광 면내 균일성을 높일 수 있다.
그 후, 도 5(m)에 나타낸 바와 같이, 보호막(17)을 n측 전극(15)이 있는 개소 이외의 상면 전면에 형성한다(보호막 형성 공정). 보호막(17)으로서는, 절연체층(16)과 같이 SiO2를 이용할 수 있다. 그 성막 방법도 마찬가지이다. 그 패터닝 에서는, 도 5(m)의 상면 전면에 보호막(17)을 성막한 후에, n측 전극(15)이 있는 개소만을 에칭하면 좋다. 혹은, 제2 전극 형성 공정 전에 보호막 형성 공정을 실시해, n측 전극(15)이 형성되어야 할 영역의 보호막(17)을 미리 제거하고 나서 n측 전극(15)을 형성해도 좋다. 그 때, 도 5(m)의 단면도(좌)의 n측 전극(15)의 최대 높이는 그 주위의 지지부(11) 등의 최대 높이보다 0.2 ㎛ 이상, 바람직하게는 0.5 ㎛ 이상, 더욱 바람직하게는 1.0 ㎛ 이상 낮게 하는 것이 바람직하다. 이것에 의해, 어셈블리시에 발광면(n측 전극(15)이나, 보호막(17)으로 덮인 n형층(12e) 표면)에 콜릿이나 지그 등이 접촉하는 것을 억제할 수 있다. 이 표면 높이는 반도체층 에칭 공정과 요철 형성 공정의 에칭 시간의 조정에 의해서 적당히 설정할 수 있다.
마지막으로, 도 5(n)에 나타낸 바와 같이, 분리 홈 중에서의 지지부(11) 등을 절단하고, 개개의 발광소자 칩(10)을 분단한다(칩 분리 공정). 이것에 의해, 한 매의 웨이퍼로부터 다수의 발광소자 칩(10)을 얻을 수 있다.
상기의 제조 방법에 의해서, 도 1의 구성의 발광소자 칩(10)을 복수 제조할 수 있다.
여기서, 특히 GaN 등에 있어서는, 두꺼운 p형층(12c)을 얻는 것은 일반적으로는 곤란하고, 또한 정공의 이동도는 전자의 이동도보다 낮기 때문에, 일반적으로 p형층(12c)의 저항율은 n형층(12e)의 저항율보다 높다. 이 때문에, 발광소자 칩의 순방향 저항을 감소시키기 위해서는, p측 전극(14)의 면적을 크게 하는 것이 바람직하다. 한편, n측 전극(15)에 의해서 광은 차단하기 위해, 발광이 취출되는 면 측에 설치된 전극의 면적은 작게하는 것이 바람직하다. 이 때문에, 도 1의 구성과 같이, 발광을 취출하는 면 측에 소면적의 n측 전극(15)을 형성하는 것이, 순방향 저항을 작게, 또한 발광 효율을 높게 하기 위해서는 바람직하다.
또, 상기의 제조 방법에 의하면, 지지부 외주부(11a)는 발광면(n측 전극(15)이나 보호막(17)으로 덮인 n형층(12e) 표면)보다 높아지기 때문에, 발광면이 보호되는 것은 상기와 같다. 또, 상기와 같이, 상기 요철이나 전극의 구성에 의해서, 전극 저항을 저감시키고, 광 취출 효율을 높게할 수 있다. 이 보호의 효과는 이러한 요철 표면 상에 전극이 형성된 구성의 경우에 특히 현저하다.
또한, 돌출된 지지부 외주부(11a)는 측방으로 발하는 광을 상방으로 반사시키는 반사경으로서의 기능도 가진다. 이 때문에, 이 발광소자 칩의 발광 효율을 특히 높일 수 있다. 이 때, 지지부 외주부(11a)의 테이퍼 각도는 반도체층(12)의 측벽의 테이퍼 각도와 동일하다. 이 테이퍼 각도 θ는 분리 홈 형성 공정의 반도체층(12)의 드라이 에칭 조건에 의해서 적당히 설정하는 것이 가능하다.
또한, 상기 제조 방법에서는 레지스트층(100)을 이용해 지지부(11)에 관통공이 형성되는 구성으로 하고, 리프트 오프 공정에서 이 관통공을 이용해 리프트 오프층(21) 등의 제거를 실시할 수 있는 형태로 했다. 이 관통공은 리프트 오프층(21)에 대해서 수직인 방향으로 형성되고, 이것에 의해서 에칭액이 효율적으로 리프트 오프층(21)까지 공급되어 고효율로 리프트 오프층(21)의 에칭을 실시할 수 있다. 이 때문에, 이러한 형태의 관통공을 리프트 오프 공정 전에 지지부(11)에 형성하는 것이 특히 바람직하다. 또, 이 관통공의 형성에 의해 지지부(11)와 반도체층(12) 사이의 응력을 완화해 반도체층(12)에 크랙 등이 발생하는 것도 억제할 수 있다. 상기 예에서는, 관통공의 위치는 절연체층 개구(16a)와 레지스트층(100)의 위치로 결정되지만, 관통공을 통해 리프트 오프층(21) 등의 제거가 이루어지는 한, 그 형성 방법이나 위치는 임의이다.
또한, 도 2~도 5에 나타내는 제조 방법에서는 n형층과 p형층으로 이루어지는 반도체층을 성장용 기판 상에 순차 성장하고 나서, 이 성장용 기판을 제거했다. 이러한 공정을 실시하는 이유는 p형층과 n형층의 적층 구조가 형성된 후에, p측 전극과 n측 전극을 각각 이 반도체층의 다른 면측으로부터 취출되기 때문이다. 이 반도체 장치가 이 pn접합을 이용한 발광다이오드 혹은 레이저 다이오드인 경우에는, 이러한 구성에 의해 전극 저항이 낮아져, 순방향 저항이 낮고 높은 발광 효율을 얻을 수 있다. 이러한 구성은 발광다이오드나 레이저 다이오드로 한정되지 않고, 이 반도체층의 주면과 수직인 방향으로 전류가 흘러가 동작하는 반도체 장치 전반에서 유효하다. 또, n형층과 p형층의 사이에 다른 층이 형성되고 있는 경우에서도 마찬가지이다.
또, 상기 리프트 오프 공정에서는, 성장 기판(20)을 제거하기 위해서 케미컬 리프트 오프를 이용해 왔다. 주지의 경우와 같이, 성장 기판(20)을 제거하기 위해서는, 그 밖에도, 레이저 광을 리프트 오프층(21)에 흡수시키는 것에 의해서 리프트 오프층(21)을 제거하는 레이저 리프트 오프라고 하는 방법도 이용할 수 있다. 그러나, 레이저 리프트 오프를 이용하는 경우에는, 반도체층(12) 주위의 반사층이 되는 층(하지층(13), 지지부 외주부(11a))에서, 이 레이저 광도 반사되기 때문에, 웨이퍼에서의 모든 개소의 리프트 오프층을 동일하게 제거하는 것은 곤란하다. 이 때문에, 이러한 반사층이 미리 형성된 상태에서는, 상기 케미컬 리프트 오프를 이용하는 것이 보다 바람직하다. 특히, 반도체층(12) 단부에 테이퍼 각를 가지는 경우에는, 레이저 리프트 오프를 이용한 동일한 리프트 오프는 더욱 곤란하다.
또, 상기 예에서는, III족 질화물 반도체로서 GaN을 이용했을 경우에 대해 기재했지만, 극성에 관련되는 결정 구조, 특히 (000-1) N면의 구성과 반극성면의 형성에 대해서는, 다른 III 질화물 반도체, 예를 들면 AlGaN, AlInGaN 등에 대해서도 마찬가지이다. 따라서, 상기 구조나 제조 방법은 이들에 대해서도 동일하게 유효하다 것은 분명하다.
또한, 상기 실시형태에 있어서는, 성장 기판(20)으로서 사파이어 기판이나 AlN 템플레이트 기판을 이용해 설명했지만, 성장 기판(20)으로서는, 그러한 기판 이외에도, 리프트 오프층(21) 등을 개재시켜 양질의 GaN이나 AlN, AlGaN, BAlInGaN 등의 III족 질화물 반도체(n형층(11a), 발광층(11b), p형층(11c))를 성장시킬 수 있는 것이면, 다른 재료, 예를 들면 SiC나 Si 기판 등을 이용하는 것도 가능하다.
또한, 상기 예에서는, 반도체층(12)을 모두 GaN계 재료로 이루어지는 n형층(12e), 발광층(12a), p형층(12c)로 구성되는 것으로서 설명했다. 그렇지만, 이 외의 경우이어도, 동일한 효과를 나타내는 것은 분명하다. 예를 들면, 단순 pn 접합을 이용한 다이오드나, 각종 반도체 디바이스도 동일하게 제조할 수 있는 것도 분명하다. 이 때, 상기 예에서는 성장 기판 상에 n형층, p형층을 순차 형성했지만, n형층, p형층의 순서가 역전되어 있어도 마찬가지이다. 또, n형층이나 p형층은 GaN가 아니고, 다른 III족 질화물 반도체, 예를 들면 AlaInbGa1-a-bN(0≤a≤1, 0≤b≤1, a＋b≤1)라고 해도 좋다.
(실시예)
이하에, 실제로 상기의 구성을 구비하는 발광소자 칩을 제조한 결과에 대해 설명한다. 우선, 사파이어 기판(성장 기판(20)) 상에, 리프트 오프층(21)(Cr 및 이것이 질화된 CrN, 두께 18 nm)을 형성 후, n형층(12e)(n형 GaN, 두께 7 ㎛), InGaN의 MQW 발광층(12a)(두께 0.1 ㎛), p형층(12c)(p형 GaN, 두께 0.2 ㎛)로 이루어지는 반도체층(12)를 형성했다(에피택셜 성장 공정). 그리고, 드라이 에칭법에 의해 반도체층(12)의 일부를 제거해, p형층(12c)의 상면이 1변 1000 ㎛의 사각형으로 이루어지는 개개의 소자 영역을 분리하는 분리 홈을 형성했다(분리 홈 형성 공정). 여기서, 반도체층(12) 단부의 테이퍼 각도 θ는 약 40°였다. 소자간의 피치는 1250 ㎛로 했다. 분리 홈의 형성은 사파이어 기판을 0.2 ㎛ 에칭할 때까지 실시해, 사파이어 기판이 노출된 것을 확인했다. 노출된 사파이어 기판 표면에 노출된 리프트 오프층(21) 및 n형층(12e)의 일부의 측면을 가릴 수 있는 두께의 Cr층(두께 400 nm)을, 레지스트 패턴을 이용한 리프트 오프에 의해 형성했다(분리 홈 충전 공정).
이 구성의 표면 전면에 절연체층(16)(SiO2, 두께 350 nm)을 형성해, Cr층 상의 일부(절연체층 개구(16a)) 및 소자 영역의 p형층(12c) 상의 일부를 버퍼드 불산(BHF)에 의해 제거했다(절연체층 형성 공정). 절연체층 개구(16a)는 소자 영역의 사방에 위치하는 분리 홈의 중앙부의 폭 70 ㎛, 길이 900 ㎛의 부분으로 했다. p형층(12c) 상의 절연체층(16)은 n측 전극(15)의 보조 전극(15b)의 위치에 대향하는 위치를 남기고, p형층(12c)의 면적 80%를 노출시켰다. 그 후, 노출된 p형층(12c) 상에 p측 전극(14)(Ag, 두께 0.2 ㎛)을 형성했다(제1 전극 형성 공정). 이 때, p측 전극(14)과 p형층(12c)의 외주에 위치하는 보호층(17)의 사이에는 10 ㎛의 간극을 형성했다.
또한, 절연체층 개구(16a) 중에서 노출된 충전제(23)(Cr층)를 포토레지스트를 이용해 커버하고, p측 전극(14)과 절연체층(16) 상, 및 이러한 간극의 p형층(12c) 상에, 하지층(13)(Ni(100 nm)/Au(100 nm)/Cu(0.2 ㎛))을 형성했다. 그 후, 포토레지스트를 제거함으로써, 도 3(g)의 하지층(13)을 얻었다. 상기 간극에 있는 하지층(13)은 Ag로 이루어지는 p측 전극(14)의 확산을 막는 역할도 가지고 있다. Ag 이외의 확산 하기 어려운 금속을 사용하는 경우는 이 간극이 반드시 필요한 것은 아니다.
그 후, 노출한 Cr층 상의 일부에 폭 70 ㎛, 길이 900 ㎛, 두께 100 ㎛의 후막(厚膜) 레지스트(레지스트층(100))를 형성했다(개구부 보호 공정).
그 후, 황산구리계 전해액을 이용하여 하지층(13)을 시드로서 반도체층 표면의 접속층 표면으로부터의 두께 150 ㎛의 Cu로 이루어지는 지지부(11)를 전기 도금에 의해 형성했다(지지부 형성 공정). 또한, 지지부(11)는 사파이어 기판의 전역에 걸쳐 일체로 형성되어 있다.
그 후, 아세톤을 이용하여 후막 레지스트를 용해했다. 이것에 의해, 지지부(11) 표면으로부터 사파이어 기판 상의 충전제(23)(Cr층)까지 관통하는 구멍(穴) 또는 홈이 형성되었다. 그 후, Cr 및 CrN이 선택적으로 에칭되는 Cr 에칭액에 침지해, 이 관통 구멍 및 틈을 경유하여 에칭액을 Cr층 및 리프트 오프층인 CrN층(21)에 공급해 리프트 오프층(21)을 용해함으로써, 사파이어 기판(20)을 박리했다(리프트 오프 공정).
그 후, 리프트 오프된 면의 n형층(12e)을 동일하게 드라이 에칭 했다(반도체층 에칭 공정). 이 에칭에 의해, n형층(12e)은 두께 7 ㎛에서 두께 5 ㎛까지 에칭되었다. 게다가 KOH 수용액(6 mol/L)에 60℃에서 30분 침지함으로써, 요철의 바닥과 정점 사이의 높이가 0.4~1.5 ㎛의 여러가지 사이즈의 육각추 형상을 가지는 요철을 표면에 형성했다(요철 형성 공정). 이 때, n형층(12e)의 최정점으로부터의 두께는 3.5 ㎛로 되었다. 그 후, 보호막(17)(SiO2)을 0.2 ㎛ 성막하고(보호막 형성 공정), n측 전극(15)이 형성되어야 할 개소의 보호막(17)을 BHF로 에칭해 제거해, n형층(12e)의 표면을 노출시켰다. 육각추 형상의 표면을 가지는 이 n형층(12e)의 표면에, 상기 절연체층(16)의 패턴에 대응한 보조 전극(15b)과 본딩 패드부(15a)를 가진 n측 전극(15)(Ti/Ni/Au, 두께 1.5 ㎛)을 형성했다(제2 전극 형성 공정). 완성 후의 발광소자 칩의 외주부 부근의 단면을 비스듬하게 본 SEM 사진을 도 6에 나타낸다.
최종적으로, n형층(12e)의 표면(육각추의 정점)과 오목(凹) 형상이 된 Cu제 지지부(11)(정확하게는 보호막 표면)의 정부(11b) 표면과의 높이 차이는 약 2 ㎛(1.8 ㎛ 이상)되었다.
평(平) 콜릿를 이용하여 본 실시예의 발광소자 칩(10)을 1만개 이용하여 어셈블리 시험을 실시했다. 콜릿과 발광소자 칩(10)의 접촉면은 지지부 외주부(11a)이며, 콜릿이 n측 전극(15) 및 n형층(12e)의 표면에 접촉하는 일이 없기 때문에, 상부 전극(15) 및 n형층(12e)의 표면에 대한 상처나 타흔이 발생할 일은 없었다.
(비교예)
여기에서는, 비교예로서 실시예와 같은 지지부 외주부(11a)를 갖지 않는 구조의 발광소자 칩을 제조했다. 이 제조는 개구부 보호 공정에서의 반도체층 간의 분리 홈을 모두 포토레지스트로 묻고, 다른 공정은 동일하게 실시하여 제조되었다. 도 7은, 이 제조 방법에서의 개구부 보호 공정(a), 지지부 형성 공정(b), 리프트 오프 공정(c)에서의 형태를 실시예와 같이 나타내는 도이다. 또, 도 8에는, 그 요철 형성 공정(d), 보호막 형성 공정(e)에서의 형태를 동일하게 나타낸다. 개구부 보호 공정보다 전 공정에 대해서는, 실시예와 같고, 리프트 오프 공정보다 후 공정에서 도 8에 나타내지 않은 공정에서의 형상은 도 7(d)(e)에 나타난 형상에 따른 형상으로 되어 있다.
즉, 비교예에서는, 반도체층(12)의 주위에 지지부(11)(지지부 외주부(11a))가 형성되지 않는 도 9에 나타난 단면 구조의 발광소자 칩을 얻을 수 있다. 이 구조의 발광소자 칩에서는, 외주부에서 상측으로 돌출된 지지부(11)(지지부 외주부(11a))가 형성되지 않는 점 이외의 점에 대해서는, 그 구조(반도체층(12) 등)는 실시예와 같고, 각 제조 공정의 조건(예를 들면 분리 홈 형성 공정에서의 반도체층(12)의 드라이 에칭 조건 등)도 마찬가지이다. 또한, 도 9에 있어서는, 절연체층(16) 및 보호막(17)이 반도체층(12)보다 상 측으로 돌출하고 있도록 편의상 기재하고 있지만, 실제로는 이 돌출된 부분은 박막 상태이며, 이것을 기계적으로 지지하는 구조도 존재하지 않는다. 이 때문에, 도 9에 나타낸 발광면 주변의 절연체층(16) 및 보호막(17) 상태가 제조 공정시 혹은 어셈블리시에 유지되는 것은 실제로는 있을 수 없다. 즉, 이 돌출된 절연체층(16) 및 보호막(17)은 상기 지지부 외주부(11a)와 같은 발광면의 보호 기능을 갖는 것은 아니다.
평 콜릿을 이용해 이 비교예의 발광소자 칩을 1만개 이용하여 어셈블리 시험을 실시했다. 그 결과, 1만개 중 151개에 n측 전극의 상처 또는 깨짐이 관찰되었다. 또, 1만 개중 58개에서, 반도체층에의 크랙이 관찰되었다. 이상의 결과로부터, 본 발명에 의하면, 어셈블리시에 n측 전극(15)(특히 보조 전극(15b))에서의 상처, 타흔이 발생하지 않고, 반도체층에 충격도 가하지 않고, 안전하게 어셈블리가 되는 것을 알 수 있었다.
(출력 특성예)
실시예에 따른 발광소자 칩을 어셈블리한 1000개의 발광소자를 정전류 전원을 이용하여, 350 mA의 전류를 흘려 발광시켰다. 또한, 발광소자 칩의 주위에는 반사컵·수지 렌즈 등, 발광소자 칩 자신 이외에 발광 효율에 영향을 주는 구조는 형성하고 있지 않다. 실시예와 비교예의 소자의 실온에서의 축상 발광 출력의 발광 강도의 히스토그램의 실측 결과를 도 10에 나타낸다. 실시예의 발광소자에서는 80% 이상의 발광소자가 380 mW~410 mW의 발광 출력을 나타내고 있다. 이에 비해, 비교예의 발광소자에서는 70%의 발광소자가 350 mW~380 mW의 발광 출력을 나타내고 있었다. 이 결과, 종래의 평탄한 지지부가 이용된 비교예의 발광소자 칩에서는, 도 9에 나타낸 바와 같이, 발광층에서부터 횡방향으로 방출되는 광이 그대로 횡방향으로 새어 광이 충분히 효과적으로 상 측으로 취출될 수 없었던 것을 나타내고 있다. 한편, 실시예의 발광소자 칩에서는, 발광층(12a)으로부터 측면에 이른 광이, 지지부 외주부(11a)로 반사되는 것에 의해서 광을 상 측으로 효과적으로 취출할 수 있다. 즉, 실시예의 발광소자 칩은 발광소자 칩 자신이 축상 발광 출력을 향상시키는 것을 알 수 있었다.
(테이퍼 각의 효과)
상기와 같이, 반도체층 혹은 지지부 외주부의 테이퍼 각 θ는 분리 홈 형성 공정의 드라이 에칭 조건에 의해서 제어할 수 있다. 또, 이 테이퍼 각 θ는 광 취출 효율에 영향을 준다. 도 11은 도 1(b)의 연직 방향에서의 발광 출력(축상 출력 향상 비율：θ=0°의 경우를 1.0으로 하고 있음)과 θ의 관계를 실측한 결과이다. 이 결과로부터, θ>0으로 하는 것에 의해서 발광 출력이 증대하고, θ=55° 정도에서 최대치를 갖는다. 또한, θ가 90°에 가까워졌을 경우에는, 발광면적이 동등한 경우에는 발광 칩 전체의 면적이 커지기 때문에 바람직하지 않다.
(형광체량의 저감)
상기 구성의 발광소자 칩 혹은 발광소자는 반도체층(12)의 재료 구성으로 정해지는 단색의 광을 발한다. 이것에 대해서, 이 발광소자 칩의 발광면 상에 형광체층을 형성함으로써, 이 형광체가 발하는 광과 반도체층이 발하는 광이 혼합된 광을 얻을 수 있다. 유사 백색을 얻기 위해서, 청색을 발하는 발광소자에, 이 형광체로서 황색을 발하는 YAG를 사용했을 경우에 대해 이하에 설명한다.
이 형광체층은 도포 후 소성에 의해서 발광면 상에 형성되지만, 반도체층의 발광이 취출되는 개소의 전부를 이 형광체층으로 가리는 것이 필요하다. 도 12는 실시예의 발광소자 칩(a)과 비교예의 발광소자 칩(b)에서, 이 형광체층(200)을 형성한 후의 상면 사진이다. 실시예(a)에서는, 상면에서의 형광체층(200)의 두께는 70 ㎛ 정도이다. 또, 측면으로부터 광이 발해지는 것은 없기 때문에, 측면 측에 형광체층(200)을 형성할 필요는 없다. 또, 도 1로부터 분명한 것처럼, 실시예에서는 발광면의 외주부가 높아져 있기 때문에, 액상의 형광체 재료를 도포할 때에, 외측으로 형광체 재료가 흘러나오는 것이 표면장력에 의해서 억제되었다.
한편, 비교예에서는, 예를 들면 일본 특허공개 2008-135539호 공보에 기재된 바와 같이, 측면에도 형광체층(200)을 형성하는 것이 필요하다. 그 때문에, 사용하는 형광체 재료의 양이 실시예와 비교해 많아져, 사용량은 실시예의 약 3배가 되었다. 또한, 균일한 발광을 얻기 위해서는, 형광체층(200)의 두께는 모든 개소에서 균일하게 하는 것이 필요하다. 이와 같이 상면과 측면에 형광체층을 형성하는 경우에는, 모든 개소의 두께를 균일하게 하는 것은 곤란하다. 한편, 실시예에서는 발광면 주위가 제방과 같이 높아진 구조이며, 이 내부에만 형광체층(200)을 형성하면 좋기 때문에, 이 내부에서 형광체층(200)의 두께를 균일하게 하는 것은 용이하다. 따라서, 실시예의 발광소자 칩은 고가의 형광체의 사용량을 억제하고, 발광색의 조정을 용이하게 할 수 있다.
이상의 실시형태로 설명된 구성, 형상, 크기 및 배치 관계에 대해서는 본 발명이 이해·실시할 수 있는 정도로 개략적으로 나타낸 것에 불과하고, 또 수치 및 각 구성의 조성 등에 대해서는 예시에 지나지 않는다. 따라서 본 발명은 설명된 실시형태로 한정되는 것이 아니고, 특허 청구의 범위에 나타내는 기술적 사상의 범위를 일탈하지 않는 한 여러가지 형태로 변경할 수 있다.
산업상의 이용 가능성
본 발명에 따른 발광소자 칩 및 그 제조 방법은 LED 광학계 소자와 LED 광학계 소자를 제조하는 방법으로 이용된다.
10 발광소자 칩
11 지지부
11a 지지부 외주부
11b 정부
12 반도체층
12a 발광층
12b 한쪽의 면
12c p형 GaN층(p형 반도체층：p형층)
12d 다른 한쪽의 면
12e n형 GaN층(n형 반도체층：n형층)
13 하지층
14 p측 전극(한쪽의 전극)
15 n측 전극(다른 한쪽의 전극)
15a 본딩 패드부(n측 전극)
15b 보조 전극(n측 전극)
16 절연체층
16a 절연체층 개구
17 보호막
20 성장 기판
21 리프트 오프층
23 충전제
100 레지스트층(마스크)
200 형광체층

Claims (9)

  1. 발광층을 구비하는 반도체층이 도전성 지지부 상에 형성된 구성을 구비하고, 상기 지지부는 상기 반도체층의 한쪽의 면에 접속된 한쪽의 전극과 접속된 구성을 구비하는 발광소자 칩으로서:
    상기 반도체층의 다른 한쪽의 면에는 요철(凹凸)이 형성되고, 또한 다른 한쪽의 전극이 상기 다른 한쪽의 면에 형성되고,
    상기 지지부는 상기 반도체층의 다른 한쪽의 면의 주위를 둘러싸는 외주부를 구비하고, 해당 외주부는 상기 반도체층의 다른 한쪽의 면, 및 상기 다른 한쪽의 전극보다 상 측으로 돌출되어 있는 것을 특징으로 하는 발광소자 칩.
  2. 제1항에 있어서,
    상기 외주부의 정부(頂部)는 상기 다른 한쪽의 전극의 표면보다 0.2 ㎛ 이상 높은 위치에 있는 것을 특징으로 하는 발광소자 칩.
  3. 제1항 또는 제2항에 있어서,
    상기 반도체층의 측면은, 테이퍼 가공되고, 상기 지지부의 외주부와 적어도 절연체층을 사이에 두고 인접하는 것을 특징으로 하는 발광소자 칩.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 지지부는 건식 또는 습식 성막법에 의해 일체로 형성된 금속 또는 합금인 것을 특징으로 하는 발광소자 칩.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 반도체층은 III족 질화물 반도체로 구성되고, 상기 다른 한쪽의 면에 요철을 구성하는 마이크로 표면은｛10-1-1｝면군(面群)으로 이루어지는 반극성면인 것을 특징으로 하는 발광소자 칩.
  6. 발광소자 칩을 1매의 성장 기판을 이용하여 복수 제조하는, 발광소자 칩의 제조 방법으로서:
    리프트 오프층과, 상기 리프트 오프층 상에 발광층을 가지는 반도체층을 상기 성장 기판 상에 순차 형성하는 에피택셜 성장 공정과,
    인접하는 발광소자 칩에 대응하는 개소의 사이에서, 상기 반도체층 및 상기 리프트 오프층이 제거되어 상기 성장 기판이 노출된 분리 홈(溝)을 형성하는 분리 홈 형성 공정과,
    상기 분리 홈에 면하는 상기 반도체층의 측면을 적어도 둘러싸는 절연체층을 형성하는 절연체층 형성 공정과,
    상기 반도체층의 상기 성장 기판과 반대 측 표면인 한쪽의 면에 한쪽의 전극을 형성하는 제1 전극 형성 공정과,
    상기 반도체층을 지지하는 지지부를 상기 반도체층의 상기 성장 기판과 반대측의 면 상, 및 상기 분리 홈 중에 형성하는 지지부 형성 공정과,
    상기 리프트 오프층을 웨트 처리에 의해서 제거하고, 상기 반도체층과 상기 성장 기판을 분리하는 리프트 오프 공정과,
    상기 반도체층의 상기 리프트 오프 공정에 의해서 노출된 다른 한쪽의 면을 에칭함으로써, 해당 다른 한쪽의 면의 주위를 둘러싸는 상기 지지부를 상기 다른 한쪽의 면보다 돌출시키는 반도체층 에칭 공정과,
    상기 다른 한쪽의 면에 요철을 형성하는 처리를 실시하는 요철 형성 공정과,
    상기 다른 한쪽의 면에 다른 한쪽의 전극을 형성하는 제2 전극 형성 공정
    을 구비하는 것을 특징으로 하는 발광소자 칩의 제조 방법.
  7. 제6항에 있어서,
    상기 분리 홈 형성 공정에서, 상기 분리 홈과 접하는 상기 반도체의 측면을 테이퍼 가공하는 것을 특징으로 하는 발광소자 칩의 제조 방법.
  8. 제6항 또는 제7항에 있어서,
    상기 요철 형성 공정에서, 상기 다른 한쪽의 면을 알칼리 용액을 이용하여 에칭하는 것을 특징으로 하는 발광소자 칩의 제조 방법.
  9. 제6항 내지 제8항 중 어느 한 항에 있어서,
    상기 지지부 형성 공정에서, 상기 지지부에 관통공(孔)이 존재하도록 상기 지지부를 형성하고,
    상기 리프트 오프 공정에서, 상기 관통공을 통해 상기 리프트 오프층을 에칭 하는 에칭액을 상기 리프트 오프층으로 공급하는 것을 특징으로 하는 발광소자 칩의 제조 방법.
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