KR20120081951A - 반도체 장치의 제조 방법 - Google Patents

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마끼오 오까다
히데또시 구라야
도시오 다나베
요시노리 후지사끼
고따로 아리따
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르네사스 일렉트로닉스 가부시키가이샤
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Abstract

반도체 장치의 수율의 향상을 도모한다. 상부 금형(14)과 하부 금형(15)으로 한 쌍을 이루는 수지 성형 금형(13)의 상부 금형(14)에서, 캐비티(14a)의 주입 게이트(14d)에 대향하는 제2 코너부(14f)의 내주면(14b)의 단면의 반경을, 다른 코너부의 내주면(14b)의 단면의 반경보다 크게 함으로써, 수지 주입시에 수지 중에 포함되는 보이드(12)를 캐비티(14a)의 제2 코너부(14f)에 체류시키지 않고 에어 벤트(14h)로 압출할 수 있고, 이에 의해, 캐비티 내에서의 보이드(12)의 발생을 억제하여 반도체 장치의 외관 불량의 발생을 억제할 수 있다.

Description

반도체 장치의 제조 방법{MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE}
본 발명은, 반도체 장치의 제조 기술에 관한 것이며, 특히, 수지 몰딩에 적용하기 유효한 기술에 관한 것이다.
회로 기판 상에 실장된 전자 부품을 열가소성 수지로 이루어지는 밀봉층에 의해 덮은 구조와, 상기 열가소성 수지에 의한 상기 밀봉층의 형성 방법이, 예를 들면, 특허 문헌 1에 개시되어 있다.
[특허 문헌 1] 일본 특개평 10-270602호 공보
최근에는, 반도체 장치에서 원가 저감을 위해서 금선(도전성 와이어)의 세선화가 도모되고 있다. 수지 밀봉형의 반도체 장치의 조립의 몰드(수지 밀봉) 공정에서는, 금선의 세선화에 수반하여, 수지 밀봉시에 와이어 변위(displacement)가 발생하기 쉽다.
이 와이어 변위를 억제하기 위해서, 수지 밀봉에 사용하는 몰드 레진(밀봉용 수지)에는, 용융시의 점도가 낮은 고유동 타입이 채용되고 있다. 그런데, 고유동 타입의 몰드 레진은, 점도가 낮기(부드럽기) 때문에, 수지 성형 금형의 에어 벤트에서의 레진 버어(레진 분출)가 크게 형성되기 쉽다. 레진 버어가 크게 형성된 경우, 반도체 장치의 외관 불량에 이르거나, 실장 기판에 반도체 장치를 실장할 때, 레진 버어가 실장 기판의 기판 랜드(풋 패턴) 상에 낙하하여, 반도체 장치와 실장 기판과의 도통 불량(실장 불량)을 초래하거나 하는 경우가 있다.
따라서 레진 버어의 크기를 극력 작게 억제하기 위해서, 에어 벤트의 개구의 크기를 작게 하고 있다.
그러나, 에어 벤트의 개구의 크기를 작게 하면, 레진 버어의 발생은 억제할 수 있지만, 그 반면, 에어가 빠져나가기 어려워진다.
그 결과, 캐비티의 에어 벤트 근방의 코너부에 보이드가 발생하기 쉬워짐과 함께, 금형 내에 보이드가 잔류하면, 밀봉체의 표면에 보이드가 형성되어 반도체 장치의 외관 불량에 이른다. 이에 의해, 반도체 장치의 수율이 저하된다고 하는 과제가 발생한다.
특히 이 보이드의 잔류는, 몰드 레진의 주입 게이트로부터 가장 떨어진 위치의 에어 벤트 부근에서 발생하기 쉽다.
도 29 및 도 30은, 본 발명자가 비교 검토를 행한 반도체 장치의 수지 몰딩용의 비교예의 수지 성형 금형의 구조를 도시하는 것이다. 또한, 도 31?도 34는 본 발명자가 비교 검토를 행한 반도체 장치의 수지 밀봉시의 비교예의 레진 흐름의 상태를 도시하는 것이다.
도 29 및 도 30에 도시한 바와 같이 상기 수지 성형 금형은, 한 쌍의 상부 금형(30)과 하부 금형(31)을 갖고 있고, 상부 금형(30)에는, 수지 유로로 되는 러너(37)와, 러너(37)와 주입 게이트(32)를 통하여 연통하는 캐비티(33)와, 캐비티(33)에 연통하는 복수의 에어 벤트(35)가 형성되어 있다. 또한, 에어 벤트(35)의 개구는, 도 29의 부분 확대 단면도에 나타내는 바와 같이, 레진 버어의 발생을 최소한으로 억제하기 위해서, 예를 들면, 높이 H=30㎛ 정도로 형성되어 있다.
상기 수지 성형 금형을 이용하여 수지 밀봉을 행한 경우, 도 31 및 도 32에 도시한 바와 같이, 주입 게이트(32)를 통하여 사출압 P에 의해 캐비티(33) 내에 주입된 몰드 레진(34)은, 주입 게이트(32)와 대향하고, 또한 주입 게이트(32)로부터 가장 떨어진 위치의 에어 벤트(35)를 향하여 보이드(36)를 포함하면서 진행한다.
그 후, 도 33 및 도 34에 도시한 바와 같이, 레진 흐름 Q를 따라서 대부분의 보이드(36)는 에어 벤트(35)로 빠져나가지만, 에어 벤트(35)의 개구가 작은 경우(에어 벤트 높이가 30㎛ 정도의 경우), 일부의 보이드(36)가 빠져나가지 않고, 도 31의 캐비티(33)의 코너부(33a)에 잔류하게 된다.
그 결과, 수지 밀봉을 완료한 반도체 장치의 밀봉체의 각부(角部)에 보이드가 형성되어 외관 불량으로 되어, 반도체 장치의 수율의 저하를 야기하게 된다.
또한, 상기 특허 문헌 1(일본 특개평 10-270602호 공보)에서는, 금형 내에 보이드가 체류하는 과제에 대해서는 언급하고 있지 않다. 또한, 금형의 캐비티의 각부의 내주면의 단면의 크기(반경 등)에 대해서도 개시되어 있지 않다. 또한, 상기 특허 문헌 1에는, 금형의 캐비티의 각부는 모두 곡면으로 가공되어 있는 것이 기재되어 있고, 각부에서 곡면의 단면의 반경을 크게 하면, 에어 벤트를 형성하는 면의 면적이 작아지게 되어, 에어 벤트의 개구도 필연적으로 작아지게 된다. 또한, 반도체 장치가 소형화되어 가면, 에어 벤트를 형성하는 것 자체가 곤란해지게 된다.
본 발명은, 상기 과제를 감안하여 이루어진 것이며, 그 목적은, 금형 내에서의 보이드의 발생을 억제하여 반도체 장치의 수율을 향상시킬 수 있는 기술을 제공하는 것에 있다.
또한, 본 발명의 다른 목적은, 반도체 장치의 품질의 향상을 도모할 수 있는 기술을 제공하는 것에 있다.
본 발명의 상기 및 그 밖의 목적과 신규의 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명백하게 될 것이다.
본원에서 개시되는 발명 중, 대표적인 것의 개요를 간단히 설명하면, 이하와 같다.
대표적인 실시 형태에 따른 반도체 장치의 제조 방법은, 상면과, 에어 벤트 레진이 형성되며, 상기 상면과 연속해 있는 제1 측면을 구비한 밀봉체를 갖는 반도체 장치의 제조 방법으로서, (a) 한 쌍을 이루는 제1 금형과 제2 금형 중 적어도 어느 한쪽에 상기 밀봉체의 형태에 대응한 캐비티가 형성되고, 또한 상기 캐비티에 연통하는 주입 게이트 및 에어 벤트를 구비한 수지 성형 금형을 준비하는 공정과, (b) 반도체 칩이 탑재된 판 형상 부재를 상기 제1 금형과 상기 제2 금형 사이에 배치하고, 상기 반도체 칩을 상기 캐비티로 덮은 상태에서 상기 제1 금형과 상기 제2 금형을 클램프하는 공정과, (c) 상기 주입 게이트로부터 상기 캐비티 내에 밀봉용 수지를 주입하여 상기 판 형상 부재 상에 상기 밀봉체를 형성하는 공정을 갖고, 상기 수지 성형 금형의 상기 캐비티는, 상기 주입 게이트로부터 가장 떨어진 위치의 상기 에어 벤트에 대응한 상기 제1 측면과 상기 상면으로 이루어지는 상기 밀봉체의 엣지부를 형성하는 코너부를 구비하고, 상기 캐비티의 상기 코너부의 내주면의 단면의 반경은, 상기 밀봉체의 다른 엣지부를 형성하는 상기 캐비티의 다른 코너부의 내주면의 단면의 반경보다 크다.
또한, 대표적인 다른 실시 형태에 따른 반도체 장치의 제조 방법은, 상면과, 에어 벤트 레진이 형성되며, 상기 상면과 연속해 있는 제1 측면과, 상기 상면과 상기 제1 측면에 연속해 있는 제2 측면을 구비한 밀봉체를 갖는 반도체 장치의 제조 방법으로서, (a) 한 쌍을 이루는 제1 금형과 제2 금형 중 적어도 어느 한쪽에 상기 밀봉체의 형태에 대응한 캐비티가 형성되고, 또한 상기 캐비티에 연통하는 주입 게이트 및 에어 벤트를 구비한 수지 성형 금형을 준비하는 공정과, (b) 반도체 칩이 탑재된 판 형상 부재를 상기 제1 금형과 상기 제2 금형 사이에 배치하고, 상기 반도체 칩을 상기 캐비티로 덮은 상태에서 상기 제1 금형과 상기 제2 금형을 클램프하는 공정과, (c) 상기 주입 게이트로부터 상기 캐비티 내에 밀봉용 수지를 주입하여 상기 판 형상 부재 상에 상기 밀봉체를 형성하는 공정을 갖고, 상기 수지 성형 금형의 상기 캐비티는, 상기 주입 게이트로부터 가장 떨어진 위치의 상기 에어 벤트에 대응한 상기 제1 측면과 상기 제2 측면으로 이루어지는 상기 밀봉체의 제1 엣지부를 형성하는 제1 코너부와, 상기 제1 측면과 상기 상면으로 이루어지는 상기 밀봉체의 제2 엣지부를 형성하는 제2 코너부를 구비하고, 상기 제2 코너부의 내주면의 단면의 반경은, 상기 제1 코너부의 내주면의 단면의 반경보다 크다.
본원에서 개시되는 발명 중, 대표적인 것에 의해 얻어지는 효과를 간단히 설명하면, 이하와 같다.
반도체 장치의 외관 불량의 발생을 억제하여 반도체 장치의 수율의 향상을 도모할 수 있다.
또한, 반도체 장치의 품질의 향상을 도모할 수 있다.
도 1은 본 발명의 실시 형태 1의 반도체 장치의 구조의 일례를 도시하는 평면도.
도 2는 도 1에 도시하는 반도체 장치의 구조의 일례를 도시하는 이면도.
도 3은 도 1의 A-A선을 따라서 절단한 구조의 일례를 도시하는 단면도.
도 4는 도 1의 RB부의 구조의 일례를 확대하여 도시하는 부분 확대 단면도.
도 5는 도 1의 RA부의 구조의 일례를 확대하여 도시하는 부분 확대 단면도.
도 6은 도 1의 RC부의 구조의 일례를 확대하여 도시하는 부분 확대 단면도.
도 7은 도 1의 반도체 장치의 조립 수순의 일례를 도시하는 프로세스 플로우도.
도 8은 도 7의 조립 수순에서의 다이 본드까지를 도시하는 평면도.
도 9는 도 7의 조립 수순에서의 와이어 본드?몰드까지를 도시하는 평면도.
도 10은 도 7의 조립 수순에서의 마크?개편 컷트까지를 도시하는 평면도.
도 11은 도 7의 조립 수순의 몰드 공정에서 이용되는 수지 성형 금형의 구조의 일례를 도시하는 부분 단면도 및 부분 확대 단면도.
도 12는 도 11의 수지 성형 금형의 상부 금형에서의 러너 및 캐비티의 구조의 일례를 투과하여 도시하는 평면도.
도 13은 도 11의 수지 성형 금형의 하부 금형의 구조의 일례를 도시하는 평면도.
도 14는 도 12의 rB부의 구조의 일례를 확대하여 도시하는 부분 확대 단면도.
도 15는 도 12의 rA부의 구조의 일례를 확대하여 도시하는 부분 확대 단면도.
도 16은 도 12의 rC부의 구조의 일례를 확대하여 도시하는 부분 확대 단면도.
도 17은 도 7의 조립 수순의 몰드 공정에서의 레진 흐름 상태의 일례를 도시하는 부분 단면도.
도 18은 도 17의 레진 흐름 상태를 도시하는 부분 평면도.
도 19는 도 7의 조립 수순의 몰드 공정에서의 레진 충전 완료 상태의 일례를 도시하는 부분 단면도.
도 20은 도 19의 레진 충전 완료 상태를 도시하는 부분 평면도.
도 21은 본 발명의 실시 형태 1의 변형예의 반도체 장치의 구조를 도시하는 단면도.
도 22는 본 발명의 실시 형태 2의 반도체 장치의 구조의 일례를 도시하는 평면도.
도 23은 도 22에 도시하는 반도체 장치의 구조의 일례를 도시하는 이면도.
도 24는 도 22의 A-A선을 따라서 절단한 구조의 일례를 도시하는 단면도.
도 25는 도 22의 반도체 장치의 조립 수순의 일례를 도시하는 프로세스 플로우도.
도 26은 본 발명의 실시 형태 2의 변형예의 반도체 장치의 구조를 도시하는 평면도.
도 27은 도 26에 도시하는 반도체 장치의 구조의 일례를 도시하는 이면도.
도 28은 도 26의 A-A선을 따라서 절단한 구조의 일례를 도시하는 단면도.
도 29는 비교예의 수지 성형 금형의 구조를 도시하는 단면도 및 부분 확대 단면도.
도 30은 도 29의 수지 성형 금형의 상부 금형에서의 러너 및 캐비티의 구조를 투과하여 도시하는 평면도.
도 31은 비교예의 몰드에서의 레진 흐름 상태를 도시하는 부분 단면도.
도 32는 도 31의 레진 흐름 상태를 도시하는 부분 평면도.
도 33은 도 31의 몰드에서의 레진 충전 완료 상태를 도시하는 부분 단면도.
도 34는 도 33의 레진 충전 완료 상태를 도시하는 부분 평면도.
이하의 실시 형태에서는 특별히 필요한 때 이외는 동일 또는 마찬가지의 부분의 설명을 원칙적으로 반복하지 않는다.
또한, 이하의 실시 형태에서는 편의상 그 필요가 있을 때는, 복수의 섹션 또는 실시 형태로 분할하여 설명하지만, 특별히 명시한 경우를 제외하고, 그들은 서로 무관계한 것이 아니라, 한쪽은 다른 쪽의 일부 또는 전부의 변형예, 상세, 보충 설명 등의 관계에 있다.
또한, 이하의 실시 형태에서, 요소의 수 등(개수, 수치, 양, 범위 등을 포함함)에 언급하는 경우, 특별히 명시한 경우 및 원리적으로 명백하게 특정한 수에 한정되는 경우 등을 제외하고, 그 특정한 수에 한정되는 것이 아니라, 특정한 수 이상이어도 이하이어도 되는 것으로 한다.
또한, 이하의 실시 형태에서, 그 구성 요소(요소 스텝 등도 포함함)는, 특별히 명시한 경우 및 원리적으로 명백하게 필수이다라고 생각되는 경우 등을 제외하고, 반드시 필수의 것이 아닌 것은 물론이다.
또한, 이하의 실시 형태에서, 구성 요소 등에 대하여, 「A로 이루어진다(consisting of A)」, 「A로 이루어진다(constituted of A)」, 「A를 갖는다」, 「A를 포함한다」라고 할 때는, 특별히 그 요소만이라는 취지를 명시한 경우 등을 제외하고, 그 이외의 요소를 배제하는 것이 아닌 것은 물론이다. 마찬가지로, 이하의 실시 형태에서, 구성 요소 등의 형상, 위치 관계 등에 언급할 때는, 특별히 명시한 경우 및 원리적으로 명백하게 그렇지 않다고 생각되는 경우 등을 제외하고, 실질적으로 그 형상 등에 근사 또는 유사한 것 등을 포함하는 것으로 한다. 이것은, 상기 수치 및 범위에 대해서도 마찬가지이다.
이하, 본 발명의 실시 형태를 도면에 기초하여 상세하게 설명한다. 또한, 실시 형태를 설명하기 위한 전체 도면에서, 동일한 기능을 갖는 부재에는 동일한 부호를 부여하고, 그 반복 설명은 생략한다.
(실시 형태 1)
도 1은 본 발명의 실시 형태 1의 반도체 장치의 구조의 일례를 도시하는 평면도, 도 2는 도 1에 도시하는 반도체 장치의 구조의 일례를 도시하는 이면도, 도 3은 도 1의 A-A선을 따라서 절단한 구조의 일례를 도시하는 단면도, 도 4는 도 1의 RB부의 구조의 일례를 확대하여 도시하는 부분 확대 단면도, 도 5는 도 1의 RA부의 구조의 일례를 확대하여 도시하는 부분 확대 단면도, 도 6은 도 1의 RC부의 구조의 일례를 확대하여 도시하는 부분 확대 단면도이다.
도 1?도 3에 도시하는 본 실시 형태 1의 반도체 장치는, 배선 기판(2)의 상면(2a) 상에 탑재된 반도체 칩(1)이 밀봉체(4)에 의해 수지 밀봉되고, 또한 반도체 칩(1)이 배선 기판(2)과 와이어(도전성 와이어)(7)를 통하여 전기적으로 접속되어 이루어지는 기판 타입의 반도체 패키지이다. 또한, 다른 표현을 하면, 상기 반도체 장치는, 반도체 칩(1)이 배선 기판(2) 상에 탑재되어 있음과 함께 배선 기판(2)과 와이어 접속되어 있고, 또한 반도체 칩(1)과 복수의 와이어(7)가 수지제의 밀봉체(4)에 의해 밀봉되어 있다.
또한, 본 실시 형태 1에서는, 기판 타입의 반도체 장치의 일례로서, 배선 기판(2)의 하면(2b)에 복수의 외부 단자인 땜납 볼(5)이 도 2에 도시한 바와 같이 격자 형상(그리드 형상)으로 형성된 BGA(9)를 들어 설명한다.
BGA(9)에 탑재된 반도체 칩(1)은, 내부에 반도체 집적 회로가 내장되어 있고, 또한 도 3에 도시한 바와 같이, 수지 페이스트재 등의 다이 본드재(6)에 의해 배선 기판(2)의 상면(2a)에 고착되어 있다. 또한, 반도체 칩(1)의 주면(1a)에는 복수의 전극 패드(1c)가 형성되어 있고, 이들 전극 패드(1c)와 배선 기판(2)의 리드인 본딩 리드(2c)(도 8 참조)가 와이어(7)에 의해 전기적으로 접속되어 있다.
따라서, 반도체 칩(1)의 전극 패드(1c)로부터 BGA(9)의 외부 단자인 땜납 볼(5)까지가, 와이어(7), 본딩 리드(2c), 배선 기판(2)의 배선부 등을 통하여 전기적으로 접속되어 있다.
여기서, 반도체 칩(1)은, 예를 들면, 실리콘에 의해 형성되고, 또한 와이어(7)는, 예를 들면, 금선이나 동선이다. 와이어(7)는, 그 선 직경이, 예를 들면, φ20㎛ 이하의 것을 사용하고 있다. 또한, 밀봉체(4)를 형성하는 레진인 밀봉용 수지(3)(도 17 참조)는, 예를 들면, 열경화성의 에폭시 수지이다. 외부 단자는, 예를 들면, 땜납재를 이용한 땜납 볼(5)이다.
또한, BGA(9)는, 그 조립의 몰드 공정(밀봉 공정)에서 트랜스퍼 몰드에 의해 수지 성형되어 조립된 반도체 패키지이다.
따라서, 밀봉체(4)는, 상기 몰드 공정에서 사용되는 도 11에 도시한 수지 성형 금형(13)의 캐비티(14a)에 대응한 형상으로 되어 있다. 즉, 밀봉체(4)의 상면(4a)이나 이 상면(4a)과 연결되는 각 측면, 또한 상면(4a)과 각 측면으로 이루어지는 각 엣지부의 형상은, 캐비티(14a)의 각 개소(각 코너부나 각 내주면)의 형상에 대응한 형상으로 되어 있다.
따라서, 밀봉체(4)에는, 수지 성형 금형(13)의 주입 게이트(14d)나 에어 벤트(14h)에 밀봉용 수지(3)가 잔류함으로써 형성된 도 3에 도시한 게이트 레진(4i)이나 에어 벤트 레진(4j)이 존재한다.
또한, 도 1에 도시한 바와 같이 게이트 레진(4i)에 대향하는 각부(4h)에 배치된 제1 측면(4b)과 상면(4a)으로 이루어지는 제2 엣지부(4f)(RB부)는, 도 4에 도시한 바와 같이 그 단면은, 반경 R2의 곡면으로 되어 있다. 또한, 도 1에 도시한 바와 같이 제1 측면(4b)과 이 제1 측면(4b)에 연결되는 제2 측면(4c)으로 이루어지는 제1 엣지부(4e)(RA부)는, 도 5에 도시한 바와 같이 그 단면은, 반경 R1의 곡면으로 되어 있다. 또한, 도 1에 도시한 바와 같이 제2 측면(4c)과 상면(4a)으로 이루어지는 제3 엣지부(4g)(RC부)는, 도 6에 도시한 바와 같이 그 단면은, 반경 R3의 곡면으로 되어 있고, 이들 제1 엣지부(4e), 제2 엣지부(4f) 및 제3 엣지부(4g) 등의 형상도 캐비티(14a)의 각 코너부의 형상에 대응한 것으로 되어 있다.
또한, 도 4 및 도 6에 도시한 각 엣지부[제2 엣지부(4f), 제3 엣지부(4g)]의 단면은, BGA(9)의 높이 방향을 따른 방향으로 밀봉체(4)를 절단한 것이며, 도 5에 도시한 제1 엣지부(4e)의 단면은, BGA(9)의 높이 방향에 교차하는 방향을 따른 방향으로 밀봉체(4)를 절단한 것이다.
본 실시 형태 1의 BGA(9)에서는, 제2 엣지부(4f)의 단면의 반경 R2는, 제1 엣지부(4e)의 단면의 반경 R1보다 커서, 반경 R2>반경 R1의 관계로 되어 있다. 또한, 제3 엣지부(4g)의 단면의 반경 R3도, 제1 엣지부(4e)의 단면의 반경 R1보다 커서, 반경 R3>반경 R1의 관계로 되어 있다. 또한, 제2 엣지부(4f)의 단면의 반경 R2와 제3 엣지부(4g)의 단면의 반경 R3은 동일한 크기이며, 반경 R2=반경 R3의 관계로 되어 있다.
또한, 도 1에 도시한 밀봉체(4)에서 도 11에 도시한 수지 성형 금형(13)의 주입 게이트(14d) 상에 대응한 위치에는, 제3 측면(4d)이 형성되고, 게이트 레진(4i)은 이 제3 측면(4d)으로부터 돌출되어 형성되어 있다. 또한, 제3 측면(4d)과 대향하여 배치된 제1 측면(4b)은, 게이트 레진(4i)으로부터 가장 떨어진 위치의 각부(4h)에 형성된 측면이다.
즉, 밀봉체(4)는, 제1 측면(4b)과 연결되는 제2 측면(4c), 및 상면(4a)에 연결되고, 또한 제1 측면(4b)에 대향하는 제3 측면(4d)을 구비하고 있고, 이 제3 측면(4d)은, 수지 성형 금형(13)의 상기 주입 게이트(14d) 상에 형성되는 측면이다.
또한, 도 1에 도시한 밀봉체(4)의 평면에서 보았을 때, 밀봉체(4)의 4개의 각부(4h) 중, 대향하는 제1 측면(4b)과 제3 측면(4d) 이외의 2개의 각부(4h)에는, 서로 대향하는 제4 측면(4k)이 형성되어 있다.
또한, 제1 측면(4b)과 2개의 제4 측면(4k)에는, 각각 에어 벤트 레진(4j)이 각 측면으로부터 돌출되어 형성되어 있다.
또한, 밀봉체(4)의 평면에서 보았을 때, 각부(4h)와 각부(4h) 사이에 배치되는 4개의 측면은, 모두 제2 측면(4c)으로 되어 있다. 즉, 제1 측면(4b)과 제4 측면(4k) 사이(2개소)나, 제3 측면(4d)과 제4 측면(4k) 사이(2개소)의 측면은, 모두 제2 측면(4c)이다.
또한, 제2 측면(4c)과 상면(4a)으로 이루어지는 4개의 엣지부 중, 제3 엣지부(4g)(RC부) 이외의 엣지부(RE부, RG부, RI부)에 대해서도 각각의 단면의 형상은, 도 6에 도시한 제3 엣지부(4g)의 반경 R3의 단면 형상과 동일하며, 각각의 단면의 곡면은 반경 R3으로 형성되어 있다.
또한, 4개의 각부(4h)의 상면(4a)에 대한 엣지부에 대해서도, 제2 엣지부(4f)(RB부) 이외의 엣지부(RD부, RF부, RH부)의 각각의 단면의 형상은, 도 4에 도시한 제2 엣지부(4f)의 반경 R2의 단면 형상과 동일하며, 각각의 단면의 곡면은 반경 R2로 형성되어 있다.
또한, 4개의 각부(4h)의 측면에 대한 엣지부에 대해서도, 제1 엣지부(4e)(RA부) 이외의 엣지부(RK부, RL부, RM부, RN부, RP부, RQ부, RJ부)의 각각의 단면의 형상은, 도 5에 도시한 제1 엣지부(4e)의 반경 R1의 단면 형상과 동일하며, 각각의 단면의 곡면은 반경 R1로 형성되어 있다.
이상과 같이, 밀봉체(4)에서 상면(4a)에 관계되는 8개의 엣지부(RB부, RD부, RF부, RH부, RC부, RE부, RG부, RI부)의 형상은, 그들의 단면이, 도 4의 반경 R2의 형상(혹은 도 6의 반경 R3의 형상도 동일함)으로 되어 있고, 또한, 측면에 관계되는 8개의 엣지부(RA부, RK부, RL부, RM부, RN부, RP부, RQ부, RJ부)의 형상은, 그들의 단면이, 도 5의 반경 R1의 형상으로 되어 있다. 또한, 반경 R2=반경 R3>반경 R1의 관계로 되어 있다.
다음으로, 본 실시 형태 1의 BGA(반도체 장치)(9)의 제조 방법에 대하여 설명한다.
도 7은 도 1의 반도체 장치의 조립 수순의 일례를 도시하는 프로세스 플로우 도, 도 8은 도 7의 조립 수순에서의 다이 본드까지를 도시하는 평면도, 도 9는 도 7의 조립 수순에서의 와이어 본드?몰드까지를 도시하는 평면도, 도 10은 도 7의 조립 수순에서의 마크?개편 컷트까지를 도시하는 평면도이다.
우선, 도 7 및 도 8의 스텝 S1에 나타내는 다이싱을 행한다. 여기서는, 도 8에 도시한 바와 같이 반도체 웨이퍼(8)의 다이싱 라인(8a)을 따라서 절단을 행하여 양품의 반도체 칩(1)을 선별ㆍ취득한다.
그 후, 도 7 및 도 8의 스텝 S2에 나타내는 다이 본드를 행한다.
우선, 도 8에 도시한 바와 같은 디바이스 영역(10c)을 복수 갖는 판 형상 부재인 다수개 기판(plural piece substrate)(10)을 준비하고, 또한, 다수개 기판(10)의 상면(10a)의 복수의 디바이스 영역(10c)에, 각각의 주면(1a)에 복수의 전극 패드(1c)가 형성된 반도체 칩(1)을 탑재한다. 그때, 예를 들면, 수지 페이스트재 등의 도 3에 도시한 다이 본드재(6)를 통하여 반도체 칩(1)을 다수개 기판(10)에 고착한다.
그 후, 도 7 및 도 9의 스텝 S3에 나타내는 와이어 본드를 행한다. 여기서는, 반도체 칩(1)의 복수의 전극 패드(1c)와 다수개 기판(10)의 복수의 본딩 리드(2c)를 도전성 와이어인 와이어(7)에 의해 전기적으로 접속한다. 그때, 와이어(도전성 와이어)(7)의 일례로서, 금선을 이용한다. 상기 금선은, 그 선 직경이, 예를 들면, φ20㎛ 이하의 세선이다.
와이어 본드 종료 후, 도 7 및 도 9의 스텝 S4에 나타내는 몰드를 행한다. 본 실시 형태 1의 상기 몰드에서는, 트랜스퍼 몰드법에 의한 수지 밀봉의 경우를 설명한다. 즉, 와이어 본딩에 의해 반도체 칩(1)의 전극 패드(1c)와 디바이스 영역(10c)의 본딩 리드(2c)를 전기적으로 접속한 다수개 기판(10)에 대하여, 트랜스퍼 몰드법에 의해 수지 밀봉을 행한다.
여기서, 본 실시 형태 1의 몰드 공정에서 이용하는 수지 성형 금형의 구조에 대하여 설명한다.
도 11은 도 7의 조립 수순의 몰드 공정에서 이용되는 수지 성형 금형의 구조의 일례를 도시하는 부분 단면도 및 부분 확대 단면도, 도 12는 도 11의 수지 성형 금형의 상부 금형에서의 러너 및 캐비티의 구조의 일례를 투과하여 도시하는 평면도, 도 13은 도 11의 수지 성형 금형의 하부 금형의 구조의 일례를 도시하는 평면도이다. 또한, 도 14는 도 12의 rB부의 구조의 일례를 확대하여 도시하는 부분 확대 단면도, 도 15는 도 12의 rA부의 구조의 일례를 확대하여 도시하는 부분 확대 단면도, 도 16은 도 12의 rC부의 구조의 일례를 확대하여 도시하는 부분 확대 단면도이다. 또한, 도 17은 도 7의 조립 수순의 몰드 공정에서의 레진 흐름 상태의 일례를 도시하는 부분 단면도, 도 18은 도 17의 레진 흐름 상태를 도시하는 부분 평면도, 도 19는 도 7의 조립 수순의 몰드 공정에서의 레진 충전 완료 상태의 일례를 도시하는 부분 단면도, 도 20은 도 19의 레진 충전 완료 상태를 도시하는 부분 평면도이다.
도 11에 도시한 수지 성형 금형(13)은, 한 쌍을 이루는 제1 금형인 상부 금형(14)과, 제2 금형인 하부 금형(15)을 구비하고 있고, 수지 충전시에는, 상부 금형(14)의 맞춤면(14c)과 하부 금형(15)의 맞춤면(15b)을 맞추어 클램프하고, 그 후, 수지를 캐비티(14a)에 공급하여 충전을 행한다.
우선, 상부 금형(14)에는, 도 1에 도시한 BGA(9)의 밀봉체(4)를 형성하는 캐비티(14a)가 형성되고, 또한, 캐비티(14a)에 연통하는 주입 게이트(14d)나 동일하게 캐비티(14a)에 연통하는 에어 벤트(14h)가 형성되어 있다. 또한, 수지의 유로로 되는 컬(14k)이나 러너(14m)도 형성되어 있고, 컬(14k), 러너(14m), 주입 게이트(14d), 캐비티(14a), 에어 벤트(14h)는 모두 연통하고 있다. 여기서, 도 11에 도시한 에어 벤트(14h)는, 주입 게이트(14d)와 대향하여 배치된 공기 배출 수단이지만, 도 12에 도시한 바와 같이 캐비티(14a)의 평면에서 보았을 때 그 밖의 2개소의 코너에도 각각 캐비티(14a)에 연통하여 에어 벤트(14i), 에어 벤트(14j)가 형성되어 있다.
또한, 도 12는 도 11에 도시한 상부 금형(14)을 상방으로부터 보아 투과하여 러너(14m), 주입 게이트(14d), 캐비티(14a) 및 에어 벤트(14h, 14i, 14j)의 형상을 도시한 것이다.
한편, 하부 금형(15)에는, 도 11 및 도 13에 도시한 바와 같이, 기판 배치용의 오목 형상의 기판 탑재부(15a)나 포트(15c)가 형성되고, 이 포트(15c) 내에는, 수지를 압출하는 플런저 헤드(15d)나 플런저 로드(15e)가 배치되어 있다.
다음으로, 상부 금형(14)의 캐비티(14a)의 상세 형상에 대하여 설명한다.
상부 금형(14)에서는, 캐비티(14a)의 각 코너부의 내주면(14b)의 단면의 반경의 크기[내주면(14b)(곡면의 곡률 반경의 크기)]에 특징을 갖고 있다.
즉, 도 12에서, 상부 금형(14)의 주입 게이트(14d)로부터 가장 떨어진 위치의 에어 벤트(14h)에 대응하는 위치의 도 1에 도시한 밀봉체(4)의 제1 엣지부(4e)[제1 측면(4b)과 제2 측면(4c)으로 이루어짐]를 형성하는 캐비티(14a)의 제1 코너부(14e)(rA)는, 도 15에 도시한 바와 같이 그 내주면(14b)의 단면이 반경 r1의 크기로 형성되어 있다. 또한, 도 1에 도시한 밀봉체(4)의 제2 엣지부(4f)[제1 측면(4b)과 상면(4a)으로 이루어짐]를 형성하는 도 12의 캐비티(14a)의 제2 코너부(14f)(rB)는, 도 14에 도시한 바와 같이 그 내주면(14b)의 단면이 반경 r2의 크기로 형성되어 있다. 그때, 캐비티(14a)의 제2 코너부(14f)의 단면의 반경 r2는, 제1 코너부(14e)의 단면의 반경 r1보다 크게 형성되어 있다(r2>r1).
또한, 도 1에 도시한 밀봉체(4)의 제3 엣지부(4g)[제2 측면(4c)과 상면(4a)으로 이루어짐]를 형성하는 도 12의 캐비티(14a)의 제3 코너부(14g)(rC)는, 도 16에 도시한 바와 같이 그 내주면(14b)의 단면이 반경 r3의 크기로 형성되어 있다. 그때, 캐비티(14a)의 제3 코너부(14g)의 단면의 반경 r3은, 제2 엣지부(4f)와 마찬가지로 제1 코너부(14e)의 단면의 반경 r1보다 크게 형성되어 있다(r3>r1).
또한, 제2 코너부(14f)의 단면의 반경 r2와, 제3 코너부(14g)의 단면의 반경 r3은 동일한 크기, 즉 r2=r3으로 되어 있다.
즉, 도 12에 도시한 캐비티(14a)에서, 도 1에 도시한 밀봉체(4)의 각 측면과 상면(4a)으로 이루어지는 각 엣지부를 형성하는 캐비티(14a)의 각 코너부(rB부, rC부, rD부, rE부, rF부, rG부, rH부 및 rI부)의 내주면(14b)의 단면은, 모두 도 14에 도시한 반경 r2(도 16의 반경 r3이어도 됨)의 크기로 형성되어 있다.
또한, 도 12의 캐비티(14a)에서, 도 1의 밀봉체(4)의 각 측면끼리로 이루어지는 각 엣지부를 형성하는 캐비티(14a)의 각 코너부(rA부, rJ부, rK부, rL부, rM부, rN부, rP부 및 rQ부)의 내주면(14b)의 단면은, 모두 도 15에 도시한 반경 r1의 크기로 형성되어 있고, r1 <r2이다.
여기서, 캐비티(14a)에서, 도 1의 밀봉체(4)의 각 측면끼리로 이루어지는 각엣지부(인접한 측면이 교차하는 각 엣지부)를 형성하는 캐비티(14a)의 각 코너부(rA부, rJ부, rK부, rL부, rM부, rN부, rP부 및 rQ부)의 내주면(14b)의 단면의 반경 r1을, 반경 r2보다 작게 하는 것은, 에어 벤트(14h, 14i, 14j)를 확보하기 위해서이다. 즉, 밀봉체(4)의 각부(4h)에 배치된 측면끼리로 이루어지는 엣지부를 형성하는 캐비티(14a)의 코너부의 내주면(14b)의 단면의 반경 r을 크게 하면, 밀봉체(4)의 각부(4h)의 측면[예를 들면, 제1 측면(4b)]의 면적은 매우 작기 때문에, 측면 자체가 곡면으로 되게 되어 캐비티(14a)의 코너부에 각 에어 벤트를 형성할 수 없게 된다.
따라서, 반경 r1<반경 r2로 함으로써, 캐비티(14a)의 주입 게이트(14d)가 배치된 코너부 이외의 각 코너부에서, 에어 벤트(14h, 14i, 14j)를 형성할 수 있다.
또한, 캐비티(14a)에서, 주입 게이트(14d)로부터 가장 떨어진 코너부의 제2 코너부(14f)의 내주면(14b)의 단면의 반경 r2는, r2=0.5㎜ 이상으로 하는 것이 바람직하다.
실제로 캐비티(14a)의 상기 제2 코너부(14f)에서, 그 내주면(14b)의 단면의 반경 r2를, r2=0.25, r2=0.45, r2=0.60, r2=0.75로 하여, 보이드 발생율을 조사한 바, 보이드 발생율은, r2=0.25일 때만 1％이고, 그 이외는 0％라고 하는 평가 결과도 얻어져 있다. 이와 같은 이유로부터, 양산시의 변동을 고려하여 반경 r2는, r2=0.5㎜ 이상으로 하는 것이 바람직하다.
또한, 본 실시 형태 1의 몰드 공정에서는, 밀봉용 수지(3)로서 고유동성 레진을 이용하여 수지 밀봉을 행한다. 이것은, BGA(9)의 조립에서는, 그 코스트 저감화를 위해서 φ20㎛ 이하의 세선화를 도모한 금선[와이어(7)]을 이용하고 있지만, 이 경우, 몰드 공정의 레진 충전시에 와이어 변위가 발생하기 쉬워지기 때문에, 이 와이어 변위를 저감화하기 위해서 밀봉용 수지(3)로서 상기 고유동성 레진을 채용한다.
여기서, 본 실시 형태 1의 몰드 공정에서 밀봉용 수지(3)로서 채용하는 고유동성 레진의 정의에 대하여 이하에 설명한다. 상기 고유동성 레진은, 그 특성을 나타내는 스파이럴 플로우가 100㎝ 이상인 것이 바람직하다.
이 스파이럴 플로우란, 나선 형상(소용돌이 형상)의 홈이 형성된 테스트 금형에, 일정한 조건 하에서 수지를 충전하였을 때의 홈 내에서의 수지의 도달 길이(유동 길이)를 나타내는 것이다. 즉, 스파이럴 플로우의 수치가 크면 클수록(길면 길수록), 그 수지의 유동성은 높다고 할 수 있다. 따라서, 이 스파이럴 플로우에 의해, 사출 성형시의 수지의 유동성을 평가할 수 있다.
스파이럴 플로우의 측정에는, 측정 장치로서, EMMI-1-66에 규정된 금형과, 사출 성형기를 이용한다. 또한, 측정 시료는, 보존고로부터 취출하여, 미개봉의 상태 그대로 2시간 실온 하에 방치한 후, 개봉하여 측정을 행한다. 그리고, 개봉 2시간 이내에 시험을 완료한다.
또한, 측정 조건으로서, 시료량을 약 15g으로 하고, 컬 두께 약 3㎜로 설정한다. 또한, 사출 압력을 6.9±0.5㎫로 하고, 또한 성형 시간을 120±5초간으로 하여, 프리 히트는 행하지 않고 온도 수준을 175±2℃로 한다. 이들 조건에서, 규정의 온도 수준에 도달한 것을 확인하고, 그 후, 시료를 넣고, 신속하게 플런저를 강하시켜 10초 이내에 가압을 개시한다.
그리고, 규정 시간 종료 후에 금형을 해체하고, 수지의 유동 길이(cm)를 판독함으로써 스파이럴 플로우를 측정할 수 있다.
통상의 레진의 경우, 스파이럴 플로우는 90㎝ 정도이지만, 본 실시 형태 1에서는, 밀봉용 수지(3)에 스파이럴 플로우가 100㎝ 이상의 고유동성 레진을 채용하고 있다. 이에 의해, 와이어(7)의 선 직경이, 예를 들면, φ20㎛ 이하로 된 경우라도, 와이어 변위를 억제할 수 있다.
또한, 전술과 같은 고유동성 레진을 이용한 경우, 수지 충전시에 캐비티(14a)에 연통하는 각 에어 벤트에 수지가 들어가, 레진 버어가 발생하기 쉬워진다. 따라서, 이 레진 버어의 발생을 최소한으로 억제하기 위해서, 본 실시 형태 1에서는, 도 11에 도시한 바와 같이 몰드 공정에서 이용하는 수지 성형 금형(13)의 에어 벤트(14h)[도 12에 도시한 에어 벤트(14i, 14j)에 대해서도 마찬가지임)의 개구 높이 H를, 종래의 H=40㎛ 정도로부터 30㎛ 정도로 하고 있다.
이와 같이, 에어 벤트(14h)의 개구 높이를 30㎛ 정도로 함으로써, 고유동성 레진을 이용한 경우라도 레진 버어의 발생을 최소한으로 억제할 수 있다.
다음으로, 본 실시 형태 1에서의 수지 밀봉 방법에 대하여 이하에 그 상세를 설명한다.
우선, 도 17에 도시한 바와 같이 반도체 칩(1)이 탑재된 다수개 기판(10)을 상부 금형(14)과 하부 금형(15) 사이로 보내고, 다시 하부 금형(15)의 오목 형상의 기판 탑재부(15a)에 배치한다.
그 후, 상부 금형(14)의 맞춤면(14c)과 하부 금형(15)의 맞춤면(15b)이 맞도록 금형을 클램프하고, 반도체 칩(1)을 상부 금형(14)의 캐비티(14a)로 덮은 상태에서, 도 17 및 도 18에 도시한 바와 같이 주입 게이트(14d)로부터 캐비티(14a) 내에 밀봉용 수지(3)를 사출압 S로 주입한다. 그때, 도 13에 도시한 하부 금형(15)의 포트(15c)에서 가열 용융된 밀봉용 수지(3)를 플런저 헤드(15d)에 의해 압출하여 캐비티(14a)에 공급한다.
또한, 여기서 이용하고 있는 밀봉용 수지(3)는, 전술한 고유동성 레진이다.
주입 게이트(14d)를 통하여 캐비티(14a) 내에 압출된 밀봉용 수지(3)는, 방사 형상으로 분산되면서, 또한 수지 중에 포함되는 복수의 보이드(기포)(12)와 함께 주입 게이트(14d)와 대향하는 에어 벤트(14h)를 향하여 진행해 간다.
이때, 캐비티(14a)의 주입 게이트(14d)로부터 가장 떨어진 위치의 에어 벤트(14h)에 대응하는 코너부[제2 코너부(14f)]의 내주면(14b)의 단면의 반경 r2가, 예를 들면, r2=0.5㎜ 이상으로 형성되어 있음으로써, 보이드(12)가 이 제2 코너부(14f)에 체류하지 않고, 도 19에 도시한 레진 흐름 T에 의해 캐비티(14a)의 코너부에 운반되고, 다시 에어 벤트(14h) 내로 압출된다.
그 결과, 캐비티(14a) 내에 보이드(12)가 남지 않고, 도 20에 도시한 바와 같이 밀봉용 수지(3)를 충전할 수 있다.
이에 의해, 다수개 기판(10) 상에 도 1에 도시한 밀봉체(4)가 형성된다. 이때, 캐비티(14a) 내에 보이드(12)가 잔류하지 않기 때문에, 밀봉체(4)의 표면에도 보이드가 형성되는 일은 없어, 외관 불량에 이르는 일은 없다.
이에 의해, 도 7 및 도 9의 스텝 S4에 나타내는 몰드 공정을 종료한다.
수지 몰드 종료 후, 도 7 및 도 10의 스텝 S5에 나타내는 마크를 행한다. 여기서는, 도 10에 도시한 바와 같이 밀봉체(4)의 표면에 목적으로 하는 마크(11)를 부착한다.
그 후, 도 7 및 도 10의 스텝 S6에 나타내는 볼 실장을 행한다. 여기서는, 도 10의 다수개 기판(10)의 복수의 디바이스 영역(10c) 각각의 도 7에 도시한 하면(10b)측에 복수의 외부 단자인 땜납 볼(5)을 탑재하고, 리플로우에 의해 땜납 볼(5)을 용융시켜, 다수개 기판(10)의 하면(10b)의 복수의 전극 각각에 땜납 볼(5)을 전기적으로 접합한다.
볼 탑재 후, 도 7 및 도 10의 스텝 S7에 나타내는 개편 컷트를 행한다. 여기서는, 다이싱에 의해 다수개 기판(10)을 절단하여, 개개의 BGA(9)로 개편화한다. 이에 의해, 도 1?도 3에 도시한 BGA(9)의 조립 완료로 된다.
본 실시 형태 1의 반도체 장치[BGA(9)]의 제조 방법에 의하면, 캐비티(14a)의 주입 게이트(14d)에 대향하는 코너부[제2 코너부(14f)]의 내주면(14b)의 단면의 반경 r2를 크게 함으로써, 수지 주입시에 수지 중에 포함되는 보이드(12)를 캐비티(14a)의 상기 코너부에 체류시키지 않고 에어 벤트(14h)로 압출할 수 있다.
즉, 수지 성형 금형(13)에서 캐비티(14a)의 주입 게이트(14d)로부터 가장 떨어진 코너부[주입 게이트(14d)에 대향하는 에어 벤트(14h) 상의 제2 코너부(14f)]의 내주면(14b)의 단면의 반경 r2를, 밀봉체(4)의 측면끼리로 이루어지는 엣지부를 형성하는 코너부[제1 코너부(14e)]의 내주면(14b)의 단면의 반경 r1보다 크게 형성함으로써, 밀봉용 수지(3)(고유동성 레진)의 주입시에 밀봉용 수지 중에 포함되는 보이드(12)를 캐비티(14a)의 각 코너부, 특히 보이드(12)가 체류하기 쉬운 제2 코너부(14f)에도 보이드(12)를 체류시키지 않고 에어 벤트(14h, 14i, 14j)로 압출할 수 있다.
이에 의해, 캐비티(14a) 내에서의 보이드(12)의 발생을 억제할 수 있어, 밀봉체(4) 중에 보이드가 형성되는 것을 억제할 수 있다.
그 결과, BGA(9)(반도체 장치)의 외관 불량의 발생을 억제할 수 있어, BGA(9)의 수율의 향상을 도모할 수 있다.
또한, BGA(9)의 외관 불량의 발생을 억제할 수 있기 때문에, BGA(9)의 수율의 향상을 도모할 수 있다.
또한, 캐비티(14a)의 주입 게이트(14d)로부터 가장 떨어진 에어 벤트(14h) 상의 제2 코너부(14f)의 내주면(14b)의 단면의 반경 r2를, 밀봉체(4)의 측면끼리로 이루어지는 엣지부를 형성하는 캐비티(14a)의 코너부인 제1 코너부(14e)의 내주면(14b)의 단면의 반경 r1보다 크게 형성함으로써, 금형으로부터 밀봉체(4)를 이형할 때의 이형성을 향상시킬 수 있다.
또한, 제1 코너부(14e)의 반경 r1을 크게 형성(예를 들면, 반경 r1=반경 r2로 한 경우)하면, 캐비티(14a)의 코너부에서 곡면이 커져 각 에어 벤트를 형성하는 것이 곤란해지게 된다. 그러나, 본 실시 형태 1에서는, 제1 코너부(14e)의 내주면(14b)의 단면의 반경 r1을 제2 코너부(14f)의 내주면(14b)의 단면의 반경 r2보다도 작게 형성(반경 r1<반경 r2)함으로써, 각 에어 벤트도 확실하게 형성할 수 있도록 되어 있다.
또한, 캐비티(14a)의 주입 게이트(14d)로부터 가장 떨어진 에어 벤트(14h) 상의 제2 코너부(14f)의 내주면(14b)의 단면의 반경 r2와, 이 제2 코너부(14f)와 연결되는 제3 코너부(14g)의 내주면(14b)의 단면의 반경 r3을 동일한 크기로 함으로써, 캐비티(14a)를 형성할 때에, 동일한 절삭날로 깎는 것이 가능해진다. 이에 의해, 내주면(14b)의 가공을 절삭날의 변경을 행하지 않고, 동일한 절삭날로 연속하여 행할 수 있게 되기 때문에, 반경 r2와 반경 r3의 크기가 상이한 경우에 비해, 금형 제작 시간을 짧게 할 수 있다.
또한, 본 실시 형태 1의 반도체 장치는, 와이어(7)로서 φ20㎛ 이하의 가는 금선을 이용하고 있으므로, φ20㎛를 초과하는 직경의 금선을 이용한 경우에 비해, 금의 사용량이 감소하므로, 재료비를 저감할 수 있다.
또한, 와이어(7)로서 φ20㎛ 이하의 가는 금선을 이용한 것에 관련하여, 밀봉용 수지(3)로서 고유동성 레진을 채용하고 있으므로, 와이어 변위의 저감화를 도모할 수 있다.
또한, 밀봉용 수지(3)로서 전술한 고유동성 레진을 채용한 것에 관련하여, 캐비티(14a)에 연통하는 각 에어 벤트의 개구 높이(H)를 30㎛ 정도로 하고 있음으로써, 레진 버어의 발생을 최소한으로 억제할 수 있다.
다음으로, 본 실시 형태 1의 변형예에 대하여 설명한다.
도 21은 본 발명의 실시 형태 1의 변형예의 반도체 장치의 구조를 도시하는 단면도이며, 상기 반도체 장치가 LGA(Land Grid Array)(16)의 경우를 나타내는 예이다.
LGA(16)는, BGA(9)와 마찬가지로, 배선 기판(2) 상에 반도체 칩(1)이 탑재된 기판 타입의 반도체 장치이며, 배선 기판(2)의 하면(2b)에 외부 단자로 되는 랜드 단자(2d)가 그리드 형상으로 설치된 것이다. LGA(16)에서도, 반도체 칩(1)이나 복수의 와이어(7)가 밀봉체(4)에 의해 수지 밀봉되어 있고, 이 밀봉체(4)의 형성 방법은, BGA(9)의 밀봉체(4)와 완전히 동일하다.
즉, LGA(16)의 조립에서는 그 몰드 공정에서, 도 11?도 16에 도시한 금형을 이용하여 수지 밀봉을 행하는 것이며, 수지 충전시에는, 도 17?도 20에 도시한 상태로 되어, 수지 중에 포함되는 보이드(12)를 캐비티(14a)의 각 코너부에 잔류시키지 않고 각 에어 벤트로 압출할 수 있다.
이에 의해, BGA(9)의 경우와 마찬가지로, 캐비티(14a) 내에서의 보이드(12)의 발생을 억제할 수 있어, 밀봉체(4) 중에 보이드가 형성되는 것을 억제할 수 있다.
그 결과, LGA(16)(반도체 장치)의 외관 불량의 발생을 억제할 수 있어, LGA(16)의 수율의 향상을 도모할 수 있다. 또한, LGA(16)의 외관 불량의 발생을 억제할 수 있기 때문에, LGA(16)의 품질의 향상을 도모할 수 있다.
또한, LGA(16)에 의해 얻어지는 그 밖의 효과에 대해서는, BGA(9)의 효과와 마찬가지이기 때문에, 그 중복 설명은 생략한다.
(실시 형태 2)
도 22는 본 발명의 실시 형태 2의 반도체 장치의 구조의 일례를 도시하는 평면도, 도 23은 도 22에 도시하는 반도체 장치의 구조의 일례를 도시하는 이면도, 도 24는 도 22의 A-A선을 따라서 절단한 구조의 일례를 도시하는 단면도, 도 25는 도 22의 반도체 장치의 조립 수순의 일례를 도시하는 프로세스 플로우도이다.
본 실시 형태 2는, 도 25에 도시한 리드 프레임(판 형상 부재)(21)을 이용하여 조립되는 프레임 타입의 반도체 장치의 제조 방법에 대하여 설명하는 것이며, 상기 반도체 장치의 일례로서 수지 밀봉형의 QFP(Quad Flat Package)(20)를 들어 설명한다.
도 22?도 24를 이용하여 QFP(20)의 구조에 대하여 설명하면, 반도체 집적 회로가 형성된 반도체 칩(1)과, 반도체 칩(1)의 주위에 방사 형상으로 배치된 복수의 이너 리드(리드)(21b)와, 이너 리드(21b)와 일체로 형성된 복수의 아우터 리드(21c)와, 반도체 칩(1)의 주면(1a)에 형성된 표면 전극인 전극 패드(1c)와 이것에 대응하는 이너 리드(21b)를 전기적으로 접속하는 복수의 와이어(7)를 갖고 있다.
또한, QFP(20)는, 은 페이스트 등의 다이 본드재(6)를 통하여 반도체 칩(1)이 고정된 칩 탑재부인 다이 패드(탭이라고도 함)(21a)와, 수지 밀봉에 의해 밀봉용 수지 등으로 형성되며, 또한 반도체 칩(1)과 다이 패드(21a)와 복수의 와이어(7)와 복수의 이너 리드(21b)를 밀봉하는 밀봉체(4)를 갖고 있다.
또한, QFP(20)이기 때문에, 복수의 이너 리드(21b) 각각과 일체로 형성된 복수의 아우터 리드(21c)는, 밀봉체(4)의 측면으로부터 외부를 향하여 4방향으로 돌출되어 있고, 각 아우터 리드(21c)는, 걸윙 형상으로 굽힘 성형되어 있다.
또한, 도 24에 도시한 바와 같이 QFP(20)는 와이어 본딩 타입이기 때문에, 다이 패드(21a) 상에 탑재된 반도체 칩(1)은, 그 주면(1a)을 상방으로 향하게 하여 페이스 업 실장되어 있고, 따라서, 다이 패드(21a)와 반도체 칩(1)의 이면(1b)이 상기 다이 본드재(6)를 통하여 접합되어 있다. 또한, 주면(1a)에 형성된 복수의 전극 패드(1c)가, 각각 와이어(7)를 통하여 이너 리드(21b)와 전기적으로 접속되어 있고, 이에 의해, 반도체 칩(1)과, 이너 리드(21b) 및 외부 단자로 되는 아우터 리드(21c)가 전기적으로 접속되어 있다.
또한, 복수의 와이어(7)는, 예를 들면, 금선이나 동선이다.
또한, 이너 리드(21b), 아우터 리드(21c) 및 다이 패드(21a)는, 예를 들면, 구리 합금이나 철-니켈 합금 등으로 이루어지는 박판 형상의 부재에 의해 형성되고, 또한, 밀봉체(4)는, 예를 들면, 열경화성의 에폭시계 수지 등으로 이루어지고, 수지 밀봉에 의해 형성된 것이다.
또한, 밀봉체(4)는, 실시 형태 1의 BGA(9)의 밀봉체(4)와 마찬가지로, 도 25에 도시한 바와 같은 수지 성형 금형(22)에 의해 형성되는 것이다.
다음으로, 본 실시 형태 2의 반도체 장치[QFP(20)]의 조립 수순을, 도 25에 도시하는 제조 플로우도를 따라서 설명한다.
우선, 도 25의 스텝 S11에 나타내는 다이싱을 행하여 양품의 반도체 칩(1)을 취득한다.
그 후, 스텝 S12에 나타내는 다이 본드를 행한다. 여기서는, 리드 프레임(21)의 다이 패드(21a)에, 도 24에 도시한 바와 같이 다이 본드재(6)를 통하여 반도체 칩(1)을 탑재한다. 즉, 반도체 칩(1)의 이면(1b)과 다이 패드(21a)를 다이 본드재(6)에 의해 접합한다.
그 후, 스텝 S13에 나타내는 와이어 본드를 행한다. 즉, 도 24에 도시한 바와 같이, 반도체 칩(1)의 주면(1a)의 전극 패드(1c)와, 이것에 대응하는 이너 리드(21b)를 와이어(7)를 이용하여 전기적으로 접속한다. 또한, 와이어(7)는, 예를 들면, 금선이나 동선이다.
그 후, 스텝 S14에 나타내는 몰드를 행한다. 본 실시 형태 2의 몰드 공정에서는, 상부 금형(14)과 하부 금형(15)의 양방에 캐비티(14a, 15f)가 형성된 수지 성형 금형(22)을 이용하여 실시 형태 1과 마찬가지의 수지 밀봉을 행한다.
또한, 도 25에 도시한 수지 성형 금형(22)의 상부 금형(14)의 캐비티(14a)에 대해서는, 그 내주면(14b)(도 14?도 16 참조)의 각 코너부의 형상은, 실시 형태 1의 도 11?도 16에 도시한 형상과 마찬가지이다.
따라서, QFP(20)의 몰드 공정에서도, 그 수지 충전시에, 반도체 칩(1)이 배치된 상부 금형(14)의 캐비티(14a)에서, 도 17?도 20의 상태와 마찬가지의 상태를 만들고, 수지 중에 포함되는 보이드(12)를 캐비티(14a)의 각 코너부에 체류시키지 않고 각 에어 벤트로 압출하면서 수지 충전을 행하여 밀봉체(4)를 형성한다.
수지 몰드 완료 후, 스텝 S15의 마크를 행하여 목적으로 하는 마크(11)(도 10 참조)를 밀봉체(4)에 부착하고, 그 후, 스텝 S16의 개편 컷트를 행하여 QFP(20)의 조립 완료로 된다. 또한, 개편 컷트시에는 각 아우터 리드(21c)의 절단과 함께 걸윙 형상의 굽힘 성형을 행한다.
본 실시 형태 2의 QFP(20)의 제조 방법에서도, 그 몰드 공정의 수지 충전시에는, 도 17?도 20에 도시한 레진 유동 상태와 마찬가지의 상태를 만들 수 있어, 수지 중에 포함되는 보이드(12)를 캐비티(14a)의 각 코너부에 체류시키지 않고 각 에어 벤트로 압출할 수 있다.
이에 의해, 실시 형태 1의 경우와 마찬가지로 캐비티[14a(15f)] 내에서의 보이드(12)의 발생을 억제할 수 있어, 밀봉체(4) 중에 보이드가 형성되는 것을 억제할 수 있다.
그 결과, 프레임 타입의 QFP(20)(반도체 장치)의 경우에서도, QFP(20)의 외관 불량의 발생을 억제할 수 있어, QFP(20)의 수율의 향상을 도모할 수 있다. 또한, QFP(20)의 외관 불량의 발생을 억제할 수 있기 때문에, QFP(20)의 품질의 향상을 도모할 수 있다.
또한, QFP(20)에 의해 얻어지는 그 밖의 효과에 대해서는, 실시 형태 1의 BGA(9)의 효과와 마찬가지이기 때문에, 그 중복 설명은 생략한다.
다음으로, 본 실시 형태 2의 변형예에 대하여 설명한다.
도 26은 본 발명의 실시 형태 2의 변형예의 반도체 장치의 구조를 도시하는 평면도, 도 27은 도 26에 도시하는 반도체 장치의 구조의 일례를 도시하는 이면도, 도 28은 도 26의 A-A선을 따라서 절단한 구조의 일례를 도시하는 단면도이다.
도 26?도 28에 도시한 실시 형태 2의 변형예는, 상기 반도체 장치가 QFN(Quad Flat Non-leaded Package)(23)의 경우를 나타내는 예이다.
QFN(23)은, QFP(20)와 마찬가지로, 도 25의 리드 프레임(21)을 이용하여 조립되는 프레임 타입의 반도체 장치이며, 도 27에 도시한 바와 같이 밀봉체(4)의 이면 주연부에 외부 단자로 되는 복수의 리드부(리드)(21d)가 노출되어 배치된 소형 패키지이다.
QFN(23)에서도, 도 28에 도시한 바와 같이, 반도체 칩(1)이나 복수의 와이어(7)가 밀봉체(4)에 의해 수지 밀봉되어 있고, 이 밀봉체(4)의 형성 방법에 대해서는, 다이 패드(21a)의 이면이 도 27에 도시한 바와 같이 밀봉체(4)의 이면에 노출되어 있어, 레진이 다이 패드(21a)의 이면측에는 유입되지 않는 구조이기 때문에, 실시 형태 1의 BGA(9)의 밀봉체(4)의 경우와 완전히 동일하다.
따라서, QFN(23)의 조립에서도 그 몰드 공정에서, 실시 형태 1의 도 11?도 16에 도시한 수지 성형 금형(13)과 마찬가지의 금형을 이용하여 수지 밀봉을 행하는 것이며, 수지 충전시에는, 도 17?도 20에 도시한 상태로 되어, 수지 중에 포함되는 보이드(12)를 캐비티(14a)의 각 코너부에 체류시키지 않고 각 에어 벤트로 압출할 수 있다.
이에 의해, BGA(9)의 경우와 마찬가지로, 캐비티(14a) 내에서의 보이드(12)의 발생을 억제할 수 있어, 밀봉체(4) 중에 보이드가 형성되는 것을 억제할 수 있다.
그 결과, QFN(23)(반도체 장치)의 외관 불량의 발생을 억제할 수 있어, QFN(23)의 수율의 향상을 도모할 수 있다. 또한, QFN(23)의 외관 불량의 발생을 억제할 수 있기 때문에, QFN(23)의 품질의 향상을 도모할 수 있다.
또한, QFN(23)에 의해 얻어지는 그 밖의 효과에 대해서는, 실시 형태 1의 BGA(9)의 효과와 마찬가지이기 때문에, 그 중복 설명은 생략한다.
이상, 본 발명자에 의해 이루어진 발명을 발명의 실시 형태에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 발명의 실시 형태에 한정되는 것이 아니라, 그 요지를 일탈하지 않는 범위에서 다양하게 변경 가능한 것은 물론이다.
예를 들면, 상기 실시 형태 1, 2에서는, 수지 성형 금형(13, 22)에서, 상부 금형(14)이 제1 금형이고, 하부 금형(15)이 제2 금형인 경우를 일례로 하여 설명하였지만, 상부 금형(14)과 하부 금형(15)은 한 쌍이면, 그 관계는, 어느 쪽이 제1 금형이어도, 혹은 제2 금형이어도 된다.
또한, 상기 실시 형태 1에서는, 도 12, 도 14?도 16에 도시한 금형에서, 캐비티(14a)의 제2 코너부(14f)의 단면의 반경 r2와, 제3 코너부(14g)의 단면의 반경 r3은 동일한 크기(r2=r3)이고, 도 1에 도시한 밀봉체(4)의 각 측면과 상면(4a)으로 이루어지는 각 엣지부를 형성하는 캐비티(14a)의 각 코너부(rB부, rC부, rD부, rE부, rF부, rG부, rH부 및 rI부)의 내주면(14b)의 단면은, 모두 도 14에 도시한 반경 r2(도 16의 반경 r3이어도 됨)의 크기로 형성되어 있는 경우를 설명하였다. 단, 본 실시 형태 1, 2의 수지 성형 금형(13, 22)의 캐비티(14a)에서는, 적어도 상기 제2 코너부(14f)[주입 게이트(14d)로부터 가장 떨어진 위치의 에어 벤트 상의 코너부]의 내주면(14b)의 단면의 반경 r2가, 다른 어느 코너부의 내주면(14b)의 단면의 반경보다도 크면, 반드시 각 코너부(rB부, rC부, rD부, rE부, rF부, rG부, rH부 및 rI부)의 내주면(14b)의 단면의 반경은, 반경 r2와 동일하지 않아도 된다.
또한, 와이어(7)에 금선이 아니라 동선을 이용한 경우, 구리는 금에 비해 경도가 높으므로, 선 직경이 동일한 경우에서는, 와이어 변위에 대해서는 강해진다. 그러나, 동선도 세선화가 진행되어 가면, 와이어 변위 대책은 필수이며, 그때, 지금까지 설명한 몇 개의 특징을 채용하는 것은, 과제를 해결하는 데 있어서 유효하다.
본 발명은, 수지 밀봉 방식을 이용한 전자 장치의 조립에 바람직하다.
1 : 반도체 칩
1a : 주면
1b : 이면
1c : 전극 패드
2 : 배선 기판(판 형상 부재)
2a : 상면
2b : 하면
2c : 본딩 리드(리드)
2d : 랜드 단자
3 : 밀봉용 수지
4 : 밀봉체
4a : 상면
4b : 제1 측면
4c : 제2 측면
4d : 제3 측면
4e : 제1 엣지부
4f : 제2 엣지부
4g : 제3 엣지부
4h : 각부
4i : 게이트 레진
4j : 에어 벤트 레진
4k : 제4 측면
5 : 땜납 볼
6 : 다이 본드재
7 : 와이어(도전성 와이어)
8 : 반도체 웨이퍼
8a : 다이싱 라인
9 : BGA(반도체 장치)
10 : 다수개 기판(판 형상 부재)
10a : 상면
10b : 하면
10c : 디바이스 영역
11 : 마크
12 : 보이드
13 : 수지 성형 금형
14 : 상부 금형(제1 금형)
14a : 캐비티
14b : 내주면
14c : 맞춤면
14d : 주입 게이트
14e : 제1 코너부
14f : 제2 코너부
14g : 제3 코너부
14h : 에어 벤트
14i : 에어 벤트
14j : 에어 벤트
14k : 컬
14m : 러너
15 : 하부 금형(제2 금형)
15a : 기판 탑재부
15b : 맞춤면
15c : 포트
15d : 플런저 헤드
15e : 플런저 로드
15f : 캐비티
16 : LGA(반도체 장치)
20 : QFP(반도체 장치)
21 : 리드 프레임(판 형상 부재)
21a : 다이 패드
21b : 이너 리드(리드)
21c : 아우터 리드
21d : 리드부(리드)
22 : 수지 성형 금형
23 : QFN(반도체 장치)
30 : 상부 금형
31 : 하부 금형
32 : 주입 게이트
33 : 캐비티
33a : 코너부
34 : 몰드 레진
35 : 에어 벤트
36 : 보이드
37 : 러너

Claims (16)

  1. 상면과, 에어 벤트 레진이 형성되며, 상기 상면과 연속해 있는 제1 측면을 구비한 밀봉체를 갖는 반도체 장치의 제조 방법으로서,
    (a) 한 쌍을 이루는 제1 금형과 제2 금형 중 적어도 어느 한쪽에 상기 밀봉체의 형태에 대응한 캐비티가 형성되고, 또한 상기 캐비티에 연통하는 주입 게이트 및 에어 벤트를 구비한 수지 성형 금형을 준비하는 공정과,
    (b) 반도체 칩이 탑재된 판 형상 부재를 상기 제1 금형과 상기 제2 금형의 사이에 배치하고, 상기 반도체 칩을 상기 캐비티로 덮은 상태에서 상기 제1 금형과 상기 제2 금형을 클램프하는 공정과,
    (c) 상기 주입 게이트로부터 상기 캐비티 내에 밀봉용 수지를 주입하여 상기 판 형상 부재 상에 상기 밀봉체를 형성하는 공정
    을 갖고,
    상기 수지 성형 금형의 상기 캐비티는, 상기 주입 게이트로부터 가장 떨어진 위치의 상기 에어 벤트에 대응한 상기 제1 측면과 상기 상면으로 이루어지는 상기 밀봉체의 엣지부를 형성하는 코너부를 구비하고, 상기 캐비티의 상기 코너부의 내주면의 단면의 반경은, 상기 밀봉체의 다른 엣지부를 형성하는 상기 캐비티의 다른 코너부의 내주면의 단면의 반경보다 큰 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 밀봉체는, 상기 제1 측면에 연속해 있는 제2 측면, 및 상기 상면에 연속해 있으며, 또한 상기 제1 측면에 대향하는 제3 측면을 더 구비하고, 상기 제3 측면은, 상기 주입 게이트 상에 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제2항에 있어서,
    상기 제1 측면과 상기 제3 측면은, 상기 밀봉체의 평면에서 보았을 때의 각부(角部)에 배치되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제3항에 있어서,
    상기 (b) 공정 전에, 상기 반도체 칩의 전극 패드와 상기 판 형상 부재의 리드를 도전성 와이어에 의해 전기적으로 접속하는 공정을 갖고, 상기 도전성 와이어의 선 직경은 φ20㎛ 이하인 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제4항에 있어서,
    상기 밀봉용 수지는, 그 특성을 나타내는 스파이럴 플로우가 100㎝ 이상인 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제1항에 있어서,
    상기 밀봉체의 상기 제1 측면과 상기 상면으로 이루어지는 상기 엣지부를 형성하는 상기 캐비티의 상기 코너부의 상기 내주면의 단면의 반경은, 0.5㎜ 이상인 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제3항에 있어서,
    상기 반도체 장치는, QFP, QFN, BGA 또는 LGA인 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 상면과, 에어 벤트 레진이 형성되며, 상기 상면과 연속해 있는 제1 측면과, 상기 상면과 상기 제1 측면에 연속해 있는 제2 측면을 구비한 밀봉체를 갖는 반도체 장치의 제조 방법으로서,
    (a) 한 쌍을 이루는 제1 금형과 제2 금형 중 적어도 어느 한쪽에 상기 밀봉체의 형태에 대응한 캐비티가 형성되고, 또한 상기 캐비티에 연통하는 주입 게이트 및 에어 벤트를 구비한 수지 성형 금형을 준비하는 공정과,
    (b) 반도체 칩이 탑재된 판 형상 부재를 상기 제1 금형과 상기 제2 금형 사이에 배치하고, 상기 반도체 칩을 상기 캐비티로 덮은 상태에서 상기 제1 금형과 상기 제2 금형을 클램프하는 공정과,
    (c) 상기 주입 게이트로부터 상기 캐비티 내에 밀봉용 수지를 주입하여 상기 판 형상 부재 상에 상기 밀봉체를 형성하는 공정
    을 갖고,
    상기 수지 성형 금형의 상기 캐비티는, 상기 주입 게이트로부터 가장 떨어진 위치의 상기 에어 벤트에 대응한 상기 제1 측면과 상기 제2 측면으로 이루어지는 상기 밀봉체의 제1 엣지부를 형성하는 제1 코너부와, 상기 제1 측면과 상기 상면으로 이루어지는 상기 밀봉체의 제2 엣지부를 형성하는 제2 코너부를 구비하고, 상기 제2 코너부의 내주면의 단면의 반경은, 상기 제1 코너부의 내주면의 단면의 반경보다 큰 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제8항에 있어서,
    상기 밀봉체의 상기 상면과 상기 제2 측면으로 이루어지는 제3 엣지부를 형성하는 상기 캐비티의 제3 코너부의 내주면의 단면의 반경은, 상기 제1 코너부의 상기 내주면의 단면의 반경보다 큰 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제9항에 있어서,
    상기 캐비티의 상기 제2 코너부의 상기 내주면의 단면의 반경과, 상기 제3 코너부의 상기 내주면의 단면의 반경은, 동일한 크기인 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제8항에 있어서,
    상기 밀봉체는, 상기 제1 측면에 대향하는 제3 측면을 구비하고, 상기 주입 게이트 상에 상기 제3 측면이 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제11항에 있어서,
    상기 제1 측면과 상기 제3 측면은, 상기 밀봉체의 평면에서 보았을 때의 각부에 배치되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제12항에 있어서,
    상기 반도체 장치는, QFP, QFN, BGA 또는 LGA인 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제8항에 있어서,
    상기 (b) 공정 전에, 상기 반도체 칩의 전극 패드와 상기 판 형상 부재의 리드를 도전성 와이어에 의해 전기적으로 접속하는 공정을 갖고, 상기 도전성 와이어의 선 직경은 φ20㎛ 이하인 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제8항에 있어서,
    상기 밀봉용 수지는, 그 특성을 나타내는 스파이럴 플로우가 100㎝ 이상인 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제8항에 있어서,
    상기 캐비티의 상기 제2 코너부의 상기 내주면의 단면의 반경은, 0.5㎜ 이상인 것을 특징으로 하는 반도체 장치의 제조 방법.
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