CN110767557B - 一种半导体器件及其制造模具 - Google Patents

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Abstract

本发明公开了一种半导体器件及其制造模具，涉及半导体制造的技术领域，包括上模及上模腔与下模及下模腔，上模和下模的左边设有浇注口,上模腔的右半部分的下表面或/和下模腔的右半部分的上表面设有利于排气的弧面，弧面为自上模腔或下模腔的中间朝向内引线的方向弯曲至上模或下模的右半部分及右端角落处的连续弧面，且弧面的弧度是由大变小的，且当上模设有弧面时，弧面在上模腔开始弯曲的起始点位于该半导体器件包封的导线弧高最高点的外侧。通过这种制造模具制成的半导体器件避免了因排气不畅而引起的表面缺陷。

Description

一种半导体器件及其制造模具
技术领域
本发明涉及半导体制造的技术领域，具体涉及一种半导体器件及其制造模具。
背景技术
现阶段，在半导体芯片的设计和制造过程中，还存在以下技术问题：
（1）现有用于减小电布线短路的技术：将包含结合的引线端子的汇流条相比内引线更多朝向管芯垫一侧延长，并在比内引线的末端的上表面低的位置安装汇流条。该技术能够确保不同长度的导线之间的间隙并防止电布线短路。然而，在该技术中，在形成引线框期间将汇流条加工成弯曲的形状，以使汇流条的高度在比内引线的末端低的位置。然而在汇流条的外围上需要用于安装在汇流条中形成弯曲的金属模具的空间，这要求缩短环绕汇流条的内引线，或缩短朝向封装的相邻的内引线，这将导致越过汇流条的接合导线的长度变长，并且这种长度长的导线在树脂密封期间会导致大的导线偏移，从而增加发生电布线短路的几率。
（2）现有用于避免导线发现偏移的技术：采用熔融时粘度低且具有高流动性树脂作为树脂封装时的塑封树脂。但是，高流动性塑封树脂由于粘度低，所以在树脂成型模具的排气口处容易形成大的树脂溢出，这会导致半导体器件的外观缺陷及导通不良；通过缩小排气孔的开口，可抑制树脂溢出的现象，但也将导致模具空腔中的空气不易排出，导致在模具空腔的排气孔附近的边角容易产生空洞，从而导致半导体器件的外观缺陷。
上述两个技术问题均会导致半导体器件的成品率降低的问题。
发明内容
本发明的目的在于提供一种半导体器件及其制造模具，以解决现有技术中导致的上述缺陷。
一种半导体器件的制造模具，包括上模及上模腔与下模及下模腔,所述上模和下模的左边设有浇注口,所述上模腔的右半部分的下表面或/和下模腔的右半部分的上表面设有利于排气的弧面。
优选的，所述弧面为自上模腔或/和下模腔的中间朝向内引线的方向弯曲至上模或/和下模的右半部分及右端角落处的连续弧面，且弧面的弧度是由大变小的。
优选的，当上模设有弧面时，所述弧面在上模腔开始弯曲的起始点位于该半导体器件包封的导线弧高最高点的外侧。
一种通过上述的制造模具制成的半导体器件，包括：
管芯垫，所述管芯垫包括上表面；
半导体芯片，所述半导体芯片借助管芯焊接材料安装在管芯垫的上表面，并且在半导体芯片的主表面设有多个电极垫；
密封体，所述密封体密封管芯垫的一部分和半导体芯片，所述管芯垫的下表面暴露在密封体的背面；
连接导线，所述连接导线包括第二导线、第三导线、第四导线和第五导线；
其特征在于：所述半导体芯片的多个电极垫和多个内引线电耦合到第二导线或第三导线中的任何一个；所述第四导线电耦合到汇流条；多个第二导线和多个第三导线的每个都越过汇流条；所述第五导线电耦合到管芯垫；在该半导体芯片中，第五导线最低，并且各弧线高低关系为：第五导线<第四导线<第二导线<第三导线，所述内引线和汇流条预先经过弯折处理。
优选的，所述内引线和汇流条弯折程度不同，使汇流条的引线框的封装内部端头低于内引线的引线框的封装内部端头。
优选的，所述内引线和汇流条弯折程度相同，使汇流条的引线框的封装内部端头齐平于内引线的引线框的封装内部端头。
本发明的优点：本发明涉及了一种半导体器件及其制造模具：通过导线电耦合半导体芯片的引线和电极垫，即半导体芯片的多个电极垫和多个内引线电耦合到第二导线或第三导线中的任何一个；多个第二导线和多个第三导线的每个都形成为越过汇流条；第四导线电耦合到汇流条；第五导线电耦合到管芯垫，且各弧线高低关系为：第五导线<第四导线<第二导线<第三导线，有效避免了导线在树脂密封期间偏移，从而降低发生电布线短路的几率。此外，在该半导体器件的成型模具部分，通过在上模腔的右半部分的下表面和下模腔的右半部分的上表面设有弧形，且弧形的弧度自中间往右半部分及右角落是由大变小的，方便了模具空腔中的空气排出，从而避免了半导体器件的外观缺陷。上述两种技术措施均会有利于半导体器件的厚度的降低和成品率升高。
附图说明
图1为本发明中的半导体的结构示意图。
图2和图3为本发明中的半导体的两种内部的结构示意图。
图4、图5和图6为本发明中的半导体的三种成型模具的结构示意图。
其中：
1b-内引线；1c-管芯垫；1ca-上表面；1cb-下表面；1d-汇流条；1f-外引线；2-半导体芯片；2a-主表面；2b-背表面；2c-电极垫；3-密封体；3b-背面；4b-第二导线；4c-第三导线；4d-第四导线；4e-第五导线；6-管芯焊接材料；7-带材；12a-上模；12aa-上模腔；12b-下模；12bb-下模腔；12ab-浇注口。
具体实施方式
为使本发明实现的技术手段、创作特征、达成目的与功效易于明白了解，下面结合具体实施方式，进一步阐述本发明。
实施例1
如图4所示，一种半导体器件的制造模具，包括上模12a及上模腔12aa与下模12b及下模腔12bb,所述上模12a和下模12b的左边设有浇注口12ab,所述上模腔12aa的右半部分的下表面设有利于排气的弧面。
在本发明中，所述弧面为自上模腔12aa的中间朝向内引线1b的方向弯曲至上模12a的右半部分及右端角落处的连续弧面，且弧面的弧度是由大变小的。
在本发明中，所述弧面在上模腔12aa开始弯曲的起始点位于该半导体器件包封的导线弧高最高点的外侧。
实施例2
如图5所示，一种半导体器件的制造模具，包括上模12a及上模腔12aa与下模12b及下模腔12bb,所述上模12a和下模12b的左边设有浇注口12ab,所述下模腔12bb的右半部分的上表面设有利于排气的弧面。
在本发明中，所述弧面为自下模腔12bb的中间朝向内引线1b的方向弯曲至下模12b的右半部分及右端角落处的连续弧面，且弧面的弧度是由大变小的。
实施例3
如图6所示，一种半导体器件的制造模具，包括上模12a及上模腔12aa与下模12b及下模腔12bb,所述上模12a和下模12b的左边设有浇注口12ab,所述上模腔12aa的右半部分的下表面和下模腔12bb的右半部分的上表面设有利于排气的弧面。
在本发明中，所述弧面为自上模腔12aa和下模腔12bb的中间朝向内引线1b的方向对应弯曲至上模12a和下模12b的右半部分及右端角落处的连续弧面，且弧面的弧度是由大变小的。
在本发明中，所述弧面在上模腔12aa开始弯曲的起始点位于该半导体器件包封的导线弧高最高点的外侧。
实施例4
如图2所示，一种通过上述的制造模具制成的半导体器件，包括：
管芯垫1c，所述管芯垫1c包括上表面1ca；
半导体芯片2，所述半导体芯片2借助管芯焊接材料6安装在管芯垫1c的上表面，并且在半导体芯片2的主表面2a设有多个电极垫2c；
密封体3，所述密封体3密封管芯垫1c的一部分和半导体芯片2，所述管芯垫1c的下表面1cb暴露在密封体3的背面3b；
连接导线，所述连接导线包括第二导线4b、第三导线4c、第四导线4d和第五导线4e；
所述半导体芯片2的多个电极垫2c和多个内引线1b电耦合到第二导线4b或第三导线4c中的任何一个；所述第四导线4d电耦合到汇流条1d；多个第二导线4b和多个第三导线4c的每个都越过汇流条1d；所述第五导线4e电耦合到管芯垫1c；在该半导体芯片中，第五导线4e最低，并且各弧线高低关系为：第五导线4e<第四导线4d<第二导线4b<第三导线4c，所述内引线1b和汇流条1d预先经过弯折处理。
在本发明中，所述内引线1b和汇流条1d弯折程度不同，使汇流条1d的引线框的封装内部端头齐平于内引线1b的引线框的封装内部端头。
实施例5
如图3所示，一种通过上述的制造模具制成的半导体器件，包括：
管芯垫1c，所述管芯垫1c包括上表面1ca；
半导体芯片2，所述半导体芯片2借助管芯焊接材料6安装在管芯垫1c的上表面，并且在半导体芯片2的主表面2a设有多个电极垫2c；
密封体3，所述密封体3密封管芯垫1c的一部分和半导体芯片2，所述管芯垫1c的下表面1cb暴露在密封体3的背面3b；
连接导线，所述连接导线包括第二导线4b、第三导线4c、第四导线4d和第五导线4e；
所述半导体芯片2的多个电极垫2c和多个内引线1b电耦合到第二导线4b或第三导线4c中的任何一个；所述第四导线4d电耦合到汇流条1d；多个第二导线4b和多个第三导线4c的每个都越过汇流条1d；所述第五导线4e电耦合到管芯垫1c；在该半导体芯片中，第五导线4e最低，并且各弧线高低关系为：第五导线4e<第四导线4d<第二导线4b<第三导线4c，所述内引线1b和汇流条1d预先经过弯折处理。
在本发明中，所述内引线1b和汇流条1d弯折程度不同，使汇流条1d的引线框的封装内部端头低于内引线1b的引线框的封装内部端头。这有助于在不引起内部电布线短路的情况下进一步降低半导体芯片的厚度。
综上所述，本发明涉及了一种半导体器件及其制造模具：通过导线电耦合半导体芯片的引线和电极垫，即半导体芯片的多个电极垫和多个内引线电耦合到第二导线或第三导线中的任何一个；多个第二导线和多个第三导线的每个都形成为越过汇流条；第四导线电耦合到汇流条；第五导线电耦合到管芯垫，且各弧线高低关系为：第五导线<第四导线<第二导线<第三导线，有效避免了导线在树脂密封期间偏移，从而降低发生电布线短路的几率。此外，在该半导体器件的成型模具部分，通过在上模腔的右半部分的下表面和下模腔的右半部分的上表面设有弧形，且弧形的弧度自中间往右半部分及右角落是由大变小的，方便了模具空腔中的空气排出，从而避免了半导体器件的外观缺陷。上述两种技术措施均会有利于半导体器件的厚度的降低和成品率升高。
因此，上述公开的实施方案，就各方面而言，都只是举例说明，并不是仅有的。所有在本发明范围内或在等同于本发明的范围内的改变均被本发明包含。

Claims (3)

1.一种通过半导体器件的制造模具制成的半导体器件，包括：
内引线（1b）；
管芯垫（1c），所述管芯垫（1c）包括上表面（1ca）；
汇流条（1d）；
半导体芯片（2），所述半导体芯片（2）借助管芯焊接材料（6）安装在管芯垫（1c）的上表面，并且在半导体芯片（2）的主表面（2a）设有多个电极垫（2c）；
密封体（3），所述密封体（3）密封管芯垫（1c）的一部分和半导体芯片（2），所述管芯垫（1c）的下表面（1cb）暴露在密封体（3）的背面（3b）；
连接导线，所述连接导线包括第二导线（4b）、第三导线（4c）、第四导线（4d）和第五导线（4e）；
其特征在于：所述半导体芯片（2）的多个电极垫（2c）和多个内引线（1b）电耦合到第二导线（4b）或第三导线（4c）中的任何一个；所述第四导线（4d）电耦合到汇流条（1d）；多个第二导线（4b）和多个第三导线（4c）的每个都越过汇流条（1d）；所述第五导线（4e）电耦合到管芯垫（1c）；在该半导体芯片中，第五导线（4e）最低，并且各弧线高低关系为：第五导线（4e）<第四导线（4d）<第二导线（4b）<第三导线（4c），所述内引线（1b）和汇流条（1d）预先经过弯折处理；
所述制造模具包括上模（12a）及上模腔（12aa）与下模（12b）及下模腔（12bb）,所述上模（12a）和下模（12b）的左边设有浇注口（12ab）,所述上模腔（12aa）的右半部分的下表面或/和下模腔（12bb）的右半部分的上表面设有利于排气的弧面，所述弧面为自上模腔（12aa）或下模腔（12bb）的中间朝向内引线（1b）的方向弯曲至上模（12a）或/和下模（12b）的右半部分及右端角落处的连续弧面，且弧面的弧度是由大变小的，当上模（12a）设有弧面时，所述弧面在上模腔（12aa）开始弯曲的起始点位于该半导体器件包封的导线弧高最高点的外侧。
2.根据权利要求1中所述的一种半导体器件，其特征在于：所述内引线（1b）和汇流条（1d）弯折程度不同，使汇流条（1d）的引线框的封装内部端头低于内引线（1b）的引线框的封装内部端头。
3.根据权利要求1中所述的一种半导体器件，其特征在于：所述内引线（1b）和汇流条（1d）弯折程度相同，使汇流条（1d）的引线框的封装内部端头齐平于内引线（1b）的引线框的封装内部端头。
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0130552A2 (en) * 1983-06-29 1985-01-09 Motorola, Inc. Electronic device method using a leadframe with an integral mold vent means
CN105374695A (zh) * 2011-01-12 2016-03-02 瑞萨电子株式会社 半导体器件的制造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0130552A2 (en) * 1983-06-29 1985-01-09 Motorola, Inc. Electronic device method using a leadframe with an integral mold vent means
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