CN217507315U - 半导体器件和引线框 - Google Patents
半导体器件和引线框 Download PDFInfo
- Publication number
- CN217507315U CN217507315U CN202123181461.8U CN202123181461U CN217507315U CN 217507315 U CN217507315 U CN 217507315U CN 202123181461 U CN202123181461 U CN 202123181461U CN 217507315 U CN217507315 U CN 217507315U
- Authority
- CN
- China
- Prior art keywords
- leadframe
- conductive structures
- pattern
- thickness
- lead frame
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 65
- 239000012777 electrically insulating material Substances 0.000 claims abstract description 20
- 239000000945 filler Substances 0.000 claims description 16
- 238000000465 moulding Methods 0.000 abstract description 20
- 238000006073 displacement reaction Methods 0.000 abstract description 7
- 230000015572 biosynthetic process Effects 0.000 abstract description 6
- 238000005516 engineering process Methods 0.000 abstract description 2
- 238000000034 method Methods 0.000 description 23
- 238000005530 etching Methods 0.000 description 12
- 239000011347 resin Substances 0.000 description 12
- 229920005989 resin Polymers 0.000 description 12
- 239000002184 metal Substances 0.000 description 10
- 229910052751 metal Inorganic materials 0.000 description 10
- 229910000679 solder Inorganic materials 0.000 description 9
- 239000000463 material Substances 0.000 description 8
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 5
- 239000004593 Epoxy Substances 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 5
- 150000001875 compounds Chemical class 0.000 description 4
- 229910052802 copper Inorganic materials 0.000 description 4
- 239000010949 copper Substances 0.000 description 4
- LNUFLCYMSVYYNW-ZPJMAFJPSA-N [(2r,3r,4s,5r,6r)-2-[(2r,3r,4s,5r,6r)-6-[(2r,3r,4s,5r,6r)-6-[(2r,3r,4s,5r,6r)-6-[[(3s,5s,8r,9s,10s,13r,14s,17r)-10,13-dimethyl-17-[(2r)-6-methylheptan-2-yl]-2,3,4,5,6,7,8,9,11,12,14,15,16,17-tetradecahydro-1h-cyclopenta[a]phenanthren-3-yl]oxy]-4,5-disulfo Chemical compound O([C@@H]1[C@@H](COS(O)(=O)=O)O[C@@H]([C@@H]([C@H]1OS(O)(=O)=O)OS(O)(=O)=O)O[C@@H]1[C@@H](COS(O)(=O)=O)O[C@@H]([C@@H]([C@H]1OS(O)(=O)=O)OS(O)(=O)=O)O[C@@H]1[C@@H](COS(O)(=O)=O)O[C@H]([C@@H]([C@H]1OS(O)(=O)=O)OS(O)(=O)=O)O[C@@H]1C[C@@H]2CC[C@H]3[C@@H]4CC[C@@H]([C@]4(CC[C@@H]3[C@@]2(C)CC1)C)[C@H](C)CCCC(C)C)[C@H]1O[C@H](COS(O)(=O)=O)[C@@H](OS(O)(=O)=O)[C@H](OS(O)(=O)=O)[C@H]1OS(O)(=O)=O LNUFLCYMSVYYNW-ZPJMAFJPSA-N 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000010292 electrical insulation Methods 0.000 description 2
- 238000009713 electroplating Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 230000000712 assembly Effects 0.000 description 1
- 238000000429 assembly Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000008030 elimination Effects 0.000 description 1
- 238000003379 elimination reaction Methods 0.000 description 1
- -1 epoxy Chemical class 0.000 description 1
- 238000005429 filling process Methods 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 238000012858 packaging process Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 239000000088 plastic resin Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49541—Geometry of the lead-frame
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
- H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
- H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
公开半导体器件和引线框。引线框包括导电结构的图案，其中一个或多个牺牲连接结构在一对导电结构之间桥式延伸。牺牲连接结构或多个牺牲连接结构形成在引线框的第一表面和第二表面之一处，并且在第一表面和第二表面之间具有小于引线框厚度的厚度。在引线框的导电结构之间模塑电绝缘材料的填充物，其中在连接结构和引线框的另一表面之间模塑电绝缘材料。在引线框的形成和预模塑过程中，牺牲连接结构抵消了部件的变形和位移。本实用新型的技术提供了具有改进性能的半导体器件以及引线框。
Description
技术领域
本说明涉及半导体器件。
例如，一个或多个实施例可应用于诸如集成电路(IC)的半导体器件。
背景技术
各种类型的半导体器件可以受益于使用预模塑的引线框。
四平面无引线(QFN)封装件在封装底部具有外围焊盘，以便提供与诸如印刷电路板(PCB)的基板的电连接，是这种器件的示例。
预模塑的引线框，包括围绕金属引线和半导体芯片或管芯(dice) 附着在其上的焊盘/焊板的树脂/塑料材料；模塑化合物(例如环氧树脂) 随后模塑到连接到预模塑的引线框上的芯片或管芯上。
例如，在QFN封装件的情况下，使用光刻技术在顶部和底部蚀刻金属(例如，铜)引线框，以便产生一个或多个焊盘/焊板与连接到杆(bar) 的引线一起的期望图案。
这样蚀刻的引线框在预模塑步骤中被完全填充塑料树脂。这可能涉及到使用标准成型技术，以便填补引线框中的空白。
在模塑之后，可以应用消光和涂抹工艺，以获得清洁的顶部和底部铜表面，预模塑的树脂将引线框的部件封装在稳定的平面结构中。
在(预)模塑过程中，树脂流过开放空间以渗透引线框厚度。引线框中的结构应保持期望位置，以避免在填充过程中发生任何位移或变形。
为此，引线框的部件(例如焊盘)可以通过连接杆来支撑/固定。这些连接杆可以位于例如焊盘角处，以便节省空间并为信号引线留下可用的剩余空间。
例如，如果引线框中存在两个或多个焊盘/焊板，则几乎不可能通过多个连接来可靠地“锁定”所有焊盘/焊板。观察到具有(仅)两个连接的焊盘或焊板在模塑过程中会不期望地移动。
在具有更多焊盘/焊板的复杂设计的情况下，提供与外杆的充分连接实际上是不可能的。例如，在包括分立元件的电路布局中，由杆连接的管芯焊盘可能不是所期望的电绝缘，例如，漏极和集电极通常短路。
此外，用于形成附加连接杆的位置消耗了宝贵的面积，并可能导致引线框中的某些引线变得不可用，从而丢失。
总而言之，在预模塑过程中处理不期望的位移或变形的传统方法，伴随着框夹具之间电气绝缘损失的风险，存在诸如：引脚数可能减少和封装尺寸可能增加的缺点；多管芯焊盘情况下的设计约束；和电短路的管芯焊盘。
本领域需要提供改进的解决方案，克服前面所讨论的现有技术解决方案的缺点。
实用新型内容
鉴于上述针对半导体器件设计所面临的问题，本公开的实施例旨在提供具有改进性能的半导体器件。
本公开的实施例提供了一种引线框。引线框具有第一表面和与第一表面相对的第二表面，以及位于第一表面与第二表面之间的引线框厚度，引线框包括：半导体芯片安装区域，位于第一表面处；导电结构的图案；至少一个连接结构，在导电结构的图案中的一对导电结构之间桥式延伸；其中至少一个连接结构位于引线框的第一表面和第二表面中的一个表面处，并且具有小于引线框厚度的结构厚度；以及电绝缘材料的填充物，被模塑在导电结构的图案中的导电结构之间，来自填充物的电绝缘材料被模塑在至少一个连接结构与引线框的第一表面和第二表面中的另一表面之间，并且填充物具有与引线框的第一表面共面的第一表面和与引线框的第二表面共面的第二表面。
在一些实施例中，其中至少一个连接结构位于引线框的第二表面处。
在一些实施例中，至少一个连接结构厚度为引线框厚度的一半。
在一些实施例中，半导体芯片安装区域、导电结构的图案和至少一个连接结构由从第一表面延伸的第一半蚀刻开口和从第二表面延伸的第二半蚀刻开口限定。
本公开的实施例还提供了一种半导体器件，包括：引线框，具有第一表面和与第一表面相对的第二表面，以及位于第一表面与第二表面之间的引线框厚度，并且包括：位于第一表面的半导体芯片安装区域；以及导电结构的图案；第一电绝缘材料的填充物，被模塑在导电结构的图案中的导电结构之间；半导体芯片，被安装到半导体芯片安装区域；以及至少一个凹槽，位于引线框的第一表面和第二表面中的一个表面处，至少一个凹槽在导电结构的图案中的一对导电结构之间桥式延伸；其中至少一个凹槽具有小于第一表面和第二表面之间的引线框厚度的深度，并且导电结构的图案中的一对导电结构在凹槽处相互电绝缘。
在一些实施例中，半导体器件还包括第二电绝缘材料的填充物，第二电绝缘材料的填充物被模塑在半导体芯片上方并且被模塑到引线框的第一表面和第一电绝缘材料的填充物上。
在一些实施例中，半导体器件还包括在凹槽处的导电结构的相互突出部分，相互突出部分形成至少一个连接结构的端部邻接，至少一个连接结构本将在导电结构的图案中的一对导电结构之间桥式延伸。
在一些实施例中，相互突出部分位于引线框的第一表面和第二表面中的一个表面处，并且具有小于引线框厚度的部分厚度。
在一些实施例中，至少一个凹槽位于引线框的第二表面处。
在一些实施例中，第一电绝缘材料的填充物具有与引线框的第一表面共面的第一表面，并且具有与引线框的第二表面共面的第二表面。
在一些实施例中，半导体芯片安装区域和导电结构的图案由从第一表面延伸的第一半蚀刻开口和从第二表面延伸的第二半蚀刻开口限定，第一半蚀刻开口和第二半蚀刻开口由第一电绝缘材料的填充物填充。
本实用新型的技术提供了具有改进性能的半导体器件以及引线框。
附图说明
现在将参考附图仅通过示例的方式描述一个或多个实施例，其中：
图1A和图1B是根据本说明书的实施例的引线框在预模塑之前的透视图；
图2A和图2B是根据本说明书的实施例的引线框在预模塑之后的透视图；
图3是沿图2B的II-II线放大复制的横截面图；
图4是基本上对应于示出蚀刻步骤结果的视图3的横截面图；和
图5A和图5B是本说明书的实施例可应用于的半导体器件的透视图。
应该理解，为了清楚和易于理解，各种数字可能不是按同一比例绘制的。
具体实施方式
在接下来的描述中，示出了各种特定细节，以便提供对根据描述的实施例的各种示例的深入理解。可以在没有一个或多个具体细节的情况下获得实施例，或者利用其他方法、组件、材料等获得实施例。在其他情况下，未详细说明或描述已知结构、材料或操作，从而不会模糊实施例的各个方面。
在本说明书的框架中对“实施例”或“一个实施例”的引用旨在指示在至少一个实施例中包括关于该实施例描述的特定配置、结构或特性。因此，诸如“在实施例中”、“在一个实施例中”等可能存在于本说明书的各个点中的短语不一定确切地指代一个且相同的实施例。此外，在一个或多个实施例中，特定构象、结构或特性可以以任何适当的方式组合。
本文使用的标题/参考仅仅是为了方便而提供的，因此并不定义保护的范围或实施例的范围。
此外，在整个图中，类似的部件或元件用类似的参考符号表示，为了简洁起见，将不对每个图重复相应的描述。
引线框(leadframe，或lead frame)这一名称目前被用来表示为半导体芯片或管芯提供支撑的金属框(例如，参见美国专利和商标局的USPC 综合术语表)，以及将半导体芯片或管芯耦合到其他电气元件或触点的电引线。
基本上，引线框包括导电结构(引线)阵列，其从外围位置沿半导体芯片或管芯的方向向内延伸，从而从具有至少一个半导体芯片或管芯附着在其上的管芯焊盘形成导电结构的阵列。这可以通过管芯附着粘合剂(例如，管芯附着膜或DAF)。
引线框中的引线与半导体芯片或管芯的电耦合可以通过在芯片或管芯周围形成引线键合图案的导线来进行。
引线框与安装在其上的半导体管芯(目前也称为半导体芯片)是半导体器件的塑料封装的主要部件之一。它由导电材料(例如铜等金属) 制成，并使用不同的介入材料：胶水、胶带、焊膏来配置和成形以支撑附着在其上的管芯。
各种类型的半导体器件可以受益于使用预模塑的引线框。预模塑的引线框包括围绕金属引线的树脂/塑料材料和半导体芯片或管芯可附着在其上的管芯焊板；模塑化合物(例如环氧树脂)随后模塑到连接到预模塑的引线框上的芯片或管芯上。
一个或多个实施例可以涉及一种方法。
一个或多个实施例可以涉及用于这种方法的组件。包括焊盘之间的半蚀刻临时连接杆的预模塑的引线框可以是这样的组件的示例。
一个或多个实施例可以涉及可以使用这样的组件生产的相应半导体器件。
一个或多个实施例可以涉及在引线框的底部(或背面)侧半蚀刻的临时(牺牲)连接。这些连接有助于在蚀刻和预模塑期间保持引线框结构在一起，减少变形和不期望的位移的风险。
在一个或多个实施例中，管芯焊盘只能暂时短路，并且在去除连接杆的蚀刻步骤期间可以获得物理分离。
一个或多个实施例有效地减少变形并在预模塑期间促进更强的引线框稳定性，节省用于附加焊盘的空间。
一个或多个实施例不对封装尺寸和/或可用信号引线的数量产生负面影响；可以在没有设计限制的情况下容纳多个焊盘/焊板。
图1A和图1B是“裸”引线框10(在预模塑之前)的透视图。图 1A示出了从顶部或正面(半导体管芯安装在其上的那个侧)看的视图，图1B示出了从底部或背面看的视图。
如图1A和图1B所示(仅作为示例)，引线框10可包括引线阵列 12和至少一个管芯焊盘14，一个(或多个)半导体芯片IC(以虚线轮廓示出)可安装在管芯焊盘14上。
如本文通过示例方式所示，引线框10(用于诸如电子熔断器的半导体器件中--例如eFuse的简称E熔断器)可以包括其他焊盘或焊板14'、 14”，这些焊盘或焊板14'、14”被配置为耦合到(电源)连接，例如用于半导体芯片IC(以虚线示出)的所谓带(ribbons)。
本领域的技术人员将容易理解，本文提供的关于管芯焊盘14的描述也适用于焊盘或焊板，如14'和/或14”。
用于生产引线框(如10)的传统技术是光刻。面板或卷轴形式的原始(例如铜)片材顶部/底部覆盖有通过掩蔽和蚀刻而显影的抗蚀剂。暴露的金属被蚀刻掉，抗蚀剂最终被移除。用这种技术可以同时形成引线 12和焊盘/焊板14、14'和14”。
例如图中所示的集成电路IC的半导体管芯被附接到诸如14的焊盘上，并且在引线键合过程中提供金、银或铜线(为了简单起见在图中不可见)，以便将管芯与引线/焊盘连接。引线键合后，封装/焊料电镀步骤完成封装流程。
在使用预模塑的引线框的那些类型的半导体器件中，图1A和图1B 的“裸”引线框经受预模塑处理，其结果是引线框10变成预模塑的引线框。
在图2A和图2B中可见这种预模塑的引线框，其中：图2A示出从顶部或正面观察到的预模塑的引线框10，图2B示出从底部或背面观察到的预模塑的引线框10。预模塑的引线框10被“完全填充”树脂/塑料材料16(例如环氧树脂)，使其渗透到金属引线12和焊盘或焊板14、14'、 14”周围的空间中(并在其中进行固化)。
随后，模塑化合物被模塑到(预模塑的)引线框10上，引线框10 上附着有芯片或管芯14。为了简单起见，这样的模塑化合物(例如环氧树脂，与预模塑树脂16不同或相同)在图2A中不可见，而是在图5A 和图5B中以虚线18表示，如下文所述。
一般而言，如前述所讨论的预模塑的引线框技术是本领域中的常规技术，这使得在此没有必要提供更详细的描述。
在预模塑的引线框制造过程中(与图1A和图1B相比，见图2A和图2B)，蚀刻引线框完全由树脂(例如16)填充，该树脂通过裸引线框的厚度渗透到空白空间中，如图1A和图1B所示。
如前所述，各种结构(引线12、焊盘或焊板14、14'、14”，包括管芯焊盘14)应期望地保持其位置，在引线框形成期间和在预模塑树脂填充期间避免位移或变形。
在一个或多个实施例中，可提供临时(牺牲)连接，如图1A、图 1B和图2B中在100处举例说明的。如图所示，这些连接件例如可提供在焊板或焊盘与另一焊板或焊盘之间、以及焊板或焊盘与引线之间。至少在原则上，也可以考虑引线间连接。
在一个或多个实施例中，在导致产生图1A和图1B的“裸”引线框 10的蚀刻工艺期间，连接件100可以作为引线框的底部或背面的半蚀刻形成而被提供。
如在图3的横截面图中可见的，连接件100在引线框10中半蚀刻的两个导电部分(在图3所示的情况下，管芯焊盘14和相邻的焊板14”) 之间桥式延伸，而不延伸到引线框10的整个深度或高度。
即，如图3所示(其中引线框是从底侧向上示出的，即从其底侧或背面观察)，一定量的预模塑树脂16留在连接件100(基本上是杆)和引线框的顶侧或前侧(图3中面向下)之间。
根据本领域的当前语言，本文使用“半蚀刻”的名称来表示不延伸到引线框10的整个深度或高度(在引线框10的相对表面之间测量)的连接件100，但这并不意味着连接件100必须具有等于或接近引线框10 的厚度/高度的50％的厚度/高度。如图1A和图1B所示，引线框的半蚀刻从(即，在)顶/前侧和底/后侧提供。填充金属引线12和焊盘或焊板 14、14'、14”周围空间的树脂/塑料材料16相应地填充从顶部/前侧延伸的半蚀刻开口以及从底部/后侧延伸的半蚀刻开口，并且在固化后将具有与引线框的顶部/前侧共面的前表面和与引线框的底部/后侧共面的后表面。参见图2A和图2B。
根据应用/工艺，可以选择连接件100的厚度/高度，以便于随后移除连接件100(如图3中SE处的虚线示意性示出)。
如图4所示，连接件100的去除(例如蚀刻)导致在提供连接件100 的位置处形成凹槽。
连接件100的去除可涉及例如引线框10的(进一步)蚀刻步骤。
这样的(选择性)蚀刻-如图3中的SE所示-也可用于对本文所讨论的实施例的特征没有特别兴趣的其他目的而应用于引线框10。
如所讨论的，连接件100有助于在引线框10的形成过程中(例如通过蚀刻)以及在预模塑过程中保持引线框结构更坚固和更牢固，减少部件不期望的变形和位移的风险。
通过比较图3和图4，可以理解，连接件100的去除重新建立了引线框的相邻导电部分(如图3和图4中的管芯焊盘14和焊板14”所示) 之间的电隔离，这些导电部分先前由连接件100(机械和电)连接。
图5A和图5B是半导体器件20(电子熔断器--简言之为e-熔断器或 eFuse)的透视图，该半导体器件20包括如前所述处理的预模塑的引线框10。具体地，图5A示出了从顶侧或前侧观察到的器件20，图5B示出了从底侧或后侧观察到的器件20。
如本文通过示例所示，引线框10可以包括被配置为接收(电源)连接的其他焊盘或焊板14'、14”，例如耦合到半导体芯片IC(以虚线轮廓示出)的所谓带或夹(clip)R。
在图5A中面向上，模塑化合物18模塑到(预模塑的)引线框10 上，引线框10具有芯片IC和布置在其上的顶部或前表面的电触点(带) R。模塑化合物18(例如环氧树脂，与预模塑树脂16不同或相同)的轮廓在图5A和图5B中以虚线表示。
当然，将电子熔断器称为可应用于实施例的半导体器件20仅仅是作为示例，而不是在实施例的限制意义上解释。
图5B中引线框10的底面或后面朝上的表示示出了在最终器件20 中保留的连接件100的去除的可能的“残余物”100'。
在图5B中例示了焊盘/焊板14和14'之间的两个连接件的残留物 100'，另外可以理解，这种残留物可以存在于(“半蚀刻”)连接件100 最初存在并随后被移除的任何位置。
这些残留物100'可以包括在引线框12(和器件20)的底部或背面中的凹部或凹槽，这些凹部或凹槽位于最初提供连接件100的那些位置处，这些连接件随后被移除(例如“蚀刻掉”)，以在引线框10的导电结构之间提供电绝缘，例如图3和图4中的14和14'。
注意，在某些实施例中，残留物100'可以包括凹部或凹槽，随后这些凹部或凹槽至少部分地由其它材料例如电镀填充。
在任何情况下，残留物100'仍然存在，并且它们的存在可以在最终完整的器件中被检测到，作为连接件100的提供和随后移除的“证明”，即作为连接件移除的证据。
如图4所示，残留物100'可以包括引线框10的导电结构的相互突出部分，例如14和14'，它们最初用作连接件100的桥式结构的端部邻接。
因此，一个或多个实施例在引线框形成期间(例如通过蚀刻)和预模塑期间有效地减少了引线框的不期望的变形和位移，同时节省了用于附加焊盘/焊板和信号引线的空间，在设计中没有特别的限制，便于制造更小的封装件。
综上所述，一个或多个实施例可以涉及制造半导体器件的方法(例如，20)，其中，所述方法包括：将至少一个半导体芯片(例如，IC)布置到引线框(例如，10)的第一(例如，顶部或前部)表面中的至少一个半导体芯片安装区域(例如，芯片安装焊盘14)上，引线框包括导电结构的图案(例如，引线12和焊盘/焊板14、14'、14”)并且具有与第一表面相对的第二(例如，底部或背面)表面以及第一表面与第二表面之间的引线框厚度(即，在垂直于引线框的总平面的方向上测量)。
如本文所例示的方法可以包括：形成(提供)至少一个(牺牲)连接结构(例如，100)，在所述导电结构的图案中在一对导电结构(例如，参见图3中的14、14')之间桥式延伸，其中，所述至少一个连接结构形成在引线框的第一表面和第二表面中的一个表面处(例如，在第一表面和第二表面之间)，并且在第一表面和第二表面之间具有小于所述引线框厚度的厚度。然后，在所述导电结构的图案中的导电结构之间模塑电绝缘材料的填充物(例如，16)，其中来自所述填充物的绝缘材料模塑(并因此穿透)在所述至少一个连接结构和引线框的第一表面和第二表面(例如，第二表面)的另一表面连接结构之间。然后消除(例如参见图3中的SE)在所述导电结构的图案中的所述一对导电结构之间的所述至少一个(牺牲)连接结构。
如本文所例示的方法可包括在引线框的第二(例如，底部或背面) 表面处形成至少一个连接结构。
如本文所例示的方法可以包括在引线框中形成或提供(例如，通过蚀刻)至少一个连接结构连同所述导电结构图案。
如本文所例示的方法可以包括通过蚀刻金属材料来形成(提供)所述至少一个连接结构和所述导电结构的图案。
如本文所例示的方法可以包括在第一表面和第二表面之间形成(提供)厚度约为所述引线框厚度的一半的至少一个连接结构。
如本文所使用的，措词“近似”表示在用于制造它的方法的技术公差范围内产生的技术特征。
如本文所例示的引线框(例如，例如10)，有助于作为用于如本文所例示的方法的组件而被提供。
如图1A和图1B所示，这种组件可以被提供为“裸”(例如，仅金属)引线框，该引线框具有包括至少一个半导体芯片安装区域(例如， 14)的第一表面和与第一表面相对的第二表面，该引线框具有位于第一表面和第二表面之间的引线框厚度。所述引线框包括：导电结构的图案 (例如12、14、14'、14”)；以及至少一个连接结构(例如100)，在所述导电结构的图案中的一对导电结构(例如14、14')之间桥式延伸，其中，所述至少一个连接结构位于所述引线框的第一表面和第二表面中的一个表面处(例如，在所述第一表面和所述第二表面处)，并且在所述第一表面和所述第二表面之间具有小于所述引线框厚度的厚度。
有利地，至少一个连接结构可位于引线框(10)的第二表面处。
有利地，至少一个连接结构可以在引线框的第一表面和第二表面之间具有大约一半所述引线框厚度的厚度。
在这里，“近似”的措辞同样表示在制造方法的技术公差范围内生产的技术特征。
如图2A和图2B所例示的，本文所讨论的组件可以同样作为“预模塑”(例如金属加上预模塑树脂)的引线框提供，包括在所述导电结构的图案中的导电结构之间模塑的电绝缘材料的填充物(例如16)，其中来自所述填充物的电绝缘材料在所述至少一个连接结构和引线框(10) 的第一表面和第二表面(例如底面或背面)中的另一表面之间模塑。
如本文所例示的半导体器件(例如参见图5A和图5B中的20)，可以包括：至少一个半导体芯片(例如，IC)，布置在引线框的第一(例如，顶或前)表面中的至少一个半导体芯片安装区域(例如，14)上，引线框包括导电结构的图案，并且具有与第一表面相对的第二表面和在第一表面和第二表面之间的引线框厚度。该器件还包括在所述导电结构的图案中在导电结构之间模塑的电绝缘材料的填充物(例如16)。在引线框的第一表面和第二表面中的一个表面(例如，底面或背面)处有至少一个凹槽(例如，100')，该至少一个凹槽在所述导电结构的图案中的一对导电结构(例如参见图4中的14、14')之间桥式延伸，其中所述至少一个凹槽(由消除例如100的连接件而产生)在第一表面和第二表面之间具有小于所述引线框厚度的深度，并且所述导电结构的图案中的所述一对导电结构在所述凹槽处相互电绝缘。
在如本文所例示的半导体器件中，至少一个凹槽(例如，100')可位于引线框的第二表面处。
在不损害基本原理的情况下，细节和实施例可以仅以示例的方式相对于所描述的内容而改变，甚至显著地改变，而不偏离实施例的范围。
权利要求是本文结合实施例提供的技术公开的组成部分。
保护的范围由所附权利要求决定。
Claims (11)
1.一种引线框，其特征在于，具有第一表面和与所述第一表面相对的第二表面，以及位于所述第一表面与所述第二表面之间的引线框厚度，所述引线框包括：
半导体芯片安装区域，位于所述第一表面处；
导电结构的图案；
至少一个连接结构，在所述导电结构的图案中的一对导电结构之间桥式延伸；
其中所述至少一个连接结构位于所述引线框的所述第一表面和所述第二表面中的一个表面处，并且具有小于所述引线框厚度的结构厚度；以及
电绝缘材料的填充物，被模塑在所述导电结构的图案中的导电结构之间，来自所述填充物的电绝缘材料被模塑在所述至少一个连接结构与所述引线框的所述第一表面和所述第二表面中的另一表面之间，并且所述填充物具有与所述引线框的所述第一表面共面的第一表面和与所述引线框的所述第二表面共面的第二表面。
2.根据权利要求1所述的引线框，其特征在于，所述至少一个连接结构位于所述引线框的所述第二表面处。
3.根据权利要求1所述的引线框，其特征在于，所述至少一个连接结构厚度为所述引线框厚度的一半。
4.根据权利要求1所述的引线框，其特征在于，所述半导体芯片安装区域、所述导电结构的图案和所述至少一个连接结构由从所述第一表面延伸的第一半蚀刻开口和从所述第二表面延伸的第二半蚀刻开口限定。
5.一种半导体器件，其特征在于，包括：
引线框，具有第一表面、与所述第一表面相对的第二表面、以及位于所述第一表面与所述第二表面之间的引线框厚度，并且包括：位于所述第一表面的半导体芯片安装区域；以及导电结构的图案；
第一电绝缘材料的填充物，被模塑在所述导电结构的图案中的导电结构之间；
半导体芯片，被安装到所述半导体芯片安装区域；以及
至少一个凹槽，位于所述引线框的所述第一表面和所述第二表面中的一个表面处，所述至少一个凹槽在所述导电结构的图案中的一对导电结构之间桥式延伸；
其中所述至少一个凹槽具有小于所述第一表面和所述第二表面之间的所述引线框厚度的深度，并且所述导电结构的图案中的所述一对导电结构在所述凹槽处相互电绝缘。
6.根据权利要求5所述的半导体器件，其特征在于，还包括第二电绝缘材料的填充物，所述第二电绝缘材料的填充物被模塑在所述半导体芯片上方并且被模塑到所述引线框的所述第一表面和第一电绝缘材料的填充物上。
7.根据权利要求5所述的半导体器件，其特征在于，还包括在所述凹槽处的所述导电结构的相互突出部分，所述相互突出部分形成至少一个连接结构的端部邻接，所述至少一个连接结构本将在所述导电结构的图案中的所述一对导电结构之间桥式延伸。
8.根据权利要求7所述的半导体器件，其特征在于，所述相互突出部分位于所述引线框的所述第一表面和所述第二表面中的一个表面处，并且具有小于所述引线框厚度的部分厚度。
9.根据权利要求5所述的半导体器件，其特征在于，所述至少一个凹槽位于所述引线框的所述第二表面处。
10.根据权利要求5所述的半导体器件，其特征在于，所述第一电绝缘材料的填充物具有与所述引线框的所述第一表面共面的第一表面，并且具有与所述引线框的所述第二表面共面的第二表面。
11.根据权利要求5所述的半导体器件，其特征在于，所述半导体芯片安装区域和所述导电结构的图案由从所述第一表面延伸的第一半蚀刻开口和从所述第二表面延伸的第二半蚀刻开口限定，所述第一半蚀刻开口和所述第二半蚀刻开口由所述第一电绝缘材料的填充物填充。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT102020000031553 | 2020-12-18 | ||
| IT202000031553 | 2020-12-18 | ||
| US17/550,925 | 2021-12-14 | ||
| US17/550,925 US20220199500A1 (en) | 2020-12-18 | 2021-12-14 | Method of manufacturing semiconductor devices, component for use therein and corresponding semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN217507315U true CN217507315U (zh) | 2022-09-27 |
Family
ID=81992377
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202123181461.8U Active CN217507315U (zh) | 2020-12-18 | 2021-12-17 | 半导体器件和引线框 |
| CN202111550048.6A Pending CN114649216A (zh) | 2020-12-18 | 2021-12-17 | 制造半导体器件的方法、使用的组件和相应的半导体器件 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202111550048.6A Pending CN114649216A (zh) | 2020-12-18 | 2021-12-17 | 制造半导体器件的方法、使用的组件和相应的半导体器件 |
Country Status (1)
| Country | Link |
|---|---|
| CN (2) | CN217507315U (zh) |
-
2021
- 2021-12-17 CN CN202123181461.8U patent/CN217507315U/zh active Active
- 2021-12-17 CN CN202111550048.6A patent/CN114649216A/zh active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| CN114649216A (zh) | 2022-06-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6630729B2 (en) | Low-profile semiconductor package with strengthening structure | |
| KR940007757Y1 (ko) | 반도체 패키지 | |
| KR100462105B1 (ko) | 수지밀봉형 반도체장치의 제조방법 | |
| US6433421B2 (en) | Semiconductor device | |
| US6777262B2 (en) | Method of packaging a semiconductor device having gull-wing leads with thinner end portions | |
| JP2000294715A (ja) | 半導体装置及び半導体装置の製造方法 | |
| CN212182312U (zh) | 半导体封装件 | |
| KR19980055817A (ko) | 버텀리드 반도체 패키지 및 그 제조 방법 | |
| JP2915282B2 (ja) | プラスチックモールドした集積回路パッケージ | |
| US8395246B2 (en) | Two-sided die in a four-sided leadframe based package | |
| EP4016617A1 (en) | Method of manufacturing semiconductor devices, component for use therein and corresponding semiconductor device | |
| CN217507315U (zh) | 半导体器件和引线框 | |
| US6921967B2 (en) | Reinforced die pad support structure | |
| US8349655B2 (en) | Method of fabricating a two-sided die in a four-sided leadframe based package | |
| CN114981940A (zh) | 在坚固的封装衬底中具有分割裸片垫的经封装电子装置 | |
| CN218101253U (zh) | 用于半导体器件的预模制引线框架和半导体器件 | |
| CN218957727U (zh) | 半导体器件 | |
| CN217334014U (zh) | 半导体器件 | |
| CN218333789U (zh) | 衬底和半导体器件 | |
| EP4113601B1 (en) | Method of manufacturing substrates for semiconductor devices, corresponding substrate and semiconductor device | |
| EP4125125A1 (en) | Method of producing substrates for semiconductor devices, corresponding substrate and semiconductor device | |
| KR101095527B1 (ko) | 리드 프레임 및 그 제조 방법 | |
| JP2503029B2 (ja) | 薄型構造の半導体装置の製造方法 | |
| JP2002164496A (ja) | 半導体装置およびその製造方法 | |
| JP3185178B2 (ja) | 半導体パッケージ及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| GR01 | Patent grant | ||
| GR01 | Patent grant |