KR20120080635A - 선택적 실리콘 에치 공정 - Google Patents

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Abstract

기판에 배치되는 실리콘층을 에칭하는 공정으로서, 실리콘층에 제1트렌치를 이방성 에칭하는 단계와; 상기 제1트렌치의 실리콘 표면을 선택적으로 이방성 습식 에칭하는 단계로서, 상기 습식 에칭은 방향족 트리(저급)알킬 4차 오늄 수산화물과 비대칭 테트라알킬 4차 포스포늄 염을 포함하는 수용성 조성물에 상기 실리콘 표면을 노출시키는 단계를 포함하는 단계;를 구비하며, 상기 습식 에칭은 실리콘층의 (110)과 (100)평면을 대략 동일한 레이트로 (111)평면에 대해 우선적으로 에칭하여, 평면(111) 내에 측벽을 가지는 확대된 트렌치를 형성하는 것을 특징으로 한다. 이와 같이 생성된 트렌치에, 실리콘층의 적어도 일부분에 스트레스를 인가하는 공정의 부분으로서, 실리콘 합금이 에피택셜하게 증착될 수 있다.

Description

선택적 실리콘 에치 공정{SELECTIVE SILICON ETCH PROCESS}
본 발명은 일반적으로 금속 산화물 반도체 전계 효과 트랜지스터 및 다른 실리콘 기반 장치의 제조에 관한 것이다. 보다 구체적으로, 본 발명은 그와 같은 및 유사한 장치에 사용하기 위하여 선택적으로 실리콘을 에칭하는 공정에 관한 것이다.
실리콘 습식 에치는 집적회로 제조에 있어서 중요한 공정이다. 선택적인 실리콘 습식 에치에 대한 특정 응용은 트랜지스터 제조의 전공정(Front End of Line, FEOL)에서 게이트 형성을 위한 스트레인(strain) 도입을 위한 것이다. 게이트 산화물, 실리콘 산화물, 실리콘 질화물, 폴리실리콘 및 다른 필름들이 트랜지스터 게이트 구조를 형성하기 위하여 연속적인 증착, 패터닝 및 에칭 단계들을 통해 실리콘 위에 증착될 수 있다. 이 공정 동안, 선택적인 마스킹(masking)을 통해, 실리콘 표면이 붕소, 인, 비소 또는 다른 음 또는 양의 실리콘 바이어싱 요소(silicon biasing elements)로 도핑된다. 그 다음, 실리콘 표면은 가열되어 상기 도펀트(dopant)를 실리콘 안으로 유도한다. 다음에, 상기 단결정질의 실리콘은 식각되어 실리콘-게르마늄(SiGe)과 같은 스트레인 유도 실리콘 합금(strain inducing silicon alloy)의 후속 증착을 위해 게이트 간에 채널을 생성하게 된다. 어떤 양의 스트레인이 예컨대, MOS 트랜지스터 채널 영역에서 캐리어(carrier)의 이동도(mobility)를 향상시키는데 유용하다는 것이 발견되었다. 그러한 스트레인을 인가하기 위하여 많은 공정들이 개시되어 있지만, 더욱 효과적으로 제어가능하게 상기 실리콘 합금이 증착될 트렌치(trench)를 에치하기 위하여, 그리고 더욱 효과적으로 제어가능하게 원하는 양의 스트레인을 채널에 생성하고 인가하기 위하여 개선이 필요하다. 상기 스트레인 유도 실리콘 합금이 결정질 구조에 너무 많은 전위(dislocations)를 포함하고 있으면, 상기 전위가 스트레인을 완화 및/또는 증착될 때 충분한 스트레인을 생성하지 않기 때문에, 원하는 양의 스트레인을 얻는 것은 어렵다.
본 발명은 스트레인 유도 실리콘 합금의 차후 증착에서 원하는 양의 스트레인이 얻어지도록 하기 위하여, 선택적으로 실리콘을 에칭하는 공정 및 조성물을 제공하는 것을 목적으로 한다.
또한 본 발명은 상기 실리콘 에칭 공정 및 조성물을 이용하여 실리콘층에 스트레스를 인가하는 공정을 제공하는 것을 목적으로 한다.
적층결함(Stacking fault)은 결정 적층 순서가 성장 중 예를 들어 표면 조도와 같은 국부적 환경 변화 때문에 깨어졌을 때 에피택셜 막에 발생할 수 있는 평면 결함이다. 상기 결함은 결함의 양쪽 평면 사이의 변위가 문제의 물질에 대해 완벽한 결정 병진 벡터가 아니라는 특징이 있다. 예를 들어, 밀집 패킹 적층 순서 ABCABC에 따라 결정이 (111) 방향으로 성장하는 물질에 대해서, 여기서 A, B 및 C는 그 사이의 결정 병진 벡터가 (1/2)[110]인 서로 구별되는 적층 위치이다. ABCAB//ABC의 적층 순서는 "//"에 의해 표시된 평면 "B"와 "A" 사이에 결함을 포함하고 본질적 적층 결함이라 칭해지고 결정 평면(이 경우에서는 "C")이 제거된 것으로 생각될 수 있다. 반대로, ABCA/C/BCABC의 적층 순서는 비본질적 적층 결함이라고 칭해지고, 적층순서에서 추가 평면(이 경우에는 "C")이 삽입된 것으로 생각될 수 있다.
본 발명자들은 처리되지 않은 실리콘 표면에 비하여, 실리콘 표면의 조도를 거의 또는 전혀 증가시키지 않는 선택적으로 실리콘을 에칭하는 공정 및 조성물을 적용함으로써, 스트레인 유도 실리콘 합금의 차후 증착에서 원하는 양의 스트레인이 제어가능하게 효과적으로 얻어질 수 있다는 것을 발견하였다. 본 발명자들은 (111) 표면의 어떠한 조도(roughness)는 (110) 표면 특성을 포함하고, SiGe와 같은 스트레인 유도 실리콘 합금은 (111) 표면에 비하여 (110) 표면에서 불균형적으로 더 빨리 성장하기 때문에, 상기 조도는 증착되는 스트레인 유도 실리콘 합금의 결정구조에 전위(dislocation)를 초래하면서 증착된 스트레인 유도 실리콘 합금에 불연속성(즉, 적층 결함)을 형성하게 된다는 것과, 본 발명에 개시되는 바와 같은 공정 및 조성물을 사용함으로써 상기 조도가 감소될 수 있다는 것을 발견하였다. 전위 또는 적층 결함은 스트레인을 줄였고 따라서 원하는 스트레인 유도 증착물에서 원하는 양의 스트레인을 얻는데 실패하는 결과를 가져왔다. 본 발명자들은 실리콘 에칭에 사용하기 위한 조성물을 본원에 설명된 대로 선택함으로써, 조도(거칠기)의 증가는 피할 수 있고, 더 평활한 표면이 얻어지며, 스트레인 유도 실리콘 합금에 의해 유도되는 스트레인의 양을 더욱 잘 제어할 수 있다는 것을 발견했다.
본 발명의 일 실시예에 따르면, 선택적으로 실리콘을 에칭하는 공정과 조성물이 제공된다. 에칭하는 공정에서, 실리콘은 (111) 평면에 비하여, 선택적으로 (110)과 (100) 평면에서 에칭되고 매우 평활한 표면이 얻어진다. 본 발명에 따르면, (110)과 (100) 평면들은 서로에 대하여 대략 동일한 레이트(rate)로 에치되지만, 이 평면들은 상당히 낮은 레이트로 에치된 (111)평면에 비하여 우선적으로 에치된다. 향상되었지만 제어되고 지나치지 않은 선택비(selectivity)는 실리콘 게르마늄 또는 실리콘 탄소와 같은 스트레인 유도 실리콘 합금의 차후 에피택셜 증착을 위한 개선된 실리콘 표면을 제공한다. 본 발명의 실시예에 따른 공정에 의한 개선된 표면은 스트레인 생성 실리콘 합금(strain-producing silicon alloy)이 에피택셜하게 증착되는 트렌치에, 향상된 스트레인 인가 및 더 평활하고 규칙적인 표면을 제공한다. 위에서 언급한 것과 같이, 매우 거친 실리콘 표면 위에 스트레인 유도 실리콘 합금이 효과적으로 에피택셜하게 증착되는 것은 더욱 어렵다. 그러므로, 본 발명을 통해 얻어진 평활하고 규칙적인 표면은 후속 단계에서 실리콘 합금을 에피택셜하게 증착하는 능력을 향상시키며, 이것은 원하는 양의 스트레인을 얻기 위해 중요하다.
본 발명의 공정은, 일 실시예에서, 4차 오늄 수산화물(quaternary onium hydroxide) 및 비대칭 4차 포스포늄 염(unsymmetrical quaternary phosphonium salt)을 포함하는 조성물을 이용한다. 일 실시예에서, 상기 조성물은 글리콜 에테르(glycol ether)를 더 포함한다.
따라서, 일 실시예에서, 본 발명은 기판에 배치되는 실리콘층을 에칭하는 공정으로서,
실리콘층에 제1 트렌치(trench)를 이방성 에칭하는 단계와;
상기 제1 트렌치의 실리콘 표면을 선택적으로 이방성 습식 에칭하는 단계로서, 상기 습식 에칭은 방향족 트리(저급)알킬 4차 오늄 수산화물(aromatic tri(lower)alkyl quaternary onium hydroxide)과 비대칭 테트라알킬 4차 포스포늄 염(unsymmetrical tetraalkyl quaternary phosphonium salt)을 포함하는 수용성 조성물에 상기 실리콘 표면을 노출시키는 단계를 포함하는 단계;를 구비하고,
상기 습식 에칭은 실리콘층의 (110)과 (100) 평면을 대략 동일한 레이트(rate)로 (111) 평면에 대하여 우선적으로 에칭하여, (111) 평면 내에 측벽을 가지는 확대된 트렌치를 형성하는 것을 특징으로 하는 공정을 제공한다. 상기 습식 에칭은, (111) 평면에 대하여, 우선적으로 상기 실리콘층의 (110)과 (100) 평면을 약 1.4:1에서 약 2.3:1 범위 내의 인자(factor)로, 또는 일 실시예에서는 약 2:1의 인자로 에칭하는 반면, (100) 평면에 대한 (110) 평면에 대해서는 선택비(selectivity)를 거의 나타내지 않는다는 점에서, 선택적으로 이방성 에치(selectively anisotropic etch)이다. 이와 같은 선택비는, 예컨대 35:1의 (100)/(111)에 대한 강한 방향성 선호(oriental preference)를 나타내고, 단순 테트라메틸암모늄 수산화물(tetramethylammonium hydroxide) 에치에 대해서는 2:1 이상의 (110)/(100) 에치 레이트(etch rate)를 나타내는 전형적인 4차 암모늄 수산화물(quaternary ammonium hydroxide) 에치와 극명하게 대조적이다. 그래서, 본 발명은 이방성 습식 에치이면서도, 선택적으로 이방성 습식 에치라는 점에서 앞서 사용된 알칼리성의 이방성 에치와 다르다. 본 발명의 이방성 에치의 선택비는 제어가능하며, 각 실리콘 평면에 대한 상대적 에치 레이트에 대해 전례없는 제어도를 제공하며, 이로써 상당히 더 평활한 에치 표면을 제공할 수 있게 된다. 상기 향상된 평활도(smoothness)는 차후 증착되는 스트레인 유도 실리콘 합금에 중요하다.
일 실시예에서, 본 발명에 따른 공정은 매우 평활하고 결함없는 에치 표면을 제공한다. 따라서, 일 실시예에서, 상기 확대된 트렌치는 원자력 현미경(AFM)에 의해 측정되었을 때, 약 0.340nm에서 약 0.450nm의 범위의 조도(Ra)를 갖는 노출 실리콘 표면을 포함한다. 일 실시예에서, 상기 확대된 트렌치는 원자력 현미경(AFM)에 의해 측정되었을 때, 약 0.430nm에서 약 0.550nm 범위의 조도(Rrms)를 갖는 노출 실리콘 표면을 포함한다. 일 실시예에서, 상기 확대된 트렌치는 원자력 현미경(AFM)에 의해 측정되었을 때, 약 4.9nm에서 약 6nm 범위의 조도(Rmax)를 가지는 노출 실리콘 표면을 포함한다.
트렌치의 오목한(reentrant) 표면에 대한 AFM 측정치는 트렌치 그대로를 반영할 수 없다. 여기서 언급한 조도 측정치는 트렌치 바닥에 해당하는 (100) 방향 표면의 조도를 나타낸다. 본 발명의 에칭 용액으로 형성될 때, (111)평면 방향의 측벽의 조도는 측정된 (100)표면의 조도보다 낮을 것으로 예상된다. (111) 표면 상의 거친 피쳐(rough feature)의 결정질 방향은 (111) 이외의 결정 평면 방향을 가질 것이고, 밑에 있는 평면들보다 더 쉽게 에칭되기 때문이다.
일 실시예에서, 본 발명에 따라 얻어진 확대된 트렌치는 AFM으로 측정된 Rrms 조도를 가지는 노출 실리콘 표면을 포함한다. 상기 조도는 유사한 비처리(untreated) 실리콘 표면의 조도로부터 그다지 증가된 것이 아니다. 따라서, 그와 같은 일 실시예에서, 에칭후(post-etching) 실리콘 표면은, AFM으로 측정했을 때 유사한 비처리 결정질 실리콘 표면의 조도보다 약 6% 이내로 더 큰 Rrms 조도를 가진다. 다른 실시예에서, 에칭 후 실리콘 표면은, AFM으로 측정했을 때 유사한 비처리 결정질 실리콘 표면의 조도보다 약 10% 이내로 더 큰 Rrms 조도를 가진다. 다른 실시예에서, 에칭후 실리콘 표면은, AFM으로 측정했을 때 유사한 비처리 결정질 실리콘 표면의 조도보다 약 25% 이내로 더 큰 Rrms 조도를 가진다. 다른 실시예에서, 에칭후 실리콘 표면은, AFM으로 측정했을 때 유사한 비처리 결정질 실리콘 표면의 조도보다 약 90% 이내로 더 큰 Rrms 조도를 가진다.
일 실시예에서, 본 발명에 따라 얻어진 확대된 트렌치는, 스트레인 유도 실리콘 합금이 트렌치에 증착될 때, 상기 증착물이 동일한 스트레인 유도 실리콘 합금을 유사한 비처리 결정질 실리콘 표면에 증착함으로써 얻어질 수 있는 적층 결함(stacking faults) 또는 전위(dislocations) 수량과 약 10배(one order of magnitude) 차이 이내로, 적층 결함 또는 전위를 포함하게 되는 조도(roughness)를 가지는 측벽과 노출 실리콘 표면을 포함한다. 즉, 예를 들면, 스트레인 유도 SiGe 합금이 비처리 결정질 실리콘 표면에 증착되면 cm2당 약 108개 전위(108/cm2)가 생긴다면, 일 실시예에서, 본 발명에 따라 에치된 표면에 증착된 스트레인 유도 SiGe 합금에서 전위의 수는 cm2 당 약 107개 전위(107/cm2) 이하가 될 것이다. cm2 당 전위의 실제 개수는 합금원소에 대한 Si의 비율, 증착조건, 후속 어닐링(annealing) 과정 및 해당 기술자들에게 알려진 다른 인자와 같은 다양한 요인에 따라 달라질 수 있다는 것이 주지되어 있다. 그러나, 상기 특성은 실질적으로 동일한 조건 하에서 두 개의 서로 다른 기판, 즉, 비처리된 기판과 본 발명에 따라 에칭된 기판 상에, 증착된 스트레인 유도 실리콘 합금을 비교함으로써 쉽게 결정될 수 있을 것이다.
다른 실시예에서, 본 발명은 기판 상에 배치되는 실리콘층을 에칭하는 공정으로서, 상기 실리콘층은 그 위에 실리콘층을 노출시키는 개구부를 형성하도록 배치된 스페이서 피쳐(spacer features) 또는 게이트 구조와 같은 복수의 구조(structures)를 가지며,
상기 개구부를 통하여, 상기 실리콘층에 제1 트렌치를 이방성 에칭하는 단계; 및
상기 제1 트렌치 내의 실리콘 표면을 선택적으로 이방성 습식 에칭하는 단계로서, 상기 습식 에칭은 상기 실리콘층을 방향족 트리(저급)알킬 4차 오늄 수산화물(aromatic tri(lower)alkyl quaternary onium hydroxide)과 비대칭 테트라알킬 4차 포스포늄 염(unsymmetrical tetraalkyl quaternary phosphonium salt)을 포함하는 수용성 조성물에 노출시키는 단계를 구비하는 단계;를 구비하며,
상기 습식 에칭은 상기 실리콘층의 (110) 및 (100) 평면을 대략 동일한 레이트(rate)로 (111)평면에 비하여 우선적으로 에치하여, (111) 평면에 측벽을 가지는 확대된 트렌치를 형성하는 것을 특징으로 하는 공정을 제공한다.
다른 실시예에서, 본 발명은 실리콘층에 스트레스를 인가하는 공정으로서, 제1 트렌치를 에칭하는 앞선 단계들과, 확대된 트렌치를 형성하기 위하여 선택적으로 이방성 습식 에칭하는 단계를 포함하며, 상기 확대된 트렌치의 적어도 일부에 실리콘 합금을 에피택셜하게 증착하는 단계를 더 포함하는 공정을 제공한다.
일 실시예에서, 본 발명은 선택된 위치에서 바람직한 스트레인(strain) 특성을 가지는 개선된 실리콘층의 형성을 가능하게 한다. 본 발명의 조성물은 실리콘층이 매끄럽고 평탄한 표면을 제공하도록 식각될 수 있게 하며, 그 위에 나중에 증착되는 실리콘 합금 층 또는 막이 확실하게 에피택셜하게 증착될 수 있다. 즉, 본 발명에 따른 공정에 의해 얻어진 이와 같은 평활한 규칙적인 실리콘 표면으로 인하여, 그 후에 증착된 실리콘 합금은 원자들이 실리콘 합금의 에피택셜 증착이 되도록 정렬되는 방식으로 증착될 수 있다. 일 실시예에서 상기 실리콘 합금은 실리콘-게르마늄일 수 있으며, 다른 실시예에서 상기 실리콘 합금은 실리콘-탄소가 될 수 있다.
다른 공정들이 에칭 후에 남은 실리콘의 평활한 표면을 얻기 위한 목적에서 실리콘을 에칭하는데 사용되어왔다 하여도, 이들 공정들은 일차적인 에치 단계 후에 추가적인 스무딩(smoothing) 단계의 적용이 필요했다. 본 발명은 선택적으로 이방성 습식 에칭 단계에서 바람직하게 평활한 표면을 직접적으로 얻는 방법을 제공하고, 따라서 차후 스무딩 단계를 포함할 필요가 없다. 이것은 반도체 제조 공정에서는 더 적은 단계들을 요구하는 공정이 바람직하고 추구되어왔기 때문에 상당한 개선이라고 할 수 있다. 따라서, 본 발명은 트랜지스터 제조의 전공정(Front End of Line, FEOL)에서 게이트 형성에 있어 제어가능한 양의 스트레인을 획득하는 문제에 대한 해결책을 다루고 제공한다.
상기한 구성의 본 발명에 의하면, 평활하고 규칙적인 실리콘 표면을 얻을 수 있게 되며, 이로써 후속단계에서 실리콘 합금을 에피택셜하게 증착할 수 있게 되어, 원하는 양의 스트레인이 제어가능하게 효과적으로 획득될 수 있는 이점이 있다.
도 1은 종래 기술에 의한 에치 공정을 본 발명의 일 실시예에 따른 에치 공정과 비교하는 생성단계 반도체 장치의 일부에 대한 개략적인 단면도,
도 2는 본 발명의 일 실시예에 따라 선택적으로 이방성 습식 에치를 나타내는 개략적인 단면도,
도 3은 본 발명에 의한 실시예들의 중요한 측면을 나타내는 생성단계 트랜지스터의 개략적인 단면도,
도 4(a) 및 (b)는 실리콘 합금의 증착 및 실리콘 합금으로 인하여 트랜지스터의 채널에 생기는 응력(stress)을 나타내는 개략적인 단면도,
도 5(a) 내지 (d)는 본 발명의 다른 실시예에 따라, 개구부를 형성하기 위하여 실리콘 기판을 에칭한 후, 상기 개구부에 실리콘 합금을 증착하는 공정을 나타내는 개략적인 단면도.
도면의 단순화 및 명확화를 위하여, 도면에 도시된 구성요소들은 반드시 일정한 비례로 그려지지 않았다는 점이 감안되어야 한다. 예컨대, 몇몇 구성요소들의 치수는 명확화를 위하여 서로에 대해 과장되게 표현되었다. 또한, 적당하다고 판단되는 부분에서, 참조번호를 복수 도면 중에 반복하여 해당 구성요소를 나타내었다.
여기서 설명된 공정 단계들 및 구조들은 반도체 장치 또는 다른 장치를 제조하는데 사용될 수 있는 실리콘 에칭 또는 실리콘 에칭 및 스트레인 도입 공정을 수행하는 완전한 시스템 또는 공정 플로우를 형성하지 않는다는 점이 인정되어야 한다. 본 발명은 해당 기술분야에서 현재 사용되는 제조 기술 및 장치와 결합하여 사용될 수 있으며, 흔히 사용되는 물질, 장치 및 공정 단계들은 본 발명의 이해를 위해 필요한 만큼 포함될 수 있을 것이다.
상세한 설명 및 청구범위를 통하여, 개시된 범위 및 비율의 수치적 한정은 결합될 수 있으며, 모든 개재되는 값들은 상기 범위의 개시로 인하여 개시된 것으로 간주된다. 상세한 설명 및 청구범위를 통하여, 그룹의 어떤 구성요소는 상기 그룹으로부터 제외될 수 있다. 상세한 설명 및 청구범위를 통하여, 개시된 다양한 구성요소들의 모든 가능한 조합은 결합될 수 있으며, 그와 같은 모든 조합들은 본 발명의 범위 내에 포함되는 것으로 간주된다. 다른 방법으로 특정되지 않은 모든 온도는 섭씨 온도로 측정되며, 모든 공정들은 실온 또는 주위온도에서 수행되고, 모든 압력은 대기압이다.
상세한 설명 및 청구범위를 통하여, 범위 및 비율 제한은 결합될 수 있다. 다른 방식으로 구체적으로 설명되지 않는 한, "하나의(일~)", 및/또는 "상기"는 하나 또는 그 이상의 것을 포함할 수 있으며, 단수로 표현된 하나의 항목은 또한 복수로 된 상기 항목을 포함할 수 있다. 명세서 및 청구범위에 구체화된 모든 조합은 어떠한 방식으로든 결합될 수 있으며, 요소 군 중의 하나 이상의 개개의 요소는 상기 군에서 생략되거나 제한될 수 있다.
앞의 과제의 해결수단 항목에서 간략히 설명된 본 발명의 실시예 중 일부는 해당 기술분야의 기술자가 발명을 제조하고 실시할 수 있도록 상세한 설명에서 좀 더 상세하게 설명될 것이다.
여기서 사용된 바와 같이, 실리콘 합금은 게르마늄 또는 탄소, 또는 게르마늄과 탄소의 결합과 같이, 에픽택셜하게 동시증착된(co-deposited) 실리콘 및 유사한 원자 특성을 가지는 다른 원자에 의해 형성된 합금이다. 실리콘 합금에서, 합금 원자, 예컨대, 게르마늄 또는 탄소 또는 상기 양 원소는 실리콘 증착물에서 실리콘 원자 몇 개를 대체한다. 본 발명의 일 실시예에 따르면, 상기 실리콘 합금 증착물은 실리콘 합금을 단결정 실리콘 기판 또는 단결정 실리콘 기판의 표면상에 에피택셜하게 증착하여 얻어지는 결정질 증착물이다. 알 수 있는 바와 같이, 상기 실리콘 기판은 실리콘 합금의 에피택셜 증착에 앞서 어느 정도 도프(dope)될 수 있다.
여기서 사용되는 바와 같이, 방향족 트리(저급)알킬 4차 오늄 수산화물(aromatic tri(lower)alkyl quaternary onium hydroxide)은 방향족, 예컨대, 페닐, 나프틸 또는 벤질과 같은 하나의 치환기를 포함하는 4차 암모늄 또는 포스포늄 수산화물이며, 여기서 각각의 페닐, 나프틸 또는 벤질기는 하나 이상의 할로겐(halogen), 니트로기(nitro group), 저급 알킬기(lower alkyl group), 하이드록실기(hydroxyl group), 시아노기(cyano group), 저급 알콕시기(lower alkoxy group), 아실기(acyl group)로 더 대체될 수 있으며, 여기서 세 개의 저급 알킬 또는 알콕시기는 독립적으로 C1-C4 알킬기이거나 C1-C4 알킬기를 포함한다.
여기서 사용된 바와 같이, 비대칭 테트라알킬 4차 포스포늄 염(unsymmetrical tetraalkyl quaternary phosphonium salt)은 세 개의 알킬기는 독립적으로 C1-C4 알킬기인 저급 알킬기이고, 네 번째 알킬기는 약 8에서 약 22개의 탄소 원자를 함유하는 분기 또는 분기되지 않은 알킬기인 4차 포스포늄 염이며, 여기서 상기 염은 하나 이상의 할로겐화물(halide), 황산염(sulfate), 인산염(phosphate), 술폰산염(sulfonate), 포르메이트(formate), 초산염(acetate,) 질산염(nitrate), 탄산염(carbonate) 또는 중탄산염(bicarbonate)이거나 이들을 포함하는 음이온을 포함한다.
본 발명의 일 실시예에 따르면, 기판 위에 배치되는 실리콘층을 에칭하는 공정이 제공된다. 일 실시예에서, 상기 실리콘층은 그 위에 실리콘층을 노출하는 개구부를 형성하도록 배치된 스페이서 피쳐(spacer features) 및/또는 게이트 구조와 같은 복수의 구조를 구비할 수 있다. 상기 공정은 적어도 다음의 단계들을 포함한다:
상기 실리콘층에 제1 트렌치를 이방성으로 에칭하는 단계;
상기 제1 트렌치 내의 실리콘 표면을 선택적으로 이방성 습식 에칭하는 단계로서, 상기 습식 에칭은 상기 실리콘 표면을 방향족 트리(저급)알킬 4차 오늄 수산화물(aromatic tri(lower)alkyl quaternary onium hydroxide) 및 비대칭 테트라알킬 4차 포스포늄 염(unsymmetrical tetraalkyl quaternary phosphonium salt)을 포함하는 수용성 조성물에 노출시키는 단계를 포함하는 단계;를 구비하고,
상기 습식 에칭은 실리콘층의 (110) 및 (100) 평면을 대략 동일한 레이트(rate)로 (111) 평면에 대해 우선적으로 에칭하여, (111) 평면 내에 측벽을 가지는 확대된 트렌치를 형성하는 것을 특징으로 한다.
여기서 사용된 바와 같이, "대략 동일한 레이트(about equal rates)"는 (100)/(110) 에치 레이트(etch rates)의 비가 약 0.8:1에서 약 1.2:1의 범위인 것을, 일 실시예에서는 약 0.8:1에서 약 1:1인 것을, 다른 실시예에서는 약 0.9:1에서 약 1.1:1인 것을, 또 다른 실시예에서는 약 0.9:1에서 약 1:1의 범위인 것을 의미한다. 위에서 언급된 바와 같이, 본 발명에 따른 (100)/(110) 에치비에 대한 상기 "대략 동일한 레이트(about equal rates)"는, 종래의 에칭 조성물 및 공정에 의해 얻어지는 (100)/(110) 에치 비가 약 0.5:1에서 0.1:1 또는 그 이하로 까지 내려가 매우 다른 것과 대조적이다. (100)/(110) 에치에 대해 대략 동일한 레이트를 얻고, 이들 평면을 (111) 평면에 대해 우선적으로 에칭함에 있어서, 본 발명은 (111) 평면에 측벽을 가지는 트렌치 형성을 허용하는 선택적으로 제어가능한 이방성 에치를 제공하며, 상기 (111) 평면에서 상기 측벽은 비처리된 (100) 실리콘 표면에 비하여 매우 평활하다.
표면이 구조(structures)와 개구부(openings)를 포함하는 곳에서, 상기 실리콘 에칭 단계들은 일반적으로 상기 개구부를 통해 또는 경유하여 실리콘에 접근함으로써 수행된다. 상기 구조(structures)는 단순히 패턴 마스킹층(patterned masking layer) 또는 게이트 구조와 같이 생성 단계의 또는 실제의 능동 소자(active device elements)일 수 있다. 상기 게이트 구조에서, 게이트 구조의 측벽 스페이서 또는 그에 인가된 코팅은, 그 주변에 밑에 있는 실리콘층에 대한 개구부가 형성되는 구조(structures)를 구성한다. 대안적으로, 적절하게 선택된 위치 및 적절한 치수의 개구부를 제공할 필요에 따라, 그러한 능동 구조(active structures)와 패턴 마스킹층의 결합이 있을 수도 있다.
일 실시예에서, 상기 실리콘층은 그 위에 상기 실리콘층을 노출하는 개구부(openings)를 형성하도록 배치된 복수의 구조(structures)를 구비하며, 상기 선택적으로 이방성 에칭하는 단계는 상기 개구부를 통해서 수행된다.
일 실시예에서, 상기 선택적으로 이방성 습식 에칭하는 단계는 부분적으로 상기 복수의 구조 각각을 언더컷(undercut)하며, 상기 확대된 트렌치는 (111) 평면에 두 개의 측벽을 구비한다. 이것은 도면의 설명에서 더욱 상세하게 도시되고 설명된다.
일 실시예에서, 상기 방향족 트리(저급)알킬 4차 오늄 수산화물은 암모늄 또는 포스포늄 또는 그들의 둘 이상의 결합물을 포함한다. 일 실시예에서는, 상기 방향족 트리(저급)알킬 4차 오늄 수산화물에서, 각각의 (저급)알킬기는 독립적으로 1개에서 약 4개의 탄소 원자를 포함한다. 일 실시예에서는, 상기 방향족 트리(저급)알킬 4차 오늄 수산화물에서, 방향족 그룹은 벤질 또는 페닐기이고, 각각의 저급 알킬은 독립적으로 메틸 또는 에틸이다. 이들 화합물은 오늄 화합물에 관한 다음의 설명에서 더 자세히 설명될 것이다.
일 실시예에서, 상기 비대칭 테트라알킬 4차 포스포늄 염은 약 8개에서 18개의 탄소 원자를 가지는 알킬기를 포함하며, 독립적으로 1개에서 약 4개의 탄소 원자를 포함하는 하나 이상의 저급 알킬기를 더 포함할 수 있다. 이들 화합물은 다음의 오늄 화합물에 대한 설명에서 더 자세히 설명될 것이다.
일 실시예에서, 상기 수용성 조성물(aqueous composition)은 글리콜 에테르(glycol ether)를 더 구비할 수 있다. 일 실시예에서, 상기 글리콜 에테르는 모노 알킬 에테르(mono alkyl ether)이다. 일 실시예에서, 상기 글리콜 에테르는 디프로필렌글리콜 모노메틸 에테르(dipropyleneglycol monomethyl ether)이다. 일 실시예에서, 상기 글리콜 에테르는 약 5wt%까지의 농도를 나타낸다.
유기 오늄 화합물( ORGANIC ONIUM COMPOUNDS )
본 발명에 대해 유용한 유기 오늄 화합물은 유기 오늄 염 및 4차 암모늄 수산화물 및 4차 포스포늄 수산화물과 같은 유기 오늄 수산화물을 포함한다.
일 실시예에서, 상기 오늄 수산화물은 일반적으로 다음의 화학식 1로 표현된다.
Figure pct00001
상기 화학식 1에서, A는 방향족을 포함하는 오늄기(aromatic-containing onium group)이고, X는 A의 원자가와 동일한 정수이다. 대부분 흔히 A는 하나의 양전하, 즉, +1의 원자가를 가지는 오늄 이온이지만, 여러 개의 양전하, 예컨대 2에서 4의 양전하를 가지는 오늄 이온도 본 발명의 A의 정의 범위 내에 있다. 오늄기의 예는 암모늄기 및 포스포늄기를 포함한다. 상기 오늄 수산화물은 물, 알코올 또는 다른 유기 액체, 또는 그들의 혼합물과 같은 용액에 충분히 용해성이 있어서 유용한 습식 에치 레이트를 허용할 수 있어야 한다.
일 실시예에서, 상기 4차 오늄 수산화물은 화학식 2로 표현될 수 있다.
Figure pct00002
화학식 2에서, A는 질소 또는 인 원자이며, R1은 방향족을 포함하는 그룹(aromatic-containing group)이고, R2, R3 및 R4는 각각 저급 알킬, 알콕시 또는 하이드록시알킬기이다. 일 실시예에서, 상기 저급 알킬기는 독립적으로 1개에서 약 4개의 탄소원자를 포함하고, 상기 하이드록시알킬기는 1개에서 약 4개의 탄소 원자를 포함하며, 상기 알콕시알킬기는 2개에서 약 5개의 탄소 원자를 포함한다.
화학식 2에서, 상기 방향족을 포함하는 그룹(aromatic-containing group)은 아릴기 또는 하이드록시아릴기일 수 있다. 아릴 및 하이드록시 아릴기의 적절한 예는, 페닐(phenyl), 벤질(benzyl), 1-나프틸(1 -naphthyl), 2-나프틸(2-naphthyl), 펜안트릴(phenanthryl) 및 예컨대, 톨릴(tolyl) 또는 크실릴(xylyl)과 같은 저급 알킬-치환 유사체(lower alkyl-substituted analogs)를 포함하고, 여기서 상기 저급 알킬기는 탄소원자 1개에서 약 4개 범위이며, 해당 하이드록시-아릴기(hydroxy-aryl groups)에서 방향족 고리(aromatic rings)는 저급 알킬-치환 유사체를 포함하여 하나 이상의 하이드록시기(hydroxy groups)로 대체된다.
화학식 2에서, 그룹 R2에서 R4는 독립적으로 선상(linear) 또는 분기상(branched)이며, 그러한 저급 알킬기의 구체적인 예는 메틸, 에틸, 프로필 및 부틸기를 포함한다. 그룹 R2에서 R4 중 하나 이상은 또한 독립적으로 하이드록시에틸(hydroxyethyl) 및 하이드록시프로필(hydroxypropyl), 하이드록시부틸(hydroxybutyl) 등의 다양한 이성질체(isomer)와 같은 1개에서 4개의 탄소원자를 포함하는 하이드록시알킬기(hydroxyalkyl group)일 수 있다. 그룹 R2에서 R4 중 하나 이상은 또한 독립적으로 메톡시메틸(methoxymethyl), 에톡시에틸(ethoxyethyl) 및 알콕시프로필(alkoxypropyl), 알콕시부틸(alkoxybutyl) 등의 다양한 이성질체와 같은 2개에서 5개의 탄소 원자를 포함하는 알콕시알킬기(alkoxyalkyl group)일 수 있다. 앞서 언급된 알킬, 하이드록시알킬 및 알콕시알킬기의 어떠한 조합도 사용할 수 있음을 명확히 의도하였다.
일 실시예에서, 본 발명의 공정에 따라 사용될 수 있는 상기 4차 암모늄 수산화물은 예컨대, 페닐트리메틸암모늄 수산화물(phenyltrimethylammonium hydroxide), 페닐트리에틸암모늄 수산화물(phenyltriethylammonium hydroxide), 벤질트리메틸암모늄 수산화물(benzyltrimethylammonium hydroxide) 및 벤질트리에틸암모늄 수산화물(benzyltriethylammonium hydroxide) 또는 이들의 어떠한 혼합물도 포함할 수 있다.
일 실시예에서, 본 발명에 따라 채택될 수 있는 상기 비대칭 4차 포스포늄 염(unsymmetrical quaternary phosphonium salts)은 다음의 화학식 3으로 표현될 수 있다.
Figure pct00003
화학식 3에서, R5은 약 8개에서 약 22개의 탄소원자를 포함하는 분기 또는 분기되지 않은 알킬기이며, R2, R3 및 R4는 화학식 2에 정의된 대로이고, X-는 산(acid)의 음이온이고, y는 X의 원자가와 동일한 숫자이다. 산의 음이온에 대한 예는, 중탄산염(bicarbonates), 할로겐화물(halides), 질산염(nitrates), 포르메이트(formates), 초산염(acetates), 황산염(sulfates), 탄산염(carbonates), 인산염(phosphates) 등을 포함한다. 일 실시예에서, R5는 C10-C22의 알킬기이고, 일 실시예에서 R5는 C14-C18의 알킬기이다.
본 발명에 따라 채택될 수 있는 화학식 3으로 표현되는 4차 포스포늄 염의 예는, 테트라데실트리부틸포스포늄 클로라이드(tetradecyltributylphosphonium chloride), 헥사데실트리메틸포스포늄 클로라이드(hexadecyltrimethylphosphonium chloride), 테트라데실트리에틸포스포늄 클로라이드(tetradecyltriethylphosphonium chloride), 헥사데실트리에틸포스포늄 클로라이드(hexadecyltriethylphosphonium chloride), 도데실트리부틸포스포늄 클로라이드(dodecyltributylphosphonium chloride), 도데실트리메틸포스포늄 클로라이드(dodecyltrimethylphosphonium chloride), 옥타데실트리부틸포스포늄 클로라이드(octadecyltributylphosphonium chloride), 옥타데실트리메틸포스포늄 클로라이드(octadecyltrimethylphosphonium chloride) 등과, 예컨대, 플루오르화물(fluorides), 브롬화물(bromides), 요오드화물(iodides), 황산염(sulfates), 탄산염(carbonates) 및 인산염(phosphates)을 포함하는 해당 음이온을 포함한다. 일 실시예에서는, 불소(fluoride)가 바람직하지 않은 실리콘 에칭을 초래할 수 있기 때문에 플루오르화물(fluorides)이 사용되지 않을 수 있다.
일 실시예에서, 더 큰 오늄 양이온 및 더 큰 유기 그룹을 가진 오늄 양이온은 포토레지스트(photoresist) 물질과의 더 좋은 양립성(compatibility)을 제공한다. 일 실시예에서, 더 큰 포스포늄 이온은 긴 사슬의 알킬기(long-chain alkyl group)가 결여된 포스포늄 이온에 비하여 더욱 평활한 에치 표면을 제공한다.
앞에 언급된 오늄 수산화물 및 포스포늄 염은 예컨대, 미국 텍사스 오스틴 소재의 사켐사(SACHEM, Inc.)로부터 상업적으로 입수가능하다. 부가적으로 오늄 수산화물은 해당 오늄 할로겐화물(onium halides), 탄산염(carbonates), 포르메이트(formates), 황산염(sulfates) 등과 같은 해당 오늄 염으로부터 제조될 수 있다. 다양한 제조방법이 참조를 위하여 본원에 포함된 미국 특허 제4,917,781호(Sharifian 외) 및 제5,287,354호(Bard 외)에 설명되어 있다. 오늄 수산화물 또는 염을 획득하거나 제조하는 방법에 특별한 제한은 없다. 일 실시예에서, 오늄 수산화물 및 염의 금속 함유량은 가능한 한 낮아야 하며, 설명된 범위 내이어야 하고 반도체 장치 공정에 사용하기에 적절하여야 한다.
본 발명의 조성물(compositions)에서 방향족 트리(저급)알킬 오늄 수산화물의 농도는 습식 에칭 조성물의 0.1wt%에서 약 20wt%까지의 범위일 수 있다. 공급 농도 및 습식 에칭 조성물에 채택되기 위하여 요구되는 농도에 기초하여, 해당 기술분야의 숙련된 기술자들에 의해 적절하게 희석될 수 있을 것이다. 일 실시예에서, 상기 방향족 트리(저급)알킬 오늄 수산화물 농도는 약 0.5wt%에서 약 15wt%까지의 범위 내이고, 다른 실시예에서, 상기 방향족 트리(저급)알킬 오늄 수산화물 농도는 약 2wt%에서 약 10wt%까지의 범위 내이며, 또 다른 실시예에서, 상기 방향족 트리(저급)알킬 오늄 수산화물 농도는 약 3wt%에서 약 8wt%까지의 범위 내이고, 일 실시예에서 상기 방향족 트리(저급)알킬 오늄 수산화물 농도는 약 4wt%이고, 모든 농도는 습식 에칭 용액의 전체 중량에 기초한다.
본 발명의 조성물에서 비대칭 포스포늄 염의 농도는 습식 에칭 조성물의 0.1wt%에서 약 20wt%까지이다. 공급 농도 및 습식 에칭 조성물에 채택되기 위하여 요구되는 농도에 기초하여, 해당 기술분야의 숙련된 기술자들에 의해 적절하게 희석될 수 있을 것이다. 일 실시예에서, 상기 비대칭 포스포늄 염의 농도는 약 0.5wt%에서 약 15wt%까지의 범위 내이고, 다른 실시예에서, 상기 비대칭 포스포늄 염의 농도는 약 2wt%에서 약 10wt%까지의 범위 내이고, 또 다른 실시예에서, 상기 비대칭 포스포늄 염의 농도는 약 3wt%에서 약 8wt%까지의 범위 내이고, 일 실시예에서, 상기 비대칭 포스포늄 염의 농도는 약 4wt%이고, 모든 농도는 습식 에칭 조성물의 전체 중량에 기초한다.
일 실시예에서, 습식 에칭 조성물은 약 0.1에서 약 20wt%의 방향족 트리(저급)알킬 오늄 수산화물 및 약 0.1에서 약 20wt%의 비대칭 포스포늄 염을 함유하고, 선택적으로 글리콜, 알코올, 글리콜 에테르 또는 이들의 둘 이상의 조합을 더 포함할 수 있다. 일 실시예에서, 습식 에칭 조성물은 약 0.5에서 약 15wt%의 방향족 트리(저급)알킬 오늄 수산화물 및 약 0.1에서 약 20wt%의 비대칭 포스포늄 염을 함유하고, 선택적으로 글리콜, 알코올, 글리콜 에테르 또는 이들의 둘 이상의 조합을 더 포함할 수 있다. 일 실시예에서, 습식 에칭 조성물은 약 2에서 약 10wt%의 방향족 트리(저급)알킬 오늄 수산화물 및 약 0.1에서 약 20wt%의 비대칭 포스포늄 염을 함유하고, 선택적으로 글리콜, 알코올, 글리콜 에테르 또는 이들의 둘 이상의 조합을 더 포함할 수 있다. 일 실시예에서, 습식 에칭 조성물은 약 3에서 약 8wt%의 방향족 트리(저급)알킬 오늄 수산화물 및 약 0.1에서 약 20wt%의 비대칭 포스포늄 염을 함유하고, 선택적으로 글리콜, 알코올, 글리콜 에테르 또는 이들의 둘 이상의 조합을 더 포함할 수 있다. 일 실시예에서, 습식 에칭 조성물은 약 0.1에서 약 20wt%의 방향족 트리(저급)알킬 오늄 수산화물 및 약 0.5에서 약 15wt%의 비대칭 포스포늄 염을 함유하고, 선택적으로 글리콜, 알코올, 글리콜 에테르 또는 이들의 둘 이상의 조합을 더 포함할 수 있다. 일 실시예에서, 습식 에칭 조성물은 약 0.1에서 약 20wt%의 방향족 트리(저급)알킬 오늄 수산화물 및 약 2에서 약 10wt%의 비대칭 포스포늄 염을 함유하고, 선택적으로 글리콜, 알코올, 글리콜 에테르 또는 이들의 둘 이상의 조합을 더 포함할 수 있다. 일 실시예에서, 습식 에칭 조성물은 약 0.1에서 약 20wt%의 방향족 트리(저급)알킬 오늄 수산화물 및 약 3에서 약 8wt%의 비대칭 포스포늄 염을 함유하고, 선택적으로 글리콜, 알코올, 글리콜 에테르 또는 이들의 둘 이상의 조합을 더 포함할 수 있다. 일 실시예에서, 습식 에칭 조성물은 약 3wt%의 방향족 트리(저급)알킬 오늄 수산화물 및 약 1.5wt%의 비대칭 포스포늄 염을 함유하고, 선택적으로 글리콜, 알코올, 글리콜 에테르 또는 이들의 둘 이상의 조합을 더 포함할 수 있다. 일 실시예에서, 습식 에칭 조성물은 약 9wt%의 방향족 트리(저급)알킬 오늄 수산화물 및 약 1.5wt%의 비대칭 포스포늄 염을 함유하고, 선택적으로 글리콜, 알코올, 글리콜 에테르 또는 이들의 둘 이상의 조합을 더 포함할 수 있다. 앞에 언급된 각각의 실시예에서, 글리콜, 알코올, 글리콜 에테르 또는 이들의 둘 이상의 조합은 상기 습식 에칭 조성물의 약 5wt%까지의 양으로 존재할 수 있다.
앞선 설명의 예에서, 오늄 화합물의 농도는 독립적으로 개시된 범위 내에서 결정되며, 상기 수산화물 및/또는 염의 둘 이상 혼합물이 어떤 주어진 에천트(etchant) 조성물에 사용될 수 있고, 에칭 조성물은 선택적으로 글리콜, 알코올, 글리콜 에테르 또는 이들의 둘 이상의 조합물을 더 포함할 수 있다.
스트레스 인가( STRESS INTRODUCTION )
일 실시예에서, 본 발명은 실리콘층에 스트레스를 인가하는 공정에 관한 것이다. 배경기술에 언급된 바와 같이, 실리콘층에 스트레스를 인가하는 것은 반도체 물질 및 특히 MOS 트랜지스터의 채널 영역 내에 전자와 정공의 이동도(mobility)를 향상시키는데 사용되어 왔다. 본 발명에 의한 조성물은, 상기 설명된 공정에 사용될 때, 실리콘 합금이 증착되어 스트레스-생성(producing) 구조를 생성할 수 있는 동공(cavities)을 형성하는데 특히 유용하다. 상기 실시예에 따르면, 스트레스 인가 공정은 적어도 다음의 단계들을 포함한다:
기판 위에 배치되는 실리콘층을 제공하는 단계로서, 상기 실리콘층은 복수의 스페이서 피쳐(spacer features)가 그 위에 배치되어 상기 실리콘층에 대한 개구부를 형성하도록 이루어진 단계와;
상기 개구부를 통하여 상기 실리콘층 내의 제1 트렌치를 이방성 에칭하는 단계와;
상기 제1 트렌치 내의 실리콘 표면을 선택적으로 이방성 습식 에칭하는 단계로서, 상기 습식 에칭은 상기 실리콘 표면을 방향족 트리(저급)알킬 4차 오늄 수산화물 및 비대칭 테트라알킬 4차 포스포늄 염을 함유하는 수용성 조성물에 노출하는 단계를 구비하고, 상기 습식 에칭은 실리콘층의 (110) 및 (100) 평면을 대략 동일한 레이트로 (111) 평면에 대해 우선적으로 에칭하여, (111) 평면에 측벽을 가지는 확대된 트렌치를 형성하는 단계; 및
상기 확대된 트렌치의 적어도 일부의 실리콘 표면상에 실리콘 합금을 에피택셜하게 증착하는 단계;를 포함한다.
일 실시예에서, 상기 실리콘 합금은 상기 실리콘층에 스트레스를 인가한다.
일 실시예에서, 상기 실리콘 합금은 실리콘-게르마늄을 포함한다.
일 실시예에서, 상기 실리콘 합금은 실리콘-탄소를 포함한다.
실리콘 합금은 상기 확대된 트렌치의 표면에 에피택셜하게 형성된다. 일 실시예에서, 상기 실리콘 합금은 실리콘과 게르마늄을 포함한다. 다른 실시예에서, 상기 실리콘 합금은 실리콘, 게르마늄 및 도펀트로서 첨가된 붕소를 포함한다. 막(films)은 예컨대, 다음의 처리조건이 구비된 200mm 화학증착챔버(chemical vapor deposition chamber)에서 형성될 수 있다: 740℃의 온도에서, 20sccm의 디클로로실란(dichlorosilane) 및 50sccm의 저메인(germane) 처리조건. 붕소가 포함된 일 실시예에서, 상기 흐름 및 온도 조건에 1% 농도로 70sccm의 다이보레인(diborane)이 붕소를 도펀트로 제공하기 위하여 첨가될 수 있다.
알 수 있는 바와 같이, 실리콘과 게르마늄은 확대된 트렌치 표면의 실리콘 격자 구조와 동일한 구조를 가지는 격자를 가지는 합금을 형성한다. 그러나, 실리콘과 게르마늄 합금의 격자는 확대된 트렌치의 실리콘 격자의 간격보다 더 큰 간격을 가진다. 실리콘 합금의 격자는 상기 확대된 트렌치의 실리콘과 동일한 구조를 가지기 때문에, 실리콘 합금은 확대된 트렌치의 실리콘 표면상에 에피택셜하게 형성된다. 그러나, 실리콘 합금 격자의 간격이 더 크기 때문에, 실리콘 합금은 상기 확대된 트렌치에 인접한 채널에 압축 응력(compressive stress)을 생성한다. 일 실시예에서, 게르마늄은 실리콘과 게르마늄의 결합물에서 약 15원자퍼센트(atomic percent)로 존재한다. 에피택시(epitaxy)는 부피로 실리콘과 게르마늄 결합물에 대해 20 원자퍼센트까지의 게르마늄 농도로 유지될 수 있다는 것이 발견되었다. 상기 실시예는 채널 내에서 정공의 이동도를 향상시킨다.
붕소가 첨가된 실시예에서, 붕소의 농도는 대략 0.5×1020/cm3에서 약 3×1020/cm3까지일 수 있다. 결과적인 실리콘-게르마늄 증착물은 따라서 P+로 도프된다.
알 수 있는 바와 같이, 실리콘 합금이 실리콘 탄소일 때, 유사한 조건이 에피택셜하게 실리콘 합금을 증착하는데 이용될 수 있다. 그러나 약간 더 크게 격자를 형성하는 대신, 실리콘 탄소 합금은 약간 더 작은 격자를 형성하며, 압축 응력이 채널 영역에 인가되는 대신, 인장 응력(tensile stress)이 채널 영역에 인가된다. 상기 실시예는 채널 내에서 전자의 이동도를 향상시킨다. 또한, 알 수 있는 바와 같이, 실리콘 탄소 합금은 또한 적절하게 도프될 수 있다.
공정( process )의 바람직한 실시예
다음은 본 발명의 일 실시예를 수행하기 위한 예시적인 공정으로, 용도를 제한하기 위해 제공되는 것이 아니며, (100), (110) 및 (111) 실리콘 평면에 대한 에칭 레이트(etching rates)를 평가하기 위한 것이다.
에칭 실험은 (100)-방위의, p-도프 4인치 실리콘 웨이퍼를 사용하여 수행된다. 1.2~1.5㎛의 열 산화물(thermal oxide) 마스킹층이 퍼니스(furnace) 내에서 성장하고 패시배이션(passivation)에 사용된다; 약 1mm에서 약 3mm의 직경을 가지는 원형의 단순한 패턴이 기본적인 포토리소그래피를 이용하여 상기 열 산화물 층에 형성된다. 실리콘 웨이퍼는 조각으로 쪼개져, 상기 원형 실리콘으로부터 표면 산화물을 제거하기 위하여(패시배이션 산화물을 제거하기 위한 것은 아님), 2분 동안 100:1의 불화수소(HF)가 수용된 플라스틱 비커 속에 넣어지고, 탈이온수(DI water)로 헹궈지고 건조된다. 그 다음으로, 실리콘 에칭 조성물을 저어 가면서, 상기 칩들은 약 55℃에서 90℃ 범위의 온도에서 에천트 용액에 디핑(dipping)을 통해 처리된다. 웨이퍼 조각들은 5분에서 30분 동안 처리되며, 그 이후 탈이온수로 헹궈지고 질소로 건조된다. 그 다음, 웨이퍼가 프로필로메트리(profilometry), 원자력현미경(AFM) 또는 주사전자현미경(SEM)으로 검사된다.
공정 온도( PROCESS TEMPERATURES )
본 발명의 실시예에 따라 실리콘층을 선택적으로 이방성 습식 에칭하는 공정을 수행하기 위한 바쓰(bath) 및 용액의 온도는, 식각될 실리콘층의 구체적인 실리콘 조성, 식각될 실리콘층의 두께, 암모늄 및/또는 포스포늄 수산화물 및/또는 염의 농도, 에칭에 할당된 시간 및 실리콘 에칭 공정에서 에치 레이트(etch rates)에 영향을 미치는 것으로 알려진 유사한 인자들을 포함하여, 해당 기술분야의 기술자들에게 알려진 인자에 근거하여 적절하여 선택될 수 있을 것이다. 일 실시예에서, 실리콘층을 선택적으로 이방성 습식 에칭하기 위한 습식 에칭 조성물의 바쓰 또는 용액 온도는 약 30℃에서 약 90℃ 범위 내이고, 다른 실시예에서 바쓰 또는 용액 온도는 약 50℃에서 약 80℃이며, 또 다른 실시예에서 바쓰 또는 용액 온도는 약 60℃에서 약 75℃이고, 또 다른 실시예에서 바쓰 또는 용액 온도는 약 70℃이다.
에치 선택비( ETCH SELECTIVITY )
일 실시예에서, 여기 언급된 공정에 설명된 바와 같은 본 발명에 따른 습식 에칭 조성물을 사용하여 얻어지는 선택비(selectivity)는, (111)평면에 대한 (100) 평면에 대하여 약 1.4에서 약 2.5 범위이고, (111)평면에 대한 (110)평면에 대하여 약 1.5에서 약 2.5 범위이다.
일 실시예에서, (100) 및 (110) 평면에 대한 상대적인 에치 레이트(etch rates)는 실질적으로 유사한 레이트(rates), 예컨대, (위에서 정의된 바와 같이) 대략 동일한 레이트이고, 일 실시예에서 (100)/(110) 및 (110)/(100)에 대한 에치 레이트 비(etch rate ratio)는 모두 약 0.8에서 약 1.2의 범위 내이다.
다음의 표 1에서 데이터는 본 발명의 실시예에 따른 공정으로 얻어질 수 있는 결과를 나타낸다. 나타낸 바와 같이, 두 개의 서로 다른 조성물을 사용하고, 먼저 다양한 온도 조건에서, 그리고 다음에는 글리콜 에테르를 첨가한 결과를 나타내었다.
Figure pct00004
BzTMAH=벤질트리메틸 암모늄 수산화물(Benzyltrimethyl ammonium hydroxide)
TDTBPCI=테트라데실트리부틸 포스포늄 클로라이드(Tetradecyltributyl phosphonium chloride)
DPGMBE=디프로필렌 글리콜 모노부틸 에테르(Dipropylene glycol monobutyl ether)
앞에 언급된 본 발명의 에천트에 대한 에치 레이트는 프로필로메트리 또는 SEM에 의해 결정된다. 다음 표 2의 비교 데이터는 본 발명에 의하지 않은 단순 4차 오늄 수산화물(quaternary onium hydroxides)에 대한 것이다.
Figure pct00005
TBAH=테트라부틸 암모늄 수산화물(tetrabutyl ammonium hydroxide)
TBPH=테트라부틸 포스포늄 수산화물(tetrabutyl phosphonium hydroxide)
종래 기술의 에천트에 대한 상기 에치 레이트는, 에천트를 (100), (110) 및 (111) 비처리된 실리콘 표면에 인가함으로 인한 중량 손실(weight loss)로부터 결정된다.
상기 데이터로부터 분명하듯이, 본 발명의 실시예에 따른 조성물은 종래의 실리콘 에천트에 의해 획득되는 실리콘 에치 레이트보다 실질적으로 더 낮은 실리콘 에치 레이트를 얻는다. 이와 같이 감소된 실리콘 에치 레이트는 상기 데이터에 의해 보여지는 바와 같이, 완화된 것일 뿐 아니라 선택비(selectivity)가 상당히 향상된다는 점에서 유용하기도 하다. 선택비가 [(110)~(100)]>(111)인 본 발명(여기서, "~"는 실질적으로 비슷한, 예컨대, 위에서 정의된 바대로 대략 동일한 에치 레이트를 나타냄)과 비교되는 바와 같이, 표 2의 비교 데이터에 대해서, 실리콘 에치 레이트는 훨씬 더 크지만, 선택비는 (110)？(100)>(111)이다(여기서, "？"는 훨씬 큰 에치 레이트를 나타내고, ">"는 더 큰 에치 레이트를 나타냄). 따라서, 본 발명의 실시예에 따르면, 실리콘 에치 레이트는 확실하게 (110) 및 (100)평면을 서로에 대해 실질적으로 유사한 레이트로 에치하는데 사용될 수 있으며, 여기서 양 에치 레이트는 (111)평면의 에치 레이트보다 상당히 커서, (111)평면에 우선적으로 더욱 많은 실리콘을 남길 수 있게 된다. 상기 이점에 추가하여, 전체적으로 감소된 에치 레이트는, 특히 (111)평면에서, 대부분 (111)평면에서의 더 낮은 에치 레이트 때문에, 에칭 이후 훨씬 더 평활한 실리콘 표면이 되도록 한다.
에치된 실리콘 표면의 조도( ROUGHNESS )
위에서 설명된 바와 같이, 본 발명의 공정에 의해 에치된 표면이 가능한 한 평활하게 되어, 이들 표면에 실리콘 합금의 에피택셜 증착을 향상시키도록 하는 것이 중요하다.
일 실시예에서, 확대된 트렌치는 원자력현미경(AFM)으로 측정되었을 때, 약 0.34nm에서 약 0.45nm 범위의 조도(Ra)를 가지는 노출 실리콘 표면을 포함한다. 일 실시예에서, 상기 확대된 트렌치는 원자력현미경(AFM)으로 측정되었을 때, 약 0.35nm에서 약 0.43nm 범위의 조도(Ra)를 가지는 노출 실리콘 표면을 포함한다. 일 실시예에서, 상기 확대된 트렌치는 원자력현미경(AFM)으로 측정되었을 때, 약 0.35nm에서 약 0.36nm 범위의 조도(Ra)를 가지는 노출 실리콘 표면을 포함한다.
일 실시예에서, 상기 확대된 트렌치는 원자력현미경(AFM)으로 측정되었을 때, 약 0.43nm에서 약 0.55nm 범위의 조도(Rrms)를 가지는 노출 실리콘 표면을 포함한다. 일 실시예에서, 상기 확대된 트렌치는 원자력현미경(AFM)으로 측정되었을 때, 약 0.43nm에서 약 0.455nm 범위의 조도(Rrms)를 가지는 노출 실리콘 표면을 포함한다. 일 실시예에서, 상기 확대된 트렌치는 원자력현미경(AFM)으로 측정되었을 때, 약 0.13nm에서 약 0.5nm 범위의 조도(Rrms)를 가지는 노출 실리콘 표면을 포함한다. 일 실시예에서, 상기 확대된 트렌치는 원자력현미경(AFM)으로 측정되었을 때, 약 0.14nm에서 약 0.25nm 범위의 조도(Rrms)를 가지는 노출 실리콘 표면을 포함한다.
일 실시예에서, 상기 확대된 트렌치는 원자력현미경(AFM)으로 측정되었을 때, 약 1.4nm에서 약 6nm 범위의 조도(Rmax)를 가지는 노출 실리콘 표면을 포함한다. 일 실시예에서, 상기 확대된 트렌치는 원자력현미경(AFM)으로 측정되었을 때, 약 4.9nm에서 약 6nm 범위의 조도(Rmax)를 가지는 노출 실리콘 표면을 포함한다. 일 실시예에서, 상기 확대된 트렌치는 원자력현미경(AFM)으로 측정되었을 때, 약 1.5nm에서 약 2.2nm 범위의 조도(Rmax)를 가지는 노출 실리콘 표면을 포함한다.
본 발명에 의한 표면의 향상된 평활도는 다른 방식으로 표현될 수도 있다. 따라서, 일 실시예에서, 본 발명에 따라 얻어지는 상기 확대된 트렌치는 AFM으로 측정된 Rrms 조도를 가지는 측벽 및 다른 노출 실리콘 표면을 포함하는데, 상기 조도는 유사한 비처리된 실리콘 표면의 조도로부터 그다지 많이 증가되지 않는다. 따라서, 그와 같은 실시예에서, 에칭후(post-etching) 상기 실리콘 표면은 AFM으로 측정된, 유사한 비처리된 결정질 실리콘 표면의 조도보다 약 6% 이내로 큰 Rrms 조도를 갖는다. 다른 실시예에서, 에칭후(post-etching) 상기 실리콘 표면은 AFM으로 측정된, 유사한 비처리된 결정질 실리콘 표면의 조도보다 약 10% 이내로 큰 Rrms 조도를 갖는다. 또 다른 실시예에서, 에칭후(post-etching) 상기 실리콘 표면은 AFM으로 측정된, 유사한 비처리된 결정질 실리콘 표면의 조도보다 약 25% 이내로 큰 Rrms 조도를 갖는다. 또 다른 실시예에서, 에칭후(post-etching) 상기 실리콘 표면은 AFM으로 측정된, 유사한 비처리된 결정질 실리콘 표면의 조도보다 약 90% 이내로 큰 Rrms 조도를 갖는다.
일 실시예에서, 본 발명에 따라 얻어지는 상기 확대된 트렌치는 측벽과 다른 노출 실리콘 표면을 포함하는데, 이들은 스트레인 유도 실리콘 합금이 상기 트렌치 내에 증착될 때, 상기 증착물(deposit)이 동일한 스트레인 유도 실리콘 합금을 유사한 비처리된 결정질 실리콘 표면에 증착할 때 생길 수 있는 적층결함(stacking faults) 또는 전위(dislocation) 수량의 약 10배 이내인 적층결함 또는 전위를 포함하게 되는 조도를 가진다. 즉, 예를 들면, 스트레인 유도 SiGe 합금이 비처리 결정질 실리콘 표면에 증착되면 cm2 당 108개 전위(108/cm2)가 생긴다면, 일 실시예에서, 본 발명에 따라 에치된 표면에 증착된 스트레인 유도 SiGe 합금에서 전위의 수는 cm2 당 약 107 개 전위(107/cm2) 이하가 될 것이다. cm2 당 전위의 실제 개수는 합금원소에 대한 Si의 비율, 증착조건, 후속 어닐링(annealing) 과정 및 해당 기술자들에게 알려진 다른 요인과 같은 다양한 요인에 따라 달라질 수 있다는 것이 주지되어 있다. 그러나, 상기 특성은 실질적으로 동일한 조건 하에서 두 개의 서로 다른 기판, 즉, 비처리된 기판과 본 발명에 따라 에치된 기판 상에, 증착된 스트레인 유도 실리콘 합금을 비교함으로써 쉽게 결정될 수 있을 것이다.
앞에 기술된 바와 같이, 본 발명의 공정에 의해 에치된 표면이 가능한 한 평활하다는 것은 이들 표면상에 실리콘 합금의 에피택셜 증착을 향상시키는데 중요한다. 본 발명에 의해 얻어지는 평활도(smoothness)(또는, 역으로 거칠기(roughness)의 결여)는 해당 기술분야에서 중요한 진보이다. 본 발명에 의한 추가적인 스무딩(smoothing) 과정없이 원하는 비교적 평활한 표면을 얻을 수 있는 능력은, 반도체 제조공정에서 전체 공정 수의 조절을 도모하는데 중요하다.
일 실시예에서, 상기 확대된 트렌치는 (100)평면 내의 비처리 활성(active) 실리콘 표면의 조도와 실질적으로 유사한 AFM으로 측정된 조도를 가지는 측벽을 포함한다. "실질적으로 유사한"이라 함은 AFM으로 측정된 Rrms 조도에 기초해서, 에치 실리콘 표면의 조도가 (100)평면 내의 비처리 활성 실리콘 표면보다 약 100% 이하로 더 거칠어야 한다는 것을 말한다.
다음의 표 3은 비처리 실리콘 및 본 발명의 두 가지 실시예에 따라 처리된 실리콘 표면의 조도 측정치에 대한 비교 AFM Rrms 조도를 나타낸다. 표 3에서, "1"은 3% 벤질트리메틸 암모늄 수산화물(benzyltrimethyl ammonium hydroxide) 및 1.5% 테트라데실트리부틸 포스포늄 클로라이드(tetradecyltributyl phosphonium chloride)이고, "2"는 0.2% 벤질트리메틸 암모늄 수산화물, 0.5% 헥사데실트리부틸 포스포늄 클로라이드(hexadecyltributyl phosphonium chloride) 및 0.5% 디프로필렌글리콜 모노부틸 에테르(dipropyleneglycol monobutyl ether)이다.
Figure pct00006
표 3에 나타낸 바와 같이, 샘플 1을 420초 적용한 경우에 에치 실리콘 표면의 Rrms 조도는 (0.543-0.430)/0.430×100=26.3% 더 거칠다. 샘플 1을 320초 적용한 경우에 에치 실리콘 표면의 Rrms 조도는 (0.455-0.430)/0.430×100=5.8% 더 거칠다. 샘플 2를 300초 적용한 경우에 에치 실리콘 표면의 Rrms 조도는 (0.253 -0.134)/0.134×100=88.8% 더 거칠다.
도면
도 1 내지 3은 본 발명에 따른 공정을 적용한 효과를 나타낸다.
도 1은 종래 기술에 의한 에치 공정과 본 발명의 일 실시예에 따른 에치 공정을 비교하는 제조단계 반도체 장치의 일 부분에 대한 개략적인 단면도이다. 도 1에 개략적으로 나타낸 바와 같이, 전형적인 비 선택적 등방성 건식 에치가 적용될 때, 결과적인 에칭은 실리콘 결정 구조의 (100), (110) 및 (111)평면의 각각에 실질적으로 동등하게 영향을 미쳐, 에치 표면이 실리콘 결정 구조의 어느 평면과도 정렬되지 않게 된다. 따라서, 스트레스-유도 물질을 증착하는 시도가 행해지면, 결과는 만족스럽지 않게 된다.
대조적으로, 도 1에 도시된 바와 같이, 본 발명에 따라 선택적으로 이방성 습식 에치가 실리콘 기판에 적용되면, 상기 선택적 에칭은 (100) 및 (110)평면을 대략 동일한 레이트(rate)로 (111)평면에 대해 우선적으로 에칭하게 된다. 이와 같은 선택적 이방성 습식 에칭에 있어서 제어된 선택비(selectivity)는, 도 1에 도시된 바와 같이, 결과적으로 (111)평면 내의 실리콘이 남게 되는 에치 표면으로 되게 하고, 상기 (111) 표면은 매우 평활하게 된다. 알 수 있는 바와 같이, 트렌치의 하부는 일반적으로 (100) 평면이다.
도 2는 본 발명의 일 실시예에 따른 선택적 이방성 습식 에치를 나타내는 개략적인 단면도이다. 도 2에 개략적으로 나타낸 바와 같이, 단결정질의 실리콘 기판, 예컨대, Si (100) 기판이 본 발명에 따라 에치될 때, (100) 및 (110) 평면은 선택적으로 비슷한, 대략 동일한 레이트로, (111)평면에 대해 우선적으로 에치되고, 결과적으로 실리콘은 (111) 평면 내에 주로 측면(facets)을 나타낸다. 도 2에 도시된 바와 같이, 본 실시예에서, 선택적 이방성 습식 에칭은 부분적으로 복수의 구조 각각을 언더컷(undercuts)하며, 상기 확대된 트렌치는 (111) 평면에 두 개의 측벽을 구비한다. 이것은 또한 도 1, 3 및 5(c)에 도시되어 있다. 도 5(c)에 대하여 더 상세히 나타내고 설명된 바와 같이, 양 내부 측벽은 (111)평면에 측면(facets)을 가진다.
도 3은 본 발명의 실시예에 대한 중요한 측면을 나타내는 생성단계 트랜지스터의 개략적인 단면도이다. 도 3은 본 발명의 실시예가 적용될 수 있는 트랜지스터 구조에서 몇 가지 중요한 치수를 나타낸다. 도 3에서 생성단계의 트랜지스터는 본 발명에 따른 공정의 적용 후 일 단계에서 나타내져 있다. 상기 장치에서 중요한 또는 임계 치수 및/또는 특성은 항목 (a), (b), (c) 및 (d)로 표시될 것이다.
도 3에서 항목 (a)는 트랜지스터의 소스와 드레인이 될 부분 간의 채널 영역을 관통하는 가장 작거나 짧은 통로인 넥(neck)의 치수를 나타낸다. 상기 넥은 본 발명에 따라, (111)평면에 대한 (100) 및 (110)평면의 우선적인 에칭에 의한 것이며, 차후 실리콘 합금이 소스와 드레인 영역에 증착될 때 상기 채널 영역에 더 강한 압축 또는 인장 응력이 인가되도록 한다. 더 강한 응력(stress)의 결과로서, (실리콘 합금에 따른) 정공 또는 전자 이동도는 증가될 수 있으며, 이로써 트랜지스터의 전류 구동 능력을 향상시킬 수 있게 된다.
도 3의 항목 (b)는 트렌치의 깊이를 나타내며, 이는 본 발명의 실시예에 따른 에치 공정 동안 바람직하게 제어되어 조절된 바람직한 깊이가 에치 공정에서 획득될 수 있다. 본 발명에 따른 에칭 공정에서, (100) 및 (110)평면은 (111)평면에 대해 선택적으로 에치된다. 따라서, (a)에서 넥(neck)이 형성되는 동안, 트렌치 깊이(b)가 증가하게 된다.
도 3의 항목 (c)는 일반적으로 측벽 및 트렌치 바닥 조도(trench bottom roughness)와 관련 있다. 본 발명의 실시예에 따르면, 선택적 이방성 습식 에칭이 수행될 때, 예외적으로 평활한 표면이 얻어진다. 정확히 어떤 인자가 이와 같이 관찰된 평활도에 기여하는지 확실히 알려지지 않았지만, 종래 기술에서 동일한 일반적인 목적에서 사용되는 선택적인 에천트에 의해 에치된 표면보다 본 발명에 따라 에치된 표면은 상당히 더 평활하고 훨씬 균일하다는 것이 발견되었다. 따라서, 항목 (c)는 본 발명에 따른 공정의 중요한 그리고 예기치 못한 특성을 나타낸다.
도 3의 항목 (d)는 게이트 구조에서 게이트 산화물, 질화물 및/또는 다른 물질이 본 발명에 따라 사용되는 조성물에 의해 에치되지 않는다는 것을 나타낸다. 따라서, 본 발명의 실시예에서, 게이트 산화물, 질화물 및/또는 다른 물질을 포함하는 게이트 구조는 마스크(mask)로 기능 및/또는 공정에서 에치될 영역을 정의하도록 기능한다.
일 실시예에서, 본 발명은 개선된 PMOS 반도체 트랜지스터를 제조하는 공정과 관련 있다. 리세스(Recesses)는 에피택셜 실리콘층으로 에치된다. 소스 및 드레인막은 상기 리세스에 증착된다. 소스 및 드레인막은 실리콘, 게르마늄 및 증착 중에 포함시켜지는 붕소의 합금으로 이루어진다. 증착 중에 붕소를 포함시킴으로써, 주입(implantation) 기술로 얻어질 수 있는 것보다 더 높은 활성(active) 도펀트 농도가 얻어질 수 있다. 합금은 실리콘층 상에 에피택셜하게 증착된다. 따라서, 상기 합금은 실리콘층의 격자 결정구조와 동일한 결정 구조를 가지는 격자를 가진다. 그러나, 실리콘 원자 중 몇 개를 대신하는 게르마늄을 포함함으로 인하여, 합금 격자는 실리콘층의 격자 간격보다 더 큰 간격을 갖는다. 더 큰 간격은 소스와 드레인막 사이의 트랜지스터 채널에 응력(stress)을 발생시킨다. 상기 응력은, 더 높은 활성 도펀트의 농도 때문에 감소된 저항률(resistivity)과 함께, 트랜지스터의 IDSAT 및 IDLIN을 증가시킨다. NMOS 트랜지스터는 합금 원자로서 게르마늄 대신 탄소를 포함시킴으로써 유사한 방법으로 제조될 수 있으며, 이로써 인장 응력을 발생시키게 된다. 본 발명은 PMOS 트랜지스터의 형성에 대해서 기술될 것이다. 해당 기술분야의 숙련된 기술자들은 NMOS 트랜지스터가 도핑 컨덕티비티(conductivity) 타입과 격자 간격이 바뀌는 것만 제외하고 유사한 방식으로 제조될 수 있다는 것을 이해할 것이다.
본 발명의 일 실시예에 따르면, 실리콘 합금의 선택된 도핑으로 얻어지는 소정의 컨덕티비티(conductivity)를 가지는 실리콘 합금층이 채널 영역에 인접하여 에피택셜하게 성장하기 때문에, 상기 채널 영역에 응력(stress)이 유도되는데, 이는 채널 영역을 통한 캐리어의 이동도(mobility)를 매우 향상시킨다.
예를 들면, 반도체 장치가 p-채널 MOS 트랜지스터일 때, 실리콘 합금층은 SiGe 합금으로부터 형성되고, 압축 응력이 채널 영역의 양 측면 상의 SiGe 합금층으로부터 정공의 이동 방향을 따른 채널 영역으로 인가된다. SiGe 합금층이 ∑-형(시그마-형)으로 형성된 실시예에서, SiGe 합금층의 연장된 부분, SiGe 혼합 결정층의 연장된 부분은 채널 영역 내의 실리콘 결정 내에 응력을 생성한다. 결과적으로, 채널 영역에 효과적으로 압축 응력을 인가할 수 있게 되고, 이는 채널 영역내의 캐리어의 이동도를 증가시키게 된다.
한편, 반도체 장치가 n-채널 MOS 트랜지스터일 때, 실리콘 합금층은 SiC 합금으로부터 형성되고, 스트레칭 응력(streching stress)이 전자의 이동 방향을 따라 채널 영역상에 유도되어, 채널 영역 내의 전자의 이동도를 증가시키게 된다.
도 4의 (a), (b) 및 (c)는 앞서 언급된 효과들을 개략적으로 나타낸다. 도 4의 (a), (b) 및 (c)는 반도체 장치의 생성단계 트랜지스터의 부분들에 대한 개략적인 단면도이다. 도 4(a)에 도시된 바와 같이, 생성단계의 트랜지스터는 도 4(a)에 도시된 게이트 구조에 의해 결정된 개구부에서 이방성 에칭을 거치게 되어, (즉, 실리콘 기판의 어느 특정 평면에 대한 선택적 에칭에 의한 것이 아닌) 일반적으로 편평한(flat) 표면을 가지는 제1 트렌치를 형성한다. 도 4(a)에 도시된 생성단계의 트랜지스터는 다음으로 본 발명의 일 실시예에 따라 실리콘 기판의 선택적 이방성 습식 에칭을 거쳐, 도 4(b)의 장치를 형성한다. 그 다음, 도 4(b)에 도시된 생성단계의 트랜지스터는 선택적 이방성 습식 에칭에 의해 얻어진 개구부에서 실리콘 합금의 에피택셜 증착을 거쳐, 도 4(c)에 도시된 생성단계 트랜지스터에서 소스와 드레인과 같은 구조를 형성하게 된다. 위에서 설명된 바와 같이, 실리콘 합금의 에피택셜 증착은 소스와 드레인 사이의 채널 영역에 도 4(c)의 채널 영역에 점선으로 개략적으로 나타낸 바와 같은 응력(stress)을 발생시키게 된다.
도 5의 (a), (b), (c) 및 (d)는 본 발명의 일 실시예에 따른 공정을 개략적으로 나타낸다. 도 5의 (a), (b), (c) 및 (d)는 본 발명의 실시예에 따라, 실리콘층을 에칭하는 공정과, 실리콘층을 에칭하고 상기 에칭에 의한 트렌치에 실리콘 합금을 증착하는 공정을 포함하는, 반도체 장치(10)를 제조하는 공정의 단계를 나타내는 생성단계 반도체 장치(10)의 부분들에 대한 단면 개략도이다.
도 5(a)는 장치(10)의 단결정 실리콘 기판(14)상에 배치된 게이트 구조(12)의 구성요소들을 개략적으로 나타낸다. 단결정 실리콘 기판(14)은 주된 면으로 (100) 결정 평면을 갖는다. 상기 장치(10)는, 예컨대, STI-타입 분리 구조(isolation structures)일 수 있는 소자 분리 영역(16)에 의해 결정되는 장치 영역(14A)을 더 포함한다. 상기 장치(10)는 소스 영역(14S)과 드레인 영역(14D)을 포함한다. 상기 게이트 구조(12)는 SiON막과 폴리-실리콘막을 패터닝함으로써 형성될 수 있으며, 알려진 다양한 공정에 의해 실리콘 기판(14)상에 균일하게 형성되는 게이트 절연막(18)과 게이트 전극(20)을 포함한다. 상기 게이트 구조(12)는 측벽 절연막(22A, 22B)을 더 포함한다. 상기 장치(10)는 소스 연장 영역(14SE) 및 드레인 연장 영역(14DE)을 더 포함한다. 상기 소스 연장 영역(14SE) 및 드레인 연장 영역(14DE)은 p-타입이며, 장치(10)의 소스 영역(11S) 및 드레인 영역(11D)을 각각 형성하는, p-타입 발산 영역(11S, 11D)과 접촉하고 있다. 상기 소스 연장 영역(14SE) 및 드레인 연장 영역(14DE)은, 게이트 전극(20)을 마스크로 사용하여, 예컨대 붕소 또는 다른 p-타입 불순물을 주입함으로써 형성된다. 해당 기술분야에서 알려진 바와 같은 부가적인 피쳐들(features)이 장치(10)에 추가될 수 있다. 예컨대, 게이트 구조(12)는 제1 및 제2 측벽 절연 구조(미도시)를 구비할 수 있다; 상기 장치(10)는 소스 및 드레인 포켓 영역, 부가적인 분리 층 등(미도시)과 같은 피쳐를 포함할 수 있다.
다음으로, 도 5(b)에 나타낸 단계에서, 실리콘 기판(14)에, 장치 영역(14A)에서 측벽 절연막(22A, 22B) 및 소자 분리 영역(16) 사이의 소스 영역(11S) 및 드레인 영역(11D)의 일부가 예컨대, 건식 에칭에 의해 이방성으로 에치되어, 10에서 60nm의 깊이로 초기 트렌치(26A, 26B)를 형성한다. 상기 초기 트렌치(26A, 26B)는 실리콘 기판(14)의 주된 (100)평면에 대해 실질적으로 수직한 측 표면(14b)과, 실리콘 기판(14)의 주된 (100) 평면에 실질적으로 평행한 측 표면(14c)에 의해 정의된다.
다음으로, 도 5(c)에 도시된 단계에서, (111)평면에 대해 (100) 및 (110)평면의 실리콘을 선택적으로 이방성 에치하여 확대된 트렌치(26AE, 26BE)를 형성하기 위하여, 본 발명의 일 실시예에 따른 공정이 적용된다. 본 발명에 따르면, 상기 선택적 이방성 에칭은 (110) 및 (100)평면을 대략 동일한 레이트로 우선적으로 (111)평면에 대해 식각한다. 본 발명의 일 실시예에 따르면, 상기 실리콘층(14)은 그 위에 실리콘층을 노출하는 개구부를 형성하도록 배치된 복수의 게이트 구조(12)를 가지고, 상기 개구부를 통해 실리콘층에 이방성 에치된 제1 초기 트렌치(26A, 26B)를 가지며, 다음 공정의 주된 과정은 상기 제1 초기 트렌치(26A, 26B)의 실리콘 표면에 대한 선택적 이방성 습식 에칭단계를 포함한다. 본 실시예에서, 선택적으로 이방성 습식 에칭하는 단계는 실리콘 표면, 예컨대, 표면(14a, 14c)을 본 발명에 따른 방향족 트리(저급)알킬 4차 오늄 수산화물 및 비대칭 테트라알킬 4차 포스포늄 염을 포함하는 수용성 조성물에 노출시키는 단계를 포함한다. 결과로서, 상기 선택적 습식 에칭단계는 실리콘층(14)의 (110) 및 (100)평면을 (111)평면의 에치 레이트보다 더 높은(즉, (111)평면에 비해 우선적으로) 대략 동일한 레이트로 식각하여, (111)평면에 측벽(14d, 14f)을 가지는 확대된 트렌치를 형성한다.
도 5(c)에 도시된 바와 같이, 장치(10)의 p-채널 MOS 트랜지스터에서, 실리콘 기판(14)의 각각의 확대된 트렌치(26AE, 26BE)는 실리콘 기판(14)의 주된 평면에 실질적으로 평행한 하부 표면(14c), 상기 하부 표면(14c)에 대해 약 56°의 각도로 실리콘 (111)평면 내의 측면(facet)으로부터 형성되고 안쪽으로 연장된 측 표면(14d) 및 하부 표면(14c)에 대해 약 124°각도로 실리콘 (111)평면 내의 측면으로부터 형성된 측 표면(14f)을 포함한다. 상기 측 표면(14f)은 실리콘 기판(14)과 측벽 절연막(22A, 22B) 사이의 인터페이스인 실리콘 기판(14)의 표면으로부터 내측으로 연장된다. 상기 측 표면(14d) 및 측 표면(14f)은 지점(14g)에서 교차하고, 이로써 도 5(c)에 도시된 바와 같이, 채널 영역을 향해서, 내측으로 마주하는 웨지(wedge) 형상을 형성한다.
본 발명에 따르면, 여기에 개시된 조성물에 의해 얻어지는 선택적 에칭은 실리콘에 대한 신속하고 제어된 에칭을 제공하며, 이로써 도 5(c)에 도시된 웨지(wedge)형상을 용이하게 형성할 수 있게 된다. (매우 상이한 에칭 화학을 사용하지만) 과거에 비슷한 형상을 획득하기 위하여 유사한 에칭이 행해졌지만, 알려진 공정은 덜 성공적이었고, 본 발명에서처럼 원하는 평면 선택비(selectivity) 및 매우 평활한 에치 표면을 동시에 획득하는 한편, 원하는 프로파일을 획득하기는 더 어려웠다.
일 실시예에서, 본 발명은 확대된 트렌치(26AE, 26BE)의 적어도 일부에 실리콘 합금을 에피택셜하게 증착하는 단계를 더 포함한다. 일 실시예에서, 실리콘 합금은 실리콘-게르마늄(SiGe) 합금이고, 다른 실시예에서 실리콘 합금은 실리콘-탄소(SiC) 합금이다. 실리콘 합금은 도펀트의 동시증착(co-deposition) 또는 도펀트의 차후 주입(implantation)으로 적절히 도프될 수 있으며, 이것은 해당 기술분야에 주지되어 있으므로 설명의 간략화를 위해 여기서는 더 이상 기술하지 않을 것이다. 상기 웨지형 트렌치는, 충진되면 시그마형으로 나타낼 수 있는 형상을 가지는 구조를 제공한다.
예컨대, 일 실시예에서, 도 5(d)에 도시된 바와 같이, p-타입 SiGe 혼합 결정층(28A, 28B)은 확대된 트렌치(26AE, 26BE)에 에피택셜하게 성장하여 상기 확대된 트렌치(26AE, 26BE)를 충진한다. 해당 기술분야에서 알려진 바와 같이 그리고 위에서 간략하게 설명된 바와 같이, 상기 에피택셜 성장 및 순수한 Si 결정과 비교하여 SiGe 결정의 상이한 더 큰 격자 파라미터로 인하여, 압축 응력이 SiGe 혼합 결정층(28A, 28B)에 인접한 구조에 인가된다. 도 2에 나타낸 것과 유사하게, 도 5(d)에서 채널 영역에 발생되는 스트레인이 채널 영역 내에 점선으로 개략적으로 도시되었다.
SiGe 혼합 결정층(28A, 28B)에서, 측 표면(14d)과 측 표면(14f)의 교차선인 웨지의 내부 지점(14g)은 제2 측벽 절연막(24A 또는 24B)의 외부 표면에 비해 내부 위치에 형성되고, SiGe 혼합 결정층(28A, 28B)은 게이트 전극(20) 바로 아래의 채널 영역 가까이에 있다. 따라서, SiGe 혼합 결정층(28A, 28B) 간의 채널 영역은 소스와 드레인이 게이트 구조(12)와 정렬된 더욱 수직한 벽을 가지는 종래 기술에서보다 더 작다. 더 작은 채널 영역은, 에피택셜하게 성장된 실리콘 합금으로부터 기인하는 응력과 함께, 채널 영역이 (적절한 실리콘 합금으로) N-타입이되던지 P-타입이되던지, 소스에서 드레인으로 이동하는 전하의 이동도를 향상시킨다.
확대된 트렌치(26A, 26B)의 웨지 형상으로 인하여, 그리고 SiGe 혼합 결정층(28A, 28B)의 ∑-형상으로 인하여, 종래 기술에 의한 표준 측벽 프로파일을 가지는 p-채널 MOS 트랜지스터에서보다 더 강한 압축 응력이 채널 영역에 유도될 수 있다. 따라서, 정공의 이동도를 증가시켜 장치(10) 내의 p-채널 MOS 트랜지스터의 전류 구동 능력을 향상시킬 수 있게 된다.
반대의 도핑을 가지며, 웨지형 확대된 트렌치(26A, 26B)를 충진하기 위해 에피택셜하게 인가된 실리콘 합금이 SiC인 일 실시예에서는, 인장 응력이 생긴다. 해당 기술분야에 알려져 있는 바와 같이, 그리고 위에서 간단히 설명된 바와 같이, 에피택셜 성장 및 순수한 Si 결정에 비하여 SiC 결정의 상이한 더 작은 격자 파라미터로 인하여, SiC가 실리콘 합금일 때, 인장 응력이 SiC 혼합 결정층(28A, 28B)에 인접한 구조에 인가된다. 상기 인장 응력은 증가된 전자의 이동도를 초래하는데, 이는 해당 n-채널 MOS 트랜지스터의 전류 구동 능력을 향상시킨다.
도 5의 (a) 내지 (d)에 대해서 개략적으로 기술된 공정의 단계를 거친 후에, 반도체 장치(10)는 해당 기술분야에 알려진 통상적인 공정에 따라 더 처리될 수 있다.
상세한 설명 및 청구범위를 통해서, 개시된 범위 및 비율에 대한 수치적 한정은 모든 개재된 값들을 포함하는 것으로 간주된다. 따라서, 예컨대, 1-100 및 10-50이 구체적으로 개시되었다면, 사이에 포함되어 있는 값들인 1-10, 1-50, 10-100 및 50-100의 범위는 본 발명의 개시된 범위 내인 것으로 간주된다. 또한, 모든 수치적 값들은 수식어 "약(대략)"이 구체적으로 기재되어 있는지 불문하고, 이 용어가 선행되어 있는 것으로 간주된다. 마지막으로, 모든 가능한 조합 및/또는 성분들의 순열을 일일이 열거하는 것은 불가능하므로, 구체적으로 언급되어 있는지 여부를 불문하고, 개시된 성분 및 구성요소의 모든 가능한 조합은 본 발명의 범위 내에 속하는 것으로 본다. 따라서, 개시된 발명의 모든 요소들에 대해 개시된 멤버들의 모든 조합 및 순열은 예컨대, EPC 123(2)에 따라 개시된 발명의 범주 내에 있는 것으로 간주되고, 숙련된 기술자들은 이를 이해할 것이다.
본 발명의 원리가 특정 실시예와 관련하여 설명되었지만, 이는 예시적인 용도로 제공된 것이며, 해당 기술분야의 기술자들은 명세서를 읽어본 후 이에 대한 다양한 변경이 가능하다는 것을 이해할 것이다. 따라서, 여기에 개시된 발명은 그러한 변경이 첨부된 청구항의 범위 내에 속하는 것으로 포함시키고자 한다는 것을 이해할 수 있을 것이다. 발명의 범위는 청구항에 의해서만 한정된다.

Claims (26)

  1. 기판에 배치되는 실리콘층을 에칭하는 공정으로서,
    실리콘층에 제1트렌치를 이방성 에칭하는 단계와;
    상기 제1트렌치의 실리콘 표면을 선택적으로 이방성 습식 에칭하는 단계로서, 상기 습식 에칭은 방향족을 포함하는 4차 오늄 수산화물(aromatic-containing quaternary onium hydroxide)과 비대칭 테트라알킬 4차 포스포늄 염(unsymmetrical tetraalkyl quaternary phosphonium salt)을 포함하는 수용성 조성물에 실리콘 표면을 노출시키는 단계를 포함하는 단계;를 구비하며,
    상기 습식 에칭은 실리콘층의 (110)과 (100)평면을 대략 동일한 레이트(rate)로 (111)평면에 대해 우선적으로 에칭하여, (111)평면 내에 측벽을 가지는 확대된 트렌치를 형성하는 것을 특징으로 하는 실리콘층 에칭 공정.
  2. 청구항 1에 있어서,
    상기 실리콘층은 실리콘층을 노출시키는 개구부를 형성하도록 배치된 복수의 구조(structures)를 그 위에 가지며, 상기 이방성 에칭 단계는 상기 개구부를 통해 수행되는 것을 특징으로 하는 실리콘층 에칭 공정.
  3. 청구항 2에 있어서,
    상기 선택적으로 이방성 습식 에칭하는 단계는 상기 복수의 구조 각각을 부분적으로 언더컷(undercut)하며, 상기 확대된 트렌치는 (111)평면에 두 개의 측벽을 구비하는 것을 특징으로 하는 실리콘층 에칭 공정.
  4. 상기 청구항 중 어느 한 항에 있어서,
    상기 방향족을 포함하는 4차 오늄 수산화물은 암모늄 또는 포스포늄 또는 그들 중 둘 이상의 조합물을 포함하는 것을 특징으로 하는 실리콘층 에칭 공정.
  5. 상기 청구항 중 어느 한 항에 있어서,
    상기 방향족을 포함하는 4차 오늄 수산화물은, 상기 방향족 그룹에 부가하여, 독립적으로 탄소 원자를 1개에서 약 4개 가지는 3개의 그룹을 포함하는 것을 특징으로 하는 실리콘층 에칭 공정.
  6. 상기 청구항 중 어느 한 항에 있어서,
    상기 방향족 트리(저급)알킬 4차 오늄 수산화물에서, 상기 방향족 그룹은 벤질 또는 페닐기이고, 각각의 저급 알킬은 독립적으로 메틸 또는 에틸인 것을 특징으로 하는 실리콘층 에칭 공정.
  7. 상기 청구항 중 어느 한 항에 있어서,
    상기 비대칭 테트라알킬 4차 포스포늄 염은 탄소 원자를 약 8개에서 약 18개 가지는 알킬기를 포함하고, 탄소 원자를 1개에서 약 4개 가지는 하나 이상의 저급 알킬기를 더 포함하는 것을 특징으로 하는 실리콘층 에칭 공정.
  8. 상기 청구항 중 어느 한 항에 있어서,
    상기 4차 오늄 수산화물은 약 0.1 wt.% 내지 약 20 wt.%의 농도 범위를 가지며, 상기 4차 포스포늄 염은 약 0.1 wt.% 내지 약 20 wt.%의 농도 범위를 가지는 것을 특징으로 하는 실리콘층 에칭 공정.
  9. 상기 청구항 중 어느 한 항에 있어서
    상기 수용성 조성물은 글리콜, 알코올, 글리콜 에테르 또는 그들 중 어느 둘 이상의 조합물을 더 포함하는 것을 특징으로 하는 실리콘층 에칭 공정.
  10. 청구항 9에 있어서,
    상기 글리콜, 알코올 및/또는 글리콜 에테르의 농도는 약 5 wt.% 까지인 것을 특징으로 하는 실리콘층 에칭 공정.
  11. 상기 청구항 중 어느 한 항에 있어서,
    상기 확대된 트렌치는 원자력현미경(AFM: atomic force microscopy)으로 측정하였을 때, 조도(Ra)가 약 0.340 nm에서 약 0.450 nm인 노출 실리콘 표면을 구비하는 것을 특징으로 하는 실리콘층 에칭 공정.
  12. 상기 청구항 중 어느 한 항에 있어서,
    상기 이방성 에칭 단계는 드라이 에칭인 것을 특징으로 하는 실리콘층 에칭 공정.
  13. 실리콘층에 스트레스를 인가하는 공정으로서,
    기판 위에 배치된 실리콘층을 제공하는 단계로서, 상기 실리콘층은 복수의 스페이서 피쳐(spacer features)가 그 위에 배치되어 상기 실리콘층에 대한 개구부를 형성하도록 이루어진 단계;
    상기 개구부를 통하여 상기 실리콘층에 제1트렌치를 이방성 에칭하는 단계;
    상기 제1트렌치의 실리콘 표면을 선택적으로 이방성 습식 에칭하는 단계로서, 상기 습식 에칭은 방향족 트리(저급)알킬 4차 오늄 수산화물(aromatic tri(lower)alkyl quaternary onium hydroxide)과 비대칭 테트라알킬 4차 포스포늄 염(unsymmetrical tetraalkyl quaternary phosphonium salt)을 포함하는 수용성 조성물에 상기 실리콘 표면을 노출시키는 단계를 포함하고, 상기 습식 에칭은 실리콘층의 (110)과 (100)평면을 대략 동일한 레이트(rate)로 (111)평면에 대해 우선적으로 에칭하여, (111)평면 내에 측벽을 가지는 확대된 트렌치를 형성하는 단계; 및
    상기 확대된 트렌치의 적어도 일부분에 있는 실리콘 표면에 실리콘 합금을 에피택셜하게 증착하는 단계를 포함하는 것을 특징으로 하는 실리콘층에 스트레스를 인가하는 공정.
  14. 청구항 13에 있어서,
    상기 실리콘 합금은 상기 실리콘층의 적어도 일부분에 스트레스를 인가하는 것을 특징으로 하는 실리콘층에 스트레스를 인가하는 공정.
  15. 청구항 13 또는 청구항 14에 있어서,
    상기 실리콘 합금은 실리콘-게르마늄 또는 실리콘-탄소를 포함하는 것을 특징으로 하는 실리콘층에 스트레스를 인가하는 공정.
  16. 청구항 13에 있어서,
    상기 실리콘층은 실리콘층을 노출시키는 개구부를 형성하도록 배치된 복수의 구조(structures)를 그 위에 가지며, 상기 이방성 에칭 단계는 상기 개구부를 통해 수행되는 것을 특징으로 하는 실리콘층에 스트레스를 인가하는 공정.
  17. 청구항 16에 있어서,
    상기 선택적으로 이방성 습식 에칭하는 단계는 상기 복수의 구조 각각을 부분적으로 언더컷(undercut)하며, 상기 확대된 트렌치는 (111)평면에 두개의 측벽을 구비하는 것을 특징으로 하는 실리콘층에 스트레스를 인가하는 공정.
  18. 청구항 13 내지 청구항 17 중 어느 한 항에 있어서,
    상기 방향족을 포함하는 4차 오늄 수산화물은 암모늄 또는 포스포늄 또는 그들 중 둘 이상의 조합물을 포함하는 것을 특징으로 하는 실리콘층에 스트레스를 인가하는 공정.
  19. 청구항 13 내지 청구항 18 중 어느 한 항에 있어서,
    상기 방향족을 포함하는 4차 오늄 수산화물은, 상기 방향족 그룹에 부가하여, 독립적으로 탄소 원자를 1개에서 약 4개 가지는 3개의 그룹을 포함하는 것을 특징으로 하는 실리콘층에 스트레스를 인가하는 공정.
  20. 청구항 13 내지 청구항 19 중 어느 한 항에 있어서,
    상기 방향족 트리(저급)알킬 4차 오늄 수산화물에서, 상기 방향족 그룹은 벤질 또는 페닐기이고, 각각의 저급 알킬은 독립적으로 메틸 또는 에틸인 것을 특징으로 하는 실리콘층에 스트레스를 인가하는 공정.
  21. 청구항 13 내지 청구항 20 중 어느 한 항에 있어서,
    상기 비대칭 테트라알킬 4차 포스포늄 염은 탄소 원자를 약 8개에서 약 18개 가지는 알킬기를 포함하고, 탄소 원자를 1개에서 약 4개 가지는 하나 이상의 저급 알킬기를 더 포함하는 것을 특징으로 하는 실리콘층에 스트레스를 인가하는 공정.
  22. 청구항 13 내지 청구항 21 중 어느 한 항에 있어서,
    상기 4차 오늄 수산화물은 약 0.1 wt.% 내지 약 20 wt.%의 농도 범위를 가지며, 상기 4차 포스포늄 염은 약 0.1 wt.% 내지 약 20 wt.%의 농도 범위를 가지는 것을 특징으로 하는 실리콘층에 스트레스를 인가하는 공정.
  23. 청구항 13 내지 청구항 22 중 어느 한 항에 있어서,
    상기 수용성 조성물은 글리콜, 알코올, 글리콜 에테르 또는 그들 중 어느 둘 이상의 조합물을 더 포함하는 것을 특징으로 하는 실리콘층에 스트레스를 인가하는 공정.
  24. 청구항 23에 있어서,
    상기 글리콜, 알코올 및/또는 글리콜 에테르의 농도는 약 5 wt.% 까지인 것을 특징으로 하는 실리콘층에 스트레스를 인가하는 공정.
  25. 청구항 13 내지 청구항 24 중 어느 한 항에 있어서,
    상기 확대된 트렌치는 원자력현미경(AFM: atomic force microscopy)으로 측정하였을 때, 조도(Ra)가 약 0.340 nm에서 약 0.450 nm인 노출 실리콘 표면을 구비하는 것을 특징으로 하는 실리콘층에 스트레스를 인가하는 공정.
  26. 청구항 13 내지 청구항 25 중 어느 한 항에 있어서,
    상기 이방성 에칭 단계는 드라이 에칭인 것을 특징으로 하는 실리콘층에 스트레스를 인가하는 공정.
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