JP5738304B2 - シリコン選択エッチ方法 - Google Patents

シリコン選択エッチ方法 Download PDF

Info

Publication number
JP5738304B2
JP5738304B2 JP2012536866A JP2012536866A JP5738304B2 JP 5738304 B2 JP5738304 B2 JP 5738304B2 JP 2012536866 A JP2012536866 A JP 2012536866A JP 2012536866 A JP2012536866 A JP 2012536866A JP 5738304 B2 JP5738304 B2 JP 5738304B2
Authority
JP
Japan
Prior art keywords
silicon
plane
etching
silicon layer
trench
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2012536866A
Other languages
English (en)
Other versions
JP2013509711A (ja
Inventor
シアン コリンズ
シアン コリンズ
ウィリアム エー． ヴォイチャック
ウィリアム エー． ヴォイチャック
Original Assignee
セイケム インコーポレイテッド
セイケム インコーポレイテッド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by セイケム インコーポレイテッド, セイケム インコーポレイテッド filed Critical セイケム インコーポレイテッド
Publication of JP2013509711A publication Critical patent/JP2013509711A/ja
Application granted granted Critical
Publication of JP5738304B2 publication Critical patent/JP5738304B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H01L21/30608—Anisotropic liquid etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66628—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation recessing the gate by forming single crystalline semiconductor material at the source or drain location

Description

本発明は包括的に、金属酸化物の半導体電界効果トランジスタ及び他のシリコンベースのデバイスの製作に関する。より詳細には、本発明は、このようなデバイス及び類似のデバイスに使用されるシリコンを選択的にエッチングする方法に関する。
シリコンウェットエッチは、集積回路の製造において重要な方法である。シリコン選択ウェットエッチにかかる具体的な用途は、トランジスタの構築の前半部（ＦＥＯＬ）プロセスにおけるゲート形成にかかる歪みの導入に関するものである。ゲート酸化物、酸化シリコン、窒化シリコン、ポリシリコン及び他の薄膜を、シリコン上に堆積させて、連続する堆積工程、パターニング工程及びエッチング工程を通じてトランジスタゲート構造を形成することができる。このプロセス中、選択的なマスキングを通して、シリコン表面に、ホウ素、リン、ヒ素、又はシリコンに負バイアス若しくは正バイアスをかける他の元素をドープさせる。次に、シリコン表面を加熱して、ドーパントをシリコン中に追い込む。その後、単結晶シリコンをエッチングして、ゲート間にチャネルを生じさせ、その後歪み誘導性のシリコン合金、例えばシリコンゲルマニウム（ＳｉＧｅ）の堆積を行う。幾らかの量の歪みは、例えば、ＭＯＳトランジスタチャネル領域におけるキャリアの移動度を改良する上で有益であることが見出されている。このような歪みの導入に関する多数のプロセスが開示されているが、シリコン合金を堆積させるトレンチをより効果的かつ制御可能にエッチングし、また所望量の歪みを効果的かつ制御可能にチャネル内により生じさせるとともにチャネルに印加させるような改良が要求されている。歪み誘導性のシリコン合金が結晶構造中にあまりに多くの転位を含む場合には、転位が歪みを逃し、かつ／又は堆積させる場合に十分な歪みが発生しないため、所望される歪みの量を得ることが難しいことがある。
積層欠陥は、成長中の局所的な環境変化に起因して、例えば表面粗さによって、結晶積層順序が崩壊する際にエピタキシャル薄膜において起こり得る、平面欠損である。欠損は、欠損のいずれかの側面上における平面間の変位が、問題の材料に対する完全な結晶平行移動ベクトルでないことを特徴とする。例えば、結晶が最密充填積層順序ＡＢＣＡＢＣ（Ａ、Ｂ及びＣは、その間の結晶平行移動ベクトルが（１／２）［１１０］である別個の積層部位である）に従い（１１１）方向に成長する材料に関して、ＡＢＣＡＢ／／ＡＢＣの積層順序は、「／／」で示される、平面「Ｂ」と平面「Ａ」との間の欠陥を含み、イントリンシック積層欠陥と称され、結晶面（この場合「Ｃ」）が取り除かれていると考えることができる。対照的に、ＡＢＣＡ／Ｃ／ＢＣＡＢＣの積層順序は、エキストリンシック積層欠陥と称され、積層順序への余分な平面（この場合「Ｃ」）が挿入されていると考えることができる。
本発明者らは、シリコン表面の粗さの増大をほとんど又は全くもたらすことのない、シリコンを選択的にエッチングするための方法及び組成物を利用することによって、未処理のシリコン表面と比べて、歪み誘導性のシリコン合金のその後の堆積において所望量の歪みを制御可能かつ効果的に得ることができることを発見した。本発明者らは、（１１１）表面における任意の粗さが、幾らかの（１１０）表面特徴を含み、また歪み誘導性のシリコン合金、例えばＳｉＧｅが（１１０）表面上で（１１１）表面と比べて過度に速く成長するため、粗さが、堆積された歪み誘導性のシリコン合金における不連続性（すなわち、積層欠陥）をもたらし、これにより堆積された歪み誘導性のシリコン合金の結晶構造において転位が起こること、及び本明細書中に開示される方法及び組成物の使用によって、粗さを低減することができることを発見した。転位又は積層欠陥は、歪みを低減させるため、要求される歪み誘導性の堆積において所望量の歪みを得ることができない。本発明者らは、シリコンをエッチングする上で使用される、本明細書中に記載の組成物を選択することによって、粗さの増大を回避することができ、より平滑な表面を得ることができ、歪み誘導性のシリコン合金によって誘導される歪みの量をより良好に制御することができることを発見した。
本発明の１つの実施の形態によれば、シリコンを選択的にエッチングするための方法及び組成物が提供される。エッチングプロセスでは、シリコンが、（１１１）面と比べて（１１０）面及び（１００）面において選択的にエッチングされ、極めて平滑な表面が得られる。本発明によれば、（１１０）面及び（１００）面は、互いにほぼ同じ速度でエッチングされるが、これらの平面は、顕著により遅い速度でエッチングされる（１１１）面に対して優先的にエッチングされる。改善されるものの、制御されかつ極端でない選択性は、歪み誘導性のシリコン合金、例えばシリコンゲルマニウム又はシリコン炭素のその後のエピタキシャル堆積のためのシリコン表面の改良をもたらす。本発明の実施の形態による方法により起こるシリコン表面の改良は、歪みの導入の改善、及び歪みを発生させるシリコン合金がエピタキシャル堆積されるトレンチ内のより平滑でより規則的な表面をもたらす。上記で述べたように、歪み誘導性のシリコン合金を粗過ぎるシリコン表面上に効果的にエピタキシャル堆積させることはより困難である。したがって、本発明によって得られる平滑で規則的な表面は、続く工程におけるシリコン合金をエピタキシャル堆積させる能力を改善させ、このことは所望量の歪みを得るのに重要である。
１つの実施の形態において、本発明の方法は、第四級オニウム水酸化物と、非対称第四級ホスホニウム塩とを含む組成物を使用している。１つの実施の形態において、組成物はグリコールエーテルを更に含む。
したがって、１つの実施の形態において、本発明の方法は、基板上に設けられるシリコン層をエッチングする方法であって、
前記シリコン層中に第１のトレンチを異方性エッチングすることと、
前記第１のトレンチ内のシリコン表面を選択的に異方性ウェットエッチングすることであって、該ウェットエッチングが、該シリコン表面を、
芳香族トリ（低級）アルキル第四級オニウム水酸化物と、
非対称テトラアルキル第四級ホスホニウム塩と、
を含む水性組成物に曝すことを含み、該ウェットエッチングが、前記シリコン層の（１１０）面及び（１００）面をおよそ等しい速度で（１１１）面よりも優先的にエッチングして、該（１１１）面に側壁を有する拡大されたトレンチを形成する、選択的に異方性ウェットエッチングすることと、
を含む、基板上に設けられるシリコン層をエッチングする方法を提供する。ウェットエッチングは、選択的な異方性エッチであり、（１１１）面に対してシリコン層の（１１０）面及び（１００）面を、約１．４：１〜約２．３：１の範囲の係数で、又は１つの実施の形態において、約２：１の係数で優先的にエッチングする一方、ウェットエッチングは、（１００）面を超える（１１０）面についての選択性をほとんど示さない。これらの選択性比率は、例えば、３５：１の（１００）／（１１１）についての強い配向性の優先度を示す典型的な第四級アンモニウム水酸化物のエッチと、単純なテトラメチルアンモニウムヒドロキシドのエッチに対する２：１以上の（１１０）／（１００）のエッチ速度とでかなり異なる。そのため、本発明が異方性ウェットエッチである一方、これまでに使用されてきたアルカリ性の異方性エッチとは、選択的な異方性ウェットエッチである点で異なる。本発明の異方性エッチの選択性は、それぞれのシリコン平面に対する相対的なエッチ速度に関して制御可能であり、これまでにない制御度合いをもたらし、また顕著により平滑なエッチング表面をもたらす。平滑度の改良は、引き続き堆積される歪み誘導性のシリコン合金にとって重要である。
１つの実施の形態において、本発明による方法は、極めて平滑で欠損のないエッチング表面をもたらす。したがって１つの実施の形態において、前記拡大されたトレンチが、原子間力顕微鏡検査（ＡＦＭ）によって測定する場合、約０．３４０ｎｍ〜約０．４５０ｎｍの範囲の粗さＲａを有する曝露シリコン表面を含む。１つの実施の形態において、前記拡大されたトレンチが、原子間力顕微鏡検査（ＡＦＭ）によって測定する場合、約０．４３０ｎｍ〜約０．５５０ｎｍの範囲の粗さＲｒｍｓを有する曝露シリコン表面を含む。１つの実施の形態において、前記拡大されたトレンチが、ＡＦＭによって測定する場合、約４．９ｎｍ〜約６ｎｍの範囲の粗さＲｍａｘを有する曝露シリコン表面を含む。
トレンチの凹表面に関するＡＦＭ測定は、無処理のトレンチに関して行うことは難しい。本明細書中に報告される粗さの測定値は、トレンチの底部に対応する（１００）面配向表面の粗さを表している。（１１１）面配向された側壁の粗さは、本発明のエッチング溶液を用いて作製した場合、（１１１）表面上の粗さ特徴の結晶配向が、（１１１）以外の結晶面配向を有すると考えられ、かつ下層平面よりも容易にエッチングされるため、測定した（１００）表面の粗さよりも小さくなると予想される。
１つの実施の形態において、本発明により得られる拡大されたトレンチは、類似の未処理のシリコン表面の粗さから顕著に増大しない、ＡＦＭによって測定されるＲｒｍｓ粗さを有する曝露シリコン表面を含む。したがって、このような１つの実施の形態では、エッチング後のシリコン表面が、類似の未処理の結晶性シリコン表面のものよりも約６％以内で大きい、ＡＦＭによって測定されるＲｒｍｓ粗さを有する。別の実施の形態では、エッチング後のシリコン表面が、類似の未処理の結晶性シリコン表面のものよりも約１０％以内で大きい、ＡＦＭによって測定されるＲｒｍｓ粗さを有する。別の実施の形態では、エッチング後のシリコン表面が、類似の未処理の結晶性シリコン表面のものよりも約２５％以内で大きい、ＡＦＭによって測定されるＲｒｍｓ粗さを有する。別の実施の形態では、エッチング後のシリコン表面が、類似の未処理の結晶性シリコン表面のものよりも約９０％以内で大きい、ＡＦＭによって測定されるＲｒｍｓ粗さを有する。
１つの実施の形態において、本発明により得られる拡大されたトレンチは、歪み誘導性のシリコン合金をトレンチ内に堆積させる場合、類似の未処理の結晶性シリコン表面上に、同様の歪み誘導性のシリコン合金を堆積させることによって得られると考えられる、積層欠陥又は転位の数の約１０倍以内の多数の積層欠陥又は転位を堆積物が含有するような、粗さを有する、側壁及び他の曝露シリコン表面を含む。すなわち、例えば、歪み誘導性のＳｉＧｅ合金を未処理の結晶性シリコン表面上に堆積させると、１平方センチメートル当たり約１０８の転位（１０８／ｃｍ２）がもたらされ、１つの実施の形態では、本発明に従ってエッチングされる表面上に堆積される、歪み誘導性のＳｉＧｅ合金における転位の数が、１平方センチメートル当たりせいぜい約１０７の転位（１０７／ｃｍ２）に過ぎない。転位／ｃｍ２の実際の数は、多くの因子、例えば、Ｓｉと合金元素との比率、堆積の条件、任意の続くアニーリング、及び熟練者にとって既知の他の因子に応じて、広く変動し得ることが認識されている。しかしながら、この特徴は、２つの異なる基板、すなわち、未処理の基板及び本発明に従ってエッチングされる基板上に、実質的に同一の条件下で堆積される、歪み誘導性のシリコン合金を比較することによって、難なく求めることができる。
別の実施の形態では、本発明は、基板上に設けられるシリコン層をエッチングする方法であって、その上に、該シリコン層を曝す開口を生じるように設けられる複数の構造、例えばスペーサ特徴又はゲート構造を有し、
前記開口を通じて、前記シリコン層中に第１のトレンチを異方性エッチングすることと、
前記第１のトレンチ内のシリコン表面を選択的に異方性ウェットエッチングすることであって、該ウェットエッチングが、該シリコン表面を、
芳香族トリ（低級）アルキル第四級オニウム水酸化物と、
非対称テトラアルキル第四級ホスホニウム塩と、
を含む水性組成物に曝すことを含み、該ウェットエッチングが、前記シリコン層の（１１０）面及び（１００）面をおよそ等しい速度で（１１１）面よりも優先的にエッチングして、該（１１１）面に側壁を有する拡大されたトレンチを形成する、選択的に異方性ウェットエッチングすることと、
を含む、基板上に設けられるシリコン層をエッチングする方法を提供する。
別の実施の形態では、本発明は、シリコン層中に応力を導入する方法であって、第１のトレンチをエッチングするとともに、選択的に異方性ウェットエッチングして、拡大されたトレンチを形成する前述の工程を含み、拡大されたトレンチの少なくとも一部分にシリコン合金をエピタキシャル堆積させることを更に含む、シリコン層中に応力を導入する方法を提供する。
１つの実施の形態において、本発明は、選択位置に所望の歪み特徴を含有する改良されたシリコン層の形成を可能にする。本発明の組成物は、平滑な水平面をもたらすような方法でシリコン層をエッチングすることを可能にし、その後、続いて堆積されたシリコン合金層又はフィル（fill）を確実にエピタキシャル堆積させることができる。すなわち、本発明による方法によって得られるこの平滑で規則的なシリコン表面に起因して、シリコン合金のエピタキシャル堆積物をもたらすよう原子を位置合わせするように、続いて堆積されるシリコン合金を堆積させることができる。１つの実施の形態において、シリコン合金はシリコンゲルマニウムとすることができ、別の実施の形態では、シリコン合金がシリコン炭素とすることができる。
エッチング後に残るシリコンにおいて平滑面を得る目的でシリコンをエッチングするのに他のプロセスを使用したが、これらのプロセスは、主要なエッチ工程後に付加的な平滑化工程の適用を要した。本発明は、選択的な異方性ウェットエッチング工程において所望の平滑面を直接得る方法を提供するため、その後の平滑化工程を含む必要がない。より少ない工程を要する何らかの方法が望ましく、かつ半導体の製作プロセスにおける使用に求められてきたため、これは顕著な改良を表す。それ故、本発明は、トランジスタの構築の前半部（ＦＥＯＬ）プロセスにおけるゲート形成の際に制御可能な量の歪みを得るという課題に対処し、またこの課題に対する解決策を提供するものである。
図１は、従来技術のエッチプロセスと、本発明の一実施形態によるエッチプロセスとを比較する、未完成の半導体デバイスの一部の概略断面図である。 図２は、本発明の一実施形態による選択的な異方性ウェットエッチを示す概略断面図である。 図３は、本発明の実施形態の重要な態様を示す未完成のトランジスタの概略断面図である。 図４Ａ及び４Ｂは、シリコン合金の堆積、及びシリコン合金の存在の結果としてトランジスタのチャネル内に生じる応力を示す概略断面図である。 図５Ａ〜５Ｄは、本発明の別の実施形態に従い、シリコン基板をエッチングして開口を形成し、その後開口内にシリコン合金を堆積させる方法を示す概略断面図である。
当然のことながら、図面を簡潔かつ明確にするために、図に示される要素は、必ずしも一定の縮尺で示されているわけではない。例えば、要素の幾つかの寸法は明確性のために相互に誇張されている。さらに、適当であると考えられる場合には、対応する要素を示すように参照番号を複数の図で繰り返している。
当然のことながら、本明細書中に記載されるプロセス工程及び構造は、半導体デバイス又は他のデバイスを製造する上で使用されると考えられるような、シリコンエッチングプロセス又はシリコンエッチング及び歪み導入プロセスを実行するための完全なシステム又はプロセスフローを形成しない。本発明は、当該技術分野において現在使用されている製作技法及び装置と併せて実践することができ、本発明の理解のために必要であれば、或る程度の一般的に扱われている材料、装置及びプロセス工程が含まれる。
開示及び特許請求の範囲を通じて、開示される範囲及び比率の数値限定を組み合わせることができ、また範囲の開示によって介在値は全て開示されているものと考えられる。開示及び特許請求の範囲を通じて、群の任意の成員を該群から削除してもよい。開示及び特許請求の範囲を通じて、開示される様々な要素の可能な組合せを全て組み合わせることができ、このような組合せは全て、本発明の範囲内に含まれるものと考えられる。他に特に規定がなければ、温度は全てセルシウス度で測定され、プロセスは全て室温又は周囲温度で行われ、圧力は全て大気圧である。
明細書及び特許請求の範囲を通じて、範囲限定及び比率限定を組み合わせてもよい。特に指定のない限り、「a」、「an」及び／又は「the」に対する言及は１つ又は１つよりも多い数を含んでいてもよく、単数の項目に対する言及も複数の項目を含んでいてもよいことを理解されたい。明細書及び特許請求の範囲において規定される組合せは全て、任意に組み合わせてもよく、要素の群のうちの任意の１つ又は複数の個々の要素を該群から省略するか又は限定してもよい。
当業者が本発明を行いかつ使用することができるように、前述の概要に簡単に記載される或る特定の本発明の実施形態を、以下に記載の明細書中でより詳細に説明する。
本明細書中で使用される場合、シリコン合金は、エピタキシャル共堆積された、シリコン、及び類似の原子特徴を有する別の原子、例えばゲルマニウム若しくは炭素、又はゲルマニウムと炭素との組合せによって形成される合金である。シリコン合金では、合金原子、例えばゲルマニウム若しくは炭素又は両方が、シリコン堆積物中において幾つかの数のシリコン原子に取って代わる。本発明の実施形態によれば、シリコン合金堆積物は、単結晶シリコン基板又は単結晶シリコン基板の表面上にシリコン合金をエピタキシャル堆積させることによって得られる結晶性堆積物である。理解されるように、シリコン基板は、シリコン合金のエピタキシャル堆積前に幾つかの点でドープされていてもよい。
本明細書中で使用される場合、芳香族トリ（低級）アルキル第四級オニウム水酸化物は、芳香族、例えばフェニル、ナフチル又はベンジルである１つの置換基を含有する第四級アンモニウム水酸化物又は第四級ホスホニウム水酸化物であり、ここで、それぞれのフェニル基、ナフチル基又はベンジル基は、ハロゲン、ニトロ基、低級アルキル基、ヒドロキシル基、シアノ基、低級アルコキシ基、アシル基の１つ又は複数で更に置換されていてもよく、また３つの低級アルキル基又はアルコキシ基は独立して、Ｃ１〜Ｃ４アルキル基であるか又はそれらを含有する。
本明細書中で使用される場合、非対称テトラアルキル第四級ホスホニウム塩は、アルキル基の３つが、独立してＣ１〜Ｃ４アルキル基である低級アルキル基であり、第４のアルキル基が、約８個〜約２２個の炭素原子を含有する分岐状又は非分岐状のアルキル基であり、また、塩が、ハロゲン化物イオン、硫酸イオン、リン酸イオン、スルホン酸イオン、ギ酸イオン、酢酸イオン、硝酸イオン、炭酸イオン又は重炭酸イオンの１つ又は複数であってもよく又はこれらを含み得るアニオンを含む、第四級ホスホニウム塩である。
本発明の一実施形態によれば、基板上に設けられるシリコン層をエッチングする方法が提供される。一実施形態において、シリコン層は、その上に、シリコン層を曝す開口を作るように設けられる複数の構造、例えばスペーサ特徴及び／又はゲート構造を有し得る。本方法は少なくとも、
前記シリコン層中に第１のトレンチを異方性エッチングする工程と、
前記第１のトレンチ内のシリコン表面を選択的に異方性ウェットエッチングする工程であって、該ウェットエッチングが、該シリコン表面を、
芳香族トリ（低級）アルキル第四級オニウム水酸化物と、
非対称テトラアルキル第四級ホスホニウム塩と、
を含む水性組成物に曝すことを含み、該ウェットエッチングが、前記シリコン層の（１１０）面及び（１００）面をおよそ等しい速度で（１１１）面よりも優先的にエッチングして、該（１１１）面における側壁を有する拡大されたトレンチを形成する、選択的に異方性ウェットエッチングする工程とを含む。
本明細書中で使用される場合、「およそ等しい速度」とは、（１００）／（１１０）エッチ速度の比率が、約０．８：１〜約１．２：１、一実施形態では、約０．８：１〜約１：１、別の実施形態では、約０．９：１〜約１．１：１、別の実施形態では、約０．９：１〜約１：１の範囲をとることを意味する。上記で述べたように、本発明による（１００）／（１１０）エッチ比率のこの「およそ等しい速度」は、従来のエッチング組成物及びエッチングプロセスによって得られる、約０．５：１から０．１：１以下までの、（１００）／（１１０）のエッチの全く等しくない比率と対照をなす。（１００）／（１１０）のエッチのおよそ等しい速度を得る上で、（１１１）面に対するこれらの面の優先的なエッチングに加えて、本発明は、未加工の（１００）シリコン表面に比べて極めて平滑である側壁を（１１１）面に有するトレンチの形成を可能とする選択的に制御可能な異方性エッチを提供する。
表面が該構造及び該開口を含む場合、シリコンエッチング工程は一般に、開口を介して又は経由してシリコンにアクセスすることによって行われる。構造は単に、パターニングされたマスキング層又は未完成若しくは実際の能動デバイス要素、例えば、ゲート構造の側壁スペーサ又はその上に塗布されるコーティングが下位のシリコン層への開口を作る構造を構成するゲート構造であってもよい。代替的には、好適に選択された位置に好適なサイズの開口をもたらすのに必要とされるため、このような能動構造とパターニングされたマスキング層との組合せが存在し得る。
一実施形態において、前記シリコン層が、その上に、前記シリコン層を曝す開口を作るように設けられる複数の構造を有し、前記選択的異方性エッチングを、該開口を通じて行う。
一実施形態において、前記選択的に異方性ウェットエッチングすることによって、前記複数の構造の各々を部分的に切り下げ、前記拡大されたトレンチが前記（１１１）面に２つの側壁を備える。これは、図面の説明においてより詳細に示され、また記載される。
一実施形態において、芳香族トリ（低級）アルキル第四級オニウム水酸化物は、アンモニウム若しくはホスホニウム、又はそれらのいずれか２つ以上の組合せを含む。一実施形態において、芳香族トリ（低級）アルキル第四級オニウム水酸化物中、（低級）アルキル基のそれぞれは独立して１個〜約４個の炭素原子を含有する。一実施形態において、芳香族トリ（低級）アルキル第四級オニウム水酸化物中、芳香族基はベンジル基又はフェニル基であり、各低級アルキルは独立してメチル又はエチルである。これらの化合物は、オニウム化合物の以下の記載においてより詳細に説明される。
一実施形態において、非対称テトラアルキル第四級ホスホニウム塩は、約８個〜約１８個の炭素原子を有するアルキル基を含み、１個〜約４個の炭素原子を独立して含有する１つ又は複数の低級アルキル基を更に含む。これらの化合物は、オニウム化合物の以下の記載においてより詳細に説明される。
一実施形態において、水性組成物はグリコールエーテルを更に含む。一実施形態において、グリコールエーテルはモノアルキルエーテルである。一実施形態において、グリコールエーテルはジプロピレングリコールモノメチルエーテルである。一実施形態において、グリコールエーテルは最大約５ｗｔ．％の濃度で存在する。
有機オニウム化合物
本発明にかかる有用な有機オニウム化合物としては、有機オニウム塩、並びに有機オニウム水酸化物、例えば第四級アンモニウム水酸化物及び第四級ホスホニウム水酸化物が挙げられる。
一実施形態において、オニウム水酸化物は一般に式（Ｉ）を特徴とし得る：
Figure 0005738304
 （式（Ｉ）中、Ａは芳香族基を含有するオニウム基であり、ｘはＡの価数に等しい整数である）。ほとんどの場合、Ａは、単一の正電荷、すなわち＋１の価数を有するオニウムイオンであるが、複数の正電荷、例えば２個〜４個の正電荷を有するオニウムイオンは、本発明におけるＡの定義の範囲内である。オニウム基の例としては、アンモニウム基及びホスホニウム基が挙げられる。オニウム水酸化物は、溶液、例えば水、アルコール若しくは他の有機液体、又はそれらの混合物に十分に溶解して、有用なウェットエッチ速度を可能にするものでなければならない。
一実施形態において、第四級オニウム水酸化物は式（ＩＩ）を特徴とする：
Figure 0005738304
 （式（ＩＩ）中、Ａは窒素原子又はリン原子であり、Ｒ１は芳香族基を含有する基であり、Ｒ２、Ｒ３及びＲ４はそれぞれ独立して、低級アルキル基、アルコキシ基又はヒドロキシアルキル基である）。一実施形態において、低級アルキル基は独立して１個〜約４個の炭素原子を含有し、ヒドロキシアルキル基は１個〜約４個の炭素原子を含有し、アルコキシアルキル基は２個〜約５個の炭素原子を含有する。
式（ＩＩ）中、芳香族基を含有する基は、アリール基又はヒドロキシアリール基であってもよい。好適なアリール基及びヒドロキシアリール基の例としては、フェニル、ベンジル、１−ナフチル、２−ナフチル、フェナントリル、及び１個〜約４個の炭素原子の範囲をとる低級アルキルで置換した類似体、例えばトリル又はキシリル、及び低級アルキルで置換した類似体を含む芳香族環が１つ又は複数のヒドロキシ基で置換された対応するヒドロキシアリール基が挙げられる。
式（ＩＩ）中、Ｒ２基〜Ｒ４基は独立して線形又は分岐状であってもよく、このような低級アルキル基の具体例としては、メチル基、エチル基、プロピル基及びブチル基が挙げられる。また、Ｒ２基〜Ｒ４基の１つ又は複数は独立して、１個〜４個の炭素原子を含有するヒドロキシアルキル基、例えばヒドロキシエチル、及びヒドロキシプロピル、ヒドロキシブチルの様々な異性体等であってもよい。また、Ｒ２基〜Ｒ４基の１つ又は複数は独立して、２個〜５個の炭素原子を含有するアルコキシアルキル基、例えばメトキシメチル、エトキシエチル、及びアルコキシプロピル、アルコキシブチルの様々な異性体等であってもよい。前述のアルキル基、ヒドロキシアルキル基及びアルコキシアルキル基の任意の組合せを使用してもよいことが具体的に意図される。
一実施形態において、本発明の方法に従って使用され得る第四級アンモニウム水酸化物としては、例えば、フェニルトリメチルアンモニウムヒドロキシド、フェニルトリエチルアンモニウムヒドロキシド、ベンジルトリメチルアンモニウムヒドロキシド、及びベンジルトリエチルアンモニウムヒドロキシド、又はこれらのいずれかの混合物が挙げられ得る。
一実施形態において、本発明により使用され得る非対称第四級ホスホニウム塩は、式（ＩＩＩ）を特徴とする：
Figure 0005738304
 （式（ＩＩＩ）中、Ｒ５は、約８個〜約２２個の炭素原子を含有する分岐状又は非分岐状のアルキル基であり、Ｒ２、Ｒ３及びＲ４は式（ＩＩ）で定義される通りであり、Ｘ−は酸のアニオンであり、ｙはＸの価数に等しい数である）。酸のアニオンの例としては、重炭酸イオン、ハロゲン化物イオン、硝酸イオン、ギ酸イオン、酢酸イオン、硫酸イオン、炭酸イオン、リン酸イオン等が挙げられる。一実施形態において、Ｒ５はＣ１０〜Ｃ２２アルキル基であり、一実施形態では、Ｒ５はＣ１４〜Ｃ１８アルキル基である。
本発明により使用され得る、式（ＩＩＩ）を代表する第四級ホスホニウム塩の例としては、テトラデシルトリブチルホスホニウムクロリド、ヘキサデシルトリメチルホスホニウムクロリド、テトラデシルトリエチルホスホニウムクロリド、ヘキサデシルトリエチルホスホニウムクロリド、ドデシルトリブチルホスホニウムクロリド、ドデシルトリメチルホスホニウムクロリド、オクタデシルトリブチルホスホニウムクロリド、オクタデシルトリメチルホスホニウムクロリド等、並びに例えば、フッ化物イオン、臭化物イオン、ヨウ化物イオン、硫酸イオン、炭酸イオン及びリン酸イオンを含む対応するアニオンが挙げられる。一実施形態では、フッ化物がシリコンの望ましくないエッチングをもたらすおそれがあるため、フッ化物を使用しない。
一実施形態において、より大きな有機基を有するものを含むより大きなオニウムカチオンは、フォトレジスト材料とのより大きな適合性をもたらす。一実施形態において、より大きなホスホニウムイオンは、長鎖アルキル基を欠くホスホニウムイオンに比べてより平滑なエッチング表面をもたらす。
前述のオニウム水酸化物及びホスホニウム塩は、例えばSACHEM, Inc.（Austin, Texas）から市販されている。加えて、オニウム水酸化物は、対応するオニウム塩、例えば対応するオニウムのハロゲン化物、炭酸塩、ギ酸塩、硫酸塩等から調製することができる。様々な調製方法は、米国特許第４，９１７，７８１号（Sharifian et al）及び同第５，２８６，３５４号（Bard et al）（参照により本明細書に援用される）に記載されている。オニウム水酸化物又はオニウム塩を得るか又は調製する方法に関して特別な限定は存在しない。一実施形態において、オニウム水酸化物及びオニウム塩の金属含有量は、可能な限り低いものとされ、明細書内に記載され、かつ半導体デバイス加工における使用に好適なものとする。
本発明の組成物中の芳香族トリ（低級）アルキルオニウム水酸化物の濃度は、ウェットエッチング組成物の０．１ｗｔ％〜約２０ｗｔ％の範囲をとり得る。適切な希釈度は、ウェットエッチング組成物中で使用するための供給濃度及び望ましい濃度に基づき、当業者によって決定することができる。一実施形態において、芳香族トリ（低級）アルキルオニウム水酸化物の濃度は約０．５ｗｔ％〜約１５ｗｔ％の範囲内であり、別の実施形態では、芳香族トリ（低級）アルキルオニウム水酸化物の濃度が、約２ｗｔ％〜約１０ｗｔ％の範囲内であり、別の実施形態では、芳香族トリ（低級）アルキルオニウム水酸化物の濃度が、約３ｗｔ％〜約８ｗｔ％の範囲内であり、一実施形態では、芳香族トリ（低級）アルキルオニウム水酸化物の濃度が約４ｗｔ％であり、濃度は全てウェットエッチング溶液の総重量に基づくものである。
本発明の組成物中の非対称ホスホニウム塩の濃度は、ウェットエッチング組成物の０．１ｗｔ％〜約２０ｗｔ％の範囲をとり得る。適切な希釈度は、ウェットエッチング組成物中で使用するための供給濃度及び望ましい濃度に基づき、当業者によって決定することができる。一実施形態において、非対称ホスホニウム塩の濃度は約０．５ｗｔ％〜約１５ｗｔ％の範囲内であり、別の実施形態では、非対称ホスホニウム塩の濃度が、約２ｗｔ％〜約１０ｗｔ％の範囲内であり、別の実施形態では、非対称ホスホニウム塩の濃度が、約３ｗｔ％〜約８ｗｔ％の範囲内であり、一実施形態では、非対称ホスホニウム塩の濃度が約４ｗｔ％であり、濃度は全てウェットエッチング組成物の総重量に基づくものである。
一実施形態において、ウェットエッチング組成物は、約０．１ｗｔ％〜約２０ｗｔ％の芳香族トリ（低級）アルキルオニウム水酸化物と、約０．１ｗｔ％〜約２０ｗｔ％の非対称ホスホニウム塩とを含有し、グリコール、アルコール、グリコールエーテル、又はそれらのいずれか２つ以上の組合せを任意で更に含む。一実施形態において、ウェットエッチング組成物は、約０．５ｗｔ％〜約１５ｗｔ％の芳香族トリ（低級）アルキルオニウム水酸化物と、約０．１ｗｔ％〜約２０ｗｔ％の非対称ホスホニウム塩とを含有し、グリコール、アルコール、グリコールエーテル、又はそれらのいずれか２つ以上の組合せを任意で更に含む。一実施形態において、ウェットエッチング組成物は、約２ｗｔ％〜約１０ｗｔ％の芳香族トリ（低級）アルキルオニウム水酸化物と、約０．１ｗｔ％〜約２０ｗｔ％の非対称ホスホニウム塩とを含有し、グリコール、アルコール、グリコールエーテル、又はそれらのいずれか２つ以上の組合せを任意で更に含む。一実施形態において、ウェットエッチング組成物は、約３ｗｔ％〜約８ｗｔ％の芳香族トリ（低級）アルキルオニウム水酸化物と、約０．１ｗｔ％〜約２０ｗｔ％の非対称ホスホニウム塩とを含有し、グリコール、アルコール、グリコールエーテル、又はそれらのいずれか２つ以上の組合せを任意で更に含む。一実施形態において、ウェットエッチング組成物は、約０．１ｗｔ％〜約２０ｗｔ％の芳香族トリ（低級）アルキルオニウム水酸化物と、約０．５ｗｔ％〜約１５ｗｔ％の非対称ホスホニウム塩とを含有し、グリコール、アルコール、グリコールエーテル、又はそれらのいずれか２つ以上の組合せを任意で更に含む。一実施形態において、ウェットエッチング組成物は、約０．１ｗｔ％〜約２０ｗｔ％の芳香族トリ（低級）アルキルオニウム水酸化物と、約２ｗｔ％〜約１０ｗｔ％の非対称ホスホニウム塩とを含有し、グリコール、アルコール、グリコールエーテル、又はそれらのいずれか２つ以上の組合せを任意で更に含む。一実施形態において、ウェットエッチング組成物は、約０．１ｗｔ％〜約２０ｗｔ％の芳香族トリ（低級）アルキルオニウム水酸化物と、約３ｗｔ％〜約８ｗｔ％の非対称ホスホニウム塩とを含有し、グリコール、アルコール、グリコールエーテル、又はそれらのいずれか２つ以上の組合せを任意で更に含む。一実施形態において、ウェットエッチング組成物は、約３ｗｔ％の芳香族トリ（低級）アルキルオニウム水酸化物と、約１．５ｗｔ％の非対称ホスホニウム塩とを含有し、グリコール、アルコール、グリコールエーテル、又はそれらのいずれか２つ以上の組合せを任意で更に含む。一実施形態において、ウェットエッチング組成物は、約９ｗｔ％の芳香族トリ（低級）アルキルオニウム水酸化物と、約１．５ｗｔ％の非対称ホスホニウム塩とを含有し、グリコール、アルコール、グリコールエーテル、又はそれらのいずれか２つ以上の組合せを任意で更に含む。前述のそれぞれにおいて、グリコール、アルコール、グリコールエーテル、又はそれらのいずれか２つ以上の組合せが存在する場合には、ウェットエッチング組成物の最大約５ｗｔ％の量で存在し得る。
前述の全てにおいて、オニウム化合物の濃度は独立して、開示の範囲内において決定され、任意の所与のエッチング剤組成物中に使用される水酸化物及び／又は塩のいずれか２つ以上の混合物が存在していてもよく、またエッチング組成物は、グリコール、アルコール、グリコールエーテル、又はそれらのいずれか２つ以上の組合せを任意で更に含む。
応力の導入
一実施形態において、本発明は、シリコン層中に応力を導入する方法に関する。背景技術の節で論じたように、シリコン層中への応力の導入は、半導体材料及びとりわけＭＯＳトランジスタのチャネル領域における電子及びホールの移動度を改善させるために使用されてきた。本発明の組成物は、上記の方法で使用される場合、シリコン合金を堆積させて応力を発生させる構造をもたらし得る空隙を形成するのにとりわけ有用である。この実施形態によれば、応力を導入する方法は少なくとも、
基板上に設けられるシリコン層を準備する工程であって、該シリコン層に開口を作るように、該シリコン層がその上に設けられる複数のスペーサ特徴を有する、シリコン層を準備する工程と、
前記開口を通じて、前記シリコン層中に第１のトレンチを異方性エッチングする工程と、
前記第１のトレンチ内のシリコン表面を選択的に異方性ウェットエッチングする工程であって、該ウェットエッチングが、該シリコン表面を、
芳香族トリ（低級）アルキル第四級オニウム水酸化物と、
非対称テトラアルキル第四級ホスホニウム塩と、
を含む水性組成物に曝すことを含み、該ウェットエッチングが、前記シリコン層の（１１０）面及び（１００）面をおよそ等しい速度で（１１１）面よりも優先的にエッチングして、該（１１１）面における側壁を有する拡大されたトレンチを形成する、選択的に異方性ウェットエッチングする工程と、
前記拡大されたトレンチの少なくとも一部分のシリコン表面上にシリコン合金をエピタキシャル堆積させる工程とを含む。
一実施形態において、前記シリコン合金が、前記シリコン層に応力を導入する。
一実施形態において、前記シリコン合金がシリコンゲルマニウムを含む。
一実施形態において、前記シリコン合金がシリコン炭素を含む。
シリコン合金は、拡大されたトレンチの表面上にエピタキシャルに形成される。一実施形態では、シリコン合金がシリコン及びゲルマニウムを含む。別の実施形態では、シリコン合金が、シリコン、ゲルマニウム及びホウ素を含み、ホウ素はドーパントとして添加される。薄膜は、例えば２００ｍｍの化学気相堆積チャンバにおいて、以下の加工条件：２０ｓｃｃｍのジクロロシラン及び５０ｓｃｃｍのゲルマン、７４０℃の温度で形成することができる。ホウ素を含む実施形態では、これらのフロー及び温度に、１％濃度の７０ｓｃｃｍのジボランを添加して、ホウ素をドーパントとして付与してもよい。
理解されるように、シリコン及びゲルマニウムは、拡大されたトレンチの表面のシリコンの格子の構造と同様の構造を有する格子を有する合金を形成する。しかしながら、シリコンとゲルマニウムとの合金の格子は、拡大されたトレンチのシリコンの格子の間隔よりも大きな間隔を有する。シリコン合金の格子は拡大されたトレンチのシリコンと同様の構造を有するため、シリコン合金は、拡大されたトレンチのシリコン表面上にエピタキシャルに生じる。しかしながら、シリコン合金の格子のより大きな間隔のために、シリコン合金は、拡大されたトレンチに隣接するチャネル内に圧縮応力を引き起こす。一実施形態において、ゲルマニウムは、シリコンとゲルマニウムとの組合せ中に約１５原子百分率で存在する。シリコンとゲルマニウムとの組合せの最大２０原子百分率（体積）のゲルマニウム濃度により、エピタキシが維持され得ることが見出された。この実施形態は、チャネル内におけるホールの移動度が改善される。
ホウ素が存在する実施形態では、ホウ素濃度が、およそ０．５×１０２０／ｃｍ３〜約３×１０２０／ｃｍ３であり得る。それ故、得られるシリコンゲルマニウム堆積物はドープされたＰ＋型である。
理解されるように、シリコン合金がシリコン炭素である場合、シリコン合金をエピタキシャル堆積させるのに類似の条件を使用することができるが、僅かにより大きな格子を形成する代わりに、シリコン炭素合金が、僅かにより小さな格子を形成し、チャネル領域に印加される圧縮応力の代わりに、チャネル領域に引張応力が印加される。この実施形態は、チャネル内における電子の移動度を改善させる。また、理解されるように、シリコン炭素合金も必要に応じてドープすることができる。
例示的なプロセス
以下は、本発明の実施形態を実施するための例示的なプロセスであり、（１００）、（１１０）及び（１１１）のシリコン平面のエッチング速度を評価するように、例示的で非限定的な目的で提供される。
エッチング実験は、（１００）配向のｐドープされた４インチのシリコンウエハを用いて実施する。１．２μｍ〜１．５μｍの熱酸化物のマスキング層を、炉内で成長させ、パッシベーションに使用する。そして、約１ｍｍ〜約３ｍｍの直径を有する円の単純なパターンを、基本的なフォトリソグラフィを用いて熱酸化物層中に形成する。このシリコンウエハを複数の切片に切断し、１００：１のＨＦを含有するプラスチックビーカー内に２分間沈め、円のシリコンから（パッシベーション酸化物は除去しないものの）表面酸化物を除去して、ＤＩ水で濯ぎ、乾燥させる。その後、シリコンエッチング組成物を撹拌しながら、５５℃〜９０℃の範囲で示される温度のエッチング剤溶液に浸漬させることによって、チップを加工する。ウエハ切片を５分間〜３０分間加工した後、それらをＤＩ水で濯ぎ、窒素でブロー乾燥させる（blown dry）。その後、形状測定、ＡＦＭ又はＳＥＭによってウエハを試験する。
プロセス温度
本発明の実施形態に従いシリコン層を選択的に異方性ウェットエッチングするプロセスを実行するためのバス（bath）又は溶液の温度は、エッチングされるシリコン層の特定のシリコン組成物の特性、エッチングされるシリコン層の厚み、アンモニウム水酸化物及び／若しくはホスホニウム水酸化物、並びに／又は塩の濃度、エッチングに割り当てられる時間、及びシリコンエッチングプロセスにおけるエッチ速度に影響を及ぼすことが知られている類似の因子を含む、当業者に既知の因子に基づき好適に選択され得る。一実施形態において、シリコン層を選択的に異方性ウェットエッチングするためのウェットエッチング組成物のバス又は溶液の温度は、約３０℃〜約９０℃の範囲をとり、別の実施形態では、バス又は溶液の温度が約５０℃〜約８０℃の範囲をとり、別の実施形態では、バス又は溶液の温度が約６０℃〜約７５℃の範囲をとり、さらに別の実施形態では、バス又は溶液の温度が約７０℃である。
エッチ選択性
一実施形態において、本明細書中で方法に記載されるように、本発明によるウェットエッチング組成物を用いることによって得られる、（１１１）面に対する（１００）面についての選択性は、約１．４〜約２．５の範囲をとり、（１１１）面に対する（１１０）面についての選択性は約１．５〜約２．５の範囲をとる。
一実施形態において、（１００）面及び（１１０）面についての相対的なエッチ速度は、実質的に類似の速度、例えば、（上記で定義したように）およそ等しい速度であり、一実施形態において、（１００）／（１１０）及び（１１０）／（１００）についてのエッチ速度比率はともに、約０．８〜約１．２の範囲内である。
以下の表中のデータは、第一に様々な温度条件で、第二にグリコールエーテルを添加して、２つの異なる組成物を用いて示されるように、本発明の実施形態による方法を用いて得られ得る結果を表す。表中に示されるように、本方法は、（１１１）面よりも（１００）面及び（１１０）面についてより速いエッチ速度を得る。
Figure 0005738304
本発明のエッチング剤に関する前述のエッチ速度は、形状測定又はＳＥＭによって求められる。以下の比較データは、本発明によるものではなく、単純な第四級オニウム水酸化物に関するものである。
Figure 0005738304
従来技術のエッチング剤に関する前述のエッチ速度は、エッチング剤を（１００）、（１１０）及び（１１１）の未加工のシリコン表面に適用することによる重量損失から求められる。
上記のデータから明らかなように、本発明の実施形態による組成物は、比較データに示されるような、従来のシリコンエッチング剤によって得られるシリコンエッチ速度よりも、実質的に遅いシリコンエッチ速度を得る。このシリコンエッチ速度の低減は、緩和されるだけでなく、前述のデータによっても示されるように、選択性が顕著に改良される点で利得である。比較データでは、シリコンエッチ速度が非常に速いものの、選択性が［（１１０）≒（１００）］＞（１１１）（ここで、≒は、上記で定義したように、実質的に類似の、例えば、およそ等しいエッチ速度を示す）である本発明に比べて、選択性は（１１０）＞＞（１００）＞（１１１）（ここで、＞＞はよりはるかに速いエッチ速度を示し、＞はより速いエッチ速度を示す）である。よって、本発明の実施形態によれば、（１１０）面及び（１００）面を両方とも互いに実質的に類似の速度で確実にエッチングするのに、該シリコンエッチ速度を使用することができ、両方のエッチ速度は、（１１１）面におけるエッチ速度よりも顕著に大きいため、（１１１）面により多くのシリコンが優先的に残る。この利得に加えて、全体エッチ速度の低減は、大概、（１１１）面におけるより遅いエッチ速度に起因して、エッチング後に、とりわけ（１１１）面に極めて平滑なシリコン表面をもたらす。
エッチングシリコン表面の粗さ
上記のように、本発明の方法によってエッチングされる表面上へのシリコン合金のエピタキシャル堆積を改善させるために、これらの表面を可能な限り平滑にすることが重要である。
一実施形態において、拡大されたトレンチは、原子間力顕微鏡検査（ＡＦＭ）によって測定される場合、約０．３４ｎｍ〜約０．４５ｎｍの範囲の粗さＲａを有する曝露シリコン表面を含む。一実施形態において、拡大されたトレンチは、ＡＦＭによって測定される場合、約０．３５ｎｍ〜約０．４３ｎｍの範囲の粗さＲａを有する曝露シリコン表面を含む。一実施形態において、拡大されたトレンチは、ＡＦＭによって測定される場合、約０．３５ｎｍ〜約０．３６ｎｍの範囲の粗さＲａを有する曝露シリコン表面を含む。
一実施形態において、拡大されたトレンチは、ＡＦＭによって測定される場合、約０．４３ｎｍ〜約０．５５ｎｍの範囲の粗さＲｒｍｓを有する曝露シリコン表面を含む。一実施形態において、拡大されたトレンチは、ＡＦＭによって測定される場合、約０．４３ｎｍ〜約０．４５５ｎｍの範囲の粗さＲｒｍｓを有する曝露シリコン表面を含む。一実施形態において、拡大されたトレンチは、ＡＦＭによって測定される場合、約０．１３ｎｍ〜約０．５ｎｍの範囲の粗さＲｒｍｓを有する曝露シリコン表面を含む。一実施形態において、拡大されたトレンチは、ＡＦＭによって測定される場合、約０．１４ｎｍ〜約０．２５ｎｍの範囲の粗さＲｒｍｓを有する曝露シリコン表面を含む。
一実施形態において、拡大されたトレンチは、ＡＦＭによって測定される場合、約１．４ｎｍ〜約６ｎｍの範囲の粗さＲｍａｘを有する曝露シリコン表面を含む。一実施形態において、拡大されたトレンチは、ＡＦＭによって測定される場合、約４．９ｎｍ〜約６ｎｍの範囲の粗さＲｍａｘを有する曝露シリコン表面を含む。一実施形態において、拡大されたトレンチは、ＡＦＭによって測定される場合、約１．５ｎｍ〜約２．２ｎｍの範囲の粗さＲｍａｘを有する曝露シリコン表面を含む。
本発明の結果得られる表面の改良された平滑度は他の方法で表現してもよい。それ故、一実施形態において、本発明により得られる拡大されたトレンチは、類似の未処理のシリコン表面の粗さから顕著に増大しない、ＡＦＭによって測定されるＲｒｍｓ粗さを有する、側壁及び他の曝露シリコン表面を含む。このため、このような一実施形態では、エッチング後のシリコン表面が、類似の未処理の結晶性シリコン表面のものよりも約６％以内で大きい、ＡＦＭによって測定されるＲｒｍｓ粗さを有する。別の実施形態では、エッチング後のシリコン表面が、類似の未処理の結晶性シリコン表面のものよりも約１０％以内で大きい、ＡＦＭによって測定されるＲｒｍｓ粗さを有する。別の実施形態では、エッチング後のシリコン表面が、類似の未処理の結晶性シリコン表面のものよりも約２５％以内で大きい、ＡＦＭによって測定されるＲｒｍｓ粗さを有する。別の実施形態では、エッチング後のシリコン表面が、類似の未処理の結晶性シリコン表面のものよりも約９０％以内で大きい、ＡＦＭによって測定されるＲｒｍｓ粗さを有する。
一実施形態において、本発明により得られる拡大されたトレンチは、歪み誘導性のシリコン合金をトレンチ内に堆積させる場合、類似の未処理の結晶性シリコン表面上に、同様の歪み誘導性のシリコン合金を堆積させることによって得られると考えられる、積層欠陥又は転位の数の約１０倍以内の多数の積層欠陥又は転位を堆積物が含有するような、粗さを有する、側壁及び他の曝露シリコン表面を含む。つまり、例えば、未処理の結晶性シリコン表面上に堆積される、歪み誘導性のＳｉＧｅ合金が、１平方センチメートル当たり約１０８の転位（１０８／ｃｍ２）をもたらすと考えると、一実施形態において、本発明に従いエッチングされる表面上に堆積される、歪み誘導性のＳｉＧｅ合金における転位の数は、１平方センチメートル当たり約１０７の転位（１０７／ｃｍ２）に過ぎないと考えられる。転位／ｃｍ２の実際の数は、多くの因子、例えば、Ｓｉと合金元素との比率、堆積の条件、任意の続くアニーリング、及び熟練者にとって既知の他の因子に応じて、広く変動し得ることが認識されている。しかしながら、この特徴は、２つの異なる基板、すなわち、未処理の基板及び本発明に従ってエッチングされる基板上に、実質的に同一の条件下で堆積される、歪み誘導性のシリコン合金を比較することによって、容易に求めることができる。
前述に記載したように、本発明の方法によってエッチングされる表面上へのシリコン合金のエピタキシャル堆積を改善させるために、これらの表面を可能な限り平滑にすることが重要である。本発明によって達成される平滑度（又は、逆の言い方をすれば、粗さの欠如）は、当該技術分野において重要な進歩をもたらす。付加的な平滑化工程を伴わずに、所望の比較的平滑な表面を達成させる本発明の能力は、半導体の製作プロセスにおける工程の総数の制御を助ける上で重要である。
一実施形態において、拡大されたトレンチは、（１００）面における未加工の能動シリコン表面の粗さと実質的に類似の、ＡＦＭによって測定される粗さを有する側壁を含む。「実質的に類似」であるためには、エッチングシリコン表面の粗さが、ＡＦＭによって測定されるＲｒｍｓ粗さに基づき、（１００）面における未加工の能動シリコン表面の粗さより約１００％大きいに過ぎないものとされる。
以下の表は、未加工のシリコンに関する比較用のＡＦＭ Ｒｒｍｓ粗さの値、及び本発明の２つの実施形態によるシリコン表面の処理後のシリコン表面に関する粗さ測定値を示す。表中、「１」は、３％のベンジルトリメチルアンモニウムヒドロキシド及び１．５％のテトラデシルトリブチルホスホニウムクロリドであり、「２」は、０．２％のベンジルトリメチルアンモニウムヒドロキシド、０．５％のヘキサデシルトリブチルホスホニウムクロリド及び０．５％のジプロピレングリコールモノブチルエーテルである。
Figure 0005738304
上記の表に示されるように、試料１の４２０秒の適用におけるエッチングシリコン表面のＲｒｍｓ粗さは、（０．５４３−０．４３０）／０．４３０×１００＝２６．３％粗い。試料１の３２０秒の適用におけるエッチングシリコン表面のＲｒｍｓ粗さは、（０．４５５−０．４３０）／０．４３０×１００＝５．８％粗い。試料２の３００秒の適用におけるエッチングシリコン表面のＲｒｍｓ粗さは、（０．２５３−０．１３４）／０．１３４×１００＝８８．８％粗い。
図面
図１〜図３は、本発明による方法の利用の作用を示すものである。
図１は、従来技術のエッチプロセスと、本発明の実施形態によるエッチプロセスとを比較する、未完成の半導体デバイスの一部の概略断面図である。図１に概略的に示されるように、典型的な非選択性の等方性ドライエッチを適用する場合、得られるエッチングは、シリコン結晶構造の（１００）面、（１１０）面及び（１１１）面のエッチの各々に実質的に等しく影響を及ぼし、シリコン結晶構造の平面のいずれとも位置合わせされないエッチング表面をもたらす。よって、応力を誘導する材料を堆積させようとする試みを行うと、結果が不満足なものとなる。
対照的に、図１に描かれるように、本発明による選択的な異方性ウェットエッチをシリコン基板に適用する場合、選択的なエッチングが、（１００）面及び（１１０）面をおよそ等しい速度で（１１１）面よりも優先的にエッチングすることをもたらす。選択的な異方性ウェットエッチングにおけるこの制御された選択性は、図１に描かれるように、（１１１）面にシリコンが残り、かつ（１１１）表面が非常に平滑である、エッチング表面をもたらす。トレンチの底部は当然のことながら、概して（１００）面に存在する。
図２は、本発明の一実施形態による選択的な異方性ウェットエッチを示す概略断面図である。図２に概略的に示されるように、単結晶シリコン基板、例えばＳｉ（１００）基板を、本発明に従ってエッチングする。この際、（１００）面及び（１１０）面を同等のおよそ等しい速度で（１１１）面よりも優先的に選択的にエッチングすると、得られるシリコンが、主として（１１１）面にファセットを示す。図２に示されるように、本実施形態では、選択的な異方性ウェットエッチングによって、複数の構造の各々を部分的に切り下げ、拡大されたトレンチが（１１１）面に２つの側壁を含む。これは、図１、図３及び図５Ｃにも示される。図５Ｃでより詳細に示されかつ記載されるように、本実施形態では、内側側壁がともに（１１１）面にファセットを有する。
図３は、本発明の実施形態の重要な態様を示す未完成のトランジスタの概略断面図である。図３は、本発明の実施形態を適用することができるトランジスタ構造における幾つかの限界寸法を示す。図３の未完成のトランジスタは、本発明による方法の適用後の或る段階で示されるものである。デバイスにおける重要寸法及び／又は特徴すなわち限界寸法及び／又は特徴は、項目（ａ）、項目（ｂ）、項目（ｃ）及び項目（ｄ）として特定される。
図３の項目（ａ）は、トランジスタのソース及びドレインとなると考えられるものの間のチャネル領域を介する最も小さいすなわち最も短い経路であるネック寸法を示す。本発明によれば、ネックは、（１１１）面に対する（１００）面及び（１１０）面の優先的なエッチングにより生じ、続いて、シリコン合金をソース領域及びドレイン領域に堆積させると、チャネル領域に印加されるより強力な圧縮応力又は引張応力がもたらされる。より強力な応力の結果として、（シリコン合金に応じて）ホール又は電子の移動度が増大することにより、トランジスタの電流駆動能力を向上することができる。
図３の項目（ｂ）は、本発明の実施形態によるエッチプロセス中に望ましく制御されるトレンチ深さを示し、そのため、制御された所望の深さがエッチプロセスで達成される。本発明によるエッチングプロセスでは、（１００）面及び（１１０）面が（１１１）面と比べて選択的にエッチングされる。それ故、（ａ）においてネックが形成するとともに、トレンチ深さ（ｂ）が増大する。
図３の項目（ｃ）は概して、側壁及びトレンチの底部の粗さについて言及するものである。本発明の実施形態によれば、選択的な異方性ウェットエッチングを実行すると、極めて平滑な面が達成される。正確に何の因子が、観測される平滑度に貢献するかは確実には分かっていないものの、本発明に従ってエッチングされる表面が、同様の一般的な目的で使用される従来技術の選択的なエッチング剤によってエッチングされる表面よりも著しく平滑でかつより平坦であることが見出された。それ故、項目（ｃ）は、本発明による方法の重要な予期せぬ特徴を示す。
図３の項目（ｄ）は、ゲート酸化物、ゲート窒化物及び／又はゲート構造中の他の材料が、本発明に従って使用される組成物によってエッチングされないことを示す。そのため、本発明の実施形態では、ゲート酸化物、ゲート窒化物及び／又は他の材料を含むゲート構造が、マスクとして、かつ／又はこのプロセスでエッチングされるであろう範囲を定めるために機能する。
一実施形態において、本発明は更に、改良されたＰＭＯＳ半導体トランジスタを製造する方法に関する。エピタキシャルシリコンの層中にくぼみをエッチングする。ソース膜及びドレイン膜をくぼみ内に堆積させる。ソース膜及びドレイン膜は、堆積中に組み込まれる、シリコン、ゲルマニウム及びホウ素の合金からなる。堆積中にホウ素を組み込むことによって、注入技法によるものよりも高い活性ドーパント濃度を得ることができる。合金は、シリコンの層上にエピタキシャル堆積される。よって、合金は、シリコンの層の格子の結晶構造と同様の結晶構造を有する格子を有する。しかしながら、シリコン原子の幾つかに代わってゲルマニウムを包含することに起因して、合金の格子は、シリコンの層の格子間隔よりも大きな間隔を有する。より大きな間隔は、ソース膜とドレイン膜との間のトランジスタのチャネルに応力を発生させる。より高い活性ドーパント濃度に起因する抵抗率の低減と相まって、応力は、トランジスタのＩＤＳＡＴ及びＩＤＬＩＮを増大させる。ＮＭＯＳトランジスタは、ゲルマニウムの代わりに合金原子として炭素を含ませることによって、類似の方法で製造することができ、これによって、引張応力が発生する。本発明は、ＰＭＯＳトランジスタの形成に関して記載する。当業者は、ドーピング導電型及び格子間隔を逆転させる以外は類似の方法で、ＮＭＯＳトランジスタを製造することができると認識するであろう。
本発明の一実施形態によれば、シリコン合金の選択されたドーピングによって得られる所定の導電性を有し得るシリコン合金層を、チャネル領域に隣接してエピタキシャル成長させ、応力をチャネル領域内に誘導し、これによって、チャネル領域を介してキャリアの移動度が大いに向上する。
例えば、半導体デバイスがｐ−チャネルＭＯＳトランジスタである場合、シリコン合金層はＳｉＧｅ合金から形成され、圧縮応力が、チャネル領域の２つの側面上のＳｉＧｅ合金層から、ホールの移動方向に沿ってチャネル領域へと印加される。ＳｉＧｅ合金層をΣ形状（シグマ形状）に形成した実施形態では、ＳｉＧｅ合金層の拡張部分、ＳｉＧｅ混晶層の拡張部分が、チャネル領域内のシリコン結晶に応力を発生させる。結果として、チャネル領域上に圧縮応力を効果的に印加させることが可能であり、これによりチャネル領域内のキャリアの移動度が増大する。
他方、半導体デバイスがｎ−チャネルＭＯＳトランジスタである場合、シリコン合金層は、ＳｉＣ合金から形成され、引張応力が、電子の移動方向に沿ってチャネル領域上に誘導され、これによりチャネル領域内の電子の移動度が増大する。
図４Ａ、図４Ｂ及び図４Ｃは、前述の作用を概略的に示すものである。図４Ａ、図４Ｂ及び図４Ｃは、半導体デバイスにおける未完成のトランジスタの一部の概略断面図である。図４Ａに示されるように、未完成のトランジスタは、包括的に平らな表面を有する第１のトレンチを形成するように、図４Ａに示されるゲート構造によって定められる開口における異方性エッチングを受けている（すなわち、シリコン基板における任意の特定の平面の選択的なエッチングによりもたらされるわけではない）。図４Ａに示される未完成のトランジスタは次に、本発明の実施形態によるシリコン基板の選択的な異方性ウェットエッチングを受けて、図４Ｂのデバイスを形成する。その後、図４Ｂに示される未完成のトランジスタに、選択的な異方性ウェットエッチングによって得られる開口においてシリコン合金のエピタキシャル堆積を施して、図４Ｃに示される未完成のトランジスタに、ソース及びドレイン等の構造を形成する。上記のように、シリコン合金のエピタキシャル堆積は、図４Ｃのチャネル領域内に点線で示される、ソースとドレインとの間のチャネル領域内に応力をもたらす。
図５Ａ、図５Ｂ、図５Ｃ及び図５Ｄは、本発明の一実施形態による方法を概略的に示すものである。図５Ａ、図５Ｂ、図５Ｃ及び図５Ｄは、本発明の実施形態に従って、シリコン層をエッチングするためのプロセス、及びシリコン層をエッチングするとともに、エッチングによって生じるトレンチ内にシリコン合金を堆積させるためのプロセスを含む、半導体デバイス１０を製作するプロセスの工程を示す、未完成の半導体デバイス１０の一部の概略断面図である。
図５Ａは、デバイス１０の単結晶シリコン基板１４上に設けられる、ゲート構造１２の要素を概略的に示すものである。単結晶シリコン基板１４は、主平面として（１００）結晶面を有する。デバイス１０は、例えばＳＴＩ型分離構造であり得る素子分離領域１６によって定められるデバイス領域１４Ａを更に含む。デバイス１０は、ソース領域１４Ｓとドレイン領域１４Ｄとを備える。ゲート構造１２は、ゲート絶縁膜１８とゲート電極２０とを備え、これらは、ＳｉＯＮ膜及びポリシリコン膜をパターニングすることによって形成することができ、様々な既知のプロセスによってシリコン基板１４上に均一に形成されている。ゲート構造１２は側壁絶縁膜２２Ａ及び２２Ｂを更に備える。デバイス１０は、ソース拡張領域１４ＳＥとドレイン拡張領域１４ＤＥとを更に備える。ソース拡張領域１４ＳＥ及びドレイン拡張領域１４ＤＥはｐ型であり、それぞれｐ型拡散領域１４Ｓ及び１４Ｄと接触してデバイス１０のソース領域１４Ｓ及びドレイン領域１４Ｄをそれぞれ形成する。ソース拡張領域１４ＳＥ及びドレイン拡張領域１４ＤＥは、例えば、ゲート電極２０をマスクとして使用して、ホウ素又は他のｐ型不純物を埋め込むことによって形成されている。当該技術分野で既知の更なる特徴をデバイス１０に追加することができる。例えば、ゲート構造１２は、第１の側壁絶縁構造及び第２の側壁絶縁構造（図示せず）を両方とも含むことができ、デバイス１０は、ソースポケット領域及びドレインポケット領域、付加的な絶縁層等（図示せず）の特徴を備えることができる。
次に、図５Ｂに示される工程では、シリコン基板１４において、側壁絶縁膜２２Ａ及び２２Ｂと素子分離領域１６との間の、デバイス領域１４Ａにおけるソース領域１４Ｓ及びドレイン領域１４Ｄの一部を、例えばドライエッチングによって１０ｎｍ〜６０ｎｍの深さに異方性エッチングして、初期のトレンチ２６Ａ及び２６Ｂを形成する。初期のトレンチ２６Ａ及び２６Ｂは、シリコン基板１４の主要（１００）面と実質的に垂直な側面１４ｂ、及びシリコン基板１４の主要（１００）面と実質的に平行な側面１４ｃによって定められる。
次に、図５Ｃに示される工程では、本発明の一実施形態による方法を利用して、シリコンを、（１１１）面に対して（１００）面及び（１１０）面で選択的に異方性エッチングさせ、拡大されたトレンチ２６ＡＥ及び２６ＢＥを形成する。本発明によれば、選択的な異方性エッチングによって、（１１０）面及び（１００）面をおよそ等しい速度で（１１１）面よりも優先的にエッチングさせる。本発明の一実施形態によれば、シリコン層１４は、その上に、シリコン層を曝す開口を生じるように設けられる複数のゲート構造１２を有し、開口を介してシリコン層中に異方性エッチングされた第１の初期トレンチ２６Ａ及び２６Ｂを有し、この方法の次の主な工程が、第１の初期トレンチ２６Ａ及び２６Ｂ中のシリコン表面の選択的な異方性ウェットエッチングを含む。本実施形態では、選択的な異方性ウェットエッチングが、シリコン表面、例えば、表面１４ａ及び１４ｃを、芳香族トリ（低級）アルキル第四級オニウム水酸化物と、非対称テトラアルキル第四級ホスホニウム塩とを含む本発明による水性組成物に曝すことを含む。結果として、選択的なウェットエッチングは、シリコン層１４の（１１０）面及び（１００）面をおよそ等しい速度で、（１１１）面のエッチング速度よりも速く（すなわち、優先的に）エッチングして、（１１１）面に側壁１４ｄ及び１４ｆを有する拡大されたトレンチを形成する。
図５Ｃに示されるように、デバイス１０におけるｐ−チャネルＭＯＳトランジスタでは、シリコン基板１４中の拡大されたトレンチ２６ＡＥ及び２６ＢＥの各々が、シリコン基板１４の主平面に実質的に平行な底面１４ｃと、底面１４ｃに対して約５６°の角度でＳｉ（１１１）面におけるファセットから形成され、また内向きに広がる側面１４ｄと、底面１４ｃに対して約１２４°の角度でＳｉ（１１１）面におけるファセットから形成される側面１４ｆとを含む。側面１４ｆはシリコン基板１４の表面から内向きに広がり、シリコン基板１４と側壁絶縁膜２２Ａ及び２２Ｂとの境界でもある。側面１４ｄ及び側面１４ｆは、点１４ｇで交わるため、図５Ｃに示されるように、チャネル領域に向かって内向きに対向するくさび形状が形成される。
本発明によれば、本明細書中に開示される組成物によって得られる選択的なエッチングは、シリコンの高速で制御されたエッチングをもたらすため、図５Ｃに示されるくさび形状の形成がたやすく可能となる。（全く異なるエッチングの化学的性質を用いたものであるものの）類似の形状を得るための類似のエッチングが過去に行われているが、既知の方法ではあまり上手くいかず、本発明によってもたらされる所望の平面選択性及び非常に平滑なエッチング表面の両方を得ると同時に、所望のプロファイルを得ることは更に困難であった。
一実施形態において、本発明は更に、拡大されたトレンチ２６ＡＥ及び２６ＢＥの少なくとも一部内にシリコン合金をエピタキシャル堆積させることを含む。一実施形態において、シリコン合金はシリコンゲルマニウム（ＳｉＧｅ）合金であり、別の実施形態では、シリコン合金がシリコン炭素合金（ＳｉＣ）である。シリコン合金は、簡潔にするために本明細書にはこれ以上記載しないが、当該技術分野で知られているように、ドーパントの共堆積又はドーパントのその後の注入のいずれかによって適切にドープすることができる。くさび形状のトレンチは、充填する場合、シグマ形状と称することができる形状を有する構造をもたらす。
例えば、一実施形態では、図５Ｄに示されるように、ｐ型ＳｉＧｅ混晶層２８Ａ及び２８Ｂが拡大されたトレンチ２６ＡＥ及び２６ＢＥ内にエピタキシャル成長して、拡大されたトレンチ２６ＡＥ及び２６ＢＥを充填する。当該技術分野で知られているように、また上記で簡潔に記載したように、エピタキシャル成長、及び純粋なＳｉ結晶と比較してＳｉＧｅ結晶の異なるより大きい格子パラメータに起因して、圧縮力が、ＳｉＧｅ混晶層２８Ａ及び２８Ｂに隣接する構造に印加される。図２の記載と同様に、図５Ｄで、チャネル領域に生じる歪みが、チャネル領域内に点線によって概略的に示されている。
ＳｉＧｅ混晶層２８Ａ及び２８Ｂ中に、側面１４ｄと側面１４ｆとの交線であるくさびの内点１４ｇが、第２の側壁絶縁膜２４Ａ又は２４Ｂの外表面に対して内側の位置に形成され、ＳｉＧｅ混晶層２８Ａ及び２８Ｂは、ゲート電極２０のすぐ下のチャネル領域の近くにある。それ故、ＳｉＧｅ混晶層２８ＡとＳｉＧｅ混晶層２８Ｂとの間のチャネル領域は、ソース及びドレインがゲート構造１２に位置合わせされるより垂直な壁を有する従来技術におけるものよりも小さい。より小さなチャネル領域は、（適切なシリコン合金を伴えば）チャネル領域がＮ型又はＰ型であろうと、エピタキシャル成長したシリコン合金から生じる応力と合わさって、ソースからドレインへと移動する電荷の移動度を向上させる。
拡大されたトレンチ２６Ａ及び２６Ｂのくさび形状、並びにＳｉＧｅ混晶層２８Ａ及び２８ＢのΣ形状に起因して、標準的な側壁プロファイルを有する従来技術のｐ−チャネルＭＯＳトランジスタにおけるものよりも強力な圧縮応力をチャネル領域内に誘導することができる。それ故、ホール移動度を増大させ、かつデバイス１０におけるｐ−チャネルＭＯＳトランジスタの電流駆動能力を向上させることが可能である。
反対のドーピングを有し、かつくさび形状の拡大されたトレンチ２６Ａ及び２６Ｂを充填するようにエピタキシャルに適用されるシリコン合金がＳｉＣである実施形態では、引張応力が生じる。当該技術分野で知られているように、また上記で簡潔に記載したように、ＳｉＣがシリコン合金である場合には、エピタキシャル成長、及び純粋なＳｉ結晶と比較してＳｉＣ結晶の異なるより小さい格子パラメータに起因して、引張応力が、ＳｉＣ混晶層２８Ａ及び２８Ｂに隣接する構造に印加される。引張応力は、電子の移動度の増大をもたらし、対応するｎ−チャネルＭＯＳトランジスタの電流駆動能力を向上させる。
図５Ａ〜図５Ｄに関して上記で概説したプロセス工程後、当該技術分野で既知の通常の手順に従って半導体デバイス１０を更に加工することができる。
本明細書及び特許請求の範囲を通じて、開示された範囲及び比率の数値限定を組み合わせてもよく、また介在値を全て含むと考えられることに留意されたい。そのため、例えば、１〜１００及び１０〜５０の範囲が具体的に開示されている場合、１〜１０、１〜５０、１０〜１００及び５０〜１００の範囲が、介在する整数値であるため、本開示の範囲内であると考えられる。さらに、数値は全て、修飾語「約」が具体的に記述されているか否かにかかわらず、この用語が前に付くと考えられる。最後に、開示された要素及び構成成分の全ての可能な組合せは、あらゆる可能な組合せ及び／又は成分の置換を挙げることは不可能であるため、具体的に言及されるか否かにかかわらず、本開示の範囲内であると考えられる。そのため、開示される発明の各要素の開示された成員のあらゆる組合せ及び置換が、例えば、欧州特許条約第１２３条（２）項に従って本開示の範囲内であることが考慮され、また当業者によって認識されるであろう。
本発明の原則は、或る特定の実施形態に関して説明し、例示目的で提示するが、本明細書を読めば、その様々な変更形態が当業者にとって明らになるであろうことを理解されたい。したがって、本明細書中に開示される発明は、添付の特許請求の範囲内に含まれるような変更形態を包含するように意図されることを理解されたい。本発明の範囲は、特許請求の範囲によってのみ限定される。

Claims (16)

  1. 基板上に設けられるシリコン層をエッチングする方法であって、
    前記シリコン層中に第１のトレンチを異方性エッチングすることと、
    前記第１のトレンチ内のシリコン表面を選択的に異方性ウェットエッチングすることであって、該ウェットエッチングが、該シリコン表面を、
    芳香族基を含有する第四級オニウム水酸化物と、
    非対称テトラアルキル第四級ホスホニウム塩と、
    を含む水性組成物に曝すことを含み、該ウェットエッチングが、前記シリコン層の（１１０）面及び（１００）面をおよそ等しい速度で（１１１）面よりも優先的にエッチングして、該（１１１）面に側壁を有する拡大されたトレンチを形成する、選択的に異方性ウェットエッチングすることと、
    を含む、基板上に設けられるシリコン層をエッチングする方法。
  2. シリコン層中に応力を導入する方法であって、
    基板上に設けられるシリコン層を準備することであって、該シリコン層は、該シリコン 層に開口を生じるように、その上に設けられる複数のスペーサ特徴を有する；
    前記開口を通じて、前記シリコン層中に第１のトレンチを異方性エッチングすること；
    前記第１のトレンチ内のシリコン表面を選択的に異方性ウェットエッチングすることであって、該ウェットエッチングが、該シリコン表面を、
    芳香族トリ（低級）アルキル第四級オニウム水酸化物と、
    非対称テトラアルキル第四級ホスホニウム塩と、
    を含む水性組成物に曝すことを含み、該ウェットエッチングが、前記シリコン層の（１１０）面及び（１００）面をおよそ等しい速度で（１１１）面よりも優先的にエッチングして、該（１１１）面に側壁を有する拡大されたトレンチを形成する、選択的に異方性ウェットエッチングすること；及び
    前記拡大されたトレンチの少なくとも一部のシリコン表面上にシリコン合金をエピタキシャル堆積させること、
    を含む、シリコン層中に応力を導入する方法。
  3. 前記シリコン合金が、前記シリコン層の少なくとも一部分に応力を導入する、請求項２に記載の方法。
  4. 前記シリコン合金がシリコンゲルマニウム又はシリコン炭素を含む、請求項２又は３に記載の方法。
  5. 前記シリコン層が、その上に、前記シリコン層を曝す開口を生じるように設けられる複数の構造を有し、前記異方性エッチングを、該開口を通じて行う、請求項１に記載の方法。
  6. 前記選択的に異方性ウェットエッチングすることによって、前記複数の構造の各々を部分的に切り下げ、前記拡大されたトレンチが前記（１１１）面に２つの側壁を備える、請求項５に記載の方法。
  7. 前記芳香族基を含有する第四級オニウム水酸化物が、アンモニウム若しくはホスホニウム、又はそれらのいずれか２つ以上の組合せを含む、請求項１〜６のいずれか一項に記載の方法。
  8. 前記芳香族基を含有する第四級オニウム水酸化物が、該芳香族基に加えて、１個〜４個の炭素原子を独立して含有する３つの基を含む、請求項１〜７のいずれか一項に記載の方法。
  9. 前記芳香族トリ（低級）アルキル第四級オニウム水酸化物において、前記芳香族基がベンジル基又はフェニル基であり、各低級アルキルが独立してメチル又はエチルである、請求項２〜４のいずれか一項に記載の方法。
  10. 前記非対称テトラアルキル第四級ホスホニウム塩が、８個〜１８個の炭素原子を有するアルキル基を含み、１個〜４個の炭素原子を独立して含有する１つ又は複数の低級アルキル基を更に含む、請求項１〜９のいずれか一項に記載の方法。
  11. 前記第四級オニウム水酸化物が、０．１ｗｔ．％〜２０ｗｔ．％の範囲の濃度で存在し、前記第四級ホスホニウム塩が、０．１ｗｔ．％〜２０ｗｔ．％の範囲の濃度で存在する、請求項１〜１０のいずれか一項に記載の方法。
  12. 前記水性組成物が、グリコール、アルコール、グリコールエーテル、又はそれらのいずれか２つ以上の組合せを更に含む、請求項１〜１１のいずれか一項に記載の方法。
  13. 前記グリコール、アルコール及び／又はグリコールエーテルが、最大５ｗｔ．％の濃度で存在する、請求項１２に記載の方法。
  14. 前記拡大されたトレンチが、原子間力顕微鏡検査（ＡＦＭ）によって測定する場合、０．３４０ｎｍ〜０．４５０ｎｍの範囲の粗さＲａを有する曝露シリコン表面を含む、請求項１〜１３のいずれか一項に記載の方法。
  15. 前記異方性エッチングがドライエッチングである、請求項１〜１４のいずれか一項に記載の方法。
  16. 前記選択的に異方性ウェットエッチングすることによって、前記複数のスペーサ特徴の 各々を部分的に切り下げ、前記拡大されたトレンチが前記（１１１）面に２つの側壁を備 える、請求項２に記載の方法。
JP2012536866A 2009-10-30 2010-10-15 シリコン選択エッチ方法 Active JP5738304B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US12/609,692 2009-10-30
US12/609,692 US7994062B2 (en) 2009-10-30 2009-10-30 Selective silicon etch process
PCT/US2010/052856 WO2011053470A2 (en) 2009-10-30 2010-10-15 Selective silicon etch process

Publications (2)

Publication Number Publication Date
JP2013509711A JP2013509711A (ja) 2013-03-14
JP5738304B2 true JP5738304B2 (ja) 2015-06-24

Family

ID=43799648

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012536866A Active JP5738304B2 (ja) 2009-10-30 2010-10-15 シリコン選択エッチ方法

Country Status (10)

Country Link
US (1) US7994062B2 (ja)
EP (1) EP2494589B1 (ja)
JP (1) JP5738304B2 (ja)
KR (1) KR101324512B1 (ja)
CN (1) CN102687248B (ja)
ES (1) ES2489141T3 (ja)
HK (1) HK1170063A1 (ja)
SG (1) SG178564A1 (ja)
TW (1) TWI427694B (ja)
WO (1) WO2011053470A2 (ja)

Families Citing this family (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101776926B1 (ko) * 2010-09-07 2017-09-08 삼성전자주식회사 반도체 소자 및 그 제조 방법
US8455930B2 (en) * 2011-01-05 2013-06-04 Taiwan Semiconductor Manufacturing Company, Ltd. Strained semiconductor device with facets
US8796788B2 (en) 2011-01-19 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices with strained source/drain structures
KR101852342B1 (ko) * 2011-03-23 2018-04-27 삼성전자주식회사 반도체 소자 및 그의 제조방법
CN102810482B (zh) * 2011-06-02 2015-05-13 中芯国际集成电路制造(北京)有限公司 半导体器件的制造方法
US8912568B2 (en) * 2011-06-20 2014-12-16 Semiconductor Manufacturing International (Beijing) Corporation Semiconductor device and manufacturing method thereof
CN102881592B (zh) * 2011-07-15 2015-08-26 中芯国际集成电路制造(北京)有限公司 半导体器件的制造方法
US9064808B2 (en) * 2011-07-25 2015-06-23 Synopsys, Inc. Integrated circuit devices having features with reduced edge curvature and methods for manufacturing the same
US8609550B2 (en) 2011-09-08 2013-12-17 Synopsys, Inc. Methods for manufacturing integrated circuit devices having features with reduced edge curvature
US8741726B2 (en) * 2011-12-01 2014-06-03 Taiwan Semiconductor Manufacturing Company, Ltd. Reacted layer for improving thickness uniformity of strained structures
US20130175640A1 (en) * 2012-01-06 2013-07-11 Globalfoundries Inc. Stress enhanced mos transistor and methods for fabrication
US9299560B2 (en) * 2012-01-13 2016-03-29 Applied Materials, Inc. Methods for depositing group III-V layers on substrates
CN103367151B (zh) * 2012-03-30 2015-12-16 中国科学院微电子研究所 使源/漏区更接近沟道区的mos器件及其制作方法
US8841190B2 (en) 2012-03-30 2014-09-23 The Institute of Microelectronics Chinese Academy of Science MOS device for making the source/drain region closer to the channel region and method of manufacturing the same
CN103377932B (zh) * 2012-04-23 2015-09-09 中芯国际集成电路制造(上海)有限公司 Pmos晶体管及其制造方法
US8674447B2 (en) 2012-04-27 2014-03-18 International Business Machines Corporation Transistor with improved sigma-shaped embedded stressor and method of formation
JP5960511B2 (ja) * 2012-06-01 2016-08-02 東京応化工業株式会社 シリコン異方性エッチング方法
KR101986534B1 (ko) 2012-06-04 2019-06-07 삼성전자주식회사 내장된 스트레인-유도 패턴을 갖는 반도체 소자 및 그 형성 방법
US9012310B2 (en) * 2012-06-11 2015-04-21 Taiwan Semiconductor Manufacturing Company, Ltd. Epitaxial formation of source and drain regions
KR101909204B1 (ko) 2012-06-25 2018-10-17 삼성전자 주식회사 내장된 스트레인-유도 패턴을 갖는 반도체 소자 및 그 형성 방법
CN103779218B (zh) * 2012-10-23 2017-10-31 中芯国际集成电路制造(上海)有限公司 半导体器件及其制造方法
DE102013105705B4 (de) * 2013-03-13 2020-03-12 Taiwan Semiconductor Manufacturing Company, Ltd. Halbleitervorrichtung und dessen Herstellung
CN104752351B (zh) * 2013-12-30 2019-03-29 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
CN104779286B (zh) * 2014-01-10 2018-03-06 中芯国际集成电路制造(上海)有限公司 一种nmosfet器件及其制备方法
CN104835776B (zh) * 2014-02-08 2018-09-07 中芯国际集成电路制造(上海)有限公司 Tsv盲孔的制作方法
US9379214B2 (en) * 2014-02-14 2016-06-28 Semi Solutions Llc Reduced variation MOSFET using a drain-extension-last process
KR102265687B1 (ko) * 2014-07-25 2021-06-18 삼성전자주식회사 반도체 소자의 제조 방법
WO2016141376A1 (en) * 2015-03-05 2016-09-09 Massachusetts Institute Of Technology Systems, methods, and apparatus for concentrating photovoltaic cells
US9768325B2 (en) * 2015-06-04 2017-09-19 Globalfoundries Inc. Diodes and fabrication methods thereof
US20170141228A1 (en) * 2015-11-16 2017-05-18 Taiwan Semiconductor Manufacturing Co., Ltd. Field effect transistor and manufacturing method thereof
US10400167B2 (en) * 2015-11-25 2019-09-03 Versum Materials Us, Llc Etching compositions and methods for using same
US10347764B2 (en) * 2017-06-30 2019-07-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with multi-layered source/drain regions having different dopant concentrations and manufacturing method thereof
TWI743252B (zh) 2017-06-30 2021-10-21 台灣積體電路製造股份有限公司 鰭狀場效電晶體裝置與其形成方法
US10879076B2 (en) * 2017-08-25 2020-12-29 Versum Materials Us, Llc Etching solution for selectively removing silicon-germanium alloy from a silicon-germanium/silicon stack during manufacture of a semiconductor device
US10934485B2 (en) 2017-08-25 2021-03-02 Versum Materials Us, Llc Etching solution for selectively removing silicon over silicon-germanium alloy from a silicon-germanium/ silicon stack during manufacture of a semiconductor device
CN109817713B (zh) * 2017-11-22 2022-04-15 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
US11139402B2 (en) 2018-05-14 2021-10-05 Synopsys, Inc. Crystal orientation engineering to achieve consistent nanowire shapes
CN108946657B (zh) * 2018-06-27 2020-08-07 湖南天羿领航科技有限公司 Si(100)晶片上平直的Si{111}与Si{110}面交线的制备方法
KR102444014B1 (ko) * 2019-02-05 2022-09-15 가부시키가이샤 도쿠야마 실리콘 에칭액 및 상기 에칭액을 이용한 실리콘 디바이스의 제조방법
US11264458B2 (en) 2019-05-20 2022-03-01 Synopsys, Inc. Crystal orientation engineering to achieve consistent nanowire shapes
TWI762070B (zh) 2020-12-07 2022-04-21 力晶積成電子製造股份有限公司 半導體裝置及其製造方法
WO2023079908A1 (ja) * 2021-11-02 2023-05-11 三菱ケミカル株式会社 エッチング液、エッチング方法、半導体デバイスの製造方法及びゲートオールアラウンド型トランジスタの製造方法

Family Cites Families (64)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
BE789090A (fr) * 1971-09-22 1973-01-15 Western Electric Co Procede et solution d'attaque de semi-conducteurs
GB1573206A (en) * 1975-11-26 1980-08-20 Tokyo Shibaura Electric Co Method of trating surfaces of intermediate products obtained in the manufacture of semiconductor devices
JPS5351970A (en) * 1976-10-21 1978-05-11 Toshiba Corp Manufacture for semiconductor substrate
FR2372904A1 (fr) * 1976-11-19 1978-06-30 Ibm Composition de decapage du silicium polycristallin contenant de l'hydroxyde de tetramethylammonium et procede d'application
US4929301A (en) * 1986-06-18 1990-05-29 International Business Machines Corporation Anisotropic etching method and etchant
US4781853A (en) * 1986-12-01 1988-11-01 Harris Corp. Method of enhancing silicon etching capability of alkali hydroxide through the addition of positive valence impurity ions
US4917781A (en) 1988-07-20 1990-04-17 Southwestern Analytical Chemicals, Inc. Process for preparing quaternary ammonium hydroxides
US4964919A (en) * 1988-12-27 1990-10-23 Nalco Chemical Company Cleaning of silicon wafers with an aqueous solution of KOH and a nitrogen-containing compound
US4996627A (en) * 1989-01-30 1991-02-26 Dresser Industries, Inc. High sensitivity miniature pressure transducer
US5071510A (en) * 1989-09-22 1991-12-10 Robert Bosch Gmbh Process for anisotropic etching of silicon plates
US5207866A (en) * 1991-01-17 1993-05-04 Motorola, Inc. Anisotropic single crystal silicon etching solution and method
JP3027030B2 (ja) 1991-06-19 2000-03-27 株式会社豊田中央研究所 シリコンの異方性エッチング液
JPH0763061B2 (ja) 1991-07-30 1995-07-05 インターナショナル・ビジネス・マシーンズ・コーポレイション 選ばれた触媒が加えられたエッチング剤を用いるシリコンの異方性エッチングの制御
US5259888A (en) * 1992-02-03 1993-11-09 Sachem, Inc. Process for cleaning quartz and silicon surfaces
US5431777A (en) * 1992-09-17 1995-07-11 International Business Machines Corporation Methods and compositions for the selective etching of silicon
US5286354A (en) 1992-11-30 1994-02-15 Sachem, Inc. Method for preparing organic and inorganic hydroxides and alkoxides by electrolysis
US5498293A (en) * 1994-06-23 1996-03-12 Mallinckrodt Baker, Inc. Cleaning wafer substrates of metal contamination while maintaining wafer smoothness
US5989353A (en) * 1996-10-11 1999-11-23 Mallinckrodt Baker, Inc. Cleaning wafer substrates of metal contamination while maintaining wafer smoothness
US5857885A (en) * 1996-11-04 1999-01-12 Laou; Philips Methods of forming field emission devices with self-aligned gate structure
AU7374198A (en) * 1997-05-08 1998-11-27 Nanosystems, Inc. Silicon etching process for making microchannel plates
US6551972B1 (en) * 1997-07-10 2003-04-22 Merck Patent Gesellschaft Solutions for cleaning silicon semiconductors or silicon oxides
JPH1184687A (ja) 1997-09-02 1999-03-26 Nagase Denshi Kagaku Kk レジスト剥離剤組成物及びその使用方法
US6403289B1 (en) * 1997-10-31 2002-06-11 Nippon Zeon Co., Ltd. Developer for photosensitive polyimide resin composition
DE19811878C2 (de) * 1998-03-18 2002-09-19 Siemens Solar Gmbh Verfahren und Ätzlösung zum naßchemischen pyramidalen Texturätzen von Siliziumoberflächen
US6268285B1 (en) * 1999-01-04 2001-07-31 Advanced Micro Devices, Inc. Method of removing plasma etch damage to pre-silicidized surfaces by wet silicon etch
US6458343B1 (en) * 1999-05-07 2002-10-01 Goldschmidt Chemical Corporation Quaternary compounds, compositions containing them, and uses thereof
JP4631152B2 (ja) 2000-03-16 2011-02-16 株式会社デンソー シリコン基板を用いた半導体装置の製造方法
DE10022649B4 (de) * 2000-04-28 2008-06-19 Qimonda Ag Polierflüssigkeit und Verfahren zur Strukturierung von Metalloxiden
US6787052B1 (en) * 2000-06-19 2004-09-07 Vladimir Vaganov Method for fabricating microstructures with deep anisotropic etching of thick silicon wafers
JP3875867B2 (ja) * 2001-10-15 2007-01-31 新光電気工業株式会社 シリコン基板の穴形成方法
US6621131B2 (en) * 2001-11-01 2003-09-16 Intel Corporation Semiconductor transistor having a stressed channel
US7094696B2 (en) * 2002-02-21 2006-08-22 Optical Etc Inc. Method for TMAH etching of CMOS integrated circuits
US6912081B2 (en) * 2002-03-12 2005-06-28 Lucent Technologies Inc. Optical micro-electromechanical systems (MEMS) devices and methods of making same
US6881622B2 (en) * 2002-05-30 2005-04-19 Taiwan Semiconductor Manufacturing Co., Ltd Aqueous ammonium hydroxide amorphous silicon etch method for forming microelectronic capacitor structure
JP4368095B2 (ja) * 2002-08-21 2009-11-18 富士通マイクロエレクトロニクス株式会社 半導体装置及びその製造方法
JP4266310B2 (ja) * 2003-01-31 2009-05-20 ローム・アンド・ハース・エレクトロニック・マテリアルズ，エル．エル．シー． 感光性樹脂組成物および該組成物を用いた樹脂パターンの形成方法
US6841883B1 (en) * 2003-03-31 2005-01-11 Micron Technology, Inc. Multi-dice chip scale semiconductor components and wafer level methods of fabrication
US6927146B2 (en) * 2003-06-17 2005-08-09 Intel Corporation Chemical thinning of epitaxial silicon layer over buried oxide
US7012007B1 (en) * 2003-09-09 2006-03-14 Advanced Micro Device, Inc. Strained silicon MOSFET having improved thermal conductivity and method for its fabrication
US20050065050A1 (en) * 2003-09-23 2005-03-24 Starzynski John S. Selective silicon etch chemistries, methods of production and uses thereof
US7030632B2 (en) * 2003-10-14 2006-04-18 Micron Technology, Inc. Compliant contract structures, contactor cards and test system including same
US7091124B2 (en) * 2003-11-13 2006-08-15 Micron Technology, Inc. Methods for forming vias in microelectronic devices, and methods for packaging microelectronic devices
CN101833251B (zh) * 2004-02-11 2013-11-13 安万托特性材料股份有限公司 含有卤素含氧酸、其盐及其衍生物的微电子清洗组合物及清洗方法
US7354863B2 (en) * 2004-03-19 2008-04-08 Micron Technology, Inc. Methods of selectively removing silicon
JP4375619B2 (ja) * 2004-05-26 2009-12-02 富士通マイクロエレクトロニクス株式会社 半導体装置の製造方法
US7776672B2 (en) * 2004-08-19 2010-08-17 Fuji Electric Systems Co., Ltd. Semiconductor device and manufacturing method thereof
US7306997B2 (en) * 2004-11-10 2007-12-11 Advanced Micro Devices, Inc. Strained fully depleted silicon on insulator semiconductor device and manufacturing method therefor
JP4481181B2 (ja) * 2005-01-27 2010-06-16 富士通マイクロエレクトロニクス株式会社 半導体装置およびその製造方法
US7429775B1 (en) * 2005-03-31 2008-09-30 Xilinx, Inc. Method of fabricating strain-silicon CMOS
KR20080023214A (ko) * 2005-04-08 2008-03-12 사켐,인코포레이티드 금속 질화물의 선택적인 습식 에칭
US7579617B2 (en) * 2005-06-22 2009-08-25 Fujitsu Microelectronics Limited Semiconductor device and production method thereof
JP4984665B2 (ja) * 2005-06-22 2012-07-25 富士通セミコンダクター株式会社 半導体装置およびその製造方法
US7494858B2 (en) * 2005-06-30 2009-02-24 Intel Corporation Transistor with improved tip profile and method of manufacture thereof
JP4930375B2 (ja) * 2005-09-28 2012-05-16 富士通株式会社 半導体装置及びその製造方法
US7303999B1 (en) * 2005-12-13 2007-12-04 Lam Research Corporation Multi-step method for etching strain gate recesses
JP5145672B2 (ja) * 2006-02-27 2013-02-20 富士通セミコンダクター株式会社 半導体装置の製造方法
WO2007115585A1 (en) * 2006-04-11 2007-10-18 Freescale Semiconductor, Inc. Method of forming a semiconductor device and semiconductor device
US7625776B2 (en) * 2006-06-02 2009-12-01 Micron Technology, Inc. Methods of fabricating intermediate semiconductor structures by selectively etching pockets of implanted silicon
US7628932B2 (en) * 2006-06-02 2009-12-08 Micron Technology, Inc. Wet etch suitable for creating square cuts in si
KR100793241B1 (ko) * 2006-06-19 2008-01-10 삼성전자주식회사 실리콘 고분자 및 포토레지스트 제거용 조성물, 이를이용한 막 제거 방법 및 패턴 형성 방법
US7560758B2 (en) * 2006-06-29 2009-07-14 International Business Machines Corporation MOSFETs comprising source/drain recesses with slanted sidewall surfaces, and methods for fabricating the same
US7893493B2 (en) * 2006-07-10 2011-02-22 International Business Machines Corproation Stacking fault reduction in epitaxially grown silicon
JP5302551B2 (ja) * 2008-02-28 2013-10-02 林純薬工業株式会社 シリコン異方性エッチング液組成物
JP4854719B2 (ja) * 2008-09-12 2012-01-18 富士通セミコンダクター株式会社 半導体装置の製造方法

Also Published As

Publication number Publication date
US7994062B2 (en) 2011-08-09
HK1170063A1 (en) 2013-02-15
SG178564A1 (en) 2012-04-27
EP2494589A2 (en) 2012-09-05
TW201133603A (en) 2011-10-01
TWI427694B (zh) 2014-02-21
WO2011053470A2 (en) 2011-05-05
JP2013509711A (ja) 2013-03-14
KR101324512B1 (ko) 2013-11-01
ES2489141T3 (es) 2014-09-01
CN102687248B (zh) 2015-02-25
KR20120080635A (ko) 2012-07-17
US20110104875A1 (en) 2011-05-05
EP2494589B1 (en) 2014-06-04
CN102687248A (zh) 2012-09-19
WO2011053470A3 (en) 2012-02-23

Similar Documents

Publication Publication Date Title
JP5738304B2 (ja) シリコン選択エッチ方法
US8263451B2 (en) Epitaxy profile engineering for FinFETs
US8557692B2 (en) FinFET LDD and source drain implant technique
KR101589797B1 (ko) Sti 트렌치들 내에 반도체 재료들을 형성하기 위한 방법들
US8609517B2 (en) MOCVD for growing III-V compound semiconductors on silicon substrates
US7670934B1 (en) Methods for fabricating MOS devices having epitaxially grown stress-inducing source and drain regions
US9741824B2 (en) Semiconductor device and fabrication method thereof
US8034677B2 (en) Integrated method for forming high-k metal gate FinFET devices
US10090384B2 (en) Tensile strained nFET and compressively strained pFET formed on strain relaxed buffer
KR20090094018A (ko) 반도체 장치 및 그 제조 방법
US9299775B2 (en) Methods for the production of integrated circuits comprising epitaxially grown replacement structures
TW201823518A (zh) 濕蝕刻化學品
US20090194788A1 (en) Strained channel transistor structure and method
US9190327B2 (en) CMOS transistors and fabrication method thereof
US9831251B2 (en) Method of fabricating semiconductor device and semiconductor device fabricated thereby
US20120329228A1 (en) Method for forming a strained semiconductor channel
CN113257817A (zh) 半导体结构及其形成方法
CN105304491B (zh) 用于形成嵌入式锗硅的方法
US8658543B2 (en) Methods for pFET fabrication using APM solutions
US20080283936A1 (en) Silicon germanium flow with raised source/drain regions in the nmos
TW202307970A (zh) 半導體結構的製造方法
JP2010135553A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20120615

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120723

RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7426

Effective date: 20120615

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20131010

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20141028

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20141031

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150115

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150115

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20150331

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20150421

R150 Certificate of patent or registration of utility model

Ref document number: 5738304

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250