KR20110134322A - 광 반도체 디바이스 및 그 제조 방법 - Google Patents
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Abstract
일 실시예에 따르면, 광 반도체 디바이스는 발광층, 투명층, 제1 금속 포스트, 제2 금속 포스트 및 밀봉층을 구비한다. 발광층은 제1 및 제2 주면과, 제1 및 제2 전극을 구비한다. 제2 주면은 제1 주면과 반대측의 면이고, 제1 전극과 제2 전극이 제2 주면 상에 형성되어 있다. 투명층은 제1 주면 상에 형성되어 있다. 제1 금속 포스트는 제1 전극 상에 형성되어 있다. 제2 금속 포스트는 제2 전극 상에 형성되어 있다. 밀봉층은 제2 주면 상에 형성되어 있다. 밀봉층은 제1 및 제2 금속 포스트의 단부를 노출시킨 상태로 발광층의 측면을 덮고, 제1 및 제2 금속 포스트를 밀봉한다.
Description
본원은 2010년 6월 7일자로 출원된 일본 특허 출원 제2010-130526호를 우선권으로서 주장하고 있으며, 이 일본 특허 출원의 전체 내용은 본원 명세서에 참고로 인용된다.
본 명세서에서 설명하고 있는 실시예는 일반적으로 광 반도체 디바이스 및 그 제조 방법에 관한 것이다.
적색, 녹색, 청색 등의 가시광선 대역뿐 아니라, 적외선에서 자외선에 이르는 넓은 파장 대역의 광을 발광하는 다양한 반도체 발광 소자가, 낮은 소비전력의 소형 발광 소자로서 활용되고 있다. 광 반도체 디바이스는 또한, 예컨대 청색 LED(Light Emitting Diode)와 같은 반도체 발광 소자와 형광물질의 조합에 의해 백색광을 발광하도록 개발되어 있다.
현재에 제품으로서 사용되고 있는 가장 다용도의 광 반도체 디바이스는, 반도체층이 기판 상에서 에피택셜 성장하는 반도체 발광 소자이다. 달리 말하면, 개별 반도체 발광 소자는, GaAs, GaP, 사파이어 등의 기판 상에서 반도체층을 에피택셜 성장시키고, 전극 등을 형성하고, 이어서 분할함으로써 얻어진다. 그 후, 그와 같이 얻어진 반도체 발광 소자를 리드프레임, SMD(Surface Mounting Device) 타입의 하우징, 다양한 실장 기판 등에 실장하고, 규정된 인터커넥트를 실행하고, 반도체 발광 소자를 투명 수지로 밀봉함으로써 광 반도체 디바이스가 완성된다.
일반적으로, 일 실시예에 따르면, 광 반도체 디바이스는 발광층, 투명층, 제1 금속 포스트, 제2 금속 포스트 및 밀봉층을 구비한다. 발광층은 제1 및 제2 주면과, 제1 및 제2 전극을 구비한다. 제2 주면은 제1 주면과 반대측의 면이고, 제1 전극과 제2 전극이 제2 주면 상에 형성되어 있다. 투명층은 제1 주면 상에 형성되어 있고, 이 투명층은 투명하다. 제1 금속 포스트는 제1 전극 상에 형성되어 있다. 제2 금속 포스트는 제2 전극 상에 형성되어 있다. 밀봉층은 제2 주면 상에 형성되어 있다. 밀봉층은, 제1 및 제2 금속 포스트의 단부를 노출시킨 상태로 발광층의 측면을 덮고, 제1 및 제2 금속 포스트를 밀봉하도록 구성되어 있다.
일반적으로, 다른 실시예에 따르면, 광 반도체 디바이스는 발광층, 형광층, 제1 금속 포스트, 제2 금속 포스트 및 밀봉층을 구비한다. 발광층은 제1 및 제2 주면과, 제1 및 제2 전극을 구비한다. 제2 주면은 제1 주면과 반대측의 면이다. 제1 전극과 제2 전극이 제2 주면 상에 형성되어 있다. 형광층은 제1 주면 상에 형성되어 있다. 형광층은, 발광층으로부터 발광된 광을 흡수하고 상이한 파장의 광을 발광하도록 구성된 형광물질을 구비한다. 제1 금속 포스트는 제1 전극 상에 형성되어 있다. 제2 금속 포스트는 제2 전극 상에 형성되어 있다. 밀봉층은 제2 주면 상에 형성되어 있다. 밀봉층은, 제1 및 제2 금속 포스트의 단부를 노출시킨 상태로 발광층의 측면을 덮고, 제1 및 제2 금속 포스트를 밀봉하도록 구성되어 있다.
일반적으로, 일 실시예에 따르면, 광 반도체 디바이스는 발광층, 형광층, 제1 금속 포스트, 제2 금속 포스트 및 밀봉층을 구비한다. 발광층은 제1 및 제2 주면과, 제1 및 제2 전극을 구비한다. 제2 주면은 제1 주면과 반대측의 면이고, 제1 전극과 제2 전극이 제2 주면 상에 형성되어 있다. 형광층은 제1 주면 상에 형성되어 있고, 형광층은 발광층으로부터 발광된 광을 흡수하고 상이한 파장의 광을 발광하도록 구성된 형광물질을 구비한다. 제1 금속 포스트는 제1 전극 상에 형성되어 있다. 제2 금속 포스트는 제2 전극 상에 형성되어 있다. 밀봉층은 제2 주면 상에 형성되어 있고, 밀봉층은, 제1 및 제2 금속 포스트의 단부를 노출시킨 상태로 발광층의 측면을 덮고, 제1 및 제2 금속 포스트를 밀봉하도록 구성되어 있다.
일반적으로, 일 실시예에 따르면, 광 반도체 디바이스를 제조하는 방법을 개시하고 있다. 이 방법은, 복수의 반도체층을 구비하는 반도체 적층체의 제1 주면측에 복수 세트의 양극 및 음극을 형성함으로써 발광층을 형성하는 단계를 포함할 수 있다. 상기 반도체 적층체는 기판 상에서 에피택셜 성장된 후에 기판으로부터 분리된다. 이 방법은, 상기 제1 주면과 반대측인 상기 발광층의 제2 주면측 상에 투명층을 형성하는 단계를 포함할 수 있다. 상기 투명층은 상기 발광층으로부터 발광되는 광에 대하여 투명하다. 또한, 이 방법은 양극과 음극의 각 세트에 대하여 싱귤레이션(singulation)을 실행하는 단계를 포함할 수 있다.
실시형태에 따르면, 다양한 렌즈 형태의 투명층을 구비하는 광 반도체 디바이스를 저비용으로 제조할 수 있다.
도 1a는 제1 실시예에 따른 광 반도체 디바이스의 개략적인 구성을 도시하는 단면도이고, 도 1b는 도 1a에 도시된 광 반도체 디바이스의 하면을 도시하는 평면도이다.
도 2a 및 도 2b는 제1 실시예의 제2 특정예를 도시하는 개략도이다.
도 3a 및 도 3b는 제1 실시예의 제3 특정예를 도시하는 개략도이다.
도 4a 및 도 4b는 제1 실시예의 제4 특정예를 도시하는 개략도이다.
도 5a 및 도 5b는 제1 실시예의 제5 특정예를 도시하는 개략도이다.
도 6은 제2 실시예에 따른 광 반도체 디바이스의 개략적인 구성을 도시하는, 도 1a에 대응하는 단면도이다.
도 7은 제3 실시예에 따른 광 반도체 디바이스의 개략적인 구성을 도시하는 단면도이다.
도 8은 제4 실시예에 따른 광 반도체 디바이스의 개략적인 구성을 도시하는 단면도이다.
도 9a 내지 도 9d는 제5 실시예에 따른 광 반도체 디바이스의 개략적인 구성을 도시하는 단면도이다.
도 10a 내지 도 10d는 제6 실시예에 따른 광 반도체 디바이스의 개략적인 구성을 도시하는 단면도이다.
도 11은 제7 실시예에 따른 광 반도체 디바이스의 개략적인 구성을 도시하는 단면도이다.
도 12a는 제8 실시예에 따른 광 반도체 디바이스의 개략적인 구성을 도시하는 단면도이고, 도 12b는 도12a에 도시된 광 반도체 디바이스의 하면을 도시하는 평면도이다.
도 13a 내지 도 13d는 제9 실시예의 광 반도체 디바이스를 제조하는 방법을 예시하는 공정 단면도이다.
도 14a 내지 도 14d는 제9 실시예의 광 반도체 디바이스를 제조하는 방법을 예시하는 공정 단면도이다.
도 15a 내지 도 15d는 제9 실시예의 광 반도체 디바이스를 제조하는 방법을 예시하는 공정 단면도이다.
도 16a 내지 도 16c는 제10 실시예에 따른 광 반도체 디바이스를 제조하는 방법의 일부를 도시하는 공정 단면도이다.
도 17a 내지 도 17c는 제11 실시예에 따른 광 반도체 디바이스를 제조하는 방법의 일부를 도시하는 공정 단면도이다.
도 18a 내지 도 18d는 제12 실시예에 따른 광 반도체 디바이스를 제조하는 방법의 일부를 도시하는 공정 단면도이다.
도 19a 내지 도 19d는 제13 실시예에 따른 광 반도체 디바이스를 제조하는 방법의 일부를 도시하는 공정 단면도이다.
도 20a 내지 도 20d는 제14 실시예에 따른 광 반도체 디바이스를 제조하는 방법의 일부를 도시하는 공정 단면도이다.
도 2a 및 도 2b는 제1 실시예의 제2 특정예를 도시하는 개략도이다.
도 3a 및 도 3b는 제1 실시예의 제3 특정예를 도시하는 개략도이다.
도 4a 및 도 4b는 제1 실시예의 제4 특정예를 도시하는 개략도이다.
도 5a 및 도 5b는 제1 실시예의 제5 특정예를 도시하는 개략도이다.
도 6은 제2 실시예에 따른 광 반도체 디바이스의 개략적인 구성을 도시하는, 도 1a에 대응하는 단면도이다.
도 7은 제3 실시예에 따른 광 반도체 디바이스의 개략적인 구성을 도시하는 단면도이다.
도 8은 제4 실시예에 따른 광 반도체 디바이스의 개략적인 구성을 도시하는 단면도이다.
도 9a 내지 도 9d는 제5 실시예에 따른 광 반도체 디바이스의 개략적인 구성을 도시하는 단면도이다.
도 10a 내지 도 10d는 제6 실시예에 따른 광 반도체 디바이스의 개략적인 구성을 도시하는 단면도이다.
도 11은 제7 실시예에 따른 광 반도체 디바이스의 개략적인 구성을 도시하는 단면도이다.
도 12a는 제8 실시예에 따른 광 반도체 디바이스의 개략적인 구성을 도시하는 단면도이고, 도 12b는 도12a에 도시된 광 반도체 디바이스의 하면을 도시하는 평면도이다.
도 13a 내지 도 13d는 제9 실시예의 광 반도체 디바이스를 제조하는 방법을 예시하는 공정 단면도이다.
도 14a 내지 도 14d는 제9 실시예의 광 반도체 디바이스를 제조하는 방법을 예시하는 공정 단면도이다.
도 15a 내지 도 15d는 제9 실시예의 광 반도체 디바이스를 제조하는 방법을 예시하는 공정 단면도이다.
도 16a 내지 도 16c는 제10 실시예에 따른 광 반도체 디바이스를 제조하는 방법의 일부를 도시하는 공정 단면도이다.
도 17a 내지 도 17c는 제11 실시예에 따른 광 반도체 디바이스를 제조하는 방법의 일부를 도시하는 공정 단면도이다.
도 18a 내지 도 18d는 제12 실시예에 따른 광 반도체 디바이스를 제조하는 방법의 일부를 도시하는 공정 단면도이다.
도 19a 내지 도 19d는 제13 실시예에 따른 광 반도체 디바이스를 제조하는 방법의 일부를 도시하는 공정 단면도이다.
도 20a 내지 도 20d는 제14 실시예에 따른 광 반도체 디바이스를 제조하는 방법의 일부를 도시하는 공정 단면도이다.
이하에서는, 첨부 도면을 참고로 하여 다양한 실시예를 설명한다.
도면은 모식적이거나 개념적인 것이며, 부분들의 두께 및 폭 사이의 관계와, 여러 부분에 있어서 사이즈의 비율 등이 반드시 실제의 값과 동일한 것은 아니다. 또한, 심지어 동일 부분에 대해서도 도면들 사이에서 치수 및 비율이 상이하게 도시되어 있을 수도 있다.
본원의 명세서 및 도면에 있어서, 이상의 도면과 관련하여 설명한 것과 유사한 구성요소는 유사한 도면 부호로 표시하고, 그 상세한 설명은 적절하게 생략한다.
제1 실시예
이제, 도 1a 및 도 1b를 참고로 제1 실시예를 설명한다.
도 1a는 제1 실시예에 따른 광 반도체 디바이스의 개략적인 구성을 도시하는 단면도이다. 도 1b는 도 1a에 도시된 광 반도체 디바이스의 하면을 도시하는 평면도이다.
도 1a 및 도 1b에 도시된 바와 같은 실시예에 따른 광 반도체 디바이스(1A)는, 제1 주면(M1) 및 제2 주면(M2)을 갖는 발광층(2)과, 제1 주면(M1) 상에 형성된 접합층(3)과, 접합층(3) 상에 형성된 투명층(5)과, 발광층(2)의 제2 주면(M2)의 제1 영역에 형성된 반사층(6)과, 제2 주면(M2)의 제2 영역에 형성된 제1 전극(7a)과, 반사층(6)에 형성된 다수의 제2 전극(7b)과, 제1 전극(7a) 상에 형성된 제1 금속 포스트(8a)와, 제2 전극(7b) 상에 형성된 다수의 제2 금속 포스트(8b)와, 각각의 금속 포스트(8a, 8b)를 피하면서 발광층(2)의 제2 주면(M2) 상에 형성된 절연층(9)과, 각각의 금속 포스트(8a, 8b)를 밀봉하도록 절연층(9)에 형성된 밀봉층(10)과, 제1 금속 포스트(8a)의 단부에 형성된 제1 금속층(11a)과, 제2 금속 포스트(8b)의 단부에 형성된 다수의 제2 금속층(11b)을 구비한다.
발광층(2)은, 제1 반도체층(2a), 제1 반도체층(2a)보다 표면적이 작은 제2 반도체층(2b)과, 제1 반도체층(2a)과 제2 반도체층(2b) 사이에 고정된 활성층(2c)을 구비하는 반도체 적층체를 포함한다. 제1 반도체층(2a)은 예컨대, n형 반도체층인 제1 클래드층이다. 제2 반도체층(2b)은 예컨대, p형 반도체층인 제2 클래드층이다. 그러나 이들 층의 도전성 타입은 임의적인 것이다. 즉, 제1 반도체층(2a)이 p형일 수도 있고, 제2 반도체층(2b)이 n형일 수도 있다.
제1 반도체층(2a), 제2 반도체층(2b) 및 활성층(2c)은, InGaAlAs계 화합물 반도체, InGaAlP계 화합물 반도체, InGaAlN계 화합물 반도체 등과 같은 다양한 화합물 반도체를 포함할 수도 있다.
예컨대, 활성층(2c)의 재료로서 GaAlAs를 사용하여 적외광 또는 적색광을 발광시킬 수 있다. 활성층(2c)의 재료로서 InGaAlP를 사용하여 등색, 황색, 녹색 등의 광을 발광시킬 수 있다. 활성층(2c)의 재료로서 InGaAlN계 화합물 반도체를 사용하여 녹색 또는 청색의 광 또는 자외광을 발광시킬 수 있다.
제1 반도체층(2a), 제2 반도체층(2b) 및 활성층(2c)의 각각은 단층으로 한정되지 않는다. 예컨대, 활성층(2c)은, 양자우물층과 배리어층이 조합되어 있는 다층 구조를 가질 수도 있다. 마찬가지로, 제1 반도체층(2a) 및 제2 반도체층(2b)은 다수의 반도체층이 조합되어 있는 다층 구조를 가질 수도 있다.
InGaAlN계 화합물 반도체를 사용하는 경우에, 제1 반도체층(2a)은 예컨대 GaN을 포함하는 n형 클래드층이다. 제2 반도체층(2b)은 예컨대 GaN을 포함하는 p형 클래드층이다. 활성층(2c)은 예컨대, InGaN으로 이루어진 양자우물층과, 이 양자우물층과 적층된 AlGaN으로 이루어진 배리어층을 포함한다. 따라서 활성층(2c)은 예컨대, 하나의 양자우물 구조 또는 다수의 양자우물 구조를 가질 수도 있다.
발광층(2)은 예컨대, 제1 반도체층(2a)을 형성하는데 사용된 결정과, 활성층(2c)을 형성하는데 사용된 결정과, 제2 반도체층(2b)을 형성하는데 사용된 결정을 GaAs, GaP, 사파이어 등의 기판(도시 생략) 상에 순차적으로 적층하고, 정해진 영역의 활성층(2c) 및 제2 반도체층(2b)을 순차적으로 제거함으로써 형성된다. 도시 생략된 기판도 또한 발광층(2)으로부터 제거된다. 발광층(2)의 두께는 예컨대, 약 5 ㎛이다.
제1 주면(M1)은 제1 반도체층(2a)의 (도 1a 및 도 1b에 있어서) 상면이다. 제2 주면(M2)은 제1 반도체층(2a)의 (도 1a 및 도 1b에 있어서) 하면이고, 제2 반도체층(2b)의 (도 1a 및 도 1b에 있어서) 하면이며, 이들 하면 사이에는 레벨 차이가 있다. 즉, 제1 반도체층(2a), 제2 반도체층(2b) 및 활성층(2c)을 구비하는 반도체 적층체는 제1 주면(M1)과, 이 제1 주면(M1)과 반대측의 제2 주면(M2)을 갖는다. 제1 전극(7a) 및 제2 전극(7b)은 반도체 적층체의 제2 주면(M2)측에 마련되어 있다.
도 1b에 도시된 바와 같이, 제1 반도체층(2a)의 평면 구조는 예컨대, 한 변이 550 ㎛인 정사각형이다(도 1b의 점선 참조). 제2 반도체층(2b)은, 활성층(2c)을 사이에 두고 제1 반도체층(2a)의 코너 영역(한 변이 150 ㎛인 정사각형)을 제외한 영역에서 제1 반도체층(2a)의 (도 1a 및 도 1b에 있어서) 하면에 형성되어 있다. 활성층(2c)은 제2 반도체층(2b)과 동일한 구조를 갖고, 동일한 표면적을 갖는다.
접합층(3)은 예컨대 실리콘 수지로 형성된다. 접합층(3)의 두께는 예컨대 1 ㎛ 이하이다. 접합층(3)은 발광층(2)의 제1 반도체층(2a)의 제1 주면(M1)을 투명층(5)에 접합한다. 실리콘 수지는 예컨대 굴절률이 약 1.5인 메틸 페닐 실리콘이다. 메틸 페닐 실리콘 이외에, 접합층(3)에 포함되는 수지는 디메틸 실리콘과 같이 다른 조성을 갖는 실리콘 수지일 수도 있다. 실리콘 수지는 발광층(2)으로부터 발광된 광의 파장이 청색 또는 자외선 파장일 경우에 유리한데, 그 이유는 실리콘 수지가 청색 또는 자외선에 대하여 높은 내구성을 갖기 때문이다.
다른 한편으로, 발광층(2)으로부터 발광되는 광의 휘도가 낮거나 또는 청색광에 기인한 저하(degradation)가 일어나지 않을 경우에는, 에폭시 수지, 에폭시 수지와 실리콘 수지의 하이브리드 수지 및 우레탄 수지 등과 같은 적용에 적합한 수지를 접합층(3)의 재료로서 사용할 수도 있다.
투명층(5)은 발광층(2)으로부터 발광되는 광에 대하여 투명하다. 투명층(5)은 무기 재료로 형성될 수도 있고 유기 재료로 형성될 수도 있다. 무기 재료는 예컨대, 유리, 석영, 산화알루미늄 등과 같은 다양한 산화물과, 질화규소 등과 같은 질화물과, 불화마그네슘과 같은 불화물을 포함할 수도 있다. 유기 재료는 예컨대, 아크릴, 에폭시, 폴리카보네이트, 폴리프로필렌, 폴리에틸렌, 실리콘 수지 등을 포함할 수도 있다.
투명층(5)의 두께는 예컨대 약 200 ㎛일 수도 있다. 투명층(5)의 재료는 투명한 재료로 한정되지 않고, 발광층(2)으로부터 발광된 광을 전달할 수 있으면 충분하다. 달리 말하면, 투명층(5)의 재료가 발광층(2)으로부터 발광된 광을 완전히 흡수하거나 반사하지 않는 것으로 충분하다.
투명층(5)을 형성함으로써, 제1 반도체층(2a)의 굴절률과 대기의 굴절률 사이의 차이를 줄일 수 있기 때문에, 광 추출 효율을 증가시킬 수 있다. 달리 말하면, 제1 반도체층(2a)의 굴절률과 대기의 굴절률 사이의 굴절률을 갖는 투명층(5)을 형성함으로써, 발광층(2)의 광 추출면에서 발광층(2)으로부터 발광되는 광의 전반사를 억제할 수 있다. 그 결과, 발광층(2)으로부터 외부(대기)로 발광되는 광의 추출 효율을 높일 수 있다.
이러한 관점에서, 굴절률이 1 내지 2의 범위 내에 있는 투명한 재료로 투명층(5)을 형성하는 것이 유리하다.
특정의 예를 이용하여 이하에서 상세하게 설명하는 바와 같이, 투명층(5)은 렌즈 효과 및/또는 굴절 효과 등과 같이 광의 전달 방향을 변경하는 효과를 가질 수도 있다. 이로써, 발광층(2)으로부터 발광되는 광의 조사각을 조정할 수 있다.
반사층(6)은 Ag, Al 등의 금속으로 형성된다. 반사층(6)의 두께는 예컨대 0.3 ㎛이다. 반사층(6)은, 발광층(2)의 제2 반도체층(2b)에 있어서 (도 1a 및 도 1b에 있어서) 하면의 전체 영역(제1 영역)에 형성된다. 특히, 제2 반도체층(2b)의 하면 상에는 0.1 ㎛/0.1 ㎛의 두께를 갖는 Ni/Au 등의 금속으로 Ni/Au의 접촉 전극(도시 생략)이 형성되고, 반사층(6)은 그 위에 0.3 ㎛의 두께로 형성된다.
제1 전극(7a)은 예컨대, 0.1 ㎛/0.1 ㎛의 두께를 갖는 Ni/Au 등의 금속으로 형성된다. 제1 전극(7a)의 두께는 예컨대 0.2 ㎛이다. 제1 전극(7a)은 예컨대, 발광층(2)의 제1 반도체층(2a)에 있어서 하면(도 1a)의 노출 영역(제2 영역)에 직경 100 ㎛의 원형 구조로 형성되어 있다(도 1b 참조).
각각의 제2 전극(7b)도 예컨대, 0.1 ㎛/0.1 ㎛의 두께를 갖는 Ni/Au 등의 금속으로 형성된다. 각각의 제2 전극(7b)의 두께는 예컨대 0.2 ㎛이다. 제2 전극(7b)은 예컨대, 200 ㎛의 피치로 반사층(6)의 하면(도 1a) 상에 직경 100 ㎛의 원형 구조로 형성되어 있다(도 1b 참조).
제1 금속 포스트(8a)는 예컨대, Cu 등의 금속으로 원형의 칼럼 구조로 형성되어 있다. 제1 금속 포스트(8a)의 높이는 예컨대 약 100 ㎛이고, 그 직경은 예컨대 100 ㎛이다. 제1 금속 포스트(8a)는 제1 전극(7a)에 전류를 전달하도록 구성되어 있다. 제1 전극(7a) 및 제1 금속 포스트(8a)의 구조는 적절하게 변형될 수 있다.
각각의 제2 금속 포스트(8b)는 예컨대, Cu 등의 금속으로 원형의 칼럼 구조로 형성되어 있다. 제2 금속 포스트(8b)의 높이는 예컨대 100 ㎛이고, 그 직경은 예컨대 100 ㎛이다. 제2 금속 포스트(8b)는 제2 전극(7b)에 전류를 전달하도록 구성되어 있다. 제2 전극(7b)의 적층과 유사하게, 제2 금속 포스트(8b)는 예컨대 200 ㎛의 피치로 형성되어 있다(도 2a 및 도 2b 참조). 제2 전극(7b) 및 제2 금속 포스트(8b)의 구조도 적절하게 변형될 수 있다.
절연층(9)은 예컨대 SiO2와 같은 절연재로 형성되어 있고, 부동태막(보호막)으로서 기능한다. 절연층(9)의 두께는 예컨대 0.3 ㎛이다. 절연층(9)은 단부 부분까지 발광층(2)을 완전히 덮어, 제1 전극(7a)과 제2 전극(7b)을 통한 흐름을 제외하고는 외측으로 전류의 흐름을 방지한다. 이로써, 탑재 솔더의 크리핑 업(creeping up)에 기인한 단선을 방지할 수 있다.
밀봉층(10)은 예컨대 열경화성 수지로 형성되어 있다. 각각의 금속 포스트(8a, 8b)와 마찬가지로, 밀봉층(10)의 두께는 약 100 ㎛이다. 밀봉층(10)은 절연층(9)의 전체면에 형성되어, 제1 금속 포스트(8a)의 단부와 각각의 제2 금속 포스트(8b)의 단부를 노출시킨 상태로 제1 금속 포스트(8a)와 각각의 제2 금속 포스트(8b)를 밀봉한다. 이로써, 제1 금속 포스트(8a)와 각각의 제2 금속 포스트(8b)의 둘레면은 밀봉층(10)으로 완전히 덮인다.
밀봉층(10)은 또한 발광층(2)의 측면을 덮는다. 달리 말하면, 도 1a에 도시된 바와 같이, 제1 주면(M1)과 제2 주면(M2) 사이의 발광층(2)의 측면은 절연층(9)을 사이에 두고 밀봉층(10)으로 덮인다. 이러한 구조는, 본 실시예에서 뿐만 아니라 도 2a 내지 도 20d와 관련하여 이하에서 설명하는 모든 실시예에서 유사하게 사용될 수도 있다. 밀봉층(10)이 발광층(2)으로부터 발광되는 광에 대하여 차광성을 갖는 재료로 형성되는 경우에는, 발광층(2)의 측면을 밀봉층(10)으로 덮음으로써 발광층(2)의 측면으로부터의 광의 누설을 방지할 수 있다.
발광층(2)을 단부까지 완전히 덮도록 절연층(9)을 형성하고 있지만, 본 실시예는 이로 한정되지 않는다. 예컨대, 밀봉층(10)은 발광층(2)을 단부까지 완전히 덮도록 절연층(9)의 위에 형성될 수도 있다. 이러한 경우에도, 제1 금속 포스트(8a)와 각각의 제2 금속 포스트(8b)를 통한 흐름을 제외하고는 전류가 외측으로 흐르는 것을 방지하기 때문에, 탑재 솔더의 크리핑 업에 기인한 단선을 방지할 수 있다.
제1 금속층(11a)과 각각의 제2 금속층(11b)은 예컨대, 0.1 ㎛/0.1 ㎛의 두께를 갖는 Ni/Au 등의 금속으로 형성된다. 제1 금속층(11a)은 제1 금속 포스트(8a)의 단부 부분, 즉 노출 부분에 형성되어 있다. 제2 금속층(11b)은 제2 금속 포스트(8b)의 단부 부분, 즉 노출 부분에 각각 형성되어 있다. 제1 금속층(11a)은 제1 전극(7a)과 동일한 원형 구조를 갖고, 제2 금속층(11b)은 제2 전극(7b)과 동일한 원형 구조를 갖는다(도 1b 참조).
이러한 광 반도체 디바이스(1A)에 있어서 제1 금속 포스트(8a) 및 각각의 제2 금속 포스트(8b)에 전압이 인가되면, 제1 금속 포스트(8a)로부터 제1 반도체층(2a)으로 전위가 인가되고, 각각의 제2 금속 포스트(8b)로부터 제2 반도체층(2b)으로 전위가 인가되며, 제1 반도체층(2a)과 제2 반도체층(2b) 사이에 개재된 활성층(2c)으로부터 광이 조사된다. 조사된 광의 일부는 투명층(5)을 통과하고, 투명층(5)의 전면(前面)으로부터 그대로 발광되며, 다른 부분은 반사층(6)에 의해 반사되고, 투명층(5)을 통과하며, 투명층(5)의 전면으로부터 발광된다.
본 실시예의 구조에 따르면, 디바이스의 구조가 단순하고, 발광층(2)의 평면 표면적과 동일한 사이즈의 소형의 광 반도체 디바이스(1A)를 얻을 수 있다. 또한, 제작 시에 성형 및 탑재 공정과, 접속 공정 등을 실행할 필요가 없고 통상의 반도체 제조 장치를 이용하여 제조가 가능하기 때문에, 비용을 억제할 수 있다.
발광층(2) 상에 투명층(5)을 형성함으로써, 발광층(2)과 대기 사이의 굴절률의 차이를 작게 할 수 있기 때문에 광 추출 효율을 증가시킬 수 있다. 본 실시예의 구조에 따르면, 발광층(2)과 동일한 평면 표면적을 갖는 광 반도체 디바이스(1A)를 유리 에폭시 기판에 탑재하는 경우라도, 금속 포스트(8a, 8b)에 의해 일반적인 배선 기판인 유리 에폭시 기판과 발광층(2) 사이의 선형 열팽창 계수의 차이를 줄일 수 있다. 그 결과, 광 반도체 디바이스(1A)를 탑재할 때의 신뢰성을 보장할 수 있다.
전술한 바와 같은 본 발명의 제1 실시예에 따르면, 전술한 구조의 광 반도체 디바이스(1A)는, 투명한 무기 물질 또는 유기 물질을 발광층(2) 상에 투명층(5)으로서 형성하고, 발광층(2)의 제1 전극(7a) 상에 제1 금속 포스트(8a)를 형성하고, 발광층(2)의 각각의 제2 전극(7b) 상에 제2 금속 포스트(8b)를 형성하고, 제1 금속 포스트(8a) 및 제2 금속 포스트(8b)를 밀봉하기 위하여 발광층(2) 상에 밀봉층(10)을 형성함으로써 얻어진다.
광 반도체 디바이스(1A)에 따르면, 투명층(5)을 무기 물질, 실리콘 수지 등으로 형성하는 경우에 수명 단축을 방지할 수 있는데, 그 이유는, 발광층(2)으로부터 조사되는 광(특히 청색광)에 기인한 투명층(5)의 열화가 억제되기 때문이다. 또한, 디바이스의 구조를 단순하게 함으로써 제조비용이 감소하기 때문에 비용 절감을 도모할 수 있다. 또한, 디바이스 구조를 단순하게 함으로써 디바이스의 평면 사이즈를 발광층(2)의 평면 표면적과 대략 동일하게 할 수 있기 때문에, 광 반도체 디바이스(1A)를 통상의 광 반도체 소자(element)와 대략 동일한 사이즈로 소형화할 수 있다.
본 실시예에 따르면, 투명층(5)에 광학 기능을 부여할 수도 있다.
도 2a 및 도 2b는 실시예의 제2 특정예를 도시하는 개략도이다. 즉, 도 2a는 이 특정예의 광 반도체 디바이스의 단면도이고, 도 2b는 Z 방향에서 보았을 때의 도 2a의 평면도이다. 도 2a는 도 2b의 선 A-A를 따라 취한 단면도를 도시한다.
특정의 예에 있어서는, 투명층(5)의 광 추출면 상에 돌출 구조로 렌즈(5a)가 형성된다. 이로써, 발광층(2)으로부터 발광되는 광의 집광 효과가 얻어진다.
도 3a 및 도 3b는 제1 실시예의 제3 특정예를 도시하는 개략도이다. 즉, 도 3a는 특정예의 광 반도체 디바이스의 단면도이고, 도 3b는 Z 방향에서 보았을 때의 도 3a의 평면도이다. 도 3a는 도 3b의 선 A-A를 따라 취한 단면도이다.
특정의 예에 있어서는, 투명층(5)의 광 추출면 상에 오목한 구조로 렌즈(5b)가 형성되어 있다. 따라서 발광층(2)으로부터 발광되는 광을 퍼지게 하여 배광 특성을 제어할 수도 있다
도 4a 및 도 4b는 제1 실시예의 제4 특정예를 도시하는 개략도이다. 즉, 도 4a는 특정의 예의 광 반도체 디바이스의 단면도이고, 도 4b는 Z 방향에서 보았을 때의 도 4a의 평면도이다. 도 4a는 도 4b의 선 A-A를 따라 취한 단면도이다.
특정의 예에 있어서는, 투명층(5)의 광 추출면 상에 돌출 구조의 다수의 렌즈(5a)가 형성되어 있다. 따라서 발광층(2)으로부터 발광되는 광을 다수의 수렴 광선으로서 발광할 수도 있다.
도 5a 및 도 5b는 제1 실시예의 제5 특정예를 도시하는 개략도이다. 즉, 도 5a는 특정의 예의 광 반도체 디바이스의 단면도이고, 도 5b는 Z 방향에서 보았을 때의 도 5a의 평면도이다. 도 5a는 도 5b의 선 A-A를 따라 취한 단면도이다.
특정의 예에 있어서, 투명층(5)의 광 추출면 상에 프레넬 렌즈(5c)가 형성되어 있다. 프레넬 렌즈(5c)를 형성함으로써, 얇은 투명층(5)을 이용하면서 발광층(2)으로부터 발광되는 광을 집광시켜 배광 특성을 제어할 수 있다.
본 실시예에 따르면, 투명층(5)은 접합층(3)에 의해 발광층(2)에 접합된다. 즉, 투명층(5)을 미리 별개의 부재로서 용이하게 형성할 수 있다. 따라서 다양한 배광 특성을 얻기 위하여 도 2a 내지 도 5b와 관련하여 설명한 것과 같은 다양한 렌즈 구조 또는 다른 구조를 갖는 투명층(5)을 구비하는 광 반도체 디바이스를 저비용으로 제작할 수 있다.
제2 실시예
이제, 본 발명의 제2 실시예를 도 6을 참고로 설명한다. 제1 실시예에서와는 다른 제2 실시예의 부분을 주로 하여 설명한다. 제1 실시예와 관련하여 설명한 부분과 유사한 제2 실시예의 부분은 동일한 도면 부호로 지시하고, 그에 대한 설명은 적절하게 생략한다.
도 6은 제2 실시예에 따른 광 반도체 디바이스의 개략적인 구성을 도시하는, 도 1a에 대응하는 단면도이다.
본 실시예에 있어서는, 투명층(5)이 발광층(2)의 바로 위에 형성되어 있다. 즉, 투명층(5)은 접합층(3)(도 1a 및 도 1b 참조)을 개재하지 않으면서 발광층(2) 상에 형성되어 있다.
이러한 구조는, 예컨대 수지로 형성된 투명층(5)에 의해 구현될 수 있다. 예컨대, 경화 전의 수지 재료를 발광층(2)의 제1 주면(M1) 상에 피복한다. 이어서, 수지 재료를 열, UV(자외선) 등에 의해 경화한다. 이로써, 투명층(5)을 발광층(2)의 바로 위에 형성할 수 있다.
또는, 예컨대 스핀 코팅과 같은 방법에 의해 액체 유리(liquid glass)를 피복하고, 액체 유리를 경화시킴으로써, 투명층(5)을 발광층(2)의 제1 주면(M1) 상에 형성할 수도 있다.
본 실시예에 따르면, 제1 실시예와 관련하여 전술한 다양한 작용 효과에 더하여, 접합층(3)에 의한 광의 흡수, 스캐터링을 억제할 수 있고, 또한 광 추출 효율을 증가시킬 수도 있다.
제조 공정으로부터 접합층(3)을 형성하는 공정을 제거할 수 있기 때문에, 공정을 단축시킬 수 있고, 비용을 절감할 수 있다.
이 실시예에서도, 투명층(5)에 도 2a 내지 도 5b와 관련하여 전술한 다양한 광학 기능을 부여할 수 있다. 예컨대, 볼록 렌즈, 오목 렌즈, 프레넬 렌즈 등과 같은 정해진 구조에 대응하는 몰드 형판(mold template)을 이용하여 발광층(2)의 제1 주면(M1) 상에서의 수지 재료의 구조를 제어하면서 경화하는 것으로 충분하다. 대안으로, 경화 이전에 볼록 렌즈, 오목 렌즈, 프레넬 렌즈 등의 정해진 구조에 대응하는 스탬핑에 의해, 발광층(2)의 제1 주면(M1) 상의 수지 재료를 새길 수 있다(형판 프레싱).
제3 실시예
이제, 도 7을 참고로 하여 본 발명의 제3 실시예를 설명한다. 제1 및 제2 실시예에서와는 다른 제3 실시예의 부분을 주로 하여 설명한다. 제1 및 제2 실시예와 관련하여 설명한 부분과 동일한 제3 실시예의 부분은 동일한 도면 부호로 지시하고, 그에 대한 설명은 적절하게 생략한다.
도 7은 본 실시예에 따른 광 반도체 디바이스의 개략적인 구조를 도시하는 단면도이다.
본 실시예에 있어서는, 접합층(3)을 사이에 두고 발광층(2) 상에 형광층(4)이 형성되어 있다. 형광층(4)은 발광층(2)으로부터 발광되는 광의 파장을 변환하도록 구성된 형광물질 입자를 포함한다. 구체적으로, 형광층(4)은, 예컨대 수지와 같은 유기 재료에 형광물질 입자가 분산되어 있는 구조를 갖는다. 형광층(4)은 또한, 예컨대 산화규소와 같은 유기 재료에 분산된 형광물질 입자를 포함할 수도 있다. 형광층(4)의 두께는 예컨대 약 15 ㎛일 수 있다. 대안으로, 형광층(4)은, 유기 재료 또는 무기 재료로 이루어진 바인더에 의해 형광물질 입자를 서로 접합함으로써 형성될 수도 있다.
실리콘 수지를 형광층(4)의 유기 재료로서 사용하는 경우에, 접합층(3)과 동일한 유형의 수지, 즉 굴절률이 약 1.5인 메틸 페닐 실리콘을 사용할 수 있다. 그러나 형광층(4)의 재료가 이것으로 한정되는 것은 아니다. 다른 유형의 유기 재료 또는 무기 재료를 사용할 수도 있다.
형광층(4)에 포함되는 형광물질이 하나의 조성을 가질 필요는 없다. 예컨대, 청색광의 파장을 녹색광 및 적색광으로 변환시키는 2종의 형광물질의 혼합물을 사용할 수도 있다. 이에 따라, 발광층(2)으로부터 발광되는 청색광과 녹색광 및 적색광을 혼합시키고 형광물질에 의해 파장을 변환시킴으로써, 높은 연색성을 갖는 백색광을 얻을 수 있다.
형광층(4)을 단층으로 할 필요는 없다. 예컨대, 청색광을 흡수하고 녹색광을 발광하도록 구성된 형광물질 입자가 분산되어 있는 제1층이, 청색광을 흡수하고 적색광을 발광하도록 구성된 형광물질 입자가 분산된 제2층과 적층되어 있는 적층체를 사용할 수도 있다. 이러한 경우에, 제1층에 녹색광이 흡수됨으로 인하여 발생하는 손실은, 발광층(2)측으로부터 제1층과 제2층을 순서대로 적층함으로써 줄일 수 있다.
적색 형광물질은 예컨대 이하의 것을 포함할 수도 있다. 그러나 본 실시예의 적색 형광물질이 이하의 것으로 한정되는 것은 아니다.
Y2O2S:Eu
Y2O2S:Eu + 안료
Y2O3:Eu
Zn3(PO4)2:Mn
(Zn, Cd)S:Ag + In2O3
(Y, Gd, Eu)BO3
(Y, Gd, Eu)2O3
YVO4:Eu
La2O2S:Eu, Sm
LaSi3N5:Eu2 +
α-sialon:Eu2 +
CaAlSiN3:Eu2 +
CaSiNx:Eu2 +
CaSiNx:Ce2 +
M2Si5N8:Eu2 +
CaAlSiN3:Eu2 +
(SrCa)AlSiN3:Eux +
Srx(SiyAl3)z(OxN):Eux +
녹색 형광물질은 예컨대 이하의 것을 포함할 수도 있다. 그러나 본 실시예의 녹색 형광물질이 이하의 것으로 한정되는 것은 아니다.
ZnS:Cu, Al
ZnS:Cu, Al + 안료
(Zn, Cd)S:Cu, Al
ZnS:Cu, Au, Al + 안료
Y3Al5O12:Tb
Y3(Al, Ga)5O12:Tb
Y2SiO5:Tb
Zn2SiO4:Mn
(Zn, Cd)S:Cu
ZnS:Cu
Zn2SiO4:Mn
ZnS:Cu + Zn2SiO4:Mn
Gd2O2S:Tb
(Zn, Cd)S:Ag
ZnS:Cu, Al
Y2O2S:Tb
ZnS:Cu, Al + In2O3
(Zn, Cd)S:Ag + In2O3
(Zn, Mn)2SiO4
BaAl12O19:Mn
(Ba, Sr, Mg)OㆍαAl2O3:Mn
LaPO4:Ce, Tb
Zn2SiO4:Mn
ZnS:Cu
3(Ba, Mg, Eu, Mn)Oㆍ8Al2O3
La2O3ㆍ0.2SiO2ㆍ0.9P2O5:Ce, Tb
CeMgAl11O19:Tb
CaSc2O4:Ce
(BrSr)SiO4:Eu
α-sialon:Yb2 +
β-sialon:Eu2 +
(SrBa)YSi4N7:Eu2 +
(CaSr)Si2O4N7:Eu2 +
Sr(SiAl)(ON):Ce
청색 형광물질은 예컨대 이하의 것을 포함할 수도 있다. 그러나 본 실시예의 청색 형광물질이 이하의 것으로 한정되는 것은 아니다.
ZnS:Ag
ZnS:Ag + 안료
ZnS:Ag, Al
ZnS:Ag, Cu, Ga, Cl
ZnS:Ag + In2O3
ZnS:Zn + In2O3
(Ba, Eu)MgAl10O17
(Sr, Ca, Ba, Mg)10(PO4)6Cl2:Eu
Sr10(PO4)6Cl2:Eu
(Ba, Sr, Eu)(Mg, Mn)Al10O17
10(Sr, Ca, Ba, Eu)ㆍ6PO4ㆍCl2
BaMg2Al16O25:Eu
황색 형광물질은 예컨대 이하의 것을 포함할 수도 있다. 그러나 본 실시예의 황색 형광물질이 이하의 것으로 한정되는 것은 아니다.
Li(Eu, Sm)W2O8
(Y, Gd)3, (Al, Ga)5O12:Ce3 +
Li2SrSiO4:Eu2 +
(Sr(Ca, Ba))3SiO5:Eu2 +
SrSi2ON2 .7:Eu2 +
본 실시예의 구조에 따르면, 광의 파장을 변환시키는 형광층(4)을 발광층(2) 상에 형성함으로써 다양한 파장 대역의 광을 얻을 수 있다. 예컨대, 발광층(2)으로부터 청색광이 발광되는 경우에, 청색광을 흡수하고 황색광을 발광하도록 구성된 형광물질을 포함하는 형광층(4)에 의하여 백색광을 얻을 수 있다. 즉, 발광층(2)으로부터의 청색광과 형광층(4)으로부터의 황색광을 혼합함으로써 백색광이 얻어진다.
본 실시예의 구조에 따르면, 광 반도체 디바이스(1C)는, 발광층(2)의 하면(도 7) 상에 반사층(6)을 형성하여 상향으로만 청색광을 발광함으로써 상면 방향으로 백색광을 발광할 수 있다.
수지, 유리 등과 같은 재료에 형광물질 입자를 형광층(4)으로서 분산시킴으로써, 형광층(4)과 대기 사이의 굴절률 차이를 줄일 수 있기 때문에 광 추출 효율을 증가시킬 수 있다.
도 7에 도시된 바와 같은 특정의 예에 있어서, 형광층(4)은, 제1 주면(M1)으로부터 제2 주면(M2)을 향하는 적층 방향을 따라 보았을 때 발광층(2)의 원주 가장자리 외측의 부분을 포함한다. 달리 말하면, 형광층(4)은 평면에서 보았을 때 발광층(2)의 외측으로 돌출한다. 이로써, 발광층(2)으로부터 발광되는 광이 형광층(4)을 효율적으로 통과하여, 광 파장의 변환 효율을 높일 수 있다.
제4 실시예
이제, 도 8을 참고로 하여 본 발명의 제4 실시예를 설명한다. 제1 내지 제3 실시예에서와는 다른 제4 실시예의 부분을 주로 하여 설명한다. 제1 내지 제3 실시예와 관련하여 설명한 부분과 유사한 제4 실시예의 부분은 동일한 도면 부호로 지시하고, 그에 대한 설명은 적절하게 생략한다.
도 8은 본 실시예에 따른 광 반도체 디바이스의 개략적인 구조를 도시하는 단면도이다.
본 실시예에 있어서는, 발광층(2)의 바로 위에 형광층(4)이 형성되어 있다. 달리 말하면, 접합층(3)을 사이에 개재하지 않고 발광층(2) 상에 형광층(4)이 형성되어 있다(도 7 참조).
이러한 구조는 예컨대, 수지를 이용하여 형광층(4)을 형성함으로써 구현될 수 있다. 예컨대, 형광물질 입자가 분산되어 있는 수지 재료를 경화 전에 발광층(2)의 제1 주면(M1) 상에 피복한다. 이어서, 열, UV(자외선) 등을 이용하여 수지 재료를 경화시킨다. 이로써, 발광층(2)의 바로 위에 형광층(4)을 형성할 수 있다. 형광층(4)에 포함되는 수지로서 실리콘 수지를 이용하는 것이 유리한데, 그 이유는, 청색광 및 자외광에 대한 내구성이 높고, 장기간 동안 켜져 있는 경우에도 변색 등의 열화를 억제할 수 있기 때문이다.
또는, 예컨대 스핀 코팅과 같은 방법을 이용하여 형광물질 입자가 분산되어 있는 액체 유리를 피복하고, 액체 유리를 경화시킴으로써, 투명층(5)을 발광층(2)의 제1 주면(M1) 상에 형성할 수도 있다. 이 경우에도, 유리가 청색광 및 자외광에 대하여 높은 내구성을 갖고, 장기간 동안 켜져 있는 경우에도 변색 등의 열화를 억제할 수 있기 때문에 유리하다.
대안으로, 스퍼터링 또는 CVD(화학적 기상 증착)를 이용하여 발광층(2) 상에 형광층(4)을 형성할 수도 있다. 달리 말하면, 스퍼터링 또는 CVD를 이용하여 형광물질의 재료를 발광층(2) 상에 적층할 수도 있다. 이에 따라, 고농도의 형광물질을 포함하는 형광층(4)을 형성할 수 있다.
본 실시예에 있어서도, 형광층(4)을 단층으로 할 필요는 없다. 예컨대, 청색광을 흡수하고 녹색광을 발광하도록 구성된 형광물질 입자가 분산되어 있는 제1층이, 청색광을 흡수하고 적색광을 발광하도록 구성된 형광물질 입자가 분산되어 있는 제2층과 적층되어 있는 적층체를 이용할 수도 있다.
본 실시예에 따르면, 제3 실시예와 관련하여 전술한 다양한 작용 효과에 더하여, 접합층(3)에 의한 광의 흡수, 스캐터링 등을 억제할 수 있고, 광 추출 효율을 더욱 높일 수 있다.
제5 실시예
이제, 도 9a 내지 도 9d를 참고로 하여 본 발명의 제5 실시예를 설명한다. 제1 내지 제4 실시예에서와는 다른 제5 실시예의 부분을 주로 하여 설명한다. 제1 내지 제4 실시예와 관련하여 설명한 부분과 유사한 제5 실시예의 부분은 동일한 도면 부호로 지시하고, 그에 대한 설명은 적절하게 생략한다.
도 9a 내지 도 9d는 본 실시예에 따른 광 반도체 디바이스의 개략적인 구성을 도시하는 단면도이다.
도 9a에 도시된 바와 같이, 본 실시예에 따른 광 반도체 디바이스(1E)에 있어서는, 접합층(3)이 개재된 상태로 발광층(2) 상에 투명층(5) 및 형광층(4)이 이 순서로 형성되어 있다. 접합층(3)과 투명층(5)은 제1 실시예와 관련하여 설명한 것과 유사할 수도 있다. 형광층(4)은 제3 및 제4 실시예와 관련하여 설명한 것과 유사할 수도 있다.
예컨대, 형광물질이 분산되어 있는 수지 재료를 경화 전에 투명층(5) 상에 피복한다. 이어서, 열, UV(자외선) 등을 이용하여 수지 재료를 경화시킨다. 이로써, 발광층(2)의 바로 위에 형광층(4)을 형성할 수 있다. 이에 따라, 형광층(4)이 위에 형성되어 있는 투명층(5)을 접합층(3)이 개재된 상태로 발광층(2)에 접합하는 것으로 충분하다.
형광층(4)에 포함되는 수지로서 실리콘 수지를 이용하는 것이 유리한데, 그 이유는, 청색광 및 자외광에 대한 내구성이 높고, 장기간 동안 켜져 있는 경우에도 변색 등의 열화를 억제할 수 있기 때문이다.
또는, 예컨대 스핀 코팅과 같은 방법을 이용하여 형광물질 입자가 분산되어 있는 액체 유리를 피복하고, 액체 유리를 경화시킴으로써, 형광층(4)을 투명층(5) 상에 형성할 수도 있다. 이러한 경우에도, 유리가 청색광 및 자외광에 대하여 높은 내구성을 갖고, 장기간 동안 켜져 있는 경우에도 변색 등의 열화를 억제할 수 있기 때문에 유리하다.
대안으로, 스퍼터링 또는 CVD(화학적 기상 증착)를 이용하여 투명층(5) 상에 형광층(4)을 형성할 수도 있다. 달리 말하면, 스퍼터링 또는 CVD를 이용하여 형광물질의 재료를 발광층(2) 상에 적층할 수 있다. 이에 따라, 고농도의 형광물질을 포함하는 형광층(4)을 형성할 수 있다.
본 실시예에 따르면, 발광층(2)으로부터 발광되는 광을 먼저 투명층(5)으로 안내함으로써 휘도의 분포 또는 배광 특성의 균일성을 증가시킬 수 있다. 달리 말하면, 발광층(2)으로부터 발광되는 광이 투명층(5)에 입사하고 이 투명층(5)을 통하여 전달될 때에, 투명층(5)이 광 가이드로서 작용하여 광의 휘도의 불균일을 줄일 수 있다. 휘도의 불균일이 감소된 광이 형광층(4)에 입사하여 파장이 변환됨으로써, 외측으로 발광되는 광의 불균일한 칼라의 균일성을 증가시킬 수 있다.
예컨대, 청색광이 발광층(2)으로부터 발광되고 그 일부가 형광층(4)에서 황색광으로 변환되어 백색광이 외측으로 추출되는 경우에, 형광층(4)에 입사하는 청색광의 세기가 높으면, 청색 성분이 강렬하게 되는 경우가 있다. 즉, 발광층(2)으로부터 발광되는 청색광의 휘도에 불균일이 있는 경우에, 형광층(4)을 통하여 외측으로 추출되는 백색광의 청색 성분에 불균일이 발생한다. 이것은 관찰자에게 불균일한 칼라로서 인식될 수도 있다.
역으로, 본 실시예에 있어서는, 먼저 투명층(5) 내로 안내되고 이 투명층을 통하여 안내되는 발광층(2)으로부터 발광되는 광에 의해 휘도의 불균일이 감소한다. 그 결과, 외측으로 추출되는 광의 불균일한 칼라를 또한 경감시킬 수 있다.
도 9b 및 도 9c에 도시된 바와 같이, 실시예에 따른 다른 광 반도체 디바이스(1Eb 및 1Ec)에 있어서는, 투명층(5)의 측면에 차광층(10a)이 형성된다. 차광층(10a)에 사용되는 재료는 밀봉층(10)에 사용되는 재료와 동일할 수도 있다. 또는, 차광층(10a)에 사용되는 재료는 밀봉층(10)에 사용되는 재료와 상이할 수도 있다.
도 9d에 도시된 바와 같이, 실시예에 따른 다른 광 반도체 디바이스(1Ed)에 있어서는, 투명층(5)의 측면에 형광층(4)이 또한 형성되어 있다.
광 반도체 디바이스(1Eb, Ec 및 1Ed)에 의하여, 투명층(5)을 통과하는 광이 바로 외측으로 나가지 않는다. 이로써, 외측으로 추출되는 광의 불균일한 칼라도 더욱 경감시킬 수 있다.
제6 실시예
이제 도 10a 내지 도 10d를 참고로 하여 본 발명의 제6 실시예를 설명한다. 제1 내지 제5 실시예에서와는 다른 제6 실시예의 부분을 주로 하여 설명한다. 제1 내지 제5 실시예와 관련하여 설명한 부분과 유사한 제6 실시예의 부분은 동일한 도면 부호로 지시하고, 그에 대한 설명은 적절하게 생략한다.
도 10a 내지 도 10d는 본 실시예에 따른 광 반도체 디바이스의 개략적인 구성을 도시하는 단면도이다.
도 10a에 도시된 바와 같이, 본 실시예에 따른 광 반도체 디바이스(1F)에 있어서는, 발광층(2) 상에 투명층(5)과 형광층(4)이 이 순서로 형성되어 있다. 즉, 접합층(3; 도 9a 참조)을 개재하지 않고 발광층(2)의 바로 위에, 투명층(5)과 형광층(4)이 형성되어 있다.
투명층(5)은 제2 실시예와 관련하여 전술한 투명층과 동일할 수도 있다. 형광층(4)은 제3 내지 제5 실시예와 관련하여 전술한 형광층과 동일할 수도 있다.
본 실시예에 있어서도, 발광층(2) 상에 투명층(5)과 형광층(4)을 이 순서로 유사하게 형성함으로써 제5 실시예와 관련하여 전술한 효과를 얻을 수 있다.
본 실시예에 있어서는, 접합층(3)이 사용되지 않기 때문에, 접합층(3)에 의한 광의 흡수, 스캐터링 등이 억제되어, 광 추출 효율을 더욱 증가시킬 수 있다.
제조 공정으로부터 접합층(3)을 형성하는 공정을 없앨 수 있기 때문에, 공정을 줄일 수 있고, 비용을 절감할 수 있다.
도 10b 및 도 10c에 도시된 바와 같이, 본 실시예에 따른 다른 광 반도체 디바이스(1Fb, 1Fc)에 있어서는, 투명층(5)의 측면에 차광층(10a)이 형성되어 있다. 차광층(10a)에 사용되는 재료는 밀봉층(10)에 사용되는 재료와 동일할 수도 있다. 또는, 차광층(10a)에 사용되는 재료는 밀봉층(10)에 사용되는 재료와 상이할 수도 있다.
도 10d에 도시된 바와 같이, 본 실시예에 따른 다른 광 반도체 디바이스(1Fd)에 있어서는, 투명층(5)의 측면에 형광층(4)이 추가로 형성된다.
광 반도체 디바이스(1Fb, 1Fc, 1Fd)에 의하여, 투명층(5)을 통과하는 광이 바로 외측으로 나가지 않는다. 이로써, 외측으로 추출되는 광의 불균일한 칼라도 더욱 경감시킬 수 있다.
제7 실시예
이제 도 11을 참고로 하여 본 발명의 제7 실시예를 설명한다. 제1 내지 제6 실시예에서와는 다른 제7 실시예의 부분을 주로 하여 설명한다. 제1 내지 제6 실시예와 관련하여 설명한 부분과 유사한 제7 실시예의 부분은 동일한 도면 부호로 지시하고, 그에 대한 설명은 적절하게 생략한다.
도 11은 본 실시예에 따른 광 반도체 디바이스의 개략적인 구성을 나타내는 단면도이다.
본 실시예에 따른 광 반도체 디바이스(1G)에 있어서는, 제1 금속층(11a)과 제2 금속층(11b)은 솔더 범프이다. 달리 말하면, 직경 100 ㎛의 반구형 구조를 갖는 솔더 범프가 제1 금속 포스트(8a) 및 각각의 제2 금속 포스트(8b) 상에 형성된다. 솔더 범프의 조성은 Sn-3.0Ag-0.5Cu, Sn-0.8Cu, Sn-3.5Ag 등의 표면 실장에 사용되는 솔더 재료의 조성과 같다.
본 실시예에 따르면, 제1 실시예의 효과와 유사한 효과를 얻을 수 있다. 또한, 광 반도체 디바이스(1G)가 배선 기판에 탑재되는 경우에, 제1 금속층(11a)과 제2 금속층(11b)이 솔더 범프로 형성되어 있기 때문에, 가열 시의 선형 열팽창 계수의 차이에 기인하여 발생하는 응력을 더욱 경감시킬 수 있는데, 그 이유는 광 반도체 디바이스(1G)와 배선 기판 사이의 간극이, 솔더 범프에 기인하여 제1 실시예에 따른 광 반도체 디바이스(1A)에 있어서의 간극보다 크기 때문이다.
솔더 범프 대신에, 예컨대, 인듐 등으로 형성된 금속 범프가 마련될 수도 있다. 이러한 금속 범프의 접합은, 예컨대 열 및/또는 초음파를 가하면서 압축 접합함으로써 가능하다.
제1 실시예의 구조가 도 11에 도시되어 있지만, 본 실시예가 이러한 구조로 한정되는 것은 아니다. 달리 말하면, 제2 내지 제6 실시예 중 어느 것에 솔더 범프 또는 금속 범프를 제공함으로써 유사한 작용 효과를 얻을 수 있다.
제8 실시예
이제 도 12a 및 도 12b를 참고로 하여 본 발명의 제8 실시예를 설명한다. 제1 내지 제7 실시예에서와는 다른 본 발명의 제8 실시예의 부분을 주로 하여 설명한다. 제1 내지 제7 실시예와 관련하여 설명한 부분과 유사한 제8 실시예의 부분은 동일한 도면 부호로 지시하고, 그에 대한 설명은 적절하게 생략한다.
도 12a는 본 실시예에 따른 광 반도체 디바이스의 개략적인 구성을 도시하는 단면도이다. 도 12b는 도 12a에 도시된 광 반도체 디바이스의 하면을 도시하는 평면도이다.
본 실시예에 따른 광 반도체 디바이스(1H)에 있어서는, 예컨대 한 변이 100 ㎛인 정사각형의 제1 전극(7a)이 제1 클래드층(2a)의 하면에 형성되어 있다. 다른 한편으로, 제2 클래드층(2b)의 하면의 제2 전극(7b)은, 예컨대 한 변이 500 ㎛인 정사각형의 구조를 갖고, 이 정사각형 구조로부터, 예컨대 한 변이 150 ㎛인 제1 클래드층(2a)의 사각형 코너 영역이 제거되어 있다. 제1 금속 포스트(8a)의 구조는 제1 전극(7a)의 것과 동일한 평면 구조의 장방형 평행육면체 구조를 갖는 각기둥(prism)이고, 제2 금속 포스트(8b)의 구조는 제2 전극(7b)의 것과 동일한 평면 구조의 각기둥이다. 제1 금속층(11a)은 제1 전극(7a)과 동일한 평면 구조를 갖고, 제2 금속층(11b)은 제2 전극(7b)과 동일한 평면 구조를 갖는다(도 12b 참조).
본 실시예에 따르면, 제1 실시예와 동일한 효과를 얻을 수 있다. 제1 실시예에 따른 광 반도체 디바이스(1A)와 비교하여, 전류가 인가되었을 때 발생하는 열의 양을 줄일 수 있고, 열 저항의 감소에 기인하여 과잉의 열 저항을 현저하게 줄일 수 있는데, 그 이유는, 발광에 의해 발생되는 열을 방출시키기 위한 열 소산 경로가, 제1 전극(7a) 및 제2 전극(7b)의 평면 표면적의 증가에 의해, 즉 제1 금속 포스트(8a)와 제2 금속 포스트(8b)의 확대에 의해 증가하기 때문이다.
제1 실시예의 구조가 도 12a 및 도 12b에 도시되어 있지만, 본 실시예가 이러한 구조로 한정되는 것은 아니다. 달리 말하면, 제2 내지 제6 실시예의 어느 것에 있어서도 제1 전극(7a) 및 제2 전극(7b)의 평면 표면적의 증가에 의해, 전류가 인가될 때에 발생하는 열의 양을 줄일 수 있고, 열 저항의 감소에 기인하여 과잉의 열 저항을 현저하게 줄일 수 있다.
제9 실시예
이제 도 13a 내지 도 15d를 참고로 하여 본 발명의 제9 실시예를 설명한다. 본 실시예는 제1 실시예에 따른 광 반도체 디바이스(1A)와 제3 실시예에 따른 광 반도체 디바이스(1C)를 제조하는 방법이다. 제1 내지 제8 실시예와 관련하여 설명한 부분과 유사한 제9 실시예의 부분은 동일한 도면 부호로 지시하고, 그에 대한 설명은 적절하게 생략한다.
도 13a 내지 도 15d는 본 실시예의 광 반도체 디바이스를 제조하는 방법을 도시하는 공정 단면도이다. 여기서는, 제1 실시예에 따른 광 반도체 디바이스(1A)를 제조하는 방법을 예로서 도시하고 있다.
처음으로, 도 13a에 도시된 바와 같이, 청색광을 발광하는 InGaN의 발광층(12)을, 예컨대 직경 2 인치, 두께 200 ㎛의 사파이어 웨이퍼인 기판(11) 상에 형성한다. 먼저, 발광층(12)을 형성하는데 사용되는 초기의 발광층을 막으로서 에피팩셜 성장시키고, RIE(반응성 이온 에칭)를 이용하여 발광층을 싱귤레이션 처리한다. 이로써, 광 반도체 디바이스(1A)의 발광층(2)이 형성된다. 발광층(2)은 예컨대, 제1 클래드층(2a)을 한 변이 550 ㎛인 정사각형 영역에서 막으로 형성하고, 제1 클래드층(2a)의 코너 영역(한 변이 150 ㎛인 정사각형)을 제외한 영역에서 활성층(2c)이 개재된 상태로(도 1a 및 도 1b 참조) 제1 클래드층(2a)의 하면에 제2 클래드층(2b)을 형성함으로써 형성된다.
그 후, 도 13b에 도시된 바와 같이, 기판(11) 위의 각각의 발광층(12) 상에 다층 막(13)을 형성한다. 먼저, 스퍼터링에 의해 발광층(12)의 접촉층으로서 발광층(12)의 전체 전면(前面)에 두께 0.1 ㎛/0.1 ㎛의 Ni/Au 막(도시 생략)을 형성한다. 이 막 위에, 스퍼터링에 의해 두께 0.3 ㎛의 Ag 또는 Al의 금속 막(도시 생략)을 형성한다. 이로써, 광 반도체 디바이스(1A)의 반사층(6)이 형성된다. 이어서, 전극 재료로서 발광층(12)의 전극 부분에 두께 0.1 ㎛/0.1 ㎛의 Ni/Au 막(도시 생략)을 형성하고, 스퍼터링에 의해 전극 부분 이외의 영역에 두께 0.3 ㎛의 SiO2 막의 부동태막(도시 생략)을 형성한다. 이로써, 광 반도체 디바이스(1A)의 제1 전극(7a), 제2 전극(7b) 및 절연층(9)이 형성된다. 이에 따라, 기판(11)의 각 발광층(2) 상에 다층 막(13)이 형성된다.
계속해서 도 13c에 도시된 바와 같이, 증기 증착, 스퍼터링 등의 물리적 피복 방법을 이용하여 기판(11)의 전체면에 걸쳐, 파워 서플라이 도금층을 형성하는데 사용된 도전성막인 시드층(14)을 형성한다. 예컨대 Ti/Cu 등의 적층막이 시드층(14)으로서 사용된다. 여기서, Ti 층은 레지스트 및 패드와의 접착 강도를 높이는데 사용된다. 따라서 그 막 두께는 대략 0.1 ㎛일 수 있다. 다른 한편으로, Cu의 막 두께를 0.2 ㎛ 이하로 하는 것이 바람직한데, 그 이유는 Cu가 주로 파워 서플라이에 기여하기 때문이다.
그 후, 도 13d에 도시된 바와 같이, 제1 전극(7a)의 부분인 전극 패드 부분에 구멍이 형성되어 있는 희생층인 레지스트층(15)이 기판(11)의 전체면에 걸쳐 형성되어 있다. 레지스트로서 감광성의 액체 레지스트 또는 건식막 레지스트를 사용할 수 있다. 먼저 레지스트층(15)을 형성하는데 사용되는 초기 레지스트층을 형성하고, 이어서 차광 마스크를 이용한 노출 및 현상에 의해 개구를 형성함으로써, 레지스트층(15)을 기판(11)의 전체면 위에 형성한다. 재료에 따라서는 현상 후에 레지스트가 필요에 따라 베이킹 처리된다.
계속해서 도 14a에 도시된 바와 같이, 전기도금을 이용하여 레지스트층(15)의 개구에 도금층(16)을 형성한다. 이에 의해, 광 반도체 디바이스(1A)의 각각의 금속 포스트(8a, 8b)를 형성한다. 전기도금 시에, 예컨대 웨이퍼의 기판(11)은 황산구리와 황산으로 이루어진 도금액에 침지되고, 직류 전원의 음극 단자가 시드층(14)에 접속되고, 직류 전원의 양극 단자가 기판(11)의 도금면에 대향하여 배치된 애노드로서 사용되는 Cu판에 접속되고, 전류가 흘러, Cu 도금이 시작된다. 시간이 경과함에 따라 도금막의 두께가 증가하지만, 그 두께가 레지스트층(15)의 두께에 도달하기 전에 전류의 흐름을 정지시킴으로써 도금이 종료된다.
도 14b에 도시된 바와 같은 도금 후에, 레지스트층(15)을 기판(11)으로부터 박리하여 제거한다. 이어서, 산 세정을 이용한 에칭에 의해 시드층(14)을 제거한다. 이로써, 발광층(12), 다층 막(13) 및 도금층(16)이 노출된다.
그 후, 도 14c에 도시된 바와 같이, 밀봉층을 형성하는데 사용되는 열경화성 수지층(17)을 기판(11)의 전체면 위에 형성한다. 먼저, 스핀 코팅에 의해 도금층(16)을 매립하기에 충분히 두꺼운 두께로 도금층(16)의 둘레에 열경화성 수지를 공급하고, 이어서 열경화성 수지층(17)을 오븐 내에 배치함으로써 가열에 의해 경화시킨다. 이 수지는 예컨대, 150 ℃에서 2시간 동안 가열됨으로써 경화된다.
이어서, 도 14d에 도시된 바와 같이, 열경화성 수지층(17)의 전면을 연마함으로써 도금층(16)을 노출시킨다. 이로써, 광 반도체 디바이스(1A)의 밀봉층(10)이 형성된다. 회전 연마 휠을 사용하여 열경화성 수지층(17)을 연마함으로써, 회전 연마에 의해 평면을 확보하면서 연마를 종료할 수 있다. 연마를 종료한 후에, 필요에 따라 건조를 실행할 수도 있다. 이러한 연마 공정은 스핀 코팅 후에 도금층(16)의 단부를 노출시키기 위하여 필요한데, 그 이유는, 이전의 공정에서 스핀 코팅 등을 이용할 때에 도금층(16)의 단부만을 노출시킨 상태로 열경화성 수지를 피복하는 것이 곤란하기 때문이다(피복 시간 및 비용이 증가하기 때문이다).
그 후, 도 15a에 도시된 바와 같이, 기판(11)의 층과 발광층(12) 사이에 레이저를 조사함으로써, 기판(11)으로부터 발광층(2)의 리프트 오프(lift-off)를 실행한다. 즉, 발광층(12)을 기판(11)으로부터 분리하고 박리한다. 이로써, 발광층(12), 다층 막(13), 도금층(16), 열경화성 수지층(17)으로 이루어진 발광 기재(12A)를 기판(11)으로부터 분리한다. 리프트 오프는, Nd:YAG 제3 하모니 레이저(third harmonic laser)를 이용하여 발광층(12)의 층과 기판(11) 사이에 기판(11)을 통하여 파장 355 ㎚의 레이저 광을 조사함으로써 실행된다. 리프트 오프는 옵션이므로, 생략할 수도 있다.
본 명세서에서는, 질화갈륨계 결정이 사파이어 웨이퍼의 기판(11) 상에서 성장하고 기판(11)으로부터 분리되는 특정의 예를 설명하고 있지만, 본 실시예가 이로 한정되는 것은 아니다. 예컨대, GaAs의 기판 상에 InGaAlP계 결정을 성장시키고 에칭 등의 방법을 이용하여 GaAs 기판을 제거함으로써 발광층(12)을 형성하는 것도 가능하다. InGaAlP계 결정으로부터 얻은 발광은 GaAs 기판에 의해 원치 않게 흡수되지만, 상기와 같이 GaAs 기판이 제거되므로, InGaAlP계 발광층으로부터 발광된 광은, GaAs 기판에 의해 흡수되지 않고 외측으로 추출될 수 있다.
그 후, 도 15b에 도시된 바와 같이, 리프트 오프에 의해 형성된 발광 기재(12A)를, 발광층(12)이 투명한 기재(18)를 향하고 접합층(3)이 사이에 개재된 상태로 광학 유리 웨이퍼와 같은 투명한 기재(18) 상에 접합한다. 별개의 공정에서, 실리콘 수지층을, 투명한 무기 물질로 이루어진 투명한 기재(18) 상에 접합층(20)으로서 형성한다. 이에 따라, 광 반도체 디바이스(1A)의 투명층(5)과 접합층(3)이 형성된다.
여기서, 분무에 의해 투명한 기재(18) 상에 실리콘 수지를 공급하고, 이어서 위치 정렬을 실행한 후에 접합하고, 접합 상태에서 발광 기재(12A)와 투명한 기재(18)를 오븐 내에 배치함으로써 경화 접합한다. 실리콘 수지의 경화는, 예컨대 150℃에서 1시간 동안 가열함으로써 가능하다.
그 후, 도 15c에 도시된 바와 같이, 무전해 도금을 이용하여 도금층(16)의 Cu 전극 위에 Ni/Au 층(21)을 형성한다. 이로써 광 반도체 디바이스(1A)의 금속층(11a, 11b)이 형성된다. Ni의 무전해 도금에서는, 예컨대 약알칼리 디그리징 액 내에서 3분간 처리하여 디그리징을 실시하고, 흐르는 물에서 1분간 처리하여 물 세정을 실시하고, 산 세정을 실시하고, 이어서 웨이퍼를 70℃로 온도 제어된 니켈-인 도금액에 침지시키고, 이어서 물 세정을 실시함으로써 Ni 층을 막으로 형성한다. Au의 무전해 도금에서는, 웨이퍼를 70℃로 온도 제어된 무전해 금 도금액에 침지하고, 이어서 물 세정 및 건조를 실시함으로써 Cu 전극면에 대한 도금이 실행된다.
마지막으로, 도 15d에 도시된 바와 같이, 다이서를 이용한 다이싱에 의해 다수의 광 반도체 디바이스(1A)를 절단하여, 제1 실시예에 따른 광 반도체 디바이스(1A)를 얻는다. 이상에서 설명한 것과 동일한 공정을, 제8 실시예에 따른 광 반도체 디바이스(1H)의 제조 공정으로서 사용할 수도 있으며, 레지스트층(15)의 구조 및 개구 사이즈를 변경함으로써 제8 실시예에 따른 광 반도체 디바이스(1H)를 얻을 수 있다.
다른 한편으로, 도 15b 및 도 15c에 도시된 공정에 있어서의 투명한 기재(18) 대신에 형광층(4)을 형성하는 형광성 기재를 이용하고, 형광성 기재를 접합층(20)에 의해 발광 기재(12A)에 접합하고, 도 15d에 도시된 바와 같이 다이싱을 실행함으로써 제3 실시예에 따른 광 반도체 디바이스(1C)를 얻을 수 있다.
전술한 바와 같은 실시예에 따르면, 제1 및 제3 실시예에 따른 광 반도체 디바이스(1A, 1C)를 제조할 수 있으며, 그 결과 제1 및 제3 실시예와 동일한 효과를 얻을 수 있다. 레지스트층(15)의 구조 및 개구 사이즈를 변경함으로써 제8 실시예에 따른 광 반도체 디바이스(1H)를 얻을 수 있고, 그 결과 제8 실시예와 동일한 효과를 얻을 수 있다. 제조 공정을 1회 실행함으로써 많은 광 반도체 디바이스(1A, 1C, 1H)를 제조할 수 있기 때문에, 광 반도체 디바이스(1A, 1C, 1H)의 대량 생산을 구현할 수 있으며, 그 결과 광 반도체 디바이스(1A, 1C, 1H)의 비용을 절감할 수 있다.
여기서, 수지 및 금속으로 제조된 층은 가요성이 있으며, 금속은 대략 실온에서의 도금에 의해 형성된다. 따라서 기판(11)에 대하여 발생하는 잔류 응력이 비교적 작다. 웨이퍼 레벨에서 기판(11)으로부터 발광층(12)을 분리하는 종래의 기술에 있어서는, 예컨대 300℃ 이상의 고온에서 Au-Sn 솔더를 이용하여 금속층이 형성되어 있는 실리콘 기판에 접합되고, GaN으로 제조된 발광층(12)은 레이저 조사에 의해 분리된다. 그러나 이러한 종래의 기술에 있어서는, 열팽창 계수가 상이한 기판(11)과 실리콘 기판이 모두 강성이고, 고온에서 함께 접합된다. 따라서 이들 기판 사이에 큰 잔류 응력이 남는다. 결과적으로, 레이저 조사에 의한 분리가 개시될 때에, 분리된 부분으로부터 잔류 응력이 국부적으로 완화되어, 얇고 부러지기 쉬운 발광층(12)에 원치 않는 균열을 초래한다. 이와 달리, 본 실시예에 있어서는, 잔류 응력이 작으며, 유연한 지지부에 고정된 상태로 발광층(12)이 분리된다. 따라서 발광층(12)에서의 균열과 같은 문제없이 고 항복점의 디바이스를 제조할 수 있다.
제10 실시예
이제 도 16a 내지 도 16c를 참고로 하여 본 발명의 제10 실시예를 설명한다. 본 실시예는 제2 실시예에 따른 광 반도체 디바이스(1B)를 제조하는 방법이다. 제1 내지 제9 실시예와 관련하여 설명한 부분과 유사한 제10 실시예의 부분은 동일한 도면 부호로 지시하고, 그에 대한 설명은 적절하게 생략한다.
도 16a 내지 도 16c는 본 실시예의 광 반도체 디바이스를 제조하는 방법의 일부를 도시하는 공정의 단면도이다.
도 16a에 도시된 공정 이전의 공정은 도 13a 내지 도 15a와 관련하여 전술한 공정과 유사할 수도 있다.
도 15a와 관련하여 설명한 바와 같이, 기판(11)의 층과 발광층(12)의 사이에 레이저를 조사함으로써, 기판(11)으로부터 발광 기재(12A)의 리프트 오프를 실행한다.
이어서, 도 16a에 도시된 바와 같이, 리프트 오프에 의해 형성된 발광 기재(12A)의 발광층(12)측의 면에 투명한 기재(42)를 형성한다. 투명한 기재(42)는 예컨대, 스핀 코팅 등의 방법을 이용하여 액체 유리를 코팅하고 경화시킴으로써 형성된다. 스핀 코팅 이외에, 분무에 의해 액체 유리를 공급할 수도 있으며, 공급 방법은 이로 한정되지 않는다. 예컨대 200℃에서 1시간 동안 가열함으로써 유리층의 경화를 실행할 수 있다. 액체 유리 이외에, 투명한 기재(42)의 성막 재료를 용례에 따라 적절하게 선택할 수도 있다.
또는, 스퍼터링, CVD(화학적 기상 증착) 등의 방법을 이용하여, 산화규소와 같은 재료를 적층할 수도 있다.
대안으로, 스핀 코팅 등에 의해 발광 기재(12A) 상에 피복하고, 이어서 오븐 내에 배치하고 UV(자외선)에 의해 경화시킴으로써 실리콘 수지와 같은 수지 재료를 형성할 수도 있다. 실리콘 수지는, 예컨대 150℃에서 1시간 동안 가열되면 경화되는 물질을 포함할 수도 있다. 투명한 기재(42)를 균일한 두께의 막으로 형성하기 위해서, 발광 기재(12A) 상에 실리콘 수지를 공급하고, 이어서 스페이서를 형성하며, 박리성이 높은 불화 지그(fluorinated jig)를 전면에 접합하고, 경화를 실시한다. 이로써, 수지의 표면 장력에 의해 전면의 커브를 억제함으로써, 실리콘 수지의 막을 균일한 두께로 형성할 수 있다.
그 후, 도 16b에 도시된 바와 같이, 무전해 도금을 이용하여 도금층(16)의 Cu 전극 상에 Ni/Au 층(43)을 형성한다. 이로써, 광 반도체 디바이스(1B)의 금속층(11a, 11b)이 형성된다. Ni의 무전해 도금과 Au의 무전해 도금에 있어서는, 제9 실시예에 따른 Ni/Au 층(21)의 형성 공정과 유사하게 도금이 실행된다.
마지막으로, 도 16c에 도시된 바와 같이, 다이서를 이용한 다이싱에 의해 다수의 광 반도체 디바이스(1B)를 절단하여, 제2 실시예에 따른 광 반도체 디바이스(1B)를 얻는다.
전술한 바와 같은 실시예에 따르면, 제2 실시예에 따른 광 반도체 디바이스(1B)를 제작할 수 있으며, 그 결과 제2 실시예와 동일한 효과를 얻을 수 있다. 1회의 제조 공정을 실행함으로써 많은 광 반도체 디바이스(1B)를 제조할 수 있기 때문에, 광 반도체 디바이스(1B)의 대량 생산을 구현할 수 있으며, 그 결과 광 반도체 디바이스(1B)의 비용을 절감할 수 있다.
제11 실시예
이제 도 17a 내지 도 17c를 참고로 하여 본 발명의 제11 실시예를 설명한다. 본 실시예에 있어서는, 제4 실시예에 따른 광 반도체 디바이스(1D)를 제조하는 방법을 설명한다. 제1 내지 제10 실시예와 관련하여 설명한 부분과 유사한 제10 실시예의 부분은 동일한 도면 부호로 지시하고, 그에 대한 설명은 적절하게 생략한다.
도 17a 내지 도 17c는 본 실시예의 광 반도체 디바이스를 제조하는 방법의 일부를 도시하는 공정 단면도이다.
본 실시예에 따른 제조 공정은, 도 13a에 도시된 발광층(12)의 성막 공정으로부터 도 15a에 도시된 리프트 오프 공정까지는 제9 실시예의 제조 공정과 동일하다.
리프트 오프 공정 후에, 도 17a에 도시된 바와 같이, 발광층(12)측의 발광 기재(12A)의 표면에 형광층(41)을 형성한다. 형광층(41)은, 형광물질 입자가 고정되는 실리콘 수지, 액체 유리 등으로 형성된다. 이로써, 광 반도체 디바이스(1D)의 형광층(4)이 형성된다.
여기서, 형광물질 입자 및 실리콘 수지(또는 액체 유리 등)는, 예컨대 위성 혼합 장치(planetary mixing apparatus)에서 균일하게 혼합하고, 이어서 스핀 코팅에 의해 발광 기재(12A) 상에 공급한 후에, 오븐 내에 배치하여 경화시킴으로써 형성할 수도 있다. 예컨대 150℃에서 1시간 동안 가열되면 경화되는 물질을 실리콘 수지로서 사용할 수도 있다. 형광층(4)을 균일한 두께의 막으로 형성하기 위하여, 실리콘 수지를 발광 기재(12A) 상에 공급하고, 이어서 스페이서를 형성하며, 박리성이 높은 불화 지그를 전면에 접합하고, 경화를 실행한다. 이로써, 수지의 표면장력에 의하여 전면의 커브를 억제하여 균일한 두께의 실리콘 수지의 막을 형성할 수 있다.
또는, 스퍼터링을 이용하여 발광 기재(12A) 상에 형광층(41)을 형성할 수도 있다. 이 때에, 스퍼터링을 여러 번 실시하여 형광층(41)을 적층할 수도 있으며, 제4 실시예에 따른 광 반도체 디바이스(1D)를 제조할 수 있다. CVD 장치를 이용하여 형광층(41)을 막으로 형성할 수도 있다.
스퍼터링 또는 CVD를 이용하여 형광물질의 재료를 적층함으로서, 고농도의 형광물질을 함유하는 형광층(41)을 형성할 수 있다.
그 후, 도 17b에 도시된 바와 같이, 무전해 도금을 이용하여 도금층(16)의 Cu 전극 상에 Ni/Au 층(43)을 형성한다. 이로써, 광 반도체 디바이스(1D)의 금속층(11a, 11b)이 형성된다. Ni의 무전해 도금 및 Au의 무전해 도금에 있어서는, 제9 실시예에 따른 Ni/Au 층(21)의 형성 공정과 유사하게 도금이 실행된다.
마지막으로, 도 17c에 도시된 바와 같이, 다이서를 이용한 다이싱에 의해 다수의 광 반도체 디바이스(1D)를 절단하여, 제4 실시예에 따른 광 반도체 디바이스(1D)를 얻는다.
전술한 바와 같은 실시예에 따르면, 제4 실시예에 따른 광 반도체 디바이스(1D)를 제조할 수 있고, 그 결과 제4 실시예와 동일한 효과를 얻을 수 있다. 1회의 제조 공정을 실행함으로써 많은 광 반도체 디바이스(1D)를 얻을 수 있기 때문에, 광 반도체 디바이스(1D)의 대량 생산을 구현할 수 있으며, 그 결과 광 반도체 디바이스(1D)의 비용을 절감할 수 있다.
제12 실시예
이제 도 18a 내지 도 18d를 참고로 하여 본 발명의 제12 실시예를 설명한다. 본 실시예는 제5 실시예에 따른 광 반도체 디바이스(1E)를 제조하는 방법이다. 제1 내지 제15 실시예와 관련하여 설명한 부분과 유사한 제12 실시예에 있어서의 부분은 동일한 도면 부호로 지시하고, 그에 대한 설명은 적절하게 생략한다.
도 18a 내지 도 18d는 본 실시예의 광 반도체 디바이스를 제조하는 방법의 일부를 도시하는 공정 단면도이다.
도 18a에 도시된 공정 이전의 공정은, 도 13a 내지 도 15d에 도시된 전술한 공정과 동일할 수도 있다.
그 후, 도 18a에 도시된 바와 같이, 기판(11)의 층과 발광층(12) 사이에 레이저를 조사함으로써, 기판(11)으로부터의 발광층(12)의 리프트 오프를 실시한다.
계속해서 도 18b에 도시된 바와 같이, 형광층(19)이 형성되어 있는 광학 유리 웨이퍼인 투명한 기재(18) 등을, 접합층(20)이 개재된 상태로, 리프트 오프에 의해 형성된 발광 기재(12A)의 발광층(2)에 접합한다. 별개의 공정에서, 형광성 기재를 형성하는데, 즉 형광물질 입자가 고정되는 실리콘 수지층 등을, 투명한 무기 물질 또는 유기 물질로 이루어진 투명한 기재(18) 상에 형광층(19)으로서 형성한다. 그 후, 투명한 기재(18) 상에 접합층(20)으로서의 실리콘 수지층을 형성한다. 이에 따라, 광 반도체 디바이스(1E)의 형광층(4), 투명층(5) 및 접합층(3)이 형성된다. 예컨대, 투명층(5)을 형성하는 공정[투명층(5)을 부착하는 공정]은 투명층(5) 상에 형광층(19)을 적층하는 공정을 포함할 수도 있다.
여기서, 형광물질 입자와 실리콘 수지는, 예컨대 위성 혼합 장치에서 균일하게 혼합하고, 이어서 스핀 코팅에 의해 투명한 기재(18) 상에 공급한 후에, 오븐 내에 배치하여 경화시킴으로써 형성할 수도 있다. 예컨대 150℃에서 1시간 동안 가열되면 경화되는 물질을 실리콘 수지로서 사용할 수도 있다. 형광층(4)을 균일한 두께의 막으로 형성하기 위하여, 실리콘 수지를 투명한 기재(18) 상에 공급하고, 이어서 스페이서를 형성하며, 박리성이 높은 불화 지그를 전면에 접합하고, 경화를 실행한다. 이로써, 수지의 표면장력에 의하여 전면의 커브를 억제하여 균일한 두께의 실리콘 수지의 막을 형성할 수 있다.
분무에 의해 투명한 기재(18) 상에 실리콘 수지를 공급하고, 이어서 위치 정렬 후에 접합하고, 접합 상태로 발광 기재(12A)와 투명한 기재(18)를 오븐 내에 배치하여 경화 접합시킴으로써, 형광층(19)이 형성되는 투명한 기재(18)와 발광층(12)의 접합을 실행할 수도 있다. 예컨대 150℃에서 1시간 동안 가열하여 실리콘 수지를 경화시킬 수 있다.
그 후, 도 18c에 도시된 바와 같이, Ni/Au 층(21)을 형성한다. 이로써, 광 반도체 디바이스(1E)의 금속층(11a, 11b)이 형성된다.
마지막으로, 도 18d에 도시된 바와 같이, 광 반도체 디바이스(1E)를 다이서를 이용하여 다이싱에 의해 절단하여, 제5 실시예에 따른 광 반도체 디바이스(1E)를 얻는다.
전술한 바와 같은 실시예에 따르면, 제5 실시예에 따른 광 반도체 디바이스(1E)를 제조할 수 있으며, 그 결과 제5 실시예와 동일한 효과를 얻을 수 있다. 레지스트층(15)의 구성 및 개구 사이즈를 변경함으로써 제8 실시예에 따른 광 반도체 디바이스(1H)를 제조할 수 있고, 그 결과 제8 실시예와 동일한 효과를 얻을 수 있다. 1회의 제조 공정을 실행함으로써 많은 광 반도체 디바이스(1E, 1H)를 제조할 수 있기 때문에, 광 반도체 디바이스(1E, 1H)의 대량 생산을 구현할 수 있으며, 그 결과 광 반도체 디바이스(1E, 1H)의 비용을 절감할 수 있다.
제13 실시예
이제 도 19a 내지 도 19d를 참고로 하여 본 발명의 제13 실시예를 설명한다. 본 실시예는 제6 실시예에 따른 광 반도체 디바이스(1F)를 제조하는 방법이다. 제1 내지 제12 실시예와 관련하여 설명한 부분과 유사한 제13 실시예의 부분은 동일한 도면 부호로 지시하고, 그에 대한 설명은 적절하게 생략한다.
도 19a 내지 도 19d는 본 실시예의 광 반도체 디바이스를 제조하는 방법을 도시하는 공정 단면도이다.
도 19a에 도시된 공정 이전의 공정은, 도 13a 내지 도 15a와 관련하여 설명한 공정과 동일할 수도 있다.
그 후, 도 15a와 관련하여 설명한 바와 같이, 기판(11)의 층과 발광층(12)의 사이에 레이저를 조사함으로써, 기판(11)으로부터 발광 기재(12A)의 리프트 오프를 실행한다.
계속해서, 도 19a에 도시된 바와 같이, 리프트 오프에 의해 형성된 발광 기재(12A)의 발광층(12)측의 면에 투명한 기재(42)를 형성한다. 투명한 기재(42)는 예컨대, 스핀 코팅 등의 방법을 이용하여 액체 유리를 코팅하고 경화시킴으로써 형성된다. 스핀 코팅 이외에, 분무에 의해 액체 유리를 공급할 수도 있으며, 공급 방법은 이로 한정되지 않는다. 예컨대 200℃에서 1시간 동안 가열함으로써 유리층의 경화를 실행할 수 있다. 액체 유리 이외에, 투명한 기재(42)의 성막 재료를 용례에 따라 적절하게 선택할 수도 있다.
또는, 스퍼터링, CVD(화학적 기상 증착) 등의 방법을 이용하여, 산화규소와 같은 재료를 적층할 수도 있다.
대안으로, 스핀 코팅 등에 의해 발광 기재(12A) 상에 피복하고, 이어서 오븐 내에 배치하고 UV(자외선)에 의해 경화시킴으로써 실리콘 수지와 같은 수지 재료를 형성할 수도 있다. 예컨대 150℃에서 1시간 동안 가열되면 경화되는 물질을 실리콘 수지로서 사용할 수도 있다. 투명한 기재(42)를 균일한 두께의 막으로 형성하기 위해서, 발광 기재(12A) 상에 실리콘 수지를 공급하고, 이어서 스페이서를 형성하며, 박리성이 높은 불화 지그를 전면에 접합하고, 경화를 실시한다. 이로써, 수지의 표면 장력에 의해 전면의 커브를 억제함으로써, 실리콘 수지의 막을 균일한 두께로 형성할 수 있다.
그 후, 도 19b에 도시된 바와 같이, 투명한 기재(42) 상에 형광층(41)을 형성한다. 형광층(41)은, 형광물질 입자가 고정되는 실리콘 수지, 액체 유리 등으로 형성된다. 이로써, 광 반도체 디바이스(1F)의 형광층(4)이 형성된다.
여기서, 형광물질 입자 및 실리콘 수지(또는 액체 유리 등)는, 예컨대 위성 혼합 장치에서 균일하게 혼합하고, 이어서 스핀 코팅에 의해 투명한 기재(42) 상에 공급한 후에, 오븐 내에 배치하여 경화시킴으로써 형성할 수도 있다. 예컨대 150℃에서 1시간 동안 가열되면 경화되는 물질이 실리콘 수지로서 사용될 수도 있다. 형광층(4)을 균일한 두께의 막으로 형성하기 위하여, 실리콘 수지를 투명한 기재(42) 상에 공급하고, 이어서 스페이서를 형성하며, 박리성이 높은 불화 지그를 전면에 접합하고, 경화를 실행한다. 이로써, 수지의 표면장력에 의하여 전면의 커브를 억제하여 균일한 두께의 실리콘 수지의 막을 형성할 수 있다.
또는, 스퍼터링을 이용하여 투명한 기재(42) 상에 형광층(41)을 형성할 수도 있다. 이 때에, 스퍼터링을 여러 번 실시하여 형광층(41)을 적층할 수도 있다. 형광층(41)은 CVD 장치를 이용하여 형성할 수도 있다. 스퍼터링 또는 CVD를 이용하여 형광물질의 재료를 적층함으로서, 고농도의 형광물질을 함유하는 형광층(41)을 형성할 수 있다.
그 후, 도 19c에 도시된 바와 같이, 무전해 도금을 이용하여 도금층(16)의 Cu 전극 상에 Ni/Au 층(43)을 형성한다. 이로써, 광 반도체 디바이스(1F)의 금속층(11a, 11b)이 형성된다. Ni의 무전해 도금 및 Au의 무전해 도금에 있어서는, 제9 실시예에 따른 Ni/Au 층(21)의 형성 공정과 유사하게 도금이 실행된다.
마지막으로, 도 19d에 도시된 바와 같이, 다이서를 이용한 다이싱에 의해 다수의 광 반도체 디바이스(1F)를 절단하여, 제6 실시예에 따른 광 반도체 디바이스(1F)를 얻는다.
전술한 바와 같은 실시예에 따르면, 제6 실시예에 따른 광 반도체 디바이스(1F)를 제조할 수 있고, 그 결과 제6 실시예와 동일한 효과를 얻을 수 있다. 1회의 제조 공정을 실행함으로써 많은 광 반도체 디바이스(1F)를 얻을 수 있기 때문에, 광 반도체 디바이스(1F)의 대량 생산을 구현할 수 있으며, 그 결과 광 반도체 디바이스(1F)의 비용을 절감할 수 있다.
제14 실시예
이제 도 20a 내지 도 20d를 참고로 하여 본 발명의 제14 실시예를 설명한다. 본 실시예는 제7 실시예에 따른 광 반도체 디바이스(1G)를 제조하는 방법이다. 제1 내지 제13 실시예와 관련하여 설명한 부분과 유사한 제14 실시예의 부분은 동일한 도면 부호로 지시하고, 그에 대한 설명은 적절하게 생략한다.
도 20a 내지 도 20d는 본 실시예의 광 반도체 디바이스를 제조하는 방법을 도시하는 공정 단면도이다.
본 실시예에 따른 제조 공정은, 도 13a에 도시된 발광층(12)의 성막 공정으로부터 도 15b에 도시된 접합 공정까지는 제9 실시예의 공정과 동일하다.
접합 공정 후에, 도 20a에 도시된 바와 같이, 무전해 도금을 이용하여 도금층(16)의 Cu 전극 상에 Ni/Au 층과 같은 접촉층(31)을 형성한다. Ni의 무전해 도금 및 Au의 무전해 도금에 있어서는, 제6 실시예에 따른 Ni/Au 층(21)의 성형 공정과 유사하게 도금이 실시된다.
그 후, 도 20b에 도시된 바와 같이, 인쇄를 이용하여 Sn-3.0Ag-0.5Cu의 솔더 페이스트(32)를 접촉층(31) 상에 피복한다. 솔더 페이스트(32)의 피복 방법은 인쇄로 한정되지 않는다.
이어서, 도 20c에 도시된 바와 같이, 웨이퍼의 투명한 기재(18)를 리플로우 오븐을 통과하게 하고 플럭스 잔류물을 세정함으로써 솔더를 재용융하여 도금층(16)의 Cu 전극 상에 솔더 범프(33)를 형성한다. 이로써, 광 반도체 디바이스(1B)의 금속층(11a, 11b)이 형성된다.
마지막으로, 도 20d에 도시된 바와 같이, 다이서를 이용한 다이싱에 의해 다수의 광 반도체 디바이스(1G)를 절단하여, 제7 실시예에 따른 광 반도체 디바이스(1G)를 얻는다.
전술한 바와 같은 실시예에 따르면, 제7 실시예에 따른 광 반도체 디바이스(1G)를 제작할 수 있으며, 그 결과 제7 실시예와 동일한 효과를 얻을 수 있다. 1회의 제조 공정을 실행함으로써 많은 광 반도체 디바이스(1G)를 제조할 수 있기 때문에, 광 반도체 디바이스(1G)의 대량 생산을 구현할 수 있으며, 그 결과 광 반도체 디바이스(1G)의 비용을 절감할 수 있다.
다른 실시예
본 발명은 전술한 실시예로 한정되지 않고, 발명의 사상을 벗어나지 않으면서 다양한 변형이 가능하다. 예컨대, 전술한 실시예에서 설명한 모든 구성요소로부터 여러 개의 구성요소를 생략할 수도 있다. 또한, 상이한 실시예의 구성요소가 적절하게 조합될 수도 있다. 전술한 실시예에서 다양한 숫자를 설명하고 있지만, 이러한 숫자는 예시적인 것이며, 이것으로 한정되는 것은 아니다.
특정의 실시형태를 설명하였지만, 이들 실시형태는 단지 예시적으로만 제공된 것이고, 발명의 범위를 한정하는 것으로 의도되어서는 안 된다. 실제로, 본 명세서에 설명된 신규의 실시형태를 다양한 다른 방식으로 구현할 수도 있고, 또한, 발명의 사상을 벗어나지 않으면서, 본 명세서에서 설명된 실시형태의 구성을 다양하게 생략, 치환 및 변경할 수도 있다. 첨부의 청구범위 및 그 등가물은 발명의 범위 및 사항 내에 있는 그러한 형태 또는 변형을 포함하는 것으로 의도된다.
Claims (20)
- 제1 주면(主面)과, 제1 주면과 반대측의 면인 제2 주면과, 제2 주면에 형성된 제1 전극 및 제2 전극을 구비하는 발광층;
상기 제1 주면 상에 형성된 투명한 투명층;
상기 제1 전극 상에 형성된 제1 금속 포스트;
상기 제2 전극 상에 형성된 제2 금속 포스트;
상기 제2 주면 상에 형성되며, 상기 제1 금속 포스트의 단부 및 제2 금속 포스트의 단부를 노출시킨 상태로 상기 발광층의 측면을 덮고 제1 금속 포스트 및 제2 금속 포스트를 밀봉하도록 구성된 밀봉층
을 포함하는 광 반도체 디바이스. - 제1항에 있어서, 상기 발광층은, 기판 상에서 에피택셜 성장된 후에 기판으로부터 분리되는 반도체 적층체를 포함하는 것인 광 반도체 디바이스.
- 제1항에 있어서, 상기 투명층 상에 형성되고, 상기 발광층으로부터 발광된 광을 흡수하고 상이한 파장의 광을 발광하도록 구성된 형광물질을 구비하는 형광층을 더 포함하는 광 반도체 디바이스.
- 제3항에 있어서, 상기 발광층으로부터 발광된 광은 투명층을 통하여 안내되고, 상기 형광층에서 전환된 상이한 파장의 광이 외측으로 추출될 수 있는 것인 광 반도체 디바이스.
- 제1항에 있어서, 상기 밀봉층은 상기 발광층으로부터 발광된 광을 차광하는 것인 광 반도체 디바이스.
- 제1항에 있어서, 상기 투명층 상에 형성되고, 상기 발광층으로부터 발광된 광을 흡수하고 상이한 파장의 광을 발광하도록 구성된 형광물질을 구비하는 형광층을 더 포함하며,
상기 발광층은, 기판 상에서 에피택셜 성장된 후에 기판으로부터 분리되는 반도체 적층체를 포함하고,
상기 발광층으로부터 발광된 광은 투명층을 통하여 안내되고, 상기 형광층에서 전환된 상이한 파장의 광이 외측으로 추출될 수 있는 것인 광 반도체 디바이스. - 제1항에 있어서, 상기 투명층의 굴절률은 1 이상 2 이하인 것인 광 반도체 디바이스.
- 제3항에 있어서, 상기 형광층은 적어도 조성에 있어서 서로 상이한 2종의 형광물질 입자를 포함하는 것인 광 반도체 디바이스.
- 제3항에 있어서, 상기 형광층은, 적어도 조성에 있어서 서로 상이하며 서로 적층된 2종의 형광막을 포함하는 것인 광 반도체 디바이스.
- 제1항에 있어서, 상기 발광층을 상기 투명층에 접합하도록 구성된 접합층을 더 포함하는 광 반도체 디바이스.
- 제1항에 있어서, 상기 투명층은 렌즈인 것인 광 반도체 디바이스.
- 제11항에 있어서, 상기 렌즈는 볼록 렌즈, 오목 렌즈 및 프레넬 렌즈 중 하나인 것인 광 반도체 디바이스.
- 제1항에 있어서,
상기 제1 금속 포스트의 노출 단부에 형성된 제1 금속층;
상기 제2 금속 포스트의 노출 단부에 형성된 제2 금속층을 더 포함하며,
상기 제1 금속층과 제2 금속층은 솔더 범프인 것인 광 반도체 디바이스. - 제1 주면과, 제1 주면과 반대측의 면인 제2 주면과, 제2 주면에 형성된 제1 전극 및 제2 전극을 구비하는 발광층;
상기 제1 주면 상에 형성되고, 상기 발광층으로부터 발광된 광을 흡수하고 상이한 파장의 광을 발광하도록 구성된 형광물질을 구비하는 형광층;
상기 제1 전극 상에 형성된 제1 금속 포스트;
상기 제2 전극 상에 형성된 제2 금속 포스트;
상기 제2 주면 상에 형성되며, 상기 제1 금속 포스트의 단부 및 제2 금속 포스트의 단부를 노출시킨 상태로 상기 발광층의 측면을 덮고 제1 금속 포스트 및 제2 금속 포스트를 밀봉하도록 구성된 밀봉층
을 포함하는 광 반도체 디바이스. - 제14항에 있어서, 상기 발광층은, 기판 상에서 에피택셜 성장된 후에 기판으로부터 분리되는 반도체 적층체를 포함하는 것인 광 반도체 디바이스.
- 제14항에 있어서, 상기 밀봉층은 상기 발광층으로부터 발광된 광을 차광하는 것인 광 반도체 디바이스.
- 제14항에 있어서, 상기 형광층은 평면에서 보았을 때 발광층의 외측으로 돌출하는 것인 광 반도체 디바이스.
- 제14항에 있어서, 상기 형광층은, 적어도 조성에 있어서 서로 상이한 2종의 형광물질 입자를 포함하는 것인 광 반도체 디바이스.
- 광 반도체 디바이스의 제조 방법으로서,
복수의 반도체층을 구비하는 반도체 적층체의 제1 주면측에 복수 세트의 양극 및 음극을 형성함으로써 발광층을 형성하는 단계로서, 상기 반도체 적층체는 기판 상에서 에피택셜 성장된 후에 기판으로부터 분리되는 것인 단계;
상기 제1 주면과 반대측인 상기 발광층의 제2 주면측 상에 투명층을 형성하는 단계로서, 상기 투명층은 상기 발광층으로부터 발광되는 광에 대하여 투명한 것인 단계;
양극과 음극의 각 세트에 대하여 싱귤레이션(singulation)을 실행하는 단계
를 포함하는 광 반도체 디바이스의 제조 방법. - 제19항에 있어서, 상기 투명층을 형성하는 단계는, 투명층 상에, 발광층으로부터 발광된 광을 흡수하고 상이한 파장을 광을 발광하도록 구성된 형광물질을 구비하는 형광층을 적층하는 단계를 포함하는 것인 광 반도체 디바이스의 제조 방법.
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