KR20110133431A

KR20110133431A - 칩형 전자부품

Info

Publication number: KR20110133431A
Application number: KR1020110052641A
Authority: KR
Inventors: 카츠아키 히가시; 코지 마츠시타; 키요야스 사쿠라다
Original assignee: 가부시키가이샤 무라타 세이사쿠쇼
Priority date: 2010-06-04
Filing date: 2011-06-01
Publication date: 2011-12-12
Also published as: JP5246207B2; TWI517190B; US20110299221A1; CN102332350A; TW201222593A; KR101245250B1; JP2011254040A; EP2393089A1; EP2393089B1; US8687345B2; CN102332350B

Abstract

칩형 전자부품을 실장한 기판에 처짐이 발생했을 경우에도 세라믹 소체에 크랙이 생겨 치명적인 손상을 입는 것을 억제, 방지할 수 있는 신뢰성 높은 칩형 전자부품을 제공한다.
내부전극(3a, 3b)을 구비한 세라믹 소체(10)와, 적어도 세라믹 소체(10)의 단면(10a, 10b)을 포함하는 영역에 형성되며, 직접 또는 간접적으로 내부전극(3a, 3b)과 접속되는 동시에, 세라믹 소체(10)와 접합되도록 형성된 수지 전극층(12a, 12b)과, 수지 전극층을 피복하도록 형성된 도금 금속층(13a, 13b)을 구비한 구성으로 하고, 또한 세라믹 소체와 수지 전극층 사이의 밀착 강도를, 수지 전극층과 도금 금속층 사이의 밀착 강도보다 크게 한다.

Description

칩형 전자부품{CHIP-TYPE ELECTRONIC COMPONENT}

본 발명은 내부도체와 접속하는 외부전극을 구비한 칩형 전자부품에 관한 것이며, 상세하게는 외부전극이 도전 성분과 수지 성분을 포함하는 수지 전극층과 수지 전극층을 피복하는 도금 금속층을 가지고 있는 칩형 전자부품에 관한 것이다.

예를 들면 대표적인 칩형 전자부품 중 하나인 적층 세라믹 콘덴서는 세라믹 유전체로 이루어지는 소체와, 그 내부에 배치된 복수의 내부전극과, 복수의 내부전극과 도통(導通)하도록 배치된 외부전극을 구비한 구조를 가지고 있다.

그리고 이러한 적층 세라믹 콘덴서(칩형 전자부품)로서는, 당해 칩형 전자부품이 실장되는 기판의 처짐에 의한 응력의 완화 작용이 뛰어나, 기판에 처짐 응력(deflection stress)이 가해진 경우에도 종래의 칩형 전자부품에 비해 전기 특성의 열화나 크랙의 발생 등이 적어 신뢰성이 높은 것이 요구되고 있다.

그리고 이 요구에 부합하는 칩형 전자부품으로서, 세라믹 소결체로 이루어지는 칩상 소체의 단면(端面)에 외부전극을 구비하고, 외부전극은, 도전성 페이스트를 소결함으로써 형성된 제1 전극층과, 제1 전극층을 덮도록 배치된 도전성 수지로 이루어지는 제2 전극층을 가지며, 제1 전극층 및 제2 전극층이, 칩상 소체의 단면으로부터, 단면에 인접하는 측면으로 구부러져 형성되어 있는 칩형 전자부품으로서, 제1 전극층의 구부러짐 길이(wrapping around length)를 제2 전극층의 구부러짐 길이의 0.7배 이하로 한 칩형 전자부품이 제안되어 있다(특허문헌 1 참조).

또한 유전체층과 내부전극층을 번갈아 적층해서 이루어지는 자기 소체의 양 단면에, 자기 소체측으로부터 유리 성분을 함유하는 제1 도체층, 수지 성분을 함유하는 제2 도체층, 도금 금속으로 이루어지는 제3 도체층으로 이루어지는 외부전극을 형성한 적층 세라믹 콘덴서로서, 자기 소체와 제1 도체층의 접합 강도를 F1, 제1 도체층과 제2 도체층의 접합 강도를 F2라고 했을 때, F1, F2가,

F1≥1.0kgf,

F2≥1.0kgf,

F1＞F2

의 요건을 구비하도록 한 적층 세라믹 콘덴서가 제안되어 있다(특허문헌 2 참조).

일본국 공개특허공보 평10-284343호 일본국 공개특허공보 평11-219849호

그러나 상기 특허문헌 1의 칩형 전자부품을 기판에 실장하여 기판 굽힘 시험을 실시했을 경우, 도전성 페이스트를 소결함으로써 형성된 제1 전극층, 혹은 그 위에 형성된 도전성 수지로 이루어지는 제2 전극층의 선단부에 처짐 응력이 집중되어, 그 부분에서 세라믹 소체에 크랙이 생기고, 경우에 따라서는 쇼트 불량에 이른다는 문제점이 있어, 반드시 신뢰성이 충분하지는 않은 것이 실정이다.

또한 상기 특허문헌 2에 기재되어 있는 것과 같은 구성을 가지는 칩형 전자부품을 기판에 실장하여 기판 굽힘 시험을 실시했을 경우, 자기 소체와 유리 성분을 함유하는 제1 도체층간보다 접합 강도가 작은, 제1 도체층과 수지 성분을 함유하는 제2 도체층 사이에서 파괴가 발생하여, 수분이 자기 소체(세라믹 소체)의 내부에 침입하기 쉬워져 신뢰성이 저하된다는 문제점이 있다.

본 발명은 상기 과제를 해결하는 것이며, 칩형 전자부품을 실장한 기판에 처짐이 발생하여 칩형 전자부품에 응력이 가해졌을 경우에도 칩형 전자부품을 구성하는 세라믹 소체에 크랙이 생기는 것을 억제, 방지할 수 있고, 기판의 처짐에 대한 내성이 뛰어나며, 신뢰성이 높은 칩형 전자부품을 제공하는 것을 목적으로 한다.

상기 과제를 해결하기 위해, 본 발명의 칩형 전자부품은,

내부전극을 구비한 세라믹 소체와, 상기 내부전극의 단면에 상기 내부전극과 도통하도록 배치된 외부전극을 구비한 칩형 전자부품으로서,

상기 외부전극은,

도전 성분과 수지 성분을 포함하는 수지 전극층으로서, 적어도 상기 세라믹 소체의 단면을 포함하는 영역에 형성되며, 직접 또는 간접적으로 상기 내부전극과 접속되는 동시에, 상기 세라믹 소체와 접합되도록 형성된 수지 전극층과,

상기 수지 전극층을 피복하도록 형성된 도금 금속층을 구비하고 있으면서,

또한 상기 세라믹 소체와 상기 수지 전극층 사이의 밀착 강도가, 상기 수지 전극층과 상기 도금 금속층 사이의 밀착 강도보다 큰 것을 특징으로 하고 있다.

또한 본 발명의 칩형 전자부품에 있어서는 상기 외부전극이, 상기 내부전극과 도통하도록 상기 세라믹 소체의 단면에 형성된 후막(厚膜) 전극층을 구비하고 있고, 상기 수지 전극층은 상기 후막 전극층을 피복하는 동시에, 상기 후막 전극층이 형성되어 있는 영역보다 외측의 영역에서 상기 세라믹 소체와 접합되도록 형성된 구성으로 할 수도 있다.

본 발명의 칩형 전자부품에 있어서, 상기 수지 전극층의 표면 Ag 농도가 2∼8atom%인 것이 바람직하다.

또한 상기 수지 전극층을 구성하는 수지 성분으로서, 커플링제가 첨가된 수지 성분이 사용되고 있는 것이 바람직하다.

또한 상기 수지 전극층의 잔류 응력이 4.8MPa 이하인 것이 바람직하다.

또한 본 발명의 칩형 전자부품에 있어서는, 상기 수지 전극층이, 도전 성분과, 200℃에서 1시간 가열했을 때의 중량 감소율이 4.8중량% 이하인 수지 성분을 포함하는 수지 전극 페이스트를 도포하여 경화시킨 것임이 바람직하다.

본 발명의 칩형 전자부품은 도전 성분과 수지 성분을 포함하는 수지 전극층으로서, 적어도 상기 세라믹 소체의 단면을 포함하는 영역에 형성되며, 직접 또는 간접적으로 내부전극과 접속되는 동시에, 수지 전극층을 피복하도록 형성된 도금 금속층을 구비하고 있으면서, 또한 세라믹 소체와 수지 전극층 사이의 밀착 강도를 수지 전극층과 도금 금속층 사이의 밀착 강도보다 크게 하였으므로, 예를 들면 외부전극을 기판상의 랜드에 솔더링함으로써 본 발명의 칩형 전자부품이 실장된 기판에 처짐 응력이 가해졌을 경우에, 세라믹 소체와 수지 전극층 사이보다 밀착 밀도가 작은 수지 전극층과 도금 금속층 사이에서 박리를 발생시켜, 세라믹 소체에 큰 응력이 가해지는 것을 회피할 수 있게 된다. 그 결과, 기판 굽힘 시험시 등에 있어서 기판에 큰 처짐 응력이 가해졌을 경우에도 세라믹 소체에 크랙이 생기는 것을 방지할 수 있어, 신뢰성이 높은 칩형 전자부품을 제공할 수 있다.

또한 외부전극이, 내부전극과 도통하도록 세라믹 소체의 단면에 형성된 후막 전극층을 구비한 구성으로 하고, 수지 전극층을, 후막 전극층을 피복하는 동시에, 후막 전극층이 형성되어 있는 영역보다 외측의 영역에서 세라믹 소체와 접합시킴으로써, 수지 전극층이, 후막 전극층을 통해 내부전극과 확실하게 도통되어 있는 동시에, 수지 전극층이, 후막 전극층이 형성된 영역보다 외측의 영역에서 세라믹 소체와 접합되고, 후막 전극층의 선단부가 수지 전극층에 의해 확실하게 피복된 구조를 실현할 수 있게 되어, 기판 처짐에 의한 후막 전극층의 선단부에 집중되는 응력을 효과적으로 완화할 수 있고, 또한 도금 공정 등에 있어서 도금액 등이 침투하기 어려운 신뢰성이 높은 칩형 전자부품을 제공할 수 있게 된다.

또한 본 발명의 칩형 전자부품에 있어서, 수지 전극층의 표면 Ag 농도를 2∼8atom%로(수지 전극층의 표면 Ag 농도를 의도적으로 작게) 함으로써, 세라믹 소체와 수지 전극층 사이의 밀착 강도를, 수지 전극층과 도금 금속층 사이의 밀착 강도보다 크게 하는 동시에, 수지 전극층과 도금 금속층의 계면의 밀착 강도를 필요 최소한으로 하여, 통상적인 사용 상태에서는 수지 전극층과 도금 금속층 사이를 확실하게 밀착시켜, 어느 정도 이상의 처짐 응력이 가해졌을 때에는 수지 전극층과 도금 금속층의 계면에서 파괴를 발생시키기 쉽게 할 수 있다. 그 결과, 기판 굽힘 시험시 등에 있어서 기판에 처짐 응력이 가해졌을 경우에도 세라믹 소체에 큰 응력이 가해지지 않도록 해서, 세라믹 소체에의 크랙의 발생을 효율적으로 방지할 수 있게 되어, 본 발명을 보다 실효성 있게 할 수 있다.

또한 수지 전극층을 구성하는 수지 성분으로서, 커플링제가 첨가된 수지 성분이 사용되었을 경우, 세라믹 소체와 수지 전극층의 계면의 밀착 강도를 향상시킬 수 있게 되어, 기판 굽힘 시험시 등에 있어서 기판에 처짐 응력이 가해졌을 경우에, 보다 확실하게 수지 전극층과 도금 금속층의 계면에서 파괴를 발생시켜, 세라믹 소체가 손상을 입는 것을 방지할 수 있게 되어, 본 발명을 더욱 실효성 있게 할 수 있다.

또한 수지 전극층의 잔류 응력을 4.8MPa 이하로 억제함으로써, 세라믹 소체와 수지 전극의 계면의 밀착 강도를 향상시킬 수 있게 되어, 기판 굽힘 시험시 등에 있어서 기판에 처짐 응력이 가해졌을 경우에, 수지 전극층과 도금 금속층의 계면에서 보다 확실하게 파괴를 발생시켜, 세라믹 소체가 손상을 입는 것을 방지할 수 있게 되어, 본 발명을 더욱 실효성 있게 할 수 있다.

또한 도전 성분과, 200℃에서 1시간 가열했을 때의 중량 감소율이 4.8중량% 이하인 수지 성분(즉, 가열 경화시에 휘발하기 어려운 수지)을 포함하는 수지 전극 페이스트를 도포하여 경화시킴으로써, 경화 공정에서, 수지 전극 표면의 수지 성분이 휘발되어 수지 전극층의 표면의 Ag 입자의 노출량이 많아지는 것을 억제하고, 수지 전극층의 표면 Ag 농도가 높아지는 것을 방지하여, 수지 전극층과 도금 금속층의 계면의 밀착 강도를 낮게 억제할 수 있게 된다. 그 결과, 기판 굽힘 시험시 등에 있어서 기판에 처짐 응력이 가해졌을 경우에, 확실하게 도금 금속층과 수지 전극층의 계면에서 파괴를 발생시켜, 세라믹 소체가 손상을 입는 것을 방지할 수 있게 되어, 본 발명을 더욱 실효성 있게 할 수 있다.

도 1은 본 발명의 실시예에 따른 칩형 전자부품(적층 세라믹 콘덴서)의 구성을 나타내는 단면도이다.
도 2는 본 발명의 실시예에서 제작한 시료(칩형 전자부품)에 대하여 실시한 기판 굽힘 시험의 방법을 설명하는 도면이다.
도 3은 본 발명의 실시예에 따른 칩형 전자부품(적층 세라믹 콘덴서)의 변형예를 나타내는 단면도이다.
도 4는 본 발명의 실시예에 따른 칩형 전자부품(적층 세라믹 콘덴서)의 다른 변형예를 나타내는 단면도이다.

이하에 본 발명의 실시예를 나타내어, 본 발명의 특징으로 하는 곳을 더욱 자세하게 설명한다.

<실시예 1>

도 1에 나타내는 바와 같이, 이 실시예의 적층 세라믹 콘덴서(20)는 세라믹 소체(10)와, 세라믹 소체(10)의 내부에 세라믹층(2)을 통해 적층, 배치되며, 세라믹 소체(10)의 대향하는 단면(10a, 10b)에 번갈아 인출된 내부전극(3a, 3b)과, 내부전극(3a, 3b)과 도통하는 한쌍의 외부전극(1a, 1b)을 구비하고 있다.

그리고 외부전극(1a, 1b)은

(a)세라믹 소체(10)의 단면(10a, 10b)에 형성된 후막 전극층(11a, 11b)과,

(b)후막 전극층(11a, 11b)을 피복하는 동시에, 후막 전극층(11a, 11b)이 형성되어 있는 영역보다 외측의 영역, 즉, 후막 전극층(11a, 11b)이 형성되어 있는 영역을 넘어선 영역(구부러짐 부분의 선단측의 영역)(P)에서 세라믹 소체(10)와 접합되도록 형성된 수지 전극층(12a, 12b)과,

(c)수지 전극층(12a, 12b)을 피복하도록 형성된 도금 금속층(13a, 13b)을 구비하고 있다.

한편 상기 후막 전극층(11a, 11b)은 도전성 페이스트를 도포하여 베이킹함으로써 형성되어 있다.

또한 상기 수지 전극층(12a, 12b)은 상술한 수지 전극 페이스트를 도포하여 경화시킴으로써 형성된 도전 성분과 수지 성분을 포함하는 전극층이며, 후막 전극층(11a, 11b)을 피복하는 동시에, 후막 전극층(11a, 11b)이 형성되어 있는 영역을 넘어선 영역(구부러짐 부분의 선단측의 영역)(P)에서 세라믹 소체(10)와 접합되도록 형성되어 있다.

또한 도금 금속층(13a, 13b)은 도통성을 확보하면서, 외부전극(1a, 1b)에 솔더 젖음성(솔더링성;soft-solderability)을 부여할 목적에서 형성된 것이며, 이 실시예에서는 하지층(base layer)으로서 Ni 도금 금속층(14a, 14b)이 형성되고, 그 위에 Sn 도금 금속층(15a, 15b)이 형성되어 있다.

그리고 본 발명의 칩형 전자부품에서는, 세라믹 소체(10)와 수지 전극층(12a, 12b) 사이의 밀착 강도(F1)가, 수지 전극층(12a, 12b)과 도금 금속층(13a, 13b) 사이의 밀착 강도(F2)보다 커지도록 구성되어 있다.

다음으로 이 실시예에 따른 칩형 전자부품(적층 세라믹 콘덴서)을 제조하는데에 이용한 수지 전극 페이스트, 그것을 이용한 칩형 전자부품(적층 세라믹 콘덴서)의 제조방법, 제조한 칩형 전자부품(적층 세라믹 콘덴서)의 특성의 측정방법 등에 대하여 설명한다.

[1]수지 전극 페이스트의 제작

(1)베이스 수지

본 발명에서의 수지 전극층을 형성하기 위해 이용되는 수지 전극 페이스트를 구성하는 수지(베이스 수지)로서는 에폭시 수지, 페놀 수지, 우레탄 수지, 실리콘 수지, 폴리이미드 수지 등의 공지의 각종 열경화성 수지를 사용할 수 있다. 그 중에서도 내열성, 내습성, 밀착성 등이 뛰어난 에폭시 수지는 가장 적절한 수지 중 하나이다.

한편 본 발명에서는 수지 전극 표면에 있어서의 Ag(도전성 필러)의 노출량을 억제하는(표면 Ag 농도가 2∼8atom%가 되도록 하는) 것이 바람직하므로, 수지(베이스 수지)로서는 건조 혹은 가열 경화시 등에 있어서 수지 성분이 휘발되기 어려운 것이 적합하다.

구체적으로는 열풍 건조 오븐 중에서 200℃로 1시간 가열했을 때의 중량 감소율이 4.8중량% 이하인 수지가 적합하다.

또한 동종의 구조를 가지는 수지 성분에서는 분자량이 큰 편이 가열시에 휘발하기 어렵다. 또한 수지 구조의 점에서는 주쇄에 규소 등의 무기 원소를 함유하는 것일수록 가열시의 중량 감소율이 작아진다.

(2)경화제

예를 들어 베이스 수지로서 에폭시 수지를 이용할 경우, 에폭시 수지의 경화제로서는 페놀계, 아민계, 산무수물계, 이미다졸계 등 공지의 각종 화합물을 사용할 수 있다.

또한 페놀계나 산무수물계 경화제를 사용할 경우, 경화 촉진제를 사용함으로써 경화성을 개선할 수 있다. 경화 촉진제로서는 아민계, 이미다졸계 등의 공지의 각종 화합물을 사용하는 것이 가능하다.

(3)커플링제

커플링제는 수지 전극층의 세라믹 소체에의 밀착 강도를 향상시킬 목적에서 첨가한다. 특히 수지 전극층에 있어서는, 도금 처리 등의 수침지(水浸漬)시에 있어서의 밀착 강도 저하의 억제에 큰 효과를 발휘한다. 커플링제로서는 실란계, 티탄계 등의 공지의 각종 화합물을 사용할 수 있다. 또한 베이스 수지로서 에폭시 수지를 사용할 경우에는 실란계 커플링제를 사용함으로써 큰 효과를 기대할 수 있다.

(4)수지 전극 페이스트의 제작

표 1에 나타내는 것과 같은 조성으로 각 원료를 조합한 후, 플래네터리 믹서(planetary mixer)를 이용해서 혼합하고, 또한 금속 3롤밀로 분산시켰다. 그리고나서 용제를 적량 첨가하여 점도를 조정함으로써, 표 1의 시료번호 1∼7의 수지 전극 페이스트를 얻었다.

한편 표 1에서,

에폭시 수지 A: 비스페놀 A형 에폭시 수지, 에폭시 당량 2800g/eq

에폭시 수지 B: 비스페놀 A형 에폭시 수지, 에폭시 당량 1900g/eq

에폭시 수지 C: 비스페놀 A형 에폭시 수지, 에폭시 당량 900g/eq

페놀계 경화제: 노볼락형 페놀 수지

경화 촉진제: 이미다졸 화합물

커플링제: 실란계 커플링제

용제: 디에틸렌글리콜모노부틸에테르

은(Ag) 분말 A: 구상(球狀) 은 분말, D₅₀=1.5㎛

은(Ag) 분말 B: 플레이크(flake)상 은 분말, D₅₀=6.5㎛이다.

[2]칩형 전자부품의 제작

다음으로 상술한 것과 같이 해서 제작한 표 1의 시료번호 1∼7의 수지 전극 페이스트를 이용해서, 칩형 전자부품(적층 세라믹 콘덴서)을 제조하는 방법에 대하여 설명한다.

(1)먼저, 내부전극(3a, 3b)을 구비한 세라믹 소체(10)를 준비한다. 한편 이 세라믹 소체(10)는 예를 들면 내부전극 패턴이 인쇄된 세라믹 그린시트를 적층, 압착함으로써 형성되는 적층체를, 소정의 조건으로 탈지, 소성함으로써 얻어진다. 단, 세라믹 소체(10)의 작성방법에 특별한 제약은 없다.

(2)그리고나서, 세라믹 소체(10)의 단면(10a, 10b)에, 도전성 페이스트를 도포하여 베이킹함으로써 후막 전극층(11a, 11b)을 형성한다.

(3)다음으로 후막 전극층(11a, 11b) 위에 상술한 것과 같이 해서 제작한 수지 전극 페이스트를 도포하고, 열풍 건조 오븐을 이용해서 150℃/1h의 조건으로 건조한 후, 200℃/1h의 조건으로 가열하여 수지 전극 페이스트를 경화시킴으로써 수지 전극층(12a, 12b)을 형성한다.

또한 수지 전극층(12a, 12b)은 후막 전극층(11a, 11b)을 피복하는 동시에, 후막 전극층(11a, 11b)이 형성되어 있는 영역보다 외측의 영역(구부러짐 부분의 선단측의 영역)(P)에서 세라믹 소체(10)와 접합되어 있고, 세라믹 소체(10)의 단면(10a, 10b)은 후막 전극층(11a, 11b)에 의해 피복되어 있는 동시에, 이 수지 전극층(12a, 12b)에 의해 피복된 상태가 된다.

(4)다음으로 수지 전극층(12a, 12b)이 형성된 세라믹 소체(10)에 Ni 도금 및 Sn 도금을 하여, 수지 전극층(12a, 12b)의 표면에 Ni 도금 금속층(14a, 14b) 및 Sn 도금 금속층(15a, 15b)을 구비한 도금 금속층(13a, 13b)을 형성한다. 이로 인해, 도 1에 나타내는 것과 같은 구조를 가지는 표 2의 시료번호 1∼7의 칩형 전자부품(이하의 특성 평가의 대상이 되는 시료)이 얻어진다.

또한 표 2의 시료번호 2 및 3의 시료(칩형 전자부품)는 수지 전극층의 표면 Ag 농도를 조정할 목적에서, 수지 전극층을 형성한 후에(즉, 도금 처리를 하기 전단계에서) 습식 배럴 연마 처리를 하였다.

구체적으로는 표 2의 시료번호 2 및 3의 시료(칩형 전자부품)와, 직경이 1mm인 지르코니아제 볼을 경질(硬質) 폴리 용기에 넣고, 용기 용적의 80∼90%까지 순수(pure water)를 채운 후 뚜껑을 덮고, 포트 랙(pot rack)을 이용해서 120rpm으로 회전시킴으로써 습식 배럴 연마 처리를 하였다. 또한 시료번호 2의 시료에 대해서는 30분간의 습식 배럴 연마 처리를 하고, 시료번호 3의 시료에 대해서는 60분간의 습식 배럴 연마 처리를 하였다.

그 결과, 수지 전극층의 표면 Ag 농도가 시료 2에서는 8atom%, 시료 3에서는 9atom%가 되었다.

[3]특성의 측정

상술한 것과 같이 해서 제작한 칩형 전자부품(적층 세라믹 콘덴서)에 대하여, 이하의 방법으로 특성을 조사하여 평가하였다.

(1)수지 전극층의 표면 Ag 농도의 측정

상술한 것과 같이 해서 각 시료(칩형 전자부품)를 제작함에 있어서, 상기 [2]의 (3) 공정에서 수지 전극층을 형성한 후 XPS(X선 광전자 분광장치)를 이용해서 수지 전극층의 표면 Ag 농도(atom%)를 측정하였다.

(2)잔류 응력의 측정

수지 전극 페이스트를 인청동판 위에 100㎛ 두께로 형성한 후, 열풍 건조 오븐을 이용해서 150℃/1h의 조건으로 건조한 후, 200℃/1h의 조건으로 가열하여 수지 전극 페이스트를 경화시키고, 인청동판의 휨량(warpage amount)(h)을 측정 현미경을 이용해서 측정하였다. 얻어진 휨량의 값과, 경화 후의 수지 전극 페이스트의 물성값으로부터, 경화 후의 수지 전극 페이스트 잔류 응력(σ)을 구하였다. 이 잔류 응력(σ)은 수지 전극층의 잔류 응력에 상당하는 것이다.

(3)수지 전극 페이스트를 구성하는 수지 성분의 중량 감소율의 측정

수지 전극 페이스트를 구성하는 수지 성분을 알루미늄 호일 컵에 1.0∼1.1g 칭량해 넣은 후, 열풍 건조 오븐에서 200℃/1h의 조건으로 가열 처리하고, 가열 전후에 있어서의 중량 감소율을 구하였다.

(4)기판 굽힘 시험

상기 [2]에서 제작한 각 시료(칩형 전자부품)를, 무연 솔더를 이용해서 유리 에폭시 기판에 실장한 후, 처짐 시험기(deflection tester)를 이용해서 도 2에 나타내는 바와 같이, 칩형 전자부품의 실장부의 아래쪽에서 유리 에폭시 기판에 처짐 응력을 가해 기판 굽힘 시험을 실시하였다.

시험은 도 2에 나타내는 바와 같이, 칩형 전자부품(20)이 실장된 기판(21)이 5mm 처질 때까지(즉, 도 2의 처짐량(X)이 5mm가 될 때까지) 응력을 가하고, 그 후 5초간 유지하였다. 그리고 시험 후의 칩을 수지로 고정한 후 단면 연마하고, 실체 현미경을 이용해서 외부전극의 파괴 부분을 조사하는 동시에, 세라믹 소체에의 크랙 발생 유무를 조사하였다.

또한 평가 결과를 나타내는 표 2의 "기판 굽힘 시험시의 파괴 부분"란에서는 외부전극의 파괴 부분(박리 부분)이 수지 전극층과 도금 금속층의 계면인 것을 'A', 파괴 부분(박리 부분)이 세라믹 소체와 수지 전극층의 계면인 것을 'B'라고 기재하였다.

또한 "기판 굽힘 시험시의 세라믹 소체에의 크랙 발생 유무"란에서는 세라믹 소체에 크랙의 발생이 인정되지 않는 것을 '무(양호)', 세라믹 소체에 크랙의 발생이 인정된 것을 '유(불량)'로 판정하였다.

(5)전기 특성

각 시료의 전기 특성을 평가하는데 있어서는 이하의 방법으로 각 시료에 대하여 등가직렬저항을 측정하였다. 측정시에는 임피던스 애널라이저를 이용해서 측정 주파수 1MHz의 조건으로 등가직렬저항을 측정하였다. 등가직렬저항의 값이 100mΩ 이하인 시료를 ○(양호), 100mΩ를 상회한 시료를 △(가능)로 판정하였다. 이것은 용도에 따라서는 등가직렬저항의 값이 100mΩ를 상회해도 실용이 가능한 경우도 있는 것에 따른다.

상술한 것과 같이 해서 조사한 특성을 표 2에 나타낸다.

(6)평가

표 2에 나타내는 바와 같이, 수지 전극 표면의 은 농도가 2∼8atom%의 범위에 있는 시료번호 1, 2, 5, 6의 시료는 기판 굽힘 시험시에 있어서의 외부전극의 파괴가 수지 전극층과 도금 금속층의 계면 혹은 그 근방에서 생기고 있어, 세라믹 소체에 크랙의 발생은 인정되지 않았다. 이것은 수지 전극 표면의 은 농도가 2∼8atom%의 범위로 제어되어 있기 때문에, 세라믹 소체와 수지 전극층 사이의 밀착 강도가, 수지 전극층과 도금 금속층 사이의 밀착 강도보다 커져, 기판 굽힘 시험시에 있어서의 외부전극의 파괴가, 수지 전극층과 도금 금속층의 계면(혹은 그 근방)에서 발생하여, 세라믹 소체에 대하여, 크랙을 발생시키는 큰 응력이 가해지지 않은 것에 기인한 것이다.

한편 배럴 연마에 의해 수지 전극층의 표면 Ag 농도를 9atom%로 높인 시료번호 3의 시료의 경우, 기판 굽힘 시험시에 있어서의 외부전극의 파괴가 세라믹 소체와 수지 전극층의 계면 혹은 그 근방에서 생기고 있어, 세라믹 소체에 크랙이 발생하는 것이 확인되었다. 이것은 수지 전극층의 표면 Ag 농도가 9atom%로 높기 때문에, 수지 전극층과 도금 금속층 사이의 밀착 강도가, 세라믹 소체와 수지 전극층 사이의 밀착 강도보다 커져, 기판 굽힘 시험시에 세라믹 소체에 대하여 큰 응력이 가해져 세라믹 소체에 크랙이 발생한 것이라고 생각된다.

또한 수지 전극층의 표면 Ag 농도가 1atom%로 낮은 시료번호 4의 시료의 경우, 기판 굽힘 시험시에 있어서의 외부전극의 파괴가 수지 전극층과 도금 전극층의 계면 혹은 그 근방에서 생기고 있어, 세라믹 소체에 크랙의 발생은 인정되지 않았지만, 등가직렬저항의 값이 높은 것이 확인되었다.

이것은 수지 전극층의 표면 Ag 농도가 낮아 도금 금속층을 형성할 때의 도금 부착성이 나쁘기 때문에, 등가직렬저항의 값이 높아진 것이라고 생각된다.

한편 수지 전극층의 표면 Ag 농도가 2atom%보다 낮아지면, 상술한 것과 같이, 등가직렬저항의 값이 높아지지만, 세라믹 소자에 크랙이 발생하는 것과 같은 치명적인 결함은 아니며, 또한 칩형 전자부품의 용도에 따라서는 규격 내가 되는 경우도 있으므로, 수지 전극층의 표면 Ag 농도가 2atom%를 밑도는 경우에도 본 발명은 의의가 있다고 할 수 있다.

또한 200℃에서의 중량 감소율이 6중량%로 높은 수지 성분을 포함하는 수지 전극 페이스트를 이용한 시료번호 7의 시료의 경우, 수지 전극층의 표면 Ag 농도가 10atom%로 높아져, 기판 굽힘 시험시에 세라믹 소체와 수지 전극층의 계면 혹은 그 근방에서 파괴가 생기는 동시에, 세라믹 소체에 크랙이 발생하는 것이 확인되었다.

이것은 수지 전극 페이스트를 가열, 경화시켜 수지 전극층을 형성하는 공정에서, 수지 전극 표면의 수지 성분이 휘발되어, Ag 입자가 수지 전극층의 표면으로부터 노출되는 비율이 커져 수지 전극층의 표면 Ag 농도가 높아지는 동시에, 수지 전극층의 잔류 응력이 커지고, 그 결과, 수지 전극층과 도금 금속층의 계면의 밀착 강도가, 세라믹 소체와 수지 전극층의 밀착 강도보다 커져, 세라믹 소체와 수지 전극층의 계면에서(혹은 그 근방에서) 파괴가 생기는 동시에, 세라믹 소체에 크랙이 발생한 것이라고 생각된다.

이상의 결과로부터, 수지 전극층의 표면 Ag 농도를 2∼8atom%가 되도록 했을 경우, 세라믹 소체와 수지 전극층 사이의 밀착 강도를, 수지 전극층과 도금 금속층 사이의 밀착 강도보다 크게 할 수 있게 되어, 기판 굽힘 시험시 등에 있어서 기판에 처짐 응력이 가해졌을 경우에도 세라믹 소체에 큰 응력이 가해지는 것을 방지하여, 세라믹 소체에 크랙이 생기는 것을 회피할 수 있음이 확인되었다.

또한 이 실시예에서는 세라믹 소체와 수지 전극층의 계면의 밀착 강도를 향상시키는 견지에서, 커플링제가 첨가된 수지 전극 페이스트를 이용해서, 도금 처리시에 생기는 수지 전극층의 세라믹 소체에의 밀착 강도의 저하를 방지하거나, 수지 전극층의 잔류 응력을 작게 하여, 수지 전극층과 세라믹 소체의 계면의 밀착 강도를 증가시키는 등의 효과를 향상시키도록 하였지만, 경우에 따라서는 커플링제가 첨가되어 있지 않은 수지 전극 페이스트를 이용하는 것도 가능하다.

또한 상기 실시예에서는 외부전극이 후막 전극층을 구비하고 있는 경우를 예로 들어 설명하였지만, 본 발명은 후막 전극층을 구비하지 않은 구성, 즉 수지 전극층이 세라믹 소체의 단면에 직접 형성되고, 그 위에 도금 금속층을 형성하도록 한 구성인 경우에도 적용할 수 있다.

나아가 세라믹 소체의 단면의 내부전극의 노출 부분에 도금을 실시한 후, 상기 단면에 수지 전극층을 형성하고, 그 위에 도금 금속층을 형성하도록 한 구성인 경우에도 적용할 수 있다.

또한 본 발명은 기판에 처짐 응력이 걸렸을 때에, 수지 전극층과 도금 금속층의 계면에서 박리를 발생시킴으로써, 세라믹 소체 내부에 크랙이 발생하는 것을 방지하는 것을 목적으로 하는 것이지만, 이하의 변형예 1, 2와 같은 구성으로 해서 2중의 페일 세이프(fail safe) 기능을 부여하도록 하는 것도 가능하다.

<변형예 1>

예를 들면 도 3에 나타내는 바와 같이, 다른 극성의 한쌍의 외부전극(1a 또는 1b)에 접속된 내부전극(3a 또는 3b)의 선단(T1)이, 그 내부전극(3a 또는 3b)이 접속되어 있는 외부전극(1a 또는 1b)과는 반대측의 외부전극(1a 또는 1b)의 구부러짐 부분(꺾이는 부분)의 선단(T2)의 투영 위치에 이르지 않도록 짧게 형성한다(즉, 길이방향의 갭(G)을 크게 취한다). 이러한 구성으로 함으로써 만일 세라믹 소체(10)에 크랙이 발생한 경우에도 치명적인 불량을 회피할 수 있다. 한편 도 3에서 도 1과 동일 부호를 붙인 부분은 도 1의 각 부호로 나타낸 부분과 동일하거나 또는 상당하는 부분이다.

<변형예 2>

예를 들면 도 4에 나타내는 바와 같이, 세라믹 소체(10)의 내부에, 다른 극성의 한쌍의 외부전극(1a, 1b)에 접속된 내부전극(접속 내부전극)(3a, 3b)과, 외부전극(1a, 1b)의 어느 것에도 접속되지 않은 내부전극(비접속 내부전극)(103)이 적층방향으로 번갈아 배치되고, 이 비접속 내부전극(103)을 통해 용량이 취득되도록 구성한다(즉, 등가 회로로 나타내면 콘덴서가 직렬 접속된 구성으로 한다). 이러한 구성으로 함으로써 만일 세라믹 소체에 크랙이 발생한 경우에도 치명적인 불량의 발생을 회피할 수 있다. 한편 도 4에서 도 1과 동일 부호를 붙인 부분은 도 1의 각 부호로 나타낸 부분과 동일 또는 상당하는 부분이다.

또한 상기 실시예에서는 적층 세라믹 콘덴서를 예로 들어 설명했지만, 본 발명은 적층 세라믹 콘덴서에 한하지 않고, 수지 전극층과, 도금 금속층을 구비한 외부전극을 가지는 각종 칩형 전자부품에 적용하는 것이 가능하다.

본 발명은 또한 그 밖의 점에 있어서도 상기 실시예에 한정되지 않으며, 후막 전극층을 구성하는 전극재료나, 도금 금속층을 구성하는 금속재료의 종류, 세라믹 소체를 구성하는 세라믹재료의 종류 등에 관하여, 발명의 범위 내에서 다양한 응용, 변형을 가하는 것이 가능하다.

1a, 1b 외부전극
2 세라믹층
3a, 3b 내부전극
10 세라믹 소체
10a, 10b 세라믹 소체의 단면
11a, 11b 후막 전극층
12a, 12b 수지 전극층
13a, 13b 도금 금속층
14a, 14b Ni 도금 금속층
15a, 15b Sn 도금 금속층
20 칩형 전자부품(적층 세라믹 콘덴서)
21 기판
X 처짐량

Claims

내부전극을 포함한 세라믹 소체와, 상기 내부전극의 단면에, 상기 내부전극과 도통(導通)하도록 배치된 외부전극을 포함한 칩형 전자부품으로서,
상기 외부전극은,
도전 성분과 수지 성분을 포함하는 수지 전극층으로서, 적어도 상기 세라믹 소체의 단면을 포함하는 영역에 형성되며, 직접 또는 간접적으로 상기 내부전극과 접속되는 동시에, 상기 세라믹 소체와 접합되도록 형성된 수지 전극층과,
상기 수지 전극층을 피복하도록 형성된 도금 금속층을 포함하고 있으면서,
또한 상기 세라믹 소체와 상기 수지 전극층 사이의 밀착 강도가, 상기 수지 전극층과 상기 도금 금속층 사이의 밀착 강도보다 큰 것을 특징으로 하는 칩형 전자부품.
제1항에 있어서,
상기 외부전극은 상기 내부전극과 도통하도록 상기 세라믹 소체의 단면에 형성된 후막(厚膜) 전극층을 포함하고 있고, 상기 수지 전극층은 상기 후막 전극층을 피복하는 동시에, 상기 후막 전극층이 형성되어 있는 영역보다 외측의 영역에서 상기 세라믹 소체와 접합되도록 형성되어 있는 것을 특징으로 하는 칩형 전자부품.
제1항 또는 제2항에 있어서,
상기 수지 전극층의 표면 Ag 농도가 2∼8atom%인 것을 특징으로 하는 칩형 전자부품.
제1항 또는 제2항에 있어서,
상기 수지 전극층을 구성하는 수지 성분으로서, 커플링제가 첨가된 수지 성분이 사용되고 있는 것을 특징으로 하는 칩형 전자부품.
제1항 또는 제2항에 있어서,
상기 수지 전극층의 잔류 응력이 4.8MPa 이하인 것을 특징으로 하는 칩형 전자부품.
제1항 또는 제2항에 있어서,
상기 수지 전극층이, 도전 성분과, 200℃에서 1시간 가열했을 때의 중량 감소율이 4.8중량% 이하인 수지 성분을 포함하는 수지 전극 페이스트를 도포하여 경화시킨 것임을 특징으로 하는 칩형 전자부품.