KR102067175B1 - 적층 세라믹 전자부품 및 그 제조방법 - Google Patents

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Abstract

본 발명의 일 실시형태는 복수의 유전체층을 포함하는 세라믹 본체; 상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 상기 제1 및 제2 단면을 통해 번갈아 노출되도록 배치된 복수의 제1 내부전극 및 제2 내부 전극; 상기 제1 내부전극 및 제2 내부전극과 각각 전기적으로 연결된 제1 및 제2 전극층; 상기 제1 및 제2 전극층과 상기 세라믹 본체의 상기 제1 및 제2 전극층에 인접한 영역에 형성된 전도성 수지층; 및 상기 전도성 수지층이 형성된 세라믹 본체의 외부면과 상기 전도성 수지층 사이에 존재하는 코팅층; 을 포함하는 적층 세라믹 커패시터를 제공할 수 있다.

Description

적층 세라믹 전자부품 및 그 제조방법{Multi-layered ceramic electronic parts and fabricating method thereof}
본 발명은 적층 세라믹 전자부품 및 적층 세라믹 전자부품의 제조방법에 관한 발명이다.
전자 제품이 소형화되어 가면서 각종 전자부품도 소형화 칩 형태화 되고 있다. 예를 들어 세라믹 소재의 소형 커패시터는 세라믹 소재의 칩 형 몸체의 양 끝 단부에 일정한 폭을 가지는 외부전극이 형성되어 있다.
일반적으로 외부전극의 제조방법은 제조공정의 편의를 위하여 침 몸체의 한쪽 끝을 페이스트에 찍어서 도포하는 방법을 많이 사용한다. 이 후 페이스트가 전극 형태를 갖추도록 하기 위하여 신속하게 열처리를 하여 고화시킨다.
이때 페이스트를 도포하고 건조하는 과정에서 외부전극의 페이스트가 반달 모양으로 가운데 부분이 칩 몸체 쪽으로 더 많이 흐르는 현상이 발생한다.
외부전극 페이스트가 칩 몸체 쪽으로 흘러 생성된 외부전극 밴드의 폭이 지나치게 크면 외관 불량, 규격 불량, 픽업(pick-up) 불량, 툼스톤(tombstone) 불량 등이 발생할 수 있고, 반면 외부전극 밴드 폭이 너무 작으면 휨, 고착강도 미달 불량 등이 발생할 수 있다. 또한 외부전극의 밴드 폭이 비대칭이 되는 경우 이와 같은 불량을 더욱 심각하게 한다.
또한 외부전극의 밴드 폭의 편차가 균일하지 않으면 전기적 특성의 재현성을 얻을 수 없다. 그러므로 외부전극의 밴드폭(band width)이 균일하게 형성될 것이 요청되고 있다.
대한민국 공개특허공보 제 2012-0083725 호 대한민국 공개특허공보 제 2009-0083124 호
본 발명은 적층 세라믹 전자부품 및 적층 세라믹 전자부품의 제조방법을 제공하고자 한다.
본 발명의 일 실시형태는 복수의 유전체층을 포함하는 세라믹 본체; 상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 상기 제1 및 제2 단면을 통해 번갈아 노출되도록 배치된 복수의 제1 내부전극 및 제2 내부 전극; 상기 제1 내부전극 및 제2 내부전극과 각각 전기적으로 연결된 제1 및 제2 전극층; 상기 제1 및 제2 전극층과 상기 세라믹 본체의 상기 제1 및 제2 전극층에 인접한 영역에 형성된 전도성 수지층; 및 상기 전도성 수지층이 형성된 세라믹 본체의 외부면과 상기 전도성 수지층 사이에 존재하는 코팅층; 을 포함하는 적층 세라믹 커패시터를 제공할 수 있다.
상기 코팅층은 실리콘 및 불소를 포함할 수 있다.
상기 실리콘은 불소 100 몰부에 대해 0.5 내지 45 몰부로 포함될 수 있다.
상기 코팅층은 실리콘 및 실리콘 화합물 중 적어도 하나 이상과 불소 및 불소 화합물 중 적어도 하나 이상을 포함할 수 있다.
상기 전도성 수지층은 전도성 금속 및 열경화성 수지를 포함할 수 있다.
상기 열경화성 수지는 에폭시 수지를 포함할 수 있다.
본 발명의 다른 실시형태는 유전체층 및 내부전극을 포함하는 세라믹 본체; 상기 내부전극과 전기적으로 연결되는 전극층; 상기 세라믹 본체의 표면에 형성된 표면에너지감소층; 및 상기 전극층 및 상기 표면에너지감소층 상에 형성된 전도성 수지층; 을 포함하는 적층 세라믹 전자부품을 제공할 수 있다.
상기 표면에너지감소층은 실리콘 및 불소를 포함할 수 있다.
본 발명의 또 다른 실시형태는 유전체층 및 내부전극을 포함하는 세라믹 본체를 마련하는 단계; 상기 내부전극과 전기적으로 연결되는 전극층을 마련하는 단계; 상기 세라믹 본체의 표면에 코팅층을 형성하는 단계; 상기 전극층 및 상기 코팅층상에 전도성 수지 페이스트를 도포하는 단계; 상기 전도성 수지 페이스트를 경화하여 전도성 수지층을 형성하는 단계; 를 포함하는 적층 세라믹 전자부품의 제조방법을 제공할 수 있다.
상기 코팅층은 실리콘 및 불소를 포함할 수 있다.
상기 실리콘은 불소 100 몰부에 대해 0.5 내지 45 몰부로 포함될 수 있다.
상기 코팅층은 플라즈마 코팅에 의하여 상기 세라믹 소결체의 표면에 코팅될 수 있다.
상기 플라즈마 코팅은 플라즈마 처리공정과 플라즈마 중합공정을 포함할 수 있다.
상기 전도성 수지층은 전도성 금속 및 열경화성 수지를 포함할 수 있다.
상기 열경화성 수지는 에폭시 수지를 포함할 수 있다.
상기 전도성 수지층은 상기 전도성 수지페이스트를 300℃미만의 온도에서 경화시켜 형성될 수 있다.
본 발명에 의하면 외부전극의 밴드 폭이 균일하게 형성된 적층 세라믹 전자부품을 제조할 수 있다.
나아가 외부전극의 박리현상이 개선되어 신뢰성이 우수한 적층 세라믹 전자부품을 제공할 수 있다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 나타내는 사시도이다.
도 2는 도 1의 A-A' 단면도이다.
도 3은 적층 세라믹 커패시터 외부전극의 밴드 형상을 설명하기 위한 평면도이다.
도 4은 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터의 제조방법을 설명하는 흐름도이다.
본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한 명세서 전체에서, "상에" 형성된다고 하는 것은 직접적으로 접촉하여 형성되는 것을 의미할 뿐 아니라, 사이에 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙이도록 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 설명한다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 나타내는 사시도이다.
도 2는 도 1의 A-A' 단면도이다.
도 3은 적층 세라믹 커패시터 외부전극의 밴드 형상을 설명하기 위한 평면도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터(100)는 세라믹 본체(110); 및 제1, 제2 외부전극(131, 132)을 포함한다.
상기 세라믹 본체(110)는 커패시터의 용량 형성에 기여하는 부분으로서의 액티브층과, 상하 마진부로서 액티브층의 상하부에 각각 형성된 상부 및 하부 커버층을 포함할 수 있다. 상기 액티브층은 유전체층(111)과 내부전극(121,122)을 포함하며, 유전체층(111)을 사이에 두고 복수의 제1 및 제2 내부전극(121,122)이 교대로 형성될 수 있다.
본 발명의 일 실시형태에서, 세라믹 본체(110)는 형상에 있어 특별히 제한은 없지만, 실질적으로 육면체 형상일 수 있다. 칩 소성 시 세라믹 분말의 소성 수축과 내부전극 패턴 존부에 따른 두께차이 및 세라믹 본체 모서리부의 연마로 인하여, 세라믹 본체(110)는 완전한 육면체 형상은 아니지만 실질적으로 육면체에 가까운 형상을 가질 수 있다.
본 발명의 실시 예들을 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도면 상에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다. 여기서, 두께 방향은 유전체층이 적층된 적층 방향과 동일한 개념으로 사용될 수 있다.
상기 세라믹 본체(110)는 두께 방향으로 서로 대향하는 제1 및 제2 주면과 폭 방향으로 서로 대향하면서 상기 제1 주면 및 제2 주면을 연결하는 제1 및 제2 측면 그리고 길이방향으로 서로 대향하면서 상기 제1 주면 및 제2 주면을 연결하는 제1 및 제2 단면을 가질 수 있다.
상기 내부전극은 제1 및 제2 내부전극(121,122)으로 이루어지며 제1 및 제2 내부전극은 상기 유전체층(111)을 사이에 두고 서로 대향하도록 배치될 수 있다. 제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 한 쌍의 전극으로서, 유전체층(111) 상에 소정의 두께로 전도성 금속을 포함하는 전도성 페이스트를 인쇄하여 유전체층(111)의 적층 방향을 따라 세라믹 본체의 양 단면을 통해 번갈아 노출되도록 형성될 수 있으며, 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.
즉, 제1 및 제2 내부 전극(121, 122)은 세라믹 본체(110)의 양 단면을 통해 번갈아 노출되는 부분을 통해 제1 및 제2 외부 전극(131, 132)과 각각 전기적으로 연결될 수 있다.
따라서, 제1 및 제2 외부 전극(131, 132)에 전압을 인가하면 서로 대향하는 제1 및 제2 내부 전극(121, 122) 사이에 전하가 축적되고, 이때 적층 세라믹 커패시터(100)의 정전 용량은 제1 및 제2 내부 전극(121, 122)의 서로 중첩되는 영역의 면적과 비례하게 된다.
이러한 제1 및 제2 내부 전극(121, 122)의 두께는 용도에 따라 결정될 수 있으며 세라믹 본체(110)의 크기를 고려하여 설계할 수 있다.
또한, 제1 및 제2 내부 전극(121, 122)에 포함되는 전도성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
이때, 유전체층(111)의 두께는 적층 세라믹 커패시터의 용량 설계에 맞추어 적절히 결정될 수 있다.
또한, 유전체층(111)은 고유전률을 갖는 세라믹 분말, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 분말을 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
상부 및 하부 커버층은 내부 전극을 포함하지 않는 것을 제외하고는 유전체층(111)과 동일한 재질 및 구성을 가질 수 있다. 상부 및 하부 커버층은 단일 유전체층 또는 2 개 이상의 유전체층을 액티브층의 상하면에 각각 상하 방향으로 적층하여 형성된 것으로 볼 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 제1 및 제2 내부 전극(121,122)의 손상을 방지하는 역할을 수행할 수 있다.
상기 제1 외부전극(131)은 상기 제1 내부전극(121)과 전기적으로 연결되며, 상기 제2 외부전극(132)은 상기 제2 내부전극(122)과 전기적으로 연결될 수 있다. 상기 제1 외부전극(131)은 제1 전극층(131a), 전도성 수지층(131b)을 포함할 수 있으며, 나아가 전도성 수지층 상에 도금층(131c, 131d)을 더 포함할 수 있다.
상기 제2 외부전극(132)은 제2 전극층(132a), 전도성 수지층(132b)을 포함할 수 있으며, 상기 전도성 수지층 상에 도금층(132c, 132d)을 더 포함할 수 있다.
상기 도금층은 니켈 도금층(131c, 132c)및 주석 도금층(131d, 132d)을 포함할 수 있으며, 상기 주석 도금층은 상기 니켈 도금층 상에 형성될 수 있다.
상기 제1 및 제2 전극층(131a, 132a)은 제1 및 제2 내부전극과 직접적으로 연결되어 외부전극과 내부전극 간 전기적 도통을 확보한다.
상기 제1 및 제2 전극층(131a, 132a)은 전도성 금속을 포함할 수 있으며, 상기 전도성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 금(Au) 또는 이들의 합금일 수 있으나 본 발명이 이에 한정되는 것은 아니다.
상기 제1 및 제2 전극층(131a, 132a)은 전도성 금속을 포함하는 페이스트의 소성에 의해 형성되는 소성형 전극일 수 있다.
상기 제1 및 제2 전극층(131a, 132a)은 상기 세라믹 본체의 제1 및 제2 단면에 형성될 수 있으며, 상기 제1 및 제2 단면에서 제1 및 제2 주면과 제1 및 제2 측면으로 일부 연장되어 형성될 수 있다. 다만, 상기 제1 및 제2 전극층은 제1 및 제2 내부전극과의 전기적 도통을 확보할 수 있으면 되므로 제1 및 제2 주면과 제1 및 제2 측면으로 연장되는 전극층 밴드부의 길이는 짧게 형성될 수 있다.
상기 제1 및 제2 전극층(131a, 132a) 상에는 전도성 수지층(131b, 132b)이 배치될 수 있다. 즉 상기 제1 및 제2 전극층의 외측에는 전도성 수지층이 배치될 수 있으며, 상기 전도성 수지층은 상기 세라믹 본체의 제1 및 제2 단면에 형성된 전극층으로부터 상기 제1 및 제2 주면과 제1 및 제2 측면으로 연장되어 형성될 수 있다.
상기 전도성 수지층은 상기 제1 및 제2 전극층의 가장자리를 모두 덮도록 형성될 수 있으며, 제1 및 제2 주면과 제1 및 제2 측면으로 연장되는 전도성 수지층 밴드부의 길이는 전극층 밴드부의 길이보다 길게 형성될 수 있다.
즉, 상기 전도성 수지층(131b, 132b)은 상기 제1 및 제2 전극(131a, 132a)층과, 상기 제1 및 제2 전극층과 인접한 세라믹 본체를 덮도록 형성될 수 있다.
상기 전도성 수지층(131b, 132b)은 도전성 분말과 베이스 수지를 포함하며, 상기 베이스 수지는 열경화성 수지를 포함할 수 있다. 상기 열경화성 수지는 이에 제한되는 것은 아니나 에폭시 수지일 수 있다.
전도성 수지층이 연장된 세라믹 본체의 외부면에는 코팅층(140)이 존재할 수 있다. 다시 말해, 전도성 수지층에 의해 덮이는 세라믹 본체의 외부면과 상기 전도성 수지층 사이에는 코팅층(140)이 배치될 수 있다.
즉, 상기 제1 및 제2 전극층에 인접한 세라믹 본체의 외부면에 코팅층이 형성되며, 상기 코팅층과 제1 및 제2 전극층을 덮도록 상기 전도성 수지층이 제1 및 제2 전극층에서 연장되어 형성될 수 있다.
상기 코팅층(140)은 실리콘 및 불소를 포함할 수 있으며, 상기 실리콘은 불소 100 몰부에 대해 0.5 내지 45 몰부로 포함될 수 있다.
이에 한정되는 것은 아니나 상기 코팅층은 실리콘 및 불소를 포함하는 화합물 형태로 실리콘과 불소를 포함할 수 있으며, 실리콘 및 실리콘 화합물 중 적어도 하나 이상과 불소 및 불소 화합물 중 적어도 하나 이상을 포함할 수 있다.
상기 코팅층(140)은 세라믹 본체의 표면에 형성되어, 세라믹 본체의 표면에너지를 감소시킬 수 있다. 즉 상기 코팅층은 표면에너지감소층으로 볼 수 있다.
제1 및 제2 전극층 형성 후 딥핑(dipping) 방식에 의하여 전극층 상에 전도성 수지층(131b, 132b) 형성을 위한 전도성 수지 페이스트를 직접 도포하는 경우 흐름성을 가지는 전도성 수지 페이스트는 세라믹 본체(110)의 모서리에서 중심부로 갈수록 많이 흐르게 되고, 전도성 수지층의(131b, 132b)의 경계가 마치 반달 모양처럼 형성되는 현상이 발생한다.
도 3은 적층 세라믹 커패시터 외부전극의 밴드 형상을 설명하기 위한 상부 평면도이다. 도 3을 참조하면, 'a' 는 전도성 수지층의 전체 밴드폭(band width)를 의미하고, 'b' 는 전도성 수지층 페이스트가 흘러 반달모양으로 돌출된 폭을 나타낸다. 'a`'은 이상적인 전도성 수지층의 밴드 폭을 의미한다.
상기 전도성 수지층의 밴드 폭이 일정하지 않게 형성되는 이유는 세라믹 본체(110)의 모서리 부분과 중심 부분의 표면에너지가 균일하지 않고 중심 부분으로 갈수록 표면에너지가 점점 더 증가하기 때문이다.
이와 같이 세라믹 본체(110)의 모서리 부분과 중심부분의 표면에너지가 균일하지 않은 것은 세라믹 본체(110)의 기하학적 형상 및 이로 인한 소결 이력의 차이 때문인 것으로 이해된다.
상기 전도성 수지층의 밴드 폭이 일정하지 않게 형성되는 현상은 세라믹 본체(110)의 표면 에너지가 균일하지 않아 발생하는 것이기 때문에 세라믹 본체(110)의 표면 에너지를 균일하게 하고자 세라믹 소결체(110)의 표면에 코팅층(140)을 형성할 수 있다.
이러한 밴드 폭 불균일 현상은 특히 전도성 수지층 형성을 위한 전도성 수지 페이스트 도포 시 심하게 발생한다. 이는 전도성 수지 페이트스의 표면장력이 작기 때문이다. 본 발명은 상기 전도성 수지 페이스트의 흐름 및 전도성 수지층의 밴드 폭 불균형을 방지하기 위한 코팅 물로 실리콘 및 불소를 모두 포함하는 물질을 사용할 수 있다.
코팅 물질은 코팅되었을 때 코팅층(140)의 표면에너지가 작은 것을 선정하는 것이 바람직하다. 다시 말하면 코팅물질의 표면장력은 전도성 수지 페이스트 내 용제의 표면장력보다 작은 것이 바람직하다.
이 경우 전도성 수지 페이스트의 코팅층(140)에 대한 젖음성(wettablity)이 작아지게 되며 전도성 수지 페이스트의 코팅층에 대한 젖음성이 작으면 전도성 수지 페이스트가 코팅층에 도포 되었을 때 전도성 수지 페이스트는 도포된 부위에 머물러 있으려 할 뿐 임의적으로 코팅층 상에서 퍼져나가지 않는다.
이렇게 되면 전도성 수지층(131b, 132b)의 밴드폭(a)을 보다 정밀하게 조절할 수 있으며, 밴드폭 불균일 현상도 방지할 수 있다.
나아가 본 발명의 코팅층(140)은 전도성 수지 페이스트의 경화 후에도 세라믹 본체 표면과 전도성 수지층 사이에 남아 전도성 수지층과 세라믹 본체의 접합력을 향상시킬 수 있다.
본 발명의 전도성 수지 페이스트는 열경화성 수지를 포함하며, 상기 전도성 수지 페이스를 300℃ 미만의 온도에서 경화시켜 전도성 수지층을 형성할 수 있다.
세라믹 본체의 표면에너지를 감소시키기 위해 처리된 코팅층의 경우 약 300℃를 초과하는 온도에서 열처리 시 제거되게 되지만, 본 발명의 전도성 수지층(131b, 132b)은 별도의 소성과정 없이 열 경화에 의해 형성할 수 있다. 상기 전도성 수지층의 열 경화 온도는 일반적으로 150℃ 내지 200℃에서 수행되므로 전도성 수지층 형성과정에서 본 발명의 코팅층이 제거되지 않고 잔존하게 된다.
따라서 상기 코팅층이 전도성 수지층과 세라믹 본체의 접착력을 향상시키는 역할을 수행할 수 있다.
특히 본 발명의 코팅층은 실리콘을 포함함으로써 접착력을 현저히 향상시킬 수 있다. 상기 실리콘은 불소 100 몰부에 대해 0.5 내지 45 몰부로 포함될 수 있다.
불소의 경우 17족 원소이므로 단일 결합만 가능하므로 불소가 세라믹 본체의 표면과 결합하는 경우 전도성 수지층과 추가의 결합이 어렵지만, 실리콘의 경우 14족 원소이므로 4개의 공유 결합이 가능하며, 세라믹 본체와 전도성 수지층에 포함된 원소 모두와 공유 결합을 할 수 있어, 세라믹 본체와 전도성 수지층 사이의 결합력을 강화할 수 있다.
특허문헌 1과 같이 불소화합물만을 사용하여 세라믹 본체를 코팅하고 외부전극(본 발명의 전극층에 대응)을 형성하는 경우, 실리콘을 포함하지 않아 세라믹 본체와 외부전극 사이의 결합력을 강화할 수 없다. 나아가 특허문헌 1의 경우 실리콘 포함 여부와 무관하게 외부전극의 소성과정에서 코팅된 불소화합물의 대부분이 열처리로 제거되어 결합력 강화의 역할을 수행하기 어렵다.
특허문헌 2의 경우 전자부품의 표면에 실리콘으로 표면 처리하는 점을 개시하고 있으나, 불소와 실리콘을 모두 사용하는 것에 대해 개시하지 않고 있다.
특히 특허문헌 1은 불소를 사용한 코팅을 개시하고 특허문헌 2는 실리콘을 사용한 코팅(표면처리)을 개시하고 있으나, 불소 및 실리콘을 모두 사용하여 세라믹 본체의 표면을 코팅하는 방법은 개시하지 않으며, 특허문헌 1과 2 모두 전도성 수지층과 세라믹 본체의 접합력을 향상시키는 효과에 대하여는 개시 및 암시하지 않고 있다.
즉, 본 발명은 실리콘과 불소를 모두 사용하여 세라믹 본체의 표면을 코팅하고, 코팅층(140)을 세라믹 본체(110) 표면과 전도성 수지층(131b, 132b) 사이에 배치하고, 전도성 수지층(131b, 132b) 형성과정에서 코팅층(140)이 제거되지 않도록 하여 세라믹 본체(110)와 전도성 수지층(131b, 132b)의 접합력을 향상시키는 것과 동시에 전도성 수지층의 형성과정에서 전도성 수지 페이스트의 흐름을 제어할 수 있고 전도성 수지층 밴드 폭을 균일하게 형성할 수 있는 효과가 있다.
특허 문헌 1과 같이 불소화합물만 사용하여 세라믹 본체 표면을 코팅한 다음 전도성 수지층을 형성하는 경우 전도성 수지층이 분리되는 현상이 일어나게 되지만 본 발명과 같이 불소와 실리콘을 사용하여 세라믹 본체 표면을 코팅한 다음 전도성 수지층을 형성하는 경우, 접합력이 향상되어 세라믹 본체와 외부전극이 분리되는 현상을 방지할 수 있다.
특히 상기 실리콘이 불소 100 몰부에 대하여 0.5 내지 45 몰부로 포함되는 경우 전도성 수지 페이스트의 흐름 제어을 제어하여 전도성 수지층 밴드 폭의 불균일 현상 방지 및 세라믹 본체와 전도성 수지층의 접합력 향상의 효과가 현저하게 나타난다.
상기 전도성 수지층(131b, 132b) 상에는 도금층(131c, 132c, 131d, 132d)이 배치될 수 있다. 즉 상기 전도성 수지층의 외측에는 도금층이 배치될 수 있다.
본 명세서에서 세라믹 본체(110)가 존재하는 방향을 전극층 및 전도성 수지층의 내측으로, 세라믹 본체(110)가 존재하지 않는 방향을 전극층 및 전도성 수지층의 외측으로 정의하여 기술하였다.
전도성 수지층의 외측에 도금층이 배치된다는 것은 전도성 수지층과 도금층이 직접적으로 접하고 있는 경우뿐 아니라, 전도성 수지층과 도금층 사이에 다른 구성이 배치되는 것을 포함하는 의미이다.
본 발명에 의하면, 불소와 실리콘을 포함하는 코팅층의 형성으로 인해 전도성 수지층 불균일 현상과 전도성 수지층 탈착 현상을 개선한 적층 세라믹 커패시터를 제공할 수 있다.
적층 세라믹 커패시터의 제조방법
도 4는 본 발명 다른 일 실시형태에 따른 적층 세라믹 커패시터의 제조방법을 나타내는 제조 공정도이다.
도 4를 참조하면 본 실시형태에 따른 적층 세라믹 커패시터의 제조방법은 유전체층 및 내부전극을 포함하는 세라믹 본체를 마련하는 단계(S1); 상기 내부전극과 전기적으로 연결되는 전극층을 마련하는 단계(S2); 상기 세라믹 본체의 표면에 코팅층을 형성하는 단계(S3);상기 전극층 및 상기 코팅층상에 전도성 수지 페이스트를 도포하는 단계(S4); 및 상기 전도성 수지 페이스트를 경화하여 전도성 수지층을 형성하는 단계(S5); 를 포함할 수 있다.
이하에서는 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 제조방법에 대하여 설명하나, 이에 제한되는 것은 아니다.
또한 본 실시형태의 적층 세라믹 커패시터의 제조방법에 관한 설명 중 상술한 적층 세라믹 커패시터와 중복되는 설명은 생략하도록 한다.
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 제조방법은 우선, 티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 복수 개의 세라믹 그린 시트를 마련하며, 이로써 유전체 층 및 커버층을 형성할 수 있다.
상기 세라믹 그린시트는 세라믹 분말, 바인더, 용제를 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 법으로 수 μm의 두께를 갖는 시트(sheet)형으로 제작할 수 있다.
다음으로, 니켈 분말을 포함하는 내부전극용 전도성 페이스트를 마련할 수 있다.
상기 그린시트 상에 상기 내부전극용 전도성 페이스트를 스크린 인쇄공법으로 도포하여 내부전극을 형성한 후 내부전극이 인쇄된 그린시트를 복수 층 적층하고 적층체의 상하면에 내부전극이 인쇄되지 않은 그린시트를 복수 적층한 뒤 소성하여 세라믹 본체(110)를 만들 수 있다. 상기 세라믹 본체는 내부전극(121,122), 유전체층(111) 및 커버층을 포함하며, 상기 유전체층은 내부전극이 인쇄된 그린시트가 소성되여 형성된 것이며, 상기 커버층은 내부전극이 인쇄되지 않은 그린시트가 소성되어 형성된 것이다.
상기 내부전극은 제1 및 제2 내부전극으로 형성될 수 있다.
상기 제1 및 제2 내부전극과 각각 전기적으로 연결되도록 세라믹 본체의 외부면에 제1 및 제2 전극층(131a,132a)이 형성될 수 있다. 상기 제1 및 제2 전극층은 전도성 금속 및 글라스를 포함하는 페이스트의 소성에 의해 형성될 수 있다.
상기 전도성 금속은 특별히 제한되는 것은 아니나, 예를 들어 구리(Cu), 은(Ag), 니켈(Ni) 및 이들의 합금으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
상기 글라스는 특별히 제한되는 것은 아니며, 일반적인 적층 세라믹 커패시터의 외부전극 제작에 사용되는 글라스와 동일한 조성의 물질이 사용될 수 있다.
상기 제1 및 제2 전극층(131a, 132a)이 형성된 세라믹 본체의 표면에 플라즈마 코팅 기술을 이용하여 코팅층(140)을 형성할 수 있다.
플라즈마는 고체, 액체, 기체와 더불어 '제4의 물질상태'로 불리는데, 기체 상태의 물질에 계속 열을 가하여 온도를 올려주면 이온핵과 자유전자로 이루어진 입자들의 집합체가 만들어진다. 이러한 상태의 물질을 플라즈마라고 한다.
플라즈마 기술은 기존 방법으로는 불가능한 새로운 소재나 표면 개질 공정에 이용될 수 있다.
플라즈마 코팅은 플라즈마 처리 공정과 플라즈마 중합 공정을 포함한다.
상기 플라즈마 중합에 의하여 물체의 표면에 얇고 조밀한 막을 형성시켜 물과의 접촉을 최소로 할 수 있다. 이러한 플라즈마 중합은 물체의 표면 개질에 이용할 수 있다.
플라즈마 중합의 경우 주입된 단량체가 전기적인 방전에 의해 라디칼을 형성하고, 이 라디칼이 직접 금속 표면에 얇고 균일한 막을 형성시킨다.
본 실시형태에서는 단량체로 C3F6 와 SiF4 기체를 이용할 수 있다. 플라즈마 중합 공정을 거치면 세라믹 본체(110)의 표면에 코팅층이 형성되고, 상기 코팅층으로 인하여 세라믹 본체(110)의 표면은 소수성(hydrophobic)을 가질 수 있게 된다.
다음으로 상기 제1 및 제2 전극층의 외측에 전도성 분말을 포함하는 전도성 수지 조성물을 도포한 다음 경화시켜 전도성 수지층(131b, 132b)을 형성할 수 있다. 상기 전도성 수지 조성물은 전도성 분말과 베이스 수지를 포함할 수 있으며, 상기 베이스 수지는 열경화성 수지인 에폭시 수지일 수 있다.
상기 전도성 수지층(131b, 132b)은 제1 및 제2 전극층에서 연장되어 제1 및 제2 전극층과 인접한 세라믹 본체를 덮도록 형성될 수 있으며, 기 형성된 코팅층에 의해 전도성 수지 페이스트를 도포하더라도 전도성 수지 페이스트의 흐름성을 제어하여 불균일한 흐름이 발생하지 않고 도포된 형상을 유지하면서 경화시킬 수 있다.
상기 전도성 수지층(131b, 132b) 형성 후 니켈 도금층(134) 및 주석 도금층을 형성하는 단계를 더 포함할 수 있다.
실험 예
하기 표 1은 코팅층에 포함된 불소 및 실리콘 함량에 따른 전도성 수지층의 밴드폭 불균일 현상과 툼스톰(Tombstone) 불량 및 전도성 수지층 탈착 현상 발생 여부를 실험한 결과를 나타낸다. 1608사이즈, 100nF의 용량을 가지는 커패시터로 시험을 실시하였다. 전도성 수지층의 밴드 폭 불균일 현상은 도 3에 나타난 바와 같이 100개의 커패시터에 대해 이상적인 밴드 길이 a`에 대한 전체 밴드 길이 a 의 비(a/a`) 중 최소값을 나타냈으며, 그 값이 1을 벗어난 만큼 밴드 폭 불균일 현상이 심하게 발생한 것을 의미한다. 툼스톰(Tombstone) 불량은 500개의 커패시터에 대해 리플로우(reflow)후 툼스톤(tombstone)이 발생한 수를 확인하였으며 수지의 탈착은 점착력 8N의 테이프(tape)로 외부전극 표면에 테이프의 탈부착을 5회 반복(테이프 테이스) 후 외관상으로 전도성 수지층의 탈착이 있는지 확인하였다.
샘플 불소 100 몰부에 대한 실리콘 함량
(몰부)		 a/a` 툼스톤(tombstone) 발생 전도성 수지층 탈착
1* 0 1.01 0/500 17/200
2* 0.2 1.02 0/500 12/200
3* 0.45 1.01 0/500 8/200
4* 0.48 1.0 0/500 4/200
5 0.51 1.01 0/500 0/200
6 3.5 1.01 0/500 0/200
7 12.4 1.02 0/500 0/200
8 26.7 1.0 0/500 0/200
9 36.8 1.02 0/500 0/200
10 43.5 1.01 0/500 0/200
11 44.6 1.02 0/500 0/200
12* 45.2 1.05 6/500 0/200
13* 47 1.12 12/500 0/200
14* 54 1.26 24/500 0/200
* : 비교 예
상기 표 1에 나타난 바와 같이 테이프 테스트 결과 실리콘함량이 0.5 몰부 미만에서는 전도성 수지층의 탈착이 발생하였으나 0.5 몰부 이상에서는 탈착 현상이 발생하지 않고 있다. 또한 실리콘 함량이 45 몰부를 초과하는 경우 툼스톤(tombstone) 발생이 시작되며 실리콘함량이 증가할수록 툼스톤(tombstone) 발생 수가 같이 증가하는 것을 확인할 수 있다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능 하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100 : 적층 세라믹 커패시터
110 : 세라믹 본체
111 : 유전체층
121, 122 : 제1 및 제2 내부전극
131, 132 : 제1 및 제2 외부전극
131a, 132a : 제1 및 제2 전극층
131b, 132b : 전도성 수지층
131c, 132c, 131d, 132d : 도금층

Claims (17)

  1. 복수의 유전체층, 두께 방향으로 서로 대향하는 제1 및 제2 주면, 폭 방향으로 서로 대향하면서 상기 제1 주면 및 제2 주면을 연결하는 제1 및 제2 측면 및 길이방향으로 서로 대향하면서 상기 제1 주면 및 제2 주면을 연결하는 제1 및 제2 단면을 포함하는 세라믹 본체;
    상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 상기 제1 및 제2 단면을 통해 번갈아 노출되도록 배치된 복수의 제1 내부전극 및 제2 내부 전극;
    상기 제1 내부전극 및 제2 내부전극과 각각 전기적으로 연결된 제1 및 제2 전극층;
    상기 제1 및 제2 전극층과 상기 세라믹 본체의 상기 제1 및 제2 전극층에 인접한 영역에 형성된 전도성 수지층; 및
    상기 전도성 수지층이 형성된 세라믹 본체의 외부면과 상기 전도성 수지층 사이에 존재하는 코팅층;
    을 포함하는 적층 세라믹 전자부품.
  2. 제1항에 있어서,
    상기 코팅층은 실리콘 및 불소를 포함하는 적층 세라믹 전자부품.
  3. 제2항에 있어서,
    상기 실리콘은 불소 100 몰부에 대해 0.5 내지 45 몰부로 포함되는 적층 세라믹 전자부품.
  4. 제1항에 있어서,
    상기 코팅층은 실리콘 및 불소를 포함하는 화합물을 포함하는 적층 세라믹 전자부품.
  5. 제1항에 있어서,
    상기 코팅층은 실리콘 및 실리콘 화합물 중 적어도 하나 이상과 불소 및 불소 화합물 중 적어도 하나 이상을 포함하는 적층 세라믹 전자부품.
  6. 제1항에 있어서,
    상기 전도성 수지층은 전도성 금속 및 열경화성 수지를 포함하는 적층 세라믹 전자부품.
  7. 제6항에 있어서,
    상기 열경화성 수지는 에폭시 수지를 포함하는 적층 세라믹 전자부품.
  8. 유전체층 및 내부전극을 포함하는 세라믹 본체;
    상기 내부전극과 전기적으로 연결되는 전극층;
    상기 세라믹 본체의 표면에 형성된 표면에너지감소층; 및
    상기 전극층 및 상기 표면에너지감소층 상에 형성된 전도성 수지층;
    을 포함하는 적층 세라믹 전자부품.
  9. 제8항에 있어서,
    상기 표면에너지감소층은 실리콘 및 불소를 포함하는 적층 세라믹 전자부품.
  10. 유전체층 및 내부전극을 포함하는 세라믹 본체를 마련하는 단계;
    상기 내부전극과 전기적으로 연결되는 전극층을 마련하는 단계;
    상기 세라믹 본체의 표면에 코팅층을 형성하는 단계;
    상기 전극층 및 상기 코팅층상에 전도성 수지 페이스트를 도포하는 단계; 및
    상기 전도성 수지 페이스트를 경화하여 전도성 수지층을 형성하는 단계;
    를 포함하는 적층 세라믹 전자부품의 제조방법.
  11. 제10항에 있어서,
    상기 코팅층은 실리콘 및 불소를 포함하는 적층 세라믹 전자부품의 제조방법.
  12. 제11항에 있어서,
    상기 실리콘은 불소 100 몰부에 대해 0.5 내지 45 몰부로 포함되는 적층 세라믹 전자부품의 제조방법.
  13. 제10항에 있어서,
    상기 코팅층은 플라즈마 코팅에 의하여 상기 세라믹 본체의 표면에 코팅되는 세라믹 전자부품의 제조방법.
  14. 제13항에 있어서,
    상기 플라즈마 코팅은 플라즈마 처리공정과 플라즈마 중합공정을 포함하는 세라믹 전자부품의 제조방법.
  15. 제10항에 있어서,
    상기 전도성 수지층은 전도성 금속 및 열경화성 수지를 포함하는 적층 세라믹 전자부품의 제조방법.
  16. 제15항에 있어서,
    상기 열경화성 수지는 에폭시 수지를 포함하는 적층 세라믹 전자부품의 제조방법.
  17. 제10항에 있어서,
    상기 전도성 수지층은 상기 전도성 수지페이스트를 300℃미만의 온도에서 경화시켜 형성되는 적층 세라믹 전자부품의 제조방법.
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