KR20110045056A - Ⅲ족 질화물 반도체 발광 소자의 제조 방법, ⅲ족 질화물 반도체 발광 소자 및 램프 - Google Patents

Ⅲ족 질화물 반도체 발광 소자의 제조 방법, ⅲ족 질화물 반도체 발광 소자 및 램프 Download PDF

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iii nitride
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히로미쯔 사까이
다께시 하라다
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쇼와 덴코 가부시키가이샤
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Abstract

본 발명은, 기판 상에 각 층을 형성하였을 때의 휨을 억제하고, 결정성이 우수한 발광층을 포함하는 반도체층을 형성할 수 있고, 발광 특성이 우수한 Ⅲ족 질화물 반도체 발광 소자의 제조 방법, Ⅲ족 질화물 반도체 발광 소자 및 램프를 제공한다. 구체적으로 본 발명의 Ⅲ족 질화물 반도체 발광 소자의 제조 방법은, 기판의 주면 상에 중간층, 하지층, n형 콘택트층, n형 클래드층, 발광층, p형 클래드층 및 p형 콘택트층을 순차 적층하는 Ⅲ족 질화물 반도체 발광 소자의 제조 방법이며, 상기 기판으로서, 직경이 4inch(100㎜) 이상이며, 실온에서의 휨량(H)이, 기판 단부의 적어도 일부가 상기 주면측을 향하는 휨 방향에서, 0.1 내지 30㎛의 범위로 된 기판을 준비하고, 상기 기판 상에 상기 중간층을 형성한 후, 상기 중간층 상에 상기 하지층 및 n형 콘택트층을 형성한 상태에 있어서의 (0002)면의 X선 로킹 커브 반값폭이 100arcsec 이하, 또한 (10-10)면의 X선 로킹 커브 반값폭이 300arcsec 이하이고, 또한 상기 n형 콘택트층 상에 상기 n형 클래드층, 발광층, p형 클래드층 및 p형 콘택트층을 형성하는 것을 특징으로 한다.

Description

Ⅲ족 질화물 반도체 발광 소자의 제조 방법, Ⅲ족 질화물 반도체 발광 소자 및 램프{METHOD FOR MANUFACTURING Ⅲ NITRIDE SEMICONDUCTOR LIGHT EMITTING ELEMENT, Ⅲ NITRIDE SEMICONDUCTOR LIGHT EMITTING ELEMENT AND LAMP}
본 발명은, Ⅲ족 질화물 반도체 발광 소자의 제조 방법과, 이 방법에 의해 얻어지는 Ⅲ족 질화물 반도체 발광 소자, 및 이것을 사용한 램프에 관한 것이다.
본원은, 2008년 9월 16일에, 일본에 출원된 일본 특허 출원 제2008-237209호에 기초하여 우선권을 주장하고, 그 내용을 여기에 원용한다.
Ⅲ족 질화물 반도체는, 가시광으로부터 자외광 영역의 범위에 상당하는 에너지의 직접 천이형의 밴드 갭을 갖고, 발광 효율이 우수하므로, 발광 다이오드(LED)나 레이저 다이오드(LD) 등의 반도체 발광 소자로서 제품화되어, 각종 용도로 사용되고 있다. 또한, 전자 디바이스로 사용한 경우라도, Ⅲ족 질화물 반도체는, 종래의 Ⅲ-V족 화합물 반도체를 사용한 경우에 비하여 우수한 특성이 얻어지는 포텐셜을 갖고 있다.
이와 같은 Ⅲ족 질화물 반도체는, 일반적으로, 트리메틸갈륨, 트리메틸알루미늄 및 암모니아를 원료로 하여, 유기 금속 화학 기상 성장(MOCVD)법에 의해 제조되어 있다. MOCVD법은, 캐리어 가스에 원료의 증기를 포함시켜 기판 표면에 운반하고, 가열된 기판의 표면에서 원료를 분해시킴으로써, 결정을 성장시키는 방법이다.
종래, Ⅲ족 질화물 반도체의 단결정 웨이퍼는 시판되고 있지 않고, Ⅲ족 질화물 반도체로서는, 다른 재료의 단결정 웨이퍼 상에 결정을 성장시켜 얻는 방법이 일반적이다. 이와 같은, 이종 기판과, 그 위에 에피택셜 성장시키는 Ⅲ족 질화물 반도체 결정 사이에는, 큰 격자 부정합이 존재한다. 예를 들어, 사파이어(Al2O3) 기판 상에 질화갈륨(GaN)을 성장시킨 경우, 양자 사이에는 16%의 격자 부정합이 존재하고, SiC 기판 상에 질화갈륨을 성장시킨 경우에는, 양자 사이에 6%의 격자 부정합이 존재한다. 일반적으로, 상술한 바와 같은 큰 격자 부정합이 존재하는 경우, 기판 상에 결정을 직접 에피택셜 성장시키는 것이 곤란해지고, 또한 성장시킨 경우라도 결정성이 양호한 결정을 얻을 수 없다는 문제가 있다.
따라서, 유기 금속 화학 기상 성장(MOCVD)법에 의해, 사파이어 단결정 기판 혹은 SiC 단결정 기판 상에 Ⅲ족 질화물 반도체 결정을 에피택셜 성장시킬 때, 우선, 기판 상에 질화알루미늄(AlN)이나 질화알루미늄갈륨(AlGaN)으로 이루어지는 저온 버퍼층이라고 불리는 층을 적층하고, 그 위에 고온에서 Ⅲ족 질화물 반도체 결정을 에피택셜 성장시키는 방법이 제안되고 있고, 일반적으로 행해지고 있다(예를 들어, 특허문헌 1, 2를 참조).
또한, 기판 상에, 스퍼터법에 의해 미리 버퍼층을 형성하고, 이 버퍼층이 형성된 기판을 MOCVD 반응로로 도입하고, 그 위의 Ⅲ족 질화물 반도체층을 형성하는 방법이 제안되어 있다(예를 들어, 특허문헌 3, 4를 참조).
특허문헌 1 내지 4에 기재된 Ⅲ족 질화물 반도체로 이루어지는 발광 소자에 따르면, 상기 구성에 의해, 기판과 Ⅲ족 질화물 반도체 결정 사이에 격자 부정합이 발생하지 않고, 결정성이 양호한 반도체층을 형성할 수 있는 것이다.
또한, 특허문헌 1 내지 4 등에 기재된 바와 같은 종래의 방법을 사용하여, 기판 상에 형성된 중간층 상에, 예를 들어 MOCVD법 등을 사용하여 하지층을 적층하여 반도체 기판(웨이퍼)을 형성한 경우, 하지층을 성막할 때에 반도체 기판 전체가 고온에 노출된다. 여기서, 도 5a, 도 5b에 도시한 바와 같이, 기판(111)을 이루는 사파이어와 GaN 등의 Ⅲ족 질화물 반도체 사이에는 열팽창 계수의 차가 있으므로, 기판(111)에, 주로, 기판(111)의 적층면(111a)과는 반대측으로 기판 단부(111b)가 향하는 휨이 발생하여, 반도체 기판 전체가 크게 휜 상태로 된다. 이와 같은, 큰 휨이 발생한 반도체 기판 상에 Ⅲ족 질화물 반도체로 이루어지는 반도체층을 적층하여 발광 소자를 제조한 경우, 특히, 포토리소그래피 공정에 있어서의 노광이나, 기판의 이면 연삭 공정 등에 지장이 발생하는 경우가 있다. 예를 들어, 포토리소그래피법을 사용하여 노광할 때, 기판에 큰 휨이 발생하고 있으면, 포토마스크와 레지스트 사이의 거리가 기판면 내에서 불균일해지거나, 기판면 내에서 포토마스크와 기판의 치수의 어긋남이 발생하므로, 기판면 전체에서 고정밀도로 마스크 맞춤을 행할 수 없는 문제가 있다. 또한, 기판을 벽개하여 발광 소자 칩 단위로 분할할 때, 기판의 이면을 연삭하여 얇게 할 필요가 있지만, 기판에 큰 휨이 발생하고 있으면, 연마시에 기판이 깨지게 되는 문제가 있다. 또한, Ⅲ족 질화물 반도체로 이루어지는 반도체층을 적층할 때, 기판에 큰 휨이 발생하고 있으면, 면내 온도 분포가 불균일해지므로, 각 층의 막 두께나 조성이 불균일해져, 결정성의 저하 나아가서는 발광 특성의 저하를 초래한다는 문제가 있었다.
상술한 바와 같은 반도체 기판 및 발광 소자의 휨을 억제하기 위하여, 기판의 휨량을 소정의 범위로 규정하고, 또한 기판 상에 중간층을 통하여 형성되는 에피택셜층(Ⅲ족 질화물 화합물: 하지층)을 얇게 형성하는 기술이 제안되어 있다(예를 들어, 특허문헌 5를 참조). 특허문헌 5에 기재된 기술에 따르면, 기판의 휨량을 소정 범위로 하고, 이 위에 형성되는 하지층을 박육으로 구성함으로써, 하지층 상에 반도체층을 형성하는 공정에 있어서 고온에 노출된 경우라도, 기판을 포함하는 웨이퍼의 휨을 억제할 수 있다는 것이다.
그러나, 특허문헌 5와 같이, 기판 상에 형성되는 하지층을 얇게 형성한 경우, 이 위에 형성되는 반도체층에 구비되는 발광층의 결정성이 저하되고, 이에 수반하여 발광 출력이 저하됨과 함께, 발광 파장의 편차가 생기는 큰 문제가 있었다.
일본 특허 제3026087호 공보 일본 특허 공개 평4-297023호 공보 일본 특허 제3440873호 공보 일본 특허 제3700492호 공보 일본 특허 공개 제2003-63897호 공보
본 발명은 상기 문제를 감안하여 이루어진 것이며, 기판 상에 중간층, 하지층 및 n형 콘택트층을 형성하였을 때의, 상기 에피택셜 성장 기판의 휨을 억제하여, 발광 파장 분포(σ)가 작고, 결정성이 우수한 발광층을 포함하는 반도체층을 형성할 수 있고, 발광 특성이 우수한 Ⅲ족 질화물 반도체 발광 소자의 제조 방법, 및 그에 의해 얻어지는 Ⅲ족 질화물 반도체 발광 소자를 제공하는 것을 목적으로 한다.
또한, 본 발명은, 상기의 Ⅲ족 질화물 반도체 발광 소자를 사용한 램프를 제공하는 것을 목적으로 한다.
본 발명자들은, 상기 문제를 해결하기 위하여 예의 검토를 거듭하였다. 그 결과, 미리, 소정의 휨량을 형성한 기판 상에 중간층, 하지층 및 n형 콘택트층을 적층하고, 또한 중간층 상에 하지층 및 n형 콘택트층을 형성한 상태에 있어서의 X선 로킹 커브 반값폭을 규정하여 결정성을 제어함으로써, 그 위에 발광층을 포함하는 반도체층을 형성할 때의 휨량을 최대한 저감시킬 수 있고, 또한 반도체층의 결정성이 향상되어, 우수한 발광 강도 및 안정된 발광 파장이 얻어지는 것을 발견하여, 본 발명을 완성시켰다.
즉, 본 발명은 이하에 관한 것이다.
[1] 기판의 주면 상에 중간층, 하지층, n형 콘택트층, n형 클래드층, 발광층, p형 클래드층 및 p형 콘택트층을 순차 적층하는 Ⅲ족 질화물 반도체 발광 소자의 제조 방법이며, 상기 기판으로서, 직경이 4inch(100㎜) 이상이며, 실온에서의 휨량(H)이, 기판 단부의 적어도 일부가 상기 주면측을 향하는 휨 방향에서, 0.1 내지 30㎛의 범위로 된 기판을 준비하고, 상기 기판 상에 상기 중간층을 형성한 후, 상기 중간층 상에 상기 하지층 및 n형 콘택트층을 형성한 상태에 있어서의 (0002)면의 X선 로킹 커브 반값폭이 100arcsec 이하, 또한 (10-10)면의 X선 로킹 커브 반치폭이 300arcsec 이하이고, 또한 상기 n형 콘택트층 상에 상기 n형 클래드층, 발광층, p형 클래드층 및 p형 콘택트층을 형성하는 것을 특징으로 하는 Ⅲ족 질화물 반도체 발광 소자의 제조 방법.
[2] 상기 중간층 상에 상기 하지층 및 n형 콘택트층을 형성한 상태에 있어서의 (0002)면의 X선 로킹 커브 반값폭이 50arcsec 이하, 또한 (10-10)면의 X선 로킹 커브 반값폭이 250arcsec 이하인 것을 특징으로 하는 상기 [1]에 기재된 Ⅲ족 질화물 반도체 발광 소자의 제조 방법.
[3] 상기 기판이 사파이어 기판이며, 사파이어 기판의 c면 상에 상기 중간층을 형성하는 것을 특징으로 하는 상기 [1] 또는 [2]에 기재된 Ⅲ족 질화물 반도체 발광 소자의 제조 방법.
[4] 상기 중간층을 AlXGa1-XN(0≤X≤1)으로 형성하는 것을 특징으로 하는 상기 [1] 내지 [3]에 기재된 Ⅲ족 질화물 반도체 발광 소자의 제조 방법.
[5] 상기 중간층을, AlN으로 형성하는 것을 특징으로 하는 상기 [4]에 기재된 Ⅲ족 질화물 반도체 발광 소자의 제조 방법.
[6] 상기 중간층을 스퍼터법으로 형성하는 것을 특징으로 하는 상기 [1] 내지 [5] 중 어느 한 항에 기재된 Ⅲ족 질화물 반도체 발광 소자의 제조 방법.
[7] 상기 하지층을 AlGaN으로 형성하는 것을 특징으로 하는 상기 [1] 내지 [6] 중 어느 한 항에 기재된 Ⅲ족 질화물 반도체 발광 소자의 제조 방법.
[8] 상기 하지층을 GaN으로 형성하는 것을 특징으로 하는 상기 [1] 내지 [6] 중 어느 한 항에 기재된 Ⅲ족 질화물 반도체 발광 소자의 제조 방법.
[9] 상기 하지층을 MOCVD법으로 형성하는 것을 특징으로 하는 상기 [1] 내지 [8] 중 어느 한 항에 기재된 Ⅲ족 질화물 반도체 발광 소자의 제조 방법.
[10] 상기 하지층을 스퍼터법으로 형성하는 것을 특징으로 하는 상기 [1] 내지 [8] 중 어느 한 항에 기재된 Ⅲ족 질화물 반도체 발광 소자의 제조 방법.
[11] 상기 중간층, 하지층 및 n형 콘택트층의 합계의 두께를 8㎛ 이상으로 하는 것을 특징으로 하는 상기 [1] 내지 [10] 중 어느 한 항에 기재된 Ⅲ족 질화물 반도체 발광 소자의 제조 방법.
[12] 상기 [1] 내지 [11] 중 어느 한 항에 기재된 제조 방법에 의해 얻어지는 Ⅲ족 질화물 반도체 발광 소자.
[13] 상기 [12]에 기재된 Ⅲ족 질화물 반도체 발광 소자가 사용되어 이루어지는 것을 특징으로 하는 램프.
본 발명에 관한 Ⅲ족 질화물 반도체 발광 소자의 제조 방법에 따르면, 직경이 4inch(100㎜) 이상이며, 휨량(H)이, 기판 단부의 적어도 일부가 상기 주면측을 향하는 휨 방향에서, 0.1 내지 30㎛의 범위로 된 기판을 준비하고, 이 기판 상에 중간층을 형성한 후, 상기 중간층 상에 상기 하지층 및 n형 콘택트층을 형성한 상태에 있어서의 (0002)면의 X선 로킹 커브 반값폭이 100arcsec 이하, 또한 (10-10)면의 X선 로킹 커브 반값폭이 300arcsec 이하이고, 또한 이 n형 콘택트층 상에 n형 클래드층, 발광층, p형 클래드층 및 p형 콘택트층을 형성하는 방법이므로, 기판 상에 중간층, 하지층 및 n형 콘택트층을 형성하였을 때의 휨을 최대한 억제하고, 결정성이 우수한 발광층을 포함하는 반도체층을 형성할 수 있다. 이에 의해, 우수한 발광 강도 및 안정된 발광 파장을 구비하는 Ⅲ족 질화물 반도체 발광 소자가 얻어진다.
또한, 본 발명의 램프는, 상기 본 발명에 관한 Ⅲ족 질화물 반도체 발광 소자를 사용한 것이므로, 우수한 발광 특성을 구비한 것이 된다.
도 1은 본 발명에 관한 Ⅲ족 질화물 반도체 발광 소자의 일례를 모식적으로 설명하는 개략도이며, 적층 구조를 도시하는 단면도이다.
도 2는 본 발명에 관한 Ⅲ족 질화물 반도체 발광 소자의 일례를 모식적으로 설명하는 개략도이며, 도 1에 도시하는 Ⅲ족 질화물 반도체 발광 소자의 평면도이다.
도 3a는 본 발명에 관한 Ⅲ족 질화물 반도체 발광 소자의 제조 방법 일례를 모식적으로 설명하는 개략도이다.
도 3b는 본 발명에 관한 Ⅲ족 질화물 반도체 발광 소자의 제조 방법 일례를 모식적으로 설명하는 개략도이다.
도 3c는 본 발명에 관한 Ⅲ족 질화물 반도체 발광 소자의 제조 방법 일례를 모식적으로 설명하는 개략도이다.
도 4는 본 발명에 관한 Ⅲ족 질화물 반도체 발광 소자를 사용하여 구성한 램프의 일례를 모식적으로 설명하는 개략도이다.
도 5a는 종래의 반도체 기판의 구성을 모식적으로 설명하는 단면도이다.
도 5b는 종래의 반도체 기판의 구성을 모식적으로 설명하는 단면도이다.
이하, 본 발명에 관한 Ⅲ족 질화물 반도체 발광 소자의 제조 방법, Ⅲ족 질화물 반도체 발광 소자 및 램프의 일 실시 형태에 대하여, 도면을 적절히 참조하면서 설명한다.
[Ⅲ족 질화물 반도체 발광 소자]
도 1은, 본 발명에 관한 Ⅲ족 질화물 반도체 발광 소자(이하, 「발광 소자」라고 약칭하는 경우가 있음)의 일례를 모식적으로 도시한 개략 단면도이며, 도 2는 도 1에 도시하는 발광 소자(1)의 평면도이다.
본 실시 형태의 발광 소자(1)는, 도 1에 도시한 바와 같이 일면 전극형의 것이고, 기판(11)의 주면(11a) 상에 중간층(12), 하지층(13), n형 반도체층(14), 발광층(15) 및 p형 반도체층(16)이 순차 적층되어 이루어지고, 개략 구성된다.
이하, 본 실시 형태의 발광 소자(1)의 구성에 대하여 상세하게 설명한다.
『기판』
본 실시 형태의 발광 소자(1)에 있어서, 기판(11)에 사용할 수 있는 재료로서는, Ⅲ족 질화물 반도체 결정이 표면에 에피택셜 성장되는 기판 재료이면, 특별히 한정되지 않고, 각종 재료를 선택하여 사용할 수 있다. 예를 들어, 사파이어, SiC, 실리콘, 산화아연, 산화마그네슘, 산화망간, 산화지르코늄, 산화망간아연철, 산화마그네슘알루미늄, 붕화지르코늄, 산화갈륨, 산화인듐, 산화리튬갈륨, 산화리튬알루미늄, 산화네오디뮴갈륨, 산화란탄스트론튬알루미늄탄탈, 산화스트론튬티타늄, 산화티타늄, 하프늄, 텅스텐, 몰리브덴 등을 들 수 있다.
또한, 상기 기판 재료 중에서도 특히, 사파이어를 사용하는 것이 바람직하고, 사파이어 기판의 c면 상, 즉, 본 실시 형태에 있어서는, 기판(11)의 주면(11a) 상에, 상세를 후술하는 중간층(12)이 형성되어 있는 것이 바람직하다. 또한, 사파이어를 사용하는 경우에는, 바람직하게는 0.1 내지 0.7도의 오프각을 갖는 기판이 좋고, 더욱 바람직하게는 0.2 내지 0.4도의 오프각을 갖는 기판이 좋다.
또한, 상기 기판 재료 중, 고온에서 암모니아에 접촉함으로써 화학적인 변성을 일으키는 것이 알려져 있는 산화물 기판이나 금속 기판 등을 사용하여, 암모니아를 사용하지 않고 중간층(12)을 성막함과 함께, 암모니아를 사용하는 방법으로 후술하는 하지층(13)을 성막한 경우에는, 중간층(12)이 코트층으로서도 작용하므로, 기판(11)의 화학적인 변질을 방지하는 점에서 효과적이다.
또한, 일반적으로, 스퍼터법은 기판(11)의 온도를 낮게 억제하는 것이 가능하므로, 고온에서 분해되어 버리는 성질을 갖는 재료로 이루어지는 기판(11)을 사용한 경우에도, 기판(11)에 손상을 주지 않고 기판 상에의 각 층의 성막이 가능하다.
또한, 본 실시 형태에 있어서는, 후술하는 제조 방법에서 설명한 바와 같이, 기판(11)의 주면(11a) 상에 중간층(12) 및 하지층(13)을 성막할 때, 미리, 기판(11)이, 기판 단부(11b)의 적어도 일부가 주면(11a)을 향하는 방향에서, 일정한 휨량으로 휜 상태로 조정되어 있을 필요가 있다(도 3a를 참조). 이와 같이, 기판(11)에 미리 부여되는 휨량(H)으로서는, 직경이 4inch(100㎜) 이상인 기판을 사용한 경우, 0.1 내지 30㎛의 범위인 것이 바람직하다. 기판(11)의 휨량(H)이 미리 상기 범위로 되어 있으면, 후술하는 발광층(15)을 포함하는 반도체층(20)을 형성하였을 때의 기판(11)의 휨량을 대략 0(제로)㎛로 할 수 있고, 최소한으로 억제하는 것이 가능하게 된다.
또한, 기판(11)의 휨량(H)이 미리 상기 범위로 되어 있었다고 해도, 기판의 주면(11a) 상에 반도체층(20)을 형성하였을 때의 기판(11)의 휨량은, 기판(11)의 두께의 영향을 받는 경우가 있다. 본 발명에 있어서는, 기판의 두께는, 바람직하게는 0.4㎜ 내지 1.5㎜의 범위로부터 선택되는 것이 좋다.
또한, 사용하는 기판의 직경이, 4inch(100㎜) 이상, 바람직하게는 4inch(100㎜) 내지 8inch(210㎜)의 범위, 더욱 바람직하게는 4inch(100㎜) 내지 6inch(155㎜)의 범위가 좋고, 또한 기판의 두께가 0.4㎜ 내지 1.5㎜의 범위인 것이 바람직하다.
기판(11)의 두께가 0.4㎜ 미만인 경우는 기판(11)과 반도체층(20)의 열팽창 계수의 차에 의한 영향을 크게 받아, 반도체층(20)을 형성하였을 때의 기판(11)에 큰 휨이 발생하게 된다. 이 결과, 기판(11) 상에 형성된 발광층(15)에 있어서의 발광 파장의 분포가 커져 버린다. 한편, 기판(11)의 두께가 1.5㎜를 초과하는 경우는 전술한 바와 같은, 반도체층(20)을 형성할 때의 기판(11)의 휨에는 문제없지만 기판 단가의 상승으로 되어, 생산 비용이 커져 버린다.
본 명세서 중에서는, 발광층(15)을 포함하는 반도체층(20)을 형성한 기판(11)(화합물 반도체 웨이퍼)으로부터 발광되는 파장의 표준 편차 σ(㎚)를 「파장 분포 σ」라고 기재한다. 특히, 본 발명의 반도체 발광 소자의 제조 방법에 따르면, 파장 분포 σ를 6㎚ 이하, 바람직하게는 5㎚ 이하로 할 수 있다. 화합물 반도체 웨이퍼의 파장 분포 σ의 측정은, 후술하는 바와 같이 본 발명에 있어서 한정되지 않지만, 바람직하게는 PL 매퍼(ACCENT사제: RPM-Σ)를 사용하여 측정할 수 있다.
『중간층』
본 실시 형태의 발광 소자(1)에 있어서는, 기판(11) 상에, 육방정계의 결정 구조를 갖는 중간층(12)이 성막되어 있다.
중간층(12)은, 기판(11)을 고온에 있어서의 화학 반응으로부터 지킬 목적이나, 기판(11)의 재료와 반도체층(20)의 격자 정수의 차이를 완화시킬 목적, 혹은 결정 성장을 위한 핵 발생을 재촉하기 위한 층으로서 형성된다.
중간층(12)의 재료로서는, Ga를 포함하는 Ⅲ족 질화물 반도체 결정을 사용하는 것이 바람직하고, 특히, AlXGa1-XN(0≤X≤1, 바람직하게는 0.5≤X≤1, 더욱 바람직하게는 0.9≤X≤1)으로 구성되는 것이 바람직하다. 또한, 상기 조성 중에서도, AlN을 사용하는 것이 보다 바람직하다.
또한, 중간층(12)은, 다결정의 AlXGa1-XN(0≤X≤1)으로 이루어지는 구성으로 할 수 있지만, 단결정의 AlXGa1-XN(0≤X≤1)으로 이루어지는 구성으로 하는 것이 보다 바람직하다.
Ⅲ족 질화물 반도체의 결정은, 성장 조건을 제어함으로써, 상방향뿐만 아니라, 면내 방향으로도 성장하여 단결정 구조를 형성한다. 이로 인해, 중간층(12)의 성막 조건을 제어함으로써, 단결정 구조의 Ⅲ족 질화물 반도체가 결정으로 이루어지는 중간층(12)으로 할 수 있다.
이와 같은 단결정 구조를 갖는 중간층(12)을 기판(11) 상에 성막한 경우, 중간층(12)의 버퍼 기능이 유효하게 작용하므로, 그 위에 성막되는 Ⅲ족 질화물 반도체는 양호한 배향성 및 결정성을 갖는 결정막이 된다.
또한, 중간층(12)을 이루는 Ⅲ족 질화물 반도체의 결정은, 성막 조건을 컨트롤함으로써, 상술한 바와 같은, 육각 기둥을 기본으로 한 집합 조직으로 이루어지는 기둥 형상 결정(다결정)으로 하는 것도 가능하다. 또한, 본 발명에 있어서 설명하는, 「집합 조직으로 이루어지는 기둥 형상 결정」이라 함은, 인접하는 결정립과의 사이에 결정립계를 형성하여 이격되어 있고, 그 자체는 종단면 형상으로서 기둥 형상으로 되어 있는 결정을 말한다.
또한, 중간층(12)은, 기판(11)의 표면(11a)의 적어도 60% 이상, 바람직하게는 80% 이상을 덮고 있을 필요가 있고, 90% 이상을 덮도록 형성되어 있는 것이 보다 바람직하다. 또한, 중간층(12)은, 표면(11a)의 100%, 즉, 기판(11)의 표면(11a) 상을 간극없이 덮도록 형성되어 있는 것이 가장 바람직하다.
중간층(12)이 기판(11)의 표면(11a)을 덮는 영역이 작아지면, 기판(11)이 크게 노출된 상태로 된다. 이와 같은 경우, 중간층(12) 상에 성막되는 하지층(13)과 기판(11) 상에 직접 성막되는 하지층(13)의 격자 정수가 다른 것으로 되고, 균일한 결정으로 되지 않아, 힐록이나 피트를 발생시켜 버릴 우려가 있다.
또한, 중간층(12)은, 기판(11)의 표면(11a)에 더하여, 측면을 덮도록 하여 형성되어서 있어도 되고, 또한 기판(11)의 이면을 덮도록 하여 형성해도 된다.
『하지층』
본 실시 형태의 하지층(13)은, Ⅲ족 질화물 반도체로 이루어진다. 하지층(13)의 재료는, 중간층(12)과 동일해도 되고, 혹은 상이해도 되지만, Ga를 포함하는 Ⅲ족 질화물 반도체, 즉 GaN계 화합물 반도체를 사용하는 것이, 전위의 루프화가 발생하기 쉬운 점에서 바람직하고, AlXGa1-XN층(0≤X≤1, 바람직하게는 0≤X≤0.5, 더욱 바람직하게는 0≤X≤0.1)으로 구성되는 것이 보다 바람직하다. 또한, 본 발명자들이 실험한 결과, 하지층(13)에 사용하는 재료로서, Ga를 포함하는 Ⅲ족 질화물, 특히 AlGaN이 바람직하고, GaN도 적합하였다.
본 실시 형태에 있어서, 하지층(13)의 두께에 대해서는, 특별히 제한은 없지만, 0.1㎛ 내지 20㎛의 범위로 하는 것이 바람직하고, 0.5㎛ 내지 15㎛로 하는 것이 보다 바람직하다. 하지층(13)은, 중간층(12)을, 결정 계면이 명료한 기둥 형상 결정의 집합체(다결정)로서 구성한 경우에는, 중간층(12)의 결정성을 그대로 이어받지 않도록, 마이그레이션에 의해 전위를 루프화시킬 필요가 있지만, 하지층(13)의 두께가 0.5㎛ 미만이면 전위의 루프화가 불충분해지는 경우가 있다. 또한, 하지층(13)의 두께를 20㎛ 초과로 해도, 기능에는 변화가 없음에도 불구하고, 성막 공정 시간이 길어지므로 바람직하지 않다.
하지층(13)에는, 필요에 따라서, n형 불순물을 1×1017 내지 1×1019/㎤의 범위 내이면 도프해도 되지만, 언도프(＜1×1017/㎤)로 할 수도 있고, 언도프로 하는 것이, 양호한 결정성을 유지할 수 있는 점에서 바람직하다.
예를 들어, 기판(11)이 도전성을 갖는 경우에는, 하지층(13)에 도펀트를 도프하여 도전성으로 함으로써, 반도체층의 상하에 전극을 형성하고, 상하 전극 구조의 발광 소자를 구성할 수 있다. 한편, 기판(11)으로서 절연성의 재료를 사용하는 경우에는, 발광 소자(1)의 동일면측에 정극 및 부극의 각 전극이 설치된 칩 구조를 취하게 되므로, 중간층(12)을 통하여 기판(11)의 바로 위에 배치되는 하지층(13)은, 도프하지 않는 결정으로 하는 것이, 결정성이 양호해지는 점에서 바람직하다.
n형 불순물로서는, 특별히 한정되지 않지만, 예를 들어, Si, Ge 및 Sn 등을 들 수 있고, 바람직하게는 Si 및 Ge를 들 수 있다.
본 실시 형태에서는, 중간층(12) 상에 하지층(13) 및 후술하는 n형 콘택트층(14a)을 형성한 상태에 있어서의 (0002)면의 X선 로킹 커브(XRC) 반값폭이 100arcsec 이하이고, 또한 (10-10)면의 XRC 반값폭이 300arcsec 이하인 것이 바람직하다. 또한, 상기 XRC 반값폭은, (0002)면의 XRC 반값폭이 50arcsec 이하이고, 또한 (10-10)면의 XRC 반값폭이 250arcsec 이하인 것이 보다 바람직하다.
본 실시 형태에서는, 상세를 후술하는 바와 같이, 기판(11)의 휨량을 미리 소정량으로 규정하고, 또한 하지층(13)의 XRC 반값폭을 상기 범위로 제어함으로써, 기판(11) 상에 각 층이 형성되었을 때의 휨량을, 대략 0(제로)㎛의 최소한으로 억제하고, 하지층(13)의 표면(13a) 상에, 결정성이 우수한 Ⅲ족 질화물 반도체로 이루어지는 반도체층(20)을 형성하는 것이 가능하게 된다.
또한, 본 발명에 있어서 설명하는 「X선 로킹 커브(XRC) 반값폭」이라 함은, X선 회절의 로킹 커브 반값폭을 의미한다. 또한, 이와 같은 XRC 반값폭의 측정에는, X선 발생 장치로서, 예를 들어, 출력이 전압 45kV, 전류 40mA이며, 입사부 광학계에 모노크로미터로서 Ge 하이브리드 모노크로미터 2회 회절 장치가 설치되고, X선 관구로부터의 발산 빔을 단색 평행 빔으로 변환한 것을 사용할 수 있다. 또한, 수광부 광학계로서는, 예를 들어, 분해능 12"의 트리플 액시스 모듈을 사용하고, X선 검출기로서는 프로포셔널 카운터 카운터를 사용할 수 있다. 또한, X선 발생 장치측에는, 발산 슬릿으로서 1/8"의 것을 사용하고, X선 빔 직경을 세로 10㎜×가로 0.365㎜의 크기로 조정한 조건에서 측정을 행할 수 있다.
Ⅲ족 질화물 반도체로 이루어지는 하지층(13) 상에는, 후술하는 반도체층(20)을 적층함으로써, 발광 소자를 구성할 수 있다. 이와 같이, 발광 소자를 위한 반도체층을 형성하는 경우, 예를 들어, Si, Ge, Sn 등의 n형 도펀트를 도프한 n형 도전성의 층이나, 마그네슘 등의 p형 도펀트를 도프한 p형 도전성의 층 등을 적층하여 형성할 수 있다. 또한, 재료로서는, 발광층 등에는 InGaN을 사용할 수 있고, 클래드층 등에는 AlGaN을 사용할 수 있다. 이와 같이, 하지층(13) 상에, 기능을 더 갖게 한 Ⅲ족 질화물 반도체 결정층을 형성함으로써, 발광 다이오드나 레이저 다이오드, 혹은 전자 디바이스 등의 제작에 사용되는, 반도체 적층 구조를 갖는 웨이퍼를 제작할 수 있다.
『반도체층』
도 1에 도시한 바와 같이, 반도체층(20)은, 기판(11) 상에 형성된 중간층(12) 및 하지층(13) 상에 형성되고, n형 반도체층(14), 발광층(15) 및 p형 반도체층(16)을, 하지층(13)측으로부터, 이 순서로 구비하고 있다.
「n형 반도체층」
n형 반도체층(14)은, 하지층(13) 상에 적층되고, n형 콘택트층(14a)과, n형 클래드층(14b)으로 구성되어 있다.
여기서, n형 콘택트층은, 하지층, 및／또는, n형 클래드층을 겸하는 것이 가능하지만, 상술한 하지층(13)이 n형 콘택트층, 및／또는 n형 클래드층을 겸하는 것도 가능하다.
(n형 콘택트층)
n형 콘택트층(14a)은, Ⅲ족 질화물 반도체로 이루어지고, 상술한 하지층(13)과 마찬가지로, AlXGa1-XN층(0≤X≤1, 바람직하게는 0≤X≤0.5, 더욱 바람직하게는 0≤X≤0.1)으로 구성되는 것이 바람직하다.
또한, n형 콘택트층(14a)에는, n형 불순물이 도프되어 있는 것이 바람직하고, n형 불순물을 1×1017 내지 1×1019/㎤, 바람직하게는 1×1018 내지 1×1019/㎤의 농도로 함유하면, 부극과의 양호한 오믹 접촉의 유지, 균열 발생의 억제, 양호한 결정성의 유지의 면에서 바람직하다. n형 불순물로서는, 특별히 한정되지 않지만, 예를 들어, Si, Ge 및 Sn 등을 들 수 있고, 바람직하게는 Si 및 Ge이다.
또한, 하지층(13) 및 n형 콘택트층(14a)을 구성하는 Ⅲ족 질화물 반도체는, 동일 조성인 것이 바람직하다. 또한, 하지층(13)과, n형 콘택트층(14a)의 합계의 막 두께를 0.1 내지 20㎛, 바람직하게는 0.5 내지 15㎛, 더욱 바람직하게는 1 내지 12㎛의 범위로 설정하는 것이 바람직하다. 막 두께가 이 범위이면, 반도체의 결정성이 양호하게 유지된다.
(n형 클래드층)
n형 콘택트층(14a)과 후술하는 발광층(15) 사이에는, n형 클래드층(14b)을 형성하는 것이 바람직하다. n형 클래드층(14b)을 형성함으로써, 활성층(발광층(15))에의 전자 공급, 격자 정수차의 완화 등의 효과를 갖게 할 수 있다.
n형 클래드층(14b)은, AlGaN, GaN, GaInN 등에 의해 성막하는 것이 가능하다. 또한, 이들의 구조의 헤테로 접합이나 복수회 적층한 초격자 구조로 해도 된다. n형 클래드층(14b)을 GaInN으로 하는 경우에는, 발광층(15)의 GaInN의 밴드 갭보다도 크게 하는 것이 바람직한 것은 물론이다.
n형 클래드층(14b)의 n형 도프 농도는 1×1017 내지 1×1020/㎤의 범위가 바람직하고, 보다 바람직하게는 1×1018 내지 1×1019/㎤의 범위이다. 도프 농도가 이 범위이면, 양호한 결정성의 유지 및 발광 소자의 동작 전압 저감의 면에서 바람직하다.
또한, n형 클래드층(14b)을, 초격자 구조를 포함하는 층으로 하는 경우에는, 상세한 도시를 생략하지만, 100옹스트롬 이하의 막 두께를 가진 Ⅲ족 질화물 화합물 반도체로 이루어지는 n측 제1 층과, 상기 n측 제1 층과 조성이 다름과 함께 100옹스트롬 이하의 막 두께를 가진 Ⅲ족 질화물 화합물 반도체로 이루어지는 n측 제2 층이 적층된 구조를 포함하는 것이어도 된다. 또한, n형 클래드층(14b)은, n측 제1 층과 n측 제2 층이 교대로 반복하여 적층된 구조를 포함한 것이어도 된다. 또한, 바람직하게는, 상기 n측 제1 층 또는 n측 제2 층 중 어느 하나가, 후술하는 발광층(15)에 접하는 구성으로 하면 된다.
상술한 바와 같은 n측 제1 층 및 n측 제2 층은, 예를 들어 Al을 포함하는 AlGaN계(단순히 「AlGaN」이라고 기재하는 경우가 있음), In을 포함하는 GaInN계(단순히 「GaInN」이라고 기재하는 경우가 있음), GaN의 조성으로 할 수 있다. 또한, n측 제1 층 및 n측 제2 층은, GaInN/GaN의 교대 구조, AlGaN/GaN의 교대 구조, GaInN/AlGaN의 교대 구조, 조성이 다른 GaInN/GaInN의 교대 구조(본 발명에 있어서의 "조성이 다르다"라는 설명은, 각 원소 조성비가 다른 것을 가리키며, 이하 마찬가지임), 조성이 다른 AlGaN/AlGaN의 교대 구조이어도 된다. 본 발명에 있어서는, n측 제1 층 및 n측 제2 층은, GaInN/GaN의 교대 구조 또는 조성이 다른 GaInN/GaInN인 것이 바람직하다.
상기 n측 제1 층 및 n측 제2 층의 초격자층은, 각각 60옹스트롬 이하인 것이 바람직하고, 각각 40옹스트롬 이하인 것이 더욱 바람직하고, 각각 10옹스트롬 내지 40옹스트롬의 범위인 것이 가장 바람직하다. 초격자층을 형성하는 n측 제1 층과 n측 제2 층의 막 두께가 100옹스트롬 초과이면, 결정 결함이 들어가기 쉬워 바람직하지 않다.
상기 n측 제1 층 및 n측 제2 층은, 각각 도프한 구조이어도 되고, 또한 도프 구조/미도프 구조의 조합이어도 된다. 도프되는 불순물로서는, 상기 재료 조성에 대하여 종래 공지의 것을, 전혀 제한없이 적용할 수 있다. 예를 들어, n형 클래드층으로서, GaInN/GaN의 교대 구조 또는 조성이 다른 GaInN/GaInN의 교대 구조의 것을 사용한 경우에는, 불순물로서 Si가 적합하다. 또한, 상술한 바와 같은 n측 초격자 다층막은, GaInN이나 AlGaN, GaN에서 대표되는 조성이 동일해도, 도핑을 적절히 온, 오프하면서 제작해도 된다.
「발광층」
발광층(15)은, n형 반도체층(14) 상에 적층됨과 함께, p형 반도체층(16)이 그 위에 적층되는 활성층이다. 발광층(15)으로서는, 예를 들어, 다중 양자 웰 구조, 단일 웰 구조, 벌크 구조 등의 각 구조를 채용할 수 있다. 본 실시 형태에 있어서, 발광층(15)은, 도 1에 도시한 바와 같이, Ⅲ족 질화물 반도체로 이루어지는 장벽층(15a)과, 인듐을 함유하는 Ⅲ족 질화물 반도체로 이루어지는 웰층(15b)이 교대로 반복하여 적층되고, 또한 n형 반도체층(14)측 및 p형 반도체층(16)측에 장벽층(15a)이 배치되어 있다. 도 1에 도시하는 예에서는, 발광층(15)은, 6층의 장벽층(15a)과 5층의 웰층(15b)이 교대로 반복하여 적층되고, 발광층(15)의 최상층 및 최하층에 장벽층(15a)이 배치되고, 각 장벽층(15a) 사이에 웰층(15b)이 배치되는 다중 양자 웰 구성으로 되어 있다.
장벽층(15a)으로서는, 예를 들어, 웰층(15b)보다도 밴드 갭 에너지가 큰 AlcGa1-cN(0≤c＜0.3) 등의 질화갈륨계 화합물 반도체를 적절하게 사용할 수 있다.
또한, 웰층(15b)에는, 인듐을 함유하는 질화갈륨계 화합물 반도체로서, 예를 들어, Ga1-sInsN(0＜s＜0.4) 등의 질화갈륨인듐을 사용할 수 있다.
본 실시 형태의 발광 소자(1)는, 상술한 바와 같이 규정된 휨량(H)을 갖는 기판(11) 상에 중간층(12) 및 하지층(13)이 형성되고, 이 위에 반도체층(20)이 형성되어 이루어지는 것이므로, 발광층(15)의 형성시에 약 750℃의 성장 온도가 부여된 경우라도, 기판(11) 및 각 층의 휨이 억제되어, 성장면이 편평한 상태로 된다. 이에 의해, 발광층(15)은, 결정성 및 균일성이 우수한 층으로 되어, 높은 발광 강도 및 안정된 발광 파장이 얻어지는 것으로 된다.
「p형 반도체층」
p형 반도체층(16)은, 도 1에 도시한 바와 같이, p형 클래드층(16a) 및 p형 콘택트층(16b)으로 구성되지만, 예를 들어, p형 콘택트층이 p형 클래드층을 겸하는 구성으로 하는 것도 가능하다.
(p형 클래드층)
p형 클래드층(16a)으로서는, 발광층(15)의 밴드 갭 에너지보다 커지는 조성이며, 발광층(15)에의 캐리어의 매립이 가능한 조성의 것이라면 특별히 한정되지 않지만, 바람직하게는, AldGa1-dN(0＜d≤0.4, 바람직하게는 0.1≤d≤0.3)의 것을 들 수 있다. p형 클래드층(16a)이, 이와 같은 AlGaN으로 이루어지는 것이면, 발광층(15)에의 캐리어의 매립의 면에서 바람직하다.
p형 클래드층(16a)의 p형 도프 농도는, 1×1018 내지 1×1021/㎤의 범위가 바람직하고, 보다 바람직하게는 1×1019 내지 1×1020/㎤의 범위이다. p형 도프 농도가 상기 범위이면, 결정성을 저하시키지 않고 양호한 p형 결정을 얻을 수 있다. p형 불순물로서는, 특별히 한정되지 않지만, 예를 들어, Mg 등을 적절하게 사용할 수 있다.
또한, p형 클래드층(16a)은, 복수회 적층한 초격자 구조로서 구성되어 있어도 된다. p형 클래드층(16a)을, 초격자 구조를 포함하는 층으로 하는 경우에는, 상세한 도시를 생략하지만, 100옹스트롬 이하의 막 두께를 가진 Ⅲ족 질화물 반도체로 이루어지는 p측 제1 층과, 상기 p측 제1 층과 조성이 다름과 함께 100옹스트롬 이하의 막 두께를 가진 Ⅲ족 질화물 반도체로 이루어지는 p측 제2 층이 적층된 구조를 포함하는 것이어도 된다. 또한, p측 제1 층과 p측 제2 층이 교대로 반복해서 적층된 구조를 포함한 것이어도 된다.
상술한 바와 같은, p측 제1 층 및 p측 제2 층은, 각각 조성이 다른, 예를 들어 AlGaN, GaInN 또는 GaN 중 어느 것의 조성이어도 되고, 또한 GaInN/GaN의 교대 구조, AlGaN/GaN의 교대 구조, 또는 GaInN/AlGaN의 교대 구조이어도 된다. 본 발명에 있어서는, p측 제1 층 및 p측 제2 층은, AlGaN/AlGaN 또는 AlGaN/GaN의 교대 구조인 것이 바람직하다.
상기 p측 제1 층 및 p측 제2 층의 초격자층은, 각각 60옹스트롬 이하인 것이 바람직하고, 각각 40옹스트롬 이하인 것이 더욱 바람직하고, 각각 10옹스트롬 내지 40옹스트롬의 범위인 것이 가장 바람직하다. 초격자층을 형성하는 p측 제1 층과 p측 제2 층의 막 두께가 100옹스트롬 초과이면, 결정 결함 등을 많이 포함하는 층이 되어, 바람직하지 않다.
상기 p측 제1 층 및 p측 제2 층은, 각각 도프한 구조이어도 되고, 또한 도프 구조/미도프 구조의 조합이어도 된다. 도프되는 불순물로서는, 상기 재료 조성에 대하여 종래 공지의 것을, 전혀 제한없이 적용할 수 있다. 예를 들어, p형 클래드층으로서, AlGaN/GaN의 교대 구조 또는 조성이 다른 AlGaN/AlGaN의 교대 구조의 것을 사용한 경우에는, 불순물로서 Mg가 적합하다. 또한, 상술한 바와 같은 p측 초격자 다층막은, GaInN이나 AlGaN, GaN에서 대표되는 조성이 동일해도, 도핑을 적절하게 온, 오프하면서 제작해도 된다.
(p형 콘택트층)
p형 콘택트층(16b)은, 적어도 AleGa1-eN(0≤e＜0.5, 바람직하게는 0≤e≤0.2, 보다 바람직하게는 0≤e≤0.1)을 포함하여 이루어지는 Ⅲ족 질화물 반도체층이다. Al 조성이 상기 범위이면, 양호한 결정성의 유지 및 p 오믹 전극(후술하는 투광성 전극(17)을 참조)과의 양호한 오믹 접촉의 면에서 바람직하다.
또한, p형 콘택트층(16b)은, p형 도펀트를 1×1018 내지 1×1021/㎤의 범위의 농도로 함유하고 있으면, 양호한 오믹 접촉의 유지, 균열 발생의 방지, 양호한 결정성의 유지의 면에서 바람직하고, 보다 바람직하게는 5×1019 내지 5×1020/㎤의 범위이다. p형 불순물로서는, 특별히 한정되지 않지만, 예를 들어, Mg 등을 적절하게 사용할 수 있다.
또한, 본 발명의 발광 소자(1)를 구성하는 반도체층(20)은, 상술한 형태의 것에 한정되는 것은 아니다.
예를 들어, 본 발명을 구성하는 반도체층의 재료로서는, 상기 재료 외에, 화학식 AlXGaYInZN1-AMA(0≤X≤1, 0≤Y≤1, 0≤Z≤1이고 또한, X+Y+Z=1. 기호 M은 질소(N)와는 다른 제V족 원소를 나타내고, 0≤A＜1임)로 나타내어지는 질화갈륨계 화합물 반도체가 알려져 있고, 본 발명에 있어서도, 그들 주지의 질화갈륨계 화합물 반도체를 전혀 제한없이 사용할 수 있다.
또한, Ⅲ족 원소로서 Ga를 함유하는 Ⅲ족 질화물 반도체는, Al, Ga 및 In 이외에 다른 Ⅲ족 원소를 함유할 수 있고, 필요에 따라서 Ge, Si, Mg, Ca, Zn, Be, P, As 및 B 등의 원소를 함유할 수도 있다. 또한, 의도적으로 첨가한 원소에 한하지 않고, 성막 조건 등에 의존하여 필연적으로 포함되는 불순물, 및 원료, 반응관 재질에 포함되는 미량 불순물을 포함하는 경우도 있다.
『투광성 정극』
투광성 정극(17)은, p형 반도체층(16) 상에 형성되는, 투광성을 갖는 전극이다.
투광성 정극(17)의 재질로서는, 특별히 한정되지 않고, ITO(In2O3-SnO2), AZO(ZnO-Al2O3), IZO(In2O3-ZnO), GZO(ZnO-Ga2O3) 등의 재료를 사용할 수 있다. 또한, 투광성 정극(17)으로서는, 종래 공지의 구조를 포함하여 어떠한 구조의 것도 전혀 제한없이 사용할 수 있다.
또한, 투광성 정극(17)은, p형 반도체층(16) 상의 전체면을 덮도록 형성해도 상관없고, 간극을 두고 격자 형상이나 나무 형상으로 형성해도 된다.
『정극』
정극(18)은, 도 2에 도시한 바와 같이 투광성 정극(17) 상에 형성된 대략 원형의 전극이다.
정극(18)의 재료로서는, Au, Al, Ni 및 Cu 등을 사용한 각종 구조가 주지이며, 이들 주지의 재료, 구조의 것을 전혀 제한없이 사용할 수 있다.
정극(18)의 두께는, 100 내지 1000㎚의 범위 내인 것이 바람직하다. 또한, 본딩 패드로서의 특성상, 두께가 큰 쪽이 본더빌리티가 높아지기 때문에, 정극 본딩 패드(18)의 두께는 300㎚ 이상으로 하는 것이 보다 바람직하다. 또한, 제조 비용의 관점에서 500㎚ 이하로 하는 것이 바람직하다.
『부극』
부극(19)은, 반도체층(20)을 구성하는 n형 반도체층(14)의 n형 콘택트층(14a)에 접하는 것이다. 이로 인해, 부극(19)은, 도 1 및 도 2에 도시한 바와 같이, p형 반도체층(16), 발광층(15) 및 n형 반도체층(14)의 일부를 제거하여 n형 콘택트층(14a)을 노출시켜 이루어지는 노출 영역(14d) 상에 대략 원 형상으로 형성되어 있다.
부극(19)의 재료로서는, 각종 조성 및 구조의 부극이 주지이며, 이들 주지의 부극을 전혀 제한없이 사용할 수 있다.
이상 설명한 바와 같은, 본 실시 형태의 Ⅲ족 질화물 반도체 발광 소자(1)에 따르면, 미리 상기 규정 범위로 된 휨량(H)을 갖는 기판(11) 상에, 중간층(12)과, 상기 규정 범위로 된 XRC 반값폭을 갖는 하지층(13)이 적층되고, 이 하지층(13)의 표면(13a)에, Ⅲ족 질화물 반도체로 이루어지고, 발광층(15)을 포함하는 반도체층(20)이 형성되어 이루어지는 구성이므로, 반도체층(20), 특히 발광층(15)의 결정성이 우수하고, 높은 발광 강도 및 안정된 발광 파장을 구비하는 것으로 된다.
[Ⅲ족 질화물 반도체 발광 소자의 제조 방법]
이하에, 본 실시 형태의 Ⅲ족 질화물 반도체 발광 소자의 제조 방법에 대하여, 도 3a 내지 도 3c를 적절히 참조하면서 설명한다.
본 실시 형태의 발광 소자의 제조 방법은, 도 1에 도시한 바와 같은 발광 소자(1)를 제조할 때, 기판(11)의 주면(11a) 상에 중간층(12), 하지층(13), n형 반도체층(14), 발광층(15) 및 p형 반도체층(16)을 순차 적층하는 방법이며, 기판(11)으로서, 직경이 4inch(100㎜) 이상이며, 휨량(H)이, 기판 단부(11b)의 적어도 일부가 주면(11a)측을 향하는 휨 방향에서, 0.1 내지 30㎛, 보다 바람직하게는 1 내지 20㎛의 범위로 된 기판을 준비하고, 기판(11) 상에 중간층(12)을 형성한 후, 상기 중간층(12) 상에 (0002)면의 X선 로킹 커브 반값폭이 100arcsec 이하, 또한 (10-10)면의 X선 로킹 커브 반값폭이 300arcsec 이하인 하지층(13)을 형성하고, 또한 하지층(13)의 표면(13a) 상에 n형 반도체층(14), 발광층(15) 및 p형 반도체층(16)을 형성하는 방법이다.
『기판의 준비』
본 실시 형태의 제조 방법에서는, 도 3a에 도시한 바와 같이, 우선, 예를 들어 휨량(H)이 상기 범위로 된, 직경 4inch의 기판(11)을 준비한다.
기판(11)에는, 미리, 주면(11a)을 비롯한 표면 전체에 전처리를 실시해 두는 것이 바람직하고, 예를 들어, 종래 공지의 RCA 세정 방법 등의 습식의 방법으로 표면을 수소 종단시켜 둠으로써, 그 후의 성막 프로세스가 안정되는 효과가 얻어진다.
또한, 스퍼터 장치의 챔버 내에 기판(11)을 배치하고, 중간층(12)을 형성하기 전에, 기판(11)의 표면 전체에 역스퍼터를 실시하는 등의 방법에 의해, 전처리를 행해도 된다. 구체적으로는, 스퍼터 장치의 챔버 내에 있어서, 기판(11)을 Ar나 N2의 플라즈마 중에 노출시킴으로써, 주면(11a)을 비롯한 표면 전체를 세정하는 방법을 채용할 수 있다. Ar 가스나 N2 가스 등의 플라즈마를 기판(11)의 표면에 작용시킴으로써, 기판(11) 표면에 부착된 유기물이나 산화물을 제거할 수 있다. 이 경우, 챔버 내의 타깃측에는 파워를 인가하지 않고, 기판(11)과 챔버 사이에 전압을 인가하면, 플라즈마 입자가 효과적으로 기판(11)의 표면에 작용한다.
본 실시 형태의 제조 방법에 있어서는, 기판(11)으로서, 직경 4inch(100㎜) 이상의 것을 준비하고, 미리, 휨량(H)이, 기판 단부(11b)의 적어도 일부가 주면(11a)을 향하는 휨 방향에서, 0.1 내지 30㎛의 범위로 된 기판을 사용하는 것이 바람직하다. 본 실시 형태에서는, 기판(11) 단체의 휨량(H)을 상기 범위로 함으로써, 기판(11) 상에 중간층(12) 및 하지층(13)이 적층되고, 또한 이 위에 발광층(15)을 포함하는 반도체층(20)을 적층할 때, 발광층(15)의 형성면을 평탄한 상태로 제어하는 것이 용이해진다.
또한, 기판(11)에, 미리 소정량의 역휨을 부여하기 위한 방법으로서는, 예를 들어, 손상을 주지 않는 범위의 온도에서 기판(11)을 가열하면서 변형시키는 방법이나, 기판(11)을 파괴하지 않을 정도의 응력을 부가하여 변형시키는 방법을 들 수 있다. 또한, 상기의 기판(11)을 가열하는 방법과, 기판(11)에 응력을 부여하는 방법을 병용하는 방법을 채용하는 것도 가능하다.
『중간층의 형성』
계속해서, 도 3b에 도시한 바와 같이, 상기 수순으로 전처리가 실시되고, 또한 휨량(H)이 소정 범위로 조정된 기판(11)의, 사파이어 c면으로 이루어지는 주면(11a) 상에, 스퍼터법에 의해 중간층(12)을 성막한다.
중간층(12)의 성막 방법으로서는, Ⅲ족 질화물 반도체의 결정 성장 방법으로서 일반적으로 알려지는 방법을 전혀 문제없이 채용할 수 있다. 이러한 방법으로서는, 예를 들어, MOCVD법, MBE법(분자선 애피택시법), 스퍼터법 및 HVPE법(하이드라이드 기상 성장법) 등을 들 수 있다. 구체적으로는, 이들 중 어느 하나의 방법을 사용하여, 기판(11)의 주면(11a) 상에 AlXGa1-XN(0≤X≤1)의 조성을 갖는 막, 예를 들어 AlN으로 이루어지는 중간층(12)을 형성한다.
중간층(12) 상에 형성되는 하지층(13)이나, 그 위에 형성되는 n형 반도체층(14)의 배향은, 중간층(12)의 결정 상태에 의한 영향이 크다. 종래, 결정성이 높은 중간층(12)을 얻기 위해서는 MOCVD법이 바람직하게 되어 있었다. 그러나, MOCVD법은, 기판(11) 상에서 분해된 원료로부터 생성된 금속을 쌓아 올리는 방법이며, 최초로 핵이 형성되고, 계속해서 핵의 주위에 결정이 성장하고, 점차 성막되어 가므로, 중간층(12)과 같은 얇은 막을 형성하는 경우에는, 균일성이 불충분해지는 경우가 있다. 이에 대하여 스퍼터법은, 얇은 막을 형성하는 경우라도 균일한 막을 생성할 수 있고, 양산도 적합한 점에서도 바람직하다. 스퍼터법은, 예를 들어, 단결정 구조를 갖는 중간층(12)이나, 적절한 구조를 갖는 기둥 형상 결정(다결정) 구조를 갖는 중간층을 용이하게 성막할 수 있다.
중간층(12)을 스퍼터법에 의해 형성하는 경우, DC 스퍼터법에서는, 타깃 표면의 차지 업을 초래하고, 성막 속도가 안정되지 않을 가능성이 있으므로, 펄스 DC, 혹은 RF(고주파) 스퍼터법으로 하는 것이 바람직하다. 또한, 스퍼터법에서는, 자장 내에 플라즈마를 매립함으로써 효율을 높이는 방법이 일반적으로 사용되고 있고, 이 경우의 균일한 막 두께를 얻기 위한 방법으로서, 마그네트의 위치를 타깃 내에서 이동시키는 것이 바람직하다. 이 때, 마그네트의 구체적인 운동 방법은, 장치에 의해 선택할 수 있고, 예를 들어, 마그네트를 요동시키거나, 회전 운동시키는 방법으로 할 수 있다. 이와 같은 조작에 의해, 단결정 구조를 갖는 중간층(12), 또는 적절한 밀도로 결정 계면의 명료한 기둥 형상 결정을 갖는 중간층(12)을 성막할 수 있다.
중간층(12)을 스퍼터법에 의해 형성하는 경우, 성막시의 기판 온도를 300 내지 800℃의 범위로 하는 것이 바람직하다. 상기 범위를 하회하는 온도에서는, 중간층(12)에 의해 기판(11)의 전체면을 덮을 수 없어, 기판(11)의 표면의 일부가 노출될 우려가 있다. 또한, 상기 범위를 초과하는 온도에서는, 금속 원료의 마이그레이션이 활발해지고, 결정 계면의 명료한 기둥 형상 결정을 갖는 중간층(12)을 형성하기 어려워지므로 바람직하지 않다. 또한, 상기 범위를 초과하는 온도에서는, 결정의 성장 속도가 극단적으로 작아지므로, 단결정 구조를 갖는 중간층(12)을 형성하기 어려워지므로 바람직하지 않다.
또한, 중간층(12)을 스퍼터법에 의해 형성하는 경우, 챔버 내의 압력을 0.3Pa 이상으로 하는 것이 바람직하다. 챔버 내의 압력이 0.3Pa 미만이면 질소의 존재량이 적어져, 스퍼터된 금속이 질화물이 되지 않고 부착되는 경우가 있다. 또한, 챔버 내의 압력의 상한은 특별히 정하는 것이 아니지만, 플라즈마를 발생시킬 수 있을 정도의 저압인 것이 필요한 것은 물론이다.
또한, 챔버 내의 질소 유량과 불활성 가스의 유량의 합계 유량에 대한 질소 유량의 비에는 바람직한 범위가 있고, 질소 유량비가 너무 낮은 경우에는, 스퍼터 원료가 금속인 상태로 부착될 우려가 있고, 지나치게 높은 경우에는, 불활성 가스의 양이 적고, 스퍼터 속도가 저하되어 버린다.
단결정 구조를 갖는 중간층(12)을 형성하는 경우에는, 상기 질소 유량의 비를 50% 내지 100%로 하는 것이 바람직하고, 75% 정도로 하는 것이 보다 바람직하다.
또한, 기둥 형상 결정(다결정)을 갖는 중간층(12)을 형성하는 경우, 상기 질소 유량의 비를 1% 내지 50%로 하는 것이 바람직하고, 25% 정도로 하는 것이 보다 바람직하다.
여기서, 본 기술에 사용하는 질소 원료로서는, 일반적으로 공지의 질소 화합물을 전혀 문제없이 사용할 수 있다. 예를 들어, 질소 가스를 질소 원료로서 사용한 경우, 장치가 간편해지는 대신에, 높은 반응 속도는 얻을 수 없다. 그러나, 질소를 전계나 열등에 의해 분해한 후 스퍼터 장치에 도입함으로써, 성막 속도는 암모니아에 비하면 낮지만, 공업적으로 이용 가능할 정도의 성막 속도를 얻을 수 있다. 따라서, 장치 비용과의 균형을 생각하면, 질소가 가장 적합한 질소 원료이다.
중간층(12)을 스퍼터법에 의해 형성하는 경우, 성막시의 기판 온도, 챔버 내의 압력, 챔버 내의 질소와 불활성 가스의 합계 유량에 대한 질소 유량의 비의 각각을 상기 범위로 함으로써, 단결정 구조를 갖는 중간층(12), 또는 결정 계면이 명료하여 기둥 형상 결정을 바람직한 밀도로 포함하는 중간층(12)을 성막할 수 있다.
이와 같이, 중간층(12)을 스퍼터법에 의해 형성함으로써, 단결정 구조 또는 결정면이 정렬된 기둥 형상 결정층으로 이루어지는 면내 균일성이 양호한 중간층(12)을 형성할 수 있다. 그리고, 이와 같은 중간층(12) 상에, 결정 배향성이 높은 하지층(13) 및 n형 반도체층(14)을 에피택셜 성장시키는 것이 가능하게 된다. 예를 들어, 중간층(12) 상에 MOCVD법을 사용하여 GaN 등의 Ⅲ족 질화물 반도체를 형성함으로써, 중간층(12)을 구성하는 단결정 구조 또는 결정면이 정렬된 기둥 형상 결정층을 성장 핵으로 하여, 전위 밀도가 작은 결정 성장을 실현할 수 있다.
『하지층의 형성』
계속해서, 도 3c에 도시한 바와 같이, 기판(11) 상에 형성된 중간층(12) 상에 하지층(13)을 형성한다.
본 실시 형태의 제조 방법에서는, 하지층(13)을, 하기에 설명하는 방법을 사용하여, AlXGa1-XN층(0≤X≤1, 바람직하게는 0≤X≤0.5, 더욱 바람직하게는 0≤X≤0.1)으로 이루어지는 조성, 예를 들어 AlGaN, GaN 등으로 형성한다.
본 실시 형태에서는, 상기 수순으로 기판(11) 상에 중간층(12)을 성막한 후, 하지층(13)을 성막하기 전의 어닐 처리는 특별히 필요하지 않다. 단, 하지층(13)을, MOCVD법, MBE법 또는 HVPE법 등의 기상 화학 성막 방법으로 형성하는 경우에는, 일반적으로, 성막을 수반하지 않는 승온 과정과 온도의 안정화 과정을 거친다. 이들 과정에 있어서, V족의 원료 가스를 유통시키는 일이 많으므로, 결과적으로 어닐의 효과를 발생시키고 있을 가능성은 있다. 그러나, 이것은 특별히 어닐의 효과를 이용하는 것은 아니며, 일반적인 공지의 기술이다.
또한, 그 때에 유통하는 캐리어 가스는, 일반적인 가스를 문제없이 사용할 수 있고, 즉, MOCVD 등의 기상 화학 성막 방법으로 널리 사용되는 수소나 질소를 사용하면 된다. 그러나, 화학적으로 비교적 활성인 수소 중에서의 승온은, 결정성이나 결정 표면의 평탄성을 손상시킬 우려가 있으므로, 단시간의 공정 처리로 하는 것이 바람직하다.
하지층(13)을 적층하는 방법으로서는, 상기와 같은 전위의 루프화를 발생시킬 수 있는 결정 성장 방법이면 되고, 특별히 한정되지 않지만, MOCVD법, MBE법 및 HVPE법은, 마이그레이션에 의해 전위를 루프화시킬 수 있으므로, 양호한 결정성의 막을 성막할 수 있어, 적합하다. 그 중에서도, MOCVD법은, 가장 결정성이 우수한 막을 얻을 수 있는 점에서 바람직하다.
본 실시 형태의 제조 방법에서는, 상술한 바와 같이, 중간층(12) 상에 하지층(13) 및 n형 콘택트층(14a)이 형성된 상태에 있어서의 (0002)면의 XRC 반값폭이 100arcsec 이하, 또한 (10-10)면의 XRC 반값폭이 300arcsec 이하로 되도록 형성하는 것이 바람직하다. 또한, 본 실시 형태에서는, 상기 XRC 반값폭을, (0002)면의 XRC 반값폭이 50arcsec 이하, 또한 (10-10)면의 XRC 반값폭이 250arcsec 이하로 되도록 형성하는 것이 보다 바람직하다.
본 실시 형태의 제조 방법에서는, 중간층(12) 상에 하지층(13) 및 n형 콘택트층(14a)이 형성된 상태에 있어서의 XRC 반값폭을 상기 범위로 제어하고, 또한 기판(11)의 휨량(H)을 미리 상기 범위로 규정함으로써, 후술하는 반도체층(20)에 포함되는 발광층(15)을 형성할 때의 기판(11)의 휨량(H)을 대략 0(제로)㎛로 억제할 수 있다. 이에 의해, 결정성이 우수한 Ⅲ족 질화물 반도체로 이루어지는 발광층(15)을 형성하는 것이 가능하게 된다.
하지층(13)을 MOCVD법으로 성막하는 경우의 기판 온도는, 800℃ 이상인 것이 바람직하다. 이것은, 기판 온도가 높은 쪽이 원자의 마이그레이션을 발생하기 쉽고, 전위의 루프화가 용이하게 진행되기 때문이며, 더욱 바람직하게는 900℃ 이상이고, 1000℃ 이상인 것이 가장 바람직하다. 또한, 하지층(13)을 성막할 때의 기판 온도는, 결정의 분해 온도보다도 저온으로 할 필요가 있는 것은 물론이고, 1200℃ 이상의 온도는, 하지층(13)의 성장 온도로서는 적합하지 않다.
또한, 하지층(13)은, 스퍼터법을 사용하여 성막하는 것도 가능하다. 하지층(13)을 스퍼터법으로 성막한 경우, 성막 속도를 향상시킬 수 있음과 함께, MOCVD법이나 MBE법에 비교하여 장치를 간편하게 구성할 수 있는 점에서 바람직하다.
하지층(13)을 스퍼터법으로 성막하는 경우, 예를 들어, 스퍼터 장치의 챔버 내에 아르곤 및 질소 가스를 도입한 후, 기판(11)의 온도를 승온시켜, 기판(11)측에 고주파 바이어스를 인가함과 함께, 금속 Ga로 이루어지는 스퍼터링 타겟측에 파워를 인가하고, 챔버 내의 압력을 소정의 압력으로 유지하면서, 기판(11) 상에 하지층(13)을 성막할 수 있다.
하지층(13)의 성막에 사용하는 스퍼터법으로서는, RF(고주파) 스퍼터법, 또는 DC 스퍼터법 중 어느 하나를 채용함으로써, 스퍼터링 타겟에 대하여 파워를 인가하는 것이 바람직하다.
또한, 하지층(13)을 스퍼터법에 의해 성막하는 경우, 질화물 원료를 리액터 내에 유통시키는 리액티브 스퍼터법에 의해 성막하는 방법으로 하는 것이, 반응을 제어함으로써 결정성을 양호하게 유지할 수 있고, 그 양호한 결정성을 안정적으로 재현할 수 있는 점에서 보다 바람직하다.
리액티브 스퍼터법을 사용한 경우에는, 성막률을 용이하게 컨트롤할 수 있으므로, RF 스퍼터법을 사용하는 것이 보다 바람직하다. DC 스퍼터법으로 리액티브 스퍼터법을 사용하는 경우, DC에서 전기장을 연속해서 가한 상태로 하면 스퍼터링 타겟이 차지 업해 버려, 성막률을 높게 하는 것이 곤란해지므로, 펄스식으로 바이어스를 부여하는 펄스식 DC 스퍼터법으로 하는 것이 바람직하다.
또한, 스퍼터법으로 반도체층을 성막할 때, 스퍼터링 타겟에 대하여, 자장을 회전시키거나, 또는 자장을 요동시키는 것이 바람직하다. 특히, RF 스퍼터를 사용한 경우, 균일한 막 두께를 얻는 방법으로서, 마그네트의 위치를 스퍼터링 타겟 내에서 이동시키면서 성막하는 것이 바람직하다.
본 실시 형태에서는, 하지층(13)을 스퍼터법으로 성막할 때, 질소(N2)와 아르곤(Ar)의 유량에 대한 N2 유량의 비가 20% 이상 90% 이하의 범위인 것이 바람직하다. 이 범위를 하회하는 N2 유량비이면, 스퍼터 원료가 금속인 상태에서 기판에 부착되어 버린다. 또한, 상기 범위를 상회하는 유량비이면, Ar의 양이 지나치게 적으므로 스퍼터율이 저하되어 버린다.
또한, 본 실시 형태에서는, 스퍼터 장치의 챔버 내에 있어서의 가스 중의 N2 농도를 높게 하고, 또한 중량이 큰 기체인 Ar을 상기 유량비로 혼합하고 있다. 챔버 내의 가스가 N2뿐인 경우이면, 금속 타깃을 때리는 힘이 약하기 때문에 성막률이 제한되어 버린다. 본 실시 형태에서는, 중량이 큰 Ar과 상기 유량비로 혼합함으로써, 성막률을 향상시킴과 함께, 기판(11) 상에 있어서의 마이그레이션을 활발하게 할 수 있다.
본 실시 형태에서 사용하는 질소 원료로서는, 상술한 질소 가스 외에, 일반적으로 알려져 있는 질소 화합물을 전혀 제한되지 않고 사용할 수 있지만, 암모니아나 질소 가스는 취급이 간단함과 함께, 비교적 저렴하여 입수 가능하므로 바람직하다. 질소 가스는, 전계나 열 등에 의해 분해되고 나서 스퍼터 장치에 도입하는 방법으로 하면, 성막 속도는 암모니아에 비하면 낮지만, 공업 생산적으로 이용 가능할 정도의 성막 속도를 얻을 수 있으므로, 장치 비용과의 균형을 생각하면, 질소 가스가 가장 적합한 질소원이다.
본 실시 형태의 제조 방법에서는, 하지층(13)을 성막할 때, 챔버 내의 압력을 10Pa 이하로 하는 것이 바람직하고, 5Pa 이하로 하는 것이 더욱 바람직하고, 1Pa 이하로 하는 것이 가장 바람직하다. 챔버 내의 압력이 상기 범위이면, 결정성이 양호한 하지층(13)을 고효율로 성막할 수 있다. 챔버 내의 압력이 10Pa를 초과하면, 결정성이 양호한 하지층(13)을 얻을 수 없게 될 우려가 있다.
또한, 스퍼터법으로 하지층(13)을 성막할 때의 챔버 내의 압력은, 0.3Pa 이상인 것이 바람직하다. 챔버 내의 압력을 0.3Pa 미만으로 하면, 질소의 존재량이 지나치게 작아져, 스퍼터된 금속이 질화물이 되지 않는 상태에서 기판(11) 상에 부착될 우려가 있다.
하지층(13)을 스퍼터에 의해 성막할 때의 기판(11)의 온도는, 400 내지 1300℃의 범위로 하는 것이 바람직하다. 하지층(13)을 성막할 때의 기판(11)의 온도를 높게 함으로써 원자의 마이그레이션이 발생하기 쉬워지고, 전위의 루프화가 용이하게 진행된다. 또한, 하지층(13)을 성막할 때의 기판(11)의 온도는, 결정이 분해되는 온도보다도 저온일 필요가 있으므로, 1300℃ 미만으로 하는 것이 바람직하다.
본 실시 형태의 제조 방법에서는, 스퍼터법에 의한 하지층(13) 성막시의 기판(11)의 온도를 상기 범위로 함으로써, 기판(11)에 도달한 반응종(금속 타깃으로부터 취출된 금속)의 결정 표면에서의 운동을 활성화할 수 있어, 결정성이 좋은 하지층(13)을 얻을 수 있다.
또한, 스퍼터법에 의해 하지층(13)을 성막할 때의 성막 속도는 0.1 내지 10㎚/sec의 범위로 하는 것이 바람직하다. 성막률이 0.1㎚/s 미만이면, 성막 프로세스가 장시간으로 되어 버려, 공업 생산적으로 낭비가 커진다. 또한, 성막률이 10㎚/s를 초과하면, 양호한 막을 얻는 것이 곤란해진다.
또한, 스퍼터법을 사용하여 하지층(13)을 성막함으로써, MOCVD법에 비해, 성막률을 높게 할 수 있고, 성막(제조) 시간을 단축하는 것이 가능하게 된다. 또한, 제조 시간이 단축됨으로써, 스퍼터 장치 내의 챔버 내에 불순물이 인입하는 것을 최소한으로 억제할 수 있고, 고품질의 하지층(13)을 성막할 수 있다.
『반도체층의 형성』
본 실시 형태에 있어서, 반도체층(20)을 형성할 때의 질화갈륨계 화합물 반도체(Ⅲ족 질화물 반도체)의 성장 방법은 특별히 한정되지 않고 MOCVD법(유기 금속 화학 기상 성장법) 외에, 스퍼터법, HVPE(하이드라이드 기상 성장법), MBE(분자선 애피택시법) 등, 질화물 반도체를 성장시키는 것이 알려져 있는 모든 방법을 적용할 수 있다. 이들 중, MOCVD법이 결정성이 우수한 반도체층을 형성할 수 있는 점에서 바람직하다.
MOCVD법에서는, 캐리어 가스로서 수소(H2) 또는 질소(N2), Ⅲ족 원료인 Ga원으로서 트리메틸갈륨(TMG) 또는 트리에틸갈륨(TEG), Al원으로서 트리메틸알루미늄(TMA) 또는 트리에틸알루미늄(TEA), In원으로서 트리메틸인듐(TMI) 또는 트리에틸인듐(TEI), V족 원료인 N원으로서 암모니아(NH3), 히드라진(N2H4) 등이 사용된다.
또한, 도펀트로서는, n형에는 Si 원료로서 모노실란(SiH4) 또는 디실란(Si2H6)을, Ge 원료로서 게르만 가스(GeH4)나, 테트라메틸게르마늄((CH3)4Ge)이나 테트라에틸게르마늄((C2H5)4Ge) 등의 유기 게르마늄 화합물을 이용할 수 있다.
도펀트 원소의 p형 불순물로는, Mg 원료로서, 예를 들어, 비스시클로펜타디에닐마그네슘(Cp2Mg) 또는 비스에틸시클로펜타디에닐마그네슘(EtCp2Mg)을 사용할 수 있다.
상술한 바와 같은 Ⅲ족 질화물 반도체는, Al, Ga 및 In 이외에 다른 Ⅲ족 원소를 함유할 수 있고, 필요에 따라서 Ge, Si, Mg, Ca, Zn 및 Be 등의 도펀트 원소를 함유할 수 있다. 또한, 의도적으로 첨가한 원소에 한하지 않고, 성막 조건 등에 의존하여 필연적으로 포함되는 불순물, 및 원료, 반응관 재질에 포함되는 미량 불순물을 포함하는 경우도 있다.
「n형 반도체층의 형성」
우선, 도 1에 도시한 바와 같이, 하지층(13)의 표면(13a)에, 종래 공지의 MOCVD법을 사용하여, n형 콘택트층(14a) 및 n형 클래드층(14b)을 이 순으로 성막한다. 이때, n형 콘택트층(14a) 및 n형 클래드층(14b)의 각 층은, 동일한 MOCVD 장치를 사용하여 성막할 수 있고, 또한 후술하는 발광층(15)과 공통의 장치로 할 수도 있다. 이와 같은 경우에는, 각 층의 형성에 있어서, MOCVD 장치의 각종 조건을 적절하게 변경하여 사용한다.
「발광층의 형성」
계속해서, 도 1에 도시한 바와 같이, n형 클래드층(14b) 상에 발광층(15)을 MOCVD법에 의해 형성한다.
본 실시 형태의 제조 방법으로 형성하는 발광층(15)은, GaN 장벽층으로 시작되어 GaN 장벽층으로 끝나는 다중 양자 웰 구조(MQW)를 갖고 있고, GaN으로 이루어지는 6층의 장벽층(15a)과, 논 도프의 Ga0.92In0.08N으로 이루어지는 5층의 웰층(15b)을 교대로 적층하여 형성한다.
또한, 본 실시 형태의 제조 방법에서는, n형 반도체층(14)의 성막에 사용하는 MOCVD 장치와 동일한 것을 사용하고, 각종 성막 조건을 변경함으로써 발광층(15)을 성막할 수 있다.
일반적으로, MOCVD법을 사용하여 다중 양자 웰 구조를 갖는 발광층(15)을 형성하는 경우, 예를 들어, 웰층(15b)의 성장 온도를 600 내지 800℃ 정도로 하고, 장벽층(15a)의 성장 온도를 750 내지 1000℃ 정도로 하여 성막 처리를 행한다. 즉, 발광층(15)을 형성할 때는, 웨이퍼가 최고로 1000℃ 정도의 고온으로 가열된 상태로 된다. 종래, 예를 들어 웨이퍼가 휨이 없는 상태로 되어 있는 경우라도, 기판과 하지층 사이에는 열팽창 계수의 차가 있으므로, 발광층 성막시의 고온 가열에 의해, 기판에 있어서 주면측으로 기판 단부가 향하는 정휨이 발생하고, 이에 수반하여 기판 및 웨이퍼 전체에 큰 정휨이 발생할 우려가 있다.
본 실시 형태는, 기판(11)으로서, 휨량(H)이, 미리, 기판 단부(11b)의 적어도 일부가 주면(11a)측을 향하는 휨 방향에서 0.1 내지 30㎛의 범위로 된 직경 4inch(100㎜) 이상의 기판을 준비하고, 또한 중간층(12) 상에 하지층(13) 및 n형 콘택트층(14a)이 형성된 상태에 있어서의 (0002)면의 XRC 반값폭이 100arcsec 이하, (10-10)면의 XRC 반값폭이 300arcsec 이하로 되도록 형성하는 방법으로 하고 있다. 이와 같이, 상기 XRC 반값폭을 상기 범위로 제어하고, 또한 기판(11)의 휨량(H)을 미리 상기 범위로 규정함으로써, 후술하는 반도체층(20)에 포함되는 발광층(15)을 형성할 때의 기판(11)의 휨량(H)을 대략 0(제로)㎛로 억제할 수 있다. 이에 의해, 예를 들어 750℃ 정도의 성장 온도에서 발광층(15)을 형성할 때, 성장면이 대략 평탄한 상태로 되므로, 결정성이 우수한 발광층(15)을 형성하는 것이 가능하게 된다. 따라서, 층 내에 있어서의 In 농도가 균일해지고, 기판(11) 상에 형성된 발광층(15)의 전체면에 있어서, 발광 강도 및 발광 파장이 일정해지고, 우수한 발광 특성이 얻어지는 것으로 된다.
여기서, 종래의 구성의 발광 소자의 경우, 기판과 하지층 사이에는 열팽창 계수의 차가 있으므로, 기판 상에 하지층이 성막될 때의 고온의 영향에 의해, 일반적으로, 기판의 주면과는 반대면의 이면측으로 기판 단부가 향하는 휨이 발생하는 경우가 있다. 이와 같은 상태의 휨이 발생한 기판 상의 하지층 상에 반도체층을 형성하고, 발광 소자를 구성한 경우에는, 발광층 내에 있어서의 In 농도의 조성이나 막 두께 등이 불균일해지고, 결정성이 저하되므로, 발광면 내에 있어서의 발광 강도나 발광 파장이 불균일해져, 발광 특성의 저하를 초래한다는 문제가 있었다.
또한, 이와 같은 기판과 하지층 사이의 열팽창 계수의 차에 의한 휨을 저감시키기 위하여, 하지층의 막 두께를 얇게 형성한 경우에는, 하지층의 결정성이 저하되고, 그 위에 형성되고, 발광층을 포함하는 반도체층의 결정성도 저하되므로, 발광 특성이 저하되는 등의 문제가 있었다.
이에 대하여, 본 실시 형태의 발광 소자(1)의 제조 방법에서는, 기판(11)으로서, 직경이 4inch(100㎜) 이상이며, 휨량(H)이, 기판 단부(11b)의 적어도 일부가 주면(11a)측을 향하는 휨 방향에서, 0.1 내지 30㎛의 범위로 된 기판을 준비하고, 기판(11) 상에 중간층(12)을 형성한 후, 상기 중간층(12) 상에 하지층(13) 및 n형 콘택트층(14a)이 형성된 상태에 있어서의 (0002)면의 X선 로킹 커브 반값폭이 100arcsec 이하, 또한 (10-10)면의 X선 로킹 커브 반값폭이 300arcsec 이하이고, 또한 n형 콘택트층(14a) 상에 발광층(15)을 포함하는 반도체층(20)의 각 층을 형성하는 방법으로 하고 있다. 이에 의해, 발광층(15)을 형성할 때의 기판(11)의 휨량(H)을 대략 0(제로)㎛로 억제할 수 있으므로, 성장면이 대략 평탄한 상태로 되어, 결정성이 우수한 발광층(15)을 형성하는 것이 가능해진다. 따라서, 기판(11) 상에 형성된 발광층(15) 전체에 있어서 In 농도를 균일하게 할 수 있어, 우수한 발광 특성을 구비하는 발광 소자(1)를 제조하는 것이 가능하게 된다.
여기서, 「기판의 휨」이라 함은, 기판을 수평한 기준면에 두었을 때의, 기준면과 웨이퍼 표면의 거리의 최대값과 최소값의 차로 정의된다. 본 발명에 있어서는, 기판(11)의 휨량(H)의 측정은, NIDEK사제의 레이저광 사입사 간섭계(플래트니스 테스터 FT-17)에 의해 SORI값을 측정함으로써 행하였다. 그리고, 휨이 오목 형상인 경우, 즉 기판 단부가 기판의 주면측을 향하는 방향으로 휘어 있는 경우, 마이너스값 표시로 하였다.
「p형 반도체층의 형성」
발광층(15) 상, 즉, 발광층(15)의 최상층이 되는 장벽층(15a) 상에는, p형 클래드층(16a) 및 p형 콘택트층(16b)으로 이루어지는 p형 반도체층(16)을, MOCVD법을 사용하여 형성한다. p형 반도체층(16)은, n형 반도체층(14)이나 발광층(15)의 성막에 사용하는 MOCVD 장치와 동일한 것을 사용하고, 각종 성막 조건을 변경함으로써 성막할 수 있다.
p형 반도체층(16)의 형성에 있어서는, 우선, Mg를 도프한 Al0.1Ga0.9N으로 이루어지는 p형 클래드층(16a)을 발광층(15)(최상층의 장벽층(15a)) 상에 형성하고, 또한 그 위에 Mg를 도프한 Al0.02Ga0.98N으로 이루어지는 p형 콘택트층(16b)을 형성한다. 이때, p형 클래드층(16a) 및 p형 콘택트층(16b)의 적층에는, 동일한 MOCVD 장치를 사용할 수 있다.
또한, 상술한 바와 같이, p형 불순물로서는, Mg뿐만 아니라, 예를 들어 아연(Zn) 등도 마찬가지로 사용할 수 있다.
『투광성 정극의 형성』
상기 방법에 의해 각 층이 형성되어 이루어지는 반도체층(20)의 p형 콘택트층(16b) 상에, ITO로 이루어지는 투광성 정극(17)을 형성한다.
투광성 정극(17)의 형성 방법으로서는, 특별히 한정되지 않고, 포토리소그래피법 등, 이 기술 분야에서 잘 알려진 관용의 수단으로 설치할 수 있다. 또한, 그 구조도, 종래 공지의 구조를 포함하여 어떤 구조의 것도 전혀 제한없이 사용할 수 있다.
또한, 상술한 바와 같이, 투광성 정극(17)의 재료는, ITO에는 한정되지 않고, AZO, IZO, GZO 등의 재료를 사용하여 형성하는 것이 가능하다.
또한, 투광성 정극(17)을 형성한 후, 합금화나 투명화를 목적으로 한 열 어닐을 실시하는 경우도 있지만, 실시하지 않아도 상관없다.
『정극 및 부극의 형성』
적층 반도체(10) 상에 형성된 투광성 정극(17) 상에, 또한 정극(정극 본딩 패드)(18)을 형성한다.
이 정극(18)은, 예를 들어, 투광성 정극(17)의 표면측으로부터 순서대로 Ti, Al, Au의 각 재료를, 종래 공지의 방법으로 적층함으로써 형성할 수 있다.
또한, 부극(19)을 형성할 때는, 우선, 기판(11) 상에 형성된 p형 반도체층(16), 발광층(15) 및 n형 반도체층(14)의 일부를 건식 에칭 등의 방법에 의해 제거함으로써, n형 콘택트층(14b)의 노출 영역(14d)을 형성한다(도 1 및 도 2 참조). 그리고, 이 노출 영역(14d) 상에, 예를 들어 노출 영역(14d) 표면측으로부터 순서대로Ni, Al, Ti 및 Au의 각 재료를 종래 공지의 방법으로 적층함으로써, 상세한 도시를 생략하는 4층 구조의 부극(19)을 형성할 수 있다.
그리고, 상술한 바와 같이 하여 형성한 반도체층(20) 상에, 투광성 정극(17), 정극(18) 및 부극(19)을 설치한 웨이퍼를, 기판(11)의 이면을 연삭 및 연마하여 미러 형상의 면으로 한 후, 예를 들어 한변이 350㎛인 정사각형으로 절단함으로써, 발광 소자 칩(발광 소자(1))으로 할 수 있다.
이상 설명한 바와 같은, 본 실시 형태의 Ⅲ족 질화물 반도체 발광 소자(1)의 제조 방법에 따르면, 직경이 4inch(100㎜) 이상이며, 휨량(H)이, 기판 단부(11b)의 적어도 일부가 주면(11a)측을 향하는 휨 방향에서, 0.1 내지 30㎛의 범위로 된 기판(11)을 준비하고, 이 기판(11) 상에 중간층(12)을 형성한 후, 상기 중간층(12) 상에 하지층(13) 및 n형 콘택트층(14a)이 형성된 상태에 있어서의 (0002)면의 X선 로킹 커브 반값폭이 100arcsec 이하, 또한 (10-10)면의 X선 로킹 커브 반값폭이 300arcsec 이하이고, 또한 이 n형 콘택트층(14a) 상에, n형 클래드층(14b), 발광층(15), p형 클래드층(16a) 및 p형 콘택트층(16b)을 형성하는 방법이므로, 기판(11) 상에 각 층을 형성하였을 때의 휨을 최대한 억제하고, 결정성이 우수한 발광층(15)을 포함하는 반도체층(20)을 형성할 수 있다. 이에 의해, 우수한 발광 강도 및 안정된 발광 파장을 구비하는 Ⅲ족 질화물 반도체 발광 소자(1)가 얻어진다.
[램프]
본 발명에 관한 램프는, 본 발명의 발광 소자가 사용되어 이루어지는 것이며, 예를 들어 발광 소자와 형광체를 조합하여 이루어지는 것을 들 수 있다. 발광 소자와 형광체를 조합한 램프는, 당업자 주지의 수단에 의해 당업자 주지의 구성으로 할 수 있다. 또한, 종래부터 발광 소자와 형광체와 조합함으로써 발광색을 바꾸는 기술이 알려져 있고, 본 발명의 램프에 있어서도 이와 같은 기술을 전혀 제한되지 않고 채용하는 것이 가능하다.
예를 들어, 램프에 사용하는 형광체를 적정하게 선정함으로써, 발광 소자보다 장파장의 발광을 얻는 것도 가능하게 되고, 또한 발광 소자 자체의 발광 파장과 형광체에 의해 변환된 파장을 섞음으로써, 백색 발광을 나타내는 램프로 할 수도 있다.
도 4는, 본 발명에 관한 Ⅲ족 질화물 화합물 반도체 발광 소자를 사용하여 구성한 램프의 일례를 모식적으로 도시한 개략도이다. 도 4에 도시하는 램프(3)는, 포탄형의 것이고, 도 1에 도시하는 발광 소자(1)가 사용되고 있다. 도 4에 도시한 바와 같이, 발광 소자(1)의 정극 본딩 패드(도 1에 나타내는 부호 18을 참조)가 와이어(33)로 2개의 프레임(31, 32) 중 한쪽(도 4에서는 프레임(31))에 접착되고, 발광 소자(1)의 부극(도 1에 나타내는 부호 19를 참조)이 와이어(34)로 다른 쪽의 프레임(32)에 접합됨으로써, 발광 소자(1)가 실장되어 있다. 또한, 발광 소자(1)의 주변은, 투명한 수지로 이루어지는 몰드(35)로 밀봉되어 있다.
본 발명의 램프는, 본 발명의 발광 소자(1)가 사용되어 이루어지는 것이므로, 우수한 발광 특성을 구비한 것이 된다.
또한, 본 발명의 램프는, 일반 용도의 포탄형, 휴대의 백라이트 용도의 사이드 뷰형, 표시기에 사용되는 톱 뷰형 등 어떠한 용도로도 사용할 수 있다.
[그 밖의 반도체 소자(디바이스)]
본 발명에서 얻어지고, 우수한 결정성을 구비하는 Ⅲ족 질화물 반도체의 적층 구조(도 1의 발광 소자(1)를 참조)는, 상술한 바와 같은 발광 다이오드(LED)나 레이저 다이오드(LD) 등의 발광 소자에 구비되는 반도체층 외에, 태양 전지나 수광 소자 등의 광전기 변환 소자, 또는 HBT(Heterojunction Bipolar Transistor)나 HEMT(High Electron Mobility Transistor) 등의 전자 디바이스의 적층 구조에도 응용할 수 있다. 이들 반도체 소자는, 각종 구조의 것이 다수 알려져 있고, 본 발명에 관한 Ⅲ족 질화물 반도체의 적층 구조는, 이들 주지의 소자 구조를 포함하여 전혀 제한되지 않는다.
<실시예>
다음에, 본 발명의 Ⅲ족 질화물 반도체 발광 소자의 제조 방법, Ⅲ족 질화물 반도체 발광 소자 및 램프를, 실시예를 나타내어 보다 상세하게 설명하지만, 본 발명은 이들 실시예에만 한정되는 것은 아니다.
[실시예 1]
본 실시예에서는, 사파이어로 이루어지는 직경 4inch(100㎜)의 기판(11)의 c면(주면(11a)) 상에, 중간층(12)으로서 RF 스퍼터법을 사용하여 AlN으로 이루어지는 층을 형성하고, 그 위에 하지층(13)으로서 MOCVD법을 사용하여 GaN으로 이루어지는 층을 형성하고, 기판(11) 상에 중간층(12) 및 하지층(13)이 적층된 웨이퍼를 제작하였다. 그리고, 또한 하지층(13) 상에 반도체층(20)을 형성함으로써, 도 1에 도시한 바와 같은 발광 소자(1)를 제작하였다. 또한, 이 발광 소자(1)를 사용하고, 도 4에 도시하는 램프(3)(발광 다이오드: LED)를 제작하였다.
『기판의 준비』
우선, 사파이어로 이루어지는 직경이 4inch(101.6㎜ 본원 명세서 중에서는 100㎜로 간략하게 기재)인 기판(11)을 준비하고, 가열 및 응력 부여의 방법을 병용하면서, 기판(11)의, 기판 단부(11b)의 적어도 일부가 주면(11a)측을 향하는 휨 방향에서의 휨량(H)이, 10㎛ 정도가 되도록 조정하였다.
계속해서, 기판(11)의 사파이어 c면으로 이루어지는 주면(11a)을 비롯한 표면 전체에, 종래 공지의 RCA 세정법에 의한 습식의 전처리를 실시하였다.
그리고, 기판(11)을 스퍼터 장치에 도입하고, 챔버 내에서 기판을 500℃까지 가열하고, 질소 가스 하에서 1Pa의 압력으로 하여, 기판측에 500W의 고주파 바이어스를 인가하고, 질소 플라즈마에 노출시킴으로써, 기판(11)의 표면 전체를 세정하였다.
『중간층의 형성』
다음에, 챔버 내에 아르곤과 질소 가스를 도입하고, 기판 온도를 500℃로 승온하였다. 그 후, 2000W의 고주파 파워를 타깃측에 인가하고, 노 내의 압력을 0.5Pa로 유지하면서, 아르곤 가스를 5sccm, 질소 가스를 15sccm 유통시킨 조건(가스 전체에 대한 질소의 비는 75%)에서, 기판(11)의 주면(11a) 상에 AlN막의 성막을 개시하였다. 그리고, 0.08㎚/s의 성장 속도로, 단결정 구조를 갖는 두께 50㎚의 AlN으로 이루어지는 중간층(12)을 성막 후, 플라즈마 방전을 정지하고, 기판 온도를 저하시켰다.
또한, 중간층(12)의 형성에는, 스퍼터 장치로서, 고주파식 전원을 갖고, 타깃 내에서 마그네트의 위치를 움직이는 기구를 갖는 것을 사용하고, 타깃으로서, 금속 Al 타깃을 사용하였다. 그리고, 타깃 내의 마그네트는, 기판(11)의 세정시에도, 중간층(12)의 성막시에도 요동시켰다.
그리고, 기판(11) 상에 형성한 중간층(12)의 X선 로킹 커브(XRC)를, X선 측정 장치(스펙트리스사제, 형식 번호: X 'pert Pro MRD)를 사용하여 측정하였다. 이 측정은, CuK α선 X선 발생원을 광원으로서 사용하여 행하였다. 이 결과, 중간층(12)의 XRC 반값폭은 0.1°로 우수한 특성을 나타내고 있고, 중간층(12)이 양호하게 배향되어 있는 것을 확인할 수 있었다.
『하지층의 형성』
다음에, 기판(11) 상에 중간층(12)이 형성된 샘플을 스퍼터 장치의 챔버 내로부터 취출하여 MOCVD 장치에 도입하고, 중간층(12) 상에 이하에 나타내는 수순에 의해 GaN으로 이루어지는 하지층(13)을 성막하였다.
우선, 기판(11) 상에 중간층(12)이 형성된 샘플을 MOCVD 장치 내에 도입하였다. 계속해서, 반응로 내에 질소 가스를 유통시킨 후, 히터를 작동시켜, 기판 온도를 실온으로부터 500℃로 승온하였다. 그리고, 기판의 온도를 500℃로 유지한 상태에서, 암모니아 가스 및 질소 가스를 유통시켜, 기상 성장 반응로 내의 압력을 95㎪로 하였다. 계속해서, 기판 온도를 1000℃까지 승온시켜, 기판의 표면을 서멀 클리닝(thermal cleaning)하였다. 또한, 서멀 클리닝의 종료 후에도, 기상 성장 반응로 내로의 질소 가스의 공급을 계속시켰다.
그 후, 암모니아 가스의 유통을 계속하면서, 수소 분위기 중에서 기판의 온도를 1100℃로 승온시킴과 함께, 반응로 내의 압력을 40㎪로 하였다. 기판 온도가 1100℃에서 안정되는 것을 확인한 후, 트리메틸갈륨(TMG)의 노 내에의 공급을 개시하고, 중간층(12) 상에 하지층(13)을 구성하는 Ⅲ족 질화물 반도체(GaN)를 성막하는 공정을 개시하였다. 이와 같이 하여 GaN을 성장시킨 후, TMG의 배관의 밸브를 전환하고, 원료의 반응로에의 공급을 종료하여 GaN의 성장을 정지하였다.
이상의 공정에 의해, 기판(11) 상에 성막된 단결정 조직의 AlN으로 이루어지는 중간층(12) 상에 언도프로 8㎛의 막 두께의 GaN으로 이루어지는 하지층(13)을 성막하였다.
『n형 콘택트층의 형성』
우선, 하지층(13)의 표면(13a) 상에 n형 콘택트층(14a)을 성막하였다. 이때, n형 콘택트층(14a)의 성막에는, 하지층(13)의 성막에 사용한 MOCVD 장치를 같은 장치를 사용하고, Si를 도프하면서 GaN층을 형성하였다. 또한, 이때의 결정 성장은, Si의 도펀트 원료로서 SiH4를 유통시킨 이외는, 하지층(13)과 동일 조건에 의해 행하였다.
상기 수순에 의해, 하지층(13) 상에 5×1018㎝-3의 캐리어 농도를 갖는 2㎛의 Si 도프 GaN으로 이루어지는 n형 콘택트층(14a)을 형성하였다.
상술한 바와 같이 하여, 중간층(12) 상에 하지층(13) 및 n형 콘택트층(14a)이 형성된 상태에 있어서의 X선 로킹 커브(XRC)를, X선 측정 장치(스펙트리스사제, 형식 번호: X 'pert Pro MRD)를 사용하여 측정하였다. 이 측정은, Cu β선 X선 발생원을 광원으로서 사용하고, 대칭면인 (0002)면과 비대칭면인 (10-10)면에서 행하였다. 일반적으로, Ⅲ족 질화물 반도체의 경우, (0002)면의 XRC 스펙트럼 반값폭은 결정의 평탄성(모자이시티)의 지표가 되고, (10-10)면의 XRC 스펙트럼 반값폭은 전위 밀도(트위스트)의 지표가 된다. 이 측정의 결과, 본 발명의 제조 방법으로 제작한 샘플은, (0002)면의 측정으로는 반값폭 37arcsec, (10-10)면에서는 220arcsec를 나타냈다.
『n형 클래드층의 형성』
다음에, n형 콘택트층(14a) 상에 MOCVD법에 의해 n형 클래드층(14b)을 적층하였다.
우선, 상기 수순으로 n형 콘택트층(14a)을 성장시킨 샘플을, 동일한 MOCVD 장치에 수용한 상태에서, 암모니아를 유통시키면서, 캐리어 가스를 질소로 하여, 기판 온도를 760℃로 저하시켰다.
이때, 노 내의 온도의 변경을 기다리는 동안에, SiH4의 공급량을 설정하였다. 유통시키는 SiH4의 양에 대해서는 사전에 계산을 행하고, Si 도프층의 전자 농도가 4×1018㎝-3가 되도록 조정하였다. 암모니아는 그 상태의 유량으로 노 내에 계속해서 공급하였다.
계속해서, 암모니아를 챔버 내에 유통시키면서, SiH4 가스와, 버블링에 의해 발생시킨 TMI 및 TEG의 증기를 노 내에 유통시켜, Ga0.99In0.01N으로 이루어지는 층을 1.7㎚, GaN으로 이루어지는 층을 1.7㎚로 각각 성막하였다. 이와 같은 성막 처리를 19사이클 반복한 후, 마지막으로, Ga0.99In0.01N으로 이루어지는 층을 1.7㎚로 다시 성장시켰다. 또한, 이 공정 처리를 행하고 있는 동안은, SiH4의 유통을 계속하였다. 이에 의해, Si 도프의 Ga0.99In0.01N과 GaN의 초격자 구조로 이루어지는 n형 클래드층(14b)을 형성하였다.
『발광층의 형성』
발광층(15)은, GaN으로 이루어지는 장벽층(15a)과, Ga0.92In0.08N으로 이루어지는 웰층(15b)으로 구성되고, 다중 양자 웰 구조를 갖는다. 이 발광층(15)의 형성에 있어서는, Si 도프의 GaInN과 GaN의 초격자 구조로 이루어지는 n형 클래드층(14b) 상에, 우선 장벽층(15a)을 형성하고, 이 장벽층(15a) 상에 In0.2Ga0.8N으로 이루어지는 웰층(15b)을 형성하였다. 본 예에서는, 이와 같은 적층 수순을 5회 반복한 후, 5번째로 적층한 웰층(15b) 상에 6번째의 장벽층(15a)을 형성하고, 다중 양자 웰 구조를 갖는 발광층(15)의 양측에 장벽층(15a)을 배치한 구조로 하였다.
우선, 기판 온도는 760℃의 상태에서 TEG와 SiH4의 노 내에의 공급을 개시하고, 소정 시간 Si를 도프한 GaN으로 이루어지는 초기 장벽층을 0.8㎚ 형성하고, TEG와 SiH4의 공급을 정지하였다. 그 후, 서셉터의 온도를 920℃로 승온하였다. 그리고, TEG와 SiH4의 노 내에의 공급을 재개하고, 기판 온도 920℃인 상태에서, 또한 1.7㎚의 중간 장벽층의 성장을 행한 후, TEG와 SiH4의 노 내 공급을 정지하였다. 계속해서, 서셉터 온도를 760℃로 내리고, TEG와 SiH4의 공급을 개시하고, 또한 3.5㎚의 최종 장벽층의 성장을 행한 후, 다시 TEG와 SiH4의 공급을 정지하고, GaN 장벽층의 성장을 종료하였다. 상술한 바와 같은 3단계의 성막 처리에 의해, 초기 장벽층, 중간 장벽층 및 최종 장벽층의 3층으로 이루어지고, 총 막 두께가 6㎚인 Si 도프 GaN 장벽층(장벽층(15a))을 형성하였다. SiH4의 양은, Si 농도가 1×1017㎝-3가 되도록 조정하였다.
상기 GaN 장벽층(장벽층(15a))의 성장 종료 후, TEGa와 TMIn을 노 내에 공급하여 웰층의 성막 처리를 행하여, 3㎚의 막 두께를 이루는 Ga0.92In0.08N층(웰층(15b))을 형성하였다.
그리고, Ga0.92In0.08N으로 이루어지는 웰층(15b)의 성장 종료 후, TEGa의 공급량의 설정을 변경하였다. 계속해서, TEGa 및 SiH4의 공급을 재개하고, 2층째의 장벽층(15a)의 형성을 행하였다.
상술한 바와 같은 수순을 5회 반복함으로써, 5층의 Si 도프 GaN으로 이루어지는 장벽층(15a)과, 5층의 Ga0.92In0.08N으로 이루어지는 웰층(15b)을 형성하였다.
그리고, 5층째의 Ga0.92In0.08N으로 이루어지는 웰층(15b)을 형성한 후, 계속해서 6층째의 장벽층의 형성을 행하였다. 6층째의 장벽층의 형성 처리에 있어서는, 우선, SiH4의 공급을 정지하고, 언도프 GaN으로 이루어지는 초기 장벽층을 형성한 후, TEGa의 노 내에의 공급을 계속한 상태에서 기판 온도를 920℃로 승온하고, 이 기판 온도 920℃에서 규정의 시간에서 중간 장벽층의 성장을 행한 후, TEGa의 노 내로의 공급을 정지하였다. 계속해서, 기판 온도를 760℃로 내리고, TEGa의 공급을 개시하고, 최종 장벽층의 성장을 행한 후, 다시 TEGa의 공급을 정지하고, GaN 장벽층의 성장을 종료하였다. 이에 의해, 초기 장벽층, 중간 장벽층 및 최종 장벽층의 3층으로 이루어지고, 총 막 두께가 4㎚인 언도프 GaN으로 이루어지는 장벽층을 형성하였다(도 2에 있어서의 발광층(15) 중, 최상층의 장벽층(15a)을 참조).
이상의 수순으로, 두께가 불균일한 웰층(도 2에 있어서의 n형 반도체층(14)측으로부터 1 내지 4층째의 웰층(15b))과, 두께가 균일한 웰층(도 2에 있어서의 n형 반도체층(14)측으로부터 5층째의 웰층(15b)을 참조)을 포함한 다중 양자 웰 구조의 발광층(15)을 형성하였다.
그리고, 상기 각 수순에 의해 발광층(15)을 형성하였을 때의, 기판(11)의 휨량(H)을 확인한 결과, 대략 0(제로)㎛의 휨량으로, 기판(11)이 대략 평탄에 가까운 상태인 것을 확인할 수 있었다.
『p형 반도체층의 형성』
상술한 각 공정에 계속해서, 동일한 MOCVD 장치를 사용하여, 4층의 논 도프의 Al0.06Ga0.94N과 3층의 Mg를 도프한 GaN으로 이루어지는 초격자 구조를 갖는 p형 클래드층(16a)을 성막하고, 또한 그 위에 막 두께가 200㎚인 Mg 도프 GaN으로 이루어지는 p형 콘택트층(16b)을 성막하여, p형 반도체층(16)으로 하였다.
우선, 암모니아 가스를 공급하면서 기판 온도를 975℃로 승온한 후, 이 온도에서 캐리어 가스를 질소로부터 수소로 전환하였다. 계속해서, 기판 온도를 1050℃로 변경하였다. 그리고, 노 내에 TMG와 TMA를 공급함으로써, 논 도프의 Al0.06Ga0.94N으로 이루어지는 층 2.5㎚를 성막하였다. 계속해서, 인터벌을 취하지 않고, TMA의 밸브를 폐쇄하고 Cp2Mg의 밸브를 개방하여, Mg를 도프한 GaN의 층을 2.5㎚ 성막하였다.
이상과 같은 조작을 3회 반복하고, 마지막으로 언도프 Al0.06Ga0.94N의 층을 형성함으로써, 초격자 구조로 이루어지는 p형 클래드층(16a)을 형성하였다.
그 후, Cp2Mg와 TMG만을 노 내에 공급하여, 200㎚의 p형 GaN으로 이루어지는 p형 콘택트층(16b)을 형성하였다.
상술한 바와 같이 하여 제작한 LED용 에피택셜 웨이퍼는, c면을 갖는 사파이어로 이루어지는 기판(11) 상에, 단결정 구조 AlN층으로 이루어지는 중간층(12)을 형성한 후, 기판(11)측으로부터 순서대로 8㎛의 언도프 GaN층으로 이루어지는 하지층(13), 5×1018㎝-3의 전자 농도를 갖는 2㎛의 Si 도프 GaN 초기층과 200㎚의 Si 도프 GaN재 성장층으로 이루어지는 n형 콘택트층(14a), 4×1018㎝-3의 Si 농도를 갖고, 20층인 1.7㎚의 Ga0 .99In0 .01N과 19층인 1.7㎚의 GaN으로 이루어지는 초격자 구조를 갖는 n형 클래드층(14b), GaN 장벽층으로 시작되어 GaN 장벽층으로 끝나고, 층 두께가 6㎚로 된 5층의 Si 도프의 장벽층(15a)과, 층 두께가 3㎚로 된 5층의 논 도프의 Ga0.92In0.08N으로 이루어지는 웰층(15b)과, 논 도프의 GaN으로 이루어지는 최종 장벽층을 구비하는 최상위 장벽층(도 2에 있어서의 발광층(15) 내, 최상층의 장벽층(15a)을 참조)으로 이루어지는 다중 양자 웰 구조의 발광층(15), 막 두께가 2.5㎚의 논 도프 Al0.06Ga0.94N으로 이루어지는 4개의 층과, 막 두께가 2.5㎚인 Mg 도프Al0.01Ga0.99N으로 이루어지고 초격자 구조를 갖는 3개의 층으로 구성되는 p형 클래드층(16a), 및 막 두께가 200㎚인 Mg 도프 GaN으로 이루어지는 p형 콘택트층(16b)으로 구성되는 p형 반도체층(16)을 적층한 구조를 갖는다.
『전극의 형성』
계속해서, 상기 에피택셜 웨이퍼의 p형 콘택트층(16b)의 표면에, 공지의 포토리소그래피 기술에 의해 IZO로 이루어지는 투광성 정극(17)을 형성하고, 그 위에 크롬, 티타늄 및 금을 순서대로 적층한 구조를 갖는 정극(18)(p 전극 본딩 패드)을 형성하였다. 또한, 웨이퍼에 대하여 건식 에칭을 실시하고, n형 콘택트층(14a)의 n측 전극(부극)을 형성하는 영역을 노출시키고, 이 노출 영역(14d)에 Cr, Ti 및 Au의 3층이 순서대로 적층되어 이루어지는 부극(19)(n측 전극)을 형성하였다. 이와 같은 수순에 의해, 웨이퍼 상에, 도 1 및 도 2에 도시하는 형상을 갖는 각 전극을 형성하였다.
『LED의 제작』
계속해서, 상기 각 실시예의 방법으로 얻어진 LED용 에피택셜 웨이퍼를 사용하여, LED를 제작하였다.
그리고, 상술한 수순으로 각 전극이 형성된 웨이퍼에 대하여, 사파이어로 이루어지는 기판(11)의 이면을 연삭 및 연마하여 미러 형상의 면으로 하였다. 그리고, 이 웨이퍼를 한변이 350㎛인 정사각형의 칩으로 절단하고, 도 1 및 도 2에 도시하는 발광 소자(1)로 하였다. 그리고, 각 전극이 위가 되도록 리드 프레임 상에 배치하고, 금선으로 리드 프레임에 결선하여 발광 다이오드(LED)로 하였다(도 4 램프(3)를 참조).
상술한 바와 같이 하여 제작한 발광 다이오드의 p측 및 n측의 전극간에 순방향 전류를 흐르게 한 결과, 전류 20mA에 있어서의 순방향 전압은 3.1V이었다. 또한, p측의 투광성 정극(17)을 통하여 발광 상태를 관찰한 결과, 발광 파장은 452㎚이며, 발광 출력은 20mW를 나타냈다. 이와 같은 발광 다이오드의 특성은, 제작한 웨이퍼의 대략 전체면으로부터 제작된 발광 다이오드에 대하여, 변동없이 얻어지고, 발광 출력이 크고, 또한 발광 파장의 편차가 작은 것이 확인되었다. 실시예 1에서 제조된, 반도체 발광 소자가 형성된 기판의 특징을 표 1에 정리하였다.
『사파이어 기판의 휨량(H)』
사파이어 기판의 휨량(H)은, 레이저광 사입사 간섭계(가부시끼가이샤 니데크사제: 플래트니스 테스터 FT-17)에 의해 측정한 SORI값에 의해 평가하였다. SORI값은, 사파이어 기판을 플래트니스 테스터의 바우 척에 흡착하고, 수직으로부터 전방 방향으로 8도 경사진 상태에서 측정하였다. 측정은 사파이어 기판의 외주 1㎜를 제외한(인사이드값 1㎜) 범위로 하였다.
『화합물 반도체 웨이퍼로부터 얻어진 발광 파장의 분포(파장 분포 σ)』
발광 파장의 파장 분포 σ의 측정은, 본 발명에 있어서 한정되지 않지만, 바람직하게는 PL매퍼(ACCENT사제: RPM-Σ)를 사용하여 측정할 수 있다.
[실시예 2]
실시예 1과 마찬가지로 사파이어로 이루어지는 4inch(100㎜)의 기판을 준비하고, 실시예 1에 기재된 기판의 두께, 실온에서의 휨량(H)(㎛), (0002)면의 X선 로킹 커브 반값폭(arcsec), (10-10)면의 X선 로킹 커브 반값폭(arcsec)을 표 1에 기재한 수치로 한 이외는, 실시예 1과 마찬가지로 실시하여, 반도체 발광 소자를 기판 상에 형성하였다. 파장 분포 σ를 평가한 결과, 3.2㎚이며, 바람직한 범위에 들어가는 것을 알 수 있었다.
[실시예 3]
사파이어로 이루어지는 6inch(150㎜)의 기판을 준비하고, 실시예 1에 기재된 기판의 두께, 실온에서의 휨량(H)(㎛), (0002)면의 X선 로킹 커브 반값폭(arcsec), (10-10)면의 X선 로킹 커브 반값폭(arcsec)을 표 1에 기재한 수치로 한 이외는, 실시예 1과 마찬가지로 실시하여, 반도체 발광 소자를 기판 상에 형성하였다. 파장 분포 σ를 평가한 결과, 4.4㎚이며, 바람직한 범위에 들어가는 것을 알 수 있었다.
[실시예 4]
실시예 3과 마찬가지로 사파이어로 이루어지는 6inch(150㎜)의 기판을 준비하고, 실시예 1에 기재된 기판의 두께, 실온에서의 휨량(H)(㎛), (0002)면의 X선 로킹 커브 반값폭(arcsec), (10-10)면의 X선 로킹 커브 반값폭(arcsec)을 표 1에 기재된 수치로 한 이외는, 실시예 1과 마찬가지로 실시하여, 반도체 발광 소자를 기판 상에 형성하였다. 파장 분포 σ를 평가한 결과, 2.8㎚이며, 바람직한 범위로 들어가는 것을 알 수 있었다.
[비교예 1]
실시예 1과 마찬가지로 사파이어로 이루어지는 4inch(100㎜)의 기판을 준비하고, 이 기판에 휨을 부여하지 않은 점과, 하지층의 결정성을 각별히 높일 수 있는 제어를 행하지 않은 점을 제외하고, 실시예 1과 마찬가지의 수순으로, 기판 상에 중간층 및 하지층을 순차 적층하여 웨이퍼를 작성하였다. 그리고, 실시예와 마찬가지의 수순을 사용하여, 하지층 상에 반도체층을 형성함으로써, 발광 소자를 제작하고, 또한 이 발광 소자를 사용하여 나타내는 램프를 형성한 후, 실시예와 마찬가지의 방법에 의해 평가하였다.
본 비교예 1에 있어서 하지층까지를 형성한 웨이퍼의, 하지층의 XRC 반값폭을 측정한 결과, (0002)면의 측정에서는 반값폭 110arcsec, (10-10)면에서는 446arcsec를 나타냈다.
또한, 상기 각 수순에 의해 발광층을 형성하였을 때의, 기판의 휨량(H)을 확인한 결과, 기판의 주면과는 반대면인 이면측을 향하여, 40㎛의 휨량으로 되어 있고, 큰 휨을 발생하고 있는 것이 확인되었다. 파장 분포 σ를 평가한 결과, σ를 견적할 수 없어 측정 불가로 되었다.
이는, 발광층을 형성할 때의 성장 온도에 의해, 기판과 Ⅲ족 질화물 반도체층의 사이의 열팽창 계수의 차이에 기인하여 기판에 휨이 발생한 것으로 생각된다.
그리고, 비교예 1의 발광 소자를 사용하여 제작한 램프(LED)의 발광 특성을, 상기 실시예와 마찬가지로 측정한 결과, 전류 20mA에 있어서의 순방향 전압은 3.1V, 발광 파장은 450㎚, 발광 출력은 15mW이었다. 이와 같이, 비교예 1에서 얻어진 발광 다이오드의 특성은, 제작한 웨이퍼의 대략 전체면으로부터 제작된 발광 다이오드 사이에 있어서, 크게 변동되어 있는 것이 확인되었다.
[비교예 2]
사파이어로 이루어지는 6inch(150㎜)의 기판을 준비하고, 이 기판에 있어서의 기판의 두께(㎜)를 1.2㎜, 실온에서의 휨량(H)(㎛)을 4.5㎛로 하고, (0002)면의 X선 로킹 커브 반값폭(arcsec)을 170arcsec, (10-10)면의 X선 로킹 커브 반값폭(arcsec)을 350arcsec로 한 이외는, 실시예 1 또는 비교예 1과 마찬가지로 하여 반도체 발광 소자를 기판 상에 형성하였다. 파장 분포 σ를 평가한 결과, 11.6㎚이며, 기판에 있어서의 발광 파장의 편차가 컸다.
Figure pct00001
이상의 결과에 의해, 본 발명의 Ⅲ족 질화물 반도체 발광 소자가, 결정성이 우수한 발광층을 구비하고, 발광 파장의 파장 분포 σ가 5㎚ 이하인 양호한 수치를 나타내고, 발광 특성이 우수한 것이 명백하다. 이에 의해, 반도체 발광 소자를 형성한 기판으로부터의 제품의 불량률을 현저하게 저감시킬 수 있다.
1: Ⅲ족 질화물 반도체 발광 소자(발광 소자)
3: 램프
11: 기판
11a: 표면(기판)
11b: 기판 단부
12: 중간층
13: 하지층
13a: 표면(하지층)
14: n형 반도체층
15: 발광층
16: p형 반도체층
20: 반도체층
H: 휨량

Claims (13)

  1. 기판의 주면 상에 중간층, 하지층, n형 콘택트층, n형 클래드층, 발광층, p형 클래드층 및 p형 콘택트층을 순차 적층하는 Ⅲ족 질화물 반도체 발광 소자의 제조 방법이며,
    상기 기판으로서, 직경이 4inch(100㎜) 이상이며, 실온에서의 휨량(H)이, 기판 단부의 적어도 일부가 상기 주면측을 향하는 휨 방향에서, 0.1 내지 30㎛의 범위로 된 기판을 준비하고,
    상기 기판 상에 상기 중간층을 형성한 후, 상기 중간층 상에 상기 하지층 및 n형 콘택트층을 형성한 상태에 있어서의 (0002)면의 X선 로킹 커브 반값폭이 100arcsec 이하, 또한 (10-10)면의 X선 로킹 커브 반값폭이 300arcsec 이하이고,
    또한, 상기 n형 콘택트층 상에 상기 n형 클래드층, 발광층, p형 클래드층 및 p형 콘택트층을 형성하는 것을 특징으로 하는 Ⅲ족 질화물 반도체 발광 소자의 제조 방법.
  2. 제1항에 있어서, 상기 중간층 상에 상기 하지층 및 n형 콘택트층을 형성한 상태에 있어서의 (0002)면의 X선 로킹 커브 반값폭이 50arcsec 이하, 또한 (10-10)면의 X선 로킹 커브 반값폭이 250arcsec 이하인 것을 특징으로 하는 Ⅲ족 질화물 반도체 발광 소자의 제조 방법.
  3. 제1항에 있어서, 상기 기판이 사파이어 기판이며, 사파이어 기판의 c면 상에 상기 중간층을 형성하는 것을 특징으로 하는 Ⅲ족 질화물 반도체 발광 소자의 제조 방법.
  4. 제1항에 있어서, 상기 중간층을 AlXGa1-XN(0≤X≤1)으로 형성하는 것을 특징으로 하는 Ⅲ족 질화물 반도체 발광 소자의 제조 방법.
  5. 제4항에 있어서, 상기 중간층을 AlN으로 형성하는 것을 특징으로 하는 Ⅲ족 질화물 반도체 발광 소자의 제조 방법.
  6. 제1항에 있어서, 상기 중간층을 스퍼터법으로 형성하는 것을 특징으로 하는 Ⅲ족 질화물 반도체 발광 소자의 제조 방법.
  7. 제1항에 있어서, 상기 하지층을 AlGaN으로 형성하는 것을 특징으로 하는 Ⅲ족 질화물 반도체 발광 소자의 제조 방법.
  8. 제1항에 있어서, 상기 하지층을 GaN으로 형성하는 것을 특징으로 하는 Ⅲ족 질화물 반도체 발광 소자의 제조 방법.
  9. 제1항에 있어서, 상기 하지층을 MOCVD법으로 형성하는 것을 특징으로 하는 Ⅲ족 질화물 반도체 발광 소자의 제조 방법.
  10. 제1항에 있어서, 상기 하지층을 스퍼터법으로 형성하는 것을 특징으로 하는 Ⅲ족 질화물 반도체 발광 소자의 제조 방법.
  11. 제1항에 있어서, 상기 중간층, 하지층 및 n형 콘택트층의 합계의 두께를 8㎛ 이상으로 하는 것을 특징으로 하는 Ⅲ족 질화물 반도체 발광 소자의 제조 방법.
  12. 제1항에 기재된 제조 방법에 의해 얻어지는 Ⅲ족 질화물 반도체 발광 소자.
  13. 제12항에 기재된 Ⅲ족 질화물 반도체 발광 소자가 사용되어 이루어지는 것을 특징으로 하는 램프.
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