KR20100087737A

KR20100087737A - 조정가능한 듀티 싸이클 회로

Info

Publication number: KR20100087737A
Application number: KR1020107012439A
Authority: KR
Inventors: 프레데릭 보수; 안토니 프란시스 세고리아
Original assignee: 퀄컴 인코포레이티드
Priority date: 2007-11-08
Filing date: 2008-11-09
Publication date: 2010-08-05
Also published as: CN101849355B; CN103973270A; EP2218178B1; JP2011504019A; CN103973270B; TW200937861A; EP2218178A2; KR20120003962A; US20090121763A1; KR101207824B1; JP5356400B2; CN101849355A; WO2009062130A3; KR101166730B1; JP5680680B2; US7821315B2; WO2009062130A2; JP2013138436A

Abstract

회로에 의해 생성된 신호의 듀티 싸이클을 조정 및 프로그래밍하기 위한 기술들이 개시된다. 일 실시형태에서, 병렬 트랜지스터들이 NAND 게이트와 공급 전압 사이에 커플링된다. 병렬 트랜지스터들을 선택적으로 인에이블하는 것은 NAND 게이트의 스위칭 포인트를 조정하여, 출력 신호의 펄스 폭의 제어를 허용한다. 다른 실시형태에서, NAND 게이트 내의 PMOS 대 NMOS 트랜지스터들의 사이즈는 동일한 효과를 달성하기 위해 선택적으로 변화된다. 측정된 2차 상호변조 산물들 및/또는 잔여 사이드밴드를 최소화하도록 수신기를 교정하기 위한 기술들의 애플리케이션들이 또한 개시된다.

Description

조정가능한 듀티 싸이클 회로{ADJUSTABLE DUTY CYCLE CIRCUIT}

우선권

본원은 2007년 11월 8일자로 출원된 발명의 명칭이 "ADJUSTABLE DUTY CYCLE CIRCUIT" 인 미국 가출원 번호 제 60/986,397 호의 이익을 주장하며, 이 출원의 전체 개시물은 본원의 개시물의 일부로 고려된다.

기술 분야

본 개시는 전자 회로들에 관한 것으로, 특히 조정가능한 듀티 싸이클을 갖는 신호들을 생성하기 위한 회로들에 관한 것이다.

배경

전자 회로 설계의 분야에서, 특정 애플리케이션들은 제어되는 펄스 폭 또는 듀티 싸이클을 갖는 디지털 주기 신호들의 이용성을 요구한다. 예컨대, 몇몇 통신 수신기들은 25% 듀티 싸이클을 갖는 국부 발진기 (LO) 신호를 채용한다. 그러한 수신기들은, 본 발명의 양수인에게 양도된, 2006년 9월 13일자로 출원된 발명의 명칭이 "Systems, methods, and apparatus for frequency conversion" 인 미국 특허 출원 번호 제 11/531,314 호에서 개시되며, 그 특허 출원의 내용 전체는 여기서 참조로 통합된다.

소정의 공칭 듀티 싸이클을 갖는 신호들을 생성하기 위해 다양한 회로 설계들이 채용될 수도 있다. 프로세싱 변화들 및/또는 다른 인자들로 인해, 신호의 실제 듀티 싸이클은 특정된 공칭 듀티 싸이클과 상이할 수도 있다. 실제 듀티 싸이클에서의 부정확성들은 임의의 소정의 애플리케이션의 성능을 열화시킬 수도 있다. 신호의 측정된 듀티 싸이클을 조정 및/또는 교정하여 그러한 부정확성들을 보상하기 위한 효율적인 기술들을 제공하는 것이 유리할 것이다.

개요

본 개시의 일 양태는 조정가능한 듀티 싸이클을 갖는 신호를 생성하기 위한 회로를 제공하고, 그 회로는: 제 1 듀티 싸이클을 갖는 제 1 신호를 생성하기 위한 제 1 스테이지; 제 1 스테이지를 공급 전압에 커플링시키는 복수의 구성가능한 트랜지스터들을 포함하며, 복수의 구성가능한 트랜지스터들의 각각은 대응하는 구성가능한 트랜지스터를 턴 온 또는 턴 오프시키기 위한 구성가능한 전압에 의해 제어되고, 제 1 듀티 싸이클은 구성가능한 전압들의 세팅들에 의해 조정가능하다.

본 개시의 다른 양태는 조정가능한 듀티 싸이클을 갖는 신호를 생성하기 위한 회로를 제공하고, 그 회로는: 제 1 듀티 싸이클을 갖는 제 1 신호를 생성하기 위한 제 1 스테이지를 포함하며, 제 1 스테이지는 병렬로 커플링된 트랜지스터들의 적어도 하나의 세트를 포함하고, 상기 트랜지스터들의 세트 내의 각각의 트랜지스터는 입력 전압 또는 턴-오프 전압으로부터 선택가능한 게이트 전압을 갖는다.

본 개시의 또 다른 양태는 조정가능한 듀티 싸이클을 갖는 국부 발진기 신호를 생성하기 위한 방법을 제공하고, 그 방법은, 발진기의 출력의 주파수를 분할하여, 동-위상 분할된 신호 및 직교 분할된 신호를 생성하는 단계; 동-위상 분할된 신호와 직교 분할된 신호 사이에서 제 1 중첩 간격을 결정하여 제 1 국부 발진기 신호를 생성하는 단계로서, 제 1 중첩 간격은 제 1 턴-온 레벨 및 제 1 턴-오프 레벨에 의해 정의되는, 상기 제 1 국부 발진기 신호를 생성하는 단계; 및 제 1 턴-온 레벨 또는 제 2 턴-오프 레벨을 조정함으로써 제 1 국부 발진기 신호의 듀티 싸이클을 조정하는 단계를 포함한다.

본 개시의 또 다른 양태는 조정가능한 듀티 싸이클을 갖는 국부 발진기 신호를 생성하기 위한 장치를 제공하고, 그 장치는, 발진기의 출력의 주파수를 분할하여, 동-위상 분할된 신호 및 직교 분할된 신호를 생성하는 수단; 동-위상 분할된 신호와 직교 분할된 신호 사이에서 제 1 중첩 간격을 결정하여 제 1 국부 발진기 신호를 생성하는 수단으로서, 제 1 중첩 간격은 제 1 턴-온 레벨 및 제 1 턴-오프 레벨에 의해 정의되는, 상기 제 1 국부 발진기 신호를 생성하는 수단; 및 제 1 턴-온 레벨 또는 제 2 턴-오프 레벨을 조정함으로써 제 1 국부 발진기 신호의 듀티 싸이클을 조정하는 수단을 포함한다.

도면의 간단한 설명

도 1은 동-위상 (A) 및 직교-위상 (B) 신호로부터 25 퍼센트 듀티 싸이클을 갖는 신호를 생성하기 위한 회로를 도시하며, 신호들 (A 및 B) 은 각각 50 퍼센트 듀티 싸이클을 갖는다.

도 2는 신호들 (A, B, 및 Z) 사이의 관계를 도시한다.

도 3은 도 1 및 도 2에 도시된 신호 (Z) 의 듀티 싸이클을 조정하기 위한 본 개시의 일 실시형태를 도시한다.

도 4a는 트랜지스터 (P0) 가 게이트 전압 (b0) 에 의해 턴 온되는 "케이스 1" 이라 명명된 제 1 시나리오를 도시하며, 나머지 트랜지스터들 (P1 내지 Pn) 은 게이트 전압들 (b1 내지 bn) 에 의해 턴 오프된다.

도 4b는 모든 트랜지스터들 (P0 내지 Pn) 이 게이트 전압들 (b0 내지 bn) 에 의해 턴 온되는 "케이스 2" 라 명명된 제 2 시나리오를 도시한다.

도 5a 및 도 5b는 가변 저항 블록들 (500 및 510) 의 실시형태들을 도시한다.

도 6은 트랜지스터들 (PA 및 PB) 의 유효 폭들이 출력 신호 (Z) 의 펄스 폭을 제어하기 위해 동시에 조정될 수도 있는, 본 개시의 다른 실시형태를 도시한다.

도 7은 수신된 무선 주파수 (RF) 신호를 국부 발진기 (LO) 신호와 믹싱하여 중간 주파수 (IF) 신호를 생성하기 위한 믹서를 포함하는 통신 수신기의 일 실시형태를 도시한다.

도 8은 신호들 (I_50%, Ib_50%, Q_50%, Qb_50%) 의 서로에 대한 관계를 도시한다. 도 8a 내지 도 8d는 신호들 (I_25%, Q_25%, Ib_25%, Qb_25%) 을 생성하기 위해 신호들 (I_50%, Q_50%, Ib_50%, Qb_50%) 이 어떻게 조합될 수도 있는지를 예시한다.

도 9는 믹서 (760) 의 IF 출력 신호 (760) 가 제로-IF 베이스밴드 신호인, 즉 수신기가 직접-변환 수신기인, 도 7의 통신 수신기를 도시한다.

도 10은 도 9의 25% 듀티 싸이클 회로에 대한 듀티 싸이클 세팅을 교정하기 위한 알고리즘의 일 실시형태를 도시한다.

상세한 설명

본 개시에 따르면, 회로에 의해 생성된 신호의 펄스 폭 및/또는 듀티 싸이클을 조정하기 위한 기술들이 개시된다.

도 1은 동-위상 (A) 및 직교-위상 (B) 신호로부터 25 퍼센트 듀티 싸이클을 갖는 신호를 생성하기 위한 회로를 도시하며, 신호들 (A 및 B) 은 각각 50 퍼센트 듀티 싸이클을 갖는다. 도 1에서, PMOS 트랜지스터들 (PA, PB) 및 NMOS 트랜지스터들 (NA, NB) 은 표준 2-입력 NAND 게이트 (110) 로서 구성된다. 신호들 (A 및 B) 이 NAND 게이트에 입력되고, NAND 게이트의 출력은 출력 신호 (Z) 를 생성하기 위해 인버터 (120) 에 커플링된다. 신호 (Z) 는 신호들 (A 및 B) 에 "AND" 연산을 적용한 것의 출력에 대응한다.

도 2는 신호들 (A, B, 및 Z) 사이의 관계를 도시한다. 도 2에서, 신호들 (A 및 B) 은 각각 50 퍼센트 듀티 싸이클을 갖고, 서로 직교 위상 관계를 갖는다. 도시된 바와 같이, 신호들 (A 및 B) 에 "AND" 연산을 적용함으로써 생성된 신호 (Z) 는 25%의 듀티 싸이클을 갖는다.

본 개시에서 참조되는 25 퍼센트 듀티 싸이클을 생성하기 위한 회로는 임의의 듀티 싸이클을 갖는 신호를 생성하기 위해 용이하게 변형될 수도 있다는 것을 주의한다. 예컨대, 신호들 (A 및 B) 사이의 위상 관계는 원하는 듀티 싸이클을 갖는 신호들을 생성하는 것을 수용하도록 변화될 수도 있다. 다르게는, 회로는 2개보다 더 많은 입력들을 수용하도록 변형될 수도 있다. 다르게는, NOR 게이트들 또는 XOR 게이트들과 같은, NAND 게이트들 이외의 논리 게이트들이 채용될 수도 있다. 당업자는, 여기서 개시되는 기술들이 그러한 회로들에 용이하게 적용될 수도 있고, 그러한 실시형태들이 본 개시의 범위 내에 있도록 고려된다는 것을 인식할 것이다.

도 3은 도 1 및 도 2에 도시된 신호 (Z) 의 듀티 싸이클을 조정하기 위한 본 개시의 일 실시형태를 도시한다. 도 3에서, PMOS 트랜지스터들 (P1 내지 Pn) (130) 이 NAND 게이트 (110) 와 공급 전압 (VDD) 사이에 제공된다. 트랜지스터들 (P1 내지 Pn) 은 각각 게이트 전압들 (b0 내지 bn) 에 의해 제어된다. 게이트 전압들은 각각의 트랜지스터가 턴 온되는지 또는 턴 오프되는지를 제어할 수도 있다. 이하 더 설명되는 바와 같이, 게이트 전압들 (b0 내지 bn) 을 사용하여 트랜지스터들 (P1 내지 Pn) 의 서브세트를 선택적으로 턴 오프시킴으로써, NAND 게이트의 입력 스위칭 전압이 변조되어, 신호 (Z) 의 듀티 싸이클이 조정되게 허용한다.

본 명세서 및 청구의 범위에서, 전압 레벨 (Vturn_on) 은 PMOS 트랜지스터들 (PA 및 PB) 이 턴 오프되어 NMOS 트랜지스터들에 의해 NAND 게이트의 출력이 로우로 풀링 (pull) 되게 허용하는 전압 레벨을 지칭한다 (이 전압 레벨은 출력 신호 (Z) 를 설명하는데 있어서 편의를 위해 턴-오프 전압보다는 "턴-온" 전압이라 지정된다는 것을 주의한다. 당업자는 그 지정이 임의적이고 다른 지정들로 용이하게 대체될 수도 있다는 것을 인식할 것이다). 역으로, 전압 레벨 (Vturn_off) 은 PMOS 트랜지스터 (PA 또는 PB) 가 턴 온하여 턴 온된 PMOS 트랜지스터에 의해 NAND 게이트의 출력이 하이로 풀링되게 허용하는 전압 레벨을 지칭한다.

도 4a는 트랜지스터 (P0) 가 게이트 전압 (b0) 에 의해 턴 온되고, 나머지 트랜지스터들 (P1 내지 Pn) 은 게이트 전압들 (b1 내지 bn) 에 의해 턴 오프되는 "케이스 1" 이라 명명된 제 1 시나리오를 도시한다. 이는, 게이트 전압 (b0) 을 로우 전압으로 세팅하고, 다른 게이트 전압들 (b1 내지 bn) 을 하이 전압으로 세팅함으로써 달성될 수도 있다. 도 4a에서, 신호들 (A 및 B) 은 넌-제로 (non-zero) 상승 및 하강 시간들을 갖는 것으로 도시되는 것을 주의한다.

시간 (tON) 에서, 신호 (A) 는 하이이고, 신호 (B) 는 로우로부터 하이로의 천이 동안 전압 레벨 (Vturn_on1) 을 지금 막 통과하고 있다. 이는, NMOS 트랜지스터들 양자 모두가 턴 온되면서 PMOS 트랜지스터들 양자 모두가 턴 오프되기 때문에, 도 3의 NAND 게이트의 출력이 하이로부터 로우로 천이하게 한다. 따라서, 도시된 바와 같이, 시간 (tON) 직후에 신호 (Z) 는 로우로부터 하이로 천이한다.

시간 (tOFF) 에서, 신호 (B) 는 하이이고, 신호 (A) 는 하이로부터 로우로의 천이 동안 전압 레벨 (Vturn_off1) 을 지금 막 통과하고 있다. 이는, 트랜지스터 (PA) 가 턴 온하고 트랜지스터 (NA) 가 턴 오프하기 때문에, NAND 게이트의 출력이 로우로부터 하이로 천이하게 한다. 따라서, 도시된 바와 같이, 시간 (tOFF) 직후에 신호 (Z) 는 하이로부터 로우로 천이한다.

도 4a로부터 신호 (Z) 가 펄스 폭 (Δt1) 을 갖는다는 것을 주의하며, 여기서 Δt1은 전압 레벨들 (Vturn_on1 및 Vturn_off1) 에 의존한다. 주기적인 신호에 있어서, 이는 Δt1/T의 듀티 싸이클로 번역되고, 여기서 T는 신호의 주기이다.

일반적으로, 전압 레벨들 (Vturn_on 및 Vturn_off) 은 스위칭 온 또는 스위칭 오프되는 트랜지스터들 (P0 내지 Pn) 의 수에 의존한다. 도 4a에 도시된 "케이스 1" 에 있어서, 트랜지스터 (P0) 만이 턴 온된다. 이는, 모든 트랜지스터들 (P0 내지 Pn) 이 턴 온되는 경우에서보다, Vturn_on 및 Vturn_off의 더 낮은 레벨에 대응할 것이다. 후자의 시나리오는 "케이스 2" 라 명명된 도 4b에 예시되며, 여기서 더 설명된다.

특히, 케이스 2에서, 모든 트랜지스터들 (P0 내지 Pn) 이 게이트 전압들 (b0 내지 bn) 에 의해 턴 온된다. 이 시나리오에서, 도 4b에서 Vturn_on2 및 Vturn_off2라 지정된, Vturn_on 및 Vturn_off의 레벨들은 각각 도 4a에 도시된 Vturn_on1 및 Vturn_off1의 값들보다 더 높을 것이다. 이는 이어서 도 4b에 도시된 펄스 폭 (Δt2) 을 도 4a에 도시된 대응하는 펄스 폭 (Δt1) 보다 더 짧게 할 것이다. 따라서, 케이스 2의 Z의 듀티 싸이클은 케이스 1에서 보다 더 짧다.

트랜지스터들 (P0 내지 Pn) 의 몇몇 임의의 서브세트가 턴 온되고 블록 (130) 내의 나머지 트랜지스터들이 턴 오프되는 중간의 케이스들에 있어서, 일반적으로, Vturn_on 및 Vturn_off의 레벨들은 턴 온된 트랜지스터들 (P0 내지 Pn) 의 집단의 사이즈에 따라 변할 것이다.

선행하는 설명으로부터, 게이트 전압들 (b0 내지 bn) 이 출력 신호 (Z) 의 펄스 폭의 선택적인 조정을 허용하는 것이 인식될 수 있다. 신호들 (A 및 B) 이 주기적이라고 가정하면, 출력 신호 (Z) 의 듀티 싸이클이 또한 조정가능하다. 선행하는 특징은 신호의 듀티 싸이클을 그것의 공칭 값으로부터 조정하기 위해 사용될 수도 있다. 예컨대, 도 3에 도시된 실시형태에서, 트랜지스터들 (P0 내지 Pn) 은 출력 신호 (Z) 의 듀티 싸이클을 25%의 그것의 공칭 값으로부터 미세 튜닝하기 위해 사용될 수도 있다.

당업자는, 게이트 전압들 (b0 내지 bn) 을 갖는 임의의 수의 PMOS 트랜지스터들 (P0 내지 Pn) 이 도 3의 회로에 제공될 수도 있으며, 더 많은 트랜지스터들 및 게이트 전압들이 제공될수록, 신호 (Z) 의 듀티 싸이클을 조정하는데 있어서 달성가능한 레졸루션이 더 커진다는 것을 인식할 것이다. 트랜지스터들 (P0 내지 Pn) 의 임의의 서브세트가 적절한 게이트 전압들에 의해 턴 온 또는 턴 오프되어 원하는 펄스 폭 또는 듀티 싸이클이 이루어질 수도 있다.

일 실시형태에서, 원하는 펄스 폭의 선택을 용이하게 하기 위해, 트랜지스터들 (P0 내지 Pn) 의 사이즈들이, P0가 폭 (W1) 을 가질 수도 있고, P1이 폭 (2*W1) 을 가질 수도 있고, P2가 폭 (4*W1) 을 가질 수도 있는 등과 같이, 2진 가중화될 수도 있다. 다른 실시형태에서, PMOS 트랜지스터들 (P0 내지 Pn) 은 동등하게 사이징될 수도 있다.

다시 도 3을 참조하면, 필요한 경우에 회로를 턴 오프시키기 위해 파워-다운 트랜지스터 (PDN) 가 제공된다. 이는, PMOS 트랜지스터 (PDN) 의 게이트 전압 (bpdn) 을 VDD로 세팅함으로써 달성될 수 있다. 노멀 동작에서, bpdn은 접지에 접속될 수도 있다.

일 실시형태에서, 구성가능한 저항을 갖는 임의의 회로 토폴로지가 도 3에 도시된 병렬 PMOS 트랜지스터들 (130) 대신에 사용될 수도 있다. 예컨대, 도 5a는 가변 저항 블록 (500) 을 도시한다. 도 5a에서, 복수의 직렬 저항들 (R0 내지 Rn) 이 도시되고, 이들의 각각은 대응하는 스위치 (S0 내지 Sn) 에 의해 각각 우회 가능하다. 스위치들 (S0 내지 Sn) 의 액션을 통해, 노드들 (X 및 Y) 사이의 총 저항이 조정가능하다. 가변 저항 블록 (500) 은 도 1의 트랜지스터들 (PA 및 PB) 의 소스와 소스 전압 (VDD) 사이에 커플링될 수도 있다. 출력 신호 (Z) 의 펄스 폭, 따라서 듀티 싸이클은 스위치들 (S0 내지 Sn) 의 액션에 의해 구성될 수도 있다. 일 실시형태에서, 스위치들 (S0 내지 Sn) 은 MOS 스위치들일 수도 있고, 저항들 (R0 내지 Rn) 은 MOS 저항기들일 수도 있다.

도 5b는 복수의 병렬 저항기들이 제공되는 가변 저항 블록의 다른 실시형태 (510) 를 도시하며, 각각의 저항기는 저항기를 인에이블 또는 디스에이블하기 위한 스위치와 직렬로 접속된다. 본 개시의 이들 및 다른 실시형태들이 당업자에게 명료할 것이며, 본 개시의 범위 내에 있도록 고려된다.

당업자는, 병렬 NMOS 트랜지스터들 (미도시) 이 도 1의 회로의 트랜지스터 (NB) 의 소스에 커플링될 수도 있고, 개시된 기술들에 따라 그러한 병렬 NMOS 트랜지스터들을 선택적으로 인에이블함으로써 출력 신호 (Z) 의 듀티 싸이클이 조정가능하게 될 수도 있다는 것을 인식할 것이다. 그러한 실시형태들은 본 발명의 범위 내에 있도록 고려된다.

도 6은 출력 신호 (Z) 의 펄스 폭을 제어하기 위해 도 1의 트랜지스터들 (PA 및 PB) 의 유효 폭들이 동시에 조정될 수도 있는 본 개시의 다른 실시형태를 도시한다. 도 6에서, 도 1로부터의 트랜지스터 (PA) 가 복수의 병렬 트랜지스터들 (PA0 내지 PAn) 로서 구현된다. 트랜지스터들 (PA0 내지 PAn) 은, 각각의 트랜지스터의 게이트를 입력 신호 (A) (트랜지스터 온) 또는 공급 전압 (VDD) (트랜지스터 오프) 에 선택적으로 커플링시키는 전압들 (c0 내지 cn) 에 의해 각각 턴 온 또는 턴 오프될 수도 있다. 유사하게, 도 1로부터의 트랜지스터 (PB) 가 복수의 병렬 트랜지스터들 (PB0 내지 PBn) 로서 구현된다. 트랜지스터들 (PB0 내지 PBn) 의 각각은 트랜지스터들 (PA0 내지 PAn) 을 제어하기 위해 사용되는 동일한 전압들 (c0 내지 cn) 에 의해 또한 턴 온 또는 턴 오프될 수도 있다.

도 6의 실시형태에 따르면, 입력 스위칭 전압 레벨들 (Vturn_on 및 Vturn_off) 은, 전압들 (c0 내지 cn) 을 사용하여, 트랜지스터들 (PA0 내지 PAn 및 PB0 내지 PBn) 을 선택적으로 턴 온 또는 턴 오프시킴으로써 조정될 수 있다. 특히, 모든 트랜지스터들 (PA0 내지 PAn 및 PB0 내지 PBn) 이 턴 온되는 경우에 (즉, 트랜지스터들 (PA 및 PB) 에 대한 최대 유효 폭들이 제공되는 경우에), 전압 레벨들 (Vturn_on 및 Vturn_off) 은 트랜지스터들의 서브세트만이 턴 온되는 경우 (즉, 트랜지스터들 (PA 및 PB) 의 각각에 대한 최대 유효 폭보다 더 적은 폭이 제공되는 경우) 에서보다 더 높을 것이다. 도 4a 및 도 4b를 참조하여 도시된 바와 같이, Vturn_on 및 Vturn_off의 레벨이 높을수록, 출력 신호 (Z) 의 펄스 폭이 더 짧아진다. 따라서, 전압들 (c0 내지 cn) 을 사용하여 트랜지스터들 (PA 및 PB) 의 유효 폭을 선택함으로써, 출력 신호의 펄스 폭이 제어될 수도 있다는 것이 인지된다.

당업자는 PA 및 PB의 유효 사이즈들 양자 모두가 조정가능하게 될 필요가 없다는 것을 인식할 것이다. 일 실시형태에서, PA의 유효 사이즈만이 조정가능하게 되거나 또는 PB의 유효 사이즈만이 조정가능하게 될 수도 있다. 다르게는, 제어 전압들 (c0 내지 cn) 의 세트가 PMOS 트랜지스터들 중 하나에 제공되면서, 제어 전압들 (d0 내지 dn) 의 개별적인 세트가 다른 PMOS 트랜지스터에 제공될 수도 있다. 그러한 실시형태들은 본 개시의 범위 내에 있다.

당업자는 도 1의 NMOS 트랜지스터들 (NA 및 NB) 의 유효 폭들이 출력 신호 (Z) 의 펄스 폭을 조정하도록 또한 구성가능하게 될 수도 있다는 것을 인식할 것이다. 그러한 실시형태들은 본 개시의 범위 내에 있다.

도 3 및 도 6에 도시된 회로 이외의, 신호들 (A 및 B) 로부터 신호 (Z) 를 생성하기 위한 다른 회로를 채용하는 본 개시의 다른 실시형태들에서, 일반적인 "턴-온 레벨" 및 "턴-오프 레벨" 은 다음과 같이 도 4a 및 도 4b에 대하여 정의될 수도 있다. 턴-온 레벨은, 출력 신호 (Z) (또는 Z의 역) 가 하이로부터 로우로 천이하게 되게 하는 A 또는 B에 대한 입력 레벨이다. 유사하게, 턴-오프 레벨은, 출력 신호 (Z) (또는 Z의 역) 가 로우로부터 하이로 천이하게 되게 하는 A 또는 B에 대한 입력 레벨이다. 따라서, 일반적인 "턴-온 시간" 및 "턴-오프 시간" 은, 입력 신호 (A 또는 B) 가 턴-온 레벨 또는 턴-오프 레벨을 횡단하여 출력 신호 (Z) 가 천이하게 하는 시간들로서 정의될 수도 있다. 본 명세서 및 청구의 범위에서, "턴-온 시간" 과 "턴-오프 시간" 사이의 간격은 "중첩 간격" 으로서 정의될 수도 있다. 본 개시의 일 양태에 따르면, 신호 (Z) 의 듀티 싸이클은, A 및 B로부터 Z를 생성하기 위한 소정의 회로에 대한 턴-온 레벨 및 턴-오프 레벨을 변화시켜서 중첩 간격을 변화시킴으로써 조정된다.

예컨대, 도 3에 도시된 실시형태에서, 턴-온 레벨은 PMOS 트랜지스터들 (PA 및 PB) 이 턴 오프하는 전압 레벨에 대응하고, 턴-오프 레벨은 PMOS 트랜지스터들 (PA 및 PB) 중 하나가 턴 온하는 전압 레벨에 대응한다. 도 6에 도시된 실시형태에서, 턴-온 레벨은 노드 (X) 가 로우로 풀링되는 A 또는 B에 대한 전압 레벨에 대응하고, 턴-오프 레벨은 노드 (X) 가 하이로 풀링되는 A 또는 B에 대한 전압 레벨에 대응한다. 당업자는 도 3 및 도 6의 회로에 대해 설명된 기능들과 동일한 신호 생성 기능들을 수행하기 위한 여기서 개시되지 않은 실시형태들을 도출할 수도 있다. 턴-온 레벨, 턴-오프 레벨, 턴-온 시간, 턴-오프 시간, 및 중첩 간격의 지정이 그러한 실시형태들에서도 마찬가지로 적용될 수도 있다는 것이 고려된다.

도 7은 통신 수신기에서의 발진기의 듀티 싸이클의 교정에 대한 본 기술들의 가능한 적용을 도시한다. 특히, 도 7은, 수신된 무선 주파수 (RF) 신호 (750) 를 전압-제어되는 발진기 신호 (700) 의 프로세싱된 버전과 믹싱하여 중간 주파수 (IF) 신호들 (760) 을 생성하기 위한 믹서 (740) 를 포함하는 수신기를 도시한다. 본 명세서 및 청구의 범위에서, "중간 주파수" 라는 용어는, 직접 변환 수신기의 경우의 제로 주파수 (또는 "베이스밴드") 를 포함하여, 임의의 주파수를 나타낼 수도 있다.

도 7에서, 전압-제어되는 발진기 (VCO) (700) 는 분할기 (710) 에 차동 신호 (700a, 700b) 를 출력한다. 분할기 (710) 는, 예컨대 2 또는 4와 같은 인자로 주파수를 분할하고, 신호들 (I_50%, Ib_50%, Q_50%, Qb_50%) 을 생성한다. 당업자는 분할기 (710) 가 명시적으로 나열된 인자들 이외의 임의의 인자로 주파수를 분할할 수도 있다는 것을 인식할 것이다. 그러한 실시형태들은 본 개시의 범위 내에 있도록 고려된다.

이들의 지정들에 있어서 언급된 바와 같이, 4개의 신호들 (I_50%, Ib_50%, Q_50%, Qb_50%) 의 각각은 공칭 50% 듀티 싸이클을 갖는다. 도 8은 4개의 신호들 사이의 관계를 도시한다. 도 8에 예시된 바와 같이, I_50% 및 Q_50%가 서로 직교 관계를 가지면서, Ib_50% 및 Qb_50%는 각각 I_50% 및 Q_50%의 역 (180 도 위상외 (out-of-phase)) 버전들이다.

도 7을 참조하면, 25% 듀티 싸이클 회로 (720) 는 4개의 신호들 (I_50%, Ib_50%, Q_50%, Qb_50%) 을 입력하고, 공칭 25% 듀티 싸이클을 각각 갖는 4개의 대응하는 신호들 (I_25%, Ib_25%, Q_25%, Qb_25%) 을 생성한다. 25% 듀티 싸이클을 갖는 LO를 이용하는 수신기에 대한 추가의 세부사항들 및 동기 (motivation) 는 본 개시에서 이전에 참조된 미국 특허 출원 제 11/531,314 호에서 발견될 수도 있다.

각각의 25% 듀티 싸이클 신호는 50% 듀티 싸이클 신호들의 쌍으로부터 생성될 수도 있다. 예컨대, 신호들 (I_50% 및 Q_50%) 은 각각 신호들 (A 및 B) 로서 도 3의 회로에 입력되어 신호 (I_25%) 를 생성할 수도 있다. 따라서, 도 3에 도시된 회로의 4개의 인스턴스들이 25% 듀티 싸이클 회로 (720) 에 제공되어 4개의 25% 듀티 싸이클 신호들을 생성할 수도 있다. 도 8a 내지 도 8d는 신호들 (I_25%, Q_25%, Ib_25%, Qb_25%) 을 생성하기 위해 신호들 (I_50%, Q_50%, Ib_50%, Qb_50%) 이 어떻게 조합될 수도 있는지를 예시한다. 당업자는 "동-위상" 또는 "직교" 로서의 신호들의 명명이 본 개시의 임의의 특정한 실시형태에서 상이할 수도 있다는 것을 인식할 것이다. 상이한 명명법을 채용하는 그러한 실시형태들이 또한 본 개시의 범위 내에 있도록 고려된다.

도 3을 참조하여 설명된 기술들에 따르면, 교정 신호들 (750a, 750b, 750c, 750d) 이 신호들 (I_25%, Ib_25%, Q_25%, Qb_25%) 의 각각의 공칭 듀티 싸이클을 조정하기 위해 제공될 수도 있다. 교정 신호들은 25%의 공칭 값으로부터의 신호들의 실제 듀티 싸이클들의 임의의 편차들을 보상하기 위해 제공될 수도 있다.

예컨대, 교정 신호 (750a) 는 I_25% 출력 신호의 듀티 싸이클을 원하는 값으로 세팅하는 복수의 전압들 (b0 내지 bn) 을 포함할 수도 있다. 이들 전압들 (b0 내지 bn) 은 도 3에 도시된 게이트 전압들에 대응할 수도 있다.

다른 실시형태에서, 도 6에 도시된 회로의 4개의 인스턴스들이 25% 듀티 싸이클 회로 (720) 에 제공되어 4개의 25% 듀티 싸이클 신호들을 생성할 수도 있다. 예컨대, 교정 신호 (750a) 는 도 6에 도시된 바와 같이 복수의 전압들 (c0 내지 cn) 을 포함할 수도 있다.

일 실시형태에서, 25% 듀티 싸이클 회로 (720) 가 도 3 또는 도 6에 개시된 조정가능한 듀티 싸이클 회로들을 반드시 포함할 필요가 없다는 것을 주의한다. 신호의 듀티 싸이클의 조정을 허용하는 임의의 회로가 이용될 수도 있다는 것이 고려된다.

4개의 신호들 (I_25%, Ib_25%, Q_25%, Qb_25%) 은 국부 발진기 버퍼 (730) 에 의해 버퍼링될 수도 있다. 그 후, 버퍼링된 신호들은, LO 신호들을 인입 RF 신호 (750) 와 믹싱하여 IF 신호 (760) 를 생성하는 믹서 (740) 에 제공될 수도 있다. 일 실시형태에서, 믹서 (740) 는 2개의 믹서들: 즉, 차동 RF 신호 (750) 를 I_25% 및 Ib_25%로 구성된 차동 신호와 믹싱하기 위한 하나의 믹서, 및 차동 RF 신호 (750) 를 Q_25% 및 Qb_25%로 구성된 차동 신호와 믹싱하기 위한 다른 믹서를 포함한다. 따라서, 2개의 IF 신호들, 즉 동-위상 IF 신호 및 직교-위상 IF 신호가 생성될 수도 있다.

본 개시에 따라, 회로에 의해 생성된 신호의 펄스 폭 및/또는 듀티 싸이클을 조정하기 위한 기술들이 개시되었다. 본 개시의 추가의 양태는 도 7에 도시된 25% 듀티 싸이클 회로에 의해 생성된 신호들의 듀티 싸이클들을 선택적으로 세팅하는 것을 제공한다. 이는, 도 9 및 도 10을 참조하여 여기서 예시 및 설명되는 바와 같이, 교정 셋-업 및 절차를 통해 달성될 수도 있다.

도 9는 믹서 (760) 의 IF 출력 신호 (760) 가 제로-IF 베이스밴드 신호인, 즉 수신기가 직접-변환 수신기인 도 7의 통신 수신기를 도시한다. IF 신호 (760) 가 베이스밴드 프로세서 (900) 에 또한 공급된다. IF 신호 (760) 에 기초하여, 베이스밴드 프로세서 (900) 는 교정 신호들 (750a, 750b, 750c, 750d) 을 생성한다. 일 실시형태에서, 교정 신호들 (750a, 750b, 750c, 750d) 은, IF 신호 (760) 로부터 베이스밴드 프로세서 (900) 에 의해 측정된 바와 같은 수신기의 2차 입력 인터셉트 포인트 (second-order input intercept point; IIP2) 를 최적화하도록 세팅될 수도 있다. 다른 실시형태에서, 교정 신호들은, IF 신호 (760) 로부터 베이스밴드 프로세서 (900) 에 의해 측정된 바와 같은 수신기의 측정된 잔여 사이드밴드 (residual sideband; RSB) 를 최소화하도록 세팅될 수도 있다. 또 다른 실시형태에서, 교정 신호들은 수신기의 IIP2 및 RSB를 함께 최적화하도록 세팅될 수도 있다.

도 10은 도 9의 25% 듀티 싸이클 회로에 대한 듀티 싸이클 세팅을 교정하기 위한 알고리즘의 일 실시형태를 도시한다. 도 10에서, 조정 페이즈 (1100) 는 25% 듀티 싸이클 회로에 의해 생성된 신호들의 듀티 싸이클 세팅에 대한 초기 값들을 선택하는 단계 (1000) 로 시작한다. 일 실시형태에서, 듀티 싸이클들의 초기 값들은 교정 신호들 (750a, 750b, 750c, 750d) 을 세팅함으로써 획득가능한 최저 듀티 싸이클들에 대응할 수도 있다. 이들 교정 신호들은 도 9에 도시된 바와 같이 베이스밴드 프로세서 (900) 에 의해 선택될 수도 있다.

단계 (1010) 에서, 선택된 듀티 싸이클에 대응하는 IF 신호 (760) 의 파라미터는 베이스밴드 프로세서 (900) 에 의해 측정 및 레코딩될 수도 있다. 일 실시형태에서, 관심 있는 파라미터는 IF 신호 (760) 에 존재하는 2차 상호변조 산물 (second-order intermodulation product; IM2) 일 수도 있다. 다른 실시형태에서, 관심 있는 파라미터는 IF 신호 (760) 에 존재하는 잔여 사이드밴드 (RSB) 일 수도 있다.

단계 (1020) 에서, 알고리즘은 최종 듀티 싸이클 세팅이 도달되었는지를 결정한다. 그렇지 않은 경우에, 듀티 싸이클 세팅은 교정 신호들 (750a, 750b, 750c, 750d) 을 적절한 값들로 세팅함으로써 단계 (1030) 에서 다음의 후보 듀티 싸이클 세팅으로 진행될 수도 있다. 그 후, 알고리즘은, 새로운 듀티 싸이클에 대응하는 관심 있는 파라미터가 측정될 수도 있는 단계 (1010) 로 리턴한다. 단계 (1020) 에서, 최종 듀티 싸이클 세팅이 도달되었으면, 알고리즘은 단계 (1040) 로 진행한다.

이 방식으로, 단계 (1010) 에서 측정된 관심 있는 파라미터는 듀티 싸이클 세팅들의 적합한 범위에 걸쳐 "스위핑 (sweep)" 될 수도 있다. 전체 범위가 스위핑된 이후에, 단계 (1040) 에서, 관심 있는 파라미터의 최적의 값에 대응하는 듀티 싸이클 세팅이 식별된다. 일 실시형태에서, IF 신호 (760) 내의 최저의 측정된 IM2에 대응하는 듀티 싸이클 세팅 또는 세팅들이 식별될 수도 있다. 다른 실시형태에서, IF 신호 (760) 내의 최저의 측정된 RSB에 대응하는 듀티 싸이클 세팅 또는 세팅들이 식별될 수도 있다. 단계 (1050) 에서, 단계 (1040) 에서 식별된 듀티 싸이클 세팅들이 수신기의 동작 페이즈 (1200) 동안에 선택되고 25% 듀티 싸이클 회로 (720) 에 적용된다.

최적의 듀티 싸이클 세팅을 결정하기 위한 특정 알고리즘이 여기서 설명되었지만, 당업자는 최적의 세팅을 결정하기 위해 교정 세팅들에 걸쳐 스위핑하기 위한 다른 알고리즘들이 적용될 수도 있다는 것을 인식할 것이다. 예컨대, 본원의 양수인에게 양도된, 2007년 9월 28일자로 출원된 발명의 명칭이 "Offset correction for passive mixers" 인 미국 특허 출원 제 11/864,310 호에서 개시된 교정 알고리즘들을 채용할 수도 있으며, 그 특허 출원의 내용 전체가 여기서 참조로 통합된다.

여기서 개시된 교정 기술들이 또한 명시적으로 설명된 파라미터들 이외에 임의의 다른 관심 있는 파라미터들을 최적화하기 위해 적용될 수도 있다. 그러한 실시형태들이 또한 본 개시의 범위 내에 있도록 고려된다. 국부 발진기에 대한 25% 듀티 싸이클을 이용하는 실시형태들이 설명되었지만, 본 개시의 교정 기법 및 듀티 싸이클 조정 기술들은 임의의 듀티 싸이클을 갖는 교정 신호들에 적용될 수도 있다. 그러한 실시형태들은 당업자에게 명료할 것이며, 본 개시의 범위 내에 있도록 고려된다.

여기서 설명된 교시들에 기초하여, 여기서 개시된 양태가 임의의 다른 양태들과 독립적으로 구현될 수도 있고, 이들 양태들의 2개 이상이 다양한 방식들로 조합될 수도 있다는 것이 명백해야 한다. 여기서 설명된 기술들은 하드웨어, 소프트웨어, 펌웨어, 또는 이들의 임의의 조합으로 구현될 수도 있다. 하드웨어로 구현되는 경우에, 기술들은 디지털 하드웨어, 아날로그 하드웨어, 또는 이들의 조합을 사용하여 실현될 수도 있다. 소프트웨어로 구현되는 경우에, 기술들은, 하나 이상의 명령들 또는 코드가 저장된 컴퓨터 판독가능 매체를 포함하는 컴퓨터-프로그램 제품에 의해 적어도 부분적으로 실현될 수도 있다.

예로써, 한정되지 않게, 그러한 컴퓨터-판독가능 매체는, 동기식 동적 랜덤 액세스 메모리 (SDRAM) 와 같은 RAM, 판독-전용 메모리 (ROM), 비휘발성 랜덤 액세스 메모리 (NVRAM), ROM, 전기적으로 소거가능한 프로그래밍 가능한 판독-전용 메모리 (EEPROM), 소거가능한 프로그래밍 가능한 판독-전용 메모리 (EPROM), 플래시 메모리, CD-ROM 또는 다른 광학 디스크 스토리지, 자성 디스크 스토리지 또는 다른 자성 스토리지 디바이스들, 또는 명령들 또는 데이터 구조들의 형태로 원하는 프로그램 코드를 운반 또는 저장하는데 사용될 수 있고 컴퓨터에 의해 액세스될 수 있는 임의의 다른 유형 매체를 포함할 수 있다.

컴퓨터 프로그램 제품의 컴퓨터-판독가능 매체와 연관된 명령들 또는 코드는, 컴퓨터에 의해, 예컨대 하나 이상의 디지털 신호 프로세서 (DSP), 범용 마이크로프로세서, ASIC, FPGA, 또는 다른 균등한 집적 또는 이산 로직 회로와 같은 하나 이상의 프로세서들에 의해 실행될 수도 있다.

본 명세서 및 청구의 범위에서, 엘리먼트가 다른 엘리먼트 "에 접속되는 (connected to)" 또는 "에 커플링되는 (coupled to)" 것으로 언급되는 경우에, 다른 엘리먼트에 직접적으로 접속 또는 커플링될 수 있거나, 또는 개입 엘리먼트들이 존재할 수도 있다. 반대로, 엘리먼트가 다른 엘리먼트 "에 직접적으로 접속되는 (directly connected to)" 또는 "에 직접적으로 커플링되는 (directly coupled to)" 것으로 언급되는 경우에, 개입 엘리먼트들이 존재하지 않는다.

다수의 양태들 및 예들이 설명되었다. 그러나, 이들 예들에 대한 다양한 변형들이 가능하며, 여기서 제공된 원리들은 다른 양태들에서도 마찬가지로 적용될 수도 있다. 이들 및 다른 양태들은 다음의 청구의 범위 내에 있다.

Claims

조정가능한 듀티 싸이클을 갖는 신호를 생성하기 위한 회로로서,
제 1 듀티 싸이클을 갖는 제 1 신호를 생성하기 위한 제 1 스테이지; 및
상기 제 1 스테이지를 공급 전압에 커플링시키는 복수의 구성가능한 트랜지스터들을 포함하며,
상기 복수의 구성가능한 트랜지스터들의 각각은 대응하는 구성가능한 트랜지스터를 턴 온 또는 턴 오프시키기 위한 구성가능한 전압에 의해 제어되고,
상기 제 1 듀티 싸이클은 구성가능한 전압들의 세팅들에 의해 조정가능한, 신호 생성 회로.
제 1 항에 있어서,
상기 복수의 구성가능한 트랜지스터들은 서로 병렬로 배열되는, 신호 생성 회로.
제 2 항에 있어서,
각각의 구성가능한 전압은 대응하는 구성가능한 트랜지스터의 게이트에 커플링되는, 신호 생성 회로.
제 3 항에 있어서,
상기 제 1 스테이지는 2-입력 NAND 게이트를 포함하며,
상기 2-입력 NAND 게이트는 2개의 직렬 NMOS 트랜지스터들에 커플링된 2개의 병렬 PMOS 트랜지스터들을 포함하고,
상기 제 1 신호는 상기 2-입력 NAND 게이트의 출력인, 신호 생성 회로.
제 4 항에 있어서,
상기 복수의 구성가능한 트랜지스터들은 사이즈에서 2진 가중화된 (binary weighted) PMOS 트랜지스터들인, 신호 생성 회로.
제 4 항에 있어서,
상기 2-입력 NAND 게이트의 2개의 입력들은 50-퍼센트 듀티 싸이클을 갖는 제 1 입력 신호, 및 50-퍼센트 듀티 싸이클을 갖는 제 2 입력 신호에 커플링되며,
상기 제 1 신호 및 상기 제 2 신호는 직교 위상차를 갖는, 신호 생성 회로.
제 6 항에 있어서,
상기 2-입력 NAND 게이트의 출력에 커플링된 인버터; 및
상기 인버터를 공급 전압에 커플링시키는 파워-다운 트랜지스터를 더 포함하는, 신호 생성 회로.
제 1 항에 있어서,
상기 복수의 구성가능한 트랜지스터들은 직렬로 커플링되며,
각각의 구성가능한 전압은, 대응하는 구성가능한 트랜지스터를, 그 대응하는 구성가능한 트랜지스터와 직렬로 커플링된 스위치를 열거나 또는 닫음으로써 턴 온 또는 턴 오프시키는, 신호 생성 회로.
제 1 항에 있어서,
상기 복수의 구성가능한 트랜지스터들은 서로 병렬이며,
상기 공급 전압은 접지 전압인, 신호 생성 회로.
조정가능한 듀티 싸이클을 갖는 신호를 생성하기 위한 회로로서,
제 1 듀티 싸이클을 갖는 제 1 신호를 생성하기 위한 제 1 스테이지를 포함하며,
상기 제 1 스테이지는 병렬로 커플링된 트랜지스터들의 적어도 하나의 세트를 포함하고,
상기 트랜지스터들의 세트 내의 각각의 트랜지스터는 입력 전압 또는 턴-오프 전압으로부터 선택가능한 게이트 전압을 갖는, 신호 생성 회로.
제 10 항에 있어서,
상기 제 1 스테이지는 NAND 게이트이고, 상기 제 1 스테이지는 병렬로 커플링된 트랜지스터들의 2개의 세트들을 포함하고, 상기 트랜지스터들의 2개의 세트들 중 제 1 세트 내의 각각의 트랜지스터는 제 1 입력 전압 또는 고정된 턴-오프 전압으로부터 선택가능한 게이트 전압을 가지며, 상기 트랜지스터들의 2개의 세트들 중 제 2 세트 내의 각각의 트랜지스터는 제 2 입력 전압 또는 고정된 턴-오프 전압으로부터 선택가능한 게이트 전압을 갖는, 신호 생성 회로.
제 11 항에 있어서,
상기 제 1 입력 전압 및 상기 제 2 입력 전압은 각각 50-퍼센트 듀티 싸이클을 가지며,
상기 제 1 입력 전압 및 상기 제 2 입력 전압은 또한 서로 직교 위상차를 갖는, 신호 생성 회로.
조정가능한 듀티 싸이클을 갖는 국부 발진기 신호를 생성하기 위한 방법으로서,
발진기의 출력의 주파수를 분할하여, 동-위상 분할된 신호 및 직교 분할된 신호를 생성하는 단계;
상기 동-위상 분할된 신호와 상기 직교 분할된 신호 사이에서 제 1 중첩 간격을 결정함으로써 제 1 국부 발진기 신호를 생성하는 단계로서, 상기 제 1 중첩 간격은 제 1 턴-온 레벨 및 제 1 턴-오프 레벨에 의해 정의되는, 상기 제 1 국부 발진기 신호를 생성하는 단계; 및
상기 제 1 턴-온 레벨 또는 상기 제 2 턴-오프 레벨을 조정함으로써 상기 제 1 국부 발진기 신호의 듀티 싸이클을 조정하는 단계를 포함하는, 국부 발진기 신호 생성 방법.
제 13 항에 있어서,
상기 발진기의 출력의 주파수를 분할하여, 역 동-위상 분할된 신호 및 역 직교 분할된 신호를 생성하는 단계;
상기 동-위상 분할된 신호와 상기 역 직교 분할된 신호 사이에서 제 2 중첩 간격을 결정하여 제 2 국부 발진기 신호를 생성하는 단계로서, 상기 제 2 중첩 간격은 제 2 턴-온 레벨 및 제 2 턴-오프 레벨에 의해 정의되는, 상기 제 2 국부 발진기 신호를 생성하는 단계; 및
상기 제 2 턴-온 레벨 또는 상기 제 2 턴-오프 레벨을 조정함으로써 상기 제 2 국부 발진기 신호의 듀티 싸이클을 조정하는 단계를 더 포함하는, 국부 발진기 신호 생성 방법.
제 14 항에 있어서,
상기 제 1 국부 발진기 신호 및 상기 제 2 국부 발진기 신호를 포함하는 차동 국부 발진기 신호와 무선-주파수 (RF) 신호를 믹싱하여, 제 1 중간-주파수 (IF) 신호를 생성하는 단계;
상기 제 1 IF 신호의 특성을 측정하는 단계; 및
상기 제 1 IF 신호의 측정된 특성들에 응답하여 상기 제 1 국부 발진기 신호 또는 상기 제 2 국부 발진기 신호의 듀티 싸이클을 조정하는 단계를 더 포함하는, 국부 발진기 신호 생성 방법.
제 15 항에 있어서,
상기 제 1 IF 신호의 특성은 2차 상호변조 산물 (second-order intermodulation product; IM2) 인, 국부 발진기 신호 생성 방법.
제 16 항에 있어서,
상기 제 1 IF 신호의 측정된 특성들에 응답하여 상기 제 1 국부 발진기 신호 또는 상기 제 2 국부 발진기 신호의 듀티 싸이클을 조정하는 단계는, 상기 제 1 국부 발진기 신호 또는 상기 제 2 국부 발진기 신호의 듀티 싸이클을 조정하여, 측정된 IM2를 최소화하는 단계를 포함하는, 국부 발진기 신호 생성 방법.
제 15 항에 있어서,
상기 제 1 IF 신호의 특성은 잔여 사이드밴드 (RSB) 인, 국부 발진기 신호 생성 방법.
제 16 항에 있어서,
상기 제 1 IF 신호의 측정된 특성들에 응답하여 상기 제 1 국부 발진기 신호 또는 상기 제 2 국부 발진기 신호의 듀티 싸이클을 조정하는 단계는, 상기 제 1 국부 발진기 신호 또는 상기 제 2 국부 발진기 신호의 듀티 싸이클을 조정하여, 측정된 RSB를 최소화하는 단계를 포함하는, 국부 발진기 신호 생성 방법.
조정가능한 듀티 싸이클을 갖는 국부 발진기 신호를 생성하기 위한 장치로서,
발진기의 출력의 주파수를 분할하여, 동-위상 분할된 신호 및 직교 분할된 신호를 생성하는 수단;
상기 동-위상 분할된 신호와 상기 직교 분할된 신호 사이에서 제 1 중첩 간격을 결정함으로써 제 1 국부 발진기 신호를 생성하는 수단으로서, 상기 제 1 중첩 간격은 제 1 턴-온 레벨 및 제 1 턴-오프 레벨에 의해 정의되는, 상기 제 1 국부 발진기 신호를 생성하는 수단; 및
상기 제 1 턴-온 레벨 또는 상기 제 2 턴-오프 레벨을 조정함으로써 상기 제 1 국부 발진기 신호의 듀티 싸이클을 조정하는 수단을 포함하는, 국부 발진기 신호 생성 장치.
제 20 항에 있어서,
상기 발진기의 출력의 주파수를 분할하여, 역 동-위상 분할된 신호 및 역 직교 분할된 신호를 생성하는 수단;
상기 동-위상 분할된 신호와 상기 역 직교 분할된 신호 사이에서 제 2 중첩 간격을 결정하여 제 2 국부 발진기 신호를 생성하는 수단으로서, 상기 제 2 중첩 간격은 제 2 턴-온 레벨 및 제 2 턴-오프 레벨에 의해 정의되는, 상기 제 2 국부 발진기 신호를 생성하는 수단; 및
상기 제 2 턴-온 레벨 또는 상기 제 2 턴-오프 레벨을 조정함으로써 상기 제 2 국부 발진기 신호의 듀티 싸이클을 조정하는 수단을 더 포함하는, 국부 발진기 신호 생성 장치.
제 21 항에 있어서,
상기 제 1 국부 발진기 신호 및 상기 제 2 국부 발진기 신호를 포함하는 차동 국부 발진기 신호와 무선-주파수 (RF) 신호를 믹싱하여 제 1 중간-주파수 (IF) 신호를 생성하는 수단;
상기 제 1 IF 신호의 특성을 측정하는 수단; 및
상기 제 1 IF 신호의 측정된 특성들에 응답하여 상기 제 1 국부 발진기 신호 또는 상기 제 2 국부 발진기 신호의 듀티 싸이클을 조정하는 수단을 더 포함하는, 국부 발진기 신호 생성 장치.
제 22 항에 있어서,
상기 제 1 IF 신호의 특성은 2차 상호변조 산물 (IM2) 인, 국부 발진기 신호 생성 장치.
국부 발진기 (LO) 신호를 생성하기 위한 방법으로서,
동-위상 (I) 국부 발진기 신호를 생성하는 단계;
직교-위상 (Q) 국부 발진기 신호를 생성하는 단계; 및
상기 I 국부 발진기 신호가 상기 Q 국부 발진기 신호를 중첩하는 간격들을 결정하기 위한 회로에 상기 I 국부 발진기 신호 및 상기 Q 국부 발진기 신호를 입력하는 단계를 포함하며,
상기 I 국부 발진기 신호 및 상기 Q 국부 발진기 신호는 제 1 듀티 싸이클을 갖고,
상기 회로는 상기 제 1 듀티 싸이클 미만인 제 2 듀티 싸이클을 갖는 동-위상 LO 신호를 생성하는, 국부 발진기 신호 생성 방법.
제 24 항에 있어서,
상기 회로는 상기 I 국부 발진기 신호 및 상기 Q 국부 발진기 신호에 대해 AND 연산을 수행하기 위한 AND 회로를 포함하는, 국부 발진기 신호 생성 방법.