JP5356400B2 - 調整可能デューティサイクル回路 - Google Patents

Description

本開示は電子回路、特に、調整可能デューティサイクルを有する信号を生成する回路に関する。

電子回路設計の分野では、ある出願は制御されるパルス幅又はデューティサイクルを有するデジタル周期的信号のアベイラビリティと呼ぶ。例えば、ある通信受信機は２５％のデューティサイクルを有する局部発振器（ＬＯ）信号を採用する。そのような受信機は本発明の譲渡人に譲渡され、２００６年９月１３日付で出願された「Systems, methods, and apparatus for frequency conversion,」と名称付けられた、米国特許出願番号１１・５３１，３１４に開示されている、その内容は全体としてここに参照により援用される。

種々回路設計は所定の公称デューティサイクルを持つ信号を生成するために採用されてもよい処理変化及び／又は他の要素により、信号の実際のデューティサイクルは特定の公称デューティサイクルとは異なるかもしれない。実際のデューティサイクルにおける不正確さはいかなるアプリケーションの性能を低下するかもしれない。そのような不正確さを補償するために信号の測定デューティサイクルを調整及び／又は測定するための効率的な技術を提供することが有利である。

この出願は２００７年１１月８日付けで出願され、「ADJUSTABLE DUTY CYCLE」と名称付けられた米国仮出願番号６０・９８６，３９７の利益を請求し、この出願の全開示はこの出願の開示の部分と見なされる。

本開示の態様は調整可能デューティサイクルを持つ信号を生成するための回路を提供する。この回路は第１デューティサイクルを有する第１信号を生成するための第１ステージと、各設定可能トランジスタが対応する設定可能トランジスタをオン又はオフするために設定可能電圧によって制御される、ステージを電源に接続する複数の設定可能トランジスタとで構成され、第１デューティサイクルは設定可能電圧の設定によって調整できる。

本開示の他の態様は調整可能デューティサイクルを持つ信号を生成するための回路を提供する。この回路は第１デューティサイクルを持つ第１信号を生成するための第１ステージで構成され、この第１ステージは並列に接続される少なくとも一セットのトランジスタで構成され、このセットのトランジスタの各トランジスタは入力電圧又はターンオフ電圧のいずれかから選択できるゲート電圧を有する。

本開示のさらにもう１つの態様は調整可能デューティサイクルを持つ局部発振信号を生成するための方法を提供する。この方法は同相分周信号及び直交分周信号を生成するため発振器の出力の周波数を分周すること、第１局部発振信号を生成するため第１ターンオンレベル及び第１ターンオフレベルによって定義される、同相分周信号と直交分周信号との間の第１重複間隔を決定すること、第１ターンオンレベル又は第２ターンオフレベルを調整することによって第１局部発振信号のデューティサイクルを調整することを含む。

本開示のもう１つの態様は調整可能デューティサイクルを持つ局部発振信号を発生するための装置を提供する。装置は同相分周信号及び直交分周信号を生成するため発振器の出力の周波数を分周する手段と、第１局部発振信号を生成するため第１ターンオンレベルと第１ターンオフレベルによって定義される、同相分周信号と直交分周信号との間の第１重複間隔を決定する手段と、第１ターンオンレベル又は第２ターンオフレベルを調整することによって第１局部発振信号のデューティサイクルを調整する手段とで構成される。

それぞれ５０％デューティサイクルを有する同相（Ａ）及び直角位相（Ｂ）信号から２５パーセントデューティサイクルを持つ信号を生成するための回路を示す。 信号Ａ，Ｂ及びＺ間の関係を示す。 図１及び２に示す信号Ｚのデューティサイクルを調整するための本開示の実施形態を示す。 トランジスタＰ０がゲート電圧ｂ０によってターンオンされ、残りのトランジスタＰ１〜Ｐｎはゲート電圧ｂ１〜ｂｎによってターンオフされる「ケース１」とラベル付けされる第１シナリオを示す。 全てのトランジスタＰ０〜Ｐｎがゲート電圧ｂ０〜ｂｎによってターンオンされる「ケース２」とラベル付けされる第２シナリオを示す。 可変抵抗ブロック５００の実施形態を示す。 可変抵抗ブロック５１０の実施形態を示す。 トランジスタＰＡ及びＰＢの有効幅が出力信号Ｚのパルス幅を制御するように連続的に調整されてもよい、本開示の代替実施形態を示す。 中間周波数（ＩＦ）信号を生成するために受信無線周波数（ＲＦ）を局部発振器（ＬＯ）信号と合成するためのミキサーで構成される通信受信機の実施形態を示す。 信号I_50%, Ib_50%, Q_50%, Qb_50%の互いの関係を示す。 信号I_50%, Q_50%, Ib_50%, Qb_50%が信号I_25%, Q_25%, Ib_25%, Qb_25%を生成するためのどのように結合されてもよいかを示す。 信号I_50%, Q_50%, Ib_50%, Qb_50%が信号I_25%, Q_25%, Ib_25%, Qb_25%を生成するためのどのように結合されてもよいかを示す。 信号I_50%, Q_50%, Ib_50%, Qb_50%が信号I_25%, Q_25%, Ib_25%, Qb_25%を生成するためのどのように結合されてもよいかを示す。 信号I_50%, Q_50%, Ib_50%, Qb_50%が信号I_25%, Q_25%, Ib_25%, Qb_25%を生成するためのどのように結合されてもよいかを示す。 ミキサー７６０のＩＦ出力信号７６０はゼロ−ＩＦベースバンド信号である、即ち、受信機が直接変換受信機である、図７の通信受信機を示す。 図９の２５％でユーティサイクル回路に対して設定するデューティサイクルを調整するためのアルゴリズムの実施形態を示す。

本開示によると、回路によって生成される信号のパルス幅及び／又はデューティサイクルを調整するための技術が開示されている。

図１は同相（Ａ）及び直角位相（Ｂ）信号から２５パーセントデューティサイクルを持つ信号を発生する回路を示す。信号Ａ及びＢはそれぞれ５０パーセントデューティサイクルを有する。図１では、ＰＭＯＳトランジスタＰＡ，ＰＢ及びＮＭＯＳトランジスタＮＡ，ＮＢは標準２入力ＮＡＮＤゲート１１０として構成される。信号Ａ及びＢはＮＡＮＤゲートに入力され、ＮＡＮＤゲートの出力は出力信号Ｚを生成するためにインバータ１２０に結合される。信号Ｚは「ＡＮＤ」動作を信号Ａ及びＢに適用する出力に対応する。

図２は信号Ａ，Ｂ及びＺ間の関係を示す。図２では、信号Ａ及びＢはそれぞれ５０パーセントデューティサイクルを有し、かつ互いに直角位相関係を有する。信号Ａ及びＢに「ＡＮＤ」動作を適用することによって生成される信号Ｚは図示のように２５％のデューティサイクルを有する。

この開示で参照される２５パーセントデューティサイクルを生成するための回路が任意のデューティサイクルを持つ信号を生成するように容易に変形されてもよいことを留意する。例えば、信号Ａ、Ｂ間の位相関係は所望デューティサイクルを持つ発生信号を適合するように変更されてもよい。或いは、回路は２以上の入力に適合するように変形されてもよい。或いは、ＮＯＲゲート又はＸＯＲゲートのような、ＮＡＮＤゲート以外の論理ゲートが採用されてもよい。当業者はここに開示されている技術がそのような回路に容易に適用され、そのような実施形態は本開示の範囲内にあることを意図していることは認識するであろう。

図３は図１及び２に示される信号Ｚのデューティサイクルを調整するための本開示の実施形態を示す。図３では、ＰＭＯＳトランジスタＰ１〜Ｐｎ１３０はＮＡＮＤゲート１１０と電源電圧ＶＤＤとの間に設けられる。トランジスタＰ１〜Ｐｎはゲート電圧ｂ０〜ｂｎによってそれぞれ制御される。ゲート電圧は各トランジスタがターンオン又はオフするか否かを制御する。ゲート電圧ｂ０〜ｂｎを用いてトランジスタＰ１〜Ｐｎのサブセットを選択的にターンオフすることによって、ＮＡＮＤゲートの入力切換電圧が変調でき、更に以下に説明するように信号Ｚのデューティサイクルが調整可能となる。

この明細書において及び請求項において、電圧レベルVturn_onはＰＭＯＳトランジスタＰＡ及びＰＢがターンオフされる電圧レベルを参照し、それによってＮＡＮＤゲートの出力がＮＭＯＳトランジスタによって低く引き寄せられることを可能になる。（この電圧レベルは出力信号Ｚを説明するときに便宜上ターンオフ電圧よりもむしろターンオン電圧であると指定されることに留意する。当業者は指定が任意であり、代替指定と容易に置換されてもよいことを認識するであろう。逆に、電圧レベルVturn_offはＰＭＯＳトランジスタＰＡ又はＰＢがターンオンする電圧レベルを参照し、これによりＮＡＮＤゲートの出力がターンオンされるＰＭＯＳトランジスタによって高く引き寄せられることを可能になる。

図４Ａは「ケース１」と呼ばれる第１シナリオを示し、このシナリオではトランジスタＰ０がゲート電圧ｂ０によってターンオンされ、残りのトランジスタＰ１〜Ｐｎがゲート電圧ｂ１〜ｂｎによってターンオフされる。これはゲート電圧ｂ０を低い電圧に設定することによって、及び他のゲート電圧ｂ１〜ｂｎを高い電圧に設定することによって行われてもよい。図４Ａにおいて、信号Ａ及びＢがノンゼロ増減時間を持つように示される。

時間ｔＯＮのとき、信号Ａは高であり、これに対して信号Ｂは丁度低から高への変移中に電圧レベルVturn_on1を通す。これは両ＰＭＯＳトランジスタがオフにされ、これに対して、両トランジスタＮＭＯＳトランジスタがオンにされるので、図３のＮＡＮＤゲートの出力を高から低へ変移させる。故に、信号Ｚは図示するように時間ｔＯＮ後に短く低から高に変移する。

時間ｔＯＦＦで、信号Ｂは高であり、これに対して信号Ａは丁度高から低への変移中に電圧レベルVturn_off1を通す。これはトランジスタＰＡがオンであり、トランジスタＮＡがオフであるので、ＮＡＮＤゲートの出力を低から高へ変移させる。故に、信号Ｚは図示のように、時間ｔＯＦＦ後に短く高から低に変移する。

信号Ｚがパルス幅Δｔ１を有することが図４Ａから分かる。但し、Δｔ１は電圧レベルVturn_on1及びVturn_off1に依存する。周期信号対して、これはΔt1/Tのデューティサイクルに変わる。但し、Ｔは信号の周期である。

一般に、電圧レベルVturn_on及びVturn_offはオン又はオフに切換えられるトランジスタＰ０〜Ｐｎの数に依存する。図４Ａに示される「ケース１」については、トランジスタＰ０だけがオンされる。これは全てのトランジスタＰ０〜Ｐｎがオンされれば、より低いレベルのVturn_on及びVturn_offに対応することになる。後者のシナリオは「ケース２」と呼び図４Ｂに示され、ここに更に説明される。

特に、ケース２では、全てのトランジスタＰ０〜Ｐｎはゲート電圧ｂ０〜ｂｎによってオンされる。このシナリオでは、図４ＢにVturn_on2及びVturn_off2に指定されたVturn_on及びVturn_offのレベルは図４Ａに示すように、Vturn_on1及びVturn_off1の値よりそれぞれ高くなる。これは次に図４Ｂに示されるパルス幅Δt2を図４Ａに示される対応するパルス幅Δt1より短くする。故に、ケース２でのＺのデューティサイクルはケース１におけるより短い。

トランジスタＰ０〜Ｐｎのある任意のサブセットがターンオンされ、ブロック１３０の残りのトランジスタがオフされる中間的ケースについては、Vturn_on及びVturn_offのレベルがターンオンされるトランジスタＰ０〜Ｐｎの集合サイズに依存して変わる。

先の説明から、ゲート電圧ｂ０〜ｂｎが出力信号Ｚのパルス幅の選択的調整を可能になることは当然のことである。信号Ａ及びＢが周期的であると仮定すると、出力信号Ｚのデューティサイクルも調整可能である。前の特徴はその公称値から信号のデューティサイクルを調整するために使用されてもよい。例えば、図３に示す実施形態において、トランジスタＰ０〜Ｐｎは２５％のその公称値から出力信号Ｚのデューティサイクルを細かく調整するために使用されてもよい。

当業者はゲート電圧ｂ０〜ｂｎを有するＰＭＯＳＰ０〜Ｐｎの任意の数が図３の回路に設けられてもよいこと、そしてトランジスタ及びゲート電圧が多くなるほど、信号Ｚのデューティサイクルを調整するときに達成可能な解像度が大きくなることを認識するであろう。トランジスタＰ０〜Ｐｎの任意のサブセットは所望のパルス幅又はデューティサイクルを達成するため適正なゲート電圧によってターンオン又はオフされてもよい。

実施形態では、所望のパルス幅の選択を容易にするため、トランジスタＰ０〜Ｐｎのサイズは二値重み付けであってもよく、即ち、Ｐ０は幅Ｗ１を持ち、Ｐ１は幅２＊Ｗ１を持ち、Ｐ２は幅４＊Ｗ１、などであってもよい。別の実施形態では、ＰＭＯＳトランジスタＰ０〜Ｐｎは等しく寸法付けされてもよい。

図３を参照すると、パワーダウントランジスタＰＤＮは必要なときに回路をターンオフするように設けられることを留意する。これはＰＭＯＳトランジスタＰＤＮのゲート電圧ｂｐｄｎをＶＤＤに設定することによって達成し得る。通常の動作では、ｂｐｄｎは接地に接続されてもよい。

実施形態では、設定可能抵抗を持つ任意の回路接続形態（circuit topology）は図３に示される並列ＰＭＯＳトランジスタ１３０の代わりに使用されてもよい。例えば、図５Ａは可変抵抗ブロック５００を示す。図５Ａでは、複数の直列抵抗Ｒ０〜Ｒｎが示され、それらの各々は対応するスイッチＳ０〜Ｓｎによってそれぞれバイパスできる。スイッチＳ０〜Ｓｎの作用を介して、ノードＸ，Ｙ間の合計抵抗が調整できる。可変抵抗ブロック５００はソース電圧ＶＤＤと図1のトランジスタＰＡ及びＰＢのソースとの間に結合されてもよい。出力信号Ｚのパルス幅、及び故にデューティサイクルがスイッチＳ０〜Ｓｎの作用によって設定されてもよい。実施形態では、スイッチＳ０〜ＳｎはＭＯＳスイッチであってもよく、抵抗Ｒ０〜ＲｎはＭＯＳ抵抗であってもよい。

図５Ｂは可変抵抗ブロック５１０の別の実施形態を示す。可変抵抗ブロック５１０には複数の並列抵抗が設けられ、各抵抗はこの抵抗を有効又は無効にするためのスイッチと直列に接続される。本開示のこれら又は他の実施形態は当業者には明らかであろうし、本開示の範囲内にあると考えられる。

当業者は並列ＮＭＯＳトランジスタ（図示せず）が図１の回路のトランジスタＮＢのソースに接続されてもよいこと及び出力信号Ｚのデューティサイクルが説明した技術に従ってそのような並列ＮＭＯＳトランジスタを選択的に有効にすることによって調整できるようになされてもよいことを認識するであろう。そのような実施形態は本発明の範囲内にあることを考慮される。

図６は本開示の別の実施形態を示している。この実施形態では、図１のトランジスタＰＡ及びＰＢの有効幅は出力信号Ｚのパルス幅を制御するよう同時に調整されてもよい。図６では、図１からのトランジスタＰＡが複数の並列トランジスタＰＡ０〜ＰＡｎとして実施される。トランジスタＰａ０〜ＰＡｎは電圧ｃ０〜ｃｎによってそれぞれターンオン又はオフされてもよい。これら電圧は入力信号Ａ（トランジスタオン）又は電源電圧ＶＤＤ（トランジスタオフ）のいずれかに各トランジスタのゲートを選択的に接続する。同様に、図１からのトランジスタＰＢは複数の並列トランジスタＰＢ０〜ＰＢｎとして実施される。トランジスタＰＢ０〜ＰＢｎの各々もトランジスタＰＡ０〜ＰＡｎを制御するために使用される同じ電圧ｃ０〜ｅｎによってターンオン又はオフされてもよい。

図６の実施形態によると、入力切換電圧レベルVturn_on及びVturn_offは電圧ｃ０〜ｃｎを用いてトランジスタＰＡ０〜ＰＡｎ及びＰＢ０〜ＰＢｎを選択的にターンオン又はオフすることによって調整し得る。特に、全てのトランジスタＰＡ０〜ＰＡｎ及びＰＢ０〜ＰＢｎがターンオンされれば（即ち、トランジスタＰＡ及びＰＢに対する最大有効幅が設けられれば）、そのときには、電圧レベルVturn_on及びVturn_offはトランジスタのサブセットだけがターンオンされる（即ち、トランジスタＰＡ及びＰＢの各々に対して最大有効幅未満が与えられる）場合より高くなる。図４Ａ及び４Ｂを参照して見られるように、Vturn_on及びVturn_offのレベルが高くなるほど、出力信号Ｚのパルス幅が短くなる。故に、電圧ｃ〜ｃｎを用いてトランジスタＰＡ及びＰＢの有効幅を選択することによって、出力信号のパルス幅が制御し得ることが分る。

当業者はＰＡ及びＰＢの有効サイズは両方とも調整可能にする必要がないことを認識するであろう。実施形態では、ＰＡだけ又はＰＢだけのいずれかの有効サイズは調整可能にされてもよい。或いは、１セットの制御電圧ｃ０〜ｃｎはＰＭＯＳトランジスタの1つに対して設けられてもよく、これに対して別の１セットの制御電圧ｄ０〜ｄｎは他のＰＭＯＳトランジスタに対して設けられてもよい。そのような実施形態は本開示の範囲内にある。

当業者は図１のＮＭＯＳトランジスタＮＡ及びＮＢの有効幅が出力信号Ｚのパルス幅を調整するために構成できるかもしれないことを認識するであろう。そのような実施形態は本開示の範囲内にある。

図３及び６に示されたもの以外の信号Ａ及びＢから信号Ｚを発生する別の回路を採用する本開示の別の実施形態では、一般の「ターンオンレベル」及び「ターンオフレベル」は次のように図４Ａ及び４Ｂに関して定義されてもよい。ターンオンレベルは出力信号Ｚ（又はＺの反転）が高から低に遷移させるＡ又はＢのいずれかに対する入力レベルである。同様に、ターンオフレベルは出力信号Ｚ（又はＺの反転）が低から高へ遷移させるＡ又はＢのいずれかに対する入力である。従って、一般の「ターンオンタイム」及び「ターンオフタイム」は入力信号Ａ又はＢがターンオンレベル又はターンオフレベルを横切る時間として定義されてもよく、出力信号Ｚを遷移させる。この明細書において及び請求項において、「ターンオンタイム」と「ターンオフタイム」との間の間隔は「重複間隔」として定義されてもよい。本開示の態様によると、信号ＺのデユーティサイクルがＡ及びＢからＺを生成するための所定回路に対するターンオンレベル及びターンオフレベルを変えることによって調整され、それ故に重複間隔を変える。

例えば、図３に示される実施形態では、ターンオンレベルはＰＭＯＳトランジスタＰＡ及びＰＢがターンオンする電圧レベルに対応し、これに対してターンオフレベルはＰＭＯＳトランジスタＰＡ及びＰＢの一方がターンオンする電圧レベルに対応する。図６に示す実施形態では、ターンオンレベルはノードＸが低にされるＡ又はＢに対する電圧レベルに対応し、これに対してターンオフレベルはノードＸが高にされるＡ又はＢに対する電圧レベルに対応する。当業者は図３及び６の回路に対して説明されているものと同じ信号生成機能を行うためにここには記載されていない実施形態を導き出してもよい。ターンオンレベル、ターンオフレベル、ターンオンタイム、ターンオフタイム及び重複期間の指定がそのような実施形態にも適用されてもよいことは考えられる。

図７は通信受信機での発振器のデューティサイクルの較正に対する本技術の可能な適用を示す。特に、図７は中間周波数（ＩＦ）信号７６０を生成するため電圧制御発振信号７００の処理バージョンと受信無線周波数（ＲＦ）信号７５０を合成するためのミキサを含む受信機を示す。この明細書では及び請求項では、用語「中間周波数」は直接変換受信機の場合にゼロ周波数（又は「ベースバンド」）を含む、任意の周波数を示す。

図７では、電圧制御発振器（ＶＣＯ）７００は差分信号７００ａ、７００ｂを分周器７１０に出力する。分周器７１０は周波数を係数、例えば、２又は４によって分周され、信号I_50%, Ib_50%, Q_50%, Qb_50%を生成する。当業者は分周器７１０が明確に記載されたもの以外の任意の係数によって周波数を分周してもよいことを理解するであろう。そのような実施形態は本開示の範囲内あることを意図されている。

それらの指定で注目されるように、４つの信号I_50%, Ib_50%, Q_50%, Qb_50%の各々は公称５０％デユーティサイクルを有する。図８は４つの信号間の関係を示している。図８に示されているように、Ib_50%及びQb_50%はそれぞれI_50%及びQ_50%の反転（１８０位相がずれた）バージョンであり、これに対してI_50%及びQ_50%は互いに直交関係を有する。

図７に戻って、２５％デユーティサイクル回路７２０は４つの信号I_50%, Ib_50%, Q_50%, Qb_50%を入力し、各々が公称２５％デユーティサイクルを持つ４つの対応する信号I_25%, Ib_25%, Q_25%, Qb_25%を生成する。２５％デユーティサイクルを持つＬＯを利用する受信機の更なる詳細及び動機付けはこの開示に先に参照している米国特許出願Ｎｏ．１１・５３１，３１４にて知り得る。

各２５％デューティサイクル信号は一対の５０％デユーティサイクル信号から生成されてもよい。例えば、信号I_50%及びQ_50%は信号I_25%を生成するため図３の回路に信号Ａ及びＢとして入力されてもよい。２５％デューティサイクル回路７２０は４つの２５％デューティサイクル信号を生成するために図３に示される回路の４つの例を提供されてもよい。図８Ａ〜８Ｄは信号I_50%, Q_50%, Ib_50%, Qb_50%が信号I_25%, Q_25%, Ib_25%, Qb_25%を生成するためにどのように合成されてもよいかを示している。当業者は「同相」又は「直交」としての信号のネーミングが開示の任意の特定の実施形態で異なってもよいことを理解するであろう。異なる用語を採用するそのような実施形態は本開示の範囲内にあることを意図し得る。

図３を参照して説明される技術に従って、較正信号750a, 750b, 750c, 750dは信号I_25%, Ib_25%, Q_25%, Qb_25%の各々の公称デューティサイクルを調整するために提供されてもよい。較正信号は２５％の公称値から信号の実際デューティサイクルの任意のずれを補償するために設けられてもよい。

例えば、較正信号７５０ａはI_25%出力信号のデューティサイクルを所望値に設定する複数の電圧ｂ０〜ｂｎで構成されてもよい。これらの電圧ｂ０〜ｂｎは図３に示されるゲート電圧に対応してもよい。

別の実施形態では、２５％デューティサイクル回路７２０は４つの２５％デューティ信号を生成するために図６に示される回路の４つの例を備えてもよい。較正信号７５０ａは図６に示されるように、例えば、複数の電圧ｃ０〜ｃｎにより構成されてもよい。

一実施形態に注目すると、２５％デューティサイクル回路７２０は図３又は６に示される調整可能デューティサイクル回路で構成する必要がない。信号のデューティサイクルの調整を可能にする任意の回路が利用されてもよいことが考えられる。

４つの信号I_25%, Ib_25%, Q_25%, Qb_25%は局部発振器バッファ７３０に格納されてもよい。格納された信号はミキサ７４０に提供されてもよい。このミキサはＩＦ信号７６０を生成するためにＬＯ信号を入力ＲＦ信号７５０と合成する。実施形態では、ミキサ７４０は２つのミキサを含み、その１つは差分ＲＦ信号７５０をI_25% and Ib_25%で構成される差分信号と合成するものであり、もう１つは差分ＲＦ信号７５０をQ_25% and Qb_25%で構成される差分信号と合成するものである。それ故に、２つのＩＦ信号、即ち同窓ＩＦ信号及び直角位相ＩＦ信号が生成されてもよい。

本開示によると、回路によって生成される信号のパルス幅及び／又はデューティサイクルを調整するための技術が説明された。本開示の他の態様は図７に示される２５％デューティサイクル回路によって生成される信号のデューティサイクルを最適に設定するために提供している。これは図９及び１０を参照して図示され、説明されるように、較正セットアップ及び手順を介して達成されてもよい。

図９は図７の通信受信機を示しており、ミキサ７６０のＩＦ出力信号７６０がゼロＩＦベースバンド信号であり、即ち、受信機は直接変換受信機である。ＩＦ信号７６０は更にベースバンドプロセッサ９００に供給される。ＩＦ信号７６０に基づいて、ベースバンドプロセッサ９００は較正信号750a, 750b, 750c, 750dを生成する。実施形態では、較正信号750a, 750b, 750c, 750dはＩＦ信号７６０からベースバンドプロセッサ９００によって測定されるように受信機の二次入力インターセプトポイント（ＩＩＰ）を最適化するように設定されてもよい。他の実施形態では、較正信号はＩＦ信号７６０からベースバンドプロセッサ９００によって測定されるように受信機の測定残差側帯波（ＲＳＢ）を最小にするように設定されてもよい。もう１つの他の実施形態では、較正信号が受信機のＩＩＰ２及びＲＳＢを組み合わせて最適化されるように設定されてもよい。

図１０は図９の２５％デューティサイクル回路に設定するデューティサイクルを調整するためのアルゴリズムの実施形態を示す。図１０では、較正段階１１００は２５％デューティサイクル回路によって生成される信号のデューティサイクル設定のため初期値を選択するステップ１０００で始まる。実施形態では、デューティサイクルの初期値は較正信号750a, 750b, 750c, 750dを設定することによって達成できる最低デューティサイクルに対応してもよい。これら較正信号は図９に示されるように、ベースバンドプロセッサ９００によって選択されてもよい。

ステップ１０１０で、選択デューティサイクルに対応するＩＦ信号７６０のパラメータはベースバンドプロセッサ９００によって測定され、記録されてもよい。実施形態では、関心パラメータはＩＦ信号７６０に存在する二次相互変調結果（ＩＭ２）であってもよい。別の実施形態では、関心パラメータはＩＦ信号７６０に存在する残差測波帯（ＲＳＢ）であってもよい。

ステップ１０２０で、アルゴリズムは最終デューティサイクル設定が達したか否かを決定する。そうでなければ、そのときは、デューティサイクル設定は較正信号750a, 750b, 750c, 750dを適正な値に設定することによってステップ１０３０で次の候補デューティサイクル設定に進んでもよい。その後、アルゴリズムはステップ１０１０に戻る。ここでは、新デューティサイクルに対応する関心パラメータが測定されてもよい。最終デューティサイクル設定がステップ１０２０で達したら、アルゴリズムがステップ１０４０に進む。

このようにして、ステップ１０１０で測定される関心パラメータはデューティサイクル設定の適正な範囲にわたって「スイープ」されてもよい。全範囲がスイープされた後に、関心パラメータの適正値に対応するデューティサイクル設定はステップ１０４０で識別される。実施形態では、ＩＦ信号７６０の最低測定ＩＭ２に対応するデューティサイクル設定又は複数のデューティサイクル設定が識別されてもよい。実施形態では、ＩＦ信号７６０の最低測定ＲＳＢに対応するデューティサイクル設定又は複数のデューティサイクル設定が識別されてもよい。ステップ１０５０では、ステップ１０４０で識別された複数のデューティサイクル設定が選択され、受信機の操作段階１２００中に２５％デューティサイクル回路７２０に供給される。

最適デューティサイクル設定を決定するための特定のアルゴリズムがここに説明されているが、当業者は最適設定を決定するため較正設定をスイープするための他のアルゴリズムが適用されてもよいことは理解されるであろう。例えば、１つのアルゴリズムは２００７年９月２８日に提出され、本出願の譲渡人に譲渡され、“Offset correction for passive mixers,”と名称付けられた米国特許出願番号：11/864,310（その内容は参照によってそっくりそのまま引用される）に開示された較正アルゴリズムを採用してもよい。

ここに開示された較正技術は明確に記載されたもの以外の任意の他のパラメータを最適化するために適用されてもよい。そのような実施形態は本開示の範囲内にあることを意図している。局部発振器に対して２５％デューティサイクルを利用する実施形態が説明されているが、本開示の較正方式及びデューティサイクル調整技術は任意のデューティサイクルを持つ信号を調整するために適用されてもよい。そのような実施形態は当業者には明らかであろうし、本開示の範囲内にあることを意図される。

ここに記載された教示に基づいて、ここに開示された態様は任意の他の態様から独立して行われてもよく、これら形態の２以上は種々方法で組み合わされてもよい。ここで説明された技術はハードウェア、ファームウェア、又はその任意の組合せで実行されてもよい。ハードウェアで実行されれば、本技術はデジタルハードウェア、アナログハードウェア又はその組合せを用いて実現されてもよい。ソフトウェアで実施されれば、本技術は１以上の命令又はコードが記憶されるコンピュータ読み取り可能媒体を含むコンピュータプログラム製品によって少なくとも一部を実行されてもよい。

一例として、限定されないが、そのようなコンピュータ読み取り可能媒体は同期ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）のようなＲＡＭ、リードオンリーメモリ（ＲＯＭ）、不揮発性ランダムアクセスメモリ（ＮＶＲＡＭ）、ＲＯＭ、電子消去可能プログラム可能リードオンリーメモリ（ＥＥＰＲＯＭ）、消去可能プログラム可能リードオンリーメモリ（ＥＰＲＯＭ）、フラッシュメモリ、ＣＤ−ＲＯＭ又は他の光学的ディスク記憶装置、磁気ディスク記憶装置又は他の磁気記憶オス地、若しくは命令の形態で所望のコード又はデータ構造を配送又は記憶し、コンピュータによってアクセスできる任意の他の有形媒体で較正できる。

コンピュータプログラム製品のコンピュータ読み取り可能媒体と関連する命令又はコードはコンピュータによって、例えば、１以上のデジタル信号プロセッサ（ＤＳＰｓ）のような１以上のプロセッサ、汎用マイクロプロセッサ、ＡＳＩＣｓ，ＦＰＧＡｓ，又は他の等価的集積又は離散ロジック回路によって実行されてもよい。

この明細書において及び請求項において、素子は他の素子に「接続」又は「結合」されるとして参照されるときには、それが他の素子に直接に接続又は結合し得ること又は介在素子が存在してもよいことは理解されるであろう。これに反して、素子が他の素子に「直接接続」又は「直接結合」されるとして参照されると、介在素子は存在しない。

複数の態様及び例が説明された。しかしながら、これら例に対する種々変形が可能であり、ここに存在する現地は他の態様にも適用されてもよい。これら及び他の態様は請求項の範囲内にある。
以下に本件出願当初の特許請求の範囲に記載された発明を付記する。
［１］ 調整可能デューティサイクルを有する信号を生成する回路であって、第１デューティサイクルを有する第１信号を発生する第１ステージと、前記第１ステージを供給電圧に結合する複数の設定可能トランジスタと、で構成され、前記複数の設定可能トランジスタの各々は対応する設定可能トランジスタをターンオン又はオフするため設定可能電圧によって制御され、前記第１デューティサイクルは前記設定可能電圧の設定によって調整できる、回路。
［２］ 前記複数の設定可能トランジスタは互いに並列に配置される、［１］の回路。
［３］ 各設定可能電圧は前記対応設定可能トランジスタのゲートに結合される、［２］の回路。
［４］ 前記第１ステージは２入力ＮＡＮＤゲートで構成され、前記ＮＡＮＤゲートは２つの直列ＮＭＯＳトランジスタに結合される２つの並列ＰＭＯＳトランジスタにより構成され、前記第１信号は前記ＮＡＮＤゲートの出力である、［３］の回路。
［５］ 前記複数の設定可能トランジスタはサイズで二値に重み付けられたＰＭＯＳトランジスタである、［４］の回路。
［６］ 前記ＮＡＮＤゲートの前記２入力は５０％デューティサイクルを有する第１入力信号及び５０％デューティサイクルを有する第２入力信号に結合され、前記第１及び第２信号は直角位相差を有する、［４］の回路。
［７］ 前記ＮＡＮＤゲートの前記出力に結合されるインバータと、前記インバータを供給電圧に結合される低電力トランジスタと、を更に含む、［６］の回路。
［８］ 前記複数の設定可能トランジスタは直列に結合され、各設定可能電圧は前記設定可能トランジスタに直列に結合されるスイッチを開放又は閉成することによって対応する設定可能トランジスタをターンオン又はオフする、［１］の回路。
［９］ 前記複数の設定可能トランジスタは互いに並列であり、前記供給電圧は接地電圧である、［１］の回路。
［１０］ 調整可能デューティサイクルを有する信号を発生する回路であって、第１デューティサイクルを有する第１信号を発生する第１ステージを具備し、前記第１ステージは並列に結合される少なくとも１組のトランジスタで構成され、前記１組のトランジスタの各トランジスタは入力電圧又はターンオフ電圧のいずれかから選択できるゲート電圧を有する、回路。
［１１］ 前記第１ステージはＮＡＮＤゲートであり、前記第１ステージは並列に結合される２組のトランジスタで構成され、前記２組のトランジスタの第１組の各トランジスタは第１入力電圧又は固定ターンオフ電圧のいずれかから選択できるゲート電圧を有し、前記２組のトランジスタの第２組の各トランジスタは第２入力電圧又は固定ターンオフ電圧のいずれかから選択できるゲート電圧を有する、［１０］の回路。
［１２］ 前記第１及び第２入力電圧の各々は５０％デューティサイクルを有し、前記第１及び第２入力電圧は更に互いに異なる直角位相差を有する、［１１］の回路。
［１３］ 調整可能デューティサイクルを有する局部発振信号を生成する方法であって、同相分周信号及び直交分周信号を生成するために発振器の出力の周波数を分周すること、第１ターンオンレベルと第２ターンオフレベルによって定義される、前記同相分周信号と前記直交分周信号との第１重複期間を決定して第１局部発振信号を生成すること、前記第１ターンオンレベル又は前記第２ターンオフレベルを調整することによって前記第１局部発振信号の前記デューティサイクルを調整すること、を含む、方法。
［１４］ 反転同相分周信号と反転直交分周信号を生成するために前記発振器の前記出力の前記周波数を分周すること、第２ターンオンレベと第２ターンオフレベルによって定義される、第２局部発振信号を生成するために前記同相分周信号と前記反転直交分周信号との間の第２重複期間を決定すること、前記ターンオンレベル又は前記ターンオフレベルを調整することによって前記第２局部発振信号の前記デューティサイクルを調整すること、を更に［１３］の方法。
［１５］ 第１中間周波数（ＩＦ）信号を生成するために無線周波数（ＲＦ）信号を前記第１及び第２局部発振信号からなる差分局部発振信号と合成すること、前記第１ＩＦ信号の特性を測定すること、前記第１ＩＦ信号の前記測定特性に応答して前記第１又は第２局部発振信号の前記デューティサイクルを調整すること、を更に含む、［１４］の方法。
［１６］ 前記第１ＩＦ信号の前記特性は二次相互変調結果（ＩＭ２）である、［１５］の方法。
［１７］ 前記第１又は第２局部発振信号の前記デューティサイクルを前記第１ＩＦ信号の前記測定特性に応答して調整することは前記測定ＩＭ２を最小化するために前記第１又は第２局部発振信号の前記デューティサイクルを調整することを含む、［１６］の方法。
［１８］ 前記第１ＩＦ信号の前記特性は残差側波帯（ＲＳＢ）である、［１５］の方法。
［１９］ 前記第１又は第２局部発振信号の前記デューティサイクルを前記第１ＩＦ信号の前記測定特性に応答して調整することは前記測定ＲＳＢを最小化するために前記第１又は第２局部発振信号の前記デューティサイクルを調整することを含む、［１６］の方法。
［２０］ 調整可能デューティサイクルを有する局部発振信号を生成する装置であって、同相分周信号及び直交分周信号を生成するために発振器の出力の周波数を分周する手段と、第１ターンオンレベルと第２ターンオフレベルによって定義される、前記同相分周信号と前記直交分周信号との第１重複期間を決定して第１局部発振信号を生成する手段と、前記第１ターンオンレベル又は前記第２ターンオフレベルを調整することによって前記第１局部発振信号の前記デューティサイクルを調整する手段と、を含む、装置。
［２１］ 反転同相分周信号と反転直交分周信号を生成するために前記発振器の前記出力の前記周波数を分周する手段と、第２ターンオンレベと第２ターンオフレベルによって定義される、第２局部発振信号を生成するために前記同相分周信号と前記反転直交分周信号との間の第２重複期間を決定する手段と、前記ターンオンレベル又は前記ターンオフレベルを調整することによって前記第２局部発振信号の前記デューティサイクルを調整する手段と、を更に［２０］の装置。
［２２］ 第１中間周波数（ＩＦ）信号を生成するために無線周波数（ＲＦ）信号を前記第１及び第２局部発振信号からなる差分局部発振信号と合成する手段と、前記第１ＩＦ信号の特性を測定する手段と、前記第１ＩＦ信号の前記測定特性に応答して前記第１又は第２局部発振信号の前記デューティサイクルを調整する手段と、を更に含む、［２１］の装置。
［２３］ 前記第１ＩＦ信号の前記特性は二次相互変調結果（ＩＭ２）である、［２２］の装置。
［２４］ 局部発振（ＬＯ）信号を生成する方法であって、同相（Ｉ）局部発振信号を生成すること、直角位相（Ｑ）局部発振信号を生成すること、前記Ｉ信号が前記Ｑ信号に重なる期間を決定する回路に前記Ｉ信号及び前記Ｑ信号を入力すること、を含み、前記Ｉ及びＱ信号は第１デューティサイクルを有し、前記回路は前記第１デューティサイクル未満の第２デューティサイクルを持つ同相ＬＯ信号を生成する、方法。
［２５］ 前記回路は前記Ｉ信号と前記Ｑ信号にＡＮＤ動作を行うためのＡＮＤ回路により構成される、［２４］の方法。

Claims (24)

1. 調整可能デューティサイクルを有する信号を生成する回路であって、
   第１デューティサイクルを有する第１信号を発生する第１ステージと、
   前記第１ステージを供給電圧に結合する複数の設定可能トランジスタと、
   で構成され、
   前記第１ステージは２入力ＮＡＮＤゲートにより構成され、前記ＮＡＮＤゲートは直列の２つのＮＭＯＳトランジスタに接続される並列の２つのＰＭＯＳトランジスタにより構成され、前記第１信号は前記ＮＡＮＤゲートの出力であり、前記ＮＡＮＤゲートの２つの入力は５０パーセントデューティサイクルを持つ第１入力信号と５０パーセントデューティサイクルを持つ第２入力信号とに接続され、前記第１及び第２信号は直交位相差を有し、
   前記複数の設定可能トランジスタの各々は対応する設定可能トランジスタをターンオン又はオフするため設定可能電圧によって制御され、前記第１デューティサイクルは前記設定可能電圧の設定によって調整でき、前記複数の設定可能トランジスタは互いに並列に配置され、各設定可能電圧は前記対応する設定可能トランジスタのゲートに接続される、回路。
2. 前記複数の設定可能トランジスタはサイズで二値に重み付けられたＰＭＯＳトランジスタである、請求項１の回路。
3. 前記ＮＡＮＤゲートの前記出力に結合されるインバータと、
   前記インバータを供給電圧に結合される低電力トランジスタと、
   を更に含む、請求項１の回路。
4. 前記複数の設定可能トランジスタは直列に結合され、各設定可能電圧は前記設定可能トランジスタに直列に結合されるスイッチを開放又は閉成することによって対応する設定可能トランジスタをターンオン又はオフする、請求項１の回路。
5. 前記複数の設定可能トランジスタは互いに並列であり、前記供給電圧は接地電圧である、請求項１の回路。
6. 調整可能なデューティサイクルを有する出力信号を生成する回路であって、
   基準入力信号のほぼ５０％のデューティサイクルを有する第１の入力信号を受信する第１の信号入力リードと、
   前記基準入力信号のほぼ５０％のデューティサイクルを有する第２の入力信号を受信する第２の信号入力リードと、
   前記出力信号を出力する信号出力リードと、
   制御信号を受信するために利用できる複数の制御信号入力リードと、を具備し、
   前記第２の入力信号及び前記第１の入力信号は同じ周波数を有し、前記第２の入力信号は前記第１の入力信号に対してほぼ９０°位相外れており、前記出力信号のデューティサイクルは基準入力信号のほぼ２５％であり、前記複数の制御信号の各々は可変抵抗ブロックの抵抗値を調整するために使用でき、前記可変抵抗の前記抵抗値が前記出力信号のデューティサイクルを調整するために使用される、回路。
7. 前記出力信号を前記信号出力リードに出力する第１のステージを含み、前記第１入力リード及び前記第２の入力リードは第１のステージの入力リードであり、前記出力リードは前記第１のステージの出力リードであり、
   前記可変抵抗ブロックは前記第１のステージを供給電圧に接続し、前記出力信号の前記デューティサイクルは前記可変抵抗ブロック全体の電圧によって調整され、前記制御信号入力リードの前記制御信号は前記可変抵抗ブロック全体の抵抗値を選択的に変える、請求項６の回路。
8. 前記可変抵抗ブロックが平行に配置される複数の設定可能トランジスタにより構成される、請求項７の回路。
9. 前記制御信号の各々は、前記設定可能トランジスタを選択的にオン又はオフにするために各対応する設定可能トランジスタのゲートに接続される、請求項８の回路。
10. 前記第１のステージは２入力ＮＡＮＤゲート及びインバータにより構成され、前記ＮＡＮＤゲートは直列の２つのＮＭＯＳトランジスタに接続される並列の２つのＰＭＯＳトランジスタにより構成され、前記出力信号は前記インバータによって出力される信号である、請求項９の回路。
11. 前記複数の設定可能ＰＭＯＳトランジスタはサイズで二値に重み付されるＰＭＯＳトランジスタである、請求項１０の回路。
12. 前記第１の入力信号が前記ＮＡＮＤゲートの前記２つの入力の第１で受信され、前記第２の入力信号が前記ＮＡＮＤゲートの前記２つの入力の第２で受信され、前記第１及び第２の入力信号は直角位相差を有する、請求項１０の回路。
13. 可変抵抗ブロックは直列に接続される複数の抵抗器で構成され、各抵抗器は並列に接続されたスイッチに接続され、
    各スイッチは可変抵抗を生成するため対応する制御信号に応答して前記複数の抵抗器の対応する１つを介して電流を流すように構成される、請求項７の回路。
14. 各スイッチは、ＭＯＳスイッチである、請求項１３の回路。
15. 各スイッチは、ＭＯＳ抵抗器である、請求項１３の回路。
16. 前記可変抵抗ブロックは並列に接続される複数の抵抗器で構成され、各抵抗器は直列に接続されたスイッチに接続され、
    各スイッチは対応する制御信号に応答して前記可変抵抗を生成するために閉成されると前記抵抗器を介して電流を流すように構成される、請求項７の回路。
17. 各スイッチは、ＭＯＳスイッチである、請求項１６の回路。
18. 各スイッチは、ＭＯＳ抵抗器である、請求項１６の回路。
19. 前記回路の前記第１の信号入力リードである第１の入力リード、前記回路の前記第２信号入力リードである第２の入力リード及び出力リードを有するＮＡＮＤゲートと、
    前記ＮＡＮＤゲートの出力リードに接続される入力リードと前記回路の前記信号出力リードである出力リードを有するインバータと、
    前記インバータを供給電圧に接続するパワーダウントランジスタと、
    を更に具備し、
    前記可変抵抗ブロックは前記ＮＡＮＤゲートを供給電圧に接続され、前記出力信号のデューティサイクルは前記可変抵抗ブロック全体の電圧によって調整可能であり、前記回路の前記制御信号入力リードに存在する前記制御信号は、選択的に前記可変抵抗ブロック全体の抵抗を変える、請求項６の回路。
20. 前記信号出力リード上へ前記出力信号を出力する第１のステージを備え、
    前記第１のステージは、並列に接続される少なくとも１組のトランジスタで構成され、前記１組のトランジスタの各トランジスタは入力信号又はターンオフ電圧のいずれかから選択可能なゲート電圧を有する、請求項６の回路。
21. 前記第１のステージはＮＡＮＤゲートにより構成され、
    前記ＮＡＮＤゲートは並列に接続される２組のトランジスタにより構成され、
    前記２組のトランジスタの第１組の各トランジスタは前記第１の入力信号又は固定ターンオフ電圧から選択可能なゲート電圧を有し、
    前記２組のトランジスタの第２組の各トランジスタは前記第２の入力信号又は固定ターンオフ電圧から選択可能なゲート電圧を有する、請求項２０の回路。
22. 並列に接続される２組のトランジスタにより構成されるＮＡＮＤゲートと、
    入力リード及び出力リードを有するインバータと、を備え、
    前記２組のトランジスタの第１組の各トランジスタは前記第１の入力信号又は固定ターンオフ電圧から選択可能な１つを受信するように接続可能なゲートを有し、
    前記第１組の前記トランジスタの少なくとも１つのゲートが前記第１の入力信号又は固定ターンオフ電圧を受信するために接続されるかどうかが前記回路の前記制御信号入力リードに存在する前記制御信号によって決定され、
    前記インバータの前記入力リードは、前記ＮＡＮＤゲートの出力リードに接続され、
    前記インバータの前記出力リードは、前記回路の前記信号出力リードである、請求項６の回路。
23. ＮＡＮＤゲート及び複数の設定可能なトランジスタを含み、
    前記ＮＡＮＤゲートは、前記ＮＡＮＤゲートの第１の供給電圧ノードと並列に接続される２つのＰＭＯＳトランジスタを含み、
    前記複数の設定可能トランジスタの前記トランジスタは、前記第１の供給電圧ノードと第２の供給電圧ノードとの間に並列に配置され、
    前記制御信号は、前記設定可能なトランジスタの少なくとも１つのゲートに供給される、請求項６の回路。
24. ２組の並列に接続されたＰＭＯＳトランジスタにより構成されるＮＡＮＤゲートを備え、
    前記２組のＰＭＯＳトランジスタの第１の組の各ＰＭＯＳトランジスタは前記第１の入力信号又は固定ターンオフ電圧の選択可能な一つに接続可能であるゲートを有し、
    前記第１の入力信号又は前記固定ターンオフ電圧のいずれが前記第１の組の前記ＰＭＯＳトランジスタの１つのゲートに供給されるかが、前記制御信号入力リードで受信される前記制御信号によって決定される、請求項６の回路。

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