KR20090085594A - ＧａＮ 계 ＬＥＤ 칩을 사용하여 이루어지는 발광 장치 - Google Patents

ＧａＮ 계 ＬＥＤ 칩을 사용하여 이루어지는 발광 장치 Download PDF

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light
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다카히데 조이치
히로아키 오카가와
신 히라오카
도시히코 시마
히로카즈 다니구치
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미쓰비시 가가꾸 가부시키가이샤
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Abstract

하기 (a) 의 GaN 계 LED 칩 (100) 을 플립 칩 실장하여 발광 장치를 구성한다 : (a) 그 GaN 계 LED 칩 (100) 은, 투광성 기판 (101) 과, 투광성 기판 (101) 상에 형성된 GaN 계 반도체층 (L) 을 가지며, GaN 계 반도체층 (L) 은, 투광성 기판 (101) 측으로부터 n 형층 (102) 과, 발광층 (103) 과, p 형층 (104) 을 이 순서로 포함하는 적층 구조를 갖고 있다. p 형층 (104) 상에는, 산화물 반도체로 이루어지는 투광성 전극 (E101a) 과, 투광성 전극과 전기적으로 접속된 정의 접점 전극 (E101b) 으로 이루어지는 정전극 (E101) 이 형성되어 있고, 정의 접점 전극 (E101b) 의 면적은, p 형층 (104) 의 상면 면적의 2 분의 1 미만이다.
발광 장치, 투광성 기판, 반도체층

Description

ＧａＮ 계 ＬＥＤ 칩을 사용하여 이루어지는 발광 장치{LIGHT EMITTING DEVICE USING GaN LED CHIP}
본 발명은, 주로 투광성 기판 상에 GaN 계 반도체로 이루어지는 발광 소자 구조를 형성한 GaN 계 LED 칩을 플립 칩 실장한 발광 장치에 관한 것이다.
GaN 계 반도체는, 화학식 AlaInbGa1-a-bN (0≤a≤1, 0≤b≤1, 0≤a+b≤1) 로 나타내는 화합물 반도체이고, 3 족 질화물 반도체, 질화물계 반도체 등이라고도 불린다. 상기 화학식에 있어서, 3 족 원소의 일부를 B (붕소), Tl (탈륨) 등으로 치환한 것, 또 N (질소) 의 일부를 P (인), As (비소), Sb (안티몬), Bi (비스무트) 등으로 치환한 것도 GaN 계 반도체에 포함된다. pn 접합 구조, 더블 헤테로 구조, 양자 우물 구조 등의 발광 소자 구조를 GaN 계 반도체로 구성한 GaN 계 LED 는, 녹색∼근자외 광을 발생하는 것이 가능하여, 지금까지 신호기나 디스플레이 장치 등의 용도로 실용화되어 있다.
투광성 기판 상에 발광 소자 구조를 구비한 GaN 계 반도체층을 형성하여 이루어지는 GaN 계 LED 칩은, SMD (표면 실장) 형 LED 패키지에 있어서의 기판이나, 리드 프레임 등의 기체 (基體) 상에 직접 또는 서브 마운트를 개재하여 GaN 계 반 도체층측의 면을 그 기체를 향하여 고정시킬 수 있다. 환언하면, 기체 상에 LED 칩의 투광성 기판측의 면을 상방을 향하여 고정시킬 수 있다. 이와 같은 칩 본딩 형식은 플립 칩 실장으로 불린다. 플립 칩 실장은, 페이스다운 실장, 업사이드다운 실장, 정션다운 실장 등으로 불리는 경우도 있다. 종래의 플립 칩 실장용 GaN 계 LED 칩은, GaN 계 반도체층 내부에서 발생하는 광을 투광성 기판측에 반사시키기 위해, GaN 계 반도체층 등의 표면에 전극을 겸용하는 금속제 반사막을 갖고 있고, 실장시의 발광 출력을 향상시키기 위해서는, Ag (은), Al (알루미늄), Rh (로듐) 등의 광 반사율이 높은 금속을 소재로 하여 이 반사막을 형성하는 것이 바람직한 것으로 생각되고 있었다 (특허 문헌 1, 특허 문헌 2).
특허 문헌 1 : 일본 공개특허공보 2000-183400호
특허 문헌 2 : 일본 공개특허공보 2004-179347호
특허 문헌 3 : 일본 공개특허공보 2002-280611호
특허 문헌 4 : 일본 공개특허공보 2003-318441호
발명의 개시
발명이 해결하고자 하는 과제
그러나, 본 발명자들이 검토한 결과, 플립 칩 실장하는 GaN 계 LED 칩의 반사 구조를 금속제 반사막을 주체로 하여 구성한 것에서는, 발광 장치의 출력 향상에 한계가 있다는 것을 알았다. 특히, GaN 계 반도체층의 표면에 직접 형성된 금속제 반사막을 주체로 하는 반사 구조를 구비한 GaN 계 LED 칩을 여기 광원으로 하여, 형광체를 발광시키는 백색 발광 장치를 구성했을 때, 조명 용도로서 충분한 출력을 갖는 것을 얻기는 곤란했다.
본 발명은, 상기 종래 기술의 문제점을 감안하여 이루어진 것으로, 그 목적으로 하는 것은, 주로 GaN 계 LED 칩을 플립 칩 실장한 발광 장치의 출력을 개선하여, 조명용 백색 발광 장치의 여기 광원으로서 바람직하게 이용할 수 있는, 발광 출력이 우수한 발광 장치를 제공하는 것에 있다.
과제를 해결하기 위한 수단
본 발명자들은, 플립 칩 실장하여 사용하는 GaN 계 LED 칩의 반사 구조를, 금속제 반사막을 주체로 하여 구성한다는 발상에서 벗어남으로써 본 발명을 완성시키기에 이르렀다.
즉, 본 발명의 일 실시형태에 의하면, 상기 과제를 해결하기 위해, 다음의 (a) 의 GaN 계 LED 칩을 플립 칩 실장한 발광 장치가 제공된다 :
(a) 투광성 기판과, 그 투광성 기판 상에 형성된 GaN 계 반도체층을 가지며, 상기 GaN 계 반도체층은, 상기 투광성 기판측으로부터 n 형층과, 발광층과, p 형층을 이 순서로 포함하는 적층 구조를 구비하고, 상기 p 형층 상에는, 산화물 반도체로 이루어지는 투광성 전극과, 그 투광성 전극과 전기적으로 접속된 정 (正) 의 접점 전극으로 이루어지는 정전극 (正電極) 이 형성되어 있고, 그 정의 접점 전극의 면적이 그 p 형층의 상면 면적의 2 분의 1 미만인 GaN 계 LED 칩.
이 발광 장치의 바람직한 양태에서는, 그 정의 접점 전극의 면적은 그 p 형층의 상면 면적의 3 분의 1 미만이다.
이 발광 장치의 보다 바람직한 양태에서는, 그 정의 접점 전극의 면적은 그 p 형층의 상면 면적의 4 분의 1 미만이다.
이 발광 장치에 있어서, 플립 칩 실장한 GaN 계 LED 칩은 수지 봉지해도 된다.
이 발광 장치에 있어서, 상기 투광성 전극의 표면은 연마에 의해 평탄화되어 있어도 된다.
발명의 효과
본 발명에 의해 제공되는 상기 발광 장치가 발광 출력이 우수한 이유를 설명한다.
이 발광 장치의 주요한 특징은, 투광성 물질 사이의 굴절률차에 의해 발생하는 반사를 적극적으로 이용한 GaN 계 LED 칩을 플립 칩 실장하고 있는 점에 있다. 플립 칩 실장하는 것을 목적으로 한 LED 칩에 있어서, 이와 같은 굴절률차에 의한 반사를 중시하는 발상은 종래에는 없었던 것이다. 이 반사에 관여하는 투광성 물질은, GaN 계 반도체층, 산화물 반도체로 이루어지는 투광성 전극, 및 LED 칩의 주위를 둘러싸는 매체인 투광성 봉지재 또는 기체 (기밀 봉지의 경우) 이다.
일 실시형태에서는, 투광성 절연 보호막도 이 반사에 관여하게 된다. 투광성 기판 상에, n 형층, 발광층, p 형층을 이 순서로 적층함으로써 형성한 GaN 계 반도체층을 갖는 GaN 계 LED 칩의 GaN 계 반도체층측의 면에는, 금속막으로서 적어도 정의 접점 전극 (본딩 패드) 을 형성할 필요가 있는데, 상기 발광 장치를 구성하는 상기 (a) 의 GaN 계 LED 칩에서는, 이 정의 접점 전극의 면적을 지나치게 크게 하지 않도록 하고 있다. 발광층에서 발생하는 광은, LED 칩 밖으로 나올 때까지 칩 내부에서 반복 반사를 받는 것이 알려져 있고, 따라서, 1 회의 반사에 수반되는 손실의 약간의 차이가 칩 밖으로 나오는 광의 출력에 크게 영향을 미친다. 투광성 물질 사이의 굴절률차에 의한 반사에 수반되는 손실은, 금속 표면에서의 반사에 수반되는 손실보다 작고, 그 때문에, 상기 발광 장치는 발광 출력이 우수한 것이 된다.
본 발명의 발광 장치는 발광 출력이 우수하므로, 조명 용도를 비롯한 고출력이 요구되는 용도에 있어서 바람직하게 사용할 수 있다.
도 1 은, 본 발명의 실시형태에 관련된 발광 장치의 구조를 나타내는 단면도이다.
도 2 는, 도 1 에 나타내는 발광 장치에 포함되는 GaN 계 LED 칩의 구조를 나타내는 도면이다. 도 2 의 (a) 는 상면도, 도 2 의 (b) 는 도 2 의 (a) 의 X1-Y1 선의 위치에 있어서의 단면도이다.
도 3 은, 본 발명의 실시형태에 관련된 발광 장치의 구조를 나타내는 단면도이다.
도 4 는, 도 3 에 나타내는 발광 장치에 포함되는 GaN 계 LED 칩의 구조를 나타내는 도면이고, 도 4 의 (a) 는 상면도, 도 4 의 (b) 는 도 4 의 (a) 의 X2-Y2 선의 위치에 있어서의 단면도이다.
도 5 는, 본 발명의 실시형태에 관련된 GaN 계 LED 칩에 있어서, GaN 계 반 도체층 내로의 광의 구속이 약해지는 메커니즘을 설명하기 위한 도면이다.
도 6 은, 본 발명의 실시형태에 관련된 발광 장치에 사용되는 GaN 계 LED 칩의 단면도이다. 도 6 의 (a) 는, 수평형 소자 구조를 갖는 GaN 계 LED 칩의 예를, 도 6 의 (b) 는 수직형 소자 구조를 갖는 GaN 계 LED 칩의 예를 각각 나타내고 있다.
도 7 은, 본 발명의 실시형태에 관련된 발광 장치에 사용되는 GaN 계 LED 칩의 상면도이다.
도 8 은, 본 발명의 실시형태에 관련된 발광 장치에 사용되는 GaN 계 LED 칩의 상면도이다.
도 9 는, 실험예 1 에서 사용한 서브 마운트의 구조를 나타내는 도면이고, 도 9 의 (a) 는 상면도, 도 9 의 (b) 는 도 9 의 (a) 의 P-Q 선의 위치에 있어서의 단면도이다.
도 10 은, 실험예 1 에 있어서의 실장 완료 후의 서브 마운트와, 그 위에 실장된 GaN 계 LED 칩의 단면을 나타내는 도면이다.
도 11 은, 실험예 1 에서 얻어진, GaN 계 LED 칩 샘플에 있어서의, p 형층의 상면 면적에 대한 정의 접점 전극의 면적의 비율과 출력의 관계를 나타내는 도면이다.
도 12 는, 실험예 2 에서 얻어진, GaN 계 LED 칩 샘플에 있어서의, p 형층의 상면 면적에 대한 정의 접점 전극의 면적의 비율과 출력의 관계를 나타내는 도면이다.
도 13 은, 실험예 3 에서 얻어진, GaN 계 LED 칩 샘플에 있어서의, p 형층의 상면 면적에 대한 정의 접점 전극의 면적의 비율과 출력의 관계를 나타내는 도면이다.
* 도면의 주요 부분에 대한 부호의 설명*
1, 2 : 발광 장치
100, 200, 300, 400, 500, 600 : GaN 계 LED 칩
101, 201, 301, 401 : 투광성 기판
102, 202, 302, 402, 502, 602 : n 형층
103, 203, 303, 403 : 발광층
104, 204, 304, 404, 504, 604 : p 형층
L : GaN 계 반도체층
E101, E201, E301, E401, E501, E601 : 정전극
E101a, E201a, E301a, E401a, E501a, E601a : 투광성 전극
E101b, E201b, E301b, E401b, E501b, E601b : 정의 접점 전극
E102, E202, E302, E402, E502, E602 : 부전극 (負電極)
발명을 실시하기 위한 최선의 형태
(실시형태 1)
도 1 은 본 발명의 일 실시형태에 관련된 발광 장치의 단면도이다. 이 도면에 나타내는 발광 장치 (1) 는, SMD (표면 실장) 형 LED 패키지의 양태로 되어 있고, 상기 (a) 의 GaN 계 LED 칩 (100) 은, 세라믹, 수지 등으로 형성되는 기판 (111) 상에 플립 칩 실장되어 있다. GaN 계 LED 칩 (100) 의 고정은, 기판 (111) 에 형성된 전극 (112 및 113) 에, LED 칩 (100) 의 동일면측에 형성된 정부 (正負) 의 전극의 각각을 접착함으로써 실시되고 있다. 접착제 (도시 생략) 에는 도전성을 갖는 것이 사용되고, 예를 들어 Au-Sn 땜납 등의 땜납이나, 은 페이스트 등의 도전성 페이스트이다. 114 는 리플렉터로서, 이 예에서는 기판 (111) 과 별개의 부재로 되어 있지만, 기판과 일체적으로 형성할 수도 있다. 기판 (111) 과 리플렉터 (114) 로 구성되는 캐비티 (컵형상 부분) 에는, 에폭시 수지, 실리콘 수지 등의 투광성 봉지재 (120) 가 봉입되어 있다. 백색 발광 장치로 하는 경우에는 투광성 봉지재 (120) 중에 형광체가 분산된다. 캐비티 내에 수지 등을 봉입하지 않고, 유리 등으로 이루어지는 투광성 덮개를 함으로써 기밀 봉지하는 것도 가능하다.
발광 장치 (1) 에 포함되는 GaN 계 LED 칩 (100) 의 구조를 도 2 에 나타낸다. 도 2 의 (a) 는 상면도이고, 도 2 의 (b) 는 도 2 의 (a) 의 X1-Y1 선의 위치에 있어서의 단면도이다. GaN 계 LED 칩 (100) 은, 투광성 기판 (101) 상에 GaN 계 반도체층 (L) 이 적층된 구조를 갖고 있다. GaN 계 반도체층 (L) 은, 투광성 기판 (101) 측으로부터 순서대로 n 형층 (102) 과, 발광층 (103) 과, p 형층 (104) 을 포함하는 적층 구조를 갖고 있다.
투광성 기판 (101) 에는, 사파이어, 스피넬, 탄화규소, 산화아연, 산화마그 네슘, GaN, AlGaN, AlN, NGO(NdGaO3), LGO(LiGaO2), LAO(LaAlO3) 등으로 이루어지는 단결정 기판이 바람직하게 사용된다. 본 실시형태에서는, 투광성 기판 (101) 과 GaN 계 반도체층 (L) 사이에 굴곡된 계면이 형성되도록, 투광성 기판 (101) 의 표면이 가공되어 요철면으로 되어 있다. 투광성 기판 (101) 과 GaN 계 반도체층 (L) 사이에 굴곡된 계면이 존재하면, 투광성 기판 (101) 의 굴절률이 GaN 계 반도체층 (L) 의 굴절률보다 낮은 경우에도, 그 계면의 광 산란 작용에 의해 발광층 (103) 에서 발생하는 광의 GaN 계 반도체층 (L) 내로의 구속이 약해진다. 이 구속이 약할수록, 발광층 (103) 에서 발생하는 광이 GaN 계 반도체층 (L) 의 밖으로 나올 때까지 받는 내부 반사 횟수가 적어지고, 나아가서는 이 광을 강하게 흡수하는 발광층 (103) 을 통과하는 빈도도 낮아지므로, LED 칩 외부로 나오는 광의 출력이 커진다.
투광성 기판 (101) 표면의 요철의 패턴은 임의인데, 바람직하게는 GaN 계 반도체 결정이 요철면 상에 균일하게 성장하도록 주기성을 갖는 패턴으로 한다. 주기적 패턴으로는, 예를 들어 스트라이프 형상의 오목부 (홈) 와 스트라이프 형상의 볼록부 (리지; ridge) 가 교대로 늘어선 패턴이나, 저면 형상이 원형 또는 정다각형상인 도트 형상의 오목부 (움푹 들어간 곳) 또는 상면 형상이 원형 또는 정다각형상인 도트 형상의 볼록부 (돌기) 가 규칙적으로 배치된 패턴을 들 수 있다. 요철의 형성은, 투광성 기판 (101) 의 표면에 개구부를 패터닝한 에칭 마스크를 형성하고, 그 위로부터 에칭을 실시하여 그 개구부의 위치에 오목부를 형성함으로 써 실시할 수 있다. 볼록부의 최상부로부터 본 오목부의 깊이는, 예를 들어 0.2㎛∼5㎛ 로 할 수 있다. 이 깊이는 0.5㎛∼3㎛ 로 하는 것이 바람직하고, 1㎛∼2㎛ 로 하는 것이 보다 바람직하다. 오목부 및 볼록부를 스트라이프 형상으로 하는 경우의 스트라이프 폭이나, 도트 형상으로 하는 경우의 도트의 폭 (폭이 최대가 되는 부분에 있어서의 폭) 은, 예를 들어 0.2㎛∼10㎛ 로 할 수 있다. 이 폭은 0.5㎛∼5㎛ 로 하는 것이 바람직하고, 1㎛∼3㎛ 로 하는 것이 보다 바람직하다. 요철의 패턴, 단면 형상, 사이즈 등에 대해서는 특허 문헌 3 이나 특허 문헌 4 를 참조할 수도 있다.
GaN 계 반도체층 (L) 은, MOVPE 법 (유기 금속 화합물 기상 성장법), 분자 빔 에피택시법 (MBE 법), 하이드라이드 기상 성장법 (HVPE 법) 등의 기상 에피택셜 성장법을 이용하여 투광성 기판 (101) 상에 형성된다. 투광성 기판 (101) 이 GaN 계 반도체와 격자 정합되지 않는 재료로 이루어지는 경우에는, 투광성 기판 (101) 과 GaN 계 반도체층 (L) 사이에 버퍼층 (도시 생략) 이 개재된다. 바람직한 버퍼층은 GaN, AlGaN 등으로 형성되는 저온 버퍼층이다.
n 형층 (102) 에는, n 형 불순물로서 Si (규소), Ge (게르마늄), Se (셀렌), Te (텔루르), C (탄소) 등이 도프된다. n 형층 (102) 중에서도, 부전극 (E102) 이 접하게 되는 부분에는, 캐리어 농도가 높아지도록 n 형 불순물을 특히 고농도로 도프하는 것이 바람직하다. 또, 투광성 기판 (101) 과 직접 또는 버퍼층을 개재하여 접하는 부분은, n 형 불순물 농도를 낮게 하거나, 또는 언도프로 하는 것이 그 위에 성장되는 GaN 계 반도체층의 결정성을 높게 하는 데에 있어서 바람직하다. 투광성 기판 (101) 의 표면을 요철면으로 하는 경우, 그 요철면의 오목부를 메우도록 GaN 계 반도체 결정을 성장시키는 방법에 대해서는 특허 문헌 3 등을 참조할 수 있다.
발광층 (103) 에 대한 불순물의 도핑은 임의로 실시할 수 있다. p 형층 (104) 에는, p 형 불순물로서 Mg (마그네슘), Zn (아연) 등이 도프된다. 도프된 p 형 불순물을 활성화시키기 위한 어닐링 처리나 전자선 조사 처리는, p 형층 (104) 의 형성 후, 필요에 따라 실시할 수 있다. p 형층 (104) 중에서도, 투광성 전극 (E101a) 과 접하게 되는 부분에는, p 형 불순물을 5×1019㎝-3 이상의 고농도로 도프하는 것이 바람직하다.
GaN 계 반도체층 (L) 을 구성하는 각 층은, GaN, AlGaN, InGaN, AlInGaN 등, 임의의 결정 조성을 갖는 GaN 계 반도체로 형성할 수 있고, 또 각각의 층을, 결정 조성이나 불순물 농도가 상이한 층을 적층한 다층 구조로 할 수 있다. 발광 효율을 향상시키기 위해서는, 발광층 (103) 이, 발광층 (103) 보다 큰 밴드 갭을 갖는 클래드층에 끼인 더블 헤테로 구조가 구성되도록 하는 것이 바람직하고, 또 발광층 (103) 을 양자 우물 구조 (단일 양자 우물 구조 또는 다중 양자 우물 구조) 로 하는 것이 바람직하다. GaN 계 반도체층 (L) 은, n 형층 (102), 발광층 (103), p 형층 (104) 외에 추가적인 층을 갖고 있어도 된다.
p 형층 (104) 을 형성한 후, p 형층 (104) 과 발광층 (103) 의 일부를 에칭 제거함으로써 노출되는 n 형층 (102) 의 표면에, 오믹 전극과 접점 전극 (본딩 패 드) 을 겸용하는 부전극 (E102) 이 형성된다. 부전극 (E102) 은, 적어도 n 형층 (104) 에 접하는 부분이, n 형 GaN 계 반도체와 오믹 접촉하는 재료로 형성된다. 그러한 재료는 공지되어 있고, 예를 들어 Al (알루미늄), Ti (티탄), W (텅스텐), Ni (니켈), Cr (크롬) 또는 V (바나듐) 의 단체 또는 이들에서 선택되는 1 종 이상의 금속을 함유하는 합금을 들 수 있다. ITO (인듐 주석 산화물), 산화인듐, 산화주석, IZO (인듐 아연 산화물), AZO (알루미늄 아연 산화물), 산화아연 등의 도전성 산화물도, n 형 GaN 계 반도체와 양호한 오믹 접촉을 형성하는 것이 알려져 있다. 부전극 (E102) 의 표층 부분은 금속 재료로 형성한다. 부전극 (E102) 과 전극 (113) 의 접착에 땜납을 사용하는 경우에는, 부전극 (E102) 의 표면층을, 사용하는 땜납의 종류에 맞춰 Au (금), Sn (주석), 그 밖에 땜납에 의해 젖기 쉬운 금속 재료로 형성하는 것이 바람직하다.
본 실시형태에서는, 부전극 형성면을 노출시키기 위한 에칭시에 웨이퍼 상에서 인접하는 소자간의 영역, 즉, 후공정에서 웨이퍼를 절단하여 칩으로 할 때 다이싱 라인 또는 스크라이브 라인이 통과하는 영역으로부터도, p 형층 (104) 과 발광층 (103) 을 제거하여 그 영역에 n 형층 (102) 을 노출시키고 있다. 이와 같이 하면, 웨이퍼 절단시에 발광부에 전해지는 진동이나 충격을 작게 할 수 있다.
p 형층 (104) 상에는 정전극 (E101) 이 형성되어 있다. 정전극 (E101) 은, 산화물 반도체로 이루어지는 투광성 전극 (E101a) 과, 그 투광성 전극 (E101a) 과 전기적으로 접속되도록, 그 위에 겹쳐 형성된 정의 접점 전극 (E101b) 으로 구성되어 있다. 본 실시형태에서는, 정의 접점 전극 (E101b) 의 전체를 투광성 전극 (E101a) 상에 겹쳐 형성하고 있는데, 필수가 아니며, 정의 접점 전극의 일부분만이 투광성 전극 상에 겹쳐지도록 해도 된다.
투광성 전극 (E101a) 에 사용할 수 있는 산화물 반도체로는, ITO (인듐 주석 산화물), 산화인듐, 산화주석, IZO (인듐 아연 산화물), AZO (알루미늄 아연 산화물), 산화아연, FTO (불소 도프 산화주석) 등이 예시된다. 투광성 전극 (E101a) 은 상이한 산화물 반도체막을 적층한 다층 구조로 할 수도 있다. 투광성 전극 (E101a) 의 형성 방법에 한정은 없고, 스퍼터법, 반응성 스퍼터법, 진공 증착법, 이온 빔 어시스트 증착법, 이온 플레이팅법, 레이저 어블레이션법, CVD 법, 스프레이법, 스핀 코트법, 딥법 등, 산화물 반도체의 종류에 따라 종래 공지된 방법을 적당히 사용할 수 있다. 산화물 반도체로 형성되는 투광성 전극 (E101a) 의 패터닝은 리프트 오프법에 의해 실시할 수 있다. 다른 방법으로서 부전극 형성을 위한 에칭을 실시하기 전의 p 형층 (104) 상의 전체면에 산화물 반도체막을 성막한 후, 불요 부분을 에칭 (습식 또는 건식) 에 의해 제거하는 패터닝법을 들 수 있다.
투광성 전극 (E101a) 은, 표면의 평탄성을 가능한 한 높게 하는 것이 바람직하다. 예를 들어, ITO 의 박막은 다결정질이 되기 쉽고, 통상적인 방법으로 성막한 ITO 박막의 표면에는 30㎚∼50㎚ 정도의 미세한 요철이 존재한다. 투광성 전극 (E101a) 의 표면에 이 정도의 요철이 존재하면, 발광층 (103) 에서 발생하는 광이 투광성 전극 (E101a) 의 표면으로부터 칩 밖으로 탈출하기 쉬워지고, 투광성 전극 (E101a) 과 투광성 봉지재 (120) (기밀 봉지의 경우에는 기체) 의 계면에서 반사되어 투광성 기판 (101) 측을 향하는 광의 양이 감소되기 때문에, 발광 장치 (1) 의 출력이 낮아진다. 그래서, 바람직하게는 투광성 전극 (E101a) 을, 애즈 그로운 상태 (as-grown state) 로 평탄한 표면이 얻어지는 비정질 산화물 반도체로 형성한다. 산화물 반도체를 비정질로 하기 위해서는, 성막 온도를 저온으로 하면 되고, ITO 의 경우이면 실온 이하로 하면 된다. 비정질 상태가 안정적이고, 실온에서 350℃ 까지라는 폭넓은 성막 온도 범위에 걸쳐 비정 성막이 가능한 산화물 반도체로서 IZO 가 알려져 있다. IZO 를 이용하면, 표면의 평탄도가 높은 비정질막으로 이루어지는 투광성 전극을 용이하게 형성할 수 있다. 투광성 전극 (E101a) 의 표면 평탄도를 높게 하는 다른 방법으로서, 산화물 반도체막을 형성 후, 막 표면을 연마 (폴리싱) 하는 방법도 있다. 이 방법은, ITO 와 같은 다결정질이 되기 쉬운 산화물 반도체를 사용하는 경우에 바람직하다. 이 방법을 사용하는 경우에는, p 형층 (104) 의 상면 전체면에 산화물 반도체막을 형성하고, 그 표면의 연마를 실시한 후, 에칭에 의해 소정의 전극 형상에 대한 패터닝을 실시한다. 투광성 전극 (E101a) 의 표면 평탄도는, 그 표면 조도를 촉침식 표면 형상 측정 장치로 측정했을 때, 산술 평균 조도 (Ra), 최대 높이 (Rmax), 10 점 평균 높이 (Rz) 등의 어느 조도 지표를 이용해도, 요철이 20㎚ 미만이 되도록 하는 것이 바람직하고, 10㎚ 미만이 되도록 하는 것이 보다 바람직하다. 투광성 전극 (E101a) 의 표면 평탄성을 높게 함으로써, 그 위에 형성되는 정의 접점 전극 (E101b) 의 이면 (투광성 전극 (E101a) 의 표면에 접하는 면) 이 매끄러워지는 것은 자명한데, 그에 의해, 이 정의 접점 전극의 이면의 광 반사성이 향상된다는 효 과가 얻어진다. 이 효과 또한, 발광 장치 (1) 의 고출력화에 기여한다.
투광성 전극 (E101a) 이 p 형층 (104) 상의 거의 전체면에 형성되는 것에 대해, 정의 접점 전극 (E101b) 은, p 형층 (104) 상에 차지하는 면적이 지나치게 커지지 않도록 형성된다. 정의 접점 전극 (E101b) 의 면적은, p 형층 (104) 의 상면 면적의 2 분의 1 미만으로 하는 것이 바람직하고, 3 분의 1 미만으로 하는 것이 보다 바람직하고, 4 분의 1 미만으로 하는 것이 특히 바람직하다. 가장 바람직한 실시형태에서는, 이 면적비 ([정의 접점 전극의 면적]/[p 형층의 상면 면적]) 는 10 분의 1 미만이다. 단, 지나치게 작게 하면, 이번에는 LED 칩 (100) 내에서 발생하는 열이 정의 접점 전극 (E101b) 을 통해 기판 (111) 측으로 빠져나가지 않게 되므로, 정의 접점 전극 (E101b) 의 면적은 p 형층 (104) 의 상면 면적의 3% 를 밑돌지 않게 하는 것이 바람직하다.
여기서, 정의 접점 전극의 면적이란, 정의 접점 전극을 복수 개 형성하는 경우에는, 복수 개의 전극의 면적을 합계한 총 면적을 말한다. 본 실시형태에서는, 정의 접점 전극 (E101b) 의 상면 형상을 원형으로 하고 있지만, 한정되는 것은 아니며, 정사각형, 정오각형, 정육각형 등의 정다각형이나, 직사각형 등으로 해도 된다. 정의 접점 전극 (E101b) 은, 지나치게 작게 하면 실장시에 작업성이 나빠지거나, 접착제가 비어져 나오기 쉬워지므로, 적당한 크기가 필요하다. 한정되는 것은 아니지만, 원형으로 하는 경우에는 직경을 60㎛∼90㎛ 로 할 수 있고, 사각형으로 하는 경우에는 1 변의 길이를 60㎛∼90㎛ 로 할 수 있다.
정의 접점 전극 (E101b) 의 재료에 한정은 없고, 산화물 반도체용 전극으로 서 통상적으로 사용되는 금속 재료를 사용할 수 있다. 구체적으로는, Zn (아연), Ni (니켈), Pt (백금), Pd (팔라듐), Rh (로듐), Ru (루테늄), Ir (이리듐), Ti (티탄), Zr (지르코늄), Mo (몰리브덴), V, Nb (니오브), Ta (탄탈), Co (코발트), W (텅스텐), Cu (구리), Ag (은), Al (알루미늄) 등의 단체 또는 이들에서 선택되는 1 종 이상의 금속을 함유하는 합금이 예시된다. 정의 접점 전극 (E101b) 은 적층 구조로 해도 된다. 정의 접점 전극 (E101b) 은, 반사성을 양호한 것으로 하기 위해, 적어도 투광성 전극 (E101a) 과 접하는 측에 Al, Ag, Rh 또는 Pt 의 단체, 또는 이들을 주체로 하는 합금으로 이루어지는 층을 갖는, 단층막 또는 다층막으로 하는 것이 바람직하다. 특히 바람직하게는, 적어도 투광성 전극 (E101a) 과 접하는 측에 Al 층 또는 Al 합금층을 갖는 구조로 한다. 바람직한 Al 합금은, Al 을 주체로 하여 Ti, Nd (네오디뮴), Cu 등이 첨가된 합금이다.
(실시형태 2)
도 3 은 본 발명의 다른 일 실시형태에 관련된 발광 장치의 단면도이다. 이 도면에 나타내는 발광 장치 (2) 는 포탄형 LED 패키지로, GaN 계 LED 칩 (200) 은, 리드 프레임 (211) 에 형성된 컵형상 부분에 플립 칩 실장되고, 그 둘레는 포탄형으로 성형된 투광성 봉지재 (220) 로 몰드되어 있다. 투광성 봉지재 (220) 는 예를 들어 에폭시 수지이다. GaN 계 LED 칩 (200) 의 고정은, 리드 프레임 (211) 에 LED 칩 (200) 의 일방의 면측에 형성된 정전극을 접착함으로써 실시되고 있다. 본 실시형태에서는, GaN 계 LED 칩 (200) 이 수직형 소자 구조를 갖고 있고, 부전극이 정전극과는 반대측의 칩면에 형성되어 있다. 이 부전극은 리드 프레임 (212) 과 본딩 와이어 (213) 에 의해 접속되어 있다. 백색 발광 장치로 하는 경우에는, 투광성 봉지재 (220) 중에 형광체가 분산된다. 또한, 이 예를 본 발명의 실시형태에 포함시키고 있는 점에서도 이해될 것인데, 본 발명에서는 「플립 칩 실장」 을 와이어리스 실장에 한정하지 않는다.
발광 장치 (2) 에 포함되는 GaN 계 LED 칩 (200) 의 구조를 도 4 에 나타낸다. 도 4 의 (a) 는 상면도이고, 도 4 의 (b) 는 도 4 의 (a) 의 X2-Y2 선의 위치에 있어서의 단면도이다. 상기 실시형태 1 의 GaN 계 LED 칩 (100) 이 수평형 소자 구조를 갖고 있는 것에 대해, GaN 계 LED 칩 (200) 은 수직형 소자 구조를 갖고 있는데, 이 소자 구조의 차이에 관련된 부분을 제외하면, GaN 계 LED 칩 (200) 의 각 부의 바람직한 실시형태는 GaN 계 LED 칩 (100) 의 경우와 동일하다.
GaN 계 LED 칩 (200) 에서는, 소자 구조를 수직형으로 하기 위해, 투광성 기판 (201) 으로서 도전성을 갖는 기판이 이용되고 있다. 바람직하게는 n 형 도전성이 부여된 탄화규소, 산화아연, GaN, AlGaN 등으로 이루어지는 반도체 단결정 기판이 사용된다. 투광성 기판 (201) 상에는 GaN 계 반도체층 (L) 이 형성되어 있고, 그 GaN 계 반도체층 (L) 은, 투광성 기판 (201) 측으로부터 n 형층 (202) 과, 발광층 (203) 과, p 형층 (204) 을 이 순서로 포함하는 적층 구조를 갖고 있다. n 형층 (202) 은, 투광성 기판 (201) 과 전기적으로 접속되도록, 투광성 기판 (201) 상에 직접 형성되거나, 또는 얇은 버퍼층 (도시 생략) 을 개재하여 형성된다. 도핑에 의해 버퍼층에 도전성을 부여할 수도 있다.
투광성 기판 (201) 의 이면에는 부전극 (E202) 이 형성되어 있다. 이 예 에서는, 부전극 (E202) 이 오믹 전극과 접점 전극을 겸용하고 있는데, 한정되는 것은 아니며, 부전극을 투광성 오믹 전극과, 그 표면에 부분적으로 형성되는 금속제 접점 전극으로 구성할 수도 있다.
p 형층 (204) 상에는 정전극 (E201) 이 형성되어 있다. 정전극 (E201) 은, 산화물 반도체로 이루어지는 투광성 전극 (E201a) 과, 그 투광성 전극 (E201a) 과 전기적으로 접속되도록, 그 위에 겹쳐 형성된 정의 접점 전극 (E201b) 으로 구성되어 있다. 정의 접점 전극 (E201b) 은, p 형층 (204) 상에 차지하는 면적이 지나치게 커지지 않도록 형성된다. 플립 칩 실장했을 때의 LED 칩의 자세가 안정되도록, 정의 접점 전극 (E201b) 의 개수는 3 개로 되어 있고, 또한 삼각 형상으로 배치되어 있다. 이 개수는 4 개 이상으로 해도 되지만, 3 개가 가장 바람직하다. 왜냐하면, 칩 실장시의 작업성 등을 고려하여 정의 접점 전극의 1 개당 면적을 확보하면서, 그 총 면적을 작게 할 수 있음과 함께, 3 점 지지가 되므로, 실장된 LED 칩의 자세가 가장 안정적이 되기 때문이다.
(그 밖의 바람직한 실시형태)
상기에서는, 실시형태 1 로서, 수평형 소자 구조를 갖는 GaN 계 LED 칩을 SMD 형 LED 패키지에 적용한 예를, 또 실시형태 2 로서, 수직형 소자 구조를 갖는 GaN 계 LED 칩을 포탄형 LED 패키지에 적용한 예를 각각 나타냈는데, LED 칩의 소자 구조와 패키지 타입의 조합은, 이것에 한정되지 않는다. 즉, 수평형 소자 구조를 갖는 GaN 계 LED 칩을, 포탄형 LED 패키지에 적용해도 되고, 수직형 소자 구조를 갖는 GaN 계 LED 를 SMD 형 LED 패키지에 적용해도 된다. 또, 상기 실 시형태예에서는, SMD 형 패키지의 기판이나 리드 프레임 상에 GaN 계 LED 칩을 직접 고정시키고 있는데, GaN 계 LED 칩을 서브 마운트를 개재하여 이들의 기체 상에 고정시켜도 된다.
본 발명의 발광 장치에 사용하는 GaN 계 LED 칩에 있어서, 투광성 기판의 표면을 요철면으로 하는 경우의, 바람직한 요철 패턴으로서 스트라이프 형상의 오목부 (홈) 와 볼록부 (리지) 가 교대로 늘어선 패턴을 들 수 있는데, 이와 같은 요철 패턴을 채용하면, 투광성 기판과 GaN 계 반도체층 사이에 형성되는 굴곡 계면의 광 산란 작용에 이방성이 생긴다. 즉, GaN 계 반도체층 내를 층 방향 (층의 막두께 방향에 직교하는 방향) 으로 전파하는 광의 성분 중, 기판 표면의 스트라이프 형상의 오목부 및 볼록부의 길이 방향과 직교하는 방향으로 전파하는 성분은 강한 산란을 받는데, 그 길이 방향에 평행한 방향으로 전파하는 성분은 거의 산란되지 않는다. 그래서, GaN 계 반도체층의 상면 형상이 사각형 (정사각형 또는 직사각형) 인 LED 칩에 있어서, 이와 같은 요철 패턴을 채용하는 경우에는, 스트라이프 형상의 오목부 및 볼록부의 길이 방향이, 그 사각형을 구성하는 4 개의 변의 각각과 약 45 도 (40 도∼50 도) 의 각도를 이루도록, 요철 패턴의 방향을 정하는 것이 바람직하다. 요철 패턴의 방향을 이와 같이 정하면, 스트라이프 형상의 오목부 및 볼록부의 길이 방향에 평행하게 전파하는 광 성분이 GaN 계 반도체층의 단부면에서 반사됨으로써, 그 전파 방향을 그 길이 방향에 직교하는 방향으로 바꾸게 된다 (도 5). 즉, 거의 산란을 받지 않는 방향으로 전파하는 광 성분의 전파 방향이, 반사에 의해 강한 산란을 받는 방향으로 변화된다. 따라서, 광의 GaN 계 반도체층 내로의 구속을 약하게 할 수 있다.
본 발명의 발광 장치에 사용하는 GaN 계 LED 칩은, 플립 칩 실장할 때 도전성 접착제에 의한 단락이 발생하지 않도록, LED 칩의 적어도 GaN 계 반도체층측의 표면 (투광성 전극의 표면을 포함한다. 단, 접점 전극의 표면을 제외한다) 을, 투광성 절연 보호막으로 피복하는 것이 바람직하다. 투광성 절연 보호막과 투광성 봉지재 (기밀 봉지의 경우에는 기체) 의 계면에서의 광 반사를 촉진하기 위해, 이 절연 보호막은 표면의 평탄성을 가능한 한 높게 한다. 특히, 투광성 전극의 표면에 미세한 요철이 있는 경우에는, 광이 투광성 전극과 절연 보호막의 계면을 통과하여 절연 보호막 내에 진입하기 쉽기 때문에, 이 광이 절연 보호막의 표면으로부터 LED 칩 밖으로 나오는 것을 억제하기 위해, 절연 보호막의 표면을 투광성 전극의 표면보다 평탄하게 해야 한다. 그를 위해서는, 절연 보호막을 비정질막으로 하는 것이 바람직하다. 구체적으로는, 플라즈마 CVD 법으로 형성되는 산화규소막이나 질화규소막, CVD 법으로 형성되는 PSG (Phospho-Silicate-Glass) 막이나 BPSG (Boro-Phospho-Silicate-Glass) 막, 도포법으로 형성되는 폴리이미드막 등이 예시된다. 표면에 미세한 요철을 갖는 ITO 막 상에 플라즈마 CVD 법으로 산화규소막이나 질화규소막을 형성하는 경우, 막두께를 0.3㎛ 이상으로 하면, 그 표면의 평탄성을 ITO 막의 표면보다 높게 할 수 있다. PSG 막이나 BPSG 막은, 성막 후의 리플로우에 의해 표면 평탄성을 더욱 높일 수 있다. 스핀 온 글래스로 형성되는 절연 보호막도 표면 평탄성이 높은 것이 된다. 또한, 일 실시형태에서는, 연마에 의해 투광성 전극의 표면 평탄성을 높게 해도 된다고 서술했지 만, 그 경우에는, 투광성 전극 상에 형성하는 절연 보호막의 표면 평탄성도 자연히 높아지므로, 결과적으로 절연 보호막과 투광성 봉지재 (기밀 봉지의 경우에는 기체) 의 계면에서의 광 반사도 촉진된다.
또, 투광성 전극을 ITO 로 형성하는 경우, 절연 보호막의 굴절률을 ITO 와 동일한 정도 이상 (1.7 이상) 으로 함으로써, 절연 보호막과 투광성 봉지재 (기밀 봉지의 경우에는 기체) 의 계면에 있어서의 광 반사를 촉진할 수 있다. 그 경우, 절연 보호막 내로의 광의 강한 구속이 발생하지 않도록, 절연 보호막의 굴절률은 GaN 계 반도체보다 작게 하는 (2.5 이하로 하는) 것이 바람직하다. 이와 같은 굴절률을 갖는 절연 보호막의 재료로는, 산화알루미늄, 스피넬, 질화규소, 산화지르코늄, 산화탄탈, 산화니오브 등이 바람직하게 예시된다. 복수의 산화물의 혼성막도 사용할 수 있다. 이 실시형태에 있어서, 절연 보호막을 다결정질막으로 하는 경우에는, 연마 처리에 의해 표면의 평탄성을 높게 하는 것이 바람직하다. 구체적으로는, 표면 조도를 촉침식 표면 형상 측정 장치로 측정했을 때, 산술 평균 조도 (Ra), 최대 높이 (Rmax), 10 점 평균 높이 (Rz) 등의 어느 조도 지표를 이용해도, 요철이 20㎚ 미만이 되도록 하는 것이 바람직하고, 10㎚ 미만이 되도록 하는 것이 보다 바람직하다.
투광성 전극을 비정질 도전성 산화물로 형성하거나, 표면을 연마하거나 하여, 투광성 전극의 표면 평탄성을 높게 하는 실시형태에 있어서는, 투광성 전극과 절연 보호막의 계면에서의 반사가 촉진되도록, 절연 보호막을 굴절률이 낮은 재료로 형성할 수도 있다. 그 경우의 특히 바람직한 절연 보호막의 재료로서, 불화 마그네슘, 불화리튬 등의 금속 불화물이나, 불소 수지 등의 1.4 이하의 굴절률을 갖는 저굴절률 재료를 들 수 있다.
GaN 계 LED 칩에 있어서는, InGaN 발광층을, GaN 또는 AlGaN 으로 이루어지는 클래드층 사이에 둔 더블 헤테로 구조가 자주 채용되는데, 이 때, 굴절률이 높은 InGaN 발광층에 광이 강하게 구속되는 경향이 생긴다. 그래서, 본 발명의 발광 장치에 사용하는 GaN 계 LED 칩은, GaN 계 반도체층 중 발광층과 그 발광층 상에 형성된 p 형층을 포함하는 부분을 그 막두께 방향에 직교하는 평면에서 절단했을 때 생기는 단면의 면적이 투광성 기판으로부터 멀어짐에 따라 감소되도록, GaN 계 반도체층의 단부면의 일부를 경사지게 하는 것이 바람직하다. 그렇게 함으로써, InGaN 발광층 내를 층 방향으로 전파하는 광을, GaN 계 반도체층의 경사진 단부면에서 반사시켜 투광성 기판측을 향하게 할 수 있기 때문이다. 도 6 에, 이와 같이 구성한 GaN 계 LED 칩의 단면도를 나타낸다. 도 6 의 (a) 에 나타내는 GaN 계 LED 칩 (300) 은 수평형 소자 구조를 갖고 있고, 도 6 의 (b) 에 나타내는 GaN 계 LED 칩 (400) 은 수직형 소자 구조를 갖고 있다. 어느 칩에 있어서도, GaN 계 반도체층 (L) 중, 발광층 (303, 403) 으로부터 p 형층 (304, 404) 에 걸친 부분에서는, 막두께 방향에 직교하는 평면에서 절단했을 때 생기는 단면의 면적이, 투광성 기판 (301, 401) 으로부터 멀어짐에 따라 감소되고 있다. GaN 계 반도체층 (L) 의 경사진 단부면과, GaN 계 반도체층 (L) 의 막두께 방향으로 평행한 직선이 이루는 각 (θ) 은 20 도∼60 도로 하는 것이 바람직하고, 30 도∼50 도로 하는 것이 보다 바람직하고, 40 도∼45 도로 하는 것이 특히 바람직하다.
본 발명의 발광 장치에 사용하는 GaN 계 LED 칩은, 정의 접점 전극을, 실장시에 기체와의 접착에 주로 사용되는 주부 (主部) 와, 그 주부로부터 투광성 전극 상에 신장되는 가늘고 긴 전류 확산부로 구성해도 된다. 정의 접점 전극을 이와 같이 구성한 GaN 계 LED 칩의 상면도를 도 7 에 나타낸다. 이 도면에 나타내는 GaN 계 LED 칩 (500) 에서는, 정의 접점 전극 (E501b) 이, 원형상 주부 (E501b-1) 와, 거기로부터 곡선 형상으로 가늘고 길게 신장되는 2 개의 전류 확산부 (E501b-2) 로 구성되어 있다. 전류 확산부를 형성함으로써, 산화물 반도체로 이루어지는 투광성 전극의 층내 방향의 전류 확산성을 보충할 수 있다. 또, 정전극 전체의 열전도성이 향상되고, LED 칩의 방열성이 개선되므로, LED 칩에 대한 통전 전류의 허용값을 크게 할 수 있다는 등의 효과를 기대할 수 있다.
본 발명의 발광 장치에 사용하는 GaN 계 LED 칩은, 소자 구조를 수평형으로 하는 경우, p 형층 상에 형성하는 정의 접점 전극의 개수를 2 개 이상으로 해도 된다. 도 8 에, 부의 접점 전극 (접점 전극과 오믹 전극을 겸하는 부전극) 의 개수를 1 개로 하고, 정의 접점 전극의 개수를 2 개로 한, 수평형 소자 구조를 갖는 GaN 계 LED 칩의 상면도를 나타낸다. 이 도면에 나타내는 GaN 계 LED 칩 (600) 은, 플립 칩 실장시, 1 개의 부전극 (E602) 과, 2 개의 정의 접점 전극 (E601b) 의 합쳐서 3 개의 접점 전극으로 기체에 접착되는데, 이 3 개의 접점 전극이 삼각 형상으로 배치되어 있으므로, 실장되었을 때의 자세의 안정성이 매우 높아진다. 또한, 여기서 말하는 정의 접점 전극의 개수란, 기체와의 접착에 주로 사용되는 주부의 개수를 가리킨다. GaN 계 LED (600) 의 예에 있어서, 2 개의 정의 접점 전극 (E601b) 사이를 가늘고 긴 전류 확산부에 의해 이을 수 있는데, 그러한 경우에도 정의 접점 전극의 개수는 2 개로 센다. LED 칩을 실장했을 때의 자세를 안정시키기 위해서는, 2 개의 부의 접점 전극과, 1 개의 정의 접점 전극을 삼각 형상으로 배치해도 된다.
본 발명에서는, 발광 장치에 탑재된 GaN 계 LED 칩 중에, 발광 소자 구조를 구성하는 GaN 계 반도체 결정의 에피택셜 성장에 이용된 기판 (「성장용 기판」) 이 남아 있는 것은 필수는 아니다. 즉, 일 실시형태에서는, 발광 장치에 탑재된 GaN 계 LED 칩이, GaN 계 반도체층의 형성 후에 성장용 기판과 치환된 투광성 지지 기판을 갖는 것이어도 된다. 또, 다른 일 실시형태에서는, 발광 장치에 탑재된 GaN 계 LED 칩이, 다음의 2 개의 공정, 즉, 성장용 기판 상에 형성된 GaN 계 반도체층의 표면에, 웨이퍼 본딩 기법을 이용하여 투광성 지지 기판을 접합하는 공정과, 레이저 리프트 오프 기법을 이용하여 GaN 계 반도체층으로부터 성장용 기판을 분리하는 공정을 포함하는 제조 방법에 의해 제조된 것이어도 된다.
또한, 본 발명의 실시형태에는, 발광 장치에 탑재된 GaN 계 LED 칩이, GaN 계 반도체층에 접합된 기판을 갖지 않는 것도 포함된다. 그러한 발광 장치는, 예를 들어 도 2 에 나타내는 GaN 계 LED 칩을 플립 칩 실장한 후, 레이저 리프트 오프 기법을 이용하여 GaN 계 반도체층으로부터 투광성 기판을 분리하는 방법에 의해 제조할 수 있다.
또, 본 발명은, 투광성 기판을 구비한 수직형 소자 구조의 GaN 계 LED 칩을 플립 칩 실장한 발광 장치뿐만 아니라, 이러한 LED 칩을, 그 투광성 기판측의 면이 실장용 기체의 방향 (광 취출 방향과는 반대 방향) 을 향하도록 고정시킨 발광 장치에도 적용할 수 있다. 즉, 이와 같은 발광 장치에 있어서, 투광성 기판의 이면 상에, 직접 또는 투광성 오믹 전극을 개재하여 형성하는 접점 전극의 면적 (접점 전극을 복수 개 형성하는 경우에는, 복수 개의 전극의 면적을 합계한 총 면적) 을 지나치게 크게 하지 않도록 함으로써, 발광 출력을 향상시킬 수 있다. 이 접점 전극의 면적의, 투광성 기판의 이면 면적에 대한 비율은, 바람직하게는 1/2 미만이고, 보다 바람직하게는 1/4 미만이고, 더욱 바람직하게는 1/10 미만이다. 단, LED 칩과 기체 사이의 접착 강도를 확보함과 함께, LED 칩에서 발생하는 열이 접점 전극을 통해 기체측에 빠져나갈 수 있도록, 이 접점 전극의 면적은, 투광성 기판 이면의 면적의 3% 를 밑돌지 않게 하는 것이 바람직하다.
이 발광 장치에 있어서도, 접점 전극을 형성하기 전에 투광성 기판의 이면을 연마하여 그 평탄성을 높게 하는 것이 바람직하다. 또, 투광성 기판의 이면과 접점 전극 사이에, 산화물 반도체로 이루어지는 투광성 오믹 전극을 개재시키는 경우이면, 이 산화물 반도체의 표면을 연마하고, 평탄성을 높게 한 후, 접점 전극을 형성하는 것이 바람직하다. 투광성 기판의 이면이나, 투광성 오믹 전극의 표면을 연마하여 평탄화하는 경우, 연마 후의 표면의 표면 조도는 촉침식 표면 형상 측정 장치로 측정했을 때, 산술 평균 조도 (Ra), 최대 높이 (Rmax), 10 점 평균 높이 (Rz) 등의 어느 조도 지표를 이용해도, 요철이 20㎚ 미만이 되도록 하는 것이 바람직하고, 10㎚ 미만이 되도록 하는 것이 보다 바람직하다.
실시예
다음으로, 본 발명자들이 실시한 실험에 대해 기재한다.
(실험예 1)
GaN 계 LED 칩의 제조
결정 성장용 기판으로서, 표면에 스트라이프 형상의 요철 패턴 (홈 폭 및 리지 폭 : 약 3㎛, 홈 깊이 : 약 1㎛) 을 가공한 직경 2 인치의 C 면 사파이어 기판을 준비하였다. 통상적인 MOVPE 장치를 이용하여, 이 사파이어 기판의 상기 요철 패턴을 형성한 표면 상에, AlGaN 저온 버퍼층, 불순물 무첨가 GaN 층, Si 첨가 GaN 컨택트층, InGaN/GaN 다중 양자 우물 활성층 (발광층), Mg 첨가 AlGaN 클래드층, Mg 첨가 AlGaN 컨택트층을 순차 형성하여 적층하고, LED 웨이퍼를 제조하였다. 여기서, 활성층에 포함되는 InGaN 양자 우물층의 결정 조성은 발광 파장이 약 405㎚ 가 되도록 조정하였다. 또, AlGaN 클래드층 및 AlGaN 컨택트층에 p 형 불순물로서 첨가한 Mg 의 활성화는, AlGaN 컨택트층의 형성 후, MOCVD 장치의 성장로 내에 설치된 기판의 온도를 이 층의 성장 온도에서 실온까지 내리는 과정에서, 당해 성장로 내에 흐르는 가스를, 처음에는 소량의 암모니아와 질소 가스로 하고, 도중에 질소 가스로만 전환하는 방법을 이용하여 실시하였다.
이렇게 하여 얻은 LED 웨이퍼의 표면 (AlGaN 컨택트층의 상면) 에, 전자 빔 증착법을 이용하여, ITO (인듐 주석 산화물) 로 이루어지는 막두께 약 210㎚, 시트 저항 약 10Ω/□ 의 투광성 전극을 형성하였다. 이 투광성 전극을 소정 형상으로 패터닝한 후, 반응성 이온 에칭 (RIE) 에 의해 p 형층 (AlGaN 컨택트층 및 AlGaN 클래드층) 및 활성층을 부분적으로 제거하고, GaN 컨택트층의 일부를 노출시 켰다. 이 RIE 공정에서는, 웨이퍼 상에서 인접하는 소자간의 영역에 있어서도 GaN 컨택트층이 노출되도록 p 형층 및 발광층을 제거하고, 그에 의해, 각 소자의 AlGaN 컨택트층의 상면 면적을 일정한 값 (65300㎛2) 으로 맞추었다. 이 RIE 공정 후의 AlGaN 컨택트층의 상면은, 거의 전체가 투광성 전극에 의해 덮인 상태가 되었다.
다음으로, 상기 RIE 공정에서 노출시킨 GaN 컨택트층의 표면 상으로의 부전극의 형성과, 투광성 전극의 표면 상으로의 정의 접점 전극의 형성을, 스퍼터링법을 이용하여 동시에 실시하였다. 부전극 및 정의 접점 전극은, 먼저 막두께 100㎚ 의 TiW 층을 형성하고, 그 위에 막두께 500㎚ 의 Au 층을 적층함으로써 2 층 구조로 형성하였다. TiW 층을 형성할 때에는, Ti 의 함유량이 10wt% 인 Ti-W 타깃을 사용하였다. 부전극 및 정의 접점 전극의 패터닝은 포토리소그래피 기법을 사용한 리프트 오프법에 의해 실시하였다. 이 패터닝에 사용하는 포토마스크에, 면적이 상이한 7 가지의 정의 접점 전극의 패턴을 형성함으로써, 1 장의 웨이퍼 상에 정의 접점 전극의 면적이 상이한 7 종류의 LED 소자를 제조하였다.
마지막으로, 통상적인 스크라이빙법을 이용하여 웨이퍼 상에 형성된 소자를 분리시키고, 1 변의 길이가 약 350㎛ 인 정사각형 GaN 계 LED 칩을 얻었다.
상기 순서에 의해 제조한, 정의 접점 전극의 면적이 상이한 7 종류의 GaN 계 LED 칩 샘플 (샘플 1∼샘플 7) 에 있어서의, 정의 접점 전극의 면적 (A1) 과, p 형층의 상면 면적 (A2 : 65300㎛2) 에 대한 정의 접점 전극의 면적의 비율을 표 1 에 나타낸다.
정의 접점 전극의 면적 (A1) [㎛2] p 형층의 상면 면적 (A2) [㎛2] A1/A2 [%] 출력 [㎽]
샘플 1 6360 65300 10 16.5
샘플 2 9900 65300 15 16.4
샘플 3 13050 65300 20 16.0
샘플 4 16200 65300 25 16.0
샘플 5 19800 65300 30 15.3
샘플 6 23100 65300 35 15.4
샘플 7 29700 65300 45 15.1
서브 마운트의 준비
도 9 에 나타내는 서브 마운트를 준비하였다. 도 9 의 (a) 는 서브 마운트를 LED 칩 탑재면측에서 본 평면도이고, 도 9 의 (b) 는 도 9 의 (a) 의 P-Q 선의 위치에 있어서의 단면도이다. 이 서브 마운트는, 두께 0.2㎜, 폭 0.4㎜, 길이 0.6㎜ 의 AlN 기판과, 정측 (正側) 리드 전극과, 부측 (負側) 리드 전극을 갖고 있다. 정측 리드 전극 및 부측 리드 전극은, 모두 AlN 기판에 접하는 측으로부터 표면측을 향해 Ti 층, Pt 층, Au 층을 이 순서로 갖는 다층 구조를 구비하고 있다. 정측 리드 전극 상 및 부측 리드 전극 상에는 각각 Au 를 70wt% 의 비율로 함유하는 Au-Sn 합금 땜납으로 이루어지는 땜납층이 부분적으로 형성되어 있다.
이 서브 마운트를 LED 칩 탑재면이 위를 향하도록 은 페이스트를 이용하여 TO-18 스템 상에 접착하여 사용하였다.
플립 칩 실장
상기 제조한 GaN 계 LED 칩을 TO-18 스템 상에 접착한 상기 서브 마운트 상에, 사파이어 기판측이 위를 향하도록 실장하였다. 구체적으로는, 먼저, 서브 마운트의 LED 칩 탑재면에 미리 플럭스를 도포한 후, 그 위에 GaN 계 LED 칩을 두었다. 그리고, TO-18 스템을 가열한 히터에 접촉시킴으로써, 간접적으로 서브 마운트를 가열하여 플럭스의 일부를 기화시킴과 함께, 땜납층을 용융시킴으로써, LED 칩측 접점 전극과 서브 마운트측 리드 전극을 접속하였다. 즉, LED 칩의 정의 접점 전극과 서브 마운트의 정측 리드 전극을, 또 LED 칩의 부전극과 서브 마운트의 부측 리드 전극을 각각 Au-Sn 합금 땜납에 의해 접착하였다. 그 후, 서브 마운트의 부측 리드 전극과 TO-18 스템의 일방의 전극을 본딩 와이어로 접속함과 함께, 잔류한 플럭스를 세정 제거하여 실장을 완료하였다. 도 10 에, 실장 완료 후의 서브 마운트와, 그 위에 실장된 GaN 계 LED 칩의 단면을 나타낸다. 이 도면에 나타내는 바와 같이, GaN 계 LED 칩의 GaN 계 반도체층측 표면과, 서브 마운트 사이에는 땜납층을 개재하여 접착한 부분을 제외하고, 간극이 형성되었다.
출력의 측정
상기 순서로 실장한 GaN 계 LED 칩에, 순방향으로 20㎃ 의 전류를 흐르게 했을 때의 광 출력을 적분구를 이용하여 측정하였다. 그 결과를 표 1 에 나타낸다. 또, 도 11 에는, 본 실험예 1 에서 얻어진, GaN 계 LED 칩 샘플에 있어서의 p 형층의 상면 면적 (A2) 에 대한 정의 접점 전극의 면적 (A1) 의 비율 (A1/A2) 과, 출력의 관계를 나타낸다. 이 도면으로부터 알 수 있는 바와 같이, 정의 접점 전극의 면적이 작은 샘플일수록, 높은 출력을 나타내는 경향이 보였다.
(비교 실험예)
정전극을, 막두께 50㎚ 의 Rh 층에서 AlGaN 컨택트층에 접하는 금속막 (Rh 막 상에 Au/Pt 교대 적층막을 적층한 것) 으로 한 것을 제외하고, 상기 샘플 1∼7 과 동일하게 하여 비교용 GaN 계 LED 칩 샘플을 제조하였다. 이 비교용 샘플에 있어서, AlGaN 컨택트층의 상면 면적은 상기 샘플 1∼7 과 동일하고, 정전극의 면적 (Rh 반사층의 면적) 은, 상기 샘플 1∼7 에 있어서의 투광성 전극의 면적과 동일하다. 상기 샘플 1∼7 과 동일한 방법에 의해, 이 비교용 샘플을 플립 칩 실장하고, 20㎃ 일 때의 출력을 측정한 결과, 12㎽ 이었다.
(실험예 2)
본 실험예 2 에서는, 백색 알루미나 기판의 표면에, Au 층을 표층으로 하는 리드 전극이 형성된 서브 마운트를 사용하였다. GaN 계 LED 칩 샘플의 제조는 실험예 1 과 동일하게 하여 실시하였다. GaN 계 LED 칩은, LED 칩측 접점 전극과, 서브 마운트측 리드 전극을, 은 페이스트를 이용하여 접착함으로써, 서브 마운트 상에 플립 칩 실장하였다. 실장된 LED 칩의 GaN 계 반도체층측 표면 (정부의 접점 전극의 표면을 제외한다) 과 서브 마운트 사이에는 간극이 형성되었다. 이렇게 하여 실장한 GaN 계 LED 칩에, 20㎃ 의 순방향 전류를 흐르게 했을 때의 광 출력을 적분구를 이용하여 측정하였다. 도 12 에, 본 실험예 2 에서 얻어진, GaN 계 LED 칩 샘플에 있어서의 p 형층의 상면 면적 (A2) 에 대한 정의 접점 전극의 면적 (A1) 의 비율 (A1/A2) 과, 출력의 관계를 나타낸다.
(실험예 3)
본 실험예 3 에서는, 서브 마운트 상에 플립 칩 실장한 GaN 계 LED 칩의 표면을, 광학 그레이드의 실리콘 수지 (열경화 타입) 로 피복하였다. GaN 계 LED 칩 샘플의 제조는 실험예 1 과 동일하게 하여 실시하였다. 서브 마운트에는 상기 실험예 2 에서 사용한 것과 동일한 것을 사용하고, LED 칩과 서브 마운트의 접착도 상기 실험예 2 와 동일한 방법으로 실시하였다. GaN 계 LED 칩을 서브 마운트 상에 고정시킨 후, 이 LED 칩 상에 시린지를 이용하여 경화 전의 수지를 적하함으로써, 수지를 LED 칩의 표면에 도포하였다. 이 때, LED 칩과 서브 마운트 사이의 간극에 수지의 일부가 자발적으로 들어가는 것이 관찰되었다. 결과적으로 이 간극은 투명한 실리콘 수지로 충전되었다. 실리콘 수지를 경화시킨 후, GaN 계 LED 칩에 20㎃ 의 순방향 전류를 흐르게 했을 때의 광 출력을 적분구를 이용하여 측정하였다. 도 13 에, 본 실험예 3 에서 얻어진, GaN 계 LED 칩 샘플에 있어서의 p 형층의 상면 면적 (A2) 에 대한 정의 접점 전극의 면적 (A1) 의 비율 (A1/A2) 과, 출력의 관계를 나타낸다.
본 발명은 상기에 명시적으로 기재한 실시형태에 한정되는 것이 아니고, 발명의 취지를 해치지 않는 범위 내에서, 여러 가지 변형이 가능하다. 그러한 추가적인 발광 장치의 실시형태, 및 거기에 사용하는 GaN 계 LED 칩의 실시형태를 이하에 예시한다.
[실시형태 S1]
하기 (a1) 의 GaN 계 LED 칩을 플립 칩 실장한 발광 장치 :
(a1) 투광성 기판과, 그 투광성 기판 상에 형성된 GaN 계 반도체층을 가지며, 상기 GaN 계 반도체층은, 상기 투광성 기판측으로부터 n 형층과, 발광층과, p 형층을 이 순서로 포함하는 적층 구조를 구비하고, 상기 p 형층 상에는, 산화물 반도체로 이루어지고 표면이 연마에 의해 평탄화된 투광성 전극과, 그 투광성 전극과 전기적으로 접속된 정의 접점 전극으로 이루어지는 정전극이 형성되어 있고, 그 정의 접점 전극의 면적이 그 p 형층의 상면 면적의 2 분의 1 미만인 GaN 계 LED 칩.
[실시형태 S2]
투광성 기판과, 그 투광성 기판 상에 형성된 GaN 계 반도체층을 가지며, 그 GaN 계 반도체층이 상기 투광성 기판측으로부터 n 형층, 발광층, p 형층을 이 순서로 포함하는 적층 구조를 구비하고, 그 p 형층 상에 정전극이 형성된 GaN 계 LED 칩을, 플립 칩 실장한 발광 장치로서,
상기 정전극이, 산화물 반도체로 이루어지고 표면이 연마에 의해 평탄화된 투광성 전극과, 그 투광성 전극과 전기적으로 접속되고 그 투광성 전극보다 작은 면적을 갖는 정의 접점 전극으로 이루어지는 정전극인 것을 특징으로 하는 발광 장치.
[실시형태 S3]
n 형층과 p 형층을 적어도 포함하는 적층 구조를 구비한 GaN 계 반도체층을 가지며, 그 GaN 계 반도체층의 일방면 상에, 산화물 반도체로 이루어지고 표면이 연마에 의해 평탄화된 투광성 전극과, 그 투광성 전극과 전기적으로 접속되고 그 투광성 전극보다 작은 면적을 갖는 접점 전극으로 이루어지는 전극이 형성된 GaN 계 LED 칩을, 캐비티를 갖는 패키지의 그 캐비티 내에, 당해 GaN 계 LED 칩의 상기 전극이 형성된 면과는 반대측의 면이 그 캐비티의 개구부의 방향을 향하도록 고정시킨 발광 장치.
[실시형태 S4]
상기 GaN 계 반도체층의 상기 전극이 형성된 면과는 반대측의 면에 접합된, 투광성 기판을 갖는 상기 실시형태 S3 에 기재된 발광 장치.
[실시형태 S5]
투광성 기판과, 그 투광성 기판 상에 형성된 GaN 계 반도체층을 가지며,
상기 GaN 계 반도체층은, 상기 투광성 기판측으로부터 n 형층과, 발광층과, p 형층을 이 순서로 포함하는 적층 구조를 구비하고,
상기 p 형층 상에는, 산화물 반도체로 이루어지고 표면이 연마에 의해 평탄화된 투광성 전극과, 그 투광성 전극과 전기적으로 접속되고 그 투광성 전극보다 작은 면적을 갖는 정의 접점 전극으로 이루어지는 정전극이 형성되어 있는 GaN 계 LED 칩.
[실시형태 S6]
상기 정의 접점 전극의 면적이 상기 p 형층의 상면 면적의 2 분의 1 미만인 상기 실시형태 S5 에 기재된 GaN 계 LED 칩.
[실시형태 S7]
n 형층과 p 형층을 적어도 포함하는 적층 구조를 구비한 GaN 계 반도체층을 가지며,
그 GaN 계 반도체층의 일방면 상에, 산화물 반도체로 이루어지고 표면이 연마에 의해 평탄화된 투광성 전극과, 그 투광성 전극과 전기적으로 접속되고 그 면적이 그 투광성 전극보다 작은 접점 전극으로 이루어지는 전극을 갖는 GaN 계 LED 칩.
[실시형태 S8]
상기 GaN 계 반도체층의 상기 전극이 형성된 면과는 반대측의 면에 접합된, 투광성 기판을 갖는 상기 실시형태 S7 에 기재된 GaN 계 LED 칩.
[실시형태 S9]
수직형 소자 구조를 갖는 하기 (a2) 의 GaN 계 LED 칩을 플립 칩 실장한 발광 장치 :
(a2) 도전성을 갖는 투광성 기판과, 그 투광성 기판 상에 형성된 GaN 계 반도체층을 가지며, 상기 GaN 계 반도체층은, 상기 투광성 기판측으로부터 n 형층과, 발광층과, p 형층을 이 순서로 포함하는 적층 구조를 구비하고, 상기 p 형층 상에는, 산화물 반도체로 이루어지는 투광성 전극과, 그 투광성 전극과 전기적으로 접속된 정의 접점 전극으로 이루어지는 정전극이 형성되어 있고, 상기 정의 접점 전극의 면적이 상기 p 형층의 상면 면적의 2 분의 1 미만인 GaN 계 LED 칩.
[실시형태 S10]
도전성을 갖는 투광성 기판과, 그 투광성 기판 상에 형성된 GaN 계 반도체층과, 그 GaN 계 반도체층 상에 형성된 전극을 가지며, 그 GaN 계 반도체층이 n 형층과 p 형층을 적어도 포함하는 적층 구조를 구비하고 있는 GaN 계 LED 칩을, 플립 칩 실장한 발광 장치로서,
상기 GaN 계 LED 칩이 수직형 소자 구조를 가짐과 함께, 상기 전극이, 산화물 반도체로 이루어지는 투광성 전극과, 그 투광성 전극과 전기적으로 접속되고 그 투광성 전극보다 작은 면적을 갖는 접점 전극으로 이루어지는 전극인 것을 특징으로 하는 발광 장치.
[실시형태 S11]
도전성을 갖는 투광성 기판과, 그 투광성 기판 상에 형성되고 n 형층과 p 형층을 적어도 포함하는 적층 구조를 구비한 GaN 계 반도체층과, 그 투광성 기판의 이면 상에 형성된 전극을 갖는 GaN 계 LED 칩을, 캐비티를 갖는 패키지의 그 캐비티 내에 고정시킨 발광 장치로서,
상기 전극이, 상기 투광성 기판의 이면 상에 직접 또는 투광성 오믹 전극을 개재하여 형성된 접점 전극을 갖고 있고, 상기 접점 전극의 면적이 상기 투광성 기판의 이면 면적의 1/2 미만이고, 상기 GaN 계 LED 칩이, 상기 GaN 계 반도체층측의 면을 상기 캐비티의 개구부의 방향을 향하여 고정되어 있는 것을 특징으로 하는 발광 장치.
[실시형태 S12]
도전성을 갖는 투광성 기판과, 그 투광성 기판 상에 형성되고 n 형층과 p 형층을 적어도 포함하는 적층 구조를 구비한 GaN 계 반도체층과, 그 투광성 기판의 이면 상에 산화물 반도체로 이루어지는 투광성 오믹 전극을 개재하여 형성된 접점 전극을 가지며, 상기 오믹 전극의 표면이 연마에 의해 평탄화되어 있는 GaN 계 LED 칩.
[실시형태 S13]
상기 접점 전극이 상기 오믹 전극보다 작은 면적을 갖는 상기 실시형태 S12 에 기재된 GaN 계 LED 칩.
[실시형태 S14]
상기 접점 전극의 면적이 상기 투광성 기판의 이면 면적의 1/2 미만인 상기 실시형태 S12 또는 S13 에 기재된 GaN 계 LED 칩.
[실시형태 S15]
상기 실시형태 S12∼S14 중 어느 하나에 기재된 GaN 계 LED 칩을, 캐비티를 갖는 패키지의 그 캐비티 내에, 당해 GaN 계 LED 칩의 GaN 계 반도체층측의 면을 그 캐비티의 개구부의 방향을 향하여 고정시킨 발광 장치.
[실시형태 S16]
도전성을 갖는 투광성 기판과, 그 투광성 기판 상에 형성되고 n 형층과 p 형층을 적어도 포함하는 적층 구조를 구비한 GaN 계 반도체층과, 그 투광성 기판의 이면 상에 산화물 반도체로 이루어지는 투광성 오믹 전극을 개재하여 형성된 접점 전극을 갖는 GaN 계 LED 칩의 제조 방법으로서,
상기 오믹 전극의 표면을 연마에 의해 평탄화한 후, 그 표면 상에 상기 접점 전극을 형성하는 것을 특징으로 하는 제조 방법.
[실시형태 S17]
상기 접점 전극이 상기 오믹 전극보다 작은 면적을 갖는 상기 실시형태 S16 에 기재된 제조 방법.
[실시형태 S18]
상기 접점 전극의 면적이 상기 투광성 기판의 이면 면적의 1/2 미만인 상기 실시형태 S16 또는 S17 에 기재된 제조 방법.
[실시형태 S19]
상기 (a) 의 GaN 계 LED 칩을 플립 칩 실장하고, 수지 봉지한 발광 장치.
[실시형태 S20]
상기 (a) 의 GaN 계 LED 칩을 플립 칩 실장하고, 기밀 봉지한 발광 장치.
[실시형태 S21]
상기 투광성 전극의 표면이 연마에 의해 평탄화되어 있는 실시형태 S19 또는 S20 에 기재된 발광 장치.
[실시형태 S22]
상기 GaN 계 LED 칩이, 상기 n 형층에 전기적으로 접속된 부의 접점 전극과, 상기 정의 접점 전극을 당해 LED 칩의 동일면측에 갖고 있고, 또한 그 부의 접점 전극과, 그 정의 접점 전극을 합친 접점 전극의 수가 3 개이고, 또한 그 3 개의 접점 전극의 배치가 삼각 형상으로 되어 있는 실시형태 S19∼S21 중 어느 하나에 기재된 발광 장치.
[실시형태 S23]
상기 GaN 계 LED 칩이 수직형 소자 구조를 갖고 있고, 또한 상기 정의 접점 전극의 수가 3 개이고, 또한 그 3 개의 정의 접점 전극의 배치가 삼각 형상으로 되어 있는 실시형태 S19∼S21 중 어느 하나에 기재된 발광 장치.
본 발명에 의해, GaN 계 LED 칩을 플립 칩 실장한 발광 장치의 출력이 개선되고, 조명용 백색 발광 장치의 여기 광원으로서 바람직하게 사용할 수 있는 발광 출력이 우수한 발광 장치를 제공할 수 있게 되었다.
본 출원은, 일본에서 출원된 일본 특허출원 2006-274510호, 일본 특허출원 2007-242170호, 일본 특허출원 2007-242171호, 일본 특허출원 2007-242172호, 일본 특허출원 2007-246410호를 기초로 하고 있고, 그들의 내용은 본 명세서에 모두 포함된다.

Claims (5)

  1. 하기 (a) 의 GaN 계 LED 칩을 플립 칩 실장한, 발광 장치 :
    (a) 투광성 기판과, 상기 투광성 기판 상에 형성된 GaN 계 반도체층을 가지며,
    상기 GaN 계 반도체층은, 상기 투광성 기판측으로부터 n 형층과, 발광층과, p 형층을 이 순서로 포함하는 적층 구조를 구비하고,
    상기 p 형층 상에는, 산화물 반도체로 이루어지는 투광성 전극과, 상기 투광성 전극과 전기적으로 접속된 정 (正) 의 접점 전극으로 이루어지는 정전극 (正電極) 이 형성되어 있고,
    상기 정의 접점 전극의 면적이 상기 p 형층의 상면 면적의 2 분의 1 미만인 GaN 계 LED 칩.
  2. 제 1 항에 있어서,
    상기 정의 접점 전극의 면적이 상기 p 형층의 상면 면적의 3 분의 1 미만인, 발광 장치.
  3. 제 2 항에 있어서,
    상기 정의 접점 전극의 면적이 상기 p 형층의 상면 면적의 4 분의 1 미만인, 발광 장치.
  4. 제 3 항에 있어서,
    상기 GaN 계 LED 칩이 수지 봉지되어 있는, 발광 장치.
  5. 제 4 항에 있어서,
    상기 투광성 전극의 표면이 연마에 의해 평탄화되어 있는, 발광 장치.
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