KR20090045319A - 반도체 패키지와 그 제조 방법 및 봉지 수지 - Google Patents

반도체 패키지와 그 제조 방법 및 봉지 수지 Download PDF

Info

Publication number
KR20090045319A
KR20090045319A KR1020097004796A KR20097004796A KR20090045319A KR 20090045319 A KR20090045319 A KR 20090045319A KR 1020097004796 A KR1020097004796 A KR 1020097004796A KR 20097004796 A KR20097004796 A KR 20097004796A KR 20090045319 A KR20090045319 A KR 20090045319A
Authority
KR
South Korea
Prior art keywords
resin
semiconductor chip
circuit board
chip
semiconductor package
Prior art date
Application number
KR1020097004796A
Other languages
English (en)
Inventor
텟페이 이토
마사히로 와다
히로시 히로세
Original Assignee
스미토모 베이클리트 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 스미토모 베이클리트 컴퍼니 리미티드 filed Critical 스미토모 베이클리트 컴퍼니 리미티드
Publication of KR20090045319A publication Critical patent/KR20090045319A/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • CCHEMISTRY; METALLURGY
    • C08ORGANIC MACROMOLECULAR COMPOUNDS; THEIR PREPARATION OR CHEMICAL WORKING-UP; COMPOSITIONS BASED THEREON
    • C08LCOMPOSITIONS OF MACROMOLECULAR COMPOUNDS
    • C08L63/00Compositions of epoxy resins; Compositions of derivatives of epoxy resins
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/293Organic, e.g. plastic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • H01L2224/73204Bump and layer connectors the bump connector being embedded into the layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83909Post-treatment of the layer connector or bonding area
    • H01L2224/83951Forming additional members, e.g. for reinforcing, fillet sealant
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01004Beryllium [Be]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01005Boron [B]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01006Carbon [C]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01009Fluorine [F]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01011Sodium [Na]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01012Magnesium [Mg]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01013Aluminum [Al]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01015Phosphorus [P]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/0102Calcium [Ca]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01023Vanadium [V]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01027Cobalt [Co]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/0103Zinc [Zn]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01038Strontium [Sr]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01041Niobium [Nb]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01047Silver [Ag]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/0105Tin [Sn]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01056Barium [Ba]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01078Platinum [Pt]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01082Lead [Pb]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01087Francium [Fr]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/102Material of the semiconductor or solid state bodies
    • H01L2924/1025Semiconducting materials
    • H01L2924/10251Elemental semiconductors, i.e. Group IV
    • H01L2924/10253Silicon [Si]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/35Mechanical effects
    • H01L2924/351Thermal stress

Abstract

과제
크랙의 발생을 억제함으로써 고신뢰성의 플립 칩 반도체 패키지 및 그 제조 방법을 제공하는 것을 목적으로 한다.
해결 수단
회로 기판 (1)의 반도체 칩 접속용 전극면과 반도체 칩 (2)의 전극면이 플립 칩 접합되고, 또한 상기 회로 기판 (1)과 반도체 칩 (2) 사이에 봉지 수지 (4)가 주입되는 동시에, 반도체 칩의 외주측부에 봉지 수지 (4)가 부여되어 필렛부(4b)가 형성되어 이루어진 플립 칩 반도체 패키지에 있어서, 상기 필렛부 (4b)는 표면이 반도체 칩 (2)의 외주측부의 윗 테두리 (2a)로부터 기판을 향해서 바깥쪽으로 연장된 경사면을 이루는 구조로 되며, 상기 경사면과 반도체 칩 (2)의 외주측부가 이루는 경사각이 반도체 칩의 외주측부 (2a)의 윗 테두리 근방에 있어서 50도 이하가 되도록 필렛부 (4b)를 형성한다.

Description

반도체 패키지와 그 제조 방법 및 봉지 수지{SEMICONDUCTOR PACKAGE AND METHOD FOR MANUFACTURING SAME, AND SEALING RESIN}
본 발명의 기술 분야는 일반적으로 반도체 패키지와 그 제조 방법의 분야이며, 보다 상세하게는 플립 칩 반도체 패키지 분야이다.
근래 전자기기의 고기능화 및 경박 단소화의 요구에 수반하여, 전자 부품의 고밀도 집적화, 나아가서는 고밀도 실장화가 진행되고 있으며, 이러한 전자기기에 사용되는 반도체 패키지는 종래보다 늘어나고, 소형화가 더욱 더 진행되고 있다.
이러한 상황하에, 반도체 패키지 분야에서는 종래와 같은 리드 프레임을 사용한 형태의 패키지에서는 소형화에 한계가 있기 때문에, 최근에는 회로 기판상에 칩을 실장한 볼 그리드 어레이(BGA), 칩 스케일 패키지(CSP)와 같은 에리어 실장형 패키지 방식이 제안되고 있다. 이러한 반도체 패키지에 있어서, BGA에 탑재되는 반도체 소자를 기판에 접속하는 방식에는 와이어본딩 방식이나 TAB(Tape Automated Bonding) 방식, 나아가서는 플립 칩(FC) 방식 등이 알려져 있지만, 최근에는 반도체 패키지의 소형화에 유리한 플립 칩 접속 방식을 이용한 BGA나 CSP의 구조가 활발히 제안되고 있다.
플립 칩 접속 방식이란 일반적으로 반도체 칩에 입출력 단자를 형성하기 위 해서, 반도체 칩에 범프라 일컬어지는 전극을 형성하여 기판의 전극 단자와 접속하는 방식이며, 또한 기판과 반도체 칩의 틈새를 언더필재로 봉지한다. 기판과 반도체 칩의 접합 강도를 향상시키기 위해 칩과 기판 사이에 반도체 칩의 주변부로부터 열경화성 수지의 언더필재(봉지 수지)를 모세관 현상을 이용하여 주입하고 열경화시키는 것이 알려져 있다.
상기 플립 칩 반도체 패키지에서는 봉지 수지의 경화ㆍ수축 응력이나, 반도체 칩과 기판의 선팽창 계수의 차이 등에 기인하여, 반도체 칩과 언더필재의 계면 등에 응력이 집중하여 크랙이 발생하여 칩이 파손되는 일이 있다. 따라서, 이와 같은 문제를 해소하기 위해서, 종래부터 여러 가지의 대책이 제안되고 있다(특허 문헌 1, 특허 문헌 2).
특허 문헌 1 기재의 방법에서는 반도체 칩과 기판의 공극에 대한 봉지 수지의 주입 공정 후에, 필렛부와 반도체 칩의 최고점이 대략 일치할 때까지 반도체 칩과 필렛부를 절삭하는 공정을 마련하고, 필렛부가 반도체 칩을 둘러싸는 사다리꼴 형상이 되도록 형성하는 것이 제안되고 있다. 특허 문헌 2 기재의 방법에서는 반도체 칩의 측면을 가리는 필렛부의 높이 치수를 소정의 조건 범위로 규정하는 것이 제안되고 있다.
특허 문헌 1: 일본 특개평 11-67979호 공보
특허 문헌 2: 일본 특개2000-40775호 공보
발명이 해결하고자 하는 과제
그렇지만, 종래의 대책으로는 크랙의 발생 방지가 확실히는 달성되지 않거나, 공정이 번잡하게 되거나 하는 문제가 있었다.
본 발명은 상기 사정을 감안하여 이루어진 것으로 종래 기술에서의 과제를 적어도 부분적으로 해소하는 것을 목적으로 하고, 특히 크랙의 발생을 확실히 억제 또는 저감시켜 신뢰성을 높인 플립 칩 반도체 패키지 및 그 제조 방법을 제공하는 것을 목적으로 한다.
과제를 해결하기 위한 수단
본 발명에 의하면, 회로 기판의 반도체 칩 접속용 전극면과 반도체 칩의 전극면이 플립 칩 접합되고, 또한 상기 회로 기판과 반도체 칩 사이에 봉지 수지가 주입됨과 동시에, 반도체 칩의 외주측부(外周側部)에 봉지 수지가 부여되어 필렛부가 형성되어 이루어지고, 상기 필렛부는 표면이 반도체 칩의 외주측부 윗 테두리(上緣)로부터 기판을 향해서 바깥쪽으로 연장된 경사면을 이루는 구조로 되며, 상기 경사면과 반도체 칩의 외주측부가 이루는 경사각이 반도체 칩의 외주측부 윗 테두리 근방에 있어서 50도 이하로 된 것을 특징으로 하는 플립 칩 반도체 패키지가 제공된다.
이와 같은 구성에 의하면, 필렛부가 소정 경사각의 응력 저감 구조로 되어 있으므로, 필렛부와 반도체 칩의 경계 근방으로의 응력 집중에 의한 크랙의 발생을 방지 또는 저감할 수 있어 높은 신뢰성을 달성할 수 있다.
또한 본 발명에 의하면, 회로 기판의 반도체 칩 접속용 전극면과 반도체 칩의 전극면을 플립 칩 접합하는 접합 공정과, 상기 회로 기판과 상기 반도체 칩 사이에 봉지 수지를 주입함과 동시에, 반도체 칩의 외주측부에 봉지 수지를 부여하여 필렛부를 형성하는 봉지 공정을 구비하는 플립 칩 반도체 패키지의 제조 방법에 있어서, 상기 봉지 공정에 있어서, 상기 필렛부를 표면이 반도체 칩의 외주측부 윗 테두리로부터 기판을 향해서 바깥쪽으로 연장된 경사면을 이루며, 이 경사면과 반도체 칩의 외주측부가 이루는 경사각이 반도체 칩의 외주측부 윗 테두리 근방에 있어서 50도 이하로 된 구조를 형성하는 것을 특징으로 하는 플립 칩 반도체 패키지의 제조 방법이 제공된다.
이와 같은 방법은 필렛부의 구조를 소정 경사각의 경사 구조로 할 뿐이기 때문에 번잡한 공정을 필요로 하지 않으며, 게다가 필렛부와 반도체 칩의 경계 근방의 응력 집중에 의한 크랙의 발생을 효과적으로 방지 또는 저감할 수 있다.
발명의 효과
본 발명에 관한 플립 칩 반도체 패키지는 크랙의 발생을 방지 또는 저감할 수 있어 고신뢰성을 달성할 수 있는 효과를 나타낸다. 또, 본 발명에 관한 플립 칩 반도체 패키지의 제조 방법은 번잡한 부가 공정에 의지하지 않고서도 고신뢰성의 플립 칩 반도체 패키지를 제조할 수 있는 효과를 나타낸다.
발명을 실시하기 위한 바람직한 형태
이하, 본 발명에 관한 플립 칩 반도체 패키지 및 그 제조 방법의 실시형태에 대해 도면을 참조하면서 상세하게 설명한다.
<반도체 패키지의 구조에 대하여>
도 1은 본 발명의 제1 실시형태와 관련된 플립 칩 반도체 패키지를 나타내는 개략 단면 모식도이다. 도면 중, 1은 회로 기판, 2는 회로 기판의 위쪽에 배설된 반도체 칩이고, 그 두께는 예를 들면 약 100㎛~750㎛의 범위이다. 상기 회로 기판 (1)의 윗면의 반도체 칩 접속용 전극면과 반도체 칩 (2)의 아래쪽 면의 전극면 사이는 땜납 볼 (3)을 통하여 플립 칩 접합되어 있다. 그리고, 상기 회로 기판 (1)과 반도체 칩 (2) 사이에는 봉지 수지 (4)가 주입되어 언더필부 (4a)가 형성되는 한편, 반도체 칩 (2)의 외주측부에도 봉지 수지 (4)가 부여되어 필렛부 (4b)가 형성되어 있다.
이 제1 실시형태에서는 상기 필렛부 (4b)는 응력 저감 구조, 보다 상세하게는 필렛부 (4b)에 작용하는 반도체 칩 (2)으로부터의 박리 응력을 저감시키는 구조로 되어 있다. 이 구조는 필렛부 (4b)의 표면이 반도체 칩 (2)의 외주측부 (2a) 윗 테두리로부터 회로 기판 (1)을 향해서 바깥쪽으로 연장된 경사면을 이루는 구조로서, 상기 경사면과 반도체 칩의 외주측부가 이루는 경사각 (α)이 반도체 칩의 외주측부 윗 테두리 근방에 있어서 50도 이하로 된 구조이다.
여기서 본 명세서의 전체를 통하여, 경사각 (α)는 반도체 칩의 높이 치수(두께)를 T로 하고, 반도체 칩의 외주측부의 윗 테두리(즉 반도체 칩을 탑재한 회로 기판의 회로 기판과는 반대측의 반도체 칩 표면의 측 테두리부)로부터 회로 기판을 향해서 반도체 칩의 외주측부를 따라서 연장된 1/2T의 길이를 가지는 선분을 ‘제1변 l’로 하고, 이 ‘제1변 l’과 직교하고 ‘제1변 l’로부터 필렛부의 표면부까지 연장되는 선분을 ‘제2변 m’으로 하고, 변l과 m을 2변으로 하는 직각 삼각형의 빗변을 ‘빗변 n’으로 했을 경우, 제1변과 빗변 n이 이루는 각도를 의미하는 것으로 정의된다. 이 경사각 (α)는 유리하게는 30도~50도이다.
필렛부 (4b)를 이와 같은 소정 각도의 경사부에 형성함으로써, 필렛부 (4b)와 반도체 칩 (2)의 선팽창율의 차이 때문에 발생하는 열의 왜곡(warpage)을 작게 할 수 있어 열경화 수축 등에 의해 생기는 필렛부 (4b)에 작용하는 반도체 칩 (2)으로부터의 박리 응력이 저감하여, 종래의 구조에서는 생겼던 응력 집중에 의한 크랙의 발생이 억제 혹은 저감되어 반도체 칩 파손이 억제되게 되어, 플립 칩 반도체 패키지의 신뢰성을 높일 수 있다. 또, 필렛부 윗 테두리의 경사각을 작게 함으로써 필렛부의 폭 방향으로 가해지는 인장 응력을 높이 방향의 인장 응력으로 분산시키고, 구성 부재에 가해지는 한 방향의 응력 집중의 완화를 도모할 수 있기 때문이다.
여기서 상기 필렛부 (4b)의 경사면은 전술한 정의의 경사각 (α)이 50도 이하, 유리하게는 30도~50도이면 되고, 정확한 평면상의 경사면일 필요는 없으며, 볼록하거나 오목하게 만곡해 있거나, 경우에 따라서는 단상(段狀)이 되어있거나 해도 된다. 도 2는 이 필렛부 (4b)의 형상이 측단면에서 보아 오목하게 만곡한 형상의 예를 나타내는 것이다. 이와 같은 필렛 형상으로 하면, 제작이 용이한 데다가, 필렛부 (4b)의 부피를 작게 할 수 있는 동시에, 필렛의 빗변에 가해지는 응력의 집중을 분산시킬 수 있기 때문에, 특히 필렛부 (4b)에 작용하는 폭 방향에서 반도체 칩 (2)으로부터의 박리 응력을 더욱 저감할 수 있어 보다 최적의 응력 저감 구조를 제공하는 것이 가능해진다.
<봉지 수지의 조성에 대하여>
도 1에 있어서, 봉지 수지 (4)로는 한 형태로서 다음의 특성 중 적어도 하나, 바람직하게는 둘, 가장 바람직하게는 모두를 만족시키는 수지가 사용된다:
(1) 그 경화물의 유리 전이 온도가 60~130℃, 보다 바람직하게는 70~115℃인 수지;
(2) 그 경화물의 선팽창 계수가 15~35ppm/℃, 보다 바람직하게는 20~35ppm/℃인 수지;
(3) 그 경화물의 휨 탄성율이 5~15Ga/Pa(25℃)인 수지.
이러한 봉지 수지의 특성의 조정은 당업자라면 과도한 실험을 실시하는 일 없이 실시할 수 있다.
이와 같은 특성을 가지는 봉지 수지 (4)를 이용하면, 회로 기판 (1)이나 반도체 칩 (2)의 선팽창율의 차이를 적게 할 수 있기 때문에, 상술한 필렛부 (4b)의 응력 저감 구조의 작용 효과에 더하여, 응력 집중에 의한 크랙의 발생의 억제 혹은 저감을 더욱 효과적으로 달성할 수 있다.
봉지 수지 (4)의 열경화 수축율은 회로 기판 (1)이나 반도체 칩 (2)의 열수축율에 비해 크기 때문에 환경 온도 등의 변화에 의해 각 구성 부재가 상반되어 휨이 생기기 때문에, 특히 각 구성 부재의 경계 근방인 필렛부와 반도체 칩의 2a 부분에 응력이 집중하여 크랙의 발생 요인이 되기 쉬운 문제가 있다. 따라서 상기의 조건을 만족시키는 유리 전이 온도나 선팽창율이 낮은 봉지 수지 (4)를 이용함으로써 봉지 수지 (4)와 회로 기판 (1)이나 반도체 칩 (2)의 선팽창율 등의 차이로부터 생기는 열응력을 완화할 수 있는 효과를 얻을 수 있다.
또, 도 1에 있어서, 봉지 수지 (4)는 적어도 1종의 에폭시 수지를 포함하는 수지이며, 경화제, 실란 커플링제 및 무기 충전재를 함유하는 것을 사용할 수 있다. 이와 같은 봉지 수지는 신뢰성 향상에 기여하는 내열성이나 유전특성 등이 뛰어난 동시에, 가교 밀도의 조절에 의해 경화물의 유리 전이 온도나 탄성률 등을 낮게 하여, 상기와 같은 응력 저감 구조에 기여하는 것으로 하는 것이 바람직하다.
도 1에 있어서, 봉지 수지 (4)는 언더필부 (4a)의 형성에 사용되는 봉지 수지와 필렛부 (4b)의 형성에 사용되는 봉지 수지가 동일한 것이라도 되고, 혹은 점도나 선팽창 계수 등의 특성이 서로 다른 봉지 수지여도 된다. 동일한 봉지 수지를 이용하는 경우에는 양 봉지 수지 사이의 선팽창율의 차이에 의한 응력의 발생의 영향을 고려할 필요가 없는 것이나 작업성 등이 뛰어난 이점이 있다. 한편, 다른 봉지 수지를 이용하는 경우에는 예를 들면, 언더필부 (4a)에는 언더필부의 충전성이나 접착성을 향상시키기 위해서 유동성 등이 뛰어난 수지를 사용함과 동시에, 필렛부 (4b)에는 성형의 용이성이나 밀착성을 향상시키기 위해서 적당한 점도를 가지는 수지를 사용할 수 있다.
여기서 봉지 수지에 대해 더욱 상세하게 설명하면, 상기 봉지 수지 (4)는 열경화 수지 조성물이며, 한 형태로는 (A) 에폭시 수지, (B) 경화제, (C) 실란 커플링제 및 (D) 무기 충전재ㆍ필러를 함유하는 액상 에폭시 수지 조성물의 경화물이다. 또, 상기 봉지 수지는 상기 성분 (A)~(D)에 더하여, 필요에 따라 (E) 그 외의 첨가제를 함유해도 된다. 이하, 각 성분에 대해 설명한다.
봉지 수지 (4)에 이용되는 (A) 에폭시 수지란 1분자 중에 에폭시기를 2개 이상 가지는 것이면 특별히 분자량이나 구조는 한정되는 것은 아니다. 예를 들면 노볼락형 에폭시 수지, 비스페놀형 에폭시 수지, 방향족 글리시딜아민형 에폭시 수지, 하이드로퀴논형 에폭시 수지, 비페닐형 에폭시 수지, 스틸벤형 에폭시 수지, 트리페놀메탄형 에폭시 수지, 트리페놀프로판형 에폭시 수지, 알킬 변성 트리페놀메탄형 에폭시 수지, 트리아진핵 함유 에폭시 수지, 디시클로펜타디엔 변성 페놀형 에폭시 수지, 나프톨형 에폭시 수지, 나프탈렌형 에폭시 수지, 페놀아랄킬형 에폭시 수지, 나프톨 아랄킬형 에폭시 수지, 지방족 에폭시 수지 등을 들 수 있다.
이 경우, 방향족환에 글리시딜에테르 구조 또는 글리시딜아민 구조가 결합한 구조를 포함하는 것이 내열성, 기계 특성, 내습성이라는 관점에서 바람직하고, 지방족 또는 지환식 에폭시 수지는 신뢰성, 특히 접착성이라는 관점에서 사용하는 양을 제한하는 편이 바람직하다. 이들은 단독으로도 2종 이상 혼합하여 사용해도 된다. 본 발명에 이용하는 봉지 수지 조성물의 모양으로는 에폭시 수지로서 최종적으로 상온(25℃)에서 액상인 것이 바람직하지만, 상온에서 고체인 에폭시 수지라도, 상온에서 액상인 에폭시 수지에 용해시켜 결과적으로 액상이면 된다.
봉지 수지 (4)에 이용되는 (B) 경화제는 에폭시 수지 중의 에폭시기와 공유결합을 형성하는 것이 가능한 관능기를 1 분자 중에 2개 이상 포함하는 것, 다만 관능기가 산무수물기인 경우에는 산무수물 관능기를 1개 이상 포함하는 것이면 특별히 분자량이나 구조는 한정되는 것은 아니다. 관능기의 구체적인 예로는 페놀성 수산기, 산무수물, 1급 아민, 2급 아민 등이 있다.
상기 경화제는 단독으로 이용해도, 같은 관능기를 포함하는 2종 이상의 경화제를 배합하여 이용해도 되고, 또한 가사 시간(pot life)나 에폭시 수지와의 경화성을 해치지 않는 범위이면, 다른 관능기를 포함하는 경화제를 2종 이상 배합하여 이용해도 된다. 반도체 장치의 봉지 용도를 고려하면, 내열성, 전기적 및 기계적 특성이라는 관점에서 페놀 수지 및 방향족 폴리아민형 경화제가 바람직하다. 또한 밀착성, 내습성을 겸비한다는 관점에서는 방향족 폴리아민형 경화제가 바람직하다.
경화제의 배합량은 에폭시 수지의 에폭시 당량에 대해서 경화제의 활성 수소 당량으로 0.6~1.4의 범위이며, 보다 바람직하게는 0.7~1.3의 범위이다. 여기서 경화제의 활성 수소 당량이 상기 범위를 벗어나는 경우에는 반응성이나 조성물의 내열성이 현저하게 손상되기 때문에 바람직하지 않다. 단, 경화제에 포함되는 관능기가 산무수물기인 경우는 1개의 산무수물 관능기로부터 2개의 카르복시산 관능기가 유도되는 것으로부터, 산무수물 관능기 1개에 대해 2개의 활성 수소가 포함되는 것으로 계산한다.
봉지 수지 (4)에 이용되는 (C) 실란 커플링제는, 그 화학 구조로는 1분자 중에 알콕시기가 결합한 규소 원자와 관능기가 결합한 탄화수소부를 포함하는 화학 구조를 가지는 것이면, 특별히 분자량이나 구조는 한정되는 것은 아니다. 예를 들면, 3-글리시독시프로필트리메톡시실란, 3-글리시독시프로필트리에톡시실란, 3-글리시독시프로필메틸디메톡시실란, 3-글리시독시프로필에틸디에톡시실란, 2-(3,4-에폭시시클로헥실)에틸트리메톡시실란 등의 에폭시실란 커플링제, 3-메타크릴옥시프로필트리메톡시실란, 3-메타크릴옥시프로필트리에톡시실란, 3-메타크릴옥시프로필메틸디메톡시실란, 3-메타크릴옥시프로필에틸디에톡시실란, 3-아크릴옥시프로필트리메톡시실란 등의 아크릴레이트기가 결합한 실란 커플링제, N-아미노에틸화 아미노프로필메틸디알콕시실란, N-아미노에틸화 아미노프로필트리알콕시실란, 3-아미노프로필트리메톡시실란, 3-아미노프로필트리에톡시실란, N-페닐-γ-아미노프로필트리메톡시실란, N-페닐-γ-아미노프로필트리에톡시실란, N-페닐-γ-아미노부틸트리메톡시실란, N-페닐-γ-아미노부틸트리에톡시실란 등의 아미노실란 커플링제, N-(1,3-디메틸부틸리덴)-3-(트리에톡시실릴)프로필아민, N-(벤질리덴)-3-(트리에톡시실릴)프로필아민 등 아미노실란 커플링제의 1급 아미노기를 케톤 또는 알데히드를 반응시켜 보호한 잠재성 아미노실란 커플링제, 3-메르캅토프로필트리메톡시실란, 3-메르캅토프로필메틸디메톡시실란과 같은 메르캅토실란 커플링제, 비스(3-트리에톡시실릴프로필)테트라설파이드, 비스(3-트리에톡시실릴프로필)디설파이드와 같이 열분해함으로써 메르캅토실란 커플링제와 같은 기능을 발현하는 실란 커플링제 등이 있다. 또 이러한 실란 커플링제는 미리 가수분해 반응시킨 것을 배합해도 된다. 이들은 단독으로도, 2종 이상 혼합하여 사용해도 된다. 본 발명의 경우, 에폭시실란 커플링제는 회로 기판, 반도체 장치의 부재 표면(회로 기판 표면의 솔더레지스트, 실리콘 칩 표면의 폴리이미드, 실리콘 칩의 측면)에 대한 밀착성이 비교적 양호하다는 관점에서 바람직하다. 아미노실란 커플링제, 잠재성 아미노실란 커플링제 및 메르캅토실란 커플링제는 실리콘 칩 표면의 폴리이미드 및 질화규소 표면과의 밀착성이 매우 양호하기 때문에 바람직하다.
실란 커플링제의 배합 방법으로는 수지 조성물을 제조하는 과정에서 실리카 필러와 다른 재료를 혼합할 때 동시에 커플링제를 배합, 분산, 혼합하는 인테그랄 블렌드 방식, (A) 에폭시 수지, (B) 방향족 아민 경화제 및/또는 실리카 필러 이외의 다른 첨가제에 사전에 커플링제를 분산ㆍ용해시킨 후 나머지 재료에 배합되는 마스터 배치 방식, 사전에 커플링제를 실리카 필러 표층에 화학 수식하는 방식 등이 있으며, 이들 중 어느 배합 방법을 취해도, 이들을 조합한 배합 방법을 실시해도 된다. 보다 바람직하게는 마스터 배치 방식 또는 마스터 배치 방식과 실리카 표층에 화학 수식하는 방법을 조합한 배합 방법이 균일한 수지 조성물을 얻을 수 있다.
봉지 수지 (4)에 이용되는 (D) 무기 충전재ㆍ필러에는 탈크, 소성 클레이, 미소성 진흙, 마이카, 유리 등의 규산염, 산화 티탄, 알루미나, 용융 실리카(용융 구상 실리카, 용융 파쇄 실리카), 합성 실리카, 결정 실리카 등의 실리카 분말 등의 산화물, 탄산칼슘, 탄산마그네슘, 하이드로탈사이트 등의 탄산염, 수산화알루미늄, 수산화마그네슘, 수산화칼슘 등의 수산화물, 황산바륨, 황산칼슘, 아황산칼슘 등의 황산염 또는 아황산염, 붕산아연, 메타붕산바륨, 붕산알루미늄, 붕산칼슘, 붕산나트륨 등의 붕산염, 질화알루미늄, 질화붕소, 질화규소 등의 질화물 등을 들 수 있다. 이들 무기 충전재는 단독으로도, 혼합하여 사용해도 된다. 이들 중에서도 수지 조성물의 내열성, 내습성, 강도 등을 향상할 수 있는 점에서 용융 실리카, 결정 실리카, 합성 실리카 분말이 바람직하다.
상기 무기 충전재의 형상은 특별히 한정되지 않지만, 충전 특성의 관점에서 형상은 구상인 것이 바람직하다. 이 경우, 무기 충전재의 평균 입자 지름은 바람직하게는 0.1~20㎛이며, 특히 바람직하게는 0.2~8㎛이다. 평균 입자 지름이 상기 하한값을 초과하는 경우는 수지 조성물의 점도가 저하하기 때문에 충전성이 향상하고, 상기 상한값을 초과하지 않는 경우는 수지 조성물이 반도체 장치의 틈새에 충전할 때 수지 막힘이 일어나기 어렵기 때문에 바람직하다.
봉지 수지 (4)에는 필요에 따라, 상기 성분 외에 저응력재, 희석제, 안료, 난연제, 계면활성제, 레벨링제, 소포제 등의 다른 첨가물(E)을 배합해도 지장이 없다.
봉지 수지의 제조 방법으로는 각 성분, 첨가물 등을 플래니터리믹서, 3본 롤, 2본 열 롤, 자동 막자사발(auto mortar) 등의 장치를 이용하여 분산혼련한 후, 진공하에서 탈포처리하여 제조한다. 미리 또는 제조 도중 단계에서 원재료 중의 휘발분을 제거하는 목적으로 대기압 또는 감압 분위기하, 에폭시 수지와 경화제의 반응이나 각 성분의 분해 반응이 일어나지 않는 온도 범위, 예를 들면 50℃~200℃에서 가열처리를 실시해도 지장이 없다. 또 분산 혼합 공정의 도중 단계 또는 최종 단계에, 5℃~35℃ 온도에서, 12~96시간 범위로 양생을 실시해도 된다.
<회로 기판에 대하여>
도 1에 있어서, 회로 기판 (1)은 경화물의 유리 전이 온도가 160~270℃, 선팽창 계수가 10~20ppm/℃인 수지 조성물을 포함하는 코어층에, 경화물의 유리 전이 온도가 170~250℃, 선팽창 계수가 10~45ppm/℃인 수지 조성물을 포함하는 적어도 1층의 절연층이 형성된 다층 회로 기판이다.
한정되는 것은 아니지만, 코어층의 두께는 20~400㎛, 절연층의 두께는 10~60㎛로서, 코어층과 예를 들면 2~6층의 절연층을 포함하여 구성된다.
상기 회로 기판의 외층 표면에는 도체의 보호, 절연성 유지 등의 목적으로 솔더 레지스트 등의 내열성 코팅층을 마련하고 있어도 된다.
회로 기판 (1) 특성의 조정은 당업자이면 과도한 실험을 실시하는 일 없이 실시할 수 있다. 이와 같은 특성을 가지는 회로 기판 (1)을 이용하면, 회로 기판 (1)과 봉지 수지 (4)의 선팽창율의 차이를 작게 할 수 있기 때문에, 상술한 필렛부 (4b)의 응력 저감 구조의 작용 효과와 봉지 수지 (4) 특성의 조정에 의한 작용 효과에 더하여, 응력 집중에 의한 크랙 발생의 억제 혹은 저감을 더욱 양호하게 달성할 수 있다.
<코어층에 관하여>
회로 기판 (1)에 있어서, 코어층에 이용되는 코어재는 상술한 유리 전이 온도 및 선팽창 계수의 조건을 만족시키고, 적절한 강도를 가지고 있으면 되고, 특별히 한정하는 것은 아니지만, 열경화성 수지, 예를 들면, 시아네이트 수지와 페놀 수지와 에폭시 수지와 무기 충전재를 포함하는 수지 조성물을 섬유 기재(예를 들면 유리 섬유 시트 등)에 함침시키고 경화시켜서 이루어진 판 모양의 기재(이른바 프리프레그)를 매우 적합하게 이용할 수 있다.
상기 열경화성 수지로서 시아네이트 수지(시아네이트 수지의 프리폴리머를 포함한다)를 이용하면, 프리프레그의 선팽창 계수를 작게 할 수 있으며, 또한 프리프레그의 전기 특성(저유전율, 저유전 정접), 기계 강도 등도 뛰어나므로 바람직하다.
상기 시아네이트 수지는 예를 들면 할로겐화 시안 화합물과 페놀류를 반응시키고, 필요에 따라서 가열 등의 방법으로 프리폴리머화 함으로써 얻을 수 있다. 구체적으로는 노볼락형 시아네이트 수지, 비스페놀A형 시아네이트 수지, 비스페놀E형 시아네이트 수지, 테트라메틸 비스페놀F형 시아네이트 수지 등의 비스페놀형 시아네이트 수지 등을 들 수 있다. 이 중에서도 노볼락형 시아네이트 수지가 바람직하다. 이것에 의해, 가교 밀도 증가에 의한 내열성 향상과 수지 조성물 등의 난연성을 향상할 수 있다. 노볼락형 시아네이트 수지는 경화 반응 후에 트리아진환을 형성하기 때문이다. 또한, 노볼락형 시아네이트 수지는 그 구조상 벤젠환의 비율이 높고, 탄화하기 쉽기 때문이라고 생각된다. 또한, 프리프레그를 두께 0.5mm 이하로 했을 경우에도, 프리프레그를 경화시켜 제작한 회로 기판에 뛰어난 강성을 부여할 수 있다. 특히 가열시의 강성이 뛰어나므로 반도체 소자 실장시의 신뢰성도 특히 뛰어나다.
상기 노볼락형 시아네이트 수지로는 예를 들면 식 (I)로 표시되는 것을 사용할 수 있다.
[식 (I)]
Figure 112009013859313-PCT00001
상기 식 (I)로 표시되는 노볼락형 시아네이트 수지의 평균 반복 단위 n은 특별히 한정되지 않지만, 1~10이 바람직하고, 특히 2~7이 바람직하다. 평균 반복 단위 n이 상기 하한값 미만이면 노볼락형 시아네이트 수지는 내열성이 저하하여, 가열시에 저량체가 이탈, 휘발하는 경우가 있다. 또, 평균 반복 단위 n이 상기 상한값을 넘으면 용융 점도가 너무 높아져서 프리프레그의 성형성이 저하하는 경우가 있다.
상기 시아네이트 수지의 중량 평균 분자량은 특별히 한정되지 않지만, 중량 평균 분자량 500~4,500이 바람직하고, 특히 600~3,000이 바람직하다. 중량 평균 분자량이 상기 하한값 미만이면 프리프레그를 제작했을 경우에 점성(tackiness)이 생겨 프리프레그끼리 접촉했을 때 서로 부착하거나 수지의 전사가 생기거나 하는 경우가 있다. 또, 중량 평균 분자량이 상기 상한값을 넘으면 반응이 너무 빨라져서 회로 기판으로 했을 경우에 성형 불량이 생기거나 층간 박리(peeling) 강도가 저하하거나 하는 경우가 있다.
상기 시아네이트 수지 등의 중량 평균 분자량은 예를 들면 GPC(겔 퍼미에이션 크로마토그래피, 표준 물질: 폴리스티렌 환산)로 측정할 수 있다.
또, 특별히 한정되지 않지만, 상기 시아네이트 수지는 1 종류를 단독으로 이용할 수도 있고, 다른 중량 평균 분자량을 가지는 2 종류 이상을 병용하거나, 1 종류 또는 2 종류 이상과 그들의 프리폴리머를 병용하거나 할 수도 있다.
상기 열경화성 수지의 함유량은 특별히 한정되지 않지만, 상기 수지 조성물 전체의 5~50 중량%가 바람직하고, 특히 20~40 중량%가 바람직하다. 함유량이 상기 하한값 미만이면 프리프레그를 형성하는 것이 곤란해지는 경우가 있고, 상기 상한값을 넘으면 프리프레그의 강도가 저하하는 경우가 있다.
또, 상기 수지 조성물은 무기 충전재를 포함하는 것이 바람직하다. 이것에 의해, 회로 기판을 박막화(두께 0.5mm 이하)로 하여도 강도가 뛰어날 수 있다. 또한, 회로 기판의 저선팽창화를 향상할 수도 있다.
상기 무기 충전재로는 예를 들면 탈크, 소성 클레이, 미소성 클레이, 마이카, 유리 등의 규산염, 산화 티탄, 알루미나, 실리카, 용융 실리카 등의 산화물, 탄산칼슘, 탄산마그네슘, 하이드로탈사이트 등의 탄산염, 수산화알루미늄, 수산화마그네슘, 수산화칼슘 등의 수산화물, 황산바륨, 황산칼슘, 아황산칼슘 등의 황산염 또는 아황산염, 붕산아연, 메타붕산바륨, 붕산알루미늄, 붕산칼슘, 붕산나트륨 등의 붕산염, 질화알루미늄, 질화붕소, 질화규소, 질화탄소 등의 질화물, 티탄산스트론튬, 티탄산바륨 등의 티탄산염 등을 들 수 있다. 무기 충전재로서 이들 중 1 종류를 단독으로 이용할 수도 있고, 2 종류 이상을 병용하거나 할 수도 있다. 이들 중에서도 특히 실리카가 바람직하고, 용융 실리카(특히 구상 용융 실리카)가 저선팽창성이 뛰어난 점에서 바람직하다. 그 형상은 파쇄상, 구상이 있지만, 섬유 기재에 대한 함침성을 확보하기 위해서 수지 조성물의 용융 점도를 내리려면 구상 실리카를 사용하는 등, 그 목적에 맞춘 사용 방법이 채용된다.
상기 열경화성 수지로서 시아네이트 수지(특히 노볼락형 시아네이트 수지)를 이용하는 경우는 에폭시 수지(실질적으로 할로겐 원자를 포함하지 않는다)를 이용하는 것이 바람직하다. 여기서 실질적으로 할로겐 원자를 포함하지 않는다는 것은 예를 들면, 에폭시 수지 중의 할로겐 원자의 함유량이 0.15 중량% 이하 (JPCA-ES01-2003)인 것을 말한다.
상기 에폭시 수지로는 예를 들면 비스페놀 A형 에폭시 수지, 비스페놀 F형 에폭시 수지, 비스페놀 E형 에폭시 수지, 비스페놀 S형 에폭시 수지, 비스페놀 M형 에폭시 수지, 비스페놀 P형 에폭시 수지, 비스페놀 Z형 에폭시 수지 등의 비스페놀형 에폭시 수지, 페놀 노볼락형 에폭시 수지, 크레졸 노볼락 에폭시 수지 등의 노볼락형 에폭시 수지, 비페닐형 에폭시 수지, 크실릴렌형 에폭시 수지, 비페닐 아랄킬형 에폭시 수지 등의 아릴알킬렌형 에폭시 수지, 나프탈렌형 에폭시 수지, 안트라센형 에폭시 수지, 페녹시형 에폭시 수지, 디시클로펜타디엔형 에폭시 수지, 노르보르넨형 에폭시 수지, 아다만탄형 에폭시 수지, 플루오렌형 에폭시 수지 등을 들 수 있다.
에폭시 수지로서 이들 중 1 종류를 단독으로 이용할 수도 있고, 다른 중량 평균 분자량을 가지는 2 종류 이상을 병용하거나, 1 종류 또는 2 종류 이상과 그들 프리폴리머를 병용하거나 할 수도 있다.
이들 에폭시 수지 중에서도 특히 아릴알킬렌형 에폭시 수지가 바람직하다. 이것에 의해, 흡습 땜납 내열성 및 난연성을 향상시킬 수 있다.
상기 아릴알킬렌형 에폭시 수지란, 반복 단위 중에 하나 이상의 아릴 알킬렌기를 가지는 에폭시 수지를 말한다. 예를 들면 크실릴렌형 에폭시 수지, 비페닐디메틸렌형 에폭시 수지 등을 들 수 있다. 이들 중에서도 비페닐디메틸렌형 에폭시 수지가 바람직하다. 비페닐디메틸렌형 에폭시 수지는 예를 들면 식 (II)로 표시할 수 있다.
[식 (II)]
Figure 112009013859313-PCT00002
상기 식(II)로 표시되는 비페닐디메틸렌형 에폭시 수지의 평균 반복 단위 n은 특별히 한정되지 않지만, 1~10이 바람직하고, 특히 2~5가 바람직하다. 평균 반복 단위 n이 상기 하한값 미만이면 비페닐디메틸렌형 에폭시 수지는 결정화하기 쉬워져, 범용 용매에 대한 용해성이 비교적 저하하기 때문에 취급이 곤란해지는 경우가 있다. 또, 평균 반복 단위 n이 상기 상한값을 초과하면 수지의 유동성이 저하하여 성형 불량 등의 원인이 되는 경우가 있다.
상기 에폭시 수지의 함유량은 특별히 한정되지 않지만, 수지 조성물 전체의 1~55 중량%가 바람직하고, 특히 2~40 중량%가 바람직하다. 함유량이 상기 하한값 미만이면 시아네이트 수지의 반응성이 저하하거나, 얻어지는 제품의 내습성이 저하하거나 하는 경우가 있고, 상기 상한값을 초과하면 내열성이 저하하는 경우가 있다.
상기 에폭시 수지의 중량 평균 분자량은 특별히 한정되지 않지만, 중량 평균 분자량 500~20,000이 바람직하고, 특히 800~15,000이 바람직하다. 중량 평균 분자량이 상기 하한값 미만이면 프리프레그에 점성이 생기는 경우가 있고, 상기 상한값을 초과하면 프리프레그 제작시, 섬유 기재에 대한 함침성이 저하하여 균일한 제품을 얻을 수 없는 경우가 있다.
상기 에폭시 수지의 중량 평균 분자량은 예를 들면 GPC로 측정할 수 있다.
상기 열경화성 수지로서 시아네이트 수지(특히 노볼락형 시아네이트 수지)를 이용하는 경우는 페놀 수지를 이용하는 것이 바람직하다. 상기 페놀 수지로는 예를 들면 노볼락형 페놀 수지, 레졸형 페놀 수지, 아릴알킬렌형 페놀 수지 등을 들 수 있다. 페놀 수지로서 이들 중 1 종류를 단독으로 이용할 수도 있고, 다른 중량 평균 분자량을 가지는 2 종류 이상을 병용하거나, 1 종류 또는 2 종류 이상과 그들의 프리폴리머를 병용하거나 할 수도 있다. 이들 중에서도 특히 아릴알킬렌형 페놀 수지가 바람직하다. 이것에 의해, 더욱 흡습 땜납 내열성을 향상시킬 수 있다.
상기 아릴알킬렌형 페놀 수지로는, 예를 들면 크실릴렌형 페놀 수지, 비페닐디메틸렌형 페놀 수지 등을 들 수 있다. 비페닐디메틸렌형 페놀 수지는 예를 들면 식 (III)으로 표시할 수 있다.
[식 (III)]
Figure 112009013859313-PCT00003
상기 식 (III)으로 표시되는 비페닐디메틸렌형 페놀 수지의 반복 단위 n은 특별히 한정되지 않지만, 1~12가 바람직하고, 특히 2~8이 바람직하다. 평균 반복 단위 n이 상기 하한값 미만이면 내열성이 저하하는 경우가 있다. 또, 상기 상한값을 초과하면 다른 수지와의 상용성이 저하하여 작업성이 저하하는 경우가 있다.
전술한 시아네이트 수지(특히 노볼락형 시아네이트 수지)와 아릴알킬렌형 페놀 수지의 조합에 의해, 가교 밀도를 컨트롤하여 반응성을 용이하게 제어할 수 있다.
상기 페놀 수지의 함유량은 특별히 한정되지 않지만, 수지 조성물 전체의 1~55 중량%가 바람직하고, 특히 5~40 중량%가 바람직하다. 함유량이 상기 하한값 미만이면 내열성이 저하하는 경우가 있고, 상기 상한값을 초과하면 저선팽창의 특성이 손상되는 경우가 있다.
상기 페놀 수지의 중량 평균 분자량은 특별히 한정되지 않지만, 중량 평균 분자량 400~18,000이 바람직하고, 특히 500~15,000이 바람직하다. 중량 평균 분자량이 상기 하한값 미만이면 프리프레그에 점성이 생기는 경우가 있고, 상기 상한값을 초과하면 프리프레그 제작시, 섬유 기재에 대한 함침성이 저하하여 균일한 제품을 얻을 수 없는 경우가 있다.
상기 페놀 수지의 중량 평균 분자량은 예를 들면 GPC로 측정할 수 있다.
또한, 상기 시아네이트 수지(특히 노볼락형 시아네이트 수지)와 상기 페놀 수지(아릴알킬렌형 페놀 수지, 특히 비페닐디메틸렌형 페놀 수지)와 상기 에폭시 수지(아릴알킬렌형 에폭시 수지, 특히 비페닐디메틸렌형 에폭시 수지)의 조합을 이용하여 회로 기판을 제작했을 경우, 특히 뛰어난 치수 안정성을 얻을 수 있다.
상기 수지 조성물은 특별히 한정되지 않지만, 커플링제를 이용하는 것이 바람직하다. 이 커플링제는 상기 열경화성 수지와 상기 무기 충전재의 계면의 습윤성을 향상시킴으로써, 섬유 기재에 대해서 열경화성 수지 등 및 무기 충전재를 균일하게 정착시켜 내열성, 특히 흡습 후의 땜납 내열성을 개량할 수 있다.
상기 커플링제로는 통상 이용되는 것이라면 무엇이든 사용할 수 있지만, 구체적으로는 에폭시실란 커플링제, 양이온성 실란 커플링제, 아미노실란 커플링제, 티타네이트계 커플링제 및 실리콘 오일형 커플링제 중에서 선택되는 1종 이상의 커플링제를 사용하는 것이 바람직하다. 이것에 의해, 무기 충전재의 계면과의 습윤성을 높게 할 수 있으며, 그에 따라서 내열성을 보다 향상시킬 수 있다.
상기 커플링제의 함유량은 상기 무기 충전재의 비표면적에 의존하므로 특별히 한정되지 않지만, 무기 충전재 100 중량부에 대해서 0.05~3 중량부가 바람직하고, 특히 0.1~2 중량부가 바람직하다. 함유량이 상기 하한값 미만이면 무기 충전재를 충분히 피복할 수 없기 때문에 내열성을 향상하는 효과가 저하하는 경우가 있고, 상기 상한값을 초과하면 반응에 영향을 주어 휨 강도 등이 저하하는 경우가 있다.
상기 수지 조성물에는 필요에 따라서 경화촉진제를 이용해도 된다. 이 경화촉진제로는 공지의 것을 이용할 수 있다. 예를 들면 나프텐산아연, 나프텐산코발트, 옥틸산주석, 옥틸산코발트, 비스아세틸아세토네이트코발트(II), 트리스아세틸아세토네이트코발트(III) 등의 유기 금속염, 트리에틸아민, 트리부틸아민, 디아자비시클로[2,2,2]옥탄 등의 3급 아민류, 2-페닐-4-메틸 이미다졸, 2-에틸-4 에틸 이미다졸, 2-페닐-4-메틸 이미다졸, 2-페닐-4-메틸-5-히드록시 이미다졸, 2-페닐-4,5-디히드록시 이미다졸 등의 이미다졸류, 페놀, 비스페놀 A, 노닐페놀 등의 페놀 화합물, 아세트산, 벤조산, 살리실산, 파라톨루엔술폰산 등의 유기산 등, 또는 이 혼합물을 들 수 있다. 경화촉진제로서 이들 중의 유도체도 포함하여 1 종류를 단독으로 이용할 수도 있고, 이들의 유도체도 포함하여 2 종류 이상을 병용하거나 할 수도 있다.
상기 경화촉진제의 함유량은 특별히 한정되지 않지만, 상기 수지 조성물 전체의 0.05~5 중량%가 바람직하고, 특히 0.2~2 중량%가 바람직하다. 함유량이 상기 하한값 미만이면 경화를 촉진하는 효과가 나타나지 않는 경우가 있고, 상기 상한값을 초과하면 프리프레그의 보존성이 저하하는 경우가 있다.
상기 수지 조성물에서는 페녹시 수지, 폴리이미드 수지, 폴리아미드이미드 수지, 폴리페닐렌옥사이드 수지, 폴리에테르술폰 수지, 폴리에스테르 수지, 폴리에틸렌 수지, 폴리스티렌 수지 등의 열가소성 수지, 스티렌-부타디엔 공중합체, 스티렌-이소프렌 공중합체 등의 폴리스티렌계 열가소성 엘라스토머, 폴리올레핀계 열가소성 엘라스토머, 폴리아미드계 엘라스토머, 폴리에스테르계 엘라스토머 등의 열가소성 엘라스토머, 폴리부타디엔, 에폭시 변성 폴리부타디엔, 아크릴 변성 폴리부타디엔, 메타크릴 변성 폴리부타디엔 등의 디엔계 엘라스토머를 병용해도 된다.
또, 상기 수지 조성물에는 필요에 따라서 안료, 염료, 소포제, 레벨링제, 자외선 흡수제, 발포제, 산화 방지제, 난연제, 이온 포착제 등의 상기 성분 이외의 첨가물을 첨가해도 된다.
다음으로 프리프레그에 대해 설명한다.
상기의 수지 조성물을 섬유 기재(예를 들면 유리 섬유 시트 등)에 함침시키고 경화시켜서 이루어지는 판 모양의 기재(소위 프리프레그)인 코어재는 유전특성, 고온 다습하에서의 기계적 신뢰성, 전기적 접속 신뢰성 등의 각종 특성이 뛰어난 회로 기판 등을 제조하는데 매우 적합하다.
상기 섬유 기재로는 유리 직포, 유리 부직포 등의 유리 섬유 기재, 폴리아미드 수지 섬유, 방향족 폴리아미드 수지 섬유, 전방향족 폴리아미드 수지 섬유 등의 폴리아미드계 수지 섬유, 폴리에스테르 수지 섬유, 방향족 폴리에스테르 수지 섬유, 전방향족 폴리에스테르 수지 섬유 등의 폴리에스테르계 수지 섬유, 폴리이미드 수지 섬유, 불소 수지 섬유 등을 주성분으로 하는 직포 또는 부직포로 구성되는 합성 섬유 기재, 크라프트지(craft paper), 코튼 린터지(cotton linter paper), 린터와 크라프트 펄프의 혼초지(混抄紙) 등을 주성분으로 하는 종이 기재 등의 유기 섬유 기재 등을 들 수 있다. 이들 중에서도 유리 섬유 기재가 바람직하다. 이것에 의해, 프리프레그의 강도, 흡수율을 향상할 수 있다. 또, 프리프레그의 선팽창 계수를 작게 할 수 있다.
수지 조성물을 섬유 기재에 함침시키는 방법에는 예를 들면, 수지 조성물을 이용하여 수지 바니시를 조제하고, 섬유 기재를 수지 바니시에 침지하는 방법, 각종 코터에 의해 도포하는 방법, 스프레이에 의해 분사하는 방법 등을 들 수 있다. 이들 중에서도, 섬유 기재를 수지 바니시에 침지하는 방법이 바람직하다. 이것에 의해, 섬유 기재에 대한 수지 조성물의 함침성을 향상할 수 있다. 또한 섬유 기재를 수지 바니시에 침지하는 경우, 통상의 함침 도포 설비를 사용할 수 있다.
상기 수지 바니시에 이용되는 용매는 상기 수지 조성물 중의 수지 성분에 대해서 양호한 용해성을 나타내는 것이 바람직하지만, 악영향을 미치지 않는 범위에서 빈용매를 사용해도 상관없다. 양호한 용해성을 나타내는 용매로는 예를 들면 아세톤, 메틸에틸케톤, 메틸이소부틸케톤, 시클로헥산온, 테트라히드로푸란, 디메틸포름아미드, 디메틸아세트아미드, 디메틸술폭시드, 에틸렌글리콜, 셀로솔브계, 카르비톨계 등을 들 수 있다.
상기 수지 바니시의 고형분은 특별히 한정되지 않지만, 상기 수지 조성물의 고형분 40~80 중량%가 바람직하고, 특히 50~65 중량%가 바람직하다. 이것에 의해, 수지 바니시의 섬유 기재에 대한 함침성을 더욱 향상시킬 수 있다. 상기 섬유 기재에 상기 수지 조성물을 함침시켜, 소정 온도, 예를 들면 80~200℃ 등에서 건조시킴으로써 코어재를 얻을 수 있다.
<절연층에 관하여>
회로 기판 (1)에 있어서, 절연층에 이용되는 재료는 전술한 회로 기판 (1)의 유리 전이 온도 및 선팽창 계수의 조건을 만족시키고, 적절한 강도를 가지고 있으면 되고, 특별히 한정하는 것은 아니지만, 열경화성 수지를 포함하는 수지 조성물로 구성되어 있는 것이 바람직하다. 이것에 의해, 절연층의 내열성을 향상시킬 수 있다.
상기 열경화성 수지로는 예를 들면, 페놀노볼락 수지, 크레졸노볼락 수지, 비스페놀 A 노볼락 수지 등의 노볼락형 페놀 수지, 미변성의 레졸페놀 수지, 동유(桐油), 아마인유, 호두유 등으로 변성한 기름 변성 레졸페놀 수지 등의 레졸형 페놀 수지 등의 페놀 수지, 비스페놀 A형 에폭시 수지, 비스페놀 F형 에폭시 수지, 비스페놀 E형 에폭시 수지, 피스페놀 S형 에폭시 수지, 비스페놀 Z형 에폭시 수지, 비스페놀 P형 에폭시 수지, 비스페놀 M형 에폭시 수지 등의 비스페놀형 에폭시 수지, 페놀노볼락형 에폭시 수지, 크레졸노볼락 에폭시 수지 등의 노볼락형 에폭시 수지, 비페닐형 에폭시 수지, 비페닐 아랄킬형 에폭시 수지, 아릴알킬렌형 에폭시 수지, 나프탈렌형 에폭시 수지, 안트라센형 에폭시 수지, 페녹시형 에폭시 수지, 디시클로펜타디엔형 에폭시 수지, 노르보르넨형 에폭시 수지, 아다만탄형 에폭시 수지, 플루오렌형 에폭시 수지 등의 에폭시 수지, 요소 수지, 멜라민 수지 등의 트리아진환을 가지는 수지, 불포화 폴리에스테르수지, 비스말레이미드 수지, 폴리우레탄 수지, 디알릴프탈레이트 수지, 실리콘 수지, 벤조옥사딘환을 가지는 수지, 시아네이트 수지 등을 들 수 있다.
이들 중 1 종류를 단독으로 이용할 수도 있고, 다른 중량 평균 분자량을 가지는 2 종류 이상을 병용하거나, 1 종류 또는 2 종류 이상과 그들의 프리폴리머를 병용하거나 할 수도 있다.
또 이들 중에서도, 특히 시아네이트 수지(시아네이트 수지의 프리폴리머를 포함한다)가 바람직하다. 이것에 의해, 절연층의 선팽창 계수를 작게 할 수 있다. 또한, 절연층의 전기 특성(저유전율, 저유전 정접), 기계 강도 등도 뛰어나다.
상기 시아네이트 수지는 예를 들면 할로겐화 시안 화합물과 페놀류를 반응시켜, 필요에 따라서 가열 등의 방법으로 프리폴리머화함으로써 얻을 수 있다. 구체적으로는 노볼락형 시아네이트 수지, 비스페놀 A형 시아네이트 수지, 비스페놀 E형 시아네이트 수지, 테트라메틸비스페놀 F형 시아네이트 수지 등의 비스페놀형 시아네이트 수지 등을 들 수 있다. 이들 중에서도 노볼락형 시아네이트 수지가 바람직하다. 이것에 의해, 가교 밀도 증가에 의한 내열성 향상과 수지 조성물 등의 난연성을 향상시킬 수 있다. 노볼락형 시아네이트 수지는 경화 반응 후에 트리아진환을 형성하기 때문이다. 또한, 노볼락형 시아네이트 수지는 그 구조상 벤젠환의 비율이 높고, 탄화하기 쉽기 때문이라고 생각된다.
상기 노볼락형 시아네이트 수지로는 예를 들면 식 (I)로 표시되는 것을 사용할 수 있다.
[식 (I)]
Figure 112009013859313-PCT00004
상기 식(I)로 표시되는 노볼락형 시아네이트 수지의 평균 반복 단위 n은 특별히 한정되지 않지만, 1~10이 바람직하고, 특히 2~7이 바람직하다. 평균 반복 단위 n이 상기 하한값 미만이면 노볼락형 시아네이트 수지는 결정화하기 쉬워져, 범용 용매에 대한 용해성이 비교적 저하하기 때문에 취급이 곤란해지는 경우가 있다. 또, 평균 반복 단위 n이 상기 상한값을 초과하면 용융 점도가 너무 높아 져서 절연층의 성형성이 저하하는 경우가 있다.
상기 시아네이트 수지의 중량 평균 분자량은 특별히 한정되지 않지만, 중량 평균 분자량 500~4,500이 바람직하고, 특히 600~3,000이 바람직하다. 중량 평균 분자량이 상기 하한값 미만이면 절연층을 경화물의 기계적 강도가 저하하는 경우가 있고, 또한 절연층을 제작했을 경우에 점성이 생겨 수지의 전사가 생기거나 하는 경우가 있다. 또, 중량 평균 분자량이 상기 상한값을 초과하면 경화 반응이 빨라져, 기판(특히 회로 기판)으로 했을 경우에 성형 불량이 생기거나 층간 박리 강도가 저하하거나 하는 경우가 있다.
상기 시아네이트 수지 등의 중량 평균 분자량은 예를 들면 GPC(겔 퍼미에이션 크로마토그래피, 표준 물질: 폴리스티렌 환산)로 측정할 수 있다.
또, 특별히 한정되지 않지만, 상기 시아네이트 수지는 그 유도체도 포함하여 1 종류를 단독으로 이용할 수도 있고, 다른 중량 평균 분자량을 가지는 2 종류 이상을 병용하거나, 1 종류 또는 2 종류 이상과 그들의 프리폴리머를 병용하거나 할 수도 있다.
상기 열경화성 수지의 함유량은 특별히 한정되지 않지만, 상기 수지 조성물 전체의 5~50 중량%가 바람직하고, 특히 10~40 중량%가 바람직하다. 함유량이 상기 하한값 미만이면 절연층을 형성하는 것이 곤란해지는 경우가 있고, 상기 상한값을 초과하면 절연층의 강도가 저하하는 경우가 있다.
상기 열경화성 수지로서 시아네이트 수지(특히 노볼락형 시아네이트 수지)를 이용하는 경우에는 에폭시 수지(실질적으로 할로겐 원자를 포함하지 않음)를 병용하는 것이 바람직하다. 여기서 실질적으로 할로겐 원자를 포함하지 않는다라는 것은 예를 들면, 에폭시 수지 중의 할로겐 원자의 함유량이 0.15 중량% 이하(JPCA-ES01-2003)인 것을 말한다.
상기 에폭시 수지로는 예를 들면 비스페놀 A형 에폭시 수지, 비스페놀 F형 에폭시 수지, 비스페놀 E형 에폭시 수지, 비스페놀 S형 에폭시 수지, 비스페놀 Z형 에폭시 수지, 비스페놀 P형 에폭시 수지, 비스페놀 M형 에폭시 수지 등의 비스페놀형 에폭시 수지, 페놀노볼락형 에폭시 수지, 크레졸 노볼락 에폭시 수지 등의 노볼락형 에폭시 수지, 비페닐형 에폭시 수지, 크실릴렌형 에폭시 수지, 비페닐아랄킬형 에폭시 수지 등의 아릴알킬렌형 에폭시 수지, 나프탈렌형 에폭시 수지, 안트라센형 에폭시 수지, 페녹시형 에폭시 수지, 디시클로펜타디엔형 에폭시 수지, 노르보르넨형 에폭시 수지, 아다만탄형 에폭시 수지, 플루오렌형 에폭시 수지 등을 들 수 있다.
에폭시 수지로서, 이들 중 1 종류를 단독으로 이용할 수도 있고, 다른 중량 평균 분자량을 가지는 2 종류 이상을 병용하거나, 1 종류 또는 2 종류 이상과 그들의 프리폴리머를 병용하거나 할 수도 있다.
이들 에폭시 수지 중에서도 특히 아릴알킬렌형 에폭시 수지가 바람직하다. 이것에 의해, 흡습 땜납 내열성 및 난연성을 향상시킬 수 있다.
상기 아릴알킬렌형 에폭시 수지란 반복 단위 중에 하나 이상의 아릴 알킬렌기를 가지는 에폭시 수지를 말한다. 예를 들면 크실릴렌형 에폭시 수지, 비페닐디메틸렌형 에폭시 수지 등을 들 수 있다. 이들 중에서도 비페닐디메틸렌형 에폭시 수지가 바람직하다. 비페닐디메틸렌형 에폭시 수지는 예를 들면 식 (II)로 표시할 수 있다.
[식 (II)]
Figure 112009013859313-PCT00005
상기 식 (II)로 표시되는 비페닐디메틸렌형 에폭시 수지의 평균 반복 단위 n은 특별히 한정되지 않지만, 1~10이 바람직하고, 특히 2~5가 바람직하다. 평균 반복 단위 n이 상기 하한값 미만이면 비페닐디메틸렌형 에폭시 수지는 결정화하기 쉬워져, 범용 용매에 대한 용해성이 비교적 저하하기 때문에 취급이 곤란해지는 경우가 있다. 또, 평균 반복 단위 n이 상기 상한값을 초과하면 수지의 유동성이 저하하여 성형 불량 등의 원인이 되는 경우가 있다. 평균 반복 단위 n의 수를 상기 범위내로 함으로써, 이들 특성의 밸런스가 뛰어난 것으로 할 수 있다.
상기 에폭시 수지의 함유량은 특별히 한정되지 않지만, 수지 조성물 전체의 1~55 중량%가 바람직하고, 특히 5~40 중량%가 바람직하다. 함유량이 상기 하한값 미만이면 시아네이트 수지의 반응성이 저하하거나, 얻어지는 제품의 내습성이 저하하거나 하는 경우가 있고, 상기 상한값을 초과하면 저선팽창성, 내열성이 저하하는 경우가 있다.
상기 에폭시 수지의 중량 평균 분자량은 특별히 한정되지 않지만, 중량 평균 분자량 500~20,000이 바람직하고, 특히 800~15,000이 바람직하다. 중량 평균 분자량이 상기 하한값 미만이면 절연층의 표면에 점성이 생기는 경우가 있고, 상기 상한값을 초과하면 땜납 내열성이 저하하는 경우가 있다. 중량 평균 분자량을 상기 범위내로 함으로써, 이들 특성의 밸런스가 뛰어난 것으로 할 수 있다.
상기 에폭시 수지의 중량 평균 분자량은 예를 들면 GPC로 측정할 수 있다.
상기 수지 조성물은 제막성 수지를 함유하는 것이 바람직하다. 이것에 의해, 기재 부착 절연층을 제조할 때의 제막성이나 핸들링성을 더욱 향상시킬 수 있다.
상기 제막성 수지로는 예를 들면, 페녹시계 수지, 비스페놀 F계 수지, 올레핀계 수지 등을 들 수 있다.
제막성 수지로서 이들 중의 유도체도 포함하여 1 종류를 단독으로 이용할 수도 있고, 다른 중량 평균 분자량을 가지는 2 종류 이상을 병용하거나, 1 종류 또는 2 종류 이상과 그들의 프리폴리머를 병용하거나 할 수도 있다.
이들 중에서도, 페녹시계 수지가 바람직하다. 이것에 의해, 내열성 및 난연성을 향상시킬 수 있다.
상기 페녹시 수지로서 특별히 한정은 되지 않지만, 예를 들면, 비스페놀 A 골격을 가지는 페녹시 수지, 비스페놀 F 골격을 가지는 페녹시 수지, 비스페놀 S 골격을 가지는 페녹시 수지, 비스페놀 M 골격을 가지는 페녹시 수지, 비스페놀 P 골격을 가지는 페녹시 수지, 비스페놀 Z 골격을 가지는 페녹시 수지 등 비스페놀 골격을 가지는 페녹시 수지, 노볼락 골격을 가지는 페녹시 수지, 안트라센 골격을 가지는 페녹시 수지, 플루오렌 골격을 가지는 페녹시 수지, 디시클로펜타디엔 골격을 가지는 페녹시 수지, 노르보르넨 골격을 가지는 페녹시 수지, 나프탈렌 골격을 가지는 페녹시 수지, 비페닐 골격을 가지는 페녹시 수지, 아다만탄 골격을 가지는 페녹시 수지 등을 들 수 있다.
또 페녹시 수지로서 이들 중의 골격을 복수 종류 가진 구조를 이용할 수도 있고, 각각의 골격의 비율이 다른 페녹시 수지를 이용할 수 있다. 또한 다른 골격의 페녹시 수지를 복수 종류 이용할 수도 있고, 다른 중량 평균 분자량을 가지는 페녹시 수지를 복수 종류 이용하거나, 그들의 프리폴리머를 병용하거나 할 수도 있다.
이들 중에서도, 비페닐 골격과 비스페놀 S 골격을 가지는 페녹시 수지를 이용할 수 있다. 이것에 의해, 비페닐 골격이 가지는 강직성에 의해 유리 전이 온도를 높게 할 수 있는 동시에, 비스페놀 S 골격에 의해 다층 회로 기판을 제조할 때의 도금 금속의 부착성을 향상시킬 수 있다.
또, 비스페놀 A 골격과 비스페놀 F 골격을 가지는 페녹시 수지를 이용할 수 있다. 이것에 의해, 다층 회로 기판의 제조시에 내층 회로 기판에 대한 밀착성을 향상시킬 수 있다. 또한, 상기 비페닐 골격과 비스페놀 S 골격을 가지는 페녹시 수지와 비스페놀 A 골격과 비스페놀 F 골격을 가지는 페녹시 수지를 병용해도 된다.
상기 제막성 수지의 분자량으로는 특별히 한정되지 않지만, 중량 평균 분자량이 1,000~100,000인 것이 바람직하다. 더욱 바람직하게는 10,000~60,000이다. 제막성 수지의 중량 평균 분자량이 상기 하한값 미만이면, 제막성을 향상시키는 효과가 충분하지 않은 경우가 있다. 한편, 상기 상한값을 초과하면, 제막성 수지의 용해성이 저하하는 경우가 있다. 제막성 수지의 중량 평균 분자량을 상기 범위내로 함으로써, 이들 특성의 밸런스가 뛰어난 것으로 할 수 있다.
제막성 수지의 함유량으로는 특별히 한정되지 않지만, 수지 조성물 전체의 1~40 중량%인 것이 바람직하다. 더욱 바람직하게는 5~30 중량%이다.
제막성 수지의 함유량이 상기 하한값 미만이면, 제막성을 향상시키는 효과가 충분하지 않은 경우가 있다. 한편, 상기 상한값을 초과하면, 상대적으로 시아네이트 수지의 함유량이 적게 되기 때문에, 저선팽창성을 부여하는 효과가 저하하는 일이 있다. 제막성 수지의 함유량을 상기 범위내로 함으로써, 이들 특성의 밸런스가 뛰어난 것으로 할 수 있다.
절연층에 이용되는 상기 열경화성 수지 및, 제막성 수지는 모두 실질적으로 할로겐 원자를 포함하지 않는 것이 바람직하다. 이것에 의해, 할로겐 화합물을 이용하는 일 없이 난연성을 부여할 수 있다.
여기서 실질적으로 할로겐 원자를 포함하지 않는다라는 것은 예를 들면, 에폭시 수지 혹은 페녹시 수지 중의 할로겐 원자의 함유량이 0.15 중량% 이하(JPCA-ESO1-2003)인 것을 말한다.
상기 수지 조성물에는 필요에 따라서 경화촉진제를 이용해도 된다. 이 경화촉진제로는 공지의 것을 이용할 수 있다. 예를 들면 이미다졸 화합물, 나프텐산아연, 나프텐산코발트, 옥틸산주석, 옥틸산코발트, 비스아세틸아세토네이트코발트(II), 트리스아세틸아세토네이트코발트(III) 등의 유기 금속염, 트리에틸아민, 트리부틸아민, 디아자비시클로[2,2,2]옥탄 등의 3급 아민류, 페놀, 비스페놀 A, 노닐페놀 등의 페놀 화합물, 아세트산, 벤조산, 살리실산, 파라톨루엔술폰산 등의 유기산 등, 또는 이 혼합물을 들 수 있다. 경화촉진제로서 이들 중의 유도체도 포함하여 1 종류를 단독으로 이용할 수도 있고, 이들의 유도체도 포함하여 2 종류 이상을 병용하거나 할 수도 있다.
이들 경화촉진제 중에서도 특히 이미다졸 화합물이 바람직하다. 이것에 의해, 흡습 땜납 내열성을 향상시킬 수 있다. 그리고, 상기 이미다졸 화합물은 특별히 한정되지 않지만, 상기 시아네이트 수지, 에폭시 수지, 제막성 수지 성분과의 상용성을 가지는 것이 바람직하다.
여기서 상기 시아네이트 수지, 에폭시 수지, 제막성 수지 성분과의 상용성을 가진다는 것은 이미다졸 화합물을 상기 시아네이트 수지, 에폭시 수지, 제막성 수지 성분과 혼합, 혹은 이미다졸 화합물을 상기 시아네이트 수지, 에폭시 수지, 제막성 수지 성분과 유기용매와 함께 혼합했을 경우에, 실질적으로 분자 레벨까지 용해, 또는 그에 가까운 상태까지 분산할 수 있는 성상을 나타내는 것이다.
수지 조성물은 이와 같은 이미다졸 화합물을 이용함으로써, 시아네이트 수지나 에폭시 수지의 반응을 효과적으로 촉진시킬 수 있고, 또 이미다졸 화합물의 배합량을 줄여도 동등의 특성을 부여할 수 있다.
또한, 이와 같은 이미다졸 화합물을 이용한 수지 조성물은 수지 성분과의 사이에 미소한 매트릭스 단위로부터 높은 균일성으로 경화시킬 수 있다. 이것에 의해, 다층 회로 기판에 형성된 절연층의 절연성, 내열성을 높일 수 있다.
그리고, 이와 같은 수지 조성물로부터 형성된 절연층은 예를 들면 과망간산염, 중크롬산염 등의 산화제를 이용하여 표면의 조화(粗化) 처리를 실시하면, 조화 처리 후의 절연층 표면에 균일성이 높은 미소한 요철 형상을 다수 형성할 수 있다.
이와 같은 조화 처리 후의 절연층 표면에 금속 도금 처리를 실시하면, 조화 처리면의 평활성이 높기 때문에, 미세한 도체 회로를 정밀도가 좋게 형성할 수 있다. 또, 미소한 요철 형상에 의해 앵커(anchor) 효과를 높여 절연층과 도금 금속 사이에 높은 밀착성을 부여할 수 있다.
절연층의 수지 조성물에서 이용되는 상기 이미다졸 화합물로는 예를 들면, 1-벤질-2-메틸 이미다졸, 1-벤질-2-페닐 이미다졸, 2-페닐-4-메틸 이미다졸, 2-에틸-4-메틸 이미다졸, 2,4-디아미노-6-[2'-메틸이미다졸릴-(1')]-에틸-s-트리아진, 2,4-디아미노-6-(2'-운데실이미다졸릴)-에틸-s-트리아진, 2,4-디아미노-6-[2'-에틸-4-메틸이미다졸릴-(1')]-에틸-s-트리아진, 2-페닐-4,5-디히드록시메틸이미다졸, 2-페닐-4-메틸-5-히드록시메틸이미다졸 등을 들 수 있다.
이들 중에서도, 1-벤질-2-메틸 이미다졸, 1-벤질-2-페닐 이미다졸 및 2-에틸-4-메틸 이미다졸로부터 선택되는 이미다졸 화합물인 것이 바람직하다. 이들의 이미다졸 화합물은 특히 뛰어난 상용성을 가짐으로써 균일성이 높은 경화물을 얻을 수 있는 동시에, 미세하고 또한 균일한 조화면을 형성할 수 있으므로 미세한 도체 회로를 용이하게 형성할 수 있는 동시에, 다층 회로 기판에 높은 내열성을 발현시킬 수 있다.
상기 이미다졸 화합물의 함유량으로는 특별히 한정되지 않지만, 상기 시아네이트 수지와 에폭시 수지와의 합계에 대해서, 0.01~5 중량%가 바람직하고, 특히 0.05~3 중량%가 바람직하다. 이것에 의해, 특히 내열성을 향상시킬 수 있다.
또, 상기 수지 조성물은 무기 충전재를 포함하는 것이 바람직하다. 이것에 의해, 저선팽창성 및 난연성의 향상을 도모할 수 있다. 또, 상기 시아네이트 수지 및/또는 그 프리폴리머(특히 노볼락형 시아네이트 수지)와 무기 충전재의 조합에 의해 탄성률을 향상시킬 수 있다.
상기 무기 충전재로는 예를 들면 탈크, 소성 클레이, 미소성 클레이, 마이카, 유리 등의 규산염, 산화티탄, 알루미나, 실리카, 용융 실리카 등의 산화물, 탄산칼슘, 탄산마그네슘, 하이드로탈사이트 등의 탄산염, 수산화알루미늄, 수산화마그네슘, 수산화칼슘 등의 수산화물, 황산바륨, 황산칼슘, 아황산칼슘 등의 황산염 또는 아황산염, 붕산아연, 메타붕산바륨, 붕산알루미늄, 붕산칼슘, 붕산나트륨 등의 붕산염, 질화알루미늄, 질화붕소, 질화규소, 질화탄소 등의 질화물, 티탄산스트론튬, 티탄산바륨 등의 티탄산염 등을 들 수 있다. 무기 충전재로서 이들 중 1 종류를 단독으로 이용할 수도 있고, 2 종류 이상을 병용하거나 할 수도 있다. 이들 중에서도 특히 실리카가 바람직하고, 용융 실리카(특히 구상 용융 실리카)가 저선팽창성이 뛰어난 점에서 바람직하다. 그 형상은 파쇄상, 구상이 있지만, 섬유 기재에 대한 함침성을 확보하기 위해서 수지 조성물의 용융 점도를 내리려면 구상 실리카를 사용하는 등, 그 목적에 맞춘 사용 방법이 채용된다.
상기 무기 충전재의 평균 입자 지름으로는 특별히 한정되지 않지만, 0.01~5.0㎛인 것이 바람직하다. 더욱 바람직하게는 0.1~2.0㎛이다.
무기 충전재의 평균 입자 지름이 상기 하한값 미만이면, 본 발명의 수지 조성물을 이용하여 수지 바니시를 조제할 때, 수지 바니시의 점도가 높아지기 때문에, 기재 부착 절연 시트를 제작할 때의 작업성에 영향을 주는 경우가 있다. 한편, 상기 상한값을 초과하면, 수지 바니시 중에서 무기 충전재의 침강 등의 현상이 일어나는 경우가 있다. 무기 충전재의 평균 입자 지름을 상기 범위내로 함으로써, 이들 특성의 밸런스가 뛰어난 것으로 할 수 있다.
또 상기 무기 충전재는 특별히 한정되지 않지만, 평균 입자 지름이 단분산인 무기 충전재를 이용할 수도 있고, 평균 입자 지름이 다분산인 무기 충전재를 이용할 수 있다. 또한 평균 입자 지름이 단분산 및/또는 다분산인 무기 충전재를 1 종류 또는 2 종류 이상을 병용하거나 할 수도 있다.
상기 무기 충전재의 함유량으로서 특별히 한정되지 않지만, 수지 조성물 전체의 20~70 중량%인 것이 바람직하다. 더욱 바람직하게는 30~60 중량%이다.
무기 충전재의 함유량이 상기 하한값 미만이면, 저열팽창성, 저흡수성을 부여하는 효과가 저하하는 경우가 있다. 또, 상기 상한값을 초과하면, 수지 조성물의 유동성의 저하에 의해 절연층의 성형성이 저하하는 경우가 있다. 무기 충전재의 함유량을 상기 범위내로 함으로써, 이들 특성의 밸런스가 뛰어난 것으로 할 수 있다.
상기 수지 조성물은 특별히 한정되지 않지만, 커플링제를 이용하는 것이 바람직하다. 상기 커플링제는 상기 열경화성 수지와 상기 무기 충전재의 계면의 습윤성을 향상시킴으로써, 내열성, 특히 흡습 땜납 내열성을 향상시킬 수 있다.
상기 커플링제로는 통상 이용되는 것이라면 무엇이든 사용할 수 있지만, 구체적으로는 에폭시실란 커플링제, 양이온성 실란 커플링제, 아미노실란 커플링제, 티타네이트계 커플링제 및 실리콘 오일형 커플링제 중에서 선택되는 1종 이상의 커플링제를 사용하는 것이 바람직하다. 이것에 의해, 무기 충전재의 계면과의 습윤성을 높게 할 수 있으며, 그에 따라 내열성을 보다 향상시킬 수 있다.
상기 커플링제의 함유량으로는 특별히 한정되지 않지만, 무기 충전재 100 중량부에 대해서 0.05~3.00 중량부인 것이 바람직하다.
커플링제의 함유량이 상기 하한값 미만이면, 무기 충전재를 피복하여 내열성을 향상시키는 효과가 충분하지 않은 경우가 있다. 한편, 상기 상한값을 초과하면, 기재 부착 절연층의 휨 강도가 저하하는 경우가 있다. 커플링제의 함유량을 상기 범위내로 함으로써, 이들 특성의 밸런스가 뛰어난 것으로 할 수 있다.
상기 수지 조성물에서는 페녹시 수지, 폴리이미드 수지, 폴리아미드이미드 수지, 폴리페닐렌옥사이드 수지, 폴리에테르술폰 수지, 폴리에스테르 수지, 폴리에틸렌 수지, 폴리스티렌 수지 등의 열가소성 수지, 스티렌-부타디엔 공중합체, 스티렌-이소프렌 공중합체 등의 폴리스티렌계 열가소성 엘라스토머, 폴리올레핀계 열가소성 엘라스토머, 폴리아미드계 엘라스토머, 폴리에스테르계 엘라스토머 등의 열가소성 엘라스토머, 폴리부타디엔, 에폭시 변성 폴리부타디엔, 아크릴 변성 폴리부타디엔, 메타크릴 변성 폴리부타디엔 등의 디엔계 엘라스토머를 병용해도 된다.
또, 상기 수지 조성물에는 필요에 따라서, 안료, 염료, 소포제, 레벨링제, 자외선 흡수제, 발포제, 산화 방지제, 난연제, 이온 포착제 등의 상기 성분 이외의 첨가물을 첨가해도 된다.
또한 절연층에 이용하는 수지 조성물은 유리 섬유 시트를 비롯한 섬유 기재에 함침시켜도 되고, 수지 조성물을 그대로 경화시켜도 된다. 여기서 수지 조성물을 기재에 함침시키는 방법으로는 특별히 한정되지 않지만, 기재 부착 절연층은 상기 수지 조성물로 구성되는 수지층을 기재에 형성해서 이루어지는 것이다.
여기서 수지 조성물을 기재에 형성시키는 방법으로는 특별히 한정되지 않지만, 예를 들면, 수지 조성물을 용매 등에 용해ㆍ분산시켜 수지 바니시를 조제하고, 각종 코터 장치를 이용하여 수지 바니시를 기재에 도공한 후 이것을 건조하는 방법, 수지 바니시를 스프레이 장치를 이용하여 기재에 분무 도공한 후, 이것을 건조하는 방법 등을 들 수 있다.
이들 중에서도, 콤마 코터, 다이 코터 등의 각종 코터 장치를 이용하여 수지 바니시를 기재에 도공한 후 이것을 건조하는 방법이 바람직하다. 이것에 의해, 보이드가 없고, 균일한 절연층의 두께를 가지는 기재 부착 절연층을 효율적으로 제조할 수 있다.
상기 수지 바니시에 이용되는 용매는 상기 수지 조성물 중의 수지 성분에 대해서 양호한 용해성을 나타내는 것이 바람직하지만, 악영향을 미치지 않는 범위에서 빈용매를 사용해도 상관없다. 양호한 용해성을 나타내는 용매로는 예를 들면 아세톤, 메틸에틸케톤, 메틸이소부틸케톤, 시클로헥산온, 테트라히드로푸란, 디메틸포름아미드, 디메틸아세트아미드, 디메틸술폭시드, 에틸렌글리콜, 셀로솔브계, 카르피톨계 등을 들 수 있다.
상기 수지 바니시 중의 고형분 함유량으로는 특별히 한정되지 않지만, 30~80 중량%가 바람직하고, 특히 40~70 중량%가 바람직하다.
기재 부착 절연층에 있어서, 수지 조성물로부터 구성되는 절연층의 두께로는 특별히 한정되지 않지만, 5~100㎛인 것이 바람직하다. 더욱 바람직하게는 10~80㎛이다. 이것에 의해, 이 기재 부착 절연층을 이용하여 다층 회로 기판을 제조할 때, 내층 회로의 요철을 충전하여 성형할 수 있는 동시에, 바람직한 절연층 두께를 확보할 수 있다. 또, 기재 부착 절연층에 있어서는 절연층의 갈라짐 발생을 억제하여 재단시의 가루 떨어짐(powdering)을 줄일 수 있다.
기재 부착 절연층에 이용되는 기재로는 특별히 한정되지 않지만, 예를 들면, 폴리에틸렌 테레프탈레이트, 폴리부틸렌 테레프탈레이트 등의 폴리에스테르 수지, 불소계 수지, 폴리이미드 수지 등의 내열성을 가진 열가소성 수지 필름, 혹은 구리 및/또는 구리계 합금, 알루미늄 및/또는 알루미늄계 합금, 철 및/또는 철계 합금, 은 및/또는 은계 합금, 금 및 금계 합금, 아연 및 아연계 합금, 니켈 및 니켈계 합금, 주석 및 주석계 합금 등의 금속박 등을 이용할 수 있다.
상기 기재의 두께로는 특별히 한정되지 않지만, 10~100㎛의 것을 이용하면, 기재 부착 절연 시트를 제조할 때의 취급성이 양호하여 바람직하다.
또한 기재 부착 절연층을 제조함에 있어서는, 절연층과 접합되는 측의 절연 기재 표면의 요철은 매우 작은 것이 바람직하다. 이것에 의해, 본 발명의 작용을 효과적으로 발현시킬 수 있다.
<다층 회로 기판의 제조 방법에 대하여>
다음에, 기재 부착 절연층을 이용한 다층 회로 기판에 대해 설명한다.
상기 다층 회로 기판 (1)은 상기 기재 부착 절연층을 내층 회로판의 한면 또는 양면에 겹쳐맞추고 가열 가압 성형하여 이루어진 것이다.
구체적으로는 상기 기재 부착 절연층의 절연층측과 내층 회로판을 맞추고, 진공 가압식 라미네이터 장치 등을 이용하여 진공 가열 가압 성형시키고, 그 후 열풍 건조 장치 등으로 가열 경화시킴으로써 얻을 수 있다.
여기서 가열 가압 성형하는 조건으로는 특별히 한정되지 않지만, 일례를 들면, 온도 60~160℃, 압력 0.2~3 MPa로 실시할 수 있다. 또, 가열 경화시키는 조건으로는 특별히 한정되지 않지만, 온도 140~240℃, 시간 30~120분간 실시할 수 있다.
혹은 상기 기재 부착 절연층의 절연 수지를 내층 회로판에 겹쳐 맞추고, 이것을 평판 프레스 장치 등을 이용해 가열 가압 성형함으로써 얻을 수 있다. 여기서 가열 가압 성형하는 조건은 특별히 한정되지 않지만, 일례를 들면, 온도 140~240℃, 압력 1~4 MPa로 실시할 수 있다.
<반도체 패키지의 제조 방법에 대하여>
다음으로, 도 1에서의 플립 칩 반도체 패키지의 제조 방법에 대해 설명한다.
본 발명 방법의 일실시형태에서는 회로 기판 (1)의 반도체 칩 접속용 전극면과 반도체 칩 (2)의 전극면을 플립 칩 접합하는 접합 공정과, 상기 회로 기판 (1)과 상기 반도체 칩 (2) 사이에 봉지 수지 (4)를 주입하여 언더필부 (4a)를 형성함과 동시에, 반도체 칩 (2)의 외주측부에 봉지 수지 (4)를 부여하여 필렛부 (4b)를 형성하는 봉지 공정을 구비한다.
플립 칩 접합 공정은 종래의 공정과 다른 곳이 없기 때문에 설명을 생략한다.
봉지 공정은 공정의 순서 자체는 종래의 공정과 다른 곳은 없지만, 이 공정에 있어서, 필렛부 (4b)를 표면이 반도체 칩 (2)의 외주측부 윗 테두리로부터 기판을 향해서 바깥쪽으로 연장된 경사면을 이루어, 이 경사면과 반도체 칩 (2)의 외주측부가 이루는 경사각이 반도체 칩의 외주측부의 윗 테두리 근방에 있어서 50도 이하로 된 구조로 형성할 수 있다.
상기 봉지 공정은 보다 상세하게는 회로 기판 (1)과 반도체 칩 (2) 사이에 봉지 수지를 주입해 언더필부 (4a)를 형성하는 주입 공정과, 반도체 칩의 외주측부에 봉지 수지를 부여하여 필렛부 (4b)를 형성하는 필렛부 형성 공정을 구비한다. 즉, 언더필부 (4a)와 필렛부 (4b)를 이것을 단일한 주입 조작으로 실시하는 것도 가능하겠지만, 언더필부 (4a)를 형성하는 주입 공정과 필렛부 (4b)를 형성하는 필렛부 형성 공정의 2가지 공정으로 하여, 필렛부의 구조를 원하는 것으로 한다.
상기 주입 공정은 회로 기판 (1)과 반도체 칩 (2)를 플립 칩 접합한 봉지 수지 충전 전의 반도체 패키지와 봉지 수지 조성물을 가열하면서, 반도체 칩 (2)의 측 테두리부에 봉지 수지 조성물을 도포하여 모세관 현상에 의해 틈새에 고르게 퍼지게 하는 것이고, 생산 사이클을 단축시킬 목적으로, 반도체 패키지를 경사시키거나, 압력 차이를 이용하여 주입을 가속시키거나 하는 등의 방법을 병용해도 된다.
상기 주입 공정이 종료한 후에, 반도체 칩 (2)의 측 테두리부에 봉지 수지 조성물을 도포하고, 반도체 칩 (2)의 측 테두리부에 봉지 수지 조성물을 도포하여 필렛부 (4b)를 형성시킨다. 이 때에, 필렛부 (4b)에 보이드의 발생이 없도록 충전하는 것이 바람직하다.
이와 같이 하여 봉지 수지가 충전ㆍ도포된 곳에 100℃~170℃의 온도 범위에서 1~12시간 가열을 실시하여 봉지 수지를 경화시킨다. 여기서 경화의 온도 프로파일을 변경해도 되고, 예를 들면, 100℃, 1시간 가열한 후에 계속하여 150℃, 2시간 가열하는 것과 같이 단계적으로 온도를 변화시키면서 가열 경화를 실시해도 된다.
여기서 도 1에 있어서, 언더필부 (4a)를 형성하기 위한 봉지 수지 조성물과 필렛부 (4b)를 형성하기 위한 봉지 수지 조성물을 동일한 것으로 해도 되고, 여러 가지의 특성이 다른 별개의 봉지 수지 조성물로 해도 된다. 단, 별개의 봉지 수지 조성물을 이용하는 경우여도, 반도체 패키지의 상기 실시형태에 있어서 설명한 것과 같은 특성을 가지는 것으로부터 선택되지만, 어느 쪽의 경우여도, 봉지 수지를 형성하기 위한 봉지 수지 조성물의 점도는 50 Paㆍsec 이하(25℃)로 하는 것이 바람직하다. 또, 회로 기판 (1)에 대해서도, 반도체 패키지의 상기 실시형태에 있어서 설명한 것과 같은 특성을 가지는 것으로부터 선택되는 점은 마찬가지이다.
또, 봉지 수지를 주입할 때의 봉지 수지 조성물의 점도는 2 Paㆍsec 이하로 하는 것이 바람직하다. 주입시의 온도는 60~140℃이며, 보다 바람직하게는 100~120℃이다.
상기 실시형태에 의하면, 응력 저감 구조를 가지는 필렛부 (4b)를 종래의 방법으로 형성할 수 있고, 원하는 형상의 필렛을 성형하기 위한 부가적인 공정, 예를 들면 절삭 공정을 필요로 하는 일도 없다. 또, 상기 실시형태에 있어서는 봉지 수지 조성물의 종류를 언더필부의 형성과 필렛부의 형성에 있어서 다른 것으로 함으로써 필렛부의 구조 설계가 용이해진다.
또한 상기의 형태에서는 필렛부 (4b)의 응력 저감 구조에 더하여, 봉지 수지 (4)의 특성과 회로 기판 (1)의 특성을 조정하여, 응력 저감에 기여하는 것으로 했지만, 봉지 수지 (4)의 특성과 회로 기판 (1)의 특성 조정은 임의이다.
또한, 다른 실시형태에 있어서는 필렛부 (4b)의 응력 저감 구조에 더하여, 봉지 수지 (4)의 특성이 전술한 바와 같이 조정되어, 응력 집중에 의한 크랙 발생의 방지 또는 저감을 도모할 수 있다.
또, 다른 실시형태에 있어서는 필렛부 (4b)의 응력 저감 구조에 더하여, 회로 기판 (1)의 특성이 전술한 바와 같이 조정되어, 응력 집중에 의한 크랙의 발생의 방지 또는 저감을 도모할 수 있다.
<반도체 장치에 대하여>
상기에서 얻어진 플립 칩 반도체 패키지를 프린트 배선판에 실장하여 반도체 장치를 제작한다. 프린트 배선판은 마더보드로 일컬어지는 것으로, 일반적으로 이용되고 있는 것이면 특별히 한정되는 것은 아니다.
상술한 것처럼, 플립 칩 반도체 패키지의 응력 집중에 의한 크랙의 발생이 방지 또는 저감되기 때문에, 반도체 패키지 전체의 휨 상태를 저감할 수 있어 프린트 배선판에 실장했을 때의 접속 신뢰성의 향상을 도모할 수 있다.
도 1은 본 발명의 플립 칩 반도체 패키지의 일례를 나타내는 대략의 단면 모식도이다.
도 2는 본 발명의 플립 칩 반도체 패키지의 일례를 나타내는 대략의 단면도이다.
도 3은 종래의 플립 칩 반도체 패키지의 일례를 나타내는 단면 사진이다.
도 4는 본 발명의 플립 칩 반도체 패키지의 일례를 나타내는 단면 사진이다.
도 5는 종래의 플립 칩 반도체 패키지의 일례를 나타내는 윗면의 사진이다.
도 6은 본 발명의 플립 칩 반도체 패키지의 일례를 나타내는 윗면의 사진이다.
부호의 설명
1 회로기판
2 반도체 칩
3 땜납 볼
4 봉지 수지
4a 언더필부
4b 필렛부
T 반도체 칩의 높이 치수(두께)
이하, 본 발명을 실시예에 의해 설명하지만, 본 발명은 이것에 한정되는 것은 아니다.
1. 수지 경화물의 물성 시험
봉지 수지 조성물 1~6을 조제했다. 표 1에 봉지 수지 조성물의 조성 및 유리 전이 온도, 선팽창 계수, 탄성률, 점도의 측정 결과를 나타낸다.
유리 전이 온도에 대해서는 봉지 수지 조성물을 150℃×120분으로 경화한 후, 절삭에 의해 5×5×10mm의 시험편을 얻고, 이 시험편을 세이코제 TMA/SS120을 이용하여 압축하중 5g, -100℃로부터 300℃의 온도 범위를 승온 속도 10℃/분의 조건에서 측정했다. 동일한 측정에 의해 선팽창 계수도 얻었다.
탄성률에 대해서는 봉지 수지 조성물을 폭 10mm, 길이 약 150mm, 두께 4mm로 성형하고, 200℃ 오븐 내에서 30분간 경화한 후, 텐시론 시험기를 이용해 3점 휨 모드, 스팬 64mm, 속도 1mm/분의 조건에서 실온(19~26℃) 분위기하에서 측정하고, 얻어진 응력-변형 곡선의 초기 기울기에 의해 탄성률을 산출했다.
25℃에서의 점도 측정은 브룩필드형 점도계에 CP-51형 코터를 장착하여 5 rpm의 조건에서 측정을 실시했다. 110℃에서의 점도 측정은 HAAAKE사제 RheoStress RS150형 레오미터(rheometer)에 PP-60형 콘ㆍ플레이트를 장착하여 1 Hz의 조건에서 측정을 실시했다.
[표 1]
일반 명칭 상품명 봉지 수지 1 봉지 수지 2 봉지 수지 3 봉지 수지 4 봉지 수지 5 봉지 수지 6
에폭시수지 비스페놀 F형 에폭시수지 EXA- 830LVP 100 75 45 95 75 45
3 관능 글리시딜아민 E-630 0 25 55 5 25 55
경화제 방향족 1급 아민 형 경화제 kayahard AA 34 42 51 39 46 51
실란 커플링제 에폭시 실란 커플링제 KBM-403 5 5 5 5 5 5
첨가제 저응력제 E-1800- 6.5 5 5 5 5 5 5
희석제 DGME 2 2 2 2 2 2
충전재 구상 합성 실리카 아드마텍스 220 230 240 320 335 345
특성 유리 전이 온도(℃) 70 95 115 85 95 115
선팽창 계수(ppm/℃) 32 31 33 24 24 22
휨 탄성율(GPa: 25℃) 9 9 9 10 10 10
점도(25℃)(Paㆍsec) 13.2 10.8 10.8 44.4 42 44.4
점도(110℃)(Paㆍsec) 0.1 0.1 0.1 0.3 0.3 0.3
EXA-830LVP: 대일본 잉크화학공업(주)제, 에폭시 당량 161,
E-630: 재팬ㆍ에폭시ㆍ레진(주)제, N,N-비스(2,3-에폭시프로필)-4-(2,3-에폭시프로폭시)아닐론, 에폭시 당량 97.5
kayahard AA: 일본 화약(주)제, 3,3'-디에틸-4,4'-디아미노페닐메탄, 아민 당량 63.5
KBM-403: 신에츠 화학공업(주)제, 3-글리시독시프로필트리메톡시실란, 분자량 236.3, 이론 피복 면적 330 m2/g
에폭시 변성 폴리부타디엔(1): 신일본 석유화학(주)제, E-1800-6.5, 수평균 분자량 1800, 에폭시 당량 250,
시약 디에틸렌글리콜 모노에틸에테르: 와코 순약공업(주)제
2. 신뢰성 시험: 내(耐)리플로우 시험 + 열사이클 시험
또한, 상기 봉지 수지 1~6과 회로 기판 A~F와 실리콘 칩을 이용하여, 표 2~5에 나타내는 조합에 의해 플립 칩 실장에 의한 반도체 패키지를 제작했다.
회로 기판 A~F의 구성은 이하에 나타내는 대로이다.
회로 기판 A: 사이즈 50mm×50mm, 두께 0.7mm(690㎛), 회로층 8층(코어 기판: 히타치 화성공업(주)제 679FG, 두께 0.4mm, 절연층: 아지노모토(주)제 ABF-GX13, 두께 40㎛, SR(솔더레지스트)층 상하 25㎛)
회로 기판 B: 사이즈 50mm×50mm, 두께 0.5mm(490㎛), 회로층 8층(코어 기판: 히타치 화성공업(주)제 679FG, 두께 0.2mm, 절연층: 아지노모토(주)제 ABF-GX13 두께 40㎛, SR(솔더레지스트)층 상하 25㎛)
회로 기판 C: 사이즈 50mm×50mm, 두께 0.7mm(690㎛), 회로층 8층(코어 기판: 스미토모 베이클라이트(주)제 ELC4785GS, 두께 0.4mm, 절연층: 스미토모 베이클라이트(주)제 APL3601, 두께 40㎛, SR(솔더레지스트)층 상하 25㎛)
회로 기판 D: 사이즈 50mm×50mm, 두께 0.5mm(490㎛), 회로층 8층(코어 기판: 스미토모 베이클라이트(주)제 ELC4785GS, 두께 0.2mm, 절연층: 스미토모 베이클라이트(주)제 APL3601, 두께 40㎛, SR(솔더레지스트)층 상하 25㎛)
회로 기판 E: 사이즈 30mm×50mm, 두께 0.5mm(490㎛), 회로층 8층(코어 기판: 스미토모 베이클라이트(주)제 ELC4785GS, 두께 0.2mm, 절연층: 스미토모 베이클라이트(주) 제 APL3651, 두께 40㎛, SR층 상하 25㎛)
회로 기판 F: 사이즈 50mm×50mm, 두께 0.7mm(690㎛), 회로층 8층(코어 기판:히타치 화성공업(주)제 679FG, 두께 0.4mm, 절연층: 스미토모 베이클라이트(주) 제 APL3601, 두께 40㎛, SR(솔더레지스트)층 상하 25㎛)
(1) 비교예 1~18(필렛 사이즈 대: 경사각 (α)이 50도보다 크다)
조건: 30℃, 60%, 168시간의 전처리를 실시하고, 내리플로우 시험(피크 온도 260℃ 3회 실시) + 열사이클 시험(-55℃(30분)/125℃(30분)에서 100, 200, 300 사이클)을 실시한 후에, 크랙의 관찰을 실시했다. 샘플 총수에 대한 크랙이 발생한 불량인 반도체 패키지의 수를 「불량수/샘플 총수」로 표시한다. 평가 결과를 표 2~4에 나타낸다.
[표 2]
회로기판 코어층 종류 코어층 두께 절연층 종류 비교예 1 비교예 2 비교예 3 비교예 4 비교예 5 비교예 6
봉지 수지 종류
봉지 수지 1 봉지 수지 2 봉지 수지 3 봉지 수지 4 봉지 수지 5 봉지 수지 6
회로 기판 A 679FG 0.4mmt ABF-GX13 0/3 3/3 3/3 0/1 1/1 1/1
회로 기판 B 679FG 0.2mmt ABF-GX13 0/3 3/3 2/3 0/3 3/3 3/3
회로 기판 C ELC4785GS 0.4mmt APL3601 0/2 1/3 2/2 0/1 1/1 1/1
회로 기판 D ELC4785GS 0.2mmt APL3601 0/4 2/4 2/4 0/4 2/4 2/4
회로 기판 E ELC4785GS 0.2mmt APL3651 0/3 1/3 1/3 0/3 1/3 1/3
100회의 열 사이클 시험에 있어서, 필렛 형상의 윗 테두리 각도가 50도보다 큰 경우에도, 유리 전이 온도가 낮은 봉지 수지 1 및 봉지 수지 4를 이용한 반도체 패키지가 특히 신뢰성이 뛰어나고 크랙 발생율이 낮다.
[표 3]
회로기판 코어층 종류 코어층 두께 절연층 종류 비교예 7 비교예 8 비교예 9 비교예 10 비교예 11 비교예 12
봉지 수지 종류
봉지 수지 1 봉지 수지 2 봉지 수지 3 봉지 수지 4 봉지 수지 5 봉지 수지 6
회로 기판 A 679FG 0.4mmt ABF-GX13 2/3 3/3 3/3 1/1 1/1 1/1
회로 기판 B 679FG 0.2mmt ABF-GX13 2/3 3/3 2/3 2/3 3/3 3/3
회로 기판 C ELC4785GS 0.4mmt APL3601 0/2 2/3 2/2 1/1 1/1 1/1
회로 기판 D ELC4785GS 0.2mmt APL3601 0/4 3/4 3/4 2/4 3/4 3/4
회로 기판 E EL54785CS 0.2mmt APL3651 0/3 1/3 2/3 0/3 1/3 2/3
200회의 열 사이클 시험에 있어서, 필렛 형상의 각도가 50도보다 큰 경우에도, 유리 전이 온도가 낮은 봉지 수지 1 및 봉지 수지 4를 사용하고, 또한 회로 기판 C 및 회로 기판 D를 이용한 반도체 패키지가 특히 신뢰성이 뛰어나고 크랙 발생율이 낮다. 회로 기판 C 및 D는 다른 회로 기판과 비교해서 선팽창율이 작고, 유리 전이 온도가 높은 특성을 가지는 것이다.
[표 4]
회로기판 코어층 종류 코어층 두께 절연층 종류 비교예 13 비교예 14 비교예 15 비교예 16 비교예 17 비교예 18
봉지 수지 종류
봉지 수지 1 봉지 수지 2 봉지 수지 3 봉지 수지 4 봉지 수지 5 봉지 수지 6
회로 기판 A 679FG 0.4mmt ABF-GX13 3/3 3/3 3/3 1/1 1/1 1/1
회로 기판 B 679FG 0.2mmt ABF-GX13 2/3 3/3 2/3 2/3 3/3 3/3
회로 기판 C ELC4785GS 0.4mmt APL3601 2/2 2/3 2/2 1/1 1/1 1/1
회로 기판 D ELC4785GS 0.2mmt APL3601 2/4 4/4 3/4 3/4 3/4 3/4
회로 기판 E ELC4785GS 0.2mmt APL3651 1/3 2/3 3/3 1/3 2/3 2/3
300회의 열사이클 시험에 있어서, 필렛 형상의 각도가 50도보다 큰 경우에는 봉지 수지나 회로 기판의 특성에 상관없이, 신뢰성을 만족하는 것은 없다.
(2) 본 발명의 실시예 1~6(필렛 사이즈 소: 경사각이 50도 이하)
조건: 30℃, 60%, 168시간의 전처리를 실시하고, 내리플로우 시험(피크 온도 260℃, 3회 실시) + 열사이클 시험(-55℃(30분)/125℃(30분)에서 500 사이클)을 실시한 후에, 크랙의 관찰을 실시했다. 샘플 총수에 대한 크랙이 발생한 불량인 반도체 패키지의 수를 「불량수/샘플 총수」로 표시한다. 평가 결과를 표 5에 나타낸다.
[표 5]
회로기판 코어층 종류 코어층 두께 절연층 종류 실시예 1 실시예 2 실시예 3 실시예 4 실시예 5 실시예 6
봉지 수지 종류
봉지 수지 1 봉지 수지 2 봉지 수지 3 봉지 수지 4 봉지 수지 5 봉지 수지 6
회로 기판 A 679FG 0.4mmt ABF-GX13 0/3 0/3 0/3 0/3 0/3 0/3
회로 기판 B 679FG 0.2mmt ABF-GX13 0/2 0/2 0/2 0/2 0/2 0/2
회로 기판 C ELC4785GS 0.4mmt APL3601 0/3 0/3 0/3 0/3 0/3 0/3
회로 기판 D ELC4785GS 0.2mmt APL3601 0/2 0/2 0/2 0/2 0/2 0/2
회로 기판 E ELC4785GS 0.2mmt APL3651 0/3 0/3 0/3 0/3 0/3 0/3
회로 기판 F 679FG 0.4mmt APL3601 0/3 0/3 0/3 0/3 0/3 0/3
3. 필렛부의 형상 관찰
도 3은 상기 신뢰성 시험에 있어서 불량이 발생한 종래의 반도체 패키지의 단면 사진이다. 마찬가지로 도 1에 나타내는 측정 방법에 의해서, 도 3에 나타내는 필렛부의 윗 테두리 근방의 각도를 측정한 결과, 비교예 1~18의 경사각 (α)은 모두 50도보다 크고, 55도, 53도, 51도 중 어느 하나였다. 도 5에 나타내는 바와 같이, 크랙 발생에 의한 반도체 칩의 갈라짐이 발생했다.
도 4는 상기 신뢰성 시험에 있어서 불량이 발생하지 않았던 본 발명의 반도체 패키지의 단면 사진이다. 도 1에 나타내는 측정 방법에 따라, 도 4에 나타내는 필렛부 윗 테두리 근방의 각도를 측정한 결과, 실시예 1~6의 경사각 (α)이 순서대로 43도, 35도, 35도, 43도, 35도, 35도였다. 또, 경사면이 필렛부의 측단면에서 보아 오목하게 만곡하고 있었다. 도 6에 나타내는 대로, 크랙 발생에 의한 반도체 칩의 갈라짐은 발생하지 않았다.
이상의 실험 결과에 의해, 필렛부 윗 테두리 근방의 각도가 50도 이하인 경우에는 필렛부에 가해지는 반도체 칩으로부터의 박리 응력을 저감시키는 구조로 함으로써, 필렛부에서의 수지의 수축에 수반하는 박리 응력의 집중을 억제하여, 크랙 발생을 억제 또는 저감할 수 있는 것이 분명해졌다.
또한, 상기 필렛 형상에 더하여, 봉지 수지 및 회로 기판의 특성을 최적화함으로써 각 구성 부재 사이의 응력 저감 구조를 실현할 수 있어, 크랙 등의 발생이 없는 신뢰성이 높은 플립 칩 반도체 패키지를 얻을 수 있는 것이 분명해졌다.
또, 상기에서 얻어진 반도체 패키지의 BGA면에 땜납(조성: 예를 들면 Sn-3Ag-0.5Cu) 인쇄를 실시하고, 예를 들면 250℃ 리플로우로 땜납 볼을 붙인다. 그 후 미리 준비한 테스트용의 땜납 볼용 패드가 배치된 마더보드 기판(FR-4)에 배치하여, 예를 들면 250℃의 리플로우로 접속하여 반도체 장치로 했다. 이 반도체 장치에 대해 동작 확인하여, 실시예 1~6에 대해서는 문제가 없는 것을 확인했다. 또, 비교예 1~18은 양호한 것과 동작 결함이 있는 것이 혼재하고 있었다.

Claims (15)

  1. 회로 기판의 반도체 칩 접속용 전극면과 반도체 칩의 전극면이 플립 칩 접합되고, 또한 상기 회로 기판과 반도체 칩 사이에 봉지 수지가 주입됨과 동시에, 반도체 칩의 외주측부에 봉지 수지가 부여되어 필렛부가 형성되어 이루어진 플립 칩 반도체 패키지에 있어서, 상기 필렛부는 표면이 반도체 칩의 외주측부의 윗 테두리로부터 기판을 향해서 바깥쪽으로 연장된 경사면을 이루는 구조로 되며, 상기 경사면과 반도체 칩의 외주측부가 이루는 경사각이 반도체 칩의 외주측부의 윗 테두리 근방에 있어서 50도 이하로 된 것을 특징으로 하는 플립 칩 반도체 패키지.
  2. 청구항 1에 있어서,
    상기 경사각이 30도~50도의 범위에 있는 것을 특징으로 하는 플립 칩 반도체 패키지.
  3. 청구항 1 또는 청구항 2에 있어서,
    상기 경사면이 필렛부의 측단면에서 보아 오목하게 만곡하고 있는 것을 특징으로 하는 플립 칩 반도체 패키지.
  4. 청구항 1 내지 청구항 3 중 어느 한 항에 있어서,
    상기 봉지 수지의 경화물의 유리 전이 온도가 60~130℃인 것을 특징으로 하 는 플립 칩 반도체 패키지.
  5. 청구항 1 내지 청구항 4 중 어느 한 항에 있어서,
    상기 봉지 수지의 경화물의 선팽창 계수가 15~35ppm/℃인 것을 특징으로 하는 플립 칩 반도체 패키지.
  6. 청구항 1 내지 청구항 5 중 어느 한 항에 있어서,
    상기 봉지 수지가 적어도 1종의 에폭시 수지를 포함하고, 경화제, 실란 커플링제 및 무기 충전재를 추가로 함유하는 수지 조성물인 것을 특징으로 하는 플립 칩 반도체 패키지.
  7. 청구항 1 내지 청구항 6 중 어느 한 항에 있어서,
    상기 봉지 수지의 점도를 50 Paㆍsec 이하(25℃)로 하는 것을 특징으로 하는 플립 칩 반도체 패키지.
  8. 청구항 1 내지 청구항 7 중 어느 한 항에 있어서,
    상기 회로 기판이 경화물의 유리 전이 온도가 160~270℃, 선팽창 계수가 10~2Oppm/℃인 수지 조성물을 포함하는 코어층에, 경화물의 유리 전이 온도가170~250℃, 선팽창 계수가 10~45ppm/℃인 수지 조성물을 포함하는 적어도 1층의 절연층이 적층된 다층 회로 기판인 것을 특징으로 하는 플립 칩 반도체 패키지.
  9. 청구항 4 내지 청구항 8 중 어느 한 항 기재의 플립 칩 반도체 패키지에 이용되는 것을 특징으로 하는 봉지 수지.
  10. 프린트 배선판에, 청구항 1 내지 청구항 8 중 어느 한 항 기재의 플립 칩 반도체 패키지를 실장해서 이루어지는 것을 특징으로 하는 반도체 장치.
  11. 회로 기판의 반도체 칩 접속용 전극면과 반도체 칩의 전극면을 플립 칩 접합하는 접합 공정과, 상기 회로 기판과 상기 반도체 칩 사이에 봉지 수지를 주입하는 동시에, 반도체 칩의 외주측부에 봉지 수지를 부여하여 필렛부를 형성하는 봉지 공정을 구비하는 플립 칩 반도체 패키지의 제조 방법에 있어서, 상기 봉지 공정에 있어서, 상기 필렛부를 표면이 반도체 칩의 외주측부의 윗 테두리로부터 기판을 향하여 바깥쪽으로 연장된 경사면을 이루며, 이 경사면과 반도체 칩의 외주측부가 이루는 경사각이 반도체 칩의 외주측부의 윗 테두리 근방에 있어서 50도 이하가 되는 구조로 형성하는 것을 특징으로 하는 플립 칩 반도체 패키지의 제조 방법.
  12. 청구항 11에 있어서,
    상기 봉지 수지의 주입시의 점도를 2 Paㆍsec 이하로 하는 것을 특징으로 하는 플립 칩 반도체 패키지의 제조 방법.
  13. 청구항 11 또는 청구항 12에 있어서,
    상기 봉지 수지를 그 경화물의 유리 전이 온도가 60℃~130℃인 수지로 하는 것을 특징으로 하는 플립 칩 반도체 패키지의 제조 방법.
  14. 청구항 11 내지 청구항 13 중 어느 한 항에 있어서,
    상기 봉지 수지를 그 경화물의 선팽창 계수가 15~35ppm/℃인 수지로 하는 것을 특징으로 하는 플립 칩 반도체 패키지의 제조 방법.
  15. 청구항 11 내지 청구항 14 중 어느 한 항에 있어서,
    상기 회로 기판을 경화물의 유리 전이 온도가 160~270℃, 선팽창 계수가 10~2Oppm/℃인 수지 조성물을 포함하는 코어층에, 경화물의 유리 전이 온도가 170~250℃, 선팽창 계수가 10~45ppm/℃인 수지 조성물을 포함하는 적어도 1층의 절연층이 적층된 다층 회로 기판으로 하는 것을 특징으로 하는 플립 칩 반도체 패키지의 제조 방법.
KR1020097004796A 2006-08-10 2007-08-09 반도체 패키지와 그 제조 방법 및 봉지 수지 KR20090045319A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2006218117 2006-08-10
JPJP-P-2006-218117 2006-08-10

Publications (1)

Publication Number Publication Date
KR20090045319A true KR20090045319A (ko) 2009-05-07

Family

ID=39033086

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020097004796A KR20090045319A (ko) 2006-08-10 2007-08-09 반도체 패키지와 그 제조 방법 및 봉지 수지

Country Status (6)

Country Link
US (1) US20080036097A1 (ko)
JP (1) JPWO2008018557A1 (ko)
KR (1) KR20090045319A (ko)
CN (1) CN101523588A (ko)
TW (1) TW200814256A (ko)
WO (1) WO2008018557A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101233668B1 (ko) * 2010-12-23 2013-02-15 전자부품연구원 반도체 패키지 기판용 수지조성물

Families Citing this family (55)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009117345A2 (en) 2008-03-17 2009-09-24 Henkel Corporation Adhesive compositions for use in die attach applications
KR20110063445A (ko) * 2008-10-03 2011-06-10 스미토모 베이클리트 컴퍼니 리미티드 금속 부착 페놀 수지 적층판
US9289132B2 (en) 2008-10-07 2016-03-22 Mc10, Inc. Catheter balloon having stretchable integrated circuitry and sensor array
US8389862B2 (en) 2008-10-07 2013-03-05 Mc10, Inc. Extremely stretchable electronics
US8097926B2 (en) 2008-10-07 2012-01-17 Mc10, Inc. Systems, methods, and devices having stretchable integrated circuitry for sensing and delivering therapy
US9123614B2 (en) 2008-10-07 2015-09-01 Mc10, Inc. Methods and applications of non-planar imaging arrays
WO2010122757A1 (ja) * 2009-04-24 2010-10-28 パナソニック株式会社 半導体パッケージ部品の実装方法と実装構造体
EP2265099B1 (en) * 2009-06-04 2013-11-27 Honda Motor Co., Ltd. Semiconductor device and method of manufacturing the same
US8698320B2 (en) * 2009-12-07 2014-04-15 Henkel IP & Holding GmbH Curable resin compositions useful as underfill sealants for use with low-k dielectric-containing semiconductor devices
WO2011129272A1 (ja) * 2010-04-13 2011-10-20 積水化学工業株式会社 半導体チップ接合用接着材料、半導体チップ接合用接着フィルム、半導体装置の製造方法、及び、半導体装置
TWI432477B (zh) * 2010-08-18 2014-04-01 Benq Materials Corp 環氧樹脂組成物
US9064881B2 (en) * 2010-11-11 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Protecting flip-chip package using pre-applied fillet
JP2012178441A (ja) * 2011-02-25 2012-09-13 Sekisui Chem Co Ltd 接続構造体の製造方法及び接続構造体
JP6579464B2 (ja) * 2011-09-22 2019-09-25 日立化成株式会社 積層体、積層板、多層積層板、プリント配線板及び積層板の製造方法
US9226402B2 (en) 2012-06-11 2015-12-29 Mc10, Inc. Strain isolation structures for stretchable electronics
US9295842B2 (en) 2012-07-05 2016-03-29 Mc10, Inc. Catheter or guidewire device including flow sensing and use thereof
KR102000709B1 (ko) * 2012-08-31 2019-09-30 삼성디스플레이 주식회사 디스플레이 패널의 제조방법
JP6106389B2 (ja) * 2012-09-13 2017-03-29 ナミックス株式会社 先設置型半導体封止用フィルム
US9171794B2 (en) 2012-10-09 2015-10-27 Mc10, Inc. Embedding thin chips in polymer
US9082025B2 (en) 2012-10-09 2015-07-14 Mc10, Inc. Conformal electronics integrated with apparel
JP2014091744A (ja) * 2012-10-31 2014-05-19 3M Innovative Properties Co アンダーフィル組成物、半導体装置およびその製造方法
US8847412B2 (en) 2012-11-09 2014-09-30 Invensas Corporation Microelectronic assembly with thermally and electrically conductive underfill
JP5646021B2 (ja) * 2012-12-18 2014-12-24 積水化学工業株式会社 半導体パッケージ
JP6308344B2 (ja) * 2013-04-08 2018-04-11 味の素株式会社 硬化性樹脂組成物
US9706647B2 (en) 2013-05-14 2017-07-11 Mc10, Inc. Conformal electronics including nested serpentine interconnects
JP2016527649A (ja) 2013-08-05 2016-09-08 エムシー10 インコーポレイテッドMc10,Inc. 適合する電子機器を含む可撓性温度センサ
JP2016532468A (ja) 2013-10-07 2016-10-20 エムシー10 インコーポレイテッドMc10,Inc. 検知および分析のためのコンフォーマルセンサシステム
EP3071096A4 (en) 2013-11-22 2017-08-09 Mc10, Inc. Conformal sensor systems for sensing and analysis of cardiac activity
WO2015103580A2 (en) 2014-01-06 2015-07-09 Mc10, Inc. Encapsulated conformal electronic systems and devices, and methods of making and using the same
JP6637896B2 (ja) 2014-03-04 2020-01-29 エムシー10 インコーポレイテッドMc10,Inc. 電子デバイス用の可撓性を有するマルチパート封止ハウジングを備えるコンフォーマルなicデバイス
KR20160145552A (ko) 2014-04-22 2016-12-20 세키스이가가쿠 고교가부시키가이샤 관통 전극이 형성된 반도체 칩용 접착 필름
CN104078432A (zh) * 2014-07-15 2014-10-01 南通富士通微电子股份有限公司 Pop封装结构
DE102014112540A1 (de) * 2014-09-01 2016-03-03 Osram Opto Semiconductors Gmbh Optoelektronisches Bauteil
US9899330B2 (en) * 2014-10-03 2018-02-20 Mc10, Inc. Flexible electronic circuits with embedded integrated circuit die
USD781270S1 (en) 2014-10-15 2017-03-14 Mc10, Inc. Electronic device having antenna
TWI526129B (zh) * 2014-11-05 2016-03-11 Elite Material Co Ltd Multilayer printed circuit boards with dimensional stability
US10477354B2 (en) 2015-02-20 2019-11-12 Mc10, Inc. Automated detection and configuration of wearable devices based on on-body status, location, and/or orientation
WO2016140961A1 (en) 2015-03-02 2016-09-09 Mc10, Inc. Perspiration sensor
JP6469213B2 (ja) 2015-03-31 2019-02-13 浜松ホトニクス株式会社 半導体装置
US10653332B2 (en) 2015-07-17 2020-05-19 Mc10, Inc. Conductive stiffener, method of making a conductive stiffener, and conductive adhesive and encapsulation layers
US10709384B2 (en) 2015-08-19 2020-07-14 Mc10, Inc. Wearable heat flux devices and methods of use
JP6695046B2 (ja) * 2015-09-25 2020-05-20 パナソニックIpマネジメント株式会社 プリプレグ、金属張積層板、配線板、並びに、配線板材料の熱応力の測定方法
US10300371B2 (en) 2015-10-01 2019-05-28 Mc10, Inc. Method and system for interacting with a virtual environment
US10532211B2 (en) 2015-10-05 2020-01-14 Mc10, Inc. Method and system for neuromodulation and stimulation
EP3420732B8 (en) 2016-02-22 2020-12-30 Medidata Solutions, Inc. System, devices, and method for on-body data and power transmission
WO2017147053A1 (en) 2016-02-22 2017-08-31 Mc10, Inc. System, device, and method for coupled hub and sensor node on-body acquisition of sensor information
TWI694569B (zh) * 2016-04-13 2020-05-21 日商濱松赫德尼古斯股份有限公司 半導體裝置
CN109310340A (zh) 2016-04-19 2019-02-05 Mc10股份有限公司 用于测量汗液的方法和系统
US10447347B2 (en) 2016-08-12 2019-10-15 Mc10, Inc. Wireless charger and high speed data off-loader
CN106132080A (zh) * 2016-08-30 2016-11-16 江门全合精密电子有限公司 一种具有边绝缘结构的电银板及其制作方法
JP6991014B2 (ja) * 2017-08-29 2022-01-12 キオクシア株式会社 半導体装置
KR102660753B1 (ko) * 2018-02-01 2024-04-26 미쓰이금속광업주식회사 수지 조성물, 수지를 구비하는 구리박, 유전체층, 동장 적층판, 커패시터 소자 및 커패시터 내장 프린트 배선판
CN108648623B (zh) * 2018-04-24 2021-06-29 广州国显科技有限公司 显示屏、其制造方法及显示终端
CN111900094A (zh) * 2020-07-15 2020-11-06 中国电子科技集团公司第五十八研究所 一种高传输率晶圆级扇出型封装方法及其结构
CN115466486B (zh) * 2022-07-05 2023-07-28 上海道宜半导体材料有限公司 一种环氧树脂组合物及其制备方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0766326A (ja) * 1993-08-30 1995-03-10 Nippondenso Co Ltd 半導体装置
JP3961092B2 (ja) * 1997-06-03 2007-08-15 株式会社東芝 複合配線基板、フレキシブル基板、半導体装置、および複合配線基板の製造方法
JP3173459B2 (ja) * 1998-04-21 2001-06-04 日本電気株式会社 半導体装置の製造方法
US6571466B1 (en) * 2000-03-27 2003-06-03 Amkor Technology, Inc. Flip chip image sensor package fabrication method
JP5280597B2 (ja) * 2001-03-30 2013-09-04 サンスター技研株式会社 一液加熱硬化型エポキシ樹脂組成物および半導体実装用アンダーフィル材
JP2003258034A (ja) * 2002-03-06 2003-09-12 Mitsubishi Electric Corp 多層配線基体の製造方法および多層配線基体
US6885107B2 (en) * 2002-08-29 2005-04-26 Micron Technology, Inc. Flip-chip image sensor packages and methods of fabrication
US20040155358A1 (en) * 2003-02-07 2004-08-12 Toshitsune Iijima First and second level packaging assemblies and method of assembling package
JP3818268B2 (ja) * 2003-03-05 2006-09-06 セイコーエプソン株式会社 アンダーフィル材の充填方法
JP2005350647A (ja) * 2004-05-11 2005-12-22 Nitto Denko Corp 液状エポキシ樹脂組成物

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101233668B1 (ko) * 2010-12-23 2013-02-15 전자부품연구원 반도체 패키지 기판용 수지조성물

Also Published As

Publication number Publication date
US20080036097A1 (en) 2008-02-14
JPWO2008018557A1 (ja) 2010-01-07
CN101523588A (zh) 2009-09-02
WO2008018557A1 (fr) 2008-02-14
TW200814256A (en) 2008-03-16

Similar Documents

Publication Publication Date Title
KR20090045319A (ko) 반도체 패키지와 그 제조 방법 및 봉지 수지
JP5660272B2 (ja) フリップチップ半導体パッケージ用の接続構造、ビルドアップ層材料、封止樹脂組成物および回路基板
JP5608977B2 (ja) 半導体パッケージ、コア層材料、ビルドアップ層材料および封止樹脂組成物
JP4802246B2 (ja) 半導体装置
JP5771987B2 (ja) 多層回路基板、絶縁シート、および多層回路基板を用いた半導体パッケージ
JP4888147B2 (ja) 樹脂組成物、フィルム付きまたは金属箔付き絶縁樹脂シート、多層プリント配線板、多層プリント配線板の製造方法および半導体装置
TWI433773B (zh) 積層板,電路板及半導體裝置
TWI424510B (zh) Circuit board manufacturing method and semiconductor manufacturing device
KR20110123731A (ko) 전자 부품용 접착제
JP2010080609A (ja) 半導体装置

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid