KR20090045130A - Ｓｏｉ 기판의 제작 방법 - Google Patents

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KR20090045130A
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

질화실리콘막 등을 접합층으로서 사용하는 경우에도, 베이스 기판과 반도체 기판의 접합 불량의 발생을 저감하는 것을 목적의 하나로 한다. 또는, 프로세스의 증가를 억제할 수 있는 SOI 기판의 제조 방법을 제공하는 것을 목적의 하나로 한다.
반도체 기판과, 베이스 기판을 준비하여, 반도체 기판에 산화막을 형성하고, 반도체 기판에 산화막을 개재하여 가속된 이온을 조사함으로써, 반도체 기판의 표면으로부터 소정의 깊이에 박리층을 형성하고, 이온을 조사한 후에, 산화막 위에 질소 함유층을 형성하고, 반도체 기판과 베이스 기판을 대향시켜, 질소 함유층의 표면과 베이스 기판의 표면을 접합시키고, 반도체 기판을 가열하여 박리층을 경계로 하여 분리함으로써, 베이스 기판 위에 산화막 및 질소 함유층을 개재하여 단결정 반도체층을 형성한다.
반도체 기판, 베이스 기판, 산화막, 박리층, 단결정 반도체층

Description

ＳＯＩ 기판의 제작 방법{METHOD FOR MANUFACTURING SOI SUBSTRATE}
본 발명은, SOI(Silicon on Insulator) 기판의 제작 방법에 관한 것이다. 또한, 상기 SOI 기판을 사용하여 제조되는 반도체 장치에 관한 것이다.
최근, 벌크형의 실리콘 웨이퍼 대신에, 절연 표면에 얇은 단결정 반도체층이 존재하는 SOI(Silicon on Insulator) 기판을 사용한 집적회로가 개발되고 있다. SOI 기판을 사용하는 것으로, 트랜지스터의 드레인과 기판간에서의 기생 용량이 저감되기 때문에, SOI 기판은 반도체 집적회로의 성능을 향상시키는 것으로서 주목받고 있다.
SOI 기판을 제조하는 방법의 하나로, 스마트 커트(등록상표)법이 알려져 있다(예를 들면, 특허문헌 1 참조). 스마트 커트법에 의한 SOI 기판의 제작 방법의 개요를 이하에 설명한다. 우선, 실리콘 웨이퍼에 이온 주입법을 이용하여 수소 이온을 주입함으로써 표면으로부터 소정의 깊이에 이온 주입층을 형성한다. 다음에, 산화실리콘막을 통해서, 수소 이온을 주입한 실리콘 웨이퍼를 별도의 실리콘 웨이퍼에 접합시킨다. 그 후 가열 처리를 하는 것으로, 상기 이온 주입층이 벽개면(劈開面)이 되어, 수소 이온을 주입한 실리콘 웨이퍼가 박막형으로 박리하여, 접합시 킨 실리콘 웨이퍼 위에 단결정 실리콘층을 형성할 수 있다. 또한, 스마트 커트법을 수소 이온 주입 박리법이라고 부르는 경우도 있다.
또한, 이러한 스마트 커트법을 이용하여 단결정 실리콘층을 유리로 이루어지는 지지기판 위에 형성하는 방법이 제안되어 있다(예를 들면, 특허문헌 2 참조). 특허문헌 2에서는, 지지기판으로부터의 불순물이 단결정 실리콘층측으로 확산되는 것을 방지하기 위해서 단결정 실리콘 기판 또는 지지기판의 한쪽의 표면에 질화실리콘막을 형성하고, 상기 질화실리콘막 위에 형성된 산화실리콘막을 접합면으로 하여, 접합을 하는 방법이 개시되어 있다.
[특허문헌 1] 일본 공개특허공보 2000-124092호
[특허문헌 2] 일본 공개특허공보 2002-170942호
유리 기판은 실리콘 웨이퍼보다도 대면적화가 가능하고 그리고 저가의 기판이기 때문에, 주로, 액정 표시 장치의 제조에 사용되고 있다. 유리 기판을 베이스 기판에 사용함으로써, 대면적이며 저가의 SOI 기판을 제작하는 것이 가능해진다. 또한, 베이스 기판으로서 유리 기판 등의 불순물을 포함하는 기판을 사용하는 경우에는, 베이스 기판에 포함되는 불순물의 확산을 방지하기 위해서 질화실리콘막 또는 질화산화실리콘막(이하, 「질화실리콘막 등」이라고도 함)을 사용하는 것은 유효하게 된다.
그러나, 질화실리콘막 등을 CVD법 등에 의해 형성하는 경우, 성막되는 막의 표면에 요철 등이 생기기 때문에, 상기 질화실리콘막 등을 접합층으로서 사용한 경우에는 베이스 기판과 단결정 실리콘 기판의 접합에 있어서 접합 불량이 생길 우려가 있다. 또한, 표면이 요철인 질화실리콘막 등을 통해서 단결정 실리콘 기판에 이온을 첨가하는 경우, 질화실리콘막 등의 표면은 요철과 함께 표면 거칠함이 생기기 때문에, 베이스 기판과 단결정 실리콘 기판의 접합에 있어서 접합 불량이 높은 확률로 생길 우려가 있다. 그 결과, 베이스 기판 위에 얻어진 단결정 실리콘층에 결함이 생겨, 상기 단결정 실리콘층을 사용하여 트랜지스터 등의 소자를 제작하여도 충분한 특성을 얻을 수 없을 가능성이 있다.
따라서, 일반적으로는, 베이스 기판과 단결정 실리콘 기판의 접합면으로서 평탄성을 갖는 산화실리콘막이 사용되지만, 이 경우, 질화실리콘막 등을 형성한 후 에 필연적으로 산화실리콘막을 성막할 필요가 생긴다. 또한, 단결정 실리콘 기판측에 질화실리콘막 등을 형성하는 경우, 실리콘과 질화실리콘막 등을 접하여 형성하면, 계면 준위의 영향에 의해 트랜지스터의 특성에 영향이 생길 우려가 있기 때문에, 실리콘 기판과 질화실리콘막 등과의 사이에도 절연막(예를 들면, 산화실리콘막 등)을 형성할 필요가 생긴다. 그 결과, 프로세스가 증가하거나 제한된다고 하는 문제가 생긴다. SOI 기판의 제조에 있어서는, 사용하는 단결정 실리콘 기판 자체가 고가이기 때문에, 프로세스의 간략화 등에 의한 비용저감은 중요해진다. 또한, 적층시키는 절연막이 많아짐에 따라서, 공정의 증가에 따라 발생하는 먼지나 불순물에 의해 접합 불량이 생기는 등의 신뢰성이 저하될 우려가 있다.
상술한 문제를 감안하여, 본 발명은, 질화실리콘막 등을 접합층으로서 사용하는 경우에도, 베이스 기판과 반도체 기판의 접합 불량의 발생을 저감하는 것을 목적의 하나로 한다. 또는, 프로세스의 증가를 억제할 수 있는 SOI 기판의 제조 방법을 제공하는 것을 목적의 하나로 한다.
본 발명의 하나는, 반도체 기판과, 베이스 기판을 준비하여, 반도체 기판에 산화막을 형성하고, 반도체 기판에 산화막을 개재하여 가속된 이온을 조사함으로써, 반도체 기판의 표면으로부터 소정의 깊이에 박리층을 형성하고, 이온을 조사한 후에, 산화막 위에 질소 함유층을 형성하고, 반도체 기판과 베이스 기판을 대향시켜, 질소 함유층의 표면과 베이스 기판의 표면을 접합시키고, 반도체 기판을 가열하여 박리층을 경계로 하여 분리함으로써, 베이스 기판 위에 산화막 및 질소 함유 층을 개재하여 단결정 반도체층을 형성하는 것을 특징으로 하고 있다.
또한, 본 발명의 하나는, 반도체 기판과, 베이스 기판을 준비하여, 반도체 기판에 산화막을 형성하고, 반도체 기판에 산화막을 개재하여 가속된 이온을 조사함으로써, 반도체 기판의 표면으로부터 소정의 깊이에 박리층을 형성하고, 베이스 기판 위에 질소 함유층을 형성하고, 반도체 기판과 베이스 기판을 대향시켜, 산화막의 표면과 질소 함유층의 표면을 접합시키고, 반도체 기판을 가열하여 박리층을 경계로 하여 분리함으로써, 베이스 기판 위에 산화막 및 질소 함유층을 개재하여 단결정 반도체층을 형성하는 것을 특징으로 하고 있다.
또한, 본 발명의 하나는, 질소 함유층을, 플라즈마 CVD법을 이용하고, 또한 수소 가스를 도입하여 기판 온도를 실온 이상 350℃ 이하로 성막하는 것을 특징으로 하고 있다. 또한, 플라즈마 CVD법은, 수소 가스와 함께 실란 가스 및 암모니아 가스를 도입하여 행할 수 있다.
또한, 본 발명의 하나는, 표면에 산화막을 개재하여 질소 함유층이 형성되고 또한 소정의 깊이에 박리층이 형성된 반도체 기판과, 베이스 기판을 준비하여, 반도체 기판과 베이스 기판을 대향시켜, 질소 함유층의 표면과 베이스 기판의 표면을 접합시키고, 반도체 기판을 가열하여 박리층을 경계로 하여 분리함으로써, 베이스 기판 위에 산화막 및 질소 함유층을 개재하여 단결정 반도체층을 형성하는 공정을 갖고, 질소 함유층은, 수소 가스를 도입하여 기판 온도를 350℃ 이하로 성막하는 것을 특징으로 하고 있다.
본 명세서에 있어서, 표면의 평균면 거칠기(Ra)는, JIS B0601로 정의되어 있 는 중심선 평균 거칠기를, 측정면에 대하여 적용할 수 있도록 삼차원으로 확장한 것으로, 「기준면부터 지정면까지의 편차의 절대치를 평균한 값」으로 표현할 수 있고, 다음 식 (1)로 정의된다.
Figure 112008075988166-PAT00001
또, 식 (1)에 있어서, S0은, 측정면(좌표(x1, y1) (x1, y2) (x2, y1) (x2, y2))로 나타내지는 4점에 의해 둘러싸이는 직사각형의 영역)의 면적을 가리키고, Z0은 측정면의 평균 높이를 가리킨다.
또한, 제곱 평균면 거칠기(Rms)는, 「기준면부터 지정면까지의 편차의 제곱을 평균한 값의 평방근」이라고 표현할 수 있고, 다음 식 (2)로 정의된다.
Figure 112008075988166-PAT00002
또한, 최대 고저차(P-V)는, 측정면에서, 가장 높은 표고 Zmax와 가장 낮은 표고 Zmin의 차를 가리킨다.
또한, 본 명세서 중에서 반도체 장치는, 반도체 특성을 이용하는 것으로 기능할 수 있는 장치 전반을 가리키고, 전기광학장치, 반도체 회로 및 전자기기는 모두 반도체 장치에 포함된다.
또한, 본 명세서 중에서 표시 장치는, 발광 장치나 액정 표시 장치를 포함한 다. 발광 장치는 발광 소자를 포함하고, 액정 표시 장치는 액정 소자를 포함한다. 발광 소자는, 전류 또는 전압에 의해서 휘도가 제어되는 소자를 그 범주에 포함하고 있고, 구체적으로는 무기 EL(Electro Luminescence), 유기 EL 등이 포함된다.
본 발명에 의해, SOI 기판의 제조에 있어서, 질화실리콘막 등을 접합층으로서 사용하는 경우에도, 베이스 기판과 반도체 기판의 접합 불량의 발생을 저감할 수 있다. 또한, 본 발명에 의해, SOI 기판의 제조에 있어서, 프로세스의 간략화를 도모하는 것이 가능해진다.
이하에, 본 발명의 실시형태를 도면에 기초하여 설명한다. 단, 본 발명은 많은 다른 형태로 실시하는 것이 가능하고, 본 발명의 취지 및 그 범위로부터 일탈하지 않고 그 형태 및 상세한 것을 변경할 수 있는 것은 당업자이면 용이하게 이해할 수 있다. 따라서, 본 실시형태의 기재내용에 한정하여 해석되는 것은 아니다. 또, 실시형태를 설명하기 위한 전체 도면에 있어서, 동일부분 또는 같은 기능을 갖는 부분에는 동일한 부호를 붙이고, 그 반복되는 설명은 생략한다.
(실시형태 1)
본 실시형태에서는, 본 발명의 SOI 기판의 제작 방법의 일례에 관해서 도면을 참조하여 설명한다.
우선, 반도체 기판(101)을 준비한다(도 1(A-1) 참조).
반도체 기판(101)은, 시판되는 반도체 기판을 사용할 수 있고, 예를 들면, 단결정의 실리콘 기판이나 게르마늄기판, 갈륨비소나 인듐인 등의 화합물 반도체 기판을 들 수 있다. 시판되는 실리콘 기판으로서는, 직경 5인치(125mm), 직경 6인치(150mm), 직경 8인치(200mm), 직경 12인치(300mm) 사이즈의 원형의 것이 대표적이다. 또, 형상은 원형에 한정되지 않고 직사각형상 등으로 가공한 실리콘 기판을 사용하는 것도 가능하다.
다음에, 반도체 기판(101)의 표면에 절연막(102)을 형성한다(도 1(A-2) 참조).
절연막(102)은, CVD법이나 스퍼터링법 등에 의해 산화실리콘막(SiOx), 산화질화실리콘막(SiOxNy(x>y)) 등의 산화막으로 형성할 수 있다. 또한, 반도체 기판(101)의 표면에 열산화에 의해 형성된 절연막(예를 들면, 산화실리콘막)을 사용하여도 좋다. 열산화는 드라이산화로 행하여도 좋지만, 산화성 분위기 중에 할로겐을 첨가한 가스를 사용하여 열산화를 하는 것이 바람직하다. 할로겐을 포함하는 가스로서는 염화수소(HCl)가 대표적인 예이고, 그 외에도 HF, NF3, HBr, Cl2, ClF3, BCl3, F2, Br2 등으로부터 선택된 1종 또는 복수종의 가스를 적용할 수 있다. 산화막 중에 할로겐 원소를 포함시킨 경우에는, 금속 등의 불순물을 포획하여 반도체 기판(101)의 오염을 방지하는 보호층으로서의 기능을 발현시킬 수 있다. 그 외에도, 반도체 기판(101)의 표면을 오존수, 과산화수소수 또는 황산과물 등으로 처리를 함으로써 형성된 절연막을 사용하여도 좋다.
또한, 절연막(102)은 평활면을 갖는 절연막을 사용하는 것이 바람직하다. 예를 들면, 절연막(102)의 표면의 평균면 거칠기(Ra)가 0.5nm 이하, 제곱 평균 거칠기(Rms)가 0.6nm 이하, 바람직하게는, 평균면 거칠기가 0.3nm 이하, 제곱 평균 거칠기가 0.4nm 이하가 되도록 형성한다.
CVD법을 이용하여 절연막(102)을 형성하는 경우에는, 원료 가스에 유기실란을 사용하여 산화실리콘막을 형성하는 것이 바람직하다. 유기실란을 사용하여 형성된 산화실리콘막을 사용함으로써, 절연막(102)의 표면을 평탄하게 할 수 있기 때문이다.
유기실란으로서는, 테트라에톡시실란(약칭; TEOS:화학식 Si(OC2H5)4), 테트라메틸실란(TMS:화학식 Si(CH3)4), 트리메틸실란((CH3)3SiH), 테트라메틸사이클로테트라실록산(TMCTS), 옥타메틸사이클로테트라실록산(OMCTS), 헥사메틸디실라잔(HMDS), 트리에톡시실란(SiH(OC2H5)3), 트리스디메틸아미노실란(SiH(N(CH3)2)3) 등의 실리콘 함유화합물을 사용할 수 있다.
그 외에도, 실란을 원료 가스에 사용한 CVD법에 의해 성막되는 산화실리콘층 또는 산화질화실리콘층을 적용할 수도 있다.
다음에, 절연막(102)을 통해서, 전계로 가속된 이온으로 이루어지는 이온빔(121)을 반도체 기판(101)에 조사하여, 반도체 기판(101)의 표면으로부터 소정의 깊이의 영역에 이온을 첨가함으로써, 박리층(103)을 형성한다(도 1(A-3) 참조). 이온빔(121)은, 소스 가스를 여기하여, 소스 가스의 플라즈마를 생성하여, 플라즈마로부터 전계의 작용에 의해, 플라즈마에 포함되는 이온을 인출하는 것으로 생성 된다.
박리층(103)이 형성되는 영역의 깊이는, 이온빔(121)의 가속 에너지와 이온빔(121)의 입사각에 의해서 조절할 수 있다. 가속 에너지는 가속 전압, 도즈량 등에 의해 조절할 수 있다. 이온의 평균 침입 깊이와 거의 같은 깊이의 영역에 박리층(103)이 형성된다. 이온을 첨가하는 깊이로, 반도체 기판(101)으로부터 분리되는 반도체층의 두께가 결정된다. 박리층(103)이 형성되는 깊이는 10nm 이상 500nm 이하이고, 바람직한 깊이의 범위는 50nm 이상 200nm 이하이다.
이온을 반도체 기판(101)에 첨가하기 위해서는, 질량 분리를 수반하지 않는 이온 도핑법을 이용할 수 있다.
소스 가스에 수소(H2)를 사용하는 경우, 수소 가스를 여기하여 H+, H2 +, H3 +를 포함하는 플라즈마를 생성할 수 있다. 소스 가스로부터 생성되는 이온종의 비율은, 플라즈마의 여기방법, 플라즈마를 발생시키는 분위기의 압력, 소스 가스의 공급량 등을 조절하는 것으로, 변화시킬 수 있다.
H3 +는 다른 수소 이온종(H+, H2 +)보다도, 수소 원자의 수가 많고, 질량이 크기 때문에, 같은 에너지로 가속되는 경우, H+, H2 +보다도 반도체 기판(101)의 더욱 얕은 영역에 도입된다. 이온빔(121)에 포함되는 H3 +의 비율을 높게 함으로써, 수소 이온의 평균 침입 깊이의 격차가 작아지기 때문에, 반도체 기판(101)에 수소의 깊 이 방향의 농도 프로파일은 더욱 급준해지고, 그 프로파일의 피크위치를 얕게 할 수 있다. 따라서, 이온 도핑법을 이용하는 경우, 이온빔(121)에 포함되는 H+, H2 +, H3 +의 총량에 대하여 H3 +가 50% 이상, 바람직하게는 80% 이상 포함되도록 하는 것이 바람직하다.
수소 가스를 사용하여, 이온 도핑법으로 이온의 첨가를 하는 경우, 가속 전압 10kV 이상 200kV 이하, 도즈량 1×1016ions/㎠ 이상 6×1016ions/㎠ 이하로 할 수 있다. 이 조건으로 수소 이온을 첨가하는 것으로, 이온빔(121)에 포함되는 이온종이나 이온의 비율에 따라서도 다르지만, 박리층(103)을 반도체 기판(101)의 깊이 50nm 이상 500nm 이하의 영역에 형성할 수 있다.
또한, 이온빔(121)의 소스 가스에 헬륨(He)을 사용할 수도 있다. 헬륨을 여기하여 생성되는 이온종은 He+이 거의 대부분이기 때문에, 질량 분리를 수반하지 않는 이온 도핑법이라도, He+를 주된 이온으로서 반도체 기판(101)에 첨가할 수 있다. 따라서, 이온 도핑법으로, 효율 좋게, 미소한 공공(空孔)을 박리층(103)에 형성할 수 있다. 헬륨을 사용하여, 이온 도핑법으로 이온을 도입하는 경우, 가속 전압 10kV 이상 200kV 이하, 도즈량 1×1016ions/㎠ 이상 6×1016ions/㎠ 이하로 할 수 있다. 또, 이온을 반도체 기판(101)에 첨가하는 방법으로서, 질량 분리를 수반하는 이온 주입법을 이용하여도 좋다.
또한, 소스 가스에 염소 가스(Cl2가스), 불소 가스(F2가스) 등의 할로겐을 갖는 가스를 사용할 수도 있다.
절연막(102)을 형성한 후, 접합층을 형성하기 전에 반도체 기판(101)에 이온을 첨가함으로써, 절연막(102)을 개재하여 첨가할 수 있기 때문에, 박리층(103)을 깊이 방향에 관해서 균일하게 형성할 수 있다. 특히, 절연막(102)으로서 반도체 기판(101)을 산화하여 형성한 경우에는, 상기 절연막(102)의 두께를 균일하게 형성할 수 있고, 해당 절연막(102)을 개재하여 이온을 첨가함으로써 박리층(103)의 깊이 방향에 대한 균일성을 향상시킬 수 있다. 또한, 플라스틱 접합층의 형성 전에 이온을 첨가함으로써, 접합층의 표면에 이온의 첨가에 따른 손상층(표면 거칠함)이 생기는 것을 방지할 수 있고, 접합 불량을 억제할 수 있다.
다음에, 절연막(102) 위에 질소 함유층(104)(예를 들면, 질화실리콘막(SiNx) 또는 질화산화실리콘막(SiNxOy(x>y))을 형성한다(도 1(A-4) 참조).
본 실시형태에 있어서, 질소 함유층(104)은, 베이스 기판과 접합되는 층(접합층)으로서 기능한다. 또한, 질소 함유층(104)은, 후에 베이스 기판 위에 단결정 구조를 갖는 반도체층(이하, 「단결정 반도체층」이라고 함)을 형성하였을 때, 베이스 기판에 포함되는 가동 이온이나 수분 등의 불순물이 단결정 반도체층으로 확산되는 것을 막기 위한 배리어층으로서도 기능한다.
또한, 질소 함유층(104)은, 상술한 바와 같이 접합층으로서 기능하기 때문에, 접합 불량을 억제하기 위해서는 표면이 평활한 절연막을 사용하는 것이 필요하 게 된다. 그 때문에, 본 실시형태에 있어서의 질소 함유층(104)은, 표면의 평균면 거칠기(Ra)가 0.5nm 이하, 제곱 평균 거칠기(Rms)가 0.60nm 이하, 더욱 바람직하게는, 평균면 거칠기가 0.35nm 이하, 제곱 평균 거칠기가 0.45nm 이하가 되도록 형성한다. 막 두께는, 10nm 이상 200nm 이하, 바람직하게는 50nm 이상 100nm 이하의 범위로 형성하는 것이 바람직하다.
또한, 베이스 기판과의 접합에는 수소 결합이 크게 기여하기 때문에, 질소 함유층(104)은, 수소가 포함되도록 성막한다. 질소 함유층(104)으로서, 수소를 함유하는 질화실리콘막 또는 질화산화실리콘막을 사용함으로써, Si-H, Si-OH, N-H, N-OH를 결합종으로 하여, 유리 등의 베이스 기판과 수소 결합에 의한 강고한 접합을 형성하는 것이 가능해진다.
이러한 질소 함유층(104)을 형성하기 위해서, 본 실시형태에서는, 플라즈마 CVD법을 이용하여, 성막시의 기판 온도를 실온 이상 350℃ 이하, 바람직하게는 실온 이상 300℃ 이하로 하여 질화실리콘막 또는 질화산화실리콘막을 성막하는 것이 바람직하다. 성막시의 기판 온도를 낮게 함으로써, 형성되는 질소 함유층(104)의 표면이 거칠기를 작게 할 수 있다. 이것은, 성막시의 기판 온도가 높아짐에 따라서 막의 퇴적 표면에서의 수소 라디칼 등에 의한 에칭 반응이 과다해져 표면 거칠함을 일으키기 때문이다. 또, 실온과는 통상의 반도체 장치의 제작에 제공하는 크린룸의 실온이고, 본 명세서에서는 25℃를 말한다.
또한, 본 실시형태에서는, 플라즈마 CVD법에 있어서, 적어도 실란 가스, 암모니아 가스 및 수소 가스를 사용하여 성막을 한다. 암모니아 가스나 수소 가스를 사용함으로써, 막 중에 수소를 포함하는 질소 함유층(104)을 얻을 수 있다. 수소 가스를 도입하여 성막함으로써 질소 함유층(104)에 많은 수소를 함유시킬 수 있다. 또한, 성막시의 기판 온도를 낮게 함으로써, 성막 중의 탈수소 반응이 억제되어, 질소 함유층(104)에 포함되는 수소의 양을 많게 할 수 있다는 이점도 있다. 그 결과, 베이스 기판과의 접합을 강고하게 하는 것이 가능해진다.
또한, 플라즈마 CVD법에 있어서, 성막시의 기판 온도를 낮게 함으로써 얻어진 질소 함유층(104)은, 수소를 많이 포함하고 있고 치밀성이 낮은(막질이 부드러운) 막이 된다. 치밀성이 낮은 질소 함유층(104)은, 가열 처리에 의해 치밀성을 높이는(막질을 단단하게 하는) 것이 가능하기 때문에, 가열 처리의 전후로 질소 함유층(104)은 막 두께를 수축할 수 있다.
그 때문에, 질소 함유층(104)의 치밀성이 낮은 상태로 베이스 기판과의 접합을 함으로써, 베이스 기판측의 접합면이나 질소 함유층(104)의 표면에 요철이 있는 경우에도, 상기 질소 함유층(104)에 의해 요철을 흡수할 수 있기 때문에, 접합 불량을 저감하는 것이 가능해진다. 또한, 접합과 동시 또는 그 후에 가열 처리를 함으로써, 질소 함유층(104)을 치밀화한(막질을 단단히 한) 후에, 트랜지스터 등의 소자를 형성할 수 있다.
또한, 가열 처리와 함께 가압 처리를 하는 것이 바람직하다. 가압 처리를 함으로써, 더욱 효과적으로 베이스 기판측의 접합면이나 질소 함유층(104)의 표면의 요철을 질소 함유층(104)이 흡수할 수 있기 때문에, 반도체 기판(101)과 베이스 기판의 접합 불량을 억제할 수 있다.
또한, 질소 함유층(104)의 성막시의 기판 온도를 낮게 함으로써, 반도체 기판(101)에 형성된 박리층(103)으로부터 탈가스가 일어나는 것을 방지할 수 있다. 또, 반도체 기판(101)으로부터 단결정 반도체층을 박리하는 가열 처리는, 질소 함유층(104)의 성막 온도보다도 높은 가열 처리 온도가 적용된다.
다음에, 베이스 기판(110)을 준비한다(도 1b 참조).
베이스 기판(110)은, 절연 표면을 갖는 기판을 사용한다. 구체적으로는, 베이스 기판(110)으로서는, 알루미노실리케이트유리, 알루미노붕규산유리, 바륨붕규산유리와 같은 전자공업용에 사용되는 유리 기판이나, 표면에 산화실리콘막이나 산질화실리콘막이 형성된 플라스틱 기판을 사용할 수 있다. 베이스 기판(110)으로서 대면적화가 가능하고 저가의 유리 기판이나 플라스틱 기판을 사용한 경우에는, 저비용화를 도모할 수 있다.
또한, 베이스 기판(110)으로서, 유리 기판을 사용함으로써, 예를 들면, 제 6 세대(1500mm×1850mm), 제 7 세대(1870mm×2200mm), 제 8 세대(2200mm×2400mm)라고 불리는 대면적의 마더 유리 기판을 사용할 수 있다. 대면적의 마더 유리 기판을 베이스 기판(110)으로서 사용하여, 복수의 반도체 기판과 접합하여 SOI 기판을 제조함으로써, SOI 기판의 대면적화를 실현할 수 있다. 그 결과, 1 장의 기판으로부터 제조할 수 있는 표시 패널의 수(모떼기수)를 증대시키는 것이 가능해져, 생산성을 향상시킬 수 있다.
또한, 베이스 기판(110)의 표면은 평활한 것이 바람직하고, 표면의 평균면 거칠기(Ra)가 0.5nm 이하, 제곱 평균 거칠기(Rms)가 0.6nm 이하, 더욱 바람직하게 는, 평균면 거칠기가 0.3nm 이하, 제곱 평균 거칠기가 0.4nm 이하가 되도록 형성하는 것이 바람직하다. 예를 들면, 베이스 기판(110)으로서 유리 기판을 사용하는 경우에는, 미리 유리 기판의 표면에 연마 처리를 하여도 좋다.
다음에, 반도체 기판(101)과 베이스 기판(110)을 접합시킨다(도 1c 참조). 반도체 기판(101) 위에 형성된 접합층으로서 기능하는 질소 함유층(104)과 베이스 기판(110)의 표면을 밀착시킴으로써 접합이 형성된다. 이 접합은, 반데르발스 힘이 작용하고 있고, 베이스 기판(110)과 반도체 기판(101)을 압접함으로써, Si-H, Si-OH, N-H, N-OH를 결합종으로 하여, 수소 결합에 의한 강고한 접합을 형성하는 것이 가능해진다.
또, 반도체 기판(101)과 베이스 기판(110)을 접합시키기 전에, 접합면을 메가소닉 세정, 또는 메가소닉 세정 및 오존수 세정을 함으로써, 접합면의 유기물 등의 먼지를 제거하여, 표면을 친수화할 수 있기 때문에 바람직하다. 또한, 질소 함유층(104)의 표면에 플라즈마 처리를 함으로써, 질소 함유층(104) 표면의 유기물 등의 먼지를 제거하여도 좋다.
다음에, 베이스 기판(110)과 반도체 기판(101)을 질소 함유층(104)을 통해서 접합시킨 후에 가열 처리를 한다(도 1c 참조). 가열 처리를 함으로써, 베이스 기판(110)과 반도체 기판(101)의 접합 강도를 향상시키는 것이 가능해진다. 또한, 이 가열 처리에 의해 질소 함유층(104)을 치밀화할 수 있다.
또한, 가열 처리와 함께 가압 처리를 하는 것이 바람직하다. 가압 처리는, 접합면에 수직의 방향에 압력이 가해지도록 한다. 가압 처리를 함으로써, 베이스 기판(110)의 표면이나 질소 함유층(104)의 표면에 요철이 있는 경우에도, 치밀성이 낮은 질소 함유층(104)에 의해 상기 요철이 흡수되어, 반도체 기판(101)과 베이스 기판(110)의 접합 불량을 효과적으로 저감하는 것이 가능해진다(도 13 참조). 또, 가열 처리의 온도는, 베이스 기판(110)의 내열 온도 이하로 하면 좋고, 예를 들면, 200 내지 600℃에서 행하면 좋다.
다음에, 박리층(103)을 벽개면으로 하여 반도체 기판(101)의 일부를 베이스 기판(110)으로부터 박리한다(도 1d 참조). 여기에서는, 400℃ 내지 600℃의 가열 처리를 함으로써, 박리층(103)에 포함되는 이온(예를 들면, 수소 이온)에 미소한 공동(空洞)의 부피 변화가 일어나, 박리층(103)을 따라 벽개하는 것이 가능해진다. 그 결과, 베이스 기판(110) 위에는, 단결정 반도체층(122)이 잔존하게 된다.
또, 가열 처리로서 RTA(Rapid Thermal Anneal)장치 등의 급속가열을 행할 수 있는 장치를 사용하는 경우에는, 베이스 기판(110)의 변형점보다 높은 온도로 가열 처리를 하여도 좋다. 또한, 상기 도 1c에 있어서 하는 가열 처리와, 도 1d로 하는 가열 처리는 병용시켜 행하여도 좋다.
이상의 공정에 의해, 베이스 기판(110) 위에 절연막(102) 및 질소 함유층(104)을 통해서 단결정 반도체층(122)이 형성된 SOI 기판을 얻을 수 있다.
본 실시형태를 적용함으로써, 베이스 기판에 포함되는 불순물이 단결정 반도체층에 혼입하는 것을 억제하여, 베이스 기판과 반도체 기판의 접합 불량의 발생을 저감할 수 있다. 또한, 질소 함유층을 접합층으로서 사용함으로써, SOI 기판의 제조에 있어서, 프로세스의 간략화를 도모하여, 프로세스의 제한을 없애는 것이 가능 해진다.
또, 본 실시형태에서 개시한 SOI 기판의 제작 방법은, 상술한 방법에 한정되지 않는다. 예를 들면, 이온의 첨가를, 질소 함유층(104)의 형성 전이 아니라, 질소 함유층(104)을 형성한 후에 절연막(102) 및 질소 함유층(104)을 개재하여 행함으로써, 반도체 기판(101)의 표면으로부터 소정의 깊이의 영역에 박리층(103)을 형성하여도 좋다(도 2 참조).
이 경우, 절연막(102)과 질소 함유층(104)을 연속하여 성막할 수 있기 때문에(도 2(A-2), (A-3)), 제조 프로세스의 단축화나 절연막(102)과 질소 함유층(104)의 계면의 청정화를 도모할 수 있다. 또한, 도 2에 있어서, 이온의 첨가(도 2(A-4)) 후에 질소 함유층(104)의 일부를 에칭하여, 이온의 도입에 의해 질소 함유층(104)의 표면에 형성된 손상층(표면 거칠함)을 제거한 후에 베이스 기판(110)과 접합(도 2c)을 하여도 좋다.
그 외에도, 이온의 첨가를, 절연막(102)의 형성 전에 행함으로써, 반도체 기판(101)의 표면으로부터 소정의 깊이의 영역에 박리층(103)을 형성하여도 좋다.
또한, 본 실시형태에서는, 반도체 기판(101)측에 절연막(102) 및 질소 함유층(104)을 형성한 후에 베이스 기판(110)과 접합시키는 경우를 나타내었지만, 베이스 기판(110)측에 절연막(102) 및 질소 함유층(104)을 형성한 후에 반도체 기판(101)과 접합을 하여도 좋다(도 3 참조).
이 경우, 베이스 기판(110) 위에 절연막(102) 및 질소 함유층(104)을 형성한 후(도 3(B-2), (B-3)), 상기 베이스 기판(110)과 소정의 깊이에 박리층(103)이 형 성된 반도체 기판(101)과의 접합을 하면 좋다(도 3c). 또한, 베이스 기판(110) 위에 형성되는 절연막(102)과 질소 함유층(104)을 연속하여 성막함으로써 제조 프로세스의 단축화나 절연막(102)과 질소 함유층(104)의 계면의 청정화를 도모할 수 있다.
또한, 도 3에 있어서, 반도체 기판(101)의 표면에 산화실리콘막을 형성하고, 상기 반도체 기판(101) 위에 형성된 산화실리콘막과 베이스 기판(110)측에 형성된 질소 함유층(104)을 접합시켜도 좋다.
또, 본 실시형태에서 개시한 SOI 기판의 제작 방법은, 본 명세서의 다른 실시형태로 개시한 제작 방법과 적절하게 조합할 수 있다.
(실시형태 2)
본 실시형태에서는, 상기 실시형태와 다른 SOI 기판의 제작 방법에 관해서 도면을 참조하여 설명한다. 구체적으로는, 표면에 질소 함유층이 형성된 베이스 기판과 절연막이 형성된 반도체 기판을 접합시키는 경우에 관해서 설명한다.
우선, 반도체 기판(101)을 준비하고(도 4(A-1)) 참조), 반도체 기판(101)의 표면에 절연막(202)을 형성한다(도 4(A-2)) 참조).
본 실시형태에서는, 절연막(202)은 베이스 기판과의 접합층으로서 기능한다. 절연막(202)은, CVD법이나 스퍼터링법 등에 의해 산화실리콘막(SiOx), 산화질화실리콘막(SiOxNy(x>y))으로 형성할 수 있다. 또한, 반도체 기판(101)의 표면에 열산화에 의해 형성된 절연막(예를 들면, 산화실리콘막)을 사용하여도 좋다. 열산화는 드라이산화로 행하여도 좋지만, 산화성 분위기 중에 할로겐을 첨가한 가스를 사용 하여 열산화를 하는 것이 바람직하다. 할로겐을 포함하는 가스로서는 HCl이 대표적인 예이고, 그 외에도 HF, NF3, HBr, Cl2, ClF3, BCl3, F2, Br2 등으로부터 선택된 1종 또는 복수종의 가스 적용할 수 있다. 산화막 중에 할로겐 원소를 포함시킨 경우에는, 금속 등의 불순물을 포획하여 반도체 기판(101)의 오염을 방지하는 보호층으로서의 기능을 발현시킬 수 있다. 그 외에도, 반도체 기판(101)의 표면을 오존수, 과산화수소수 또는 황산과수 등으로 처리를 함으로써 형성된 절연막을 사용하여도 좋다.
또한, 절연막(202)은 단층 구조로 하여도 좋고 적층 구조로 하여도 좋지만, 베이스 기판과 접합하는 면이 평탄성을 갖고 친수성 표면이 되는 절연막을 사용하는 것이 바람직하다. 표면이 평탄성을 갖고 친수성 표면을 형성할 수 있는 절연막으로서는, 산화실리콘막이 적합하다. 바람직하게는, 산화실리콘막의 평균면 거칠기(Ra)가 0.5nm 이하, 제곱 평균 거칠기(Rms)가 0.6nm 이하, 더욱 바람직하게는, 평균면 거칠기가 0.3nm 이하, 제곱 평균 거칠기가 0.4nm 이하로 한다.
또한, CVD법을 이용하여 절연막(202)을 형성하는 경우에는, 원료 가스에 유기실란을 사용하여 산화실리콘막을 형성하는 것이 바람직하다. 유기실란을 사용하여 형성된 산화실리콘막을 사용함으로써, 절연막(202)의 표면을 평탄하게 할 수 있기 때문이다.
유기실란으로서는, 테트라에톡시실란(약칭; TEOS:화학식 Si(OC2H5)4), 테트라메틸실란(TMS:화학식 Si(CH3)4), 트리메틸실란((CH3)3SiH), 테트라메틸사이클로테트 라실록산(TMCTS), 옥타메틸사이클로테트라실록산(OMCTS), 헥사메틸디실라잔(HMDS), 트리에톡시실란(SiH(OC2H5)3), 트리스디메틸아미노실란(SiH(N(CH3)2)3) 등의 실리콘 함유화합물을 사용할 수 있다.
그 외에도, 실란을 원료 가스에 사용한 CVD법에 의해 성막되는 산화실리콘층 또는 산화질화실리콘층을 적용할 수도 있다.
다음에, 절연막(202)을 통해서, 전계로 가속된 이온으로 이루어지는 이온빔(121)을 반도체 기판(101)에 조사하여, 반도체 기판(101)의 표면으로부터 소정의 깊이의 영역에 이온을 도입함으로써, 박리층(103)을 형성한다(도 4(A-3) 참조). 또, 박리층(103)의 형성방법의 상세한 것에 대해서는 실시형태 1을 참조할 수 있기 때문에, 여기에서는 생략한다.
다음에, 베이스 기판(110)을 준비하고(도 4(B-1)) 참조), 상기 베이스 기판(110) 위에 질소 함유층(204)을 형성한다(도 4(B-2)) 참조).
질소 함유층(204)은, 반도체 기판(101) 위에 형성된 절연막(202)과 접합하는 층으로서 기능하기 때문에, 표면이 평활한 절연막을 사용하는 것이 필요해진다. 그 때문에, 본 실시형태에 있어서의 질소 함유층(204)은, 표면의 평균면 거칠기(Ra)가 0.5nm 이하, 제곱 평균 거칠기(Rms)가 0.60nm 이하, 더욱 바람직하게는, 평균면 거칠기가 0.35nm 이하, 제곱 평균 거칠기가 0.45nm 이하가 되도록 형성하는 것이 바람직하다. 막 두께는, 10nm 이상 200nm 이하, 바람직하게는 50nm 이상 100nm 이하의 범위로 형성하는 것이 바람직하다. 또한, 질소 함유층(204)은, 후에 베이스 기판(110) 위에 단결정 반도체층을 형성하였을 때, 베이스 기판(110)에 포함되는 가동 이온이나 수분 등의 불순물이 단결정 반도체층으로 확산되는 것을 막기 위한 배리어층으로서 기능한다.
또한, 반도체 기판(101)과의 접합에는 수소 결합이 크게 기여하기 때문에, 질소 함유층(204)은, 수소가 포함되도록 성막한다. 질소 함유층(204)으로서, 수소를 함유하는 질화실리콘막 또는 질화산화실리콘막을 사용함으로써, Si-H, Si-OH, N-H, N-OH를 결합종으로 하여, 반도체 기판(101) 위에 형성된 절연막(202)과 수소 결합에 의한 강고한 접합을 형성하는 것이 가능해진다.
또, 질소 함유층의 형성방법의 상세한 것에 대해서는 실시형태 1을 참조할 수 있기 때문에, 여기에서는 생략한다.
다음에, 반도체 기판(101)과 베이스 기판(110)을 접합시킨다(도 4c 참조). 반도체 기판(101) 위에 형성된 접합층으로서 기능하는 절연막(202)과 베이스 기판(110) 위에 형성된 질소 함유층(204)의 표면을 밀착시킴으로써 접합이 형성된다. 이 접합은, 반데르발스 힘이 작용하고 있고, 베이스 기판(110)과 반도체 기판(101)을 압접함으로써, Si-H, Si-OH, N-H, N-OH를 결합종으로 하여, 수소 결합에 의한 강고한 접합을 형성하는 것이 가능해진다.
또, 반도체 기판(101)과 베이스 기판(110)을 접합시키기 전에, 접합면을 메가소닉 세정, 또는 메가소닉 세정 및 오존수 세정을 함으로써, 접합면의 유기물 등의 먼지를 제거하여, 표면을 친수화할 수 있기 때문에 바람직하다. 또한, 질소 함유층(204)의 표면에 플라즈마 처리를 함으로써, 질소 함유층(204) 표면의 유기물 등의 먼지를 제거하여도 좋다.
다음에, 베이스 기판(110)과 반도체 기판(101)을 절연막(202) 및 질소 함유층(204)을 통해서 접합시킨 후에 가열 처리를 한다(도 4c 참조). 가열 처리를 함으로써, 베이스 기판(110)과 반도체 기판(101)의 접합 강도를 향상시키는 것이 가능해진다. 또한, 이 가열 처리에 의해 질소 함유층(204)의 막질을 치밀화할 수 있다.
또한, 가열 처리와 함께 가압 처리를 하는 것이 바람직하다. 가압 처리는, 접합면에 수직의 방향에 압력이 가해지도록 한다. 가열 처리와 함께 가압 처리를 함으로써, 절연막(202)이나 질소 함유층(204)의 표면에 요철이 있는 경우에도, 치밀성이 낮은 질소 함유층(204)에 의해 요철이 흡수되어 반도체 기판(101)과 베이스 기판(110)과의 접합 불량을 효과적으로 저감하는 것이 가능해진다. 가열 처리의 온도는, 베이스 기판(110)의 내열 온도 이하로 하면 좋고, 예를 들면, 200℃ 내지 600℃로 하면 좋다.
다음에, 박리층(103)을 벽개면으로 하여 반도체 기판(101)의 일부를 베이스 기판(110)으로부터 박리한다(도 4d 참조). 여기에서는, 400℃ 내지 600℃의 가열 처리를 함으로써, 박리층(103)에 포함되는 이온(예를 들면, 수소 이온)에 미소한 공동의 부피 변화가 일어나, 박리층(103)을 따라 벽개하는 것이 가능해진다. 그 결과, 베이스 기판(110) 위에는, 반도체 기판(101)과 같은 결정성의 단결정 반도체층(122)이 잔존하게 된다.
또, 가열 처리로서 RTA(Rapid Thermal Anneal)장치 등의 급속가열을 할 수 있는 장치를 사용하는 경우에는, 베이스 기판(110)의 변형점보다 높은 온도로 가열 처리를 하여도 좋다. 또한, 상기 도 4c에 있어서 행하는 가열 처리와, 도 4d에서 행하는 가열 처리는 병용시켜 행하여도 좋다.
이상의 공정에 의해, 베이스 기판(110) 위에 질소 함유층(204) 및 절연막(202)을 통해서 단결정 반도체층(122)이 형성된 SOI 기판을 얻을 수 있다.
또, 본 실시형태에서 개시한 SOI 기판의 제작 방법은, 본 명세서의 다른 실시형태로 개시한 제작 방법과 적절하게 조합할 수 있다.
(실시형태 3)
본 실시형태에서는, 상기 실시형태로 제작한 SOI 기판을 사용하여, 반도체 장치를 제작하는 방법을 설명한다.
우선, 도 5 및 도 6을 참조하여, 반도체 장치의 제작 방법으로서, n채널형 박막 트랜지스터, 및 p채널형 박막 트랜지스터를 제작하는 방법을 설명한다. 복수의 박막 트랜지스터(TFT)를 조합하는 것으로, 각종의 반도체 장치를 형성할 수 있다.
SOI 기판으로서, 실시형태 1의 방법으로 제작한 SOI 기판을 사용하는 것으로 한다. 도 5a는, 도 1을 사용하여 설명한 방법으로 제작된 SOI 기판의 단면도이다.
에칭에 의해, SOI 기판의 단결정 반도체층(122)을 소자 분리하여, 도 5b에 도시하는 바와 같이 반도체층(151, 152)을 형성한다. 반도체층(151)은 n채널형의 TFT를 구성하고, 반도체층(152)은 p채널형의 TFT를 구성한다.
도 5c에 도시하는 바와 같이, 반도체층(151, 152) 위에 절연막(154)을 형성 한다. 다음에, 절연막(154)을 개재하여 반도체층(151) 위에 게이트 전극(155)을 형성하고, 반도체층(152) 위에 게이트 전극(156)을 형성한다.
또, 단결정 반도체층(122)의 에칭을 하기 전에, TFT의 임계치 전압을 제어하기 위해서, 붕소, 알루미늄, 갈륨 등의 억셉터가 되는 불순물 원소, 또는 인, 비소 등의 도너가 되는 불순물 원소를 단결정 반도체층(122)에 첨가하는 것이 바람직하다. 예를 들면, n채널형 TFT가 형성되는 영역에 억셉터를 첨가하고, p채널형 TFT가 형성되는 영역에 도너를 첨가한다.
다음에, 도 5d에 도시하는 바와 같이 반도체층(151)에 n형의 저농도 불순물 영역(157)을 형성하고, 반도체층(152)에 p형의 고농도 불순물 영역(159)을 형성한다. 우선, 반도체층(151)에 n형의 저농도 불순물 영역(157)을 형성한다. 이 때문에, p채널형 TFT가 되는 반도체층(152)을 레지스트로 마스크하여, 도너를 반도체층(151)에 첨가한다. 도너로서 인 또는 비소를 첨가하면 좋다. 이온 도핑법 또는 이온 주입법에 의해 도너를 첨가함으로써, 게이트 전극(155)이 마스크가 되어, 반도체층(151)에 자기정합적으로 n형의 저농도 불순물 영역(157)이 형성된다. 반도체층(151)의 게이트 전극(155)과 겹치는 영역은 채널 형성 영역(158)이 된다.
다음에, 반도체층(152)을 덮는 마스크를 제거한 후, n채널형 TFT가 되는 반도체층(151)을 레지스트 마스크로 덮는다. 다음에, 이온 도핑법 또는 이온 주입법에 의해 억셉터를 반도체층(152)에 첨가한다. 억셉터로서, 붕소를 첨가할 수 있다. 억셉터의 첨가공정에서는, 게이트 전극(156)이 마스크로서 기능하여, 반도체층(152)에 p형의 고농도 불순물 영역(159)이 자기정합적으로 형성된다. 고농도 불 순물 영역(159)은 소스 영역 또는 드레인 영역으로서 기능한다. 반도체층(152)의 게이트 전극(156)과 겹치는 영역은 채널 형성 영역(160)이 된다. 여기에서는, n형의 저농도 불순물 영역(157)을 형성한 후, p형의 고농도 불순물 영역(159)을 형성하는 방법을 설명하였지만, 먼저 p형의 고농도 불순물 영역(159)을 형성할 수도 있다.
다음에, 반도체층(151)을 덮는 레지스트를 제거한 후, 플라즈마 CVD법 등에 의해서 질화실리콘 등의 질소화합물이나 산화실리콘 등의 산화물로 이루어지는 단층 구조 또는 적층 구조의 절연막을 형성한다. 이 절연막을 수직 방향의 이방성 에칭하는 것으로, 도 6a에 도시하는 바와 같이, 게이트 전극(155, 156)의 측면에 접하는 사이드월 절연막(161, 162)을 형성한다. 이 이방성 에칭에 의해, 절연막(154)도 에칭된다.
다음에, 도 6b에 도시하는 바와 같이, 반도체층(152)을 레지스트(165)로 덮는다. 반도체층(151)에 소스 영역 또는 드레인 영역으로서 기능하는 고농도 불순물 영역을 형성하기 위해서, 이온 주입법 또는 이온 도핑법에 의해, 반도체층(151)에 고도즈량으로 도너를 첨가한다. 게이트 전극(155) 및 사이드월 절연막(161)이 마스크가 되어, n형의 고농도 불순물 영역(167)이 형성된다. 다음에, 도너 및 억셉터의 활성화를 위한 가열 처리를 한다.
활성화의 가열 처리 후, 도 6c에 도시하는 바와 같이, 수소를 포함한 절연막(168)을 형성한다. 절연막(168)을 형성한 후, 350℃ 이상 450℃ 이하의 온도에 의한 가열 처리를 하여, 절연막(168) 중에 포함되는 수소를 반도체층(151, 152) 중 으로 확산시킨다. 절연막(168)은, 프로세스 온도가 350℃ 이하인 플라즈마 CVD법에 의해 질화실리콘 또는 질화산화실리콘을 퇴적시키는 것으로 형성할 수 있다. 반도체층(151, 152)에 수소를 공급하는 것으로, 반도체층(151, 152) 중 및 절연막(154)과의 계면에서의 포획 중심이 결함을 효과적으로 보상할 수 있다.
그 후, 층간절연막(169)을 형성한다. 층간절연막(169)은, 산화실리콘막, BPSG(Boron Phosphorus Silicon Glass)막 등의 무기재료로 이루어지는 절연막, 또는, 폴리이미드, 아크릴 등의 유기수지막으로부터 선택된 단층 구조의 막, 적층 구조의 막으로 형성할 수 있다. 층간절연막(169)에 콘택트 홀을 형성한 후, 도 6c에 도시하는 바와 같이 배선(170)을 형성한다. 배선(170)의 형성에는, 예를 들면, 알루미늄막 또는 알루미늄 합금막 등의 저저항 금속막을 배리어 메탈막의 사이에 둔 3층 구조의 도전막으로 형성할 수 있다. 배리어 메탈막은, 몰리브덴, 크롬, 티타늄 등의 금속막으로 형성할 수 있다.
이상의 공정에 의해, n채널형 TFT와 p채널형 TFT를 갖는 반도체 장치를 제작할 수 있다. SOI 기판의 제작 과정에서, 채널 형성 영역을 구성하는 반도체층의 금속원소의 농도를 저감시키고 있기 때문에, 오프 전류가 작고, 임계치 전압의 변동이 억제된 TFT를 제작할 수 있다.
도 5 및 도 6을 참조하여 TFT의 제작 방법을 설명하였지만, TFT 외에, 용량, 저항 등의 각종의 반도체 소자를 형성하는 것으로, 고부가가치의 반도체 장치를 제작할 수 있다. 이하, 도면을 참조하면서 반도체 장치가 구체적인 형태를 설명한다.
우선, 반도체 장치의 일례로서, 마이크로프로세서에 관해서 설명한다. 도 7은 마이크로프로세서(500)의 구성예를 도시하는 블록도이다.
마이크로프로세서(500)는, 연산회로(501; Arithmetic logic unit. ALU라고도 함), 연산회로 제어부(502; ALU Controller), 명령해석부(503; Instruction Decoder), 인터럽트 제어부(504; Interrupt Controller), 타이밍 제어부(505; Timing Controller), 레지스터(506; Register), 레지스터 제어부(507; Register Controller), 버스 인터페이스(508; Bus I/F), 판독 전용 메모리(509), 및 메모리 인터페이스(510)를 갖고 있다.
버스 인터페이스(508)를 개재하여 마이크로프로세서(500)에 입력된 명령은, 명령해석부(503)에 입력되어, 디코드된 후, 연산회로 제어부(502), 인터럽트 제어부(504), 레지스터 제어부(507), 타이밍 제어부(505)에 입력된다. 연산회로 제어부(502), 인터럽트 제어부(504), 레지스터 제어부(507), 타이밍 제어부(505)는, 디코드된 명령에 근거하여 여러 가지의 제어를 한다.
연산회로 제어부(502)는, 연산회로(501)의 동작을 제어하기 위한 신호를 생성한다. 또한, 인터럽트 제어부(504)는, 마이크로프로세서(500)의 프로그램 실행 중에, 외부의 입출력장치나 주변회로로부터의 인터럽트 요구를 처리하는 회로이고, 인터럽트 제어부(504)는, 인터럽트 요구의 우선도나 마스크 상태를 판단하여, 인터럽트 요구를 처리한다. 레지스터 제어부(507)는, 레지스터(506)의 어드레스를 생성하여, 마이크로프로세서(500)의 상태에 따라서 레지스터(506)의 판독이나 기록을 한다. 타이밍 제어부(505)는, 연산회로(501), 연산회로 제어부(502), 명령해석 부(503), 인터럽트 제어부(504), 및 레지스터 제어부(507)의 동작의 타이밍을 제어하는 신호를 생성한다. 예를 들면, 타이밍 제어부(505)는, 기준 클록 신호(CLK1)를 바탕으로, 내부 클록 신호(CLK2)를 생성하는 내부 클록 생성부를 구비하고 있다. 도 7에 도시하는 바와 같이, 내부 클록 신호(CLK2)는 다른 회로에 입력된다.
다음에, 비접촉으로 데이터의 송수신을 하는 기능, 및 연산기능을 구비한 반도체 장치의 일례를 설명한다. 도 8은, 이러한 반도체 장치의 구성예를 도시하는 블록도이다. 도 8에 도시하는 반도체 장치는, 무선통신에 의해 외부장치와 신호의 송수신을 하여 동작하는 컴퓨터(이하, 「RFCPU」라고 함)라고 부를 수 있다.
도 8에 도시하는 바와 같이, RFCPU(511)는, 아날로그회로부(512)와 디지털회로부(513)를 갖고 있다. 아날로그회로부(512)로서, 공진용량을 갖는 공진회로(514), 정류회로(515), 정전압회로(516), 리셋회로(517), 발진회로(518), 복조회로(519), 변조회로(520)와, 전원 관리 회로(530)를 갖고 있다. 디지털회로부(513)는, RF 인터페이스(521), 제어 레지스터(522), 클록 컨트롤러(523), 인터페이스(524), 중앙 처리 유닛(525), 랜덤 액세스 메모리(526), 판독 전용 메모리(527)를 갖고 있다.
RFCPU(511)의 동작의 개요는 이하와 같다. 안테나(528)가 수신한 신호는 공진회로(514)에 의해 유도기전력이 생긴다. 유도기전력은, 정류회로(515)를 지나서 용량부(529)에 충전된다. 이 용량부(529)는 세라믹 콘덴서나 전기 2중층 콘덴서 등의 캐패시터로 형성되어 있는 것이 바람직하다. 용량부(529)는, RFCPU(511)를 구성하는 기판에 집적되어 있을 필요는 없고, 다른 부품으로서 RFCPU(511)에 내장 할 수도 있다.
리셋회로(517)는, 디지털회로부(513)를 리셋하여 초기화하는 신호를 생성한다. 예를 들면, 전원 전압의 상승에 지연하여 상승하는 신호를 리셋 신호로서 생성한다. 발진회로(518)는, 정전압회로(516)에 의해 생성되는 제어 신호에 따라서, 클록 신호의 주파수와 듀티비를 변경한다. 복조회로(519)는, 수신 신호를 복조하는 회로이고, 변조회로(520)는, 송신하는 데이터를 변조하는 회로이다.
예를 들면, 복조회로(519)는 로우패스 필터로 형성되고, 진폭변조(ASK) 방식의 수신 신호를, 그 진폭의 변동을 바탕으로, 2치화한다. 또한, 송신 데이터를 진폭변조(ASK) 방식의 송신 신호의 진폭을 변동시켜 송신하기 때문에, 변조회로(520)는, 공진회로(514)의 공진점을 변화시키는 것으로 통신 신호의 진폭을 변화시키고 있다.
클록 컨트롤러(523)는, 전원 전압 또는 중앙 처리 유닛(525)에 있어서의 소비전류에 따라서 클록 신호의 주파수와 듀티비를 변경하기 위한 제어 신호를 생성하고 있다. 전원 전압의 감시는 전원 관리 회로(530)가 행하고 있다.
안테나(528)로부터 RFCPU(511)에 입력된 신호는 복조회로(519)에서 복조된 후, RF 인터페이스(521)에서 제어 커맨드나 데이터 등으로 분해된다. 제어 커맨드는 제어 레지스터(522)에 격납된다. 제어 커맨드에는, 판독 전용 메모리(527)에 기억되어 있는 데이터의 판독, 랜덤 액세스 메모리(526)에 대한 데이터의 기록, 중앙 처리 유닛(525)에 대한 연산명령 등이 포함되어 있다.
중앙 처리 유닛(525)은, 인터페이스(524)를 통해서 판독 전용 메모리(527), 랜덤 액세스 메모리(526), 제어 레지스터(522)에 액세스한다. 인터페이스(524)는, 중앙 처리 유닛(525)이 요구하는 어드레스로부터, 판독 전용 메모리(527), 랜덤 액세스 메모리(526), 제어 레지스터(522)의 어느 것에 대한 액세스 신호를 생성하는 기능을 갖고 있다.
중앙 처리 유닛(525)의 연산 방식은, 판독 전용 메모리(527)에 OS(오퍼레이팅 시스템)를 기억시켜 두고, 기동과 함께 프로그램을 판독하여 실행하는 방식을 채용할 수 있다. 또한, 전용회로에서 연산회로를 구성하여, 연산 처리를 하드웨어적으로 처리하는 방식을 채용할 수도 있다. 하드웨어와 소프트웨어를 병용하는 방식에서는, 전용의 연산회로에서 일부의 연산 처리를 하여, 프로그램을 사용하여, 나머지의 연산을 중앙 처리 유닛(525)이 처리하는 방식을 적용할 수 있다.
다음에, 도 9 내지 도 11을 사용하여, 반도체 장치로서 표시 장치에 관해서 설명한다.
상기 실시형태 1, 2에서 설명한 SOI 기판의 제작공정에서는, 유리 기판을 베이스 기판(110)에 적용하는 것이 가능해진다. 따라서, 베이스 기판(110)에 유리 기판을 사용하여, 복수의 반도체층을 접합하는 것으로, 1변이 1미터를 초과하는 대면적의 SOI 기판을 제조할 수 있다.
SOI 기판의 베이스 기판에 표시 패널을 제조하는 마더 유리라고 불리는 대면적 유리 기판을 사용할 수 있다. 도 9는 베이스 기판(110)에 마더 유리를 사용한 SOI 기판의 정면도이다. 이러한 대면적인 SOI 기판에 복수의 반도체 소자를 형성하는 것으로, 액정 표시 장치, 일렉트로루미네선스 표시 장치를 제작할 수 있다. 또한, 이러한 표시 장치뿐만 아니라, SOI 기판을 사용하여, 태양 전지, 포토 IC, 반도체 기억 장치 등 각종의 반도체 장치를 제조할 수 있다.
도 9에 도시하는 바와 같이, 1장의 마더 유리(301)에는, 복수의 반도체 기판으로부터 박리된 단결정 반도체층(302)이 접합되어 있다. 마더 유리(301)로부터 복수의 표시 패널을 잘라내기 때문에, 단결정 반도체층(302)에 표시 패널의 형성 영역(310)이 포함되도록 하는 것이 바람직하다. 표시 패널은, 주사선 구동회로, 신호선 구동회로, 화소부를 갖는다. 그 때문에 표시 패널의 형성 영역(310)에는, 이들이 형성되는 영역(주사선 구동회로 형성 영역(311), 신호선 구동회로 형성 영역(312), 화소 형성 영역(313))을 포함하고 있다.
도 10은 액정 표시 장치를 설명하기 위한 도면이다. 도 10a는 액정 표시 장치의 화소의 평면도이고, 도 10b는, J-K 커트선에 의한 도 10a의 단면도이다.
도 10a에 도시하는 바와 같이, 화소는, 단결정 반도체층(320), 단결정 반도체층(320)과 교차하고 있는 주사선(322), 주사선(322)과 교차하고 있는 신호선(323), 화소 전극(324), 화소 전극(324)과 단결정 반도체층(320)을 전기적으로 접속하는 전극(328)을 갖는다. 단결정 반도체층(320)은, SOI 기판에 접합된 단결정 반도체층(302)으로 형성된 층이고, 화소의 TFT(325)를 구성한다.
SOI 기판에는 실시형태 1의 방법으로 제작한 SOI 기판이 사용되고 있다. 도 10b에 도시하는 바와 같이, 베이스 기판(110) 위에, 질소 함유층(104), 절연막(102) 및 단결정 반도체층(320)이 적층되어 있다. 베이스 기판(110)은 분할된 마더 유리(301)이다. TFT(325)의 단결정 반도체층(320)은, SOI 기판의 반도체층을 에칭에 의해 소자 분리하여 형성된 층이다. 단결정 반도체층(320)에는, 채널 형성 영역(340), 도너가 첨가된 n형의 고농도 불순물 영역(341)이 형성되어 있다. TFT(325)의 게이트 전극은 주사선(322)에 포함되고, 소스 전극 및 드레인 전극의 한쪽은 신호선(323)에 포함되어 있다.
층간 절연막(327) 위에는, 신호선(323), 화소 전극(324) 및 전극(328)이 형성되어 있다. 층간 절연막(327) 위에는, 주상 스페이서(329)가 형성되어 있다. 신호선(323), 화소 전극(324), 전극(328) 및 주상 스페이서(329)를 덮고 배향막(330)이 형성되어 있다. 대향 기판(332)에는, 대향 전극(333), 대향 전극을 덮는 배향막(334)이 형성되어 있다. 주상 스페이서(329)는, 베이스 기판(110)과 대향 기판(332)의 빈틈을 유지하기 위해서 형성된다. 주상(柱狀) 스페이서(329)에 의해서 형성되는 빈틈에 액정층(335)이 형성되어 있다. 신호선(323) 및 전극(328)과 고농도 불순물 영역(341)의 접속부는, 콘택트 홀의 형성에 의해서 층간 절연막(327)에 단차가 생기기 때문에, 이 접속부에서는 액정층(335)의 액정의 배향이 흐트러지기 쉽다. 그 때문에, 이 단차부에 주상 스페이서(329)를 형성하고, 액정의 배향의 흐트러짐을 막는다.
다음에, 일렉트로루미네선스 표시 장치(이하, EL 표시 장치라고 함)에 관해서 도 11을 참조하여 설명한다. 도 11a는 EL 표시 장치의 화소의 평면도이고, 도 11b는, J-K 커트선에 의한 도 11a의 단면도이다.
도 11a에 도시하는 바와 같이, 화소는, TFT로 이루어지는 선택용 트랜지스터(401), 표시 제어용 트랜지스터(402), 주사선(405), 신호선(406), 및 전류 공급 선(407), 화소 전극(408)을 포함한다. 일렉트로루미네선스재료를 포함하여 형성되는 층(EL층)이 한 쌍의 전극간에 있는 구조의 발광 소자가 각 화소에 형성되어 있다. 발광 소자의 한쪽의 전극이 화소 전극(408)이다. 또한, 반도체층(403)은, 선택용 트랜지스터(401)의 채널 형성 영역, 소스 영역 및 드레인 영역이 형성되어 있다. 반도체층(404)은, 표시 제어용 트랜지스터(402)의 채널 형성 영역, 소스 영역 및 드레인 영역이 형성되어 있다. 반도체층(403, 404)은, SOI 기판에 접합된 단결정 반도체층(302)으로 형성된 층이다.
선택용 트랜지스터(401)에 있어서, 게이트 전극은 주사선(405)에 포함되고, 소스 전극 또는 드레인 전극의 한쪽은 신호선(406)에 포함되고, 다른쪽은 전극(411)으로서 형성되어 있다. 표시 제어용 트랜지스터(402)는, 게이트 전극(412)이 전극(411)과 전기적으로 접속되고, 소스 전극 또는 드레인 전극의 한쪽은, 화소 전극(408)에 전기적으로 접속되는 전극(413)으로서 형성되고, 다른쪽은, 전류 공급선(407)에 포함되어 있다.
표시 제어용 트랜지스터(402)는 p채널형의 TFT이다. 도 11b에 도시하는 바와 같이, 반도체층(404)에는, 채널 형성 영역(451), 및 p형의 고농도 불순물 영역(452)이 형성되어 있다. 또, SOI 기판은, 실시형태 1의 방법으로 제작한 SOI 기판이 사용되고 있다.
표시 제어용 트랜지스터(402)의 게이트 전극(412)을 덮고, 층간 절연막(427)이 형성되어 있다. 층간 절연막(427) 위에, 신호선(406), 전류 공급선(407), 전극(411, 413) 등이 형성되어 있다. 또한, 층간 절연막(427) 위에는, 전극(413)에 전기적으로 접속되어 있는 화소 전극(408)이 형성되어 있다. 화소 전극(408)은 주변부가 절연성의 격벽층(428)으로 둘러싸여 있다. 화소 전극(408) 위에는 EL층(429)이 형성되고, EL층(429) 위에는 대향 전극(430)이 형성되어 있다. 보강판으로서 대향 기판(431)이 형성되어 있고, 대향 기판(431)은 수지층(432)에 의해 베이스 기판(110)에 고정되어 있다.
EL 표시 장치의 계조의 제어는, 발광 소자의 휘도를 전류로 제어하는 전류 구동 방식과, 전압으로 그 휘도를 제어하는 전압 구동 방식이 있지만, 전류 구동 방식은, 화소마다 트랜지스터의 특성치의 차가 큰 경우, 채용하는 것은 곤란하고, 이것을 위해서는 특성의 격차를 보정하는 보정회로가 필요하게 된다. SOI 기판의 제작공정, 및 게터링 공정을 포함하는 제조 방법으로 EL 표시 장치를 제작하는 것으로, 선택용 트랜지스터(401) 및 표시 제어용 트랜지스터(402)는 화소마다 특성의 격차가 없어지기 때문에, 전류 구동 방식을 채용할 수 있다.
요컨대, SOI 기판을 사용하는 것으로, 여러 가지의 전기기기를 제작할 수 있다. 전기기기로서는, 비디오카메라, 디지털카메라, 네비게이션 시스템, 음향재생장치(카오디오, 오디오, 오디오콤보 등), 컴퓨터, 게임기기, 휴대정보단말(모바일컴퓨터, 휴대전화, 휴대형 게임기 또는 전자서적 등), 기록매체를 구비한 화상재생장치(구체적으로는 DVD(digital versatile disc) 등의 기록매체에 기억된 음성 데이터를 재생하고, 또한 기억된 화상 데이터를 표시할 수 있는 표시 장치를 구비한 장치) 등이 포함된다.
도 12를 사용하여, 전기기기의 구체적인 형태를 설명한다. 도 12a는 휴대전 화기(901)의 일례를 도시하는 외관도이다. 이 휴대전화기(901)는, 표시부(902), 조작스위치(903) 등을 포함하여 구성되어 있다. 표시부(902)에, 도 10에서 설명한 액정 표시 장치 또는 도 11에서 설명한 EL 표시 장치를 적용하는 것으로, 표시 불균일이 적고 화질이 우수한 표시부(902)로 할 수 있다.
또한, 도 12b는, 디지털플레이어(911)의 구성예를 도시하는 외관도이다. 디지털플레이어(911)는, 표시부(912), 조작부(913), 이어폰(914) 등을 포함하고 있다. 이어폰(914) 대신에 헤드폰이나 무선식 이어폰을 사용할 수 있다. 표시부(912)에, 도 10에서 설명한 액정 표시 장치 또는 도 11에서 설명한 EL 표시 장치를 적용하는 것으로, 화면 사이즈가 0.3인치부터 2인치 정도인 경우에도 고세밀한 화상 및 다량의 문자정보를 표시할 수 있다.
또한, 도 12c는, 전자북(921)의 외관도이다. 이 전자북(921)은, 표시부(922), 조작스위치(923)를 포함하고 있다. 전자북(921)에는 모뎀을 내장하여도 좋고, 도 8의 RFCPU를 내장시켜, 무선으로 정보를 송수신할 수 있는 구성으로 하여도 좋다. 표시부(922)에는, 도 10에서 설명한 액정 표시 장치, 또는 도 11에서 설명한 EL 표시 장치를 적용하는 것으로, 고화질의 표시를 할 수 있다.
실시예 1
본 실시예에서는, 플라즈마 CVD법을 이용하여 성막을 한 질소 함유층의 표면의 거칠함과 성막시의 기판 온도의 관계에 관해서 설명한다. 또, 본 발명은 이하의 실시예에 의해서 전혀 한정되는 것이 아니라, 특허청구의 범위에 의해서 특정되는 것은 말할 필요도 없다.
우선, 단결정 실리콘 기판 위에 플라즈마 CVD법을 이용하여 질화산화실리콘막을 약 200nm 형성하였다. 여기에서는, 다른 복수의 기판 온도(성막시의 기판의 온도)를 설정하여, 각각의 기판 온도에 관해서 질화산화실리콘막의 성막을 하였다. 다음에, 다른 기판 온도로 성막된 질화산화실리콘막의 표면에 관해서 각각 원자간력 현미경(AFM:Atomic Force Microscope)을 사용하여 측정을 하였다. 그 후, 각각의 기판 온도로 성막된 질화산화실리콘막을 접합층으로 하여, 단결정 실리콘 기판과 유리 기판과의 접합을 하여, 접합 상태를 관찰하였다.
또, 플라즈마 CVD에서의 질화산화실리콘막의 성막은, 160Pa의 압력하, 실란, 질소 및 수소를 포함하는 분위기하(SiH4:14sccm, N2O:20sccm, NH3:150sccm, H2:500sccm), RF 주파수 27.12MHz, RF 파워 50W, 전극간거리 20mm로 행하였다. 또한, 기판 온도는, 열전쌍을 사용하여 레퍼런스의 유리 기판의 온도를 측정하여, 상기 측정 결과에 기초하여 설정하였다. 요컨대, 여기에서 말하는 기판 온도는, 성막시의 기판의 온도라고 간주할 수 있다.
AFM에 의한 측정은, SII 나노테크놀로지주식회사 제조 (SPI3800N/SPA-500)의 장치를 사용하여, 측정범위를 1㎛×1㎛로 행하였다.
질화산화실리콘막을 접합층으로 한 단결정 실리콘 기판과 유리 기판의 접합은, 2장의 기판을 겹친 후에 기판끝(네코너 중 1개소)을 손가락으로 집어 압력을 가함으로써, 기판끝부터 서서히 자발적인 접합을 시킴으로써 행하였다. 또, 본 실시예에서는, 표면의 평균면 거칠기(Ra)가 0.3nm 이하인 유리 기판을 사용하여 접합 을 하였다.
각각의 기판 온도로 성막한 질화산화실리콘막의 표면에서의 AFM의 측정 결과 및 접합 상태에 관해서 표 1에 도시한다. 또한, 각각의 기판 온도로 성막한 질화산화실리콘막의 표면에서의 평균면 거칠기(Ra)에 관해서 플롯한 것을 도 14에 도시한다.
Figure 112008075988166-PAT00003
표 1, 도 14에 도시하는 바와 같이, 기판 온도가 낮은 상태로 성막한 질화산화실리콘막의 표면이 거칠기가 작아지는 것이 확인되었다. 또한, 질화산화실리콘막의 표면의 평균면 거칠기(Ra)가 0.37nm 이하(성막시의 기판 온도 325℃ 이하)인 경우에는 접합 상태가 양호하였다. 또한, 성막시의 기판 온도가 250℃ 이하(Ra가 0.27nm 이하)에서는 기판 온도에 따른 질화산화실리콘막의 표면의 평균면 거칠기의 변화가 작았다. 한편, 질화산화실리콘막의 표면의 평균면 거칠기가 0.53nm 이상(성막시의 기판 온도 375℃ 이상)의 경우에는 접합 상태가 충분하지 않고, 접합 불량이 확인되었다. 또한, 질화산화실리콘막의 표면의 평균면 거칠기가 0.46nm(성막시의 기판 온도 350℃)의 경우에는 자발적인 접합에 시간을 요하였지만, 접합 불량은 확인되지 않았다.
이상의 결과로부터, 성막시의 기판 온도를 낮게 함으로써, 표면이 평탄한 질화산화실리콘막을 형성하는 것이 가능한 것을 알았다. 또한, 접합층으로서 기능하는 질화산화실리콘막의 표면의 평균면 거칠기(Ra)를 적어도 0.46nm 이하로 함으로써, 실리콘 기판과 유리 기판의 접합 불량을 억제할 수 있다고 생각된다.
실시예 2
본 실시예에서는, 플라즈마 CVD법을 이용하여 성막을 한 질소 함유층에 포함되는 수소의 함유량과 성막시의 기판 온도의 관계에 관해서 설명한다.
우선, 단결정 실리콘 기판 위에 플라즈마 CVD법을 이용하여 질화산화실리콘막을 형성하였다. 여기에서는, 다른 복수의 기판 온도를 설정하여, 각각의 기판 온도에 관해서 질화산화실리콘막의 성막을 하였다. 다음에, 다른 기판 온도로 성막된 질화산화실리콘막에 포함되는 수소의 함유량(여기에서는, Si-H 결합량과 N-H 결합량)에 관해서, 푸리에 변환 적외 분광법(Fourier transform infrared spectroscopy:FT-IR)을 이용하여, 각각 측정을 하였다. 또, 본 실시예에 있어서, FT-IR 분석은, 서모 피셔 사이언티픽사 제조(Magna560)의 장치를 사용하여 행하였다. 또, 플라즈마 CVD에서의 질화산화실리콘막의 성막은, 실시예 1과 같은 조건으로 행하였다.
각각의 기판 온도로 성막한 질화산화실리콘막에 포함되는 Si-H 결합량과 N-H 결합량의 측정 결과를 도 15a에 도시한다. 또한, 질화산화실리콘막에 포함되는 N-H 결합량에 대한 Si-H 결합량의 비율에 대해서 도 15b에 도시한다.
도 15에 도시하는 바와 같이, 기판 온도가 낮은 상태로 성막된 질화산화실리콘막일수록, Si-H 결합 및 N-H 결합이 많이 포함되어 있는 결과가 얻어졌다. 또한, 성막시의 기판 온도가 낮아짐에 따라서, 질화산화실리콘막에 포함되는 Si-H 결합의 비율이 N-H 결합의 비율과 비교하여 커지는 것이 관찰되었다.
이상의 결과로부터, 성막시의 기판 온도를 낮게 함으로써, 질화산화규소막에 포함되는 수소의 함유량을 많게 할 수 있는 것을 확인할 수 있었다.
실시예 3
본 실시예에서는, 플라즈마 CVD법을 이용하여 성막을 한 질소 함유층의 막질에 관해서 설명한다.
우선, 단결정 실리콘 기판 위에 플라즈마 CVD법을 이용하여 질화산화실리콘막을 형성하였다. 여기에서는, 다른 복수의 기판 온도를 설정하여, 각각의 기판 온도에 관해서 질화산화실리콘막의 성막을 하였다. 다음에, 다른 기판 온도로 성막된 질화산화실리콘막의 열 처리 전후에 있어서의 에칭 레이트 및 막의 경도에 관해서 각각 측정을 하였다. 또, 플라즈마 CVD에서의 질화산화실리콘막의 성막은, 실시예 1과 같은 조건으로 행하였다. 또한, 열 처리는, 질소 분위기하, 200℃에서 2시간 행한 후, 또 600℃에서 2시간 행하였다.
본 실시예에 있어서, 질화산화실리콘막의 에칭은, 스텔라 케미파사 제조의 고순도 버퍼드 불산 LAL500(NH4HF2:7.13%, NH4F:15.37%의 혼합 수용액)을 사용하여 행하였다.
질화산화실리콘막의 경도의 평가는, 나노인덴테이션법을 이용하여 행하였다. 나노인덴테이션법은, MTS사 제조(NanoIndenterXP)의 장치를 사용하여 행하였다. 또한, 각각의 기판 온도로 성막된 질화산화실리콘막에 관해서, 15점의 측정을 하여 그 평균치에 의해 평가를 하였다.
우선, 각각의 기판 온도로 성막한 질화산화실리콘막의 열 처리 전후의 에칭 레이트에 관해서 도 16에 도시한다. 또, 도 16a는 열 처리 전에 있어서의 질화산화실리콘막의 에칭 레이트를 도시하고 있고, 도 16b는 열 처리 후에 있어서의 질화산화실리콘막의 에칭 레이트를 도시하고 있다.
열 처리 전에 있어서의 각 기판 온도로 성막된 질화산화실리콘막의 에칭 레이트를 비교하면, 기판 온도가 낮은 상태로 성막된 질화산화실리콘막일수록 에칭 레이트가 빨라지는 결과가 얻어진다(도 16a). 성막시의 기판 온도가 300℃ 이하부터 서서히 에칭 레이트가 빨라지고, 성막시의 기판 온도가 300℃ 이하부터는 에칭 레이트가 급격히 빨라지는 것이 관찰되었다.
또한, 열 처리 후에 있어서의 각 기판 온도로 성막된 질화산화실리콘막의 에칭 레이트를 비교하면, 성막시의 기판 온도에 관계 없이 질화산화실리콘막의 에칭 레이트에 차가 보이지 않고, 에칭 레이트가 느리다는 결과가 얻어진다(도 16b).
도 16으로부터, 열 처리 전에 있어서의 질화산화실리콘막은, 성막시의 기판 온도가 낮을수록 에칭 레이트가 빠르고, 막의 치밀성이 낮다고 생각된다. 한편, 가열 처리를 함으로써 성막시의 기판 온도에 관계없이 치밀화된 질화산화실리콘막을 얻을 수 있다고 생각된다.
다음에, 각각의 기판 온도로 성막한 질화산화실리콘막의 열 처리 전후의 경도에 관해서 도 17에 도시한다. 또, 도 17a는 열 처리 전에 있어서의 질화산화실리콘막의 경도를 도시하고 있고, 도 17b는 열 처리 후에 있어서의 질화산화실리콘막의 경도를 도시하고 있다.
열 처리 전에 있어서의 각 기판 온도로 성막된 질화산화실리콘막의 경도를 비교하면, 성막시의 기판 온도가 낮아짐에 따라서 질화산화실리콘막의 경도의 값이 작아지는(막질이 부드러워지는) 결과가 얻어진다(도 17a).
또한, 열 처리 후에 있어서의 각 기판 온도로 성막된 질화산화실리콘막의 경도를 비교하면, 성막시의 기판 온도의 영향은 작고, 어떤 기판 온도에 있어서나 열 처리를 함으로써 일정한 경도를 갖는 질화산화실리콘막이 얻어지는 것을 알 수 있었다(도 17b).
도 17의 결과로부터, 열 처리 전에 있어서의 질화산화실리콘막은, 성막시의 기판 온도를 낮게 할 수록 막질이 부드러워진다고 할 수 있다. 한편, 가열 처리를 함으로써 성막시의 기판 온도에 관계 없이 일정한 경도를 갖는 질화산화실리콘막을 얻을 수 있다고 할 수 있다.
실시예 4
본 실시예에서는, 플라즈마 CVD법을 이용하여 성막을 한 질소 함유층의 불순물에 대한 배리어성에 관해서 설명한다.
우선, 유리 기판 위에 플라즈마 CVD법을 이용하여 질화산화실리콘막을 형성하였다. 여기에서는, 다른 복수의 기판 온도를 설정하여, 각각의 기판 온도에 관해서 질화산화실리콘막의 성막을 하였다. 다음에, 다른 기판 온도로 성막된 질화산화실리콘막에 각각 열 처리를 한 후, 열 처리 후의 질화산화실리콘막 중에 포함되는 나트륨(Na)의 농도에 관해서 각각 측정을 하였다. 또, 플라즈마 CVD에서의 질화산화실리콘막의 성막은, 실시예 1과 같은 조건으로 행하였다. 또한, 열 처리는, 질소 분위기하, 200℃에서 2시간 행한 후, 또 600℃에서 2시간 행하였다.
본 실시예에 있어서, 질화산화실리콘막에 포함되는 나트륨의 농도는, 2차 이온 질량 분석법(SIMS:Secondary Ion Mass Spectroscopy)을 사용하여 측정을 하였다.
각각의 기판 온도로 성막하여 열 처리를 한 후의 질화산화실리콘막에 포함되는 나트륨의 농도에 관한 측정 결과를 도 18에 도시한다.
도 18로부터, 유리 기판 중에는, 나트륨이 1×1018atoms/㎤ 포함되어 있지만, 유리 기판과 접하여 형성된 질화산화실리콘막의 나트륨 농도는, 질화산화실리콘막의 성막시의 기판 온도에 관계 없이 SIMS 분석의 측정 한계 이하이었다.
이상의 결과로부터, 가열 처리를 한 경우에도 성막시의 기판 온도에 관계 없이, 질화산화실리콘막이 유리 기판으로부터 나트륨이 확산되는 것을 방지하는 배리어층으로서 기능하는 것을 확인할 수 있었다.
도 1은 본 발명의 SOI 기판의 제작 방법의 일례를 도시하는 도면.
도 2는 본 발명의 SOI 기판의 제작 방법의 일례를 도시하는 도면.
도 3은 본 발명의 SOI 기판의 제작 방법의 일례를 도시하는 도면.
도 4는 본 발명의 SOI 기판의 제작 방법의 일례를 도시하는 도면.
도 5는 본 발명의 SOI 기판을 사용한 반도체 장치의 제작 방법의 일례를 도시하는 도면.
도 6은 본 발명의 SOI 기판을 사용한 반도체 장치의 제작 방법의 일례를 도시하는 도면.
도 7은 본 발명의 SOI 기판을 사용한 반도체 장치의 일례를 도시하는 도면.
도 8은 본 발명의 SOI 기판을 사용한 반도체 장치의 일례를 도시하는 도면.
도 9는 본 발명의 SOI 기판을 사용한 표시 장치의 일례를 도시하는 도면.
도 10은 본 발명의 SOI 기판을 사용한 표시 장치의 일례를 도시하는 도면.
도 11은 본 발명의 SOI 기판을 사용한 표시 장치의 일례를 도시하는 도면.
도 12는 본 발명의 SOI 기판을 사용한 전자기기를 도시하는 도면.
도 13은 질소 함유층이 형성된 반도체 기판과 베이스 기판의 접합을 도시하는 모식도.
도 14는 성막시의 기판 온도와 질화산화실리콘막의 표면의 평균면 거칠기의 관계를 도시하는 도면.
도 15는 성막시의 기판 온도와 질화산화실리콘막의 Si-H 및 N-H의 결합량의 관계를 도시하는 도면.
도 16은 성막시의 기판 온도와 질화산화실리콘막의 에칭 레이트의 관계를 도시하는 모식도.
도 17은 성막시의 기판 온도와 질화산화실리콘막의 경도의 관계를 도시하는 도면.
도 18은 성막시의 기판 온도와 열 처리 후의 Na의 농도의 관계를 도시하는 모식도.
* 도면의 주요 부분에 대한 부호의 설명 *
101 : 반도체 기판 102 : 절연막
103 : 박리층 104 :질소 함유층
110 : 베이스 기판 121 : 이온빔
122 : 단결정 반도체층 132 : SOI 기판
151 : 반도체층 152 : 반도체층
154 : 절연막 155 : 게이트 전극
156 : 게이트 전극 157 : 저농도 불순물 영역
158 : 채널 형성 영역 159 : 고농도 불순물 영역
160 : 채널 형성 영역 161 : 사이드월 절연막
165 : 레지스트 167 : 고농도 불순물 영역
168 : 절연막 169 : 층간 절연막
170 : 배선 202 : 절연막
204 : 질소 함유층 301 : 마더 유리
302 : 단결정 반도체층 310 : 형성 영역
311 : 형성 영역 312 : 신호선 구동회로 형성 영역
313 : 화소 형성 영역 320 : 단결정 반도체층
322 : 주사선 323 : 신호선
324 : 화소 전극 325 : TFT
327 : 층간 절연막 328 : 전극
329 : 주상 스페이서 330 : 배향막
332 : 대향 기판 333 : 대향 전극
334 : 배향막 335 : 액정층
340 : 채널 형성 영역 341 : 고농도 불순물 영역
401 : 선택용 트랜지스터 402 : 표시 제어용 트랜지스터
403 : 반도체층 404 : 반도체층
405 : 주사선 406 : 신호선
407 : 전류 공급선 408 : 화소 전극
410 : 전극 411 : 전극
412 : 게이트 전극 413 : 전극
427 : 층간 절연막 428 : 격벽층
429 : EL층 430 : 대향 전극
431 : 대향 기판 432 : 수지층
451 : 채널 형성 영역 452 : 고농도 불순물 영역
500 : 마이크로프로세서 501 : 연산회로
502 : 연산회로 제어부 503 : 명령해석부
504 : 제어부 505 : 타이밍 제어부
506 : 레지스터 507 : 레지스터 제어부
508 : 버스 인터페이스 509 : 전용 메모리
510 : 메모리인터페이스 511 : RFCPU
512 : 아날로그회로부 513 : 디지털회로부
514 : 공진회로 515 : 정류회로
516 : 정전압회로 517 : 리셋회로
518 : 발진회로 519 : 복조회로
520 : 변조회로 521 : RF 인터페이스
522 : 제어 레지스터 523 : 클록 컨트롤러
524 : 인터페이스 525 : 중앙 처리 유닛
526 : 랜덤 액세스 메모리 527 : 전용 메모리
528 : 안테나 529 : 용량부
530 : 전원 관리 회로 901 : 휴대전화기
902 : 표시부 903 : 조작스위치
911 : 디지털플레이어 912 : 표시부
913 : 조작부 914 : 이어폰
921 : 전자북 922 : 표시부
923 : 조작스위치

Claims (14)

  1. SOI 기판을 제작하는 방법에 있어서,
    반도체 기판 및 베이스 기판을 준비하는 단계;
    상기 반도체 기판 위에 산화막을 형성하는 단계;
    상기 반도체 기판의 표면으로부터 소정의 깊이에 박리층을 형성하기 위해, 상기 반도체 기판에 상기 산화막을 통하여 가속된 이온들을 조사하는 단계;
    상기 반도체 기판에 상기 가속된 이온을 조사한 후 상기 산화막 위에 질소 함유층을 형성하는 단계;
    상기 질소 함유층의 표면 및 상기 베이스 기판의 표면을 서로 접합시키기 위해 상기 반도체 기판과 상기 베이스 기판을 대향시켜 배치하는 단계;
    상기 박리층을 경계로 하여 분리하기 위해 상기 반도체 기판을 가열하여, 상기 베이스 기판 위에 상기 산화막 및 상기 질소 함유층을 개재하여 단결정 반도체층을 형성하는 단계를 포함하는, SOI 기판 제작 방법.
  2. SOI 기판을 제작하는 방법에 있어서,
    반도체 기판 및 베이스 기판을 준비하는 단계;
    상기 반도체 기판 위에 산화막을 형성하는 단계;
    상기 반도체 기판의 표면으로부터 소정의 깊이에 박리층을 형성하기 위해, 상기 반도체 기판에 상기 산화막을 통하여 가속된 이온들을 조사하는 단계;
    상기 베이스 기판 위에 질소 함유층을 형성하는 단계;
    상기 산화막의 표면 및 상기 질소 함유층의 표면을 서로 접합시키기 위해 상기 반도체 기판과 상기 베이스 기판을 대향시켜 배치하는 단계;
    상기 박리층을 경계로 하여 분리하기 위해 상기 반도체 기판을 가열하여, 상기 베이스 기판 위에 상기 산화막 및 상기 질소 함유층을 개재하여 단결정 반도체층을 형성하는 단계를 포함하는, SOI 기판 제작 방법.
  3. 제 1 항에 있어서,
    상기 질소 함유층은 플라즈마 CVD 법을 이용하고, 수소 가스를 도입하여 기판 온도를 실온 이상 350℃ 이하로 성막하는, SOI 기판 제작 방법.
  4. 제 2 항에 있어서,
    상기 질소 함유층은 플라즈마 CVD 법을 이용하고, 수소 가스를 도입하여 기판 온도를 실온 이상 350℃ 이하로 성막하는, SOI 기판 제작 방법.
  5. 제 3 항에 있어서,
    상기 플라즈마 CVD법은 상기 수소 가스와 함께 실란 가스 및 암모니아 가스의 도입으로 수행되는, SOI 기판 제작 방법.
  6. 제 4 항에 있어서,
    상기 플라즈마 CVD법은 상기 수소 가스와 함께 실란 가스 및 암모니아 가스의 도입으로 수행되는, SOI 기판 제작 방법.
  7. 제 1 항에 있어서,
    상기 산화막은 염화수소를 함유하는 산화성 분위기에서 상기 반도체 기판의 열산화 처리에 의해 형성되는, SOI 기판 제작 방법.
  8. 제 2 항에 있어서,
    상기 산화막은 염화수소를 함유하는 산화성 분위기에서 상기 반도체 기판의 열산화 처리에 의해 형성되는, SOI 기판 제작 방법.
  9. 제 1 항에 있어서,
    가압 처리는 상기 반도체 기판이 가열되는 동안 수행되는, SOI 기판 제작 방법.
  10. 제 2 항에 있어서,
    가압 처리는 상기 반도체 기판이 가열되는 동안 수행되는, SOI 기판 제작 방법.
  11. 제 1 항에 있어서,
    단결정 실리콘 기판은 상기 반도체 기판으로 이용되는, SOI 기판 제작 방법.
  12. 제 2 항에 있어서,
    단결정 실리콘 기판은 상기 반도체 기판으로 이용되는, SOI 기판 제작 방법.
  13. 제 1 항에 있어서,
    0.3nm 이하의 평균면 거칠기를 갖는 표면을 갖는 유리 기판이 상기 베이스 기판으로 이용되는, SOI 기판 제작 방법.
  14. 제 2 항에 있어서,
    0.3nm 이하의 평균면 거칠기를 갖는 표면을 갖는 유리 기판이 상기 베이스 기판으로 이용되는, SOI 기판 제작 방법.
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