CN101425454B - Soi衬底的制造方法 - Google Patents

Soi衬底的制造方法 Download PDF

Info

Publication number
CN101425454B
CN101425454B CN200810173827.7A CN200810173827A CN101425454B CN 101425454 B CN101425454 B CN 101425454B CN 200810173827 A CN200810173827 A CN 200810173827A CN 101425454 B CN101425454 B CN 101425454B
Authority
CN
China
Prior art keywords
layer
semiconductor substrate
substrate
crystal semiconductor
single crystal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN200810173827.7A
Other languages
English (en)
Other versions
CN101425454A (zh
Inventor
掛端哲弥
栗城和贵
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of CN101425454A publication Critical patent/CN101425454A/zh
Application granted granted Critical
Publication of CN101425454B publication Critical patent/CN101425454B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/977—Thinning or removal of substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Recrystallisation Techniques (AREA)
  • Element Separation (AREA)

Abstract

本发明的目的在于提供一种即使是将氮化硅膜等用作接合层的情况，也可以降低支撑衬底和半导体衬底之间的结合不良的产生的SOI衬底的制造方法。此外，本发明还有一个目的是提供一种可以抑制工序的增加的SOI衬底的制造方法。其步骤如下：准备半导体衬底、以及支撑衬底，在半导体衬底上形成氧化膜，通过透过氧化膜对半导体衬底照射被加速的离子以在距半导体衬底的表面有预定的深度中形成剥离层，在照射离子之后在氧化膜上形成含有氮的层，使半导体衬底与支撑衬底相对并使含有氮的层的表面和支撑衬底的表面接合，加热半导体衬底使其以剥离层为界线分离以在支撑衬底上中间夹着氧化膜以及含有氮的层形成单晶半导体层。

Description

SOI衬底的制造方法
技术领域
本发明涉及一种SOI(Silicon on Insulator；绝缘体上硅)衬底的制造方法以及利用该SOI衬底制造的半导体装置。
背景技术
近年开发出利用绝缘表面上存在有较薄的单晶半导体层的SOI(Silicon on Insulator：绝缘体上硅)衬底来代替大块状硅片的集成电路。通过使用SOI衬底，可以减小晶体管的漏极与衬底间的寄生电容，为此SOI衬底因其可以提高半导体集成电路的性能而受到瞩目。
作为SOI衬底的制造方法之一，已知有智能切割(注册商标)法(例如，参照专利文献1)。以下对利用智能切割法的SOI衬底的制造方法的概要进行说明。首先，通过利用离子注入法对硅片进行氢离子注入，以在距表面有预定的深度中形成离子注入层。接下来，中间夹着氧化硅膜，将注入有氢离子的硅片与其它的硅片接合。之后，通过进行加热处理，可以使该离子注入层成为解理面，注入有氢离子的硅片以薄膜状剥离，并在与之接合的硅片上形成单晶硅层。智能切割法也有被称为氢离子注入剥离法的情况。
此外，还提出有一种利用该种智能切割法将单晶硅层形成在由玻璃形成的支撑衬底上的方法(例如，参照专利文献2)。在专利文献2中示出了一种贴合方法，其步骤如下：为了防止支撑衬底中的杂质扩散到单晶硅层一侧，在单晶硅衬底或支撑衬底的一方的表面上设置氮化硅膜，并将该氮化硅膜上形成的氧化硅膜用作贴合面来进行贴合。
[专利文献1]日本专利申请公开2000-124092号公报
[专利文献2]日本专利申请公开2002-170942号公报
发明内容
与硅片相比，玻璃衬底可以实现大面积化且为廉价的衬底，所以被主要用于液晶显示装置的制造。通过将玻璃衬底用作支撑衬底，可以制造大面积且廉价的SOI衬底。另外，当使用如玻璃衬底等含有杂质的衬底作为支撑衬底时，使用氮化硅膜或氮氧化硅膜(以下也记作「氮化硅膜」)可以有效地防止支撑衬底中含有的杂质的扩散。
但是，当使用CVD法等形成氮化硅膜等时，由于形成的膜的表面出现凹凸等原因，当将该氮化硅膜等用作接合层时，可能导致在进行支撑衬底与单晶硅衬底的贴合时出现接合不良的情况。此外，当透过表面有凹凸的氮化硅膜等对单晶硅衬底进行离子添加时，氮化硅膜等的表面因凹凸部分而产生表面粗糙，所以在进行支撑衬底与单晶硅衬底的贴合时出现接合不良的概率很高。其结果，在支撑衬底上获取的单晶硅层有缺陷，即便使用该单晶硅层制造晶体管等的元件也有可能不能得到具有充分的特性的晶体管等的元件。
据此，一般地，使用具有平坦性的氧化硅膜作为支撑衬底与单晶硅衬底的贴合面，但在此种情况下，在形成氮化硅膜等之后必然地需要形成氧化硅膜。此外，当在单晶硅衬底一侧形成氮化硅膜等时，若将硅与氮化硅膜等相接触地形成，则可能因界面态的影响而导致对晶体管的特性产生影响，由此需要在硅衬底与氮化硅膜等之间设置绝缘膜(例如，氧化硅膜等)。其结果，出现如工序增加或受到限制的问题。在SOI衬底的制造中，由于使用的单晶硅衬底本身昂贵，所以通过工序的简化等来降低成本是很重要的。再者，随着层叠的绝缘膜的增加，以及随着工序的增加而产生的尘屑、杂质，有可能导致可靠性的降低如发生接合不良等。
鉴于上述问题，本发明的目的之一在于提供一种即便是在将氮化硅膜等用作接合层的情况下，也可以减少支撑衬底与半导体衬底之间发生接合不良的方法，此外，本发明还有一个目的是提供一种可以抑制工序的增加的SOI衬底的制造方法。
本发明之一的一种SOI衬底的制造方法，包括如下步骤：准备半导体衬底与支撑衬底，在半导体衬底上形成氧化膜，透过氧化膜对半导体衬底照射被加速了的离子，以在距半导体衬底的表面的预定深度中形成剥离层，且在照射离子后在氧化膜上形成含有氮的层，使半导体衬底与支撑衬底相对，并将含有氮的层的表面与支撑衬底的表面接合，通过对半导体衬底进行加热使其以剥离层为界限分离，以在支撑衬底上中间夹着氧化膜以及含有氮的膜形成单晶半导体层。
本发明之一的一种SOI衬底的制造方法，包括如下步骤：准备半导体衬底与支撑衬底，在半导体衬底上形成氧化膜，透过氧化膜对半导体衬底照射被加速了的离子，以在距半导体衬底的表面的预定深度中形成剥离层，在支撑衬底上形成含有氮的层，使半导体衬底与支撑衬底相对，并将氧化膜的表面与含有氮的层的表面接合，通过对半导体衬底进行加热使其以剥离层为界限分离，以在支撑衬底上中间夹着氧化膜以及含有氮的层形成单晶半导体层。
此外，根据本发明之一的一种SOI衬底的制造方法，其中利用等离子体CVD法且引入氢气，并在将衬底的温度设定为室温以上且350℃以下的条件下形成含有氮的层。此外，等离子体CVD法还可以在引入氢气的基础上引入硅烷气以及氨气而进行。
再者本发明之一的一种SOI衬底的制造方法，包括如下步骤：准备支撑衬底和其表面上中间夹着氧化膜形成有含有氮的层并且在距表面的预定的深度中形成有剥离层的半导体衬底，使半导体衬底与支撑衬底相对，并将含有氮的层的表面与支撑衬底的表面接合，通过对半导体衬底进行加热使其以剥离层为界限分离，在支撑衬底上中间夹着氧化膜以及含有氮的层形成单晶半导体层，其中含有氮的层是通过引入氢气且在衬底温度为350℃以下的条件下形成。
在本说明书中，表面的平均面粗糙度(Ra)是将JIS B0601中定义的中心线平均粗糙度扩大为三维以使其能够适用于测定面，它可用「将从基准面到指定面的偏差的绝对值平均而得的值」表示，由下面的数式(1)来定义。
[数式1]
R a = 1 S 0 ∫ y 1 y 2 ∫ x 1 x 2 | f ( x , y ) - Z 0 | dxdy - - - ( 1 )
注意，在数式(1)中，S0表示测定面(用坐标(X1，Y1)(X1，Y2)(X2，Y1)(X2，Y2)表示的4点所围绕的长方形的区域)的面积，Z0表示测定面的平均高度。
此外，平方平均面粗糙度(Rms)可用「将从基准面到指定面的偏差的平方平均而得的值的平方根」表示，由下面的数式(2)来定义。
[数式2]
R ms = 1 S 0 ∫ y 1 y 2 ∫ x 1 x 2 { f ( x , y ) - Z 0 } 2 dx - - - ( 2 )
最大高低差(P-V)是指，在测定面中最高的标高Zmax和最低的标高Zmin的差。
在本说明书中，半导体装置是指能够通过利用半导体特性而工作的所有装置，电光装置、半导体电路及电子设备都包括在半导体装置的范畴内。
在本说明书中显示装置包括发光装置、液晶显示装置。发光装置包括发光元件，液晶显示装置包括液晶元件。作为发光元件，其灰度由电流或电压控制的元件都包括在其范畴内，具体包括无机EL(电致发光)和有机EL等。
根据本发明，在SOI衬底的制造中，即便是将氮化硅膜等用作接合层的情况下，也可以减少支撑衬底和半导体衬底之间的接合不良的发生。此外，根据本发明，在SOI衬底的制造中，还可以实现工序的简化。
附图说明
图1(A-1)至1D是示出本发明的SOI衬底的制造方法的一个例子的图；
图2(A-1)至2D是示出本发明的SOI衬底的制造方法的一个例子的图；
图3A至3D是示出本发明的SOI衬底的制造方法的一个例子的图；
图4(A-1)至4D是示出本发明的SOI衬底的制造方法的一个例子的图；
图5A至5D是示出使用本发明的SOI衬底的半导体装置的制造方法的一个例子的图；
图6A至6C是示出使用本发明的SOI衬底的半导体装置的制造方法的一个例子的图；
图7示出是使用有本发明的SOI衬底的半导体装置的一个例子的图；
图8示出是使用有本发明的SOI衬底的半导体装置的一个例子的图；
图9示出是使用有本发明的SOI衬底的显示装置的一个例子的图；
图10A和10B是示出使用有本发明的SOI衬底的显示装置的一个例子的图；
图11A和11B是示出使用有本发明的SOI衬底的显示装置的一个例子的图；
图12A至12C是示出使用有本发明的SOI衬底的电子设备的一个例子的图；
图13A至13D是示出形成有含有氮的层的半导体衬底与支持衬底的接合的示意图；
图14是示出成膜时的衬底温度与氮氧化硅膜的表面的平均面粗糙度的关系的图；
图15A和15B是示出成膜时的衬底温度与氮氧化硅膜的Si-H以及N-H的结合量的关系的图；
图16A和16B是示出成膜时的衬底温度与氮氧化硅膜的蚀刻速度的关系的示意图；
图17A和17B是示出成膜时的衬底温度与氮氧化硅膜的硬度的关系的图；
图18是示出成膜时的衬底温度与热处理之后的Na的浓度的关系的示意图。
具体实施方式
下面，参照附图对本发明的实施方式进行说明。但是，本发明可以通过多种不同的方式来实施，所属技术领域的普通技术人员可以很容易地理解一个事实就是其方式及详细内容在不脱离本发明的宗旨及其范围下可以被变换为各种各样的形式。因此，本发明不应该被解释为仅限定在实施方式所记载的内容中。注意，在用来说明实施方式的所有附图中，使用相同的附图标记来表示相同的部分或具有相同功能的部分，而省略其重复说明。
实施方式1
在本实施方式中，参照附图对本发明的SOI衬底的制造方法的一个例子进行说明。
首先，准备半导体衬底101(参照图1(A-1))。
作为半导体衬底101可以使用市场上销售的衬底，例如可以举出单晶硅衬底、锗衬底、镓砷或铟磷等化合物半导体衬底。市场上销售的硅衬底的典型例子是大小为直径5英寸(125mm)、直径6英寸(150mm)、直径8英寸(200mm)、直径12英寸(300mm)的圆形衬底。注意，其形状不局限于圆形，还可以使用被加工成矩形等形状的硅衬底。
接下来，在半导体衬底101的表面上形成绝缘膜102(参照图1(A-2))。
作为绝缘膜102，可以将氧化硅膜(SiOx)、氧氮化硅膜(SiOxNy)(x>y)等的氧化膜通过CVD法或溅射法来设置。此外，还可以使用在半导体衬底101的表面上通过热氧化而形成的绝缘膜(例如，氧化硅膜)。虽然可以进行干氧化作为热氧化，但优选使用在氧化性气氛中添加有卤素的气体进行热氧化。作为含有卤素的气体，典型的有氯化氢(HCl)，另外还可以使用选自HF、NF3、HBr、Cl2、ClF3、BCl3、F2、Br2等中的一种或多种的气体。当将卤素包含在氧化膜中时，可以发现其具有将金属等的杂质捕获以防止半导体衬底101被污染的保护层的作用。此外，还可以使用通过利用臭氧水、过氧化氢水或硫酸和过氧化氢以及纯水的混合液等对半导体衬底101的表面进行处理而形成的绝缘膜。
另外，绝缘膜102优选使用具有平滑面的绝缘膜。例如，将绝缘膜102形成为表面的平均面粗糙度(Ra)为0.5nm以下，且平方平均面粗糙度(Rms)为0.6nm以下，优选为平均面粗糙度为0.3nm以下，且平方平均面粗糙度为0.4nm以下。
当使用CVD法形成绝缘膜102时，优选将有机硅烷用作原料气体来形成氧化硅膜。通过使用使用有机硅烷形成的氧化硅膜，可以使绝缘膜102的表面平坦。
作为有机硅烷，可以使用如四乙氧基硅烷(缩写：TEOS；化学式为Si(OC2H5)4)、四甲基硅烷(TMS：化学式为Si(CH3)4)、三甲基硅烷((CH3)3SiH)、四甲基环四硅氧烷(TMCTS)、八甲基环四硅氧烷(OMCTS)、六甲基二硅氮烷(HMDS)、三乙氧基硅烷(SiH(OC2H5)3)、三(二甲基氨基)硅烷(SiH(N(CH3)2)3)等的含有硅的化合物。
此外，还可以使用通过将硅烷用作原料气体的CVD法而形成的氧化硅层或氧氮化硅层。
下面，透过绝缘膜102对半导体衬底101照射由被电场加速了的离子构成的离子束121，通过在距半导体衬底101的表面的预定深度的区域中添加离子形成剥离层103(参照图1(A-3))。作为离子束121，是通过激发源气体产生源气体的等离子体，并利用等离子体的电场作用将包含在等离子体中的离子引出而生成的。
作为形成剥离层103的区域的深度，可以根据离子束121的加速能量和离子束121的侵入角来控制。加速能量可以通过加速电压、计量等进行调节。在与离子的平均侵入深度大略相同深度的区域中形成剥离层103。根据添加离子的深度，决定从半导体衬底101分离的半导体层的厚度。剥离层103被形成的深度为10nm以上且500nm以下，优选的深度范围是50nm以上且200nm以下。
可以使用不进行质量分离的离子掺杂法对半导体衬底101进行离子添加。
当将氢(H2)用作源气体时，可以通过激发氢气体生成含有H+、H2 +、H3 +的等离子体。至于由源气体生成的离子种的比例，可以通过对等离子体的激发方法、产生等离子体的气氛的压力、以及源气体的供给量等进行调节而使其变化。
由于H3 +比其他的氢离子种(H+、H2 +)的氢原子数目多、质量大。因此，当由相同的能量被加速时，其比H+、H2 +导入到半导体衬底101的更浅的区域中。通过提高离子束121中含有的H3 +的比例，氢离子的平均侵入深度的不均匀变小，所以在半导体衬底101上，氢的深度方向的浓度轮廓变得更加陡峭，进而可以使其浓度轮廓的峰值位置较浅。由此，当使用离子掺杂法时，优选相对于离子束121中包含的H+、H2 +、H3 +的总量，包含50％以上，优选的是80％以上的H3 +。
当使用氢气并通过离子掺杂法来进行离子添加时，可以将加速电压设定为10kV以上且200kV以下，剂量设定为1×1016ions/cm2以上且6×1016ions/cm2以下。通过在该条件下进行氢离子添加，虽然还依据离子束121含有的离子种或离子的比例，可以在半导体衬底101的深度为50nm以上且500nm以下的区域中形成剥离层103。
另外，还可以使用氦(He)作为离子束121的源气体。由于激发氦而生成的离子种几乎都为He+，即使是不进行质量分离的离子掺杂法，也可以将He+作为主要离子添加到半导体衬底101中。因此，通过离子掺杂法，可以效率高地在剥离层103中形成微小的空孔。当使用氦并通过离子掺杂法进行离子的引入时，可以将加速电压设定为10kV以上且200kV以下，剂量设定为1×1016ions/cm2以上且6×1016ions/cm2以下。另外，作为对半导体衬底101进行离子添加的方法，还可以使用进行质量分离的离子注入法。
此外，还可以将含有例如氯气体(Cl2气体)、氟气体(F2气体)等的卤素的气体用作源气体。
形成绝缘膜102后，通过在形成接合层之前对半导体衬底101进行离子添加，由于可以透过绝缘膜102进行添加，所以可以使剥离层103在深度方向上均匀地形成。尤其是，作为绝缘膜102当通过将半导体衬底101氧化来形成时，可以使该绝缘膜102的厚度均匀形成，通过透过该绝缘膜102进行离子添加，可以提高剥离层103在深度方向上的均匀性。此外，通过在形成接合层之前进行离子添加，可以防止在接合层表面产生因添加离子而产生的损伤层(表面粗糙)，从而可以抑制接合不良。
下面，在绝缘膜102上形成含有氮的层104(例如，氮化硅膜(SiNx)或者氮氧化硅膜(SiNxOy)(x>y))(参照图1(A-4))。
在本实施方式中，含有氮的层104用作与支撑衬底相贴合的层(接合层)。另外，含有氮的层104还在之后的在支撑衬底上设置具有单晶结构的半导体层(以下记为「单晶半导体层」)时，用作防止支撑衬底中含有的可动离子或水分等的杂质扩散到单晶半导体层中的阻挡层。
此外，由于含有氮的层104如上所述地用作接合层，所以为了抑制接合不良需要使用表面平滑的绝缘膜。为此，将本实施方式中的含有氮的层104形成为表面的平均面粗糙度(Ra)为0.5nm以下，且平方平均面粗糙度(Rms)为0.60nm以下，更为优选的是平均面粗糙度为0.35nm以下，且平方平均面粗糙度为0.45nm以下。优选将膜厚设定为10nm以上且200nm以下，优选将其设定在50nm以上且100nm以下的范围内。
另外，由于氢键在与支撑衬底的接合中起到很大的作用，所以使含有氮的层104含有氢。作为含有氮的层104，使用含有氢的氮化硅膜或氮氧化硅膜，通过将Si-H、Si-OH、N-H、N-OH用作结合键，可以形成由玻璃等的支撑衬底与氢键形成的牢固的接合。
为形成该种含有氮的层104，在本实施方式中，优选利用等离子体CVD法，并将成膜时的衬底温度设定为室温以上且350℃以下，优选为室温以上且300℃以下来形成氮化硅膜或氮氧化硅膜。通过降低成膜时的衬底温度，可以减小形成的含有氮的层104的表面的粗糙。这是由于随着成膜时的衬底温度的上升，因膜的淀积表面上的氢自由基等的蚀刻反应过剩而引起表面粗糙的缘故。注意，室温是指通常用于半导体装置的制造的无尘室的温度，在本说明书中是指25℃。
另外，在本实施方式中，在等离子体CVD法中，至少使用硅烷气、氨气以及氢气进行成膜。通过使用氨气和氢气，可以得到膜中含有氢的含有氮的层104。通过引入氢气来进行成膜可以使含有氮的层104中含有更多的氢。此外，通过降低成膜时的衬底的温度，可以抑制成膜时的脱氢反应，从而还具有可以增加含有氮的层104中的氢的含量的优点。其结果，可以更加使与支撑衬底的接合更牢固。
此外，在等离子体CVD法中，通过降低成膜时的衬底温度而形成的含有氮的层104含有较多的氢，成为致密性低(膜质柔软)的膜。致密性低的含有氮的层104由于可以通过加热处理提高致密性(将膜质变硬)，所以加热处理之前和之后的含有氮的层104的膜厚可能发生收缩。
为此，通过在含有氮的层104的致密性低的状态下进行与支撑衬底的贴合，即使是支撑衬底一侧的接合面或含有氮的层104的表面上有凹凸的情况，也可以通过该含有氮的层104将凹凸吸收，因此可以减少接触不良。此外，通过与贴合同时或在其后进行加热处理，在含有氮的层104致密化(膜变硬)之后，可以形成如晶体管等的元件。
此外，优选与加热处理一起进行加压处理。通过进行加压处理，可以更有效地使含有氮的层104将支撑衬底一侧的接合面或含有氮的层104的表面的凹凸吸收，从而可以抑制半导体衬底101与支撑衬底之间的接合不良。
另外，通过降低含有氮的层104成膜时的衬底温度，可以防止在半导体衬底101上形成的剥离层103的脱气。注意，使用比含有氮的层104的成膜温度更高的加热处理温度，来进行从半导体衬底101剥离单晶半导体层的加热处理。
接下来，准备支撑衬底110(参照图1B)。
作为支撑衬底110，使用具有绝缘表面的衬底。具体而言，可以使用铝硅酸盐玻璃、铝硼硅酸盐玻璃、钡硼酸盐玻璃之类的用于电子工业的玻璃衬底、或者表面形成有氧化硅膜或氧氮化硅膜的塑料衬底。当将可以实现大面积化且廉价的玻璃衬底或塑料衬底用作支撑衬底110时，可以实现低成本化。
此外，当使用玻璃衬底作为支撑衬底110时，例如可以使用被称为第六代(1500mm×1850mm)、第七代(1870mm×2200mm)、第八代(2200mm×2400mm)的大面积的母体玻璃衬底。通过使用大面积的母体玻璃衬底作为支撑衬底110，并与多个半导体衬底贴合来制造SOI衬底，可以实现SOI衬底的大面积化。其结果，可以增大由一个衬底可以制造的显示面板的数量(从一个衬底可以提取的面板个数)，从而提高生产率。
此外，支撑衬底110的表面优选为平滑，优选将其形成为表面的平均面粗糙度(Ra)为0.5nm以下，且平方平均面粗糙度(Rms)为0.6nm以下，更为优选的是，平均面粗糙度为0.3nm以下，且平方平均面粗糙度为0.4nm以下。例如，当使用玻璃衬底作为支撑衬底110时，可以预先对玻璃衬底的表面进行抛光处理。
接下来，将半导体衬底101与支撑衬底110接合(参照图1C)。通过使在半导体衬底101上形成的用作接合层的含有氮的层104与支撑衬底110的表面密接而形成接合。该接合是通过范德瓦耳斯力作用而实现的，并且通过压接支撑衬底110和半导体衬底101，将Si-H、Si-OH、N-H、N-OH用作结合键，可以形成借助于氢键的牢固的接合。
注意，在接合半导体衬底101与支撑衬底110之前，优选对接合面进行兆频超声波(Megasonic)清洗，或兆频超声波(Megasonic)清洗以及臭水清洗，因其可以去除接合面的如有机物等的尘屑并使表面亲水化。此外，也可以通过对含有氮的层104的表面进行等离子体处理，来去除含有氮的层104表面的如有机物等的尘屑。
接下来，在中间夹着含有氮的层104将支撑衬底110与半导体衬底101接合之后，进行加热处理(参照图1C)。通过进行加热处理，可以提高支撑衬底110与半导体衬底101的接合强度。此外，通过该加热处理还可以使含有氮的层104致密化。
另外，优选与加热处理一起进行加压处理。在与接合面相垂直的方向上施加压力来进行加压处理。通过进行加压处理，即使支撑衬底110的表面或含有氮的层104的表面有凹凸的情况，也可以利用致密性低的含有氮的层104将该凹凸吸收，从而可以有效地减少半导体衬底101与支撑衬底110之间的接合不良(参照图13A至13D)。注意，作为加热处理的温度，只要低于支撑衬底110的耐热温度以下即可，例如，在200℃至600℃的温度下进行加热处理即可。
接下来，以剥离层103为解理面将半导体衬底101的一部分从支撑衬底110剥离(参照图1D)。在此，通过进行400℃至600℃的加热处理，使剥离层103中含有的离子(例如氢离子)中的微小的空洞发生体积变化，而可以沿着剥离层103裂开。其结果，在支撑衬底110上残留有单晶半导体层122。
注意，当使用RTA(Rapid Thermal Anneal；快速热退火)装置等的可以进行急速加热的设备进行加热处理时，可以在比支撑衬底110的应变点高的温度下进行加热处理。此外，还可以将上述图1C中进行的加热处理和图1D中进行的加热处理并用来进行加热处理。
通过以上工序，可以获取在支撑衬底110上中间夹着绝缘膜102以及含有氮的层104设置有单晶半导体层122的SOI衬底。
通过应用本实施方式，可以防止支撑衬底中包含的杂质混入到单晶半导体层中，从而可以减少支撑衬底与半导体衬底之间的接合不良的发生。此外，通过将含有氮的层用作接合层，在SOI衬底的制造中，可以实现制造步骤的简化，并且可以消除对制造步骤的限制。
注意，本实施方式中所示的SOI衬底的制造方法不局限于上述方法。例如，也可以不是在形成含有氮的层104之前，而是在形成含有氮的层104之后透过绝缘膜102以及含有氮的层104地进行离子的添加，以在距半导体衬底101的表面有预定的深度的区域中形成剥离层103(参照图2(A-1)至D)。
在此情况下，由于可以连续地形成绝缘膜102和含有氮的层104(图2(A-2)、(A-3))，因而可以实现制造步骤的短缩化以及绝缘膜102和含有氮的层104的界面的清洁化。此外，在图2中，还可以在添加离子(图2(A-4))后对含有氮的层104的一部分进行蚀刻，并在通过引入离子去除在含有氮的层104的表面上形成的损伤层(表面粗糙)之后，进行与支撑衬底110的接合(图2C)。
再者，还可以在形成绝缘膜102之前进行离子的添加，而在距半导体衬底101的表面有预定的深度的区域中形成剥离层103。
此外，在本实施方式中，虽然示出了在半导体衬底101一侧设置绝缘膜102以及含有氮的层104之后，再进行与支撑衬底110接合的情况，然而，还可以在支撑衬底110一侧设置绝缘膜102以及含有氮的层104之后再进行与半导体衬底101的接合(参照图3A-3D)。
在此情况下，可以在支撑衬底110上形成绝缘膜102以及含有氮的层104之后(图3(B-2)、(B-3))，再进行该支撑衬底110和在预定的深度中形成有剥离层103的半导体衬底101的接合(图3C)。此外，通过将在支撑衬底110上形成的绝缘膜102和含有氮的层104连续地形成，可以实现制造步骤的短缩化以及绝缘膜102和含有氮的层104的界面的清洁化。
另外，在图3A-3D中，可以在半导体衬底101的表面上形成氧化硅膜，并将在该半导体衬底101上形成的氧化硅膜和在支撑衬底110一侧形成的含有氮的层104接合。
注意，本实施方式中所示的SOI衬底的制造方法可以适当地与本说明书中的其他的实施方式中所示的制造方法组合使用。
实施方式2
在本实施方式中，参照附图对与上述实施方式相异的SOI衬底的制造方法进行说明。具体而言，对将表面上设置有含有氮的层的支撑衬底和设置有绝缘膜的半导体衬底接合的情况进行说明。
首先，准备半导体衬底101(参照图4(A-1))，在半导体衬底101的表面上形成绝缘膜202(参照图4(A-2))。
在本实施方式中，绝缘膜202用作与支撑衬底的接合层。作为绝缘膜202，可以将氧化硅膜(SiOx)、氧氮化硅膜(SiOxNy)(x>y)通过CVD法或溅射法来设置。此外，还可以使用在半导体衬底101的表面上通过热氧化而形成的绝缘膜(例如，氧化硅膜)。虽然也可以进行干氧化作为热氧化，但优选使用在氧化性气氛中添加有卤素的气体进行热氧化。作为含有卤素的气体，典型的有氯化氢(HCl)，另外还可以使用选自HF、NF3、HBr、Cl2、ClF3、BCl3、F2、Br2等中的一种或多种的气体。当使氧化膜中含有卤素时，可以发现其可以起到将金属等的杂质捕获以防止半导体衬底101被污染的保护层的作用。另外，还可以使用通过利用臭氧水、过氧化氢水、或硫酸和过氧化氢以及纯水的混合液等对半导体衬底101的表面进行处理而形成的绝缘膜。
另外，绝缘膜202即可以使用单层结构也可以使用叠层结构，与支撑衬底接合的面优选使用具有平坦性且具有亲水性表面的绝缘膜。作为表面具有平坦性且可以形成亲水表面的绝缘膜，氧化硅膜很适合。优选的是，氧化硅膜的平均面粗糙度(Ra)为0.5nm以下，且平方平均面粗糙度(Rms)为0.6nm以下，更为优选的是，平均面粗糙度为0.3nm以下，且平方平均面粗糙度为0.4nm以下。
此外，当使用CVD法形成绝缘膜202时，优选将有机硅烷用作原料气体来形成氧化硅膜。通过使用有机硅烷形成的氧化硅膜，可以使绝缘膜202的表面平坦。
作为有机硅烷，可以使用如四乙氧基硅烷(缩写：TEOS；化学式为Si(OC2H5)4)、四甲基硅烷(TMS：化学式为Si(CH3)4)、三甲基硅烷((CH3)3SiH)、四甲基环四硅氧烷(TMCTS)、八甲基环四硅氧烷(OMCTS)、六甲基二硅氮烷(HMDS)、三乙氧基硅烷(SiH(OC2H5)3)、三(二甲基氨基)硅烷(SiH(N(CH3)2)3)等的含有硅的化合物。
另外，还可以使用通过将硅烷用作原料气体的CVD法而形成的氧化硅层或氧氮化硅层。
下面，透过绝缘膜202对半导体衬底101照射由被电场加速了的离子构成的离子束121，通过在距半导体衬底101的表面有预定的深度的区域中引入离子形成剥离层103(参照图4(A-3))。注意，关于剥离层103的形成方法的详细说明可以参照实施方式1，故在此省略。
接下来，准备支撑衬底110(参照图4(B-1))，在该支撑衬底110上形成含有氮的层204(参照图4(B-2))。
由于含有氮的层204用作与在半导体衬底101上形成的绝缘膜202相接合的层，所以需要使用表面为平滑的绝缘膜。为此，将本实施方式中的含有氮的层204形成为表面的平均面粗糙度(Ra)为0.5nm以下，且平方平均面粗糙度(Rms)为0.60nm以下，更为优选的是，平均面粗糙度为0.35nm以下，且平方平均面粗糙度为0.45nm以下。优选将其膜厚设定为10nm以上且200nm以下，优选的是，将其设定于50nm以上且100nm以下的范围内。此外，含有氮的层204还可以在之后的在支撑衬底110上设置单晶半导体层时，用作防止支撑衬底110中含有的可动离子或水分等的杂质扩散到单晶半导体层的阻挡层。
另外，由于氢键在与支撑衬底的接合中起到很大作用，所以使含有氮的层204含有氢。作为含有氮的层204，使用含有氢的氮化硅膜或氮氧化硅膜，并通过将Si-H、Si-OH、N-H、N-OH用作结合键，可以形成由在半导体衬底101上形成的绝缘膜202和氢键形成的牢固的接合。
注意，由于含有氮的层的形成方法的详细说明可以参照实施方式1，所以在此省略。
接下来，将半导体衬底101与支撑衬底110接合(参照图4C)。通过使半导体衬底101上形成的用作接合层的绝缘膜202与支撑衬底110上形成的含有氮的层204的表面密接来形成接合。该接合是通过范德瓦耳斯力作用而实现的，并且通过压接支撑衬底110和半导体衬底101，将Si-H、Si-OH、N-H、N-OH用作结合键，可以形成借助于氢键的牢固的接合。
注意，在接合半导体衬底101与支撑衬底110之前，优选对接合面进行兆频超声波(Megasonic)清洗，或兆频超声波(Megasonic)清洗以及臭水清洗，因其可以去除接合面的如有机物等的尘屑并使表面亲水化。此外，也可以通过对含有氮的层204的表面进行等离子体处理，来去除含有氮的层204表面的如有机物等的尘屑。
接下来，在中间夹着绝缘膜以及含有氮的层204将支撑衬底110与半导体衬底101接合之后进行加热处理(参照图4C)。通过进行加热处理，可以提高支撑衬底110与半导体衬底101的接合强度。此外，通过该加热处理还可以使含有氮的层204的膜质致密化。
另外，优选与加热处理一起进行加压处理。在与接合面相垂直的方向上施加压力来进行加压处理。通过与加热处理一起进行加压处理，即使是绝缘膜202或含有氮的层204的表面有凹凸的情况，也可以利用致密性低的含有氮的层204将凹凸吸收，从而可以有效地减少半导体衬底101与支撑衬底110之间的接合不良。作为加热处理的温度，只要在低于支撑衬底110的耐热温度以下即可，例如，在200℃至600℃的温度下进行加热处理即可。
接下来，以剥离层103为解理面将半导体衬底101的一部分从支撑衬底110剥离(参照图4D)。在此，通过进行400℃至600℃的加热处理，使剥离层103中含有的离子(例如氢离子)中的微小的空洞发生体积变化，而可以沿着剥离层103裂开。其结果，在支撑衬底110上残留有与半导体衬底101具有相同晶性的单晶半导体层122。
注意，当使用RTA(Rapid Thermal Anneal；快速热退火)装置等的可以进行急速加热的设备进行加热处理时，可以在比支撑衬底110的应变点高的温度下进行加热处理。此外，还可以将上述图4C中进行的加热处理和图4D中进行的加热处理并用来进行加热处理。
通过以上工序，可以获取在支撑衬底110上中间夹着含有氮的层204以及绝缘膜202设置有单晶半导体层122的SOI衬底。
注意，在本实施方式中所示的SOI衬底的制造方法可以适当地与本说明书中的其他的实施方式中所示的制造方法组合使用。
实施方式3
在本实施方式中，对使用根据上述实施方式而制造的SOI衬底，来制造半导体装置的方法进行说明。
首先，参照图5A至5D以及图6A至6C，对作为半导体装置的制造方法的n沟道型薄膜晶体管以及p沟道型薄膜晶体管的制造方法进行说明。通过对多个薄膜晶体管(TFT)进行组合，可以形成各种各样的半导体装置。
作为SOI衬底，使用利用实施方式1的方法制造的SOI衬底。图5A是以利用图1(A-1)至D说明的方法而制造的SOI衬底的截面图。
通过蚀刻，使SOI衬底的单晶半导体层122元件分离，如图5B所示，形成半导体层151、152。半导体层151构成n沟道型TFT，而半导体层152构成p沟道型TFT。
如图5C所示，在半导体层151、152上形成绝缘膜154。接着，中间夹着绝缘膜154在半导体层151上形成栅电极155，而在半导体层152上形成栅电极156。
注意，在对单晶半导体层122进行蚀刻之前，为控制TFT的阈值电压，优选对单晶半导体层122添加如硼、铝、镓等的成为受体的杂质元素，或者如磷、砷等的成为供体的杂质元素。例如，对形成n沟道型TFT的区域添加受体，对形成p沟道型TFT的区域添加供体。
接下来，如图5D所示，在半导体层151上形成n型的低浓度杂质区域157，在半导体层152上形成p型的高浓度杂质区域159。首先，在半导体层151上形成n型的低浓度杂质区域157。为此，将成为p沟道型TFT的半导体层152用抗蚀剂掩模，将供体添加到半导体层151中。添加磷或砷作为供体即可。通过利用离子掺杂法或离子注入法进行供体的添加，栅电极155成为遮掩，在半导体层151上n型的低浓度杂质区域157以自对准的方式形成。半导体层151的与栅电极155相重合的区域成为沟道形成区域158。
接下来，在去除掉覆盖半导体层152的掩模之后，用掩模覆盖要成为n沟道型TFT的半导体层151。接着，使用离子掺杂法或离子注入法对半导体层152添加受体。可以添加硼作为受体。在受体的添加工序中，栅电极156用作掩模，在半导体层152上p型的低浓度杂质区域159以自对准的方式形成。高浓度杂质区域159用作源区域或漏区域。半导体层152的与栅电极156相重合的区域成为沟道形成区域160。在此，对在形成n型的低浓度杂质区域157之后，形成p型的高浓度杂质区域159的方法进行了说明，但也可以先形成p型的高浓度杂质区域159。
接下来，在去除掉覆盖半导体层151的抗蚀剂之后，通过等离子体CVD法等形成由氮化硅等的氮化合物或氧化硅等的氧化物构成的单层结构或叠层结构的绝缘膜。通过对该绝缘膜进行垂直方向的各向异性刻蚀，如图6A所示，形成与栅电极155、156的侧面相接触的侧壁绝缘膜161、162。通过该各向异性蚀刻，绝缘膜154也被蚀刻。
下面，如图6B所示，用抗蚀剂165覆盖半导体层152。为在半导体层151上形成用作源区域或漏区域的高浓度杂质区域，通过离子掺杂法或离子注入法，对半导体层151添加高剂量的供体。栅电极155以及侧壁绝缘膜161成为掩模，形成n型的高浓度杂质区域167。接着，进行用于供体以及受体的活化的加热处理。
在进行用于活化的加热处理之后，如图6C所示，形成包含氢的绝缘膜168。在形成绝缘膜168之后，以350℃以上且450℃以下的温度进行加热处理，来使包含在绝缘膜168中的氢扩散到半导体层151、152中。绝缘膜168可以通过350℃以下的等离子体CVD法，通过堆积氮化硅或氮氧化硅来形成。通过对半导体层151、152供应氢，可以有效地补偿半导体层151、152中以及与绝缘膜154的界面上的如成为俘获中心的缺陷。
然后形成层间绝缘膜169。层间绝缘膜169可以由氧化硅膜、BPSG(Boron Phosphorus Silicon Glass；硼磷硅玻璃)膜等的无机材料形成的绝缘膜形成，或者由选自聚酰亚胺、丙烯酸等的有机树脂膜的单层结构的膜、叠层结构的膜形成。在层间绝缘膜169上形成接触孔之后，如图6C所示形成布线170。作为布线170的形成，例如，可以由金属阻挡膜夹着铝膜或铝合金膜等的低电阻金属膜构成的三层结构的导电膜而形成。金属阻挡膜可以由例如钼、铬、钛等的金属膜形成。
通过以上工序，可以制造具有n沟道型TFT和p沟道型TFT的半导体装置。在SOI衬底的制造过程中，由于减少了构成沟道形成区域的半导体层的金属元素的浓度，因此可以制造截止电流小，且抑制了阈值电压的变化的TFT。
参照图5A至5D以及图6A至6C对TFT的制造方法进行了说明，但除了TFT之外，通过形成如电容、电阻等的各种半导体元件，可以制造具有高附加价值的半导体装置。以下，参照附图对半导体装置的具体的形态进行说明。
首先，作为半导体装置的一个例子，对微处理器进行说明。图7是表示微处理器500的结构例子的框图。
微处理器500包括计算电路501(Arithmetic logic unit，也称为ALU)、计算电路控制部502(ALU Controller)、指令解码部503(Instruction Decoder)、中断控制部504(Interrupt Controller)、时序控制部505(Timing Controller)、寄存器506(Register)、寄存器控制部507(Register Controller)、总线接口508(Bus I/F)、只读存储器509、以及ROM接口510。
通过总线接口508输入到微处理器500的指令在输入到指令解码器503并被解码之后，输入到计算电路控制部502、中断控制部504、寄存器控制部507、以及时序控制部505。计算电路控制部502、中断控制部504、寄存器控制部507、以及时序控制部505根据被解码了的指令而进行各种控制。
计算电路控制部502产生用来控制计算电路501的工作的信号。此外，中断控制部504当在执行微处理器500的程序时对来自外部输出入装置或外围电路的中断要求根据其优先度或掩模状态进行判断而处理。寄存器控制部507产生寄存器506的地址，并根据微处理器500的状态进行寄存器506的读出或写入。时序控制部505产生控制计算电路501、计算电路控制部502、指令解码器503、中断控制部504及寄存器控制部507的工作时序的信号。例如，时序控制部505包括根据基准时钟信号CLK1产生内部时钟信号CLK2的内部时钟产生部。如图7所示将内部时钟信号CLK2提供给其他的电路。
下面，对具有以非接触的方式进行数据收发的功能以及计算功能的半导体装置的一个例子进行说明。图8是表示这种半导体装置的结构例子的框图。图8所示的半导体装置可以称为以无线通信与外部装置进行信号的收发而工作的计算机(以下称为“RFCPU”)。
如图8所示，RFCPU511包括模拟电路部512和数字电路部513。模拟电路部512包括具有谐振电容的谐振电路514、整流电路515、恒压电路516、复位电路517、振荡电路518、解调电路519、调制电路520、以及电源管理电路530。数字电路部513包括RF接口521、控制寄存器522、时钟控制器523、CPU接口524、中央处理单元525、随机存取存储器526、以及只读存储器527。
RFCPU511的工作概要如下。天线528所接收的信号通过谐振电路514产生感应电动势。感应电动势经过整流电路515而充电到电容部529。该电容部529优选由电容器如陶瓷电容器或双电层电容器等构成。电容部529不需要集成在构成RFCPU511的衬底上，也可以作为另外的部件安装在RFCPU511上。
复位电路517产生将数字电路部513复位并初始化的信号。例如，产生在电源电压上升之后启动的信号作为复位信号。振荡电路518根据由恒压电路516产生的控制信号改变时钟信号的频率和占空比。解调电路519是解调接收信号的电路，而调制电路520是调制发送数据的电路。
例如，解调电路519由低通滤波器构成，将振幅调制(ASK)方式的接收信号根据其振幅的变动二值化。另外，由于使振幅调制(ASK)方式的发送信号的振幅变动来发送发送数据，所以调制电路520通过使谐振电路514的谐振点变化来改变通信信号的振幅。
时钟控制器523根据电源电压或中央处理单元525中的消耗的电流，产生用来改变时钟信号的频率和占空比的控制信号。电源管理电路530监视电源电压。
从天线528输入到RFCPU511的信号被解调电路519解调后，在RF接口521中被分解为控制指令、数据等。控制指令存储在控制寄存器522中。控制指令包括将存储在只读存储器527中的数据读出的指令、对随机存取存储器526的数据写入、对中央处理单元525的计算指令等。
中央处理单元525通过CPU接口524对只读存储器527、随机存取存储器526、及控制寄存器522进行存取。CPU接口524具有如下功能：根据中央处理单元525所要求的地址，产生用于只读存储器527、随机存取存储器526、及控制寄存器522中的任一个的存取信号。
作为中央处理单元525的计算方式，可以采用将OS(操作系统)存储在只读存储器527中，并在启动的同时读出并执行程序的方式。另外，也可以采用由专用电路构成计算电路并以硬件方式对计算处理进行处理的方式。作为使用硬件和软件双方的方式，可以采用如下方式：利用专用计算电路进行一部分的计算处理，并且使中央处理单元525使用程序来进行剩余的计算。
下面，参照图9至图11A和图11B说明作为半导体装置的显示装置。
在上述实施方式1、2中说明的SOI衬底的制作工序中，可以将玻璃衬底应用于支撑衬底110。因此，通过将玻璃衬底用作支撑衬底110并贴合多个半导体层，可以制造一边超过1米的大面积的SOI衬底。
作为SOI衬底的支撑衬底，可以使用制造显示面板的称为母体玻璃的大面积玻璃衬底。图9是使用母体玻璃作为支撑衬底110的SOI衬底的平面图。通过在该种大面积的SOI衬底上形成多个半导体元件，可以制造液晶显示装置、电致发光显示装置。此外，不仅是该种显示装置，利用SOI衬底还可以制造太阳电池、光电IC、半导体存储装置等的各种半导体装置。
如图9所示，在一个母体玻璃301上贴合有从多个半导体衬底剥离了的单晶半导体层302。为了从母体玻璃301切割出多个显示面板，优选将显示面板形成区310包括在单晶半导体层302中。显示面板具有扫描线驱动电路、信号线驱动电路、以及像素部。因此，在显示面板形成区310中包括有形成这些的区域(扫描线驱动电路形成区311、信号线驱动电路形成区312、像素形成区313)。
图10A和10B是用来说明液晶显示装置的图。图10A是液晶显示装置的像素的平面图，而图10B是沿着虚线J-K切断的图10A的截面图。
如图10A所示，像素具有单晶半导体层320、与单晶半导体层320交叉的扫描线322、与扫描线322交叉的信号线323、像素电极324、使像素电极324和单晶半导体层320电连接的电极328。单晶半导体层320是由贴合在SOI衬底的单晶半导体层302形成的层，其构成像素的TFT325。
将根据实施方式1的方法制造的SOI衬底用作SOI衬底。如图10B所示，在支撑衬底110上层叠有含有氮的层104、绝缘膜102、以及单晶半导体层320。支撑衬底110是被分割了的母体玻璃301。TFT325的单晶半导体层320是通过对SOI衬底的半导体层进行蚀刻使其元件分离而形成的层。在单晶半导体层320中，形成有沟道形成区域340、添加有供体的n型高浓度杂质区域341。TFT325的栅电极包含在扫描线322中，而源电极以及漏电极的一方包括在信号线323中。
在层间绝缘膜327上设置有信号线323、像素电极324、以及电极328。在层间绝缘膜327上形成有柱状间隔物329。覆盖信号线323、像素电极324、电极328以及柱状间隔物329地形成有取向膜330。在相对衬底332上形成有相对电极333、覆盖相对电极的取向膜334。形成柱状间隔物329，以便维持支撑衬底110和相对衬底332之间的空间。在由柱状间隔物329形成的空隙中形成有液晶层335。由于在高浓度杂质区域341与信号线323以及电极328连接部分上形成有接触孔，所以在层间绝缘膜327中会产生水平差。因此，在该连接部分上液晶层335的液晶的取向容易错乱。因此，在该有水平差部分形成柱状间隔物329以防止液晶的取向的错乱。
下面，参照图11A和11B说明电致发光显示装置(以下，称为EL显示装置)。图11A是EL显示装置的像素的平面图，而图11B是沿着虚线J-K切断的图11A的截面图。
如图11A所示，像素包括由TFT形成的选择用晶体管401、显示控制用晶体管402、扫描线405、信号线406、电流供应线407、以及像素电极408。在EL显示装置中，具有如下结构的发光元件设置在各像素中：在一对电极之间夹有包含电致发光材料的层(EL层)。发光元件的一个电极是像素电极408。另外，半导体层403中形成有选择用晶体管401的沟道形成区域、以及源区和漏区。半导体层404中形成有显示控制用晶体管402的沟道形成区域、以及源区和漏区。半导体层403、404是由贴合到SOI衬底上的单晶半导体层302形成的层。
在选择用晶体管401中，栅电极包括在扫描线405中，源电极或漏电极中的一方包括在信号线406中，而另一方被形成为电极411。在显示控制用晶体管402中，栅电极412与电极411电连接，源电极或漏电极中的一方被形成为电连接到像素电极408的电极413，而另一方包含在电流供应线407中。
显示控制用晶体管402为p沟道型的TFT。如图11B所示，在半导体层404中形成有沟道形成区域451、以及p型的高浓度杂质区域452。注意，SOI衬底使用根据实施方式1的方法制造的SOI衬底。
覆盖显示控制用晶体管402的栅电极412地形成有层间绝缘膜427。在层间绝缘膜427上形成有信号线406、电流供应线407、电极411、413等。此外，在层间绝缘膜427上形成有电连接到电极413的像素电极408。像素电极408的周围部分围绕有绝缘性的隔断层428。在像素电极408上形成有EL层429，在EL层429上形成有相对电极430。设置相对衬底431作为加强板，相对衬底431利用树脂层432固定在支撑衬底110上。
作为EL显示装置的灰度的控制方式，有利用电流控制发光元件的亮度的电流驱动方式、以及利用电压控制其亮度的电压驱动方式。当在每个像素中晶体管的特性上的差距大时，难以采用电流驱动方式，为此需要校正特性上的不均匀的校正电路。通过利用SOI衬底的制造工序和包括吸杂工序的制造方法来制造EL显示装置，选择用晶体管401和显示控制用晶体管402在各个像素之间没有特性上的不均匀，所以可以采用电流驱动方式。
也就是说，通过使用SOI衬底，可以制造各种各样的电子设备。作为电子设备，可以举出摄像机或数字照相机、导航系统、音频再现装置(汽车音响、音响组件等)、计算机、游戏机、便携式信息终端(移动计算机、移动电话、便携式游戏机或电子书等)、具有记录媒质的图像再现装置(具体地说是再现储存在记录媒质如DVD(数字通用光盘)等中的图像数据，并具有能够显示其图像的显示装置的装置)等。
参照图12A至12C说明电子设备的具体方式。图12A是表示移动电话机901的一个例子的外观图。该移动电话机901由显示部902、操作开关903等构成。通过将图10A和10B所说明的液晶显示装置或图11A和11B所说明的EL显示装置应用于显示部902，可以获得显示不均匀少且图像质量好的显示部902。
此外，图12B是表示数字播放器911的结构例子的外观图。数字播放器911包括显示部912、操作部913、耳机914等。还可以使用头戴式耳机或无线式耳机代替耳机914。通过将图10A和10B所说明的液晶显示装置或图11A和11B所说明的EL显示装置应用于显示部912，即使当屏幕尺寸为0.3英寸至2英寸左右时，也可以显示高清晰图像以及大量文字信息。
此外，图12C是电子书921的外观图。该电子书921包括显示部922、操作开关923。也可以通过在电子书921中内置调制解调器或者内置图8所示的RFCPU，来获得能够以无线方式收发信息的结构。通过将图10A和10B所说明的液晶显示装置或者图11A和11B所说明的EL显示装置应用于显示部922，可以进行高图像质量的显示。
实施例1
在本实施例中，说明利用等离子体CVD法形成的含有氮的膜的表面的粗糙度与成膜时的衬底温度的关系。注意，本发明不局限于该实施例，而是由权利要求书特定的。
首先，使用等离子体CVD法在单晶硅衬底上形成约200nm厚的氮氧化硅膜。在此，设定多个不同的衬底温度(成膜时的衬底的温度)，分别以各个衬底温度形成氮氧化硅膜。接下来，使用原子力显微镜(AFM)分别对在不同衬底温度下形成的氮氧化硅膜的表面进行检测。之后，将在不同衬底温度下形成的氮氧化硅膜用作接合层，进行单晶硅衬底与玻璃衬底的接合，并对接合状态进行观察。
注意，在等离子体CVD中的氮氧化硅膜的形成是在160Pa的压力下，硅烷、含有氮以及氢的气氛下(SiH4：14sccm、N2O：20sccm、NH3:150sccm、H2:500sccm)、RF频率27.12MHz、RF功率50W、电极间距离20mm的条件下进行。另外，使用热电偶对用于参考的玻璃衬底进行温度测定，并根据该测定结果设定衬底温度。也就是说，在此所说的衬底温度可以认为指的是成膜时的衬底的温度。
利用AFM的测定是使用精工电子纳米科技有限公司(SIINanoTechnology Inc.)制造(SPI3800N/SPA-500)的设备，将测定范围设定为1μm×1μm而进行的。
作为以氮氧化硅为接合层的单晶硅衬底和玻璃衬底的接合，是将两个衬底重叠之后通过以手指夹住衬底的端部(四端中的一个)并施加压力，使其从衬底的端部开始逐渐地进行自发性的接合而进行的。注意，在本实施例中，使用表面平均面粗糙度(Ra)为0.3nm以下的玻璃衬底进行接合。
表1示出了使用不同衬底温度而形成的氮氧化硅膜的表面的AFM的测定结果以及接合状态。此外，图14示出在各个衬底温度下形成的氮氧化硅膜的表面的平均面粗糙度(Ra)的图。
[表1]
衬底温度 Ra[nm] Rms[nm] P-V[nm] 接合状态
100℃ 0.25 0.32 2.61 良好
150℃ 0.26 0.33 3.14 良好
200℃ 0.27 0.34 3.03 良好
250℃ 0.27 0.34 3.34 良好
300℃ 0.31 0.39 3.73 良好
325℃ 0.37 0.48 4.47 良好
350℃ 0.46 0.58 5.06 可
375℃ 0.53 0.67 5.35 不好
400℃ 0.71 0.89 9.17 不好
如表1、图14所示，可以确认到在衬底温度低的状态下形成的氮氧化硅膜的表面的粗糙度变小。此外，当氮氧化硅膜的表面的平均面粗糙度(Ra)为0.37nm以下(成膜时的衬底温度为325℃以下)时，其接合状态良好。再者，当成膜时的衬底温度为250℃以下(Ra为0.27nm以下)时，伴随衬底温度的变化的氮氧化硅膜的表面的平均面粗糙度的变化较小。另一方面，当氮氧化硅膜的表面的平均面粗糙度为0.53nm以上(成膜时的衬底温度为375℃以上)时，确认出接合状态不充分的接合不良。此外，当氮氧化硅膜的表面的平均面粗糙度为0.46nm(成膜时的衬底温度为350℃)时，虽然自发性的接合需要时间，但是没有确认出接合不良。
根据以上结果，可知通过降低成膜时的衬底温度，可以形成表面平坦的氮氧化硅膜。此外，可以认为通过使作为接合层的氮氧化硅膜的表面的平均面粗糙度(Ra)至少为0.46nm以下，可以抑制硅衬底和玻璃衬底的接合不良。
实施例2
在本实施例中，对使用等离子体CVD法形成的含有氮的层中包含的氢的含量与成膜时的衬底温度的关系进行说明。
首先，在单晶硅衬底上使用等离子体CVD法形成氮氧化硅膜。在此，设定多个不同的衬底温度，并以各个不同的衬底温度形成氮氧化硅膜。接下来，使用傅立叶变换红外光谱仪(FT-IR)，对以不同衬底温度形成的氮氧化硅膜中包含的氢的含量(在此，Si-H结合量和N-H结合量)分别进行测定。注意，在本实施例中，FT-IR分析是使用赛默飞世尔科技公司(Thermo Fisher Scientific K.K.)制造(Magna560)的仪器而进行的。注意，使用等离子体CVD形成氮氧化硅膜是在与实施例1相同的条件下进行的。
图15A示出以不同的衬底温度形成的氮氧化硅膜中包含的Si-H结合量和N-H结合量的测定结果。此外，图15B示出相对于氮氧化硅膜中包含的N-H结合量的Si-H结合量的比率。
如图15A和图15B所示，可以得出一个结果：越是在衬底温度低的状态下形成的氮氧化硅膜，含有的Si-H结合以及N-H结合越多。此外，还可以观察出伴随着成膜时的衬底温度的降低，氮氧化硅膜中包含的Si-H结合的比率与N-H结合的比率相比变大。
根据以上结果，可以确认到：通过降低成膜时的衬底温度，可以使氮氧化硅膜中包含的氢的含量变多。
实施例3
在本实施例中，对使用等离子体CVD法形成的含有氮的层的膜质进行说明。
首先，在单晶硅衬底上使用等离子体CVD法形成氮氧化硅膜。在此，设定多个不同的衬底温度，并以各个不同的衬底温度形成氮氧化硅膜。接下来，对在各个不同的衬底温度下形成的氮氧化硅膜的热处理前后的蚀刻速度以及膜的硬度分别进行测定。注意，使用等离子体CVD法形成氮氧化硅膜，是在与实施例1相同的条件下进行的。另外，作为热处理，是在氮气氛下，在200℃下进行2小时之后，又在600℃的温度下进行2小时。
在本实施例中，作为氮氧化硅膜的蚀刻，使用STELLACHEMIFA CORPORATION公司制造的高纯度缓冲氢氟酸LAL500(NH4HF2:7.13％、NH4F:15.37％的混合水溶液)进行。
作为对氮氧化硅膜的硬度的评估，使用纳米压痕技术进行。作为纳米压痕技术，使用MTS系统公司制造(NanoIndenterXP)的设备进行。此外，对在各个不同的衬底温度下形成的氮氧化硅膜进行15个点的测定并根据其平均值进行评估。
首先，图16A和16B示出在各个不同的衬底温度下形成的氮氧化硅膜在热处理前后的蚀刻速度。图16A示出在热处理前的氮氧化硅膜的蚀刻速度，图16B示出在热处理后的氮氧化硅膜的蚀刻速度。
将在热处理前的在各个不同衬底温度下形成的氮氧化硅膜的蚀刻速度进行比较，得出以下结果：越是在衬底温度低的状态下形成的氮氧化硅膜，蚀刻速度越快(图16A)。并观察出：从成膜时的衬底温度为350℃以下开始蚀刻速度逐渐变快，从成膜时的衬底温度为300℃以下开始蚀刻速度急剧加快。
另外，将热处理后的在各个不同衬底温度下形成的氮氧化硅膜的蚀刻速度进行比较，得出以下结果：氮氧化硅膜的蚀刻速度与成膜时的衬底温度无关而并无差别，且蚀刻速度慢(图16B)。
根据图16A和16B，可以认为：作为热处理前的氮氧化硅膜，成膜时的衬底温度越低蚀刻速度越快，膜的致密性越低；另一方面，通过进行加热处理，可以与成膜时的衬底温度无关地得到致密化的氮氧化硅膜。
接下来，图17示出在各个不同的衬底温度下形成的氮氧化硅膜在热处理前后的硬度。图17A示出在热处理前的氮氧化硅膜的硬度，图17B示出在热处理后的氮氧化硅膜的硬度。
将在热处理前的在各个不同的温度下形成的氮氧化硅膜的硬度进行比较，可以得出以下结果：伴随着成膜时的衬底温度的降低氮氧化硅膜的硬度的数值也变小(膜质变软)(图17A)。
另外，将在热处理后的在各个不同衬底温度下形成的氮氧化硅膜的硬度进行比较，可以得知：成膜时的衬底温度的影响较小，并且无论是在哪个衬底温度下进行热处理都可以得到具有一定的硬度的氮氧化硅膜(图17B)。
根据图17A和图17B的结果，可以认为：作为在热处理前的氮氧化硅膜，成膜时的衬底温度越低膜质越柔软；另一方面，通过进行加热处理，与成膜时的衬底温度无关而可以得到具有一定的硬度的氮氧化硅膜。
在本实施例中，对使用等离子体CVD法形成的含有氮的层的对杂质的阻挡性进行说明。
首先，在玻璃衬底上利用等离子体CVD法形成氮氧化硅膜。在此，设定多个不同的衬底温度，并以各个不同的衬底温度形成氮氧化硅膜。接下来，对在各个不同的衬底温度下形成的氮氧化硅膜分别进行热处理之后，对热处理后的氮氧化硅膜中含有的钠(Na)的浓度分别进行测定。注意，使用等离子体CVD法形成氮氧化硅膜，是在与实施例1相同的条件下进行的。另外，作为热处理，是在氮气氛下，在200℃下进行2小时之后，又在600℃的温度下进行2小时。
在本实施例中，使用二次离子质谱分析技术(SIMS)对氮氧化硅膜中含有的钠的浓度进行测定。
图18示出在各个不同的衬底温度下形成并进行加热处理后的氮氧化硅膜中含有的钠的浓度的测定结果。
根据图18，在玻璃衬底中包含有1×1018atoms/cm3的钠，但是作为与玻璃衬底相接触地形成的氮氧化硅膜的钠的浓度，与氮氧化硅膜的成膜时的衬底温度无关而都在SIMS分析的测定极限以下。
根据以上结果，可以确认到：即使是进行了加热处理的情况也与成膜时的衬底温度无关，氮氧化硅膜具有防止来自玻璃衬底的钠的扩散的阻挡层的功能。

Claims (21)

1.一种制造SOI衬底的方法，包括如下步骤：
准备单晶半导体衬底以及支撑衬底；
在所述单晶半导体衬底上形成氧化物膜；
通过透过所述氧化物膜对所述单晶半导体衬底照射被加速的离子，在距所述单晶半导体衬底的表面的预定深度处形成剥离层；
在对所述单晶半导体衬底照射所述离子之后，在所述氧化物膜上形成含有氮的层；
使所述单晶半导体衬底与所述支撑衬底彼此相对设置，以使所述含有氮的层的表面与所述支撑衬底的表面彼此接合；以及
通过加热所述单晶半导体衬底使其沿着所述剥离层分离，由此在所述支撑衬底上中间隔着所述氧化物膜以及所述含有氮的层形成单晶半导体层。
2.根据权利要求1所述的制造SOI衬底的方法，
其中，所述含有氮的层是使用等离子体CVD法，并引入氢气在衬底温度为室温以上且350℃以下形成的。
3.根据权利要求2所述的制造SOI衬底的方法，
其中，所述等离子体CVD法是在引入所述氢气的基础上还引入硅烷气以及氨气而进行的。
4.根据权利要求1所述的制造SOI衬底的方法，
其中，所述氧化物膜是通过在含有氯化氢的氧化性气氛下对所述单晶半导体衬底进行热氧化处理而形成的。
5.根据权利要求1所述的制造SOI衬底的方法，
还包括：在使所述含有氮的层的表面与所述支撑衬底的表面彼此接合之后，进行加热处理及加压处理。
6.根据权利要求1所述的制造SOI衬底的方法，
其中，使用单晶硅衬底作为所述单晶半导体衬底。
7.根据权利要求1所述的制造SOI衬底的方法，
其中，使用表面的平均面粗糙度为0.3nm以下的玻璃衬底作为所述支撑衬底。
8.一种制造SOI衬底的方法，包括如下步骤：
在单晶半导体衬底上形成氧化物膜；
在所述氧化物膜上形成含有氮的层；
通过透过所述氧化物膜和所述含有氮的层对所述单晶半导体衬底照射被加速的离子，在距所述单晶半导体衬底的表面的预定深度处形成剥离层；
使所述单晶半导体衬底与支撑衬底彼此相对设置，以使所述含有氮的层的表面与所述支撑衬底的表面彼此接合；以及
通过加热所述单晶半导体衬底使其沿着所述剥离层分离，由此在所述支撑衬底上中间隔着所述氧化物膜以及所述含有氮的层形成单晶半导体层。
9.根据权利要求8所述的制造SOI衬底的方法，
其中，所述含有氮的层是使用等离子体CVD法，并引入氢气在衬底温度为室温以上且350℃以下形成的。
10.根据权利要求9所述的制造SOI衬底的方法，
其中，所述等离子体CVD法是在引入所述氢气的基础上还引入硅烷气以及氨气而进行的。
11.根据权利要求8所述的制造SOI衬底的方法，
其中，所述氧化物膜是通过在含有氯化氢的氧化性气氛下对所述单晶半导体衬底进行热氧化处理而形成的。
12.根据权利要求8所述的制造SOI衬底的方法，
还包括：在使所述含有氮的层的表面与所述支撑衬底的表面彼此接合之后，进行加热处理及加压处理。
13.根据权利要求8所述的制造SOI衬底的方法，
其中，使用单晶硅衬底作为所述单晶半导体衬底。
14.根据权利要求8所述的制造SOI衬底的方法，
其中，使用表面的平均面粗糙度为0.3nm以下的玻璃衬底作为所述支撑衬底。
15.一种制造SOI衬底的方法，包括如下步骤：
通过对单晶半导体衬底照射被加速的离子，在距所述单晶半导体衬底的表面的预定深度处形成剥离层；
在支撑衬底上形成氧化物膜；
在所述氧化物膜上形成含有氮的层；
使所述单晶半导体衬底与所述支撑衬底彼此相对设置，以使所述含有氮的层的表面与所述单晶半导体衬底的表面彼此接合；以及
通过加热所述单晶半导体衬底使其沿着所述剥离层分离，由此在所述支撑衬底上中间隔着所述氧化物膜以及所述含有氮的层形成单晶半导体层。
16.根据权利要求15所述的制造SOI衬底的方法，
其中，所述含有氮的层是使用等离子体CVD法，并引入氢气在衬底温度为室温以上且350℃以下形成的。
17.根据权利要求16所述的制造SOI衬底的方法，
其中，所述等离子体CVD法是在引入所述氢气的基础上还引入硅烷气以及氨气而进行的。
18.根据权利要求15所述的制造SOI衬底的方法，
其中，所述氧化物膜是通过CVD法而形成的。
19.根据权利要求15所述的制造SOI衬底的方法，
还包括：在使所述含有氮的层的表面与所述单晶半导体衬底的表面彼此接合之后，进行加热处理及加压处理。
20.根据权利要求15所述的制造SOI衬底的方法，
其中，使用单晶硅衬底作为所述单晶半导体衬底。
21.根据权利要求15所述的制造SOI衬底的方法，
其中，所述含有氮的层具有平均面粗糙度为0.35nm以下的表面。
CN200810173827.7A 2007-10-31 2008-10-29 Soi衬底的制造方法 Expired - Fee Related CN101425454B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2007283669 2007-10-31
JP2007283669 2007-10-31
JP2007-283669 2007-10-31

Publications (2)

Publication Number Publication Date
CN101425454A CN101425454A (zh) 2009-05-06
CN101425454B true CN101425454B (zh) 2014-11-05

Family

ID=40583361

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200810173827.7A Expired - Fee Related CN101425454B (zh) 2007-10-31 2008-10-29 Soi衬底的制造方法

Country Status (5)

Country Link
US (3) US7696058B2 (zh)
JP (1) JP5542256B2 (zh)
KR (1) KR101497353B1 (zh)
CN (1) CN101425454B (zh)
TW (1) TWI470735B (zh)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7883990B2 (en) * 2007-10-31 2011-02-08 International Business Machines Corporation High resistivity SOI base wafer using thermally annealed substrate
US7696058B2 (en) * 2007-10-31 2010-04-13 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate
JP2009141093A (ja) * 2007-12-06 2009-06-25 Toshiba Corp 発光素子及び発光素子の製造方法
JP5548395B2 (ja) * 2008-06-25 2014-07-16 株式会社半導体エネルギー研究所 Ｓｏｉ基板の作製方法
JP5663150B2 (ja) * 2008-07-22 2015-02-04 株式会社半導体エネルギー研究所 Ｓｏｉ基板の作製方法
WO2011024629A1 (en) * 2009-08-25 2011-03-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP2011077504A (ja) * 2009-09-02 2011-04-14 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
US8655138B2 (en) 2010-05-10 2014-02-18 Cornell University Waveguide structure and related fabrication method
JP5917036B2 (ja) 2010-08-05 2016-05-11 株式会社半導体エネルギー研究所 Ｓｏｉ基板の作製方法
WO2012129454A2 (en) * 2011-03-24 2012-09-27 Advanced Technology Materials, Inc. Cluster ion implantation of arsenic and phosphorus
FR2975222A1 (fr) * 2011-05-10 2012-11-16 Soitec Silicon On Insulator Procede de fabrication d'un substrat semiconducteur
JP6016532B2 (ja) 2011-09-07 2016-10-26 株式会社半導体エネルギー研究所 半導体装置
US8575666B2 (en) * 2011-09-30 2013-11-05 Raytheon Company Method and structure having monolithic heterogeneous integration of compound semiconductors with elemental semiconductor
CN105051919A (zh) * 2013-01-16 2015-11-11 Qmat股份有限公司 用于形成光电器件的技术
KR20150056316A (ko) * 2013-11-15 2015-05-26 삼성디스플레이 주식회사 소자 기판 제조 방법 및 상기 방법을 이용하여 제조한 표시 장치
US9577110B2 (en) 2013-12-27 2017-02-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including an oxide semiconductor and the display device including the semiconductor device
US10224233B2 (en) 2014-11-18 2019-03-05 Globalwafers Co., Ltd. High resistivity silicon-on-insulator substrate comprising a charge trapping layer formed by He-N2 co-implantation
WO2017087393A1 (en) * 2015-11-20 2017-05-26 Sunedison Semiconductor Limited Manufacturing method of smoothing a semiconductor surface
EP3989272A1 (en) * 2017-07-14 2022-04-27 Sunedison Semiconductor Limited Method of manufacture of a semiconductor on insulator structure
US11527701B2 (en) * 2019-10-28 2022-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Piezoelectric device and method of forming the same
CN112885713A (zh) * 2021-01-29 2021-06-01 合肥维信诺科技有限公司 改善膜质的方法和显示面板

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1290028A (zh) * 1999-09-27 2001-04-04 中国科学院半导体研究所 一种制备半导体衬底的方法

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0254532A (ja) * 1988-08-17 1990-02-23 Sony Corp Ｓｏｉ基板の製造方法
KR100232886B1 (ko) * 1996-11-23 1999-12-01 김영환 Soi 웨이퍼 제조방법
US6534380B1 (en) * 1997-07-18 2003-03-18 Denso Corporation Semiconductor substrate and method of manufacturing the same
JPH1197379A (ja) * 1997-07-25 1999-04-09 Denso Corp 半導体基板及び半導体基板の製造方法
JP3358550B2 (ja) * 1998-07-07 2002-12-24 信越半導体株式会社 Ｓｏｉウエーハの製造方法ならびにこの方法で製造されるｓｏｉウエーハ
JP2000124092A (ja) 1998-10-16 2000-04-28 Shin Etsu Handotai Co Ltd 水素イオン注入剥離法によってｓｏｉウエーハを製造する方法およびこの方法で製造されたｓｏｉウエーハ
KR100796249B1 (ko) * 1999-12-24 2008-01-21 신에쯔 한도타이 가부시키가이샤 접합 웨이퍼의 제조방법
EP1302985A1 (en) * 2000-05-30 2003-04-16 Shin-Etsu Handotai Co., Ltd Method for producing bonded wafer and bonded wafer
JP3675312B2 (ja) * 2000-07-10 2005-07-27 松下電器産業株式会社 薄膜構造体、及びその応力調整方法
US6583440B2 (en) * 2000-11-30 2003-06-24 Seiko Epson Corporation Soi substrate, element substrate, semiconductor device, electro-optical apparatus, electronic equipment, method of manufacturing the soi substrate, method of manufacturing the element substrate, and method of manufacturing the electro-optical apparatus
JP4507395B2 (ja) 2000-11-30 2010-07-21 セイコーエプソン株式会社 電気光学装置用素子基板の製造方法
US6376336B1 (en) * 2001-02-01 2002-04-23 Advanced Micro Devices, Inc. Frontside SOI gettering with phosphorus doping
DE10124030A1 (de) * 2001-05-16 2002-11-21 Atmel Germany Gmbh Verfahren zur Herstellung eines Silizium-Wafers
US7420147B2 (en) * 2001-09-12 2008-09-02 Reveo, Inc. Microchannel plate and method of manufacturing microchannel plate
FR2857983B1 (fr) * 2003-07-24 2005-09-02 Soitec Silicon On Insulator Procede de fabrication d'une couche epitaxiee
JPWO2005027217A1 (ja) * 2003-09-08 2007-11-08 株式会社Sumco Ｓｏｉウェーハおよびその製造方法
US20070032040A1 (en) * 2003-09-26 2007-02-08 Dimitri Lederer Method of manufacturing a multilayer semiconductor structure with reduced ohmic losses
FR2871172B1 (fr) * 2004-06-03 2006-09-22 Soitec Silicon On Insulator Support d'epitaxie hybride et son procede de fabrication
KR100634528B1 (ko) * 2004-12-03 2006-10-16 삼성전자주식회사 단결정 실리콘 필름의 제조방법
JP5128761B2 (ja) * 2005-05-19 2013-01-23 信越化学工業株式会社 Ｓｏｉウエーハの製造方法
US20070111468A1 (en) * 2005-07-19 2007-05-17 The Regents Of The University Of California Method for fabricating dislocation-free stressed thin films
US7268051B2 (en) * 2005-08-26 2007-09-11 Corning Incorporated Semiconductor on glass insulator with deposited barrier layer
WO2007074551A1 (ja) 2005-12-27 2007-07-05 Shin-Etsu Chemical Co., Ltd. Ｓｏｉウェーハの製造方法及びｓｏｉウェーハ
JP2008004821A (ja) * 2006-06-23 2008-01-10 Sumco Corp 貼り合わせウェーハの製造方法
CN101796613B (zh) * 2007-09-14 2012-06-27 株式会社半导体能源研究所 半导体装置及电子设备
JP2009135430A (ja) * 2007-10-10 2009-06-18 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
US7696058B2 (en) * 2007-10-31 2010-04-13 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1290028A (zh) * 1999-09-27 2001-04-04 中国科学院半导体研究所 一种制备半导体衬底的方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
JP特开2000-124092A 2000.04.28 *

Also Published As

Publication number Publication date
JP5542256B2 (ja) 2014-07-09
US20100120225A1 (en) 2010-05-13
US20090111236A1 (en) 2009-04-30
KR101497353B1 (ko) 2015-03-02
US8207045B2 (en) 2012-06-26
TWI470735B (zh) 2015-01-21
JP2009135465A (ja) 2009-06-18
CN101425454A (zh) 2009-05-06
US9837300B2 (en) 2017-12-05
US7696058B2 (en) 2010-04-13
TW200943477A (en) 2009-10-16
US20120282757A1 (en) 2012-11-08
KR20090045130A (ko) 2009-05-07

Similar Documents

Publication Publication Date Title
CN101425454B (zh) Soi衬底的制造方法
CN101681843B (zh) 半导体装置的制造方法
KR101561855B1 (ko) Ｓｏｉ기판의 제작방법
CN101308783B (zh) 半导体衬底、半导体装置、以及其制造方法
CN101510524B (zh) Soi衬底的制造方法
US8884371B2 (en) SOI substrate and manufacturing method thereof
US20080248629A1 (en) Method for manufacturing semiconductor substrate
CN101409216A (zh) Soi衬底的制造方法
CN101393859A (zh) 设置有半导体膜的衬底及其制造方法
CN101504930A (zh) Soi衬底的制造方法
JP5252867B2 (ja) 半導体基板の製造方法
JP5478916B2 (ja) Ｓｏｉ基板の作製方法
JP5430109B2 (ja) Ｓｏｉ基板の作製方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20141105

Termination date: 20181029

CF01 Termination of patent right due to non-payment of annual fee