KR20080089276A - 적층 커패시터들의 배선 구조 - Google Patents

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Abstract

본 발명은 적층 커패시터의 등가 직렬 인덕턴스(equivalent series inductance: ESL)를 감소시키기 위한 배선 구조에 관한 것이다. 상기 적층 커패시터는 다수의 도전성 층들, 상기 적층 커패시터의 두께 방향을 따라 연장하고 상부 도전성 층에서 하부 도전성 층으로 연장하도록 배열된 전원 비아, 및 상기 적층 커패시터의 두께 방향을 따라 연장하고 상기 상부 도전성 층에서 상기 하부 도전성 층으로 연장하도록 배열된 접지 비아를 포함한다. 상기 도전성 층들은 제1 도전성 층 한 세트와 제2 도전성 층 한 세트를 포함한다. 상기 전원 비아는 상기 제1 도전성 층들에 전기적으로 커플되며 상기 접지 비아는 상기 제2 도전성 층들에 전기적으로 커플된다. 상기 적층 커패시터는 상기 전원 비아와 상기 접지 비아 사이에 추가 비아를 더 포함한다. 상기 추가 비아는 상기 전원 비아와 상기 접지 비아보다 길이가 더 짧다. 상기 추가 비아는 상기 제1 도전성 층들 및 상기 제2 도전성 층 중 하나에 전기적으로 커플된다.
적층 커패시터, ESL, 임피던스, 인덕터, 컨덕터

Description

적층 커패시터들의 배선 구조{WIRING STRUCTURE OF LAMINATED CAPACITORS}
본 발명은 일반적으로 커패시터들에 관한 것으로서, 보다 자세하게는, 적층 커패시터들의 배선 구조에 관한 것이다.
다층 인쇄 회로 기판들(PCB들)은 집적회로(IC) 칩과 기타 전자 소자들 및 기기들을 상호연결하기 위한 컴퓨터 시스템들 및 전자기기들에 사용된다. 최근에, 상기 PCB들에서 전원 및 접지면들 간 일어나는 전압변동들을 상보하기 위해 그러한 PCB들과 그 위에 배열된 기기의 설계에 상당한 노력들을 쏟아왔다. 스위칭 노이즈를 포함하는, 상기 전압변동들은 집적회로들의 트랜지스터들과 기타 기기들의 스위칭 또는 기타 동작들에 의해 발생 될 수 있다. 이러한 문제점에 대한 일반적인 해결책은 디커플링 커패시터들 또는 상기 집적회로 부근의 전원과 접지면들 간에 커플된 바이패스 커패시터들의 역할을 하는 하나 이상의 커패시터들을 배치하는 것이다.
커패시터들은 회로 기판의 표면에 실장된 개별(discrete) 엘리먼트로서 전기적으로 커플될 수 있거나, 또는 상기 회로 기판 내에 임베디드될 수도 있다. 일반적으로, 개별 디커플링 커패시터 또는 표면 실장 소자(surface mounted device: SMD) 디커플링 커패시터들은 종종 바람직하지 않은 전압변동들을 줄이기 위해 사용된다. 하지만, SMD 디커플링 커패시터들은 많은 최신 어플리케이션들에서 덜 효율적일 수도 있다. 예를 들면, SMD 디커플링 커패시터들은 대개 PCB의 넓은 표면적을 차지하며 더 작은 기판이 요구될 경우 패키지 설계를 제한할 수 있다. 게다가, SMD 디커플링 커패시터들은 PCB 상에 실장되므로, IC 전원공급장치 및 연합된 SMD 디커플링 커패시터들 간의 거리는 상기 IC 전원공급장치 및 상기 PCB 내 임베디드된 커패시터들 간의 거리보다 크다. 그러므로, SMD 디커플링 커패시터들의 사용은 더 큰 기생(parastic) 인덕턴스를 야기하고 전압변동들에 대한 감소 효과를 줄인다. 즉, 동작 주파수가 수백 MHz 또는 심지어 수십 GHz에 도달할 때, SMD 디커플링 커패시터들은 전압변동들의 감소 및 안정화를 위해 무력화된다.
도 1은 0.01MHz 내지 1000MHz의 주파수 범위에서 (저 임피던스(0612 및 1206) 커패시터들과 IDC(Inter-Digitated Capacitors)에서의 커패시터를 포함하는) 1μF의 대표적인 표면 실장 커패시터들의 임피던스 곡선이다. 도 1을 참조하면, 상기 커패시터들의 임피던스는 상기 동작 주파수가 수백 MHz에 이를 때 바람직한 임피던스(대략 0.5옴)를 초과한다. 장차 설계를 위한 바람직한 임피던스는 더욱 낮아질 것이며, 0.1옴 정도로 낮아지거나 그 이하일 수도 있다. 따라서, 고주파수에서 동작되고 있을 때 충분히 낮은 임피던스를 제공하는 그러한 SMD 커패시터들은 없다. 특히, 표면 실장 커패시터들의 미력한 고주파 성능은 그들을 오늘날 고속 집적회로들에 적합하지 않게 하며, 기가 헤르츠(GHz) 범위들 내의 주파수들에서 동작할 수 있다.
회로 기판에 임베디드된 적층 커패시터들은 회로 기판의 표면적을 절약할 수 있다. 게다가, 적층 커패시터들이 상기 집적 회로에 훨씬 더 가깝게 배치될 수 있기 때문에, 그들은 상기 내부 배선들에 의해 야기된 기생 인덕턴스를 최소화할 수 있다. 상기 적층 커패시터들이 더욱 우수한 디커플링 효과를 제공할 수 있는 반면, 상기 적층 커패시터들은 또한 전원 및 접지 비아들(vias)에 있는 인덕턴스로 인해 기생 효과를 받는다. 상기 기생 효과는 상기 커패시터의 회로 주파수가 높아질수록 커진다. 일부 어플리케이션들에서, 상기 커패시터 특성들은 상기 커패시터가 상당한 인덕턴스 효과들을 나타내는 부분(stage)에 충격을 줄 수 있다. 특성들의 그러한 변화(transition)를 위한 임계 주파수(threshold frequency)는 자기공명 주파수(self-resonance frequency)로 알려져 있다. 하기 식(1)은 자기 공명 주파수를 나타낸다.
Figure 112008022821388-PAT00001
(1)
여기서, fr은 자기공명 주파수를 나타내고, L은 기생 인덕턴스(이를 테면, 등가 직렬 인덕턴스 "ESL(equivalent series inductance)")를 나타내며, 그리고 C는 기생 캐패시턴스(이를 테면, 등가 직렬 저항 "ESR(equivalent series resistance)")을 나타낸다. 상기 식(1)에 따라, 커패시터 기능은 공명 주파수보다 더 높은 주파수에서 상실된다. 즉, 자기공명 주파수는 상기 ESL 값이 작을 때 높아진다.
최신 고속 회로 설계에서, 전자 소자들은 고주파 영역들에서 잘 기능하도록 요구된다. 따라서, 고주파 회로 어플리케이션들에 있어서, 상기 ESL과 임피던스를 더욱 낮추는 것이 바람직하며, 이로써 그 디커플링 효과 또는 바이패스 대역을 증가시킨다. 기생 인덕턴스 값을 낮출 수 있는 적층 커패시터의 특정 배선 구조들이 최근에 계발되었다.
하워드(Howard) 등의 미국 특허 번호 제5,161,086호는 다층 회로 기판에서의 적층 커패시터들을 위한 도 2에 도시된 바와 같은 공통 배선 연결 구조를 개시한다. 도 2를 참조하면, 상기 표면 실장 집적 회로(14')는 적층 커패시터의 도전성 층들(28' 및 30')과 전원 및 접지 리드(lead)(34' 및 36')를 통하여 각각 상호연결된다. 상기 전원 리드(34')는 상기 도전성 층(28')과 연결되며 상기 도전성 층(30')의 홀을 통하여 통과한다. 마찬가지로, 상기 접지 리드(36')는 상기 도전성 층(30')과 전기적으로 커플되어 있는 동안 상기 도전성 층(28')의 홀을 통하여 통과한다.
나이토(Naito) 등의 미국 특허 번호 제6,678,145호는 상기 기생 인덕턴스 값을 더욱 낮출 수 있는 적층 커패시터들의 배선 연결 구조를 제시한다. 도 3a는 상기 적층 커패시터(41)의 내부 구조의 평면도이다. 도 3b는 도 3a에 도시된 절단선(III-III)에 따른 단면을 나타낸다. 도 3a를 참조하면, 다수의 제1 피드스루 컨덕터들(feedthrough conductors)(46) 및 제2 피드스루 컨덕터들(47)은 각각 제1 내 부 전극(44) 및 제2 내부 전극(45)에 연결한다. 각각의 상기 제1 피드스루 컨덕터들(46)은 제2 피드스루 컨덕터(47)에 이웃하여 배열되며, 따라서 상기 내부 전극들(44 및 45)을 통하여 흐르는 전류의 방향을 다양하게 변화시킨다. 이러한 방식으로, 상기 내부 전극들을 통하여 흐르는 전류에 의해 유도된 전계는 상쇄될 수 있으며 상기 전류 흐름 경로의 길이는 더욱 짧아질 수 있다. 그 결과, 상기 ESL 값이 감소될 수 있다.
본 발명에 따른 일 실시예는 상부 도전성 층(top conductive layer)과 하부 도전성 층(bottom conductive layer)을 포함하는 다수의 도전성 층들, 적층 커패시터의 두께 방향을 따라 연장하고 상기 상부 도전성 층에서 상기 하부 도전성 층으로 연장하도록 배열된 전원 비아(power via), 및 상기 적층 커패시터의 두께 방향을 따라 연장하고 상기 상부 도전성 층에서 상기 하부 도전성 층으로 연장하도록 배열된 접지 비아(ground via)를 포함하는 다수의 도전성 층들을 포함하는 적층 커패시터를 제공한다. 상기 도전성 층들은 제1 도전성 층 한 세트와 제2 도전성 층 한 세트를 포함한다. 상기 전원 비아는 상기 제1 도전성 층들에 전기적으로 커플되고 상기 접지 비아는 상기 제2 도전성 층들에 전기적으로 커플된다. 상기 적층 커패시터는 상기 전원 비아와 상기 접지 비아 간에 추가 비아(supplemental via)를 더 포함한다. 상기 추가 비아는 상기 전원 비아와 접지 비아보다 길이가 짧다. 상기 추가 비아는 상기 제1 도전성 층들 중 하나와 상기 제2 도전성 층에 전기적으로 커플된다.
본 발명에 따른 다른 실시예는 회로 기판에 임베디드된 적층 커패시터를 제공한다. 상기 적층 커패시터는 다수의 도전성 층들, 상기 적층 커패시터의 두께 방향을 따라 연장하고 상기 상부 도전성 층에서 상기 하부 도전성 층으로 연장하도록 배열된 전원 비아, 및 상기 적층 커패시터의 두께 방향을 따라 연장하고 상기 상부 도전성 층에서 상기 하부 도전성 층으로 연장하도록 배열된 접지 비아를 포함한다. 상기 도전성 층들은 제1 도전성 층 한 세트와 제2 도전성 층 한 세트를 포함한다. 상기 전원 비아는 상기 제1 도전성 층들에 전기적으로 커플되고 상기 접지 비아는 상기 제2 도전성 층들에 전기적으로 커플된다. 상기 적층 커패시터는 상기 전원비아와 상기 접지 비아 간에 추가 비아를 더 포함한다. 상기 추가 비아는 상기 전원 비아와 상기 접지 비아보다 길이가 더 짧다. 상기 추가 비아는 상기 제1 도전성 층들 중 하나와 상기 제2 도전성 층에 전기적으로 커플된다. 상기 적층 커패시터는 두 이웃하는 도전성 층들 간에 각각 끼워져 있는, 다수의 유전체 층들을 더 포함한다. 상기 적층 커패시터는 다양한 인쇄 회로 어플리케이션들에 사용될 수 있다. 예를 들면, 그들은 리지드(rigid) 및/또는 플렉시블 전기 회로, 인쇄 회로 기판 또는 칩 패키지와 같은 기타 마이크로 전자공학 기기와 커플되거나 그 안에 임베디드될 수 있다.
본 발명에 따른 또 다른 실시예에서, 집적 회로 칩이 커플되는 집적 회로 기판은 전원면(power plane)과 접지면(ground plane)을 포함하는 배선판, 상기 전원면과 접지면에 전기적으로 커플되어 있는 적층 커패시터를 포함한다. 상기 적층 커패시터는 상부 도전성 층과 하부 도전성 층을 포함하는 다수의 도전성 층들, 상기 적층 커패시터의 두께 방향을 따라 연장하고 상기 상부 도전성 층에서 상기 하부 도전성 층으로 연장하도록 배열된 전원 비아, 및 상기 적층 커패시터의 두께 방향을 따라 연장하고 상기 상부 도전성 층에서 상기 하부 도전성 층으로 연장하도록 배열된 접지 비아를 포함한다. 상기 도전성 층들은 제1 도전성 층 한 세트와 제2 도전성 층 한 세트를 포함한다. 상기 전원 비아는 상기 제1 도전성 층들에 전기적으로 커플되고 상기 접지 비아는 상기 제2 도전성 층들에 전기적으로 커플된다. 상기 적층 커패시터는 상기 전원 비아와 상기 접지 비아 간에 추가 비아를 더 포함한다. 상기 추가 비아는 상기 전원 비아와 상기 접지 바아 보다 길이가 짧다. 상기 추가 비아는 상기 제1 도전성 층들 중 하나와 상기 제2 도전성 층에 전기적으로 커플된다. 상기 적층 커패시터는 두 이웃하는 도전성 층들 간에 각각 끼워져 있는, 다수의 유전체 층들을 더 포함한다.
본 발명에 따른 적층 커패시터들의 배선 구조를 사용하면 커패시터가 차지하는 표면적을 절약할 수 있고, 기생(parastic) 인덕턴스를 감소시켜 최신 고주파 어플리케이션들에 보다 효율적일 수 있는 효과가 있다.
본 발명은 추가 비아가 접지 비아(gournd via)와 전원 비아(power via) 사이에 배치되는 회로 기판 내 적층 커패시터들의 배선 구조를 제공한다. 상기 추가 비아(supplemental via)는 상기 접지 비아들 또는 전원 비아들보다 길이가 더 짧을 수 있다. 전류는, 특히 고주파일 경우, 더욱 짧은 경로를 갖기 때문에, 전류는 상 기 추가 비아 및 더욱 짧은 전류루프를 제공하는 상기 접지 비아 또는 전원 비아 중 하나를 통하여 흐른다. 그 결과, 상기 전류루프의 영역이 감소될 수 있고 따라서 기생 인덕턴스 효과(이를 테면, 상기 적층 커패시터의 ESL)를 감소시킨다.
도 4는 본 발명에 따른 실시예들에서 배선 연결 구조를 갖는 적층 커패시터들의 단면도이다. 도 4를 참조하면, 다층 커패시터(400)는 적어도 하나의 제1 전극(410) 및 상기 제1 전극(410)에 대향하는 적어도 하나의 제2 전극(420)을 포함할 수 있다. 각 쌍의 상기 제1 전극(410)과 제2 전극(420)은 상기 적층 커패시터(400) 내 용량성 엘리먼트를 형성하기 위해 그들 사이에 배치된 유전체 층(430)을 구비한다. 다수의 상기 제1 및 제2 전극 쌍들(410 및 420)은 도 4에 도시된 실시예에서 제공된다. 상기 전극들(410 및 420)은 임의의 도전성 물질들로부터 형성될 수 있다. 일례로, 상기 전극들(410 및 420)은 구리(copper)로 만들어졌다. 상기 유전체 층(430)은 일례로 세라믹 유전체 물질과 같은 유전체 물질로부터 형성될 수 있다.
상기 커패시터(400) 내에, 적어도 하나의 전원 비아(440)와 적어도 하나의 접지 비아(450)는 실질적으로 특정 유전체 층들(430)을 통하여 상기 유전체 층들(430)의 두께 방향으로 형성될 수 있다. 상기 전원 비아들(44) 중 적어도 하나와 상기 접지 비아들(450) 중 하나는 상기 커패시터(400)의 상부 표면(top surface)에서 상기 커패시터(400)의 하부 표면(bottom surface)으로 연장할 수 있다. 상기 전원 비아(440)와 접지 비아(450)는 예를 들면, 레이저 드릴링(laser drilling) 공정, 구리 에칭(copper etched) 공정, 플라즈마-에칭(plasma-etching), 펀칭(punching), 드릴링(drilling), 및 전해질 플레이티드(electrolytic plated) 공 정에 의해 형성될 수 있다. 상기 전원 비아(440)와 접지 비아(450)는 그 후 컨덕터들을 형성하기 위해 도전성 페이스트(conductive paste)로 채워지거나 코팅될 수 있다. 일례로, 상기 전원 비아(440)와 접지 비아(450)는 구리로 코딩된다. 구리 플레이티드에 의해, 상기 전원 비아(440)는 상기 제1 전극들(410)에 전기적으로 커플될 수 있으며 상기 제2 전극들(420)과의 연결로부터 전기적으로 절연된다. 한편, 상기 접지 비아(450)는 상기 제2 전극들(420)에 전기적으로 커플되며 상기 제1 전극들(410)과의 연결로부터 전기적으로 절연된다. 그 결과, 다수의 용량성 엘리먼트들은 상기 전원 비아(440)과 접지 비아(450)을 통하여 병렬로 연결된 상기 전극들(410 및 420) 간에 생성된다.
도 4를 다시 참조하면, 상기 다층 커패시터(400)는 또한 각 쌍의 상기 전원 비아들(440)과 접지 비아들(450) 사이에 배치된 적어도 하나의 추가 비아(460)를 포함할 수 있다. 상기 추가 비아(460)는 상기 전원 비아(44) 또는 상기 접지 비아(450)의 길이보다 더욱 짧은 길이로 존재한다. 상기 전원 비아(440)와 접지 비아(450)처럼, 상기 추가 비아(460)는 예를 들면, 레이저 드릴링 공정, 빌드-업 공정, 플라즈마 에칭, 펀칭, 드릴링, 및 전해질 플레이티드 공정에 의해 형성될 수 있다. 상기 전원 비아, 상기 접지 비아 및 상기 추가 비아는 원통형 비아들, 다른 형태의 비아들 및 그 조합으로부터 선택된 형태로 존재한다. 상기 추가 비아(460)는 그 후 컨덕터들을 형성하기 위해 도전성 페이스트로 채워지거나 코딩될 수 있다. 일례로, 상기 추가 비아(460)는 구리로 코팅된다. 상기 추가 비아(460)가 도 4에 도시된 바와 같이 접지 비아(450)에 상대적으로 더욱 가깝게 배치될 때, 상기 추가 비아(460)는 상기 전원 비아(440)에 전기적으로 커플된다. 한편, 상기 추가 비아(460)가 전원 비아(440)에 상대적으로 더욱 가깝게 배치될 때, 상기 추가 비아(460)는 상기 접지 비아(450)에 전기적으로 커플된다. 상기 추가 비아(460)는 상기 추가 비아(460)와 상기 추가 비아(460)에 더욱 가까운 전원 비아들(440)와 접지 비아들(450)의 쌍 중 하나를 통하여 흐르는 전류를 통제하도록 배열된다. 그 결과, 상기 전류 루프의 영역이 감소되어 기생 효과가 감소된다.
도 5는 본 발명에 따른 실시예들에서의 적층 커패시터이다. 도 5를 참조하면, 상기 적층 커패시터(500)는, 상기 커패시터(500) 내 유전체 층들(430a, 430b 및 430c)이 다양한 유전체 상수들을 제공하는 다른 유전체 물질들의 유전체 층들일 수 있다는 점을 제외하면, 도 4의 커패시터(400)와 유사하다.
도 6은 본 발명에 따른 실시예들에서의 다층 커패시터이다. 도 6을 참조하면, 상기 다층 커패시터(600)는, 상기 다층 커패시터(600)가 두 개의 추가 비아들(460a 및 460b)을 포함할 수 있고, 각 추가 비아가 한 쌍의 상기 전원 비아(440)와 접지 비아(450) 사이에 배치된다는 점을 제외하면, 도 4의 커패시터와 유사하다.
도 7은 본 발명에 따른 실시예들에서의 적층 커패시터가 디커플링 커패시터로서 사용되는 마이크로프로세서를 도시한다. 상기 마이크로프로세서(700)는 솔더 범프(solder bumps)(760) 및 솔더 패드(solder pads)(770)를 통하여 회로 기판(720)에 전기적으로 커플된 집적 회로(710)를 포함할 수 있다. 상기 회로 기판(720)은 적층 커패시터(730)와 배선 구조(740)를 포함할 수 있다. 상기 적층 커 패시터(730)는 상기 전극들(732a 및 732b)이 전원 비아(734a)와 접지 비아(734b)에 각각 연결되는 본 발명에 따른 구조를 갖는다. 추가 비아(736)는 상기 전원 비아(734a) 와 상기 접지 비아(734b) 사이에 배치되고, 일례로, 상기 접지 비아(734b)에 상대적으로 더욱 가깝다. 다수의 유전체 층들(738)이 있는데, 각각의 유전체 층은 두 개의 이웃하는 도전성 층들 간에 끼워진다. 도 7을 참조하면, 상기 접지 비아(734b)는 상기 배선 구조(740)에 의해 제공된 상기 접지면(750b)에 전기적으로 커플된다. 상기 접지 비아(734b)와 추가 비아(736)는 디커플링을 위해 상기 솔더 범프(760)와 솔더 패드(770)를 통하여 상기 집적 회로(710)에 전기적으로 커플된다. 이러한 방식으로, 상기 회로가 고주파에서 동작할 때, 전류는 상기 접지 비아(734b)와 상기 추가 비아(736)를 통하여 흐르고, 이에 따라 상기 전류 루프 영역이 감소하여 기생 효과를 감소시킨다. 상기 적층 커패시터는 다양한 인쇄 회로 어플리케이션들에 사용될 수 있다. 예를 들면, 그들은 리지드 및/또는 플렉시블 전기 회로, 인쇄 회로기판들 또는 칩 패키지들과 같은 기타 마이크로 전자공학 기기들과 커플되거나 그 안에 임베디드될 수 있다.
본 기술 분야에 속하는 당업자들은 변경들이 그 발명 개념을 벗어나지 않고 상기에 기술된 실시예들로 작성될 수도 있음을 알 수 있을 것이다. 그러므로 본 발명은 상기 특정 실시예들로 제한하는 것은 아니나, 첨부된 청구항들에 규정된 바와 같은 본 발명의 정신 및 범위 내에서의 변형들을 포용하는 것으로 이해되어야 한다.
본 발명의 상술한 상세 설명뿐만 아니라 요약은 첨부된 대표적인 도면들과 함께 읽을 때 더욱 잘 이해될 것이다. 하지만, 본 발명은 상세한 배열과 나타낸 수단들로 제한되는 것이 아님을 이해해야 한다.
도 1은 종래 기술에서의 대표적인 표면 실장 커패시터들에 대한 임피던스 곡선.
도 2는 종래 기술에서의 다층 회로 기판 내 종래 적층 커패시터들.
도 3a는 종래 기술에서의 종래 적층 커패시터의 내부 구조를 나타내는 평면도.
도 3b는 도 3a 구조의 단면도.
도 4는 본 발명에 따른 실시예들에서의 회로 기판 내 적층 커패시터들의 단면도.
도 5는 본 발명에 따른 실시예들에서의 회로 기판 내 적층 커패시터들의 단면도.
도 6은 본 발명에 따른 실시예들에서의 회로 기판 내 적층 커패시터들의 단면도
도 7은 본 발명에 따른 실시예들에서의 적층 커패시터를 갖는 회로 기판의 단면도.

Claims (19)

  1. 제1 도전성 층 한 세트와 제2 도전성 층 한 세트를 포함하는, 상부 도전성 층과 하부 도전성 층을 포함하는 다수의 도전성 층들;
    적층 커패시터의 두께 방향을 따라 연장하고 상기 상부 도전성 층에서 상기 하부 도전성 층으로 연장하도록 배열되며, 상기 제1 도전성 층들에 전기적으로 커플되어 있는 전원 비아(power via);
    상기 적층 커패시터의 두께 방향을 따라 연장하고 상기 상부 도전성 층에서 상기 하부 도전성 층으로 연장하도록 배열되며, 상기 제2 도전성 층들에 전기적으로 커플되어 있는 접지 비아(ground via); 및
    상기 전원 비아와 상기 접지 비아 보다 길이다 더 짧은, 상기 전원 비아와 상기 접지 비아 사이의 추가 비아로서, 상기 추가 비아는 상기 제1 도전성 층들 및 상기 제2 도전성 층들 중 하나에 전기적으로 커플되는, 추가 비아(supplemental via)를 포함하는, 적층 커패시터.
  2. 제 1 항에 있어서, 상기 전원 비아, 상기 접지 비아 및 상기 추가 비아는 원통형 비아들, 임의의 다른 형태의 비아들 및 그 조합으로부터 선택된 형태로 존재하는, 적층 커패시터.
  3. 제 1 항에 있어서, 상기 추가 비아는 전원 비아와 접지 비아가 상기 추가 비 아에 상대적으로 더욱 가까운 것이 어느 것인지에 따라 상기 제1 도전성 층 및 상기 제2 도전성 층 중 하나에 전기적으로 커플되는, 적층 커패시터.
  4. 제 1 항에 있어서, 상기 추가 비아는 상기 추가 비아가 상기 접지 비아에 상대적으로 더욱 가깝게 배치될 때 상기 제1 도전성 층들에 전기적으로 커플되는, 적층 커패시터.
  5. 제 1 항에 있어서, 상기 추가 비아는 상기 추가 비아가 상기 전원 비아에 상대적으로 더욱 가깝게 배치될 때 상기 제2 도전성 층들에 전기적으로 커플되는, 적층 커패시터.
  6. 제1 도전성 층 한 세트와 제2 도전성 층 한 세트를 포함하는, 상부 도전성 층과 하부 도전성 층을 포함하는 다수의 도전성 층들;
    적층 커패시터의 두께 방향을 따라 연장하고 상기 상부 도전성 층에서 상기 하부 도전성 층으로 연장하도록 배열되며, 상기 제1 도전성 층들에 전기적으로 커플되어 있는 전원 비아;
    상기 적층 커패시터의 두께 방향을 따라 연장하고 상기 상부 도전성 층에서 상기 하부 도전성 층으로 연장하도록 배열되며, 상기 제2 도전성 층들에 전기적으로 커플되어 있는 접지 비아;
    상기 전원 비아와 상기 접지 비아 보다 길이가 더 짧은, 상기 전원 비아와 상기 접지 비아 사이의 추가 비아로서, 상기 추가 비아는 상기 제1 도전성 층들 및 상기 제2 도전성 층들 중 하나에 전기적으로 커플되는, 추가 비아(supplemental via); 및
    각 유전체 층이 두 이웃하는 도전성 층들 사이에 끼워져 있는, 다수의 유전체 층들을 포함하는, 회로기판에 임베디드된 적층 커패시터.
  7. 제 6 항에 있어서, 상기 유전체 층들은 다양한 유전체 상수들의 유전체 물질들로부터 형성되는, 회로기판에 임베디드된 적층 커패시터.
  8. 제 6 항에 있어서, 상기 전원 비아, 상기 접지 비아 및 추가 비아는 원통형 비아들, 임의의 다른 형태의 비아들 및 그 조합으로부터 선택된 형태로 존재하는, 회로기판에 임베디드된 적층 커패시터.
  9. 제 6 항에 있어서, 상기 추가 비아는 전원 비아와 접지 비아가 상기 추가 비아에 상대적으로 더욱 가까운 것이 어느 것인지에 따라 상기 제1 도전성 층들 및 상기 제2 도전성 층들 중 하나에 전기적으로 커플되는, 회로기판에 임베디드된 적층 커패시터.
  10. 제 6 항에 있어서, 상기 추가 비아는 상기 추가 비아가 상기 전원 비아에 상대적으로 더욱 가깝게 배치될 때 상기 제2 도전성 층들에 전기적으로 커플되는, 회 로기판에 임베디드된 적층 커패시터.
  11. 제 6 항에 있어서, 상기 추가 비아는 상기 추가 비아가 상기 접지 비아에 상대적으로 가깝게 배치될 때 상기 제1 도전성 층들에 전기적으로 커플되는, 회로기판에 임베디드된 적층 커패시터.
  12. 집적회로 칩이 전기적으로 커플되는 집적회로 기판에 있어서,
    전원면(power plane)과 접지면(ground plane)을 포함하는 배선기판; 및
    상기 전원면과 접지면에 전기적으로 커플되어 있는 적층 커패시터를 포함하며, 상기 적층 커패시터는,
    제1 도전성 층 세트와 제2 도전성 층 세트를 포함하는, 상부 도전성 층과 하부 도전성 층을 포함하는 다수의 도전성 층들;
    상기 적층 커패시터의 두께 방향을 따라 연장하고 상기 상부 도전성 층에서 상기 하부 도전성 층으로 연장하도록 배열되며, 상기 제1 도전성 층들에 전기적으로 커플되어 있는 전원 비아;
    상기 적층 커패시터의 두께 방향을 따라 연장하고 상기 상부 도전성 층에서 상기 하부 도전성 층으로 연장하도록 배열되며, 상기 제2 도전성 층들에 전기적으로 커플되어 있는 접지 비아;
    상기 전원 비아와 상기 접지 비아 보다 길이가 더 짧은, 상기 전원 비아와 상기 접지 비아 사이의 추가 비아로서, 상기 추가 비아는 상기 제1 도전성 층들 및 상기 제2 도전성 층들 중 하나에 전기적으로 커플되는, 추가 비아(supplemental via); 및
    각 유전체 층이 두 이웃하는 도전성 층들 사이에 끼워져 있는, 다수의 유전체 층들을 포함하는, 집적회로 기판.
  13. 제 12 항에 있어서, 상기 접지 비아는 상기 접지면에 전기적으로 커플되고 상기 추가 비아는 상기 전원면에 전기적으로 커플되는, 집적회로 기판.
  14. 제 12 항에 있어서, 상기 전원 비아는 상기 전원면에 전기적으로 커플되고 상기 추가 비아는 상기 접지면에 전기적으로 커플되는, 집적회로 기판.
  15. 제 12 항에 있어서, 상기 유전체 층들은 다양한 유전체 상수들의 유전체 물질들로부터 형성되는, 집적회로 기판.
  16. 제 12 항에 있어서, 상기 전원 비아, 상기 접지 비아 및 상기 추가 비아는 원통형 비아들, 임의의 다른 형태의 비아들 및 그 조합으로부터 선택된 형태로 존재하는, 집적회로 기판.
  17. 제 12 항에 있어서, 상기 추가 비아는 전원 비아와 접지 비아가 상기 추가 비아에 상대적으로 더욱 가까운 것이 어느 것인지에 따라 상기 제1 도전성 층들 및 상기 제2 도전성 층들 중 하나에 전기적으로 커플되는, 집적회로 기판.
  18. 제 12 항에 있어서, 상기 추가 비아는 상기 추가 비아가 상기 전원 비아에 상대적으로 더욱 가깝게 배치될 때 상기 제2 도전성 층들에 전기적으로 커플되는, 집적회로 기판.
  19. 제 12 항에 있어서, 상기 추가 비아는 상기 추가 비아가 상기 접지 비아에 상대적으로 더욱 가깝게 배치될 때 상기 제1 도전성 층들에 전기적으로 커플되는, 집적회로 기판.
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