KR20080084668A - 반도체 장치 및 그 제작 방법 - Google Patents

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KR20080084668A
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요시타카 도진
히사시 오타니
타쿠야 추루메
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은, 외부로부터 국소적으로 압력이 가해져도 쉽게 파손되지 않는 반도체 장치를 제공하는 것이다. 또한, 외부로부터의 국소적인 압압(押壓)에 의한 비파괴의 신뢰성이 높은 반도체 장치를 수율 높게 제작하는 방법을 제공한다.
비단결정 반도체 층을 사용하여 형성된 반도체 소자를 가지는 소자층 위에, 유기 화합물 또는 무기 화합물의 고강도(高强度) 섬유가 유기 수지로 함침(含浸)된 구조체를 형성하고, 가열·압착함으로써, 유기 화합물 또는 무기 화합물의 고강도 섬유가 유기 수지로 함침된 구조체 및 소자층이 고착된 반도체 장치를 제작한다.
Figure 112008018228979-PAT00001
RFID, 박막 트랜지스터, 두께, 프리프레그, 섬유

Description

반도체 장치 및 그 제작 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은, 비단결정 반도체 층을 사용한 반도체 소자를 가지는 반도체 장치 및 그 제작 방법에 관한 것이다.
요즘, 무선 칩, 센서 등의 각종 장치의 박형화가 제품 소형화를 위하여 중요한 요소가 되며, 그 기술이나 사용 범위가 급속히 넓어지고 있다. 이들 박형화된 각종 장치는 어느 정도 가요성을 가짐으로 만곡된 것에 설치하여 사용할 수 있다.
그래서, 유리 기판 위에 형성한 박막 트랜지스터를 포함하는 소자층을 기판으로부터 박리하고, 다른 기재, 예를 들면, 플라스틱 필름 등에 전사(轉寫)하여 반도체 장치를 제작하는 기술이 제안되어 있다.
본 출원인은 특허문헌 1이나 특허문헌 2에 기재된 박리 기술 및 전사 기술을 제안한다. 특허문헌 1에는 박리층이 되는 산화실리콘층을 습식 에칭에 의하여 제거하여 박리하는 기술이 기재된다. 또한, 특허문헌 2에는 박리층이 되는 실리콘층을 건식 에칭에 의하여 제거하여 박리하는 기술이 기재된다.
또한, 본 출원인은 특허문헌 3에 기재된 박리 기술 및 전사 기술을 제안한 다. 특허문헌 3에는, 기판에 금속층(Ti, Al, Ta, W, Mo, Cu, Cr, Nd, Fe, Ni, Co, Ru, Rh, Pd, Os, Ir)을 형성하고, 상기 금속층 위에 산화물층을 적층할 때, 상기 금속층의 산화금속층을 금속층과 산화물층의 계면에 형성하고, 상기 산화금속층을 이용하여 후의 공정에서 박리를 행하는 기술이 기재된다.
또한, 특허문헌 4에서는, 0.5 mm 이하 사이즈의 반도체 칩을 종이 또는 필름 형상의 매체에 내장시켜, 구부림이나 집중하중(集中荷重)에 대한 강도를 개선한 반도체 장치가 개시된다.
[특허문헌 1]특허평8-288522호 공보
[특허문헌 2]특허평8-250745호 공보
[특허문헌 3]특개2003-174153호 공보
[특허문헌 4]특개2004-78991호 공보
그러나, 안테나를 칩에 형성하여 내장(온칩(on chip)화)시키는 반도체 장치의 경우, 칩의 크기가 작으면, 안테나 크기가 작아져서 통신 거리가 짧아지는 문제가 있다. 또한, 종이 또는 필름 매체에 형성된 안테나를 칩에 접속하여 반도체 장치를 제작하는 경우, 칩의 크기가 작으면, 접속 불량이 생긴다.
따라서, 접속 불량의 방지나 통신 거리의 저감을 방지하기 위하여 칩 자체를 크게 하는 방법이 있지만, 칩의 면적이 커지면, 플라스틱 필름 등에 전사되어 제작된 반도체 장치는, 외부로부터의 국소적인 압압(押壓)에 의하여, 균열이 가고, 동작 불량이 생긴다. 예를 들면, 필기용구를 사용하여 반도체 장치 표면의 플라스틱 시트 또는 종이에 문자를 기입할 때, 반도체 장치에 필압이 가해져, 반도체 장치가 파괴되는 문제가 있다. 또한, 롤-투-롤(roll-to-roll)법을 사용하여 반도체 장치를 제작하는 경우, 롤에 끼워지는 영역에 있어서 선 형상의 압력이 가해져, 반도체 장치가 파괴되는 문제가 있었다.
그래서, 본 발명은 외부로부터 국소적인 압력이 가해져도 쉽게 파손되지 않는 반도체 장치를 제공한다. 또한, 외부로부터의 국소적인 압압에 의한 비파괴의 신뢰성이 높은 반도체 장치를 수율 높게 제작하는 방법을 제공한다.
본 발명은, 비단결정 반도체 층을 사용하여 형성된 반도체 소자를 가지는 소자층 위에, 유기 화합물 또는 무기 화합물의 섬유체가 유기 수지로 함침된 구조체 를 형성하고, 가열 압착함으로써, 유기 화합물 또는 무기 화합물의 섬유체가 유기 수지로 함침된 구조체 및 소자층이 고착된 반도체 장치를 제작하는 것을 특징으로 한다.
또한, 본 발명은, 절연성 표면을 가지는 기판 위에 박리층을 형성하고, 박리층 위에 비단결정 반도체 층을 사용하여 형성된 반도체 소자를 가지는 소자층을 형성하고, 소자층 위에 유기 화합물 또는 무기 화합물의 섬유체가 유기 수지로 함침된 구조체를 형성하고, 가열 압착함으로써, 소자층 위에 유기 화합물 또는 무기 화합물의 섬유체가 유기 수지로 함침된 밀봉층을 형성하고, 박리층으로부터 소자층을 박리하여 반도체 장치를 제작하는 것을 특징으로 한다.
또한, 본 발명의 반도체 장치는, 비단결정 반도체 층을 사용하여 형성된 반도체 소자를 가지는 소자층과, 소자층에 접하고, 또한 국소적인 압압을 완화시키는 밀봉층을 가지는 반도체 장치이다. 또한, 유기 수지는, 소자층 및 섬유체를 고착함과 함께, 섬유체에 함침된다.
또한, 본 발명의 반도체 장치는, 비단결정 반도체 층을 사용하여 형성된 반도체 소자를 가지는 소자층과, 유기 화합물 또는 무기 화합물의 섬유를 사용한 섬유체와, 소자층 및 섬유체를 고착시키는 유기 수지를 가지는 반도체 장치이다. 또한, 유기 수지는, 소자층 및 섬유체를 고착함과 함께, 섬유체에 함침된다.
또한, 본 발명의 반도체 장치는, 비단결정 반도체 층을 사용하여 형성된 반도체 소자를 가지는 소자층과, 유기 화합물 또는 무기 화합물의 섬유를 사용한 섬유체 및 섬유체에 함침되는 유기 수지를 포함하는 밀봉층을 가지는 반도체 장치이 다.
소자층의 두께는 1 μm 이상 10 μm 이하, 또는, 1 μm 이상 5 μm 이하이며, 밀봉층의 두께는 10 μm 이상 100 μm 이하인 것이 바람직하다. 이상과 같은 두께로 함으로써, 만곡시킬 수 있는 반도체 장치를 제작할 수 있다.
섬유체로서는, 유기 화합물 또는 무기 화합물의 고강도 섬유를 사용한 직포(織布) 또는 부직포(不織布)이다. 고강도 섬유로서는, 구체적으로는, 인장 탄성률(引張 彈性率)이 높은 섬유이다. 또는 영률(young's modulus)이 높은 섬유이다.
또한, 유기 수지로서, 열 가소(可塑)성 수지 또는 열 경화(硬化)성 수지를 사용할 수 있다.
섬유체로서는, 고강도 섬유를 사용함으로써, 국소적인 압압이 반도체 장치에 가해져도, 상기 압력이 섬유체 전체에 분산되어, 반도체 장치의 일부가 연신(延伸)되는 것을 방지할 수 있다. 즉, 일부의 연신에 따른 배선, 반도체 소자 등의 파괴를 방지할 수 있다.
본 발명에 의하여, 외부로부터 국소적인 압력이 가해져도 쉽게 파손되지 않으므로, 신뢰성이 높은 반도체 장치를 제작할 수 있다.
이하에, 본 발명의 실시형태 및 실시예를 도면에 의거하여 설명한다. 그러나, 본 발명은 많은 다른 모양으로 실시하는 것이 가능하고, 본 발명의 형태 및 상세한 사항은 본 발명의 취지 및 범위에서 벗어남이 없이 다양하게 변경할 수 있다 는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명이 하기 실시형태 및 실시예의 기재 내용에 한정하여 해석되는 것은 아니다. 또한, 실시형태 및 실시예를 설명하기 위한 모든 도면에 있어서, 동일 부분 또는 같은 기능을 가지는 부분에는 동일한 부호를 붙이고, 그 반복 설명은 생략한다.
(실시형태 1)
본 실시형태에서는, 국소적인 압압(점압(点壓), 선압(線壓) 등)이 가해져도 쉽게 파손되지 않고, 신뢰성이 높은 반도체 장치에 대하여, 도 1a 내지 도 1e, 도 8a 내지 도 9d를 사용하여 나타낸다.
본 실시형태의 반도체 장치는, 비단결정 반도체 층을 사용하여 형성되는 반도체 소자를 포함하는 소자층 위에, 유기 화합물 또는 무기 화합물의 섬유체 및 섬유체에 함침된 유기 수지를 포함하는 밀봉층이 형성되는 것을 특징으로 한다.
소자층에 포함되는 비단결정 반도체 층을 사용하여 형성되는 반도체 소자의 대표예로서는, 박막 트랜지스터, 다이오드, 불휘발성 기억 소자 등의 능동 소자, 저항 소자, 용량 소자 등의, 수동 소자가 있다. 또한, 비단결정 반도체 층으로서는, 결정성 반도체 층, 비정질 반도체 층, 미결정 반도체 층 등이 있다. 또한, 반도체로서는, 실리콘, 게르마늄, 실리콘게르마늄 화합물 등이 있다. 또한, 반도체로서, 금속산화물을 사용할 수 있고, 대표적으로는 산화아연이나 아연갈륨인듐의 산화물 등이 있다. 또한, 반도체로서는, 유기 반도체 재료를 사용할 수 있다. 소자층의 막 두께로서는, 1 μm 이상 10 μm 이하, 또는, 1 μm 이상 5 μm 이하가 바람직하다. 이상과 같은 두께로 함으로써, 만곡시킬 수 있는 반도체 장치를 제작 할 수 있다. 또한, 반도체 장치의 상면의 면적은, 4 mm2 이상, 또한 9 mm2 이상인 것이 바람직하다.
도 1a 내지 도 1e는, 본 실시형태의 반도체 장치의 단면도를 나타낸다.
도 1a에 도시하는 반도체 장치(50)는, 박막 트랜지스터(52a, 52b)를 가지는 소자층(51)의 한쪽의 면에, 섬유체(113)가 유기 수지(114)에 의하여 고착된다. 여기서는, 소자층(51)에 고착되는 섬유체(113) 및 유기 수지(114)를 밀봉층(120)이라고 기재한다. 또한, 밀봉층(120)은, 소자층에 형성되는 반도체 소자를 덮도록 형성된다. 이러한 반도체 장치(50)의 대표예로서, 다른 장치의 제어나 데이터의 계산·가공을 행하는 마이크로프로세서(MPU)가 있다. MPU는, CPU, 메인 메모리, 컨트롤러, 인터페이스, I/O 포트 등을 가지고, 이들을 박막 트랜지스터, 저항 소자, 용량 소자, 배선 등으로 구성할 수 있다.
또한, 도 1b에 도시하는 반도체 장치(60)는, 기억 소자(62) 및 박막 트랜지스터(52b)를 가지는 소자층(61)의 한쪽의 면에, 섬유체(113)가 유기 수지(114)에 의하여 고착된다. 기억 소자로서는, 플로팅 게이트 또는 전하 축적층을 가지는 불휘발성 기억 소자, 박막 트랜지스터 및 박막 트랜지스터에 접속되는 용량 소자, 박막 트랜지스터 및 박막 트랜지스터에 접속되는 강유전체층을 가지는 용량 소자, 한 쌍의 전극간에 유기 화합물층이 끼워지는 유기 메모리 소자 등이 있다. 또한, 이러한 기억 소자를 가지는 반도체 장치로서는, DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), FeRAM(Ferroelectric Random Access Memory), 마스크 ROM(Read Only Memory), EPROM(Electrically Programmable Read Only Memory), EEPROM(Electrically Erasable and Programmable Read Only Memory), 플래시 메모리 등의 기억 장치가 있다. 여기서는, 기억 소자(62)로서 플로팅 게이트 전극(63)을 가지는 불휘발성 기억 소자를 도시한다.
또한, 도 1c에 나타내는 반도체 장치(70)는, 다이오드(72) 및 박막 트랜지스터(52b)를 가지는 소자층(71)의 한 쪽의 면에, 섬유체(113)가 유기 수지(114)에 의하여 고착된다. 다이오드로서는, 비정질 실리콘을 사용한 다이오드, 결정성 실리콘층을 사용한 다이오드 등이 있다. 또한, 이러한 다이오드를 가지는 반도체 장치로서는, 광 센서, 태양전지 등이 있다. 여기서는, 다이오드(72)로서, 비정질 실리콘을 사용한 다이오드를 도시한다.
또한, 도 1d에 도시하는 반도체 장치(80)는, 박막 트랜지스터(52a, 52b)를 가지는 소자층(81), 및 박막 트랜지스터(52a) 또는 박막 트랜지스터(52b)에 전기적으로 접속되는 안테나(83)의 한쪽의 면에, 섬유체(113)가 유기 수지(114)에 의하여 고착된다. 이러한 반도체 장치의 대표예로서는, 무선으로 정보를 송수신할 수 있는 ID 태그, IC 태그, RF(Radio Frequency) 태그, 무선 태그, 전자 태그, RFID(Radio Frequency Identification) 태그, IC 카드, ID 카드 등(이하, RFID라고 기재한다)이 있다. 또한, 본 발명의 반도체 장치는, 박막 트랜지스터 등으로 구성되는 집적 회로부와 안테나를 밀봉한 인렛(inlet)이나, 상기 인렛을 씰 상태나 카드 상태로 형성한 것을 포함한다. 또한, 반도체 장치(80)의 상면의 면적을, 4 mm2 이상, 또는 9 mm2 이상으로 함으로써, 안테나의 면적을 크게 형성할 수 있으므로, 통신기와의 통신 거리가 긴 RFID로 할 수 있다.
또한, 도 1a 내지 도 1d에 도시하는 소자층의 한 쪽의 표면 이외에, 다른 쪽의 면에도 섬유체(113)가 유기 수지에 의하여 고착되어도 좋다. 즉, 소자층의 양쪽 표면에 밀봉층을 가지고, 소자층에 형성되는 반도체 소자를 양쪽 면으로부터 덮도록 대향하는 한 쌍의 밀봉층이 형성되어도 좋다. 도 1e에 도시하는 반도체 장치(90)는, 도 1a에 도시하는 반도체 장치의 소자층(51)의 한쪽의 면에 밀봉층(120a)을 가지고, 소자층(51)의 다른 쪽의 표면에 밀봉층(120b)을 가진다. 이 때, 밀봉층(120a, 120b)은 같은 재질의 섬유체 및 유기 수지로 형성되는 것이 휨 현상(warpage)의 저감을 위하여는 바람직하지만, 표면과 이면을 판별하여 사용하는 용도의 경우에는 반드시 동일한 재질일 필요는 없다. 이와 같이 소자층의 양쪽 면이 섬유체에 함침되는 유기 수지로 고착됨으로써, 소자층의 양쪽 면이 섬유체에 의하여 지지되기 때문에, 반도체 장치의 휨 현상을 감소시킬 수 있어, 후의 라미네이트 필름이나 씰 등에 상기 반도체 장치를 탑재하는 것이 용이해진다.
소자층의 한쪽의 면 또는 양쪽 면에 형성되는 섬유체(113)는, 유기 화합물 또는 무기 화합물의 고강도 섬유를 사용한 직포 또는 부직포이며, 소자층 전면을 덮는다. 고강도 섬유로서는, 구체적으로는 인장 탄성률이 높은 섬유이다. 또한, 영률이 높은 섬유이다. 고강도 섬유의 대표예로서는, 폴리비닐알콜계 섬유, 폴리에스테르계 섬유, 폴리아미드계 섬유, 폴리에틸렌계 섬유, 아라미드계 섬유, 폴리 파라페닐렌벤조비스옥사졸 섬유, 유리 섬유, 또는 탄소 섬유이다. 유리 섬유로서는, E 유리, S 유리, D 유리, Q 유리 등을 사용한 유기 섬유를 사용할 수 있다. 또한, 섬유체(113)는, 1 종류의 상기 고강도 섬유로 형성되어도 좋다. 또한, 복수의 상기 고강도 섬유로 형성되어도 좋다.
또한, 섬유체(113)는, 섬유(단사(單絲))의 다발(이하, 사속(絲束)이라고 기재한다)을 날실 및 씨실에 사용하여 제직한 직포, 또는 복수종의 섬유의 사속을 랜덤 또는 일 방향으로 퇴적시킨 부직포로 구성되어도 좋다. 직포의 경우, 평직(平織), 능직(綾織), 수자직(需子織) 등을 적절히 사용할 수 있다.
사속의 단면은, 원 형상이라도 타원 형상이라도 좋다. 사속으로서, 고압 수류, 액체를 매체로 한 고주파의 진동, 연속 초음파의 진동, 롤을 사용한 압압 등에 의하여, 개섬(開纖) 가공을 한 사속을 사용하여도 좋다. 개섬 가공을 한 사속은, 사속 폭이 넓어지고, 두께 방향의 단사수를 삭감할 수 있어, 사속의 단면이 타원 형상 또는 평판 형상이 된다. 또한, 사속으로서 저연사(低撚絲)를 사용함으로써, 사속이 편평화되기 쉬워져, 사속의 단면 형상이 타원 형상 또는 평판 형상이 된다. 이와 같이, 단면이 타원 형상 또는 평판 형상의 사속을 사용함으로써, 섬유체(113)의 두께를 얇게 할 수 있다. 이 이유로, 구조체(115)의 두께를 얇게 할 수 있어, 박형의 반도체 장치를 제작할 수 있다. 사속의 폭은 4 μm 이상 400 μm 이하, 바람직하게는 4 μm 이상 200 μm 이하에 있어서 본 발명의 효과를 확인했고, 원리상은 보다 더 가늘어도 좋다. 또한, 사속의 두께는, 4 μm 이상 20 μm 이하에 있어서 본 발명의 효과를 확인했고, 원리상은 보다 더 얇아도 좋고, 그 폭 및 두께는 섬유의 재료에 의존한다.
또한, 본 명세서의 도면에 있어서는, 섬유체(113)는, 단면이 타원 형상의 사속으로 평직한 직포로 도시된다. 또한, 박막 트랜지스터(52a, 52b)가 섬유체(113)의 사속보다 크지만, 박막 트랜지스터(52a, 52b)의 크기가 섬유체(113)의 사속보다 작은 경우도 있다.
섬유체(113)가 사속을 날실 및 씨실을 사용하여 제직한 직포의 상면도를 도 8a 및 도 8b에 도시한다.
도 8a에 도시하는 바와 같이, 섬유체(113)는, 일정 간격을 둔 날실(113a) 및 일정 간격을 둔 씨실(113b)이 엮어진다. 이러한 섬유체에는, 날실(113a) 및 씨실(113b)이 존재하지 않는 영역(바스켓 홀(113c)이라고 불린다)을 가진다. 이러한 섬유체(113)는, 유기 수지가 섬유체에 함침되는 비율이 높아져, 섬유체(113) 및 소자층의 밀착성을 높일 수 있다.
또한, 도 8b에 도시하는 바와 같이, 섬유체(113)는, 날실(113a) 및 씨실(113b)의 밀도가 높고, 바스켓 홀(113c)의 비율이 낮은 것이라도 좋다. 대표적으로는, 바스켓 홀(113c)의 크기가, 국소적으로 압압되는 면적보다 작은 것이 바람직하다. 대표적으로는 일변이 0.01 mm 이상 0.2 mm 이하의 직사각형 형상인 것이 바람직하다. 섬유체(113)의 바스켓 홀(113c)의 면적이 이와 같이 작으면, 첨단이 가는 부재(대표적으로는, 펜이나 연필 등의 필기용구)에 의하여 압압되어도, 상기 압력을 섬유체(113) 전체로 흡수할 수 있다.
또한, 사속 내부에의 유기 수지의 침투율을 높이기 위하여, 사속에 표면 처 리가 행해져도 좋다. 예를 들면, 사속 표면을 활성화시키기 위한 코로나 방전 처리, 플라즈마 방전 처리 등이 있다. 또한, 실란 커플링제, 티타네이트 커플링제를 사용한 표면 처리가 있다.
섬유체(113)에 함침되며, 또한, 소자층 표면을 밀봉하는 유기 수지(114)는, 에폭시 수지, 불포화 폴리에스테르 수지, 폴리이미드 수지, 비스말레이미드 트리아진 수지, 또는 시아네이트 수지 등의 열 경화성 수지를 사용할 수 있다. 또한, 폴리페닐렌 옥사이드 수지, 폴리에테르 이미드 수지, 또는 불소 수지 등의 열 가소성 수지를 사용할 수 있다. 또한, 상기 열 가소성 수지 및 상기 열 경화성 수지의 복수를 사용하여도 좋다. 상기 유기 수지를 사용함으로써, 열 처리에 의하여 섬유체를 소자층에 고착시킬 수 있다. 또한, 유기 수지(114)는 유리 전이 온도가 높을수록, 국소적인 압압에 대하여 쉽게 파괴되지 않기 때문에 바람직하다.
또한, 밀봉층(120)의 두께는, 10 μm 이상 100 μm 이하, 또한 10 μm 이상 30 μm인 것이 바람직하다. 이러한 두께의 구조체를 사용함으로써, 박형이며 만곡시킬 수 있는 반도체 장치를 제작할 수 있다.
유기 수지(114) 또는 사속내에 고열 전도성 필러를 분산시켜도 좋다. 고열 전도성 필러로서는, 질화알루미늄, 질화붕소, 질화실리콘, 알루미나 등이 있다. 또한, 고열 전도성 필러로서는, 은, 구리 등의 금속 입자가 있다. 도전성 필러가 유기 수지 또는 사속내에 포함됨으로써 소자층에서 생긴 열을 외부로 방출하기 쉬워지기 때문에, 반도체 장치의 축열을 억제할 수 있어, 반도체 장치의 파괴를 저감할 수 있다.
도 1e에 있어서, 소자층(51)에 형성되는 밀봉층(120a)의 섬유체의 날씰 또는 씨실의 방향과, 밀봉층(120b)의 섬유체의 날실 또는 씨실의 방향이 30°이상 60°이하, 바람직하게는, 40°이상 50°이하 어긋나도 좋다. 이 경우, 소자층의 표면과 이면에 형성되는 섬유체의 인장 방향이 표면과 이면에서 다르기 때문에, 국소적인 압압을 행할 때의 연신(延伸)이 등방성(等方性)적으로 된다. 따라서, 국소적인 압압에 의한 파괴를 보다 저감할 수 있다.
여기서, 본 실시형태에서 나타내는 반도체 장치가 가지는 효과에 대하여, 도 2a 내지 도 2d를 사용하여 나타낸다.
도 2a에 도시하는 바와 같이, 종래의 반도체 장치(40)는, 비단결정 반도체 층을 사용하여 형성되는 반도체 소자를 포함하는 소자층(41)이 접착재(42a, 42b)를 사용하여 필름(43a, 43b)으로 밀봉된다. 이러한 반도체 장치에 국소적인 압압(44)을 가한다.
그 결과, 도 2b에 도시하는 바와 같이, 소자층(41)을 구성하는 층, 접착재(42a, 42b), 필름(43a, 43b)이 각각 연신되어, 압압부에 있어서 곡률 반경이 작은 만곡이 생겨 버린다. 이 결과, 소자층(41)을 구성하는 반도체 소자, 배선 등에 균열이 생겨, 반도체 장치가 파괴된다.
그러나, 본 실시형태에서 나타내는 반도체 장치(50)는, 도 2c에 도시하는 바와 같이, 소자층(51)의 한쪽의 면 또는 양쪽의 면에는 유기 수지를 함유하는 섬유체로 이루어지는 밀봉층이 형성된다. 섬유체는 고강도 섬유로 형성되고, 고강도 섬유는, 인장 탄성률이 높거나, 또는 영률이 높다. 그래서, 점압이나 선압 등의 국소적인 압압(44)이 가해져도 고강도 섬유는 연신되지 않고, 압압된 힘이 섬유체 전체로 분산되어, 반도체 장치 전체에서 만곡된다. 이 결과, 국소적인 압압이 가해져도, 반도체 장치에서 생기는 만곡은 곡률 반경이 크게 되므로, 소자층(51)을 구성하는 반도체 소자, 배선 등에 균열이 생기지 않아, 반도체 장치의 파괴를 저감할 수 있다.
또한, 소자층(51)의 두께를 얇게 함으로써, 반도체 장치를 만곡시킬 수 있다. 따라서, 소자층(51)의 면적을 크게 할 수 있다. 따라서, 반도체 장치를 제작하는 공정이 용이해진다. 또한, 상기 반도체 장치가 안테나 내장의 RFID인 경우, 안테나의 크기를 증대시킬 수 있다. 따라서, 통신거리가 긴 RFID를 제작할 수 있다.
다음에, 비단결정 반도체 층을 사용하여 형성되는 반도체 소자의 구성에 대하여, 이하에 나타낸다.
도 1a에 도시하는 박막 트랜지스터(52a, 52b)는, 소스 영역, 드레인 영역, 및 채널 형성 영역을 가지는 반도체 층(53a, 53b), 게이트 절연층(54), 및 게이트 전극(55a, 55b)으로 구성된다.
반도체 층(53a, 53b)은, 두께 10 nm 이상 100 nm 이하, 보다 바람직하게는 20 nm 이상 70 nm 이하의 비단결정 반도체로 형성되는 층이며, 비단결정 반도체 층으로서는, 결정성 반도체 층, 비정질 반도체 층, 미결정 반도체 층 등이 있다. 또한, 반도체로서는, 실리콘, 게르마늄, 실리콘게르마늄 화합물 등이 있다. 특히, 순간열 어닐링(RTA) 또는 퍼니스 어닐링로를 사용한 열처리에 의하여 결정화시킨 결정성 반도체, 가열 처리와 레이저 빔의 조사를 조합하여 결정화시킨 결정성 반도체를 적용하는 것이 바람직하다. 가열 처리에 있어서는, 실리콘 반도체의 결정화를 조장하는 작용을 가지는 니켈 등의 금속 원소를 사용한 결정화법을 적용할 수 있다.
가열 처리에 가하여 레이저 빔을 조사하여 결정화하는 경우에는, 연속 발진 레이저 빔의 조사 또는 반복 주파수가 10 MHz 이상이며, 펄스 폭이 1나노초 이하, 바람직하게는, 1피코초 내지 100피코초인 고반복 주파수 초단펄스광을 조사함으로써, 결정성 반도체가 용융한 용융대를, 상기 레이저 빔의 조사 방향으로 연속적으로 이동시키면서 결정화를 행할 수 있다. 이러한 결정화법에 의하여, 대입경이며, 결정립계가 일방향으로 연장되는 결정성 반도체를 얻을 수 있다.
게이트 절연층(54)은, 두께 5 nm 이상 50 nm 이하, 바람직하게는 10 nm 이상 40 nm 이하의 산화실리콘 및 산화질화실리콘 등의 무기 절연막으로 형성한다.
게이트 전극(55a, 55b)은, 금속 또는 일 도전형의 불순물을 첨가한 다결정 반도체로 형성할 수 있다. 금속을 사용하는 경우는, 텅스텐(W), 몰리브덴(Mo), 티타늄(Ti), 탄탈(Ta), 알루미늄(Al) 등을 사용할 수 있다. 또한, 금속을 질화시킨 금속 질화물을 사용할 수 있다. 또는, 상기 금속질화물로 이루어지는 제 1 층과 상기 금속으로 이루어지는 제 2 층을 적층시킨 구조로 하여도 좋다. 이 때, 제 1 층을 금속질화물로 함으로써, 배리어 금속으로서 기능시킬 수 있다. 즉, 제 2 층의 금속이, 게이트 절연층이나 게이트 절연층의 하층의 반도체 층에 확산되는 것을 방지할 수 있다. 또한, 적층 구조로 하는 경우에는, 제 1 층의 단부가 제 2 층의 단부보다 외측에 튀어나온 형성으로 하여도 좋다.
반도체 층(53a, 53b), 게이트 절연층(54), 게이트 전극(55a, 55b) 등을 조합하여 형성된 박막 트랜지스터(52a, 52b)는, 싱글 드레인 구조, LDD(저농도 드레인) 구조, 또는 게이트 오버랩 드레인(gate-overlapped drain) 구조 등 각종 구조를 적용할 수 있다. 여기서는, 싱글 드레인 구조의 박막 트랜지스터를 나타낸다. 또한, 등가적으로는 동일한 전위를 가지는 게이트 전압이 인가되는 트랜지스터들이 직렬로 접속된 형태인 멀티-게이트 구조, 반도체 층의 상하를 게이트 전극으로 끼우는 듀얼 게이트 구조, 절연층(56) 위에 게이트 전극이 형성되고, 게이트 전극 위에 게이트 절연층, 반도체 층이 형성되는 역 스태거형 박막 트랜지스터 등을 적용할 수 있다.
반도체 층(53a, 53b)의 소스 영역 및 드레인 영역에 접하는 배선(57a, 57b, 58a, 58b)은, 티타늄(Ti)과 알루미늄(Al)의 적층 구조, 몰리브덴(Mo)과 알루미늄(Al)의 적층 구조 등, 알루미늄(Al)과 같은 저저항 재료와, 티타늄(Ti)이나 몰리브덴(Mo) 등의 고융점 금속 재료를 사용한 배리어 금속과의 조합으로 형성하는 것이 바람직하다.
또한, 박막 트랜지스터로서 금속 산화물이나 유기 반도체 재료를 반도체 층에 사용한 박막 트랜지스터를 사용할 수 있다. 금속 산화물의 대표로서, 산화아연이나 아연갈륨인듐의 산화물 등이 있다.
도 1b에 도시하는 기억 소자(62)는, 반도체 층(53a), 터널 산화층(64), 플로팅 게이트 전극(63), 컨트롤 절연막(65), 컨트롤 게이트 전극(63a)으로 구성되는 불휘발성 기억 소자이다.
터널 산화층(64)은, 두께 1 nm 내지 10 nm, 바람직하게는 1 nm 내지 5 nm의 산화실리콘 또는 산화실리콘과 질화실리콘의 적층 구조를, 감압 CVD법이나 플라즈마 CVD법 등으로 형성할 수 있다. 또한, 플라즈마 처리에 의하여 반도체 층을 산화 또는 질화함으로써 터널 산화층을 형성할 수 있다. 또한, 플라즈마 CVD법을 사용하여 형성한 산화실리콘을 플라즈마 처리에 의하여 산화 또는 질화하여도 좋다. 상기 플라즈마 처리를 행하여 형성한 절연층은, 치밀하고 절연 내압이 높고 신뢰성이 뛰어나다.
플로팅 게이트 전극(63)은, 도전층, 폴리실리콘층, 실리콘 도트(silicon dot) 등으로 형성할 수 있다. 또한, 플로팅 게이트 전극 대신에, 질화실리콘, 질화게르마늄 등으로 형성된 전하 축적층을 사용하여도 좋다.
컨트롤 절연막(65)은, 산화실리콘, 질화실리콘, 산질화실리콘, 산화알루미늄 등의 1 층 또는 복수층을, 감압 CVD법이나 플라즈마 CVD법 등으로 형성한다. 제 2 절연층(22)의 두께는 1 nm 내지 20 nm, 바람직하게는 5 nm 내지 10 nm로 형성한다.
도 1c에 도시하는 다이오드(72)는, 제 1 전극으로서 기능하는 배선(58b), 수광부(73), 및 제 2 전극(74)으로 구성된다. 수광부는, 비정질 또는 결정질 실리콘을 가지는 반도체 층으로 형성할 수 있다. 상기 반도체 층의 대표예로서는, 실리콘층, 실리콘 게르마늄층, 탄화실리콘층, 또는 이들 PN 접합층, PIN 접합층을 들 수 있다.
도 1d에 도시하는 안테나(83)는, 은(Ag), 금(Au), 구리(Cu), 니켈(Ni), 백 금(Pt), 팔라듐(Pd), 탄탈(Ta), 몰리브덴(Mo) 및 티타늄(Ti) 등의 어느 하나 이상의 금속 입자를 가지는 액적이나 페이스트를 액적토출법(잉크젯법 또는 디스펜서법 등)에 의하여 토출시키고, 건조 소성하여 형성한다. 액적토출법에 의하여 안테나를 형성함으로써, 공정수의 삭감이 가능하고, 그것에 따른 비용 삭감이 가능하다.
또한, 스크린 인쇄법을 사용하여 안테나(83)를 형성하여도 좋다. 스크린 인쇄법을 사용하는 경우, 안테나(83)의 재료로서는, 입자 직경이 수 nm 내지 수십 ㎛ 의 도전성 입자를 유기 수지에 용해 또는 분산시킨 도전성 페이스트를 선택적으로 인쇄한다. 도전성 입자로서는, 은(Ag), 금(Au), 구리(Cu), 니켈(Ni), 백금(Pt), 팔라듐(Pd), 탄탈(Ta), 몰리브덴(Mo), 및 티타늄(Ti) 등의 어느 하나 이상의 금속 입자나 할로겐화 은의 미립자, 또는 분산성 나노 입자를 사용할 수 있다. 또한, 도전성 페이스트에 포함되는 유기 수지는, 금속 입자의 바인더, 용매, 분산제 및 피복재로서 기능하는 유지수지로부터 선택된 하나 또는 복수를 사용할 수 있다. 대표적으로는, 에폭시 수지, 실리콘(silicone) 수지 등의 유기 수지를 들 수 있다. 또한, 도전층의 형성에 있어서, 도전성의 페이스트를 압출한 후에 소성하는 것이 바람직하다.
또한, 안테나(83)는, 스크린 인쇄법 이외에도 그라비아 인쇄법 등을 사용하여도 좋고, 도금법, 스퍼터링법 등을 사용하여, 도전성 재료에 의하여 형성할 수 있다.
또한, RFID의 신호의 전송방식으로서, 전자 결합 방식 또는 전자 유도 방식(예를 들면 13.56 MHz 대역)을 적용한다. 자기장 밀도의 변화에 의한 전자 유도를 이용하는 경우, 안테나의 상면 형상을 고리 형상(예를 들면, 루프 안테나), 나선 형상(예를 들면, 스파이럴 안테나)으로 형성할 수 있다.
또한, RFID에 있어서의 신호의 전송방식으로서, 마이크로파 방식(예를 들면, UHF대역(860 MHz 대역 내지 960 MHz 대역), 2.45 GHz 대역 등)을 적용할 수도 있다. 이 경우에는, 신호의 전송에 사용하는 전자파의 파장을 고려하여 안테나의 길이 등의 형상을 적절히 설정하면 좋다.
마이크로파 방식을 적응할 수 있는 RFID의 안테나(83)의 예를 도 9a 내지 도 9d에 일례를 도시한다. 예를 들면, 안테나의 상면 형상을 선 형상(예를 들면, 다이폴 안테나(도 9a 참조)), 평탄한 형상(예를 들면, 패치 안테나(도 9b 참조)) 또는 리본형의 형상(도 9c 및 도 9d 참조) 등으로 형성할 수 있다. 또한, 안테나로서 기능하는 도전층의 형상은 선 형상에 한정되지 않고, 전자파의 파장을 고려하여 곡선형상이나 지그재그 형상 또는 이들을 조합한 형상으로 형성하여도 좋다.
이하의 실시형태에서는, 반도체 장치로서 RFID를 일례로 들어, 본 실시형태에서 나타내는 반도체 장치의 제작 방법을 나타낸다.
(실시형태 2)
본 실시형태에서는, 외부로부터 국소적인 압력이 가해져도 쉽게 파손되지 않는 반도체 장치를 수율 높게 제작할 수 있는 방법을, 도 3a 내지 도 3e를 사용하여 도시한다.
도 3a에 도시하는 바와 같이, 절연 표면을 가지는 기판(100)위에 박리층(101)을 형성하고, 박리층(101) 위에 비단결정 반도체 층을 사용하여 형성되는 반도체 소자를 포함하는 소자층(102) 및 안테나(112)를 형성한다. 다음에, 소자층(102) 및 안테나(112) 위에, 섬유체에 유기 수지가 함침되는 구조체(115)를 형성한다.
절연 표면을 가지는 기판(100)으로서는, 소자층(102) 및 안테나(112)를 형성하는 온도에 견딜 수 있는 기판을 사용하는 것이 바람직하고, 대표적으로는 유리 기판, 석영 기판, 세라믹스 기판, 절연층이 적어도 한쪽의 면에 형성된 금속 기판, 유기 수지 기판 등을 사용할 수 있다. 여기서는, 절연 표면을 가지는 기판(100)으로서 유리 기판을 사용한다. 또한, 소자층(102)의 두께로서는, 1 ㎛ 이상 10 ㎛ 이하, 또한 1 ㎛ 이상 5 ㎛ 이하인 것이 바람직하다. 이러한 두께로 함으로써, 만곡시킬 수 있는 반도체 장치를 제작할 수 있다.
박리층(101)은, 스퍼터링법이나 플라즈마 CVD법, 도포법, 인쇄법 등에 의하여, 두께 30 nm 내지 200 nm의 텅스텐(W), 몰리브덴(Mo), 티타늄(Ti), 탄탈(Ta), 니오브(Nb), 니켈(Ni), 코발트(Co), 지르코늄(Zr), 아연(Zn), 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 오스뮴(Os), 이리듐(Ir), 실리콘(Si)으로부터 선택된 원소, 또는 그 원소를 주성분으로 하는 합금 재료, 또는 그 원소를 주성분으로 하는 화합물 재료로 이루어지는 층을, 단층 또는 복수의 층을 적층시켜 형성한다. 실리콘을 포함하는 층의 결정 구조는, 비정질, 미결정, 다결정의 어느 것의 경우라도 좋다. 또한, 여기서는, 도포법은, 용액을 피처리물 위에 토출시켜 성막하는 방법이며, 예를 들면 스핀 코팅법이나 액적토출법을 포함한다. 또한, 액적토출법은 미립자를 포함하는 조성물의 액적을 미세한 구멍으로부터 토출하여 소정의 형상의 패턴을 형 성하는 방법이다.
박리층(101)이 단층 구조인 경우, 바람직하게는, 텅스텐, 몰리브덴, 또는 텅스텐과 몰리브덴의 혼합물을 포함하는 층을 형성한다. 또는, 텅스텐의 산화물 또는 텅스텐의 산화질화물을 포함하는 층, 몰리브덴의 산화물 또는 몰리브덴의 산화질화물을 포함하는 층, 또는 텅스텐과 몰리브덴의 혼합물의 산화물 또는 텅스텐과 몰리브덴의 혼합물의 산화질화물을 포함하는 층을 형성한다. 또한, 텅스텐과 몰리브덴의 혼합물은, 예를 들면, 텅스텐과 몰리브덴의 합금에 상당한다.
박리층(101)이 적층 구조인 경우, 바람직하게는, 1 층째로서 금속층을 형성하고, 2 층째로서 금속산화물층을 형성한다. 대표적으로는, 1 층째의 금속층으로서, 텅스텐, 몰리브덴, 또는 텅스텐과 몰리브덴의 혼합물을 포함하는 층을 형성하고, 2 층째로서, 텅스텐, 몰리브덴, 또는 텅스텐과 몰리브덴의 혼합물의 산화물, 텅스텐, 몰리브덴, 또는 텅스텐과 몰리브덴의 혼합물의 질화물, 텅스텐, 몰리브덴, 또는 텅스텐과 몰리브덴의 혼합물의 산화질화물, 또는 텅스텐, 몰리브덴, 또는 텅스텐과 몰리브덴의 혼합물의 질화산화물을 포함하는 층을 형성한다.
박리층(101)으로서, 1 층째로서 금속층, 2 층째로서 금속산화물층의 적층 구조를 형성하는 경우, 금속층으로서 텅스텐을 포함하는 층을 형성하고, 그 상층에 산화물로 형성되는 절연층을 형성함으로써, 텅스텐을 포함하는 층과 절연층의 계면에, 금속 산화물층으로서 텅스텐의 산화물을 포함하는 층이 형성되는 것을 활용하여도 좋다. 또한, 금속층의 표면을, 열 산화처리, 산소 플라즈마 처리, 오존수 등의 산화력이 강한 용액을 사용한 처리 등을 행하여 금속 산화물층을 형성하여도 좋 다.
텅스텐의 산화물은 WOx로 표시된다. x는 2 이상 3 이하의 범위내이며, x가 2인 경우(WO2), x가 2.5인 경우(W2O5), x가 2.75인 경우(W4O11), x가 3인 경우(WO3) 등이 있다
또한, 상기 공정에 의하면, 절연 표면을 가지는 기판(100)에 접하도록 박리층(101)을 형성하지만, 본 발명은 이 공정에 제약되지 않는다. 절연 표면을 가지는 기판(100)에 접하도록 하지가 되는 절연층을 형성하고, 그 절연층에 접하도록 박리층(101)을 형성하여도 좋다. 여기서는, 박리층(101)으로서 두께 30 nm 내지 70 nm의 텅스텐층을 스퍼터링법을 사용하여 형성한다.
여기서는, 비단결정 반도체 층을 사용하여 형성되는 반도체 소자의 대표예로서, 실시형태 1에서 나타내는 박막 트랜지스터(52a, 52b)와 같은 구조를 가지는 박막 트랜지스터(105a, 105b)를 나타낸다.
또한, 여기서는, 비단결정 반도체 층을 사용하여 형성되는 반도체 소자를 포함하는 소자층(102)으로서는, 버퍼층으로서 기능하는 절연층(103), 하지층으로서 기능하는 절연층(104), 박막 트랜지스터(105a, 105b), 박막 트랜지스터(105a, 105b)를 덮는 절연층(106), 절연층(106)을 덮는 절연층(107), 절연층(106, 107)을 통하여 박막 트랜지스터의 반도체 층의 소스 영역 및 드레인 영역에 접속되는 배선(108, 109), 배선(108, 109) 및 절연층(107)의 일부를 덮는 절연층(111), 절연층(111)을 통하여 배선(109)에 접속되는 안테나(112)를 나타낸다.
버퍼층으로서 기능하는 절연층(103)은, 후의 박리 공정에 있어서, 박리층(101) 및 버퍼층으로서 기능하는 절연층(103)의 계면에서의 박리가 용이하게 되도록, 또는 후의 박리 공정에 있어서 반도체 소자나 배선에 균열이 가거나 대미지를 주는 것을 방지하기 위하여 형성한다. 버퍼층으로서 기능하는 절연층(103)으로서는, 스퍼터링법이나 플라즈마 CVD법, 도포법, 인쇄법 등에 의하여, 무기 화합물을 사용하여 단층 또는 다층으로 형성한다. 무기 화합물의 대표예로서는, 산화실리콘, 질화실리콘, 산화질화실리콘, 질화산화실리콘 등이 있다. 또한, 버퍼층으로서 기능하는 절연층(103)에, 질화실리콘, 질화산화실리콘, 산화질화실리콘 등을 사용함으로써, 외부로부터 후에 형성되는 소자층에, 수분이나, 산소 등의 기체가 침입되는 것을 방지할 수 있다. 버퍼층으로서 기능하는 절연층(103)의 두께는 10 nm 이상 100 nm 이하, 또한 100 nm 이상 700 nm 이하인 것이 바람직하다. 여기서는, 두께 50 nm 내지 700 nm의 산화질화실리콘층을 플라즈마 CVD법을 사용하여 형성한다.
하지층으로서 기능하는 절연층(104)은, 버퍼층으로서 기능하는 절연층(103)과 같은 형성 방법 및 재료를 적절히 사용할 수 있다. 또한, 하지층으로서 기능하는 절연층(104)을 적층 구조로 하여도 좋다. 예를 들면, 무기 화합물을 사용하여 적층하여도 좋고, 대표적으로는, 산화실리콘, 질화산화실리콘, 및 산화질화실리콘을 적층하여 형성하여도 좋다. 하지층으로서 기능하는 절연층(104)의 두께는 10 nm 이상 200 nm 이하, 또한 50 nm 이상 150 nm 이하인 것이 바람직하다. 여기서는, 두께 30 nm 내지 70 nm의 질화산화실리콘층을 플라즈마 CVD법을 사용하여 형성 하고, 그 위에 두께 80 nm 내지 120 nm의 산화질화실리콘층을 플라즈마 CVD법을 사용하여 형성한다. 또한, 버퍼층으로서 기능하는 절연층(103)을 가지는 경우, 반드시 하지층으로서 기능하는 절연층(104)을 형성하지 않아도 좋다.
절연층(106, 107)은, 박막 트랜지스터 및 배선을 절연하는 층간 절연층으로서 기능한다. 절연층(106, 107)은, 버퍼층으로서 기능하는 절연층(103)과 같은 형성 방법 및 재료를 사용할 수 있다. 또한, 여기서는, 절연층(106, 107)의 적층 구조로 하지만, 단층 또는 2 층 이상의 적층 구조로 할 수 있다. 여기서는, 절연층(106)으로서, 두께 30 nm 내지 70 nm의 산화질화실리콘층을 플라즈마 CVD법을 사용하여 형성한다. 또한, 절연층(107)으로서, 두께 80 nm 내지 120 nm의 질화산화실리콘층을 플라즈마 CVD법을 사용하여 형성한 후, 두께 500 nm 내지 700 nm의 산화질화실리콘층을 플라즈마 CVD법을 사용하여 형성한다.
배선(108, 109)은, 실시형태 1에 나타내는 배선(57a, 57b, 58a, 58b)과 같은 방법으로 형성할 수 있다. 여기서는, 두께 80 nm 내지 120 nm의 티타늄 층, 두께 250 nm 내지 350 nm의 알루미늄 층, 및 두께 80 nm 내지 120 nm의 티타늄 층을 순차로 적층 형성한 후, 포토리소그래피 공정에 의하여 형성한 레지스트 마스크를 사용하여 선택적으로 에칭하여, 배선(108, 109)을 형성한다.
배선(108, 109) 위에, 질화실리콘, 질화산화실리콘, 다이아몬드 라이크 카본, 질화탄소 등의 보호층을 형성하여도 좋다. 보호층을 형성함으로써, 외부로부터 박막 트랜지스터에 수분이 침입하는 것을 억제할 수 있어, 박막 트랜지스터 및 반도체 장치의 전기적인 특성의 신뢰성을 높일 수 있다.
절연층(111)은, 버퍼층으로서 기능하는 절연층(103)과 같은 형성 방법 및 재료를 사용하여 형성한다. 또한, 절연층(111)은 후에 형성되는 안테나의 하지층이다. 따라서, 절연층(111)의 표면은 평탄한 것이 바람직하다. 따라서, 절연층(111)은, 유기 수지를 유기 용제로 희석한 소성물을 도포하여, 건조 소성하여 형성하는 것이 바람직하다. 또한, 감광성 수지를 희석한 소성물을 사용하여 절연층(111)을 형성함으로써, 종래의 포토리소그래피 공정에서 형성한 레지스트 마스크를 사용하여 에칭하는 공정보다도 공정수가 감소되기 때문에, 수율이 높아진다. 여기서는, 감광성 폴리이미드 수지를 유기 용제로 희석한 소성물을 도포하여 건조시키고, 포토 마스크를 사용하여 노광한 후, 미경화부를 제거하여 소성시켜 절연층(111)을 형성한다.
안테나(112)는, 실시형태 1에 나타내는 안테나(83)와 같은 형성 방법 및 재료를 사용하여 형성한다.
다음에, 안테나(112) 위에, 섬유체(113)에 유기 수지(114)가 함침된 구조체(115)를 형성한다. 이러한 구조체(115)는, 프리프레그라고도 불린다. 프리프레그는, 구체적으로는 섬유체에 매트릭스 수지를 유기 용제로 희석한 소성물을 함침시킨 후, 건조하여 유기 용제를 휘발시켜 매트릭스 수지를 반(半) 경화시킨 것이다. 구조체(115)의 두께는, 10 ㎛ 이상 100 ㎛ 이하, 또한, 10 ㎛ 이상 30 ㎛ 이하인 것이 바람직하다. 이러한 두께의 구조체를 사용함으로써, 박형이며 만곡시킬 수 있는 반도체 장치를 제작할 수 있다.
다음에, 구조체(115)를 가열 압착하여, 구조체(115)의 유기 수지(114)를 가 소화 또는 경화시킨다. 또한, 유기 수지(114)가 가소성 유기 수지인 경우, 그 후, 실온까지 냉각시킴으로써 가소화된 유기 수지를 경화시킨다.
유기 수지(114)는 가열 및 압착에 의하여, 소자층(102) 및 안테나(112)의 표면에 유기 수지(114)가 균일하게 퍼져 경화된다. 이 결과, 도 3b에 도시하는 바와 같이, 섬유체(113)에 함침되며, 또한 소자층(102) 및 안테나(112)의 한쪽의 면에 고착되는 유기 수지(121)가 된다. 또한, 소자층(102) 및 안테나(112)의 한쪽의 면에 고착된 유기 수지(121) 및 섬유체(113)를 실시형태 1과 마찬가지로, 통틀어 밀봉층(120)이라고 기재한다. 구조체(115)를 압착하는 공정은, 대기압하 또는 감압하에서 행한다.
다음에, 도3b에 도시하는 바와 같이, 후의 박리 공정을 용이하게 행하기 위하여, 밀봉층(120) 측으로부터, 밀봉층(120), 소자층 및 박리층(101)에 레이저 빔(122)을 조사하여, 도 3c에 도시하는 바와 같은 홈(123)을 형성하여도 좋다. 홈(123)을 형성하기 위하여 조사하는 레이저 빔으로서는, 박리층(101), 소자층(102), 또는 밀봉층(120)을 구성하는 층의 어느 것이 흡수하는 파장을 가지는 레이저 빔인 것이 바람직하고, 대표적으로는, 자외 영역, 가시 영역, 또는 적외 영역의 레이저 빔을 적절히 선택하여 조사한다.
이러한 레이저 빔을 발진할 수 있는 레이저 발진기로서는, KrF, ArF, XeCl 등의 엑시머 레이저 발진기, He, He-Cd, Ar, He-Ne, HF, CO2 등의 기체 레이저 발진기, YAG, GdVO4, YVO4, YLF, YAlO3 등의 결정에 Cr, Nd, Er, Ho, Ce, Co, Ti 또는 Tm을 도핑한 결정, 유리, 루비 등의 고체 레이저 발진기, GaN, GaAs, GaAlAs, InGaAsP 등의 반도체 레이저 발진기를 사용할 수 있다. 또한, 상기 고체 레이저 발진기를 사용하는 경우, 기본파 내지 제 5 고조파를 적절히 적용하는 것이 바람직하다.
다음에, 도 3d에 도시하는 바와 같이, 홈(123)을 시점(始點)으로 하여, 박리층(101) 및 버퍼층으로서 기능하는 절연층(103)의 계면에 있어서, 박리층(101)이 형성되는 절연 표면을 가지는 기판(100)과, 소자층의 일부(124)를 물리적인 수단에 의하여 박리한다. 물리적인 수단이란, 역학적 수단 또는 기계적 수단을 가리키고, 어떠한 역학적 에너지(기계적 에너지)를 변화시키는 수단을 가리키고, 그 수단은 대표적으로는 기계적인 힘을 가하는 것(예를 들면, 사람의 손이나 그립 툴(grip tool)에 의하여 벗겨내는 처리나, 롤러를 회전시키면서 분리하는 처리)이다. 이 때, 밀봉층(120) 표면에 광 또는 열에 의하여 박리가 가능한 점착 시트를 형성하면, 박리가 보다 용이해진다.
또한, 홈(123)에 액체를 적하하여, 박리층(101) 및 버퍼층으로서 기능하는 박리층(103)의 계면에 액체를 침투시켜 박리층(101)으로부터 소자층(102)을 박리하여도 좋다. 이 경우, 홈(123)에만 액체를 적하하여도 좋고, 또는 절연 표면을 가지는 기판(100), 소자층(102), 안테나(112), 및 밀봉층(120) 전체를 액체에 담가, 홈(123)으로부터 박리층(101) 및 소자층(102)의 계면에 액체를 침투시켜도 좋다.
본 실시형태에 있어서는, 박리층으로서 버퍼층에 접하는 층에 금속 산화층을 형성하고, 물리적인 수단에 의하여, 소자층의 일부(124)를 박리하는 방법을 사용하 지만, 이것에 한정되지 않는다. 절연 표면을 가지는 기판(100)에 투광성을 가지는 기판을 사용하여, 박리층에 수소를 함유하는 비정질 실리콘층을 사용하여, 도 3b의 레이저 빔(122) 대신에, 절연 표면을 가지는 기판(100) 측으로부터 박리층(101)에 레이저 빔을 조사하여, 비정질 실리콘층에 포함되는 수소를 기화시켜, 절연 표면을 가지는 기판(100)과 박리층 사이에서 박리하는 방법을 사용할 수 있다.
또한, 도 3b에 있어서 레이저 빔(122)을 조사하는 공정 대신에, 절연 표면을 가지는 기판(100)을 기계적으로 연마하여 제거하는 방법이나, 절연 표면을 가지는 기판(100)을 HF 등의 용액을 사용하여 용해하여, 절연 표면을 가지는 기판(100)을 제거하는 방법을 사용할 수 있다. 이 경우, 박리층을 사용하지 않아도 좋다.
또한, 도 3c에 있어서, 홈(123)에 NF3, BrF3, ClF3 등의 불화 가스를 도입하여, 박리층을 불화 가스로 에칭하여 제거한 후, 절연 표면을 가지는 기판(100)으로부터 소자층의 일부(124)를 박리하는 방법을 사용할 수 있다.
또한, 도 3c에 있어서, 홈(123)에 NF3, BrF3, ClF3 등의 불화 가스를 도입하여, 박리층의 일부를 불화 가스로 에칭하여 제거한 후, 유기 수지(121)에 점착 부재를 점착하여, 절연 표면을 가지는 기판(100)으로부터 소자층의 일부(124)를 물리적인 수단에 의하여 박리하는 방법을 사용할 수 있다.
또한, 소자층(102)에 복수의 반도체 장치가 포함되는 경우, 소자층(102) 및 밀봉층을 분단하여, 복수의 반도체 장치를 개개로 분단하여도 좋다. 이러한 공정에 의하여, 복수의 반도체 장치를 제작할 수 있다.
이상의 공정에 의하여, 반도체 장치를 제작할 수 있다. 또한, 버퍼층으로서 기능하는 절연층(103) 측에도 밀봉층을 형성하여도 좋다. 밀봉층을 형성하는 경우는, 도 1a와 마찬가지로 버퍼층으로서 기능하는 절연층(103) 위에 구조체를 형성하고, 구조체를 가열 압착하여, 구조체의 유기 수지를 가소화 또는 경화시킨다. 유기 수지가 가소성인 경우, 그 후, 실온까지 냉각함으로써 가소화된 유기 수지도 경화된다. 이 결과, 도 3e에 도시하는 바와 같이, 섬유체(113)에 함침되며, 또한 버퍼층으로서 기능하는 절연층에 형성되는 유기 수지(121)로 이루어지는 밀봉층(125)을 형성할 수 있다. 즉, 소자층(102)의 양쪽의 면에 밀봉층(120, 125)이 형성되는 반도체 장치를 제작할 수 있다.
또한, 소자층(102)에 복수의 반도체 장치가 포함되는 경우, 소자층(102) 및 밀봉층을 분단하여, 복수의 반도체 장치를 개개로 분단하여도 좋다. 이러한 공정에 의하여, 복수의 반도체 장치를 제작할 수 있다. 분단할 때는, 다이싱, 스크라이빙, 가위나 나이프 등의 칼을 가지는 제단기, 또는 레이저 캇 법 등에 의하여 선택적으로 분단할 수 있다.
본 실시형태에서 나타내는 반도체 장치는, 비단결정 반도체 층을 사용하여 형성되는 반도체 소자를 가지는 소자층과, 섬유체가 유기 수지로 고착된다. 섬유체는, 국소적인 압압에 의한 압력을 섬유 전체에 분산하기 때문에, 국소적으로 압력이 쉽게 가해지지 않는다. 따라서, 반도체 장치를 구성하는 배선이나 반도체 소자가 연신되지 않아, 반도체 장치가 쉽게 파괴되지 않는다. 또한, 소자층에 고강도 섬유로 이루어지는 섬유체가 고착되기 때문에, 박리 공정에 있어서도, 소자층이 쉽게 연신되지 않는다. 즉, 소자층에 형성되는 반도체 소자, 배선 등이 연신되는 것을 저감할 수 있다. 따라서, 수율을 향상시킬 수 있다.
또한, 소자층의 두께를 얇게 함으로써, 반도체 장치를 만곡시킬 수 있다. 따라서, 소자층의 면적을 크게 할 수 있다. 따라서, 반도체 장치를 제작하는 공정이 용이해진다. 또한, 상기 반도체 장치가 안테나 내장의 RFID인 경우, 안테나의 크기를 증대시킬 수 있다. 따라서, 통신거리가 긴 RFID를 제작할 수 있다.
(실시형태 3)
본 실시형태에서는, 실시형태 2와 비교하여, 보다 쉽게 파괴되지 않는 반도체 장치의 제작 방법을 도 3a 내지 도4d를 사용하여 설명한다.
실시형태 1과 마찬가지로, 도 4a에 도시하는 바와 같이, 절연 표면을 가지는 기판(100) 위에 박리층(101)을 형성하고, 박리층(101) 위에 비단결정 반도체 층을 사용하여 형성되는 반도체 소자를 포함하는 소자층(102) 및 안테나(112)를 형성한다. 다음에, 소자층(102) 및 안테나(112) 위에 구조체(115)를 형성하고, 구조체(115) 위에 보호 필름(131)을 형성한다.
보호 필름(131)으로서는, 고강도 재료로 형성되는 것이 바람직하다. 고강도 재료의 대표예로서는, 폴리비닐알콜계 수지, 폴리에스테르계 수지, 폴리아미드계 수지, 폴리에틸렌계 수지, 아라미드계 수지, 폴리파라페닐렌벤조비스옥사졸 수지, 유리 수지 등이 있다.
보호 필름(131)이 고강도 재료로 형성됨으로써, 실시형태 2와 비교하여 보다 국소적인 압압에 의한 파괴를 억제할 수 있다. 구체적으로는, 구조체(115)의 섬유 체(113)에 있어서, 날실 다발 및 씨실 다발이 분포되지 않는 바스켓 홀의 면적이, 국소적인 압력이 가해지는 면적보다 큰 경우, 바스켓 홀에 국소적으로 하중되면, 상기 압력이 구조체(115)의 섬유체(113)로 흡수되지 않고, 직접 소자층(102) 및 안테나(112)에 가해진다. 이 결과, 소자층(102) 및 안테나(112)가 연신되어, 반도체 소자 또는 배선이 파괴된다.
그러나, 고강도 재료로 형성되는 보호 필름(131)을 구조체(115) 위에 형성함으로써, 국소적인 하중을 보호 필름(131) 전체에서 흡수하기 때문에, 국소적인 압압에 의한 파괴가 적은 반도체 장치가 된다.
다음에, 도 4b에 도시하는 바와 같이, 실시형태 2와 마찬가지로, 구조체(115)를 가열 압착하여, 밀봉층(120)을 형성한다. 또한, 밀봉층의 유기 수지(121)는 보호 필름(131)을 소자층(102) 및 안테나(112)에 고착시킨다. 즉, 밀봉층(120)은, 섬유체(113) 및 보호 필름(131)을 소자층(102) 및 안테나(112)에 고착시킨다. 또한, 밀봉층(120)에 포함되는 유기 수지(121)는 섬유체(113) 중에 함침된다.
다음에, 도 4c에 도시하는 바와 같이, 박리층(101)이 형성되는 절연 표면을 가지는 기판(100)으로부터 소자층의 일부(124)를 박리한다. 여기서는, 실시형태 1과 마찬가지로, 레이저 빔을 소자층(102) 및 박리층(101)에 조사하여 홈을 형성한 후, 박리층(101) 및 버퍼층으로서 기능하는 절연층(103)의 계면에 형성되는 금속 산화물층에 있어서, 물리적 수단에 의하여 박리한다.
그 후, 도 4d에 도시하는 바와 같이, 버퍼층으로서 기능하는 절연층(103) 표 면에 구조체를 형성하고, 구조체 위에 보호 필름을 형성하고, 가열 압착하여 밀봉층(125) 및 보호 필름(141)을 소자층의 일부(124)의 버퍼층으로서 기능하는 절연층(103)에 고착시킨다.
또한, 도 4a에 있어서, 보호 필름(131)이 열 가소성 재료인 경우, 소자층(102) 및 안테나(112)와 구조체(115) 사이에 보호 필름(131)을 형성하고 가열 압착하여도 좋다. 또한, 도 4d에 있어서, 보호 필름(141)이 열 가소성 재료인 경우, 버퍼층으로서 기능하는 절연층과 밀봉층(125) 사이에 보호 필름(141)을 형성하고 가열 압착하여도 좋다. 상기 구조에 있어서도, 국소적인 압압에 의한 하중을 보호 필름 및 구조체로 분산시킬 수 있으므로, 파괴를 저감할 수 있다.
또한, 소자층(102)에 복수의 반도체 장치가 포함되는 경우, 소자층(102) 및 밀봉층을 분단하여, 복수의 반도체 장치를 개개로 분단하여도 좋다. 이러한 공정에 의하여, 복수의 반도체 장치를 제작할 수 있다.
이상의 공정에 의하여, 국소적인 압압에 의한 파괴가 적은 반도체 장치를 제작할 수 있다. 또한, 소자층의 두께를 얇게 함으로써, 반도체 장치를 만곡시킬 수 있다. 따라서, 소자층의 면적을 크게 할 수 있다. 따라서, 반도체 장치를 제작하는 공정이 용이해진다. 또한, 상기 반도체 장치가 안테나 내장의 RFID의 경우, 안테나 크기를 증대시킬 수 있다. 따라서, 통신거리가 긴 RFID를 제작할 수 있다.
(실시형태 4)
본 실시형태에서는, 소자층에 안테나가 형성되지 않고, 다른 기판에 형성된 안테나를 소자층에 접속한 반도체 장치의 제작 방법에 대하여, 도 5a 내지 도 6c를 사용하여 설명한다.
도 5a에 도시하는 바와 같이, 실시형태 1과 마찬가지로, 절연 표면을 가지는 기판(100) 위에 박리층(101)을 형성하고, 박리층(101) 위에 비단결정 반도체 층을 사용하여 형성되는 반도체 소자를 포함하는 소자층(151)을 형성한다. 다음에, 소자층(151) 위에 섬유체(113)에 유기 수지(114)가 함침된 구조체를 형성한다.
여기서는, 소자층(151)으로서는, 실시형태 1에 나타내는 바와 같이, 버퍼층으로서 기능하는 절연층(103)을 형성하고, 버퍼층으로서 기능하는 절연층(103) 위에 하지층으로서 기능하는 절연층을 형성하고, 절연층(104) 위에 박막 트랜지스터(105a, 105b)를 형성한다. 박막 트랜지스터(105a, 105b) 위에 절연층(106. 107)을 형성하고, 절연층(106, 107)을 통하여 박막 트랜지스터의 반도체 층의 소스 영역 및 드레인 영역에 접속되는 배선(108, 109)을 형성한다. 배선(108. 109), 절연층(107) 위에 절연층(111)을 형성하고, 절연층(111)을 통하여 배선(109)과 접속되는 전극 패드(152)를 형성한다.
다음에, 실시형태 1과 마찬가지로, 소자층(151) 위에 형성한 구조체를 가열 압착하여, 소자층(151)의 한쪽의 면에 유기 수지(121) 및 섬유체(113)로 이루어지는 밀봉층(120)을 형성한다.
다음에, 밀봉층(120)의 일부를 제거하여, 전극 패드(152)의 일부를 노츨시킨다. 여기서는, 레이저 빔을 밀봉층(120) 측으로부터 전극 패드(152)에 조사하여, 밀봉층(120)의 일부를 제거한다. 또한, 상기 수단 이외에도, 일반적인 포트리소그래피 공정을 사용하여 밀봉층(120)의 일부를 제거하여 전극 패드(152)의 일부를 노 출하여도 좋다.
다음에, 도 5b에 도시하는 바와 같이, 밀봉층(120)의 개구부(開口部)에 접속 단자(161)를 형성한다. 접속 단자(161)는, 인쇄법, 액적토출법 등으로 형성할 수 있다. 접속 단자(161)의 재료로서는, 은(Ag), 금(Au), 구리(Cu), 니켈(Ni), 백금(Pt), 팔라듐(Pd), 탄탈(Ta), 몰리브덴(Mo) 및 티타늄(Ti) 등의 어느 하나 이상의 금속 입자나 할로겐화 은의 미립자, 또는 분산성 나노 입자를 사용할 수 있다.
다음에, 박리층(101)이 형성되는 절연 표면을 가지는 기판(100) 및 소자층의 일부(124)를 박리한다. 여기서는, 실시형태 1과 마찬가지로, 레이저 빔을 소자층 및 박리층(101)에 조사하여, 소자층(151)에 홈을 형성한다. 다음에, 상기 홈에 액체를 공급한 후, 박리층(101) 및 버퍼층으로서 기능하는 절연층(103)의 계면에 있어서, 물리적인 수단에 의하여 박리한다.
그 후, 도 6a에 도시하는 바와 같이, 소자층(151)에 고착된 밀봉층(120)과, 안테나(172)가 형성된 기판(171)을 접착재(174)를 사용하여 접착한다. 이 때, 소자층(151)에 형성된 접속 단자(161)와 안테나(172)를 이방성 도전 접착재(173)를 사용하여 전기적으로 접속한다.
이방성 도전 접착재(173)로서는, 분산한 도전성 입자(입자 직경이, 수 nm 내지 수십 ㎛)를 함유하는 접착재 수지이며, 에폭시 수지, 페놀 수지 등을 들 수 있다. 또한, 도전성 입자는, 금, 은, 구리, 팔라듐, 니켈, 탄소, 또는 백금으로부터 선택된 일 원소, 또는 복수의 원소로 형성된다. 또한, 이들 원소의 다층 구조를 가지는 입자라도 좋다. 또한, 수지로 형성된 입자 표면에, 금, 은, 구리, 팔라듐, 니켈, 또는 백금으로부터 선택된 일 원소, 또는 복수의 원소로 형성되는 박막이 형성된 도전성 입자를 사용하여도 좋다. 또한, 도전성 입자로서, CNT(카본나노튜브)를 사용하여도 좋다.
안테나(172)로서는, 실시형태 1에 도시하는 안테나(83)와 같은 재료 및 형성 방법을 적절히 사용할 수 있다.
안테나(172)가 형성된 기판(171)으로서는, 필름 형상의 플라스틱 기판, 예를 들면, 폴리에틸렌테레프탈레이트(PET), 폴리에테르술폰(PES), 폴리에틸렌나프탈레이트(PEN), 폴리카보네이트(PC), 나일론, 폴리에테르에테르케톤(PEEK), 폴리술폰(PSF), 폴리에테르이미드(PEI), 폴리아릴레이트(PAR), 폴리부틸렌테레프탈레이트(PBT) 등을 사용할 수 있다.
다음에, 도 6b에 도시하는 바와 같이, 실시형태 1과 마찬가지로, 버퍼층으로서 기능하는 절연층(103) 표면에 구조체를 형성하고, 가열 압착하여 밀봉층(125)을 버퍼층으로서 기능하는 절연층(103) 위에 형성한다.
다음에, 도 6c에 도시하는 바와 같이, 안테나(172)가 형성되는 기판(171)과, 밀봉층(120), 소자층(151), 및 밀봉층(125)을 밀봉하도록 필름(175)을 형성하여도 좋다. 필름으로서는, 안테나(172)가 형성된 기판(171)과 같은 필름을 사용할 수 있다.
또한, 본 실시형태에 있어서, 소자층(151)을 박리층(101)으로부터 박리한 후, 안테나(172)가 형성되는 기판(171)을 소자층(151) 위의 밀봉층(120)에 접착한 형태를 나타내지만, 그 대신에, 도 5b에 도시하는 바와 같이, 접속 단자(161)를 형 성한 후, 밀봉층(120)과, 안테나(172)가 형성되는 기판(171)을 접착함과 함께, 안테나(172)와 접속 단자(161)를 이방성 도전 접착재를 사용하여 전기적으로 접속한다. 그 후, 박리층(101)으로부터, 소자층(151)을 박리하여도 좋다. 또한, 도 6b에 도시하는 바와 같이, 버퍼층으로서 기능하는 절연층에 밀봉층(125)을 형성하고, 도 6c에 도시하는 바와 같이, 필름(175)으로, 안테나(172)가 형성되는 기판(171), 밀봉층(120), 소자층(151), 및 밀봉층(125)을 밀봉하여도 좋다.
상기 형태에서는, 안테나(172)를 가지는 기판(171)이 소자층(151)의 한쪽의 면에만 접착된 반도체 장치를 나타내지만, 소자층(151)의 양쪽의 면에 각각 안테나가 형성된 기판을 접착하여도 좋다. 그 형태를 도 7a 내지 도 7c를 사용하여 이하에 나타낸다.
도 5a 내지 도 6a의 공정을 걸쳐, 안테나(172)가 형성된 기판(171)과, 소자층(180)의 한쪽의 면에 형성된 밀봉층(120)이 접착재(174)에 의하여 접착된다. 또한, 소자층(180)의 다른 쪽의 면에는 밀봉층(125)이 형성된다. 또한, 소자층(180)에는, 박막 트랜지스터(105a, 105b)의 반도체 층의 소스 영역 및 드레인 영역에 접속되는 배선(108)과 마찬가지로 형성된 배선(181)이 절연층(107) 위에 형성된다. 또한, 배선(181)으로서, 절연층(106) 위에 게이트 전극(55a, 55b)과 동시에 배선을 형성하여도 좋다.
다음에, 배선(181)에 접속되는 접속 단자를 형성하기 위하여, 밀봉층(125) 및 소자층(180)의 일부에 개구부를 형성한다. 여기서는, 밀봉층(125) 측으로부터 배선(181)에 레이저 빔(182)을 조사하여 개구부를 형성하고, 배선(181)의 일부가 노출된다.
다음에, 도 7b에 도시하는 바와 같이, 개구부를 충전하도록, 접속 단자(183)를 형성한다. 접속 단자(183)는, 접속 단자(161)와 같은 방법으로 형성할 수 있다.
다음에, 도 7c에 도시하는 바와 같이, 밀봉층(125)과, 안테나(192)가 형성된 기판(191)을 접착함과 함께, 접속 단자(183) 및 안테나(192)를 이방성 도전 접착재(193)를 사용하여 전기적으로 접속한다.
이상과 같이, 소자층의 양쪽의 면에 안테나가 형성된 반도체 장치를 제작할 수 있다. 이러한 구조는, UHF대역의 전파 수신 가능한 RFID와 같이, 대칭 구조의 안테나를 가지는 반도체 장치에 적용하면, 반도체 장치의 크기를 작게 할 수 있으므로 바람직하다.
또한, 소자층(151, 180)에 복수의 반도체 장치가 포함되는 경우, 소자층(151, 180) 및 밀봉층을 분단하여, 복수의 반도체 장치를 개개로 분단함으로써 얻어도 좋다. 이러한 공정에 의하여, 복수의 반도체 장치를 제작할 수 있다.
본 실시형태에서 나타내는 반도체 장치는, 비단결정 반도체 층을 사용하여 형성되는 반도체 소자를 가지는 소자층과, 섬유체가 유기 수지로 고착된다. 섬유체는, 국소적인 압압에 의한 압력을 섬유 전체에 분산하기 때문에, 국소적으로 압력이 쉽게 가해지지 않는다. 따라서, 반도체 장치를 구성하는 배선이나 반도체 소자가 연신되지 않아, 반도체 장치가 쉽게 파괴되지 않는다. 또한, 소자층에 고강도 섬유로 이루어지는 섬유체가 고착되기 때문에, 박리 공정에 있어서도, 소자층이 쉽게 연신되지 않는다. 즉, 소자층에 형성되는 반도체 소자, 배선 등이 연신되는 것을 저감할 수 있다. 따라서, 수율을 향상시킬 수 있다.
또한, 소자층의 두께를 얇게 함으로써, 반도체 장치를 만곡시킬 수 있게 된다. 따라서, 소자층의 면적을 크게 할 수 있다. 따라서, 외부 안테나를 소자층에 접속할 때, 접속 면적을 크게 할 수 있게 되어, 반도체 장치를 제작하는 공정이 용이해진다. 또한, 상기 반도체 장치가 안테나 내장의 RFID인 경우, 안테나 크기를 증대시킬 수 있다. 따라서, 통신 거리가 긴 RFID를 제작할 수 있다.
(실시형태 5)
본 실시형태에서는, 실시형태 1 내지 실시형태 4에서 나타내는 비단결정 반도체 층을 사용하여 형성되는 반도체 소자를 포함하는 소자층이 프린트 기판에 접속된 반도체 장치에 대하여, 도 10a 및 도 10b를 사용하여 설명한다.
도 10a는, 본 실시형태의 반도체 장치(250)의 사시도를 나타낸다. 반도체 장치(250)는, 플렉시블 프린트 기판에 실시형태 1 내지 실시형태 4에 나타내는 비단결정 반도체 층을 사용하여 형성되는 반도체 소자를 포함하는 소자층이 형성된다. 예를 들면, 폴리에스테르, 폴리이미드 등으로 형성되는 베이스 필름(251) 위에, 구리, 금, 은, 알루미늄 등으로 형성되는 배선(252)이 형성된다. 또한, 배선(252) 위에 절연층을 통하여, 실시형태 1 내지 실시형태 4에 나타내는 비단결정 반도체 층을 사용하여 형성되는 반도체 소자를 포함하는 소자층 및 밀봉층의 적층체(253a, 253b)가 형성된다. 또한, 배선(252) 및 적층체(253a, 253b)는, 밀봉층의 콘택트 홀에 형성되는 접속 단자를 통하여 접속된다. 베이스 필름(251), 배 선(252), 및 적층체(253a, 253b)는, 보호 필름(254)으로 덮인다. 또한, 반도체 장치(250)의 단부에 있어서는, 보호 필름(254)의 일부가 절제되고, 커넥터 등의 외부 회로와 배선(252)이 노출된다.
소자층은 밀봉층을 통하여 배선에 형성하고, 가열 압착함으로써 배선 및 베이스 기판에 소자층을 고착시킬 수 있다.
또한, 여기서는, 1 층의 배선(252)을 가지는 반도체 장치를 나타내지만, 그 대신에 다층 배선 구조라도 좋다. 또한, 복수의 배선들로 적층체(253a, 253b)가 끼워져도 좋다. 이러한 배선을 다층으로 함으로써, 실장 밀도를 높일 수 있다.
도 10b는, 본 실시형태의 반도체 장치(260)의 단면도를 나타낸다. 반도체 장치(260)는, 프린트 기판에, 실시형태 1 내지 실시형태 4에 나타내는 비단결정 반도체 층을 사용하여 형성되는 반도체 소자를 포함하는 소자층이 형성된다. 예를 들면, 코어층(261)의 한쪽의 면에 실시형태 1 내지 실시형태 4에 나타내는 비단결정 반도체 층을 사용하여 형성되는 반도체 소자를 포함하는 소자층(262)이 형성된다. 또한, 코어층(261)과, 실시형태 1 내지 실시형태 4에 나타내는 비단결정 반도체 층을 사용하여 형성되는 반도체 소자를 포함하는 소자층(262)에 포함되는 반도체 소자 또는 배선이, 밀봉층(263)을 관통하는 비아(264)로 접속된다.
또한, 소자층(262)에는 빌드업 층(265)이 형성된다. 빌드업 층(265)의 유기 수지층(266)에 형성되는 비아(267)에 의하여, 코어층(261), 소자층(262)에 형성되는 반도체 소자 및 배선 등이, 반도체 장치(260) 표면에 형성되는 도체 패턴(268)과 접속된다.
또한, 코어층(261)의 다른 쪽의 면에는 빌드업 층(269)이 형성된다.
또한, 반도체 장치(260)에, 콘덴서, 코일, 저항, 다이오드 등의 칩(271)을 도전성 페이스트나 와이어 등의 실장 부재(272)를 사용하여 실장하여도 좋다.
본 실시형태의 반도체 장치는, 프린트 기판에 비단결정 반도체 층을 사용하여 형성되는 반도체 소자를 포함하는 층을 가진다. 또한, 섬유체를 사용한 프리프레그를 사용하여 소자층을 프린트 기판내에 형성한다. 따라서, 국소적인 하중(점압, 선압 등)이 가해져도, 섬유체에 의하여 압력이 분산되기 때문에, 실장 공정이나 만곡에 의한 파괴를 저감할 수 있다. 또한, 고집적화가 가능하다.
(실시형태 6)
본 실시형태에서는, 국소적인 하중(점압, 선압 등)에 의한 파괴를 저감할 수 있는 도전층을 가지는 기판을 제작하는 예를 나타낸다.
여기서는, 도전층을 가지는 기판으로서 안테나를 가지는 기판을 예로 들어, 제작 방법을 이하에 나타낸다.
우선, 실시형태 1과 마찬가지로, 도 11a에 도시하는 바와 같이, 절연 표면을 가지는 기판(100) 위에 박리층(101)을 형성하고, 박리층(101) 위에 버퍼층으로서 기능하는 절연층(103)을 형성하고, 절연층(103) 위에 안테나로서 기능하는 도전층(904)을 형성한다.
안테나로서 기능하는 도전층(904)은, 실시형태 1에 나타내는 안테나(83)와 같은 재료 및 제작 방법을 적절히 사용할 수 있다.
다음에, 실시형태 2 내지 실시형태 4와 마찬가지로, 도전층(904) 위에 섬유 체(113)에 유기 수지(114)가 함침된 구조체(115)를 형성한다.
다음에, 구조체(115)를 가열 압착하여, 도 11b에 도시하는 바와 같이, 섬유체(113)에 함침되는 유기 수지(121)를 포함하는 밀봉층이 도전층(904) 및 절연층(103)의 한쪽의 면에 형성된다. 또한, 도전층(904) 및 절연층(103)의 한쪽의 면에 고착된 유기 수지(121) 및 섬유체(113)를 실시형태 1과 마찬가지로, 통틀어 밀봉층(120)이라고 기재한다. 구조체(115)를 압착하는 공정은, 대기압하 또는 감압하에서 행한다. 여기서, 절연층(103) 및 밀봉층(120)을 적층체(126)로 한다.
다음에, 도 11c에 도시하는 바와 같이, 실시형태 2 내지 실시형태 4와 같은 박리를 행하여, 절연 표면을 가지는 기판(100)으로부터, 절연층(103)을 분리한다.
다음에, 절연층(103) 또는 밀봉층(120)의 일부를 제거하여, 도전층(904)의 일부를 노출시킨다. 다음에, 도 11d에 도시하는 바와 같이, 도전층(904)에 접속되는 접속 단자(905a. 905b)를 형성한다. 접속 단자(905a. 905b)는 실시형태 4에 나타내는 접속 단자(161)와 마찬가지로 형성할 수 있다, 또한, 절연층(103)의 일부를 제거하여 접속 단자(905a, 905b)를 형성하는 대신에, 밀봉층(120)의 일부를 제거하여 접속 단자(905a, 905b)를 형성하여도 좋다.
이상의 공정에 의하여, 안테나로서 기능하는 도전층을 가지는 기판을 제작할 수 있다. 또한, 상기 안테나에 소자 기판을 접속하여 RFID를 제작할 수 있다. 그 방법에 대하여, 이하에 나타낸다.
도 11e에 도시하는 바와 같이, 절연층(103) 위에 소자 기판(907)을 배치한다. 이방성 도전 재료를 사용하여 압착함으로써 소자 기판의 단자부와 도전 층(904)의 전기적인 도통을 취한다.
또한, 적층체(126)에 복수의 안테나로서 기능하는 도전층이 형성되는 경우, 상기 적층체를 분단하여, 안테나로서 기능하는 도전층(904)을 가지는 복수의 적층체를 형성한 후, 상기 도전층(904)에 소자 기판을 접속하여도 좋다.
또한, 도 11e에서는 절연층(103)에 비교하여 작은 면적의 소자 기판(907)을 형성한 예를 도시하지만, 특히 한정되지 않고, 절연층(103)과 거의 같은 면적의 소자 기판을 형성하여도 좋고, 절연층(103)보다도 큰 면적의 소자 기판을 형성하여도 좋다.
이상의 공정에 의하여, IC 태그로서 기능하는 반도체 장치가 완성한다. 또한, 국소적인 압압에 의한 파괴가 적은 반도체 장치를 제작할 수 있다.
또한, 마지막으로, 보호를 위하여, 소자 기판(907)을 덮도록, 섬유체에 유기 수지가 함침된 구조체를 절연층(103)에 고착시켜도 좋다.
(실시형태 7)
본 실시형태에서는, 본 발명의 반도체 장치의 구성 및 응용예를 나타낸다. 여기서는, 반도체 장치의 대표예로서, RFID 및 기억 장치에 대하여 설명한다.
우선, 본 발명의 반도체 장치의 하나인 RFID(501)의 회로 구성예에 대하여 설명한다. 도 12에, RFID(501)의 블록 회로도를 도시한다.
도 12의 RFID(501)의 사양은, 국제표준규격의 ISO15693에 준거하여, 근방형이며, 교신 신효 주파수는 13.56MHz이다. 또한, 수신은 데이터 판독 명령에만 대응하여, 송신 데이터 전송 레이트는 약 13kHz이고, 데이터 부호화 형식은 맨체스터 코드(Manchester code)를 사용한다.
RFID(501)의 회로부(412)는, 크게 나누어, 전원부(460), 신호 처리부(461)로 구성된다. 전원부(460)는, 정류 회로(462)와 유지 용량(463)을 가진다. 또한, 전원부(460)에, 안테나(411)로부터 수신한 전력이 과잉인 경우에 내부 회로를 보호하기 위한 보호 회로부(리미터 회로부라고도 한다)와, 보호 회로부를 동작시키는지 아닌지를 제어하기 위한 보호 회로 제어 회로부를 형성하여도 좋다. 상기 회로부를 형성함으로써, RFID와 통신기의 통신거리가 매우 짧은 상황 등에 있어서 RFID가 대전력을 수신함으로써 생기는 문제를 방지할 수 있어, RFID의 신뢰성의 향상을 도모할 수 있다. 즉, RFID 내부의 소자의 열화(劣化)나, RFID 자체를 파괴하지 않고, RFID를 정상적으로 동작시킬 수 있다.
또한, 여기서는, 통신기란 RFID와 무선 통신에 의한 정보의 송수신을 행하는 수단을 가지면 좋고, 예를 들면, 정보를 판독하는 리더나, 판독 기능 및 기록 기능을 구비한 리더/라이터 등을 들 수 있다. 또한, 판독 기능과 기록 기능의 한쪽 또는 양쪽을 구비하는 휴대 전화기나 컴퓨터 등도 포함된다.
정류 회로(462)는, 안테나(411)에서 수신된 반송파를 정류하여, 직류 전압을 생성한다. 유지 용량(463)은, 정류 회로(462)에서 생성된 직류 전압을 평활화한다. 전원부(460)에 있어서 생성된 직류 전압은 전원 전압으로서, 신호 처리부(461)의 각 회로에 공급된다.
신호 처리부(461)는, 복조 회로(464), 클록 생성/보정 회로(465), 인식/판정 회로(446)와, 메모리 컨트롤러(467), 마스크 ROM(468), 부호화 회로(469), 및 변조 회로(470)를 가진다.
복조 회로(464)는 안테나에서 수신한 신호를 복조하는 회로이다. 복조 회로(464)에서 복조된 수신 신호는 클록 생성/보정 회로(465)와 인식/판정 회로(446)에 입력된다.
클록 생성/보정 회로(465)는 신호 처리부(461)의 동작에 필요한 클록 신호를 생성하여, 또한 그것을 보정하는 기능을 가진다. 예를 들면, 클록 생성/보정 회로(465)는, 전압 제어 발진 회로(이하, VCO(Voltage Controlled Oscillator) 회로)를 가지고, VOC 회로의 출력을 귀환(歸還) 신호로 하고, 공급되는 신호와의 위상 비교를 하여, 입력되는 신호와 귀환 신호가 일정한 위상이 되도록 부귀환(負歸還)에 의하여 출력 신호를 조정한다.
인식/판정 회로(466)는, 명령 코드를 인식하여 판정한다. 인식/판정 회로(466)가 인식/판정하는 명령 코드는, 프레임 종료신호(EOF, end of frame), 프레임 개시 신호(SOF, start of frame), 플래그, 커맨드 코드, 마스크 길이(mask length), 마스크 값(mask value) 등이다. 또한, 인식/판정 회로(466)는, 송신 에러를 식별하는 순회 용장 검사(CRC, cyclic redundancy check) 기능도 포함한다.
메모리 컨트롤러(467)는, 인식/판정 회로(466)에서 처리된 신호에 의거하여, 마스크 ROM으로부터 데이터를 판독한다. 또한, 마스크 ROM(468)은, ID 등이 기억된다. 마스크 ROM(468)을 탑재함으로써, 복제나 개찬이 불가능한 판독 전용의 RFID(501)로서 구성된다. 이러한 판독 전용의 RFID(501)를 종이에 내장시킴으로써, 위조 방지의 종이를 제공할 수 있다.
부호화 회로(469)는 메모리 컨트롤러(467)가 마스크 ROM(468)으로부터 판독한 데이터를 부호화한다. 부호화된 데이터는 변조 회로(470)에서 변조된다. 변조 회로(470)에서 변조된 데이터는 안테나(411)로부터 반송파로서 송신된다.
다음에, RFID의 사용예에 대하여 나타낸다. 본 발명의 RFID는 모든 종이 매체 및 필름 매체에 사용할 수 있다. 특히, 본 발명의 RFID는, 위조 방지가 요구되는 모든 종이 매체에 사용할 수 있다. 예를 들면, 지폐, 호적 등본, 주민등록증, 여권, 면허증, 신분증, 회원증, 감정서, 진찰권, 정기권, 어음, 수표, 화물상환증, 선하증권, 창고증권, 주권(株券), 채권, 상품권, 티켓, 저당증권 등이다.
또한, 본 발명의 실시에 의하여, 종이 매체 위에서 시각적으로 표시되는 정보 이상의 수많은 정보를 종이 매체 및 필름 매체에 가지게 할 수 있기 때문에, 본 발명의 RFID를 상품 라벨 등에 적용함으로써, 상품 관리의 전자 시스템화나, 상품의 도난 방지에 이용할 수 있다. 이하, 도 13a 내지 도 13e를 사용하여, 본 발명에 따른 종이의 사용예를 설명한다.
도 13a는, 본 발명의 RFID(501)를 내장시킨 종이를 사용한 무기명 채권류(511)의 일례이다. 무기명 채권류(511)에는, 우표, 기차표, 티켓, 입장권, 상품권, 도서상품권, 문구상품권, 맥주상품권, 쌀상품권, 각종 기프트 상품권, 각종 서비스권 등이 포함되지만, 물론 이들에 한정되지 않는다. 또한, 도 13b는, 본 발명의 따른 RFID(501)를 내장시킨 종이를 사용한 증서류(512)(예를 들면, 주민등록증, 호적 등본)의 일례이다.
도 13c는, 본 발명의 RFID를 라벨에 적용한 일례이다. 라벨 대지(세퍼레이 트지)(513) 위에, RFID(501)가 내장된 종이를 사용하여 라벨(ID 씰)(514)이 형성된다. 라벨(514)은, 박스(515) 내에 수납된다. 라벨(514) 위에는, 그 상품이나 역무에 관한 정보(상품명, 브랜드, 상표, 상표권자, 판매자, 제조자 등)가 인쇄된다. 또한, RFID(501)에는 그 상품(또는 상품의 종류) 고유의 ID 넘버가 기억되기 때문에, 위조나, 상표권, 특허권 등의 지적 재산권 침해, 부정 경쟁 등의 불법 행위를 용이하게 파악할 수 있다. RFID(501)에는, 상품의 용기나 라벨에 다 명기할 수 없는 막대한 정보, 예를 들면, 상품의 산지, 판매지, 품질, 원재료, 효능, 용도, 수량, 형상, 가격, 생산 방법, 사용 방법, 생산 시기, 사용시기, 유통기한, 취급 설명, 상품에 관한 지적 재산 정보 등을 입력해 둘 수 있다. 그래서, 거래자나 소비자는 간이한 통신기에 의하여, 그들 정보에 액세스할 수 있다. 또한, 생산자측에서는 용이하게 재기록, 소거 등도 가능하지만, 거래자나 소비자측에서는 재기록, 소거 등을 할 수 없는 구조이다.
도 13d는, RFID(501)를 내장시킨 종이 또는 필름으로 이루어지는 태그(516)를 도시한다. RFID(501)를 내장시킨 종이 또는 필름으로 태그(516)를 제작함으로써, 플라스틱의 케이스를 사용한 종래의 ID 태그보다도 싼값으로 제조할 수 있다. 도 13e는, 본 발명의 RFID를 표지에 사용한 서적(517)이며, 표지에 RFID(501)가 내장된다.
본 발명의 반도체 장치의 일례인 RFID를 탑재한 라벨(514)이나 태그(516)를 상품에 설치함으로써, 상품 관리가 용이해진다. 예를 들면, 상품이 도난된 경우에, 상품의 경로를 찾음으로써, 그 범인을 신속하게 파악할 수 있다. 이와 같이, 본 발명의 RFID를 ID 태그로서 사용함으로써, 삼품의 원재료나 산지, 제조나 가공, 유통, 판매 등에 이르기까지의 이력 관리나, 추적 조회를 가능하게 한다. 즉, 상품의 트레이서빌리티(traceability)를 가능하게 한다. 또한, 본 발명에 의하여, 상품의 트레이서빌리티 관리 시스템을 종래보다도 저비용으로 도입하는 것을 가능하게 한다.
또한, 본 발명의 반도체 장치의 일례인 RFID는, 국소적인 압압에 의하여 쉽게 파괴되지 않는다. 따라서, 본 발명의 반도체 장치의 이례인 RFID를 가지는 종이 매체 및 필름 매체는, 점착이나 설치 등의 처리에 있어서, 만곡시킬 수 있어, 처리 효율이 높아진다. 또한, 본 발명의 반도체 장치의 일례인 RFID를 가지는 종이 매체 및 필름 매체에 필기용구를 사용하여 정보를 기입할 수 있으므로, 용도 범위가 넓어진다.
다음에, 본 발명의 반도체 장치의 일 형태인 기억 장치의 구성에 대하여, 이하에 나타낸다. 여기서는, 기억 장치의 대표예로서 불휘발성 기억 장치를 사용하여 나타낸다.
도 14는, 불휘발성 반도체 기억 장치의 회로 블록도의 일례를 나타낸다. 불휘발성 반도체 기억 장치는 메모리 셀 어레이(552)와 주변 회로(554)가 동일한 소자층 위에 형성된다. 메모리 셀 어레이(552)는 실시형태 1에서 나타내는 것과 같은 불휘발성 기억 소자를 가진다. 주변 회로(554)의 구성은 이하와 같다.
워드선 선택을 위한 로우 디코더(562)와, 비트선 선택을 위한 컬럼 디코더(564)가 메모리 셀 어레이(552)의 주위에 형성된다. 어드레스는 어드레스 버 퍼(556)를 통하여 컨트롤 회로(558)로 송신되고, 내부 로우 어드레스 신호 및 내부 컬럼 어드레스 신호가 각각 로우 디코더(562) 및 컬럼 디코더(564)로 전송된다.
데이터 기록 및 소거에는, 전원 전위를 승압한 전위가 사용된다. 그래서, 컨트롤 회로(558)에 의하여 동작 모드에 따라 제어되는 승압 회로(560)가 형성된다. 승압 회로(560)의 출력은 로우 디코더(562)나 칼럼 디코더(564)를 통하여, 워드선이나 비트선에 공급된다. 센스 앰프(566)는 칼럼 디코더(564)로부터 출력된 데이터가 입력된다. 센스 앰프(566)에 의하여 판독된 데이터는, 데이터 버퍼(568)에 유지되고, 컨트롤 회로(558)로부터의 제어에 의하여, 데이터가 랜덤 액세스되고, 데이터 입출력 버퍼(570)를 통하여 출력되도록 된다. 기록 데이터는, 데이터 입출력 버퍼(570)를 통하여 데이터 버퍼(568)에 일단 유지되고, 컨트롤 회로(558)의 제어에 의하여 컬럼 디코더(564)로 전송된다.
이와 같이, 불휘발성 반도체 기억 장치에서는, 메모리 셀 어레이(552)에 있어서, 전원 전위와는 다른 전위를 사용할 필요가 있다. 그래서, 적어도 메모리 셀 어레이(552)와 주변 회로(554) 사이는, 전기적으로 절연 분리되는 것이 바람직하다. 이 경우, 불휘발성 기억 소자 및 주변 회로의 트랜지스터를 절연 표면에 형성한 비단결정 반도체층으로 형성함으로써, 용이하게 절연 분리를 할 수 있다. 그 결과, 오동작을 없애고, 소비 전력이 낮은 불휘발성 반도체 기억 장치를 얻을 수 있다
(실시형태 8)
본 실시형태에서는, 본 발명의 반도체 장치를 사용한 전자기기에 대하여 이 하에 나타낸다.
본 발명의 반도체 장치를 적용한 전자기기로서, 비디오 카메라, 디지털 카메라 등의 카메라, 고글형 디스플레이(헤드 장착형 디스플레이), 내비게이션 시스템, 음향 재생장치(카 오디오, 오디오 컴포넌트 등), 컴퓨터, 게임기기, 휴대형 정보 단말기(모바일 컴퓨터, 휴대 전화기, 휴대형 게임기 또는 전자 서적 등), 기록 매체를 구비한 화상 재생장치(구체적으로는 DVD(digital versatile disc) 등의 기록 매체를 재생하고, 그 화상을 표시할 수 있는 디스플레이를 구비한 장치) 등을 들 수 있다. 이들 전자기기의 구체적인 예를 도 15a 내지 도 15e에 나타낸다.
도 15a 및 도 15b는, 디지털 카메라를 나타낸다. 도 15b는 도 15a의 뒤쪽을 나타내는 도면이다. 이 디지털 카메라는, 케이스(2111), 표시부(2112), 렌즈(2113), 조작 키(2114), 릴리스 버튼(2115) 등을 가진다. 케이스(2111) 내부에는, 기억 장치, MPU, 이미지 센서 등의 기능을 가지는 본 발명의 반도체 장치(2116)를 구비한다.
또한, 도 15c는, 휴대 전화기를 나타내며, 휴대 단말기의 하나의 대표예이다. 이 휴대 전화기는 케이스(2121), 표시부(2122), 조작 키(2123) 등을 포함한다. 또한, 휴대 전하기의 내부에는, 기억 장치, MPU, 이미지 센서 등의 기능을 가지는 본 발명의 반도체 장치(2125)를 구비한다.
또한, 도 15d는, 디지털 플레이어를 나타내며, 오디오 장치의 하나의 대표예이다. 도 15d에 나타내는 디지털 플레이어는 본체(2130), 표시부(2131), 기억 장치, MPU, 이미지 센서 등의 기능을 가지는 본 발명의 반도체 장치(2132), 조작 부(2133), 이어폰(2134) 등을 포함한다.
또한, 도 15e는 전자 책(전자 종이라고도 한다)을 나타낸다. 이 전자 책은 본체(2141), 표시부(2142), 조작키(2143), 기억 장치, MPU, 이미지 센서 등의 기능을 가지는 본 발명의 반도체 장치(2144)를 포함한다. 또한, 모뎀이 본체(2141)에 내장되어도 좋고, 무선으로 정보를 송수신할 수 있는 구성으로 하여도 좋다.
이상과 같이, 본 발명의 반도체 장치의 적용 범위는 극히 넓고, 다른 전자 기기에 사용할 수 있다.
(실시예 1)
본 실시예에서는, 소자층에 프리프레그를 형성한 인렛, 및 상기 인렛을 종이에 내장시키는 방법, 및 제작한 인렛의 점압 내성의 측정 결과에 대하여 이하에 나타낸다.
도 16a에 도시하는 바와 같이, 기판(100) 위에 박리층(101)을 형성하고, 박리층(101) 위에 비단결정 반도체 층을 사용하여 형성되는 반도체 소자를 포함하는 소자층(102) 및 안테나(112)를 형성한다. 다음에, 소자층(102) 및 안테나(112) 위에, 섬유체(113)에 유기 수지(114)가 함침된 구조체(115)를 형성한다. 또한, 소자층(102)의 구조로서, 도 3a를 사용하여 설명한다.
여기서는, 기판(100)으로서, 코닝(corning)사제(社製)의 유리 기판을 사용하였다. 박리층(101)으로서는, 텅스텐 타겟을 아르곤 가스로 스퍼터링하여 두께 50 nm의 텅스텐층을 형성하고, 텅스텐층의 표면을 일산화이질소 플라즈마로 처리하여 텅스텐층의 표면을 산화하여 산화 텅스텐층을 형성하였다.
다음으로, 버퍼층으로서 기능하는 절연층(103)으로서, 플라즈마 CVD법을 사용하여, 두께 600 nm의 산화질화실리콘층을 형성하였다. 이 때 원료 가스로서는, 12 : 1200 : 150 : 200의 유량비의 SiH4, H2, NH3, 및 N2O를 사용하였다.
버퍼층으로서 기능하는 절연층 위에 하지층으로서 기능하는 절연층(104)으로서 두께 50 nm의 질화산화실리콘층 및 두께 100 nm의 산화질화실리콘층을 순차로 플라즈마 CVD법을 사용하여 형성하였다. 이 때 원료 가스로서는, 질화산화실리콘층은 유량비 15 : 1200 : 150 : 20의 SiH4, H2, NH3, 및 N2O를 사용하여, 산화질화실리콘층은, 유량비 1 : 120의 SiH4, 및 N2O를 사용하였다.
다음에, 절연층(104) 위에 플라즈마 CVD법을 사용하여 비정질실리콘층을 형성한 후, 650℃에서 1분 내지 10분간 가열하여 비정질실리콘층에 함유되는 수소를 제거하였다. 다음에, 펄스 발진의 레이저 빔을 비정질실리콘층에 조사하여 비정질실리콘층을 결정화하여 결정성실리콘층을 형성하였다. 여기서의 레이저 빔의 조사 조건으로서는, 주파수 80 MHz, YVO4레이저의 제 2 고조파(파장 532 nm), 레이저 빔의 주사 속도는 300 cm/sec 이상 400 cm/sec 이하, 레이저 빔의 파워는 15 W 이상 25 W 이하로 하였다.
다음에 결정성실리콘층 위에 포토리소그래피 공정에 의하여 레지스트 마스크를 형성하여, 상기 마스크를 사용하여 결정성실리콘층을 선택적으로 에칭하여 결정성을 가지는 반도체 층을 형성하였다. 이 때 에칭 가스는, 유량비 51 : 30의 CF4 및 O2를 사용하였다. 그 후, 레지스트 마스크를 제거하였다.
다음에, 반도체 층 위에 게이트 절연층으로서 기능하는 절연층으로서, 두께 20 nm의 산화질화실리콘층을 플라즈마 CVD법을 사용하여 형성하였다.
다음에, 게이트 절연층으로서 기능하는 절연층 위에, 탄탈 타겟을 알곤 가스 및 질소 가스로 스퍼터링하여, 두께 30 nm의 질화탄탈층을 형성하고, 다음에 텅스텐 타겟을 알곤 가스로 스퍼터링하여 두께 170 nm의 텅스텐층을 순차로 형성하였다. 다음에, 포토리소그래피 공정에 의하여 형성한 레지스트 마스크를 사용하여, 유량비 3 : 3 : 1의 Cl2, SF6, 및 O2로 에칭한 후, 유량비 6 : 1 : 1 : 4의 Cl2, SF6, CF4, 및 O2를 에칭하였다. 다음에, 유량비 1 : 1의 Cl2 및 SF6를 사용하여 질화탄탈층을 에칭하여, 두께 30 nm의 질화탄탈층 및 두께 170 nm의 텅스텐층이 적층된 게이트 전극을 형성하였다.
다음에, 후에 p채널형 박막 트랜지스터로 되는 반도체 층 위에 포토리소그래피 공정에 의하여 레지스트 마스크를 형성하여, 후에 n채널형 박막 트랜지스터로 되는 반도체 층에 게이트 전극을 마스크로서 인을 도핑하였다. 이 때 인의 불순물 농도는, 1×1019 cm3 내지 1×1021 cm3로 하였다. 그 후, p채널형 박막 트랜지스터를 덮는 레지스트 마스크를 제거하였다.
다음에, 후에 n채널형 박막 트랜지스터로 되는 반도체 층 위에 포토리소그래피 공정에 의하여 레지스트 마스크를 형성하여, 후에 p채널형 박막 트랜지스터로 되는 반도체 층에 게이트 전극을 마스크로서 붕소를 도핑하였다. 이 때 붕소의 불 순물 농도는, 1×1019 cm3 내지 1×1021 cm3로 하였다. 그 후, n채널형 박막 트랜지스터를 덮는 레지스트 마스크를 제거하였다.
다음에, 게이트 전극 및 게이트 절연층으로서 기능하는 절연층 위에 층간 절연막으로서 절연층(106, 107)을 형성하였다. 여기서는, 절연층(106)으로서 두께 50 nm의 산화질화실리콘층을 플라즈마 CVD법에 의하여 형성하였다. 이 때 원료 가스로서는, SiH4 및 N2O를 5 : 80의 유량비로 사용하였다. 절연층(107)으로서, 두께 100 nm의 질화산화실리콘층, 및 두께 600 nm의 산화질화실리콘층을 순차로 플라즈마 CVD법을 사용하여 형성하였다. 이 때 원료 가스로서는, 질화산화실리콘층은 유량비 16 : 80 : 80 : 150 : 12의 SiH4, H2, N2, NH3, 및 N2O를 사용하여, 질화산화실리콘층은, 유량비 5 : 80의 SiH4 및 N2O를 사용하였다.
다음에, 410℃에서 1시간 가열하여 반도체 층의 수소화 처리를 행한 후, 포토리소그래피 공정으로 형성한 레지스트 마스크를 사용하여 선택적으로 절연층(106. 107) 각각의 일부를 에칭하여, 반도체 층의 소스 영역 및 드레인 영역을 노출시켰다. 그 후, 레지스트 마스크를 제거하였다.
다음에, 절연층(107) 위에, 티타늄 타겟을 알곤 가스로 스퍼터링하여, 두께 100 nm의 티타늄층을 형성하여, 다음에 알루미늄 타겟을 알곤 가스로 스퍼터링하여 두께 300nm의 알루미늄 층을 형성하여, 다음에 티타늄 타겟을 알곤 가스로 스퍼터링하여 두께 100 nm의 티타늄층을 순차로 형성하였다. 다음에, 포토리소그래피 공 정에 의하여 형성한 레지스트 마스크를 사용하여, 유량비 7 : 1의 BCl3 및 Cl2로 에칭한 후, 유량비 15 : 3의 BCl3 및 Cl2로 에칭하여 배선(108, 109)을 형성하였다. 그 후, 레지스트 마스크를 제거하였다.
다음에, 배선(108, 109), 절연막(107) 위에 포지티브형의 감광성 폴리이미드 수지를 유기 용제로 희석한 소성물을 2000 nm 도포하여 건조시키고, 노출한 후, 현상액으로 미경화 부분을 제거하여 320℃에서 1시간 가열하여 절연층(111)을 형성하였다. 또한, 상기 노광에 의하여 배선(109)을 노출하도록 선택적으로 폴리이미드 수지를 노광시켰다. 다음에, 절연층(111) 위에, 티타늄 타겟을 알곤 가스로 스퍼터링하여, 두께 100 nm의 티타늄층을 형성하고, 다음에 알루미늄 타겟을 알곤 가스로 스퍼터링하여 두께 700 nm의 알루미늄층을 형성하였다. 다음에, 포토리소그래피 공정에 의하여 형성한 레지스트 마스크를 사용하여, 유량비 7 : 1의 BCl3 및 Cl2로 에칭한 후, 유량비 15 : 3의 BCl3 및 Cl2로 에칭하여 안테나(112)를 형성하였다. 그 후, 레지스트 마스크를 제거하였다.
다음에, 소자층(102) 및 안테나(112) 위에 두께 35 ㎛, 섬유체로서 E유리 섬유를 사용한 구조체(115)를 형성한 후, 감압하에서 100℃에서 가열한 후, 대기압 개방하여 압력을 가하였다. 그 후, 전기로를 사용하여 190℃ 내지 210℃에서 가열하여, 도 16b에 도시하는 바와 같이 소자층(102) 및 안테나(112)에 밀봉층(120)을 형성하였다.
다음에, 도 16b에 도시하는 바와 같이, 이산화탄소 레이저 발진기로부터 발 진되는 레이저 빔(122)을 박리층(101)에 조사하여, 도 16c에 도시하는 바와 같이 소자층(102) 및 구조체(115)에 홈(123)을 형성하였다. 다음에, 절연 표면을 가지는 기판(100)을 물에 담가 박리층(101)으로부터 소자층(102)을 박리하였다.
다음에, 박리층(101)의 박리면(구체적으로는 버퍼층으로서 기능하는 절연층(103)의 표면)에 구조체(115)와 마찬가지로, 두께 30 ㎛의 구조체를 형성하고, 가열 압착하여 밀봉층(125)을 형성하였다. 또한 구조체에는, 고강도 섬유인 E유리를 사용한 유리 섬유 직물(Glass cloth)이 포함된다.
그 후, 도 16d에 도시하는 바와 같이, 이산화탄소 레이저 발진기로부터 발진되는 레이저 빔(211)을 조사하여, 도 16e에 도시하는 바와 같이, 복수의 인렛(221a 내지 221c)을 형성하였다. 이 때 인렛(221a 내지 221c)의 두께는 75 ㎛이었다.
이 때 인렛(221a 내지 221c)의 점압 내성을 측정한 결과를 이하에 나타낸다.
이 때 측정 장치로서는, 압축시험 장치를 사용하고, 일정한 속도로 압자(壓子)를 강하시켜, 인렛에 설정 하중이 가해지면 압자를 상승시킴으로써, 인렛의 상태를 측정하였다. 여기서 사용한 압자의 첨단은 곡선 형상이며, 첨단의 곡선의 곡률 반경은 0.5 mm이다. 인렛(221a 내지 221c)에 3MPa의 압력을 가한 경우, 인렛이 파손된 비율은 0%이었다. 또한, 6MPa의 압력을 인렛(221a 내지 221c)에 가한 경우, 인렛이 파손된 비율은 25%이었다.
또한, 비교예로서, 같은 공정에 의하여 소자층(102) 및 안테나(112)를 형성하여, 상기 소자층(102) 및 안테나(112) 위에 두께 약 10 ㎛의 에폭시층을 형성하여, 에폭시층 표면 및 소자층 표면에 각각, 두께 6 ㎛의 PET 필름을 두께 4 ㎛의 아크릴 점착제로 고정하여 제작한 인렛에 같은 점압내성 시험을 행하였다. 이 때, 3MPa의 압력을 가한 경우, 인렛이 파손된 비율은 0%이었다. 또한, 6MPa의 압력을 인렛(221a 내지 221c)에 가한 경우, 인렛이 파손된 비율은 100%이었다.
이상의 결과로부터, 본 발명에 나타내는 반도체 장치와 같이, 소자층의 표면에 섬유체가 고착된 인렛(반도체 장치)은, 점압 내성이 높아져, 점압에 의한 파괴를 저감할 수 있는 것을 알 수 있다.
다음에, 상기 인렛을 종이에 내장시킴으로써, 반도체 장치를 포함하는 종이를 형성할 수 있다. 구체적으로는, 중공(中空) 형상인 하부 개구부에 그물이 형성된 재료 투입부로부터, 종이를 푼 펄프 희석액을 넣어, 재료 투입부 내부를 감압함으로써, 그물에 종이 섬유가 얽혀 습지(濕紙)를 형성한다. 상기 습지를 그물로부터 뺏어, 두꺼운 종이로 끼워서 압력을 가해서 두께를 균일하게 한다. 다음에, 두께를 균일하게 한 습지(222) 위에 인렛(221a 내지 221c)을 배치하여, 습지(222)와 같은 공정에 의하여 습지(223)를 형성한다. 그 후, 프레스기(pressing machine)를 사용하여 습지(222, 223)에 압력을 가함으로써, 습지(222, 223)의 펄프 섬유가 얽힌다. 그 후, 건조기를 사용하여 습지(222, 223)에 포함되는 수분을 증발시킴으로써, 도 16g에 도시하는 바와 같이, 인렛(221a 내지 221c)을 포함하는 종이(231, 232)를 형성할 수 있다.
그 후, 종이(231, 232)를 적당한 크기로 절단함으로써, 인렛을 포함하는 종이, 즉, 종이로 끼워진 반도체 장치(241)를 제작할 수 있다.
도 1a 내지 도 1e는 본 발명의 반도체 장치를 설명하는 단면도.
도 2a 내지 도 2d는 본 발명의 반도체 장치의 제작 방법을 설명하는 단면도.
도 3a 내지 도 3e는 본 발명의 반도체 장치의 제작 방법을 설명하는 단면도.
도 4a 내지 도 4d는 본 발명의 반도체 장치의 제작 방법을 설명하는 단면도.
도 5는 본 발명의 반도체 장치의 제작 방법을 설명하는 단면도.
도 6a 내지 도 6c는 본 발명의 반도체 장치의 제작 방법을 설명하는 단면도.
도 7a 내지 도 7c는 본 발명의 반도체 장치의 제작 방법을 설명하는 단면도.
도 8a 및 도 8b는 본 발명에 적용 가능한 섬유체를 설명하는 상면도.
도 9a 내지 도 9d는 본 발명에 적용할 수 있는 안테나를 설명하는 상면도.
도 10a 및 도 10b는 본 발명의 반도체 장치를 설명하는 사시도 및 단면도.
도 11a 내지 도 11e는 본 발명의 반도체 장치의 제작 방법을 설명하는 단면도 및 사시도.
도 12는 본 발명의 반도체 장치를 설명하는 단면도.
도 13a 내지 도 13e는 본 발명의 반도체 장치의 응용예를 설명하는 사시도.
도 14는 본 발명의 반도체 장치를 설명하는 도면.
도 15a 내지 도 15e는 본 발명의 반도체 장치를 적용할 수 있는 전자기기를 설명하는 도면.
도 16a 내지 도 16h는 본 발명의 반도체 장치의 제작 방법을 설명하는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
50 : 반도체 장치 51 : 소자층
52a : 박막 트랜지스터 52b : 박막 트랜지스터
53a : 반도체 층 53b : 반도체 층
54 : 게이트 절연층 55a : 게이트 전극
55b : 게이트 전극 56 : 절연층
57a : 배선 57b : 배선
58a : 배선 58b : 배선
60 : 반도체 장치 61 : 소자층
62 : 기억 소자 63 : 플로팅 게이트 전극
64 : 터널 산화층 65 : 컨트롤 절연막
70 : 반도체 장치 71 : 소자층
72 : 다이오드 73 : 수광부
74 : 전극 80 : 반도체 장치
81 : 소자층 83 : 안테나
90 : 반도체 장치 113 : 섬유체
114 : 유기 수지 120 : 밀봉층
120a : 밀봉층 120b : 밀봉층

Claims (32)

  1. 반도체 장치에 있어서,
    비단결정 반도체 층을 포함하고 상기 비단결정 반도체 층을 사용하여 형성되고 절연층으로 덮이는 능동 소자를 포함하고, 두께가 1 mm 이상 10 mm 이하인 소자층과;
    섬유체에 유기 수지가 함침되고 두께가 10 mm 이상 100 mm 이하인 밀봉층을 포함하고,
    상기 밀봉층이 상기 소자층의 적어도 한쪽의 표면에 고착되는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 섬유체는 직포(織布) 또는 부직포(不織布)인, 반도체 장치.
  3. 제 1 항에 있어서,
    상기 섬유체는 폴리비닐알콜계 섬유, 폴리에스테르계 섬유, 폴리아미드계 섬유, 폴리에틸렌계 섬유, 아라미드계 섬유, 폴리파라페닐렌벤조비스옥사졸 섬유, 유리 섬유, 또는 탄소 섬유로 형성되는, 반도체 장치.
  4. 제 1 항에 있어서,
    상기 유기 수지는 열 경화성 수지와 열 가소성 수지를 포함하는, 반도체 장 치.
  5. 제 1 항에 있어서,
    상기 열 경화성 수지는 에폭시 수지, 불포화 폴리에스테르 수지, 폴리이미드 수지, 비스말레이미드 트리아진 수지, 또는 시아네이트 수지인, 반도체 장치.
  6. 제 1 항에 있어서,
    상기 열 가소성 수지는 폴리페닐렌 옥사이드 수지, 폴리에테르 이미드 수지, 또는 불소 수지인, 반도체 장치.
  7. 제 1 항에 있어서,
    상기 능동 소자는 박막 트랜지스터, 불휘발성 기억 소자, 다이오드 중의 하나 이상인, 반도체 장치.
  8. 제 1 항에 있어서,
    상기 소자층의 상기 능동 소자와 전기적으로 접속되는 안테나는 상기 소자층과 상기 밀봉층 사이에 형성되는, 반도체 장치.
  9. 반도체 장치에 있어서,
    비단결정 반도체 층을 포함하고 상기 비단결정 반도체 층을 사용하여 형성되 고 절연층으로 덮이는 능동 소자를 포함하고, 두께가 1 mm 이상 10 mm 이하인 소자층과;
    복수의 단사(單絲)를 다발로 함으로써 각각 형성된 복수의 날실 및 복수의 씨실을 사용하여 엮어진 섬유체에 유기 수지가 함침되고, 두께가 10 mm 이상 100 mm 이하인 밀봉층을 포함하고,
    상기 밀봉층이 상기 소자층의 적어도 한쪽의 표면에 고착되는, 반도체 장치.
  10. 제 9 항에 있어서,
    상기 섬유체는 직포(織布) 또는 부직포(不織布)인, 반도체 장치
  11. 제 9 항에 있어서,
    상기 섬유체는 폴리비닐알콜계 섬유, 폴리에스테르계 섬유, 폴리아미드계 섬유, 폴리에틸렌계 섬유, 아라미드계 섬유, 폴리파라페닐렌벤조비스옥사졸 섬유, 유리 섬유, 또는 탄소 섬유로 형성되는, 반도체 장치.
  12. 제 9 항에 있어서,
    상기 유기 수지는 열 경화성 수지와 열 가소성 수지를 포함하는, 반도체 장치.
  13. 제 9 항에 있어서,
    상기 열 경화성 수지는 에폭시 수지, 불포화 폴리에스테르 수지, 폴리이미드 수지, 비스말레이미드 트리아진 수지, 또는 시아네이트 수지인, 반도체 장치.
  14. 제 9 항에 있어서,
    상기 열 가소성 수지는 폴리페닐렌 옥사이드 수지, 폴리에테르 이미드 수지, 또는 불소 수지인, 반도체 장치.
  15. 제 9 항에 있어서,
    상기 능동 소자는 박막 트랜지스터, 불휘발성 기억 소자, 다이오드 중의 하나 이상인, 반도체 장치.
  16. 제 9 항에 있어서,
    상기 소자층의 상기 능동 소자와 전기적으로 접속되는 안테나는 상기 소자층과 상기 밀봉층 사이에 형성되는, 반도체 장치.
  17. 제 9 항에 있어서,
    상기 소자층의 한쪽의 표면의 전면은 상기 섬유체로 덮이는, 반도체 장치.
  18. 제 9 항에 있어서,
    상기 복수의 날실간의 거리와 상기 복수의 씨실간의 거리의 각각은 0.01 mm 이상 0.2 mm 이하인, 반도체 장치.
  19. 제 1 항에 있어서,
    상기 소자층의 다른 쪽 표면에 고착되는 밀봉층을 더 포함하는, 반도체 장치.
  20. 제 9 항에 있어서,
    상기 소자층의 다른 쪽 표면에 고착되는 밀봉층을 더 포함하는, 반도체 장치.
  21. 반도체 장치의 제작 방법에 있어서,
    기판 위에, 절연 표면을 포함하는 박리층을 형성하는 단계와;
    상기 박리층 위에, 능동 소자를 포함하고 비단결정 반도체 층을 사용하여 상기 능동 소자를 덮는 절연층을 포함하는 소자층을 형성하는 단계와;
    상기 소자층 위에, 섬유체와 상기 섬유체에 함침된 유기 수지를 포함하는 밀봉층을 형성하기 위하여, 상기 섬유체에 상기 유기 수지가 함침된 구조체를 상기 소자층 위에 형성한 후 가열·압착하는 단계와;
    상기 박리층으로부터 상기 소자층을 박리하는 단계를 포함하는, 반도체 장치의 제작 방법.
  22. 제 21 항에 있어서,
    안테나는 상기 소자층에 포함되는, 반도체 장치의 제작 방법.
  23. 제 21 항에 있어서,
    상기 비단결정 반도체 층을 사용하여 형성된 상기 능동 소자는 박막 트랜지스터, 불휘발성 기억 소자, 다이오드 중 하나 이상인, 반도체 장치의 제작 방법.
  24. 반도체 장치의 제작 방법에 있어서,
    기판 위에, 절연 표면을 포함하는 박리층을 형성하는 단계와;
    상기 박리층 위에, 능동 소자를 포함하고, 비단결정 반도체 층을 사용하여 상기 능동 소자를 덮는 절연층을 포함하는 소자층을 형성하는 단계와;
    상기 소자층의 한쪽의 표면 위에, 섬유체와 상기 섬유체에 함침된 유기 수지를 포함하는 제 1 밀봉층을 형성하기 위하여, 상기 섬유체에 상기 유기 수지가 함침된 제 1 구조체를 상기 소자층 위에 형성한 후 가열·압착하는 단계와;
    상기 박리층으로부터 상기 소자층을 박리하는 단계와;
    상기 소자층의 다른 쪽의 표면 위에, 섬유체와 상기 섬유체에 함침된 유기 수지를 포함하는 제 2 밀봉층을 형성하기 위하여, 상기 섬유체에 상기 유기 수지가 함침된 제 2 구조체를 상기 소자층 위에 형성한 후 가열·압착하는 단계를 포함하는, 반도체 장치의 제작 방법.
  25. 제 24 항에 있어서,
    안테나는 상기 소자층에 포함되는, 반도체 장치의 제작 방법.
  26. 제 24 항에 있어서,
    상기 비단결정 반도체 층을 사용하여 형성된 상기 능동 소자는 박막 트랜지스터, 불휘발성 기억 소자, 다이오드 중 하나 이상인, 반도체 장치의 제작 방법.
  27. 반도체 장치의 제작 방법에 있어서,
    기판 위에, 절연 표면을 포함하는 박리층을 형성하는 단계와;
    상기 박리층 위에, 비단결정 반도체 층을 사용하여 능동 소자를 포함하는 소자층과 상기 능동 소자를 덮는 절연층과, 배선을 형성하는 단계와;
    상기 소자층 위에, 섬유체를 포함하고 상기 섬유체에 유기 수지가 함침된 밀봉층을 형성하기 위하여 상기 섬유체에 상기 유기 수지가 함침된 구조체를 상기 소자층 위에 형성한 후 가열·압착하는 단계와;
    상기 밀봉층의 일부를 제거함으로써, 상기 배선에 접속되는 접속 단자를 형성하는 단계와;
    상기 박리층으로부터 상기 소자층을 박리하는 단계와;
    안테나를 포함하는 기판을 상기 밀봉층에 설치하고 상기 접속 단자와 상기 안테나를 전기적으로 접속하는 단계를 포함하는, 반도체 장치의 제작 방법.
  28. 제 27 항에 있어서,
    상기 비단결정 반도체 층을 사용하여 형성된 상기 능동 소자는 박막 트랜지스터, 불휘발성 기억 소자, 다이오드 중 하나 이상인, 반도체 장치의 제작 방법.
  29. 반도체 장치의 제작 방법에 있어서,
    기판 위에, 절연 표면을 포함하는 박리층을 형성하는 단계와;
    상기 박리층 위에, 비단결정 반도체를 사용하여 능동 소자를 포함하는 소자층과, 상기 능동 소자를 덮는 절연층과 배선을 형성하는 단계와;
    상기 소자층의 한쪽의 표면 위에, 섬유체를 포함하고 상기 섬유체에 유기 수지가 함침된 제 1 밀봉층을 형성하기 위하여 상기 섬유체에 상기 유기 수지가 함침된 제 1 구조체를 상기 소자층 위에 형성한 후 가열·압착하는 단계와;
    상기 제 1 밀봉층의 일부를 제거함으로써, 상기 배선에 접속되는 접속 단자를 형성하는 단계와;
    상기 박리층으로부터 상기 소자층을 박리하는 단계와;
    안테나를 포함하는 기판을 상기 제 1 밀봉층에 설치하고 상기 접속 단자와 상기 안테나를 전기적으로 접속하는 단계와;
    상기 소자층의 다른 쪽의 표면 위에, 섬유체를 포함하고 상기 섬유체에 유기 수지가 함침된 제 2 밀봉층을 형성하기 위하여, 상기 섬유체에 상기 유기 수지가 함침된 제 2 구조체를 상기 소자층 위에 형성한 후 가열·압착하는 단계를 포함하는 반도체 장치의 제작 방법.
  30. 제 29 항에 있어서,
    상기 비단결정 반도체 층을 사용하여 형성된 상기 능동 소자는 박막 트랜지스터, 불휘발성 기억 소자, 다이오드 중의 하나 이상인, 반도체 장치의 제작 방법.
  31. 반도체 장치의 제작 방법에 있어서,
    기판 위에, 절연 표면을 포함하는 박리층을 형성하는 단계와;
    상기 박리층 위에, 비단결정 반도체를 사용하여 능동 소자를 포함하는 소자층과, 상기 능동 소자를 덮는 절연층과 제 1 배선과 제 2 배선을 형성하는 단계와;
    상기 소자층의 한쪽의 표면 위에, 섬유체를 포함하고 상기 섬유체에 유기 수지가 함침된 제 1 밀봉층을 형성하기 위하여 상기 섬유체에 상기 유기 수지가 함침된 제 1 구조체를 상기 소자층 위에 형성한 후 가열·압착하는 단계와;
    상기 제 1 밀봉층의 일부를 제거함으로써, 상기 배선에 접속되는 제 1 접속 단자를 형성하는 단계와;
    상기 박리층으로부터 상기 소자층을 박리하는 단계와;
    제 1 안테나를 포함하는 기판을 상기 제 1 밀봉층에 설치하고 상기 제 1 접속 단자와 상기 제 1 안테나를 전기적으로 접속하는 단계와;
    상기 소자층의 다른 쪽의 표면 위에, 섬유체를 포함하고 상기 섬유체에 유기 수지가 함침된 제 2 밀봉층을 형성하기 위하여, 상기 섬유체에 상기 유기 수지가 함침된 제 2 구조체를 상기 소자층 위에 형성한 후 가열·압착하는 단계와;
    상기 제 2 밀봉층의 일부를 제거함으로써, 상기 제 2 배선과 접속되는 제 2 접속 단자를 형성하는 공정과;
    제 2 안테나를 포함하는 기판을 상기 제 2 밀봉층에 설치하고, 상기 제 2 접속 단자와 상기 제 2 안테나를 전기적으로 접속하는 공정을 포함하는, 반도체 장치의 제작 방법.
  32. 제 31 항에 있어서,
    상기 비단결정 반도체 층을 사용하여 형성된 상기 능동 소자는 박막 트랜지스터, 불휘발성 기억 소자, 다이오드 중의 하나 이상인, 반도체 장치의 제작 방법.
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Families Citing this family (62)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1970951A3 (en) * 2007-03-13 2009-05-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
EP1970952A3 (en) * 2007-03-13 2009-05-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
EP1976000A3 (en) * 2007-03-26 2009-05-13 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP5268395B2 (ja) * 2007-03-26 2013-08-21 株式会社半導体エネルギー研究所 半導体装置の作製方法
EP2001047A1 (en) 2007-06-07 2008-12-10 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device
CN101803008B (zh) 2007-09-07 2012-11-28 株式会社半导体能源研究所 半导体装置及其制造方法
US8284557B2 (en) * 2007-10-18 2012-10-09 Kyocera Corporation Circuit board, mounting structure, and method for manufacturing circuit board
JP2009205669A (ja) * 2008-01-31 2009-09-10 Semiconductor Energy Lab Co Ltd 半導体装置
JP5376961B2 (ja) * 2008-02-01 2013-12-25 株式会社半導体エネルギー研究所 半導体装置
US8049292B2 (en) * 2008-03-27 2011-11-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US8062961B1 (en) * 2008-03-28 2011-11-22 Renesas Electronics Corporation Method for manufacturing a semiconductor device
JP5460108B2 (ja) * 2008-04-18 2014-04-02 株式会社半導体エネルギー研究所 半導体装置及び半導体装置の作製方法
CN102067281B (zh) 2008-04-25 2013-06-12 株式会社半导体能源研究所 半导体器件及其制造方法
WO2009139282A1 (en) 2008-05-12 2009-11-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
CN102037556B (zh) 2008-05-23 2016-02-10 株式会社半导体能源研究所 半导体器件
WO2009142310A1 (en) 2008-05-23 2009-11-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP5248412B2 (ja) 2008-06-06 2013-07-31 株式会社半導体エネルギー研究所 半導体装置の作製方法
WO2009148001A1 (en) * 2008-06-06 2009-12-10 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US8053253B2 (en) 2008-06-06 2011-11-08 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US8044499B2 (en) * 2008-06-10 2011-10-25 Semiconductor Energy Laboratory Co., Ltd. Wiring substrate, manufacturing method thereof, semiconductor device, and manufacturing method thereof
JP5473413B2 (ja) * 2008-06-20 2014-04-16 株式会社半導体エネルギー研究所 配線基板の作製方法、アンテナの作製方法及び半導体装置の作製方法
JP2010041045A (ja) * 2008-07-09 2010-02-18 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
KR102026604B1 (ko) 2008-07-10 2019-10-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 장치 및 전자 기기
JP5358324B2 (ja) * 2008-07-10 2013-12-04 株式会社半導体エネルギー研究所 電子ペーパー
TWI475282B (zh) 2008-07-10 2015-03-01 Semiconductor Energy Lab 液晶顯示裝置和其製造方法
JP2010041040A (ja) * 2008-07-10 2010-02-18 Semiconductor Energy Lab Co Ltd 光電変換装置および光電変換装置の製造方法
JP5216716B2 (ja) 2008-08-20 2013-06-19 株式会社半導体エネルギー研究所 発光装置及びその作製方法
WO2010032602A1 (en) 2008-09-18 2010-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2010032611A1 (en) 2008-09-19 2010-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
WO2010035625A1 (en) * 2008-09-25 2010-04-01 Semiconductor Energy Laboratory Co., Ltd. Semi conductor device
WO2010035627A1 (en) * 2008-09-25 2010-04-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2010038599A1 (en) 2008-10-01 2010-04-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5583951B2 (ja) * 2008-11-11 2014-09-03 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5470054B2 (ja) 2009-01-22 2014-04-16 株式会社半導体エネルギー研究所 半導体装置
KR101677076B1 (ko) * 2009-06-05 2016-11-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 광전 변환 디바이스 및 그 제조 방법
KR101732397B1 (ko) * 2009-06-05 2017-05-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 광전 변환 장치 및 그의 제작 방법
WO2010140539A1 (en) * 2009-06-05 2010-12-09 Semiconductor Energy Laboratory Co., Ltd. Photoelectric conversion device and method for manufacturing the same
US8345435B2 (en) * 2009-08-07 2013-01-01 Semiconductor Energy Laboratory Co., Ltd. Terminal structure and manufacturing method thereof, and electronic device and manufacturing method thereof
TWI517268B (zh) * 2009-08-07 2016-01-11 半導體能源研究所股份有限公司 端子構造的製造方法和電子裝置的製造方法
JP5719560B2 (ja) * 2009-10-21 2015-05-20 株式会社半導体エネルギー研究所 端子構造の作製方法
FR2951866B1 (fr) * 2009-10-27 2011-11-25 Arjowiggins Security Procede de fabrication d'un support integrant un dispositif electronique
US20110303272A1 (en) * 2010-06-09 2011-12-15 Semiconductor Energy Laboratory Co., Ltd. Photoelectric Conversion Device and Manufacturing Method Thereof
FR2963137B1 (fr) * 2010-07-20 2016-02-19 Oberthur Technologies Insert a transpondeur et dispositif comprenant un tel insert
DE102011108286A1 (de) * 2010-09-13 2012-04-26 Siemens Aktiengesellschaft Flexible Transponderanordnung
WO2012049824A1 (ja) * 2010-10-13 2012-04-19 シャープ株式会社 薄膜トランジスタ基板及びそれを用いた表示装置
JP5715835B2 (ja) * 2011-01-25 2015-05-13 新光電気工業株式会社 半導体パッケージ及びその製造方法
TW201314389A (zh) * 2011-09-29 2013-04-01 Wistron Corp 感光性間隙物及液晶顯示器的製作方法與陣列基板
US20140326295A1 (en) * 2012-11-05 2014-11-06 Solexel, Inc. Systems and methods for monolithically isled solar photovoltaic cells and modules
DE102011121034B4 (de) * 2011-12-14 2013-11-07 Oechsler Ag Gehäuseschale, insbesondere eines tragbaren elektronischen Gerätes wie eines Kommunikationsgerätes, und Gerät mit derartiger Gehäuseschale
US9214353B2 (en) * 2012-02-26 2015-12-15 Solexel, Inc. Systems and methods for laser splitting and device layer transfer
JP5579216B2 (ja) * 2012-03-26 2014-08-27 株式会社東芝 半導体装置及びその製造方法
US9515217B2 (en) 2012-11-05 2016-12-06 Solexel, Inc. Monolithically isled back contact back junction solar cells
US9554465B1 (en) 2013-08-27 2017-01-24 Flextronics Ap, Llc Stretchable conductor design and methods of making
US9937698B2 (en) * 2013-11-06 2018-04-10 Semiconductor Energy Laboratory Co., Ltd. Peeling method and light-emitting device
WO2015083029A1 (en) * 2013-12-02 2015-06-11 Semiconductor Energy Laboratory Co., Ltd. Display device and method for manufacturing the same
US9521748B1 (en) * 2013-12-09 2016-12-13 Multek Technologies, Ltd. Mechanical measures to limit stress and strain in deformable electronics
CN104951156A (zh) * 2014-03-31 2015-09-30 宸盛光电有限公司 电容式触控装置
CN104200255A (zh) * 2014-08-28 2014-12-10 绵阳市绵州通有限责任公司 一种抗弯折的智能公交卡壳体结构
US10083923B2 (en) * 2015-09-21 2018-09-25 Intel Corporation Platform with thermally stable wireless interconnects
KR102364708B1 (ko) * 2017-07-12 2022-02-21 삼성디스플레이 주식회사 표시 장치의 제조 방법
US20190221529A1 (en) * 2018-01-12 2019-07-18 Intel Corporation On-package integrated stiffener antenna
TWI766408B (zh) * 2020-10-28 2022-06-01 英屬維京群島商恒聖智能系統整合股份有限公司 一種以織物特徵驗證產品真偽及建立授權品資料的方法

Family Cites Families (79)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1990008802A1 (en) 1989-01-25 1990-08-09 Asahi Kasei Kogyo Kabushiki Kaisha New prepreg and composite molding, and production of composite molding
DE3907757A1 (de) 1989-03-10 1990-09-13 Mtu Muenchen Gmbh Schutzfolie
US5888609A (en) 1990-12-18 1999-03-30 Valtion Teknillinen Tutkimuskeskus Planar porous composite structure and method for its manufacture
US5298455A (en) 1991-01-30 1994-03-29 Tdk Corporation Method for producing a non-single crystal semiconductor device
JPH05190582A (ja) 1992-01-08 1993-07-30 Oki Electric Ind Co Ltd 樹脂封止半導体装置及びその製造方法
JP3578466B2 (ja) 1992-04-14 2004-10-20 ユニチカ株式会社 補強用無機繊維織布及びそれを用いた多層プリント配線板
DE69504336T2 (de) 1994-05-27 1999-01-21 Ake Gustafson Verfahren zur herstellung eines elektronischen moduls und nach diesem verfahren hergestelltes modul
TW371285B (en) * 1994-09-19 1999-10-01 Amp Akzo Linlam Vof Foiled UD-prepreg and PWB laminate prepared therefrom
JP3364081B2 (ja) 1995-02-16 2003-01-08 株式会社半導体エネルギー研究所 半導体装置の作製方法
US5757456A (en) 1995-03-10 1998-05-26 Semiconductor Energy Laboratory Co., Ltd. Display device and method of fabricating involving peeling circuits from one substrate and mounting on other
JP3406727B2 (ja) 1995-03-10 2003-05-12 株式会社半導体エネルギー研究所 表示装置
JPH10129165A (ja) 1996-03-15 1998-05-19 Hitachi Maxell Ltd 情報担体及びその製造方法
JPH1024686A (ja) * 1996-07-10 1998-01-27 Dainippon Printing Co Ltd Ｉｃモジュールパッケージ及びｉｃカード
US6482495B1 (en) 1996-09-04 2002-11-19 Hitachi Maxwell, Ltd. Information carrier and process for production thereof
JPH1092980A (ja) * 1996-09-13 1998-04-10 Toshiba Corp 無線カードおよびその製造方法
JPH10171954A (ja) * 1996-12-05 1998-06-26 Hitachi Maxell Ltd 非接触式ｉｃカード
JPH10181261A (ja) * 1996-12-20 1998-07-07 Dainippon Printing Co Ltd 非接触ｉｃカード
JP3661444B2 (ja) * 1998-10-28 2005-06-15 株式会社ルネサステクノロジ 半導体装置、半導体ウエハ、半導体モジュールおよび半導体装置の製造方法
JP2004078991A (ja) 1998-12-17 2004-03-11 Hitachi Ltd 半導体装置およびその製造方法
TW484101B (en) 1998-12-17 2002-04-21 Hitachi Ltd Semiconductor device and its manufacturing method
US6224965B1 (en) 1999-06-25 2001-05-01 Honeywell International Inc. Microfiber dielectrics which facilitate laser via drilling
JP4423779B2 (ja) 1999-10-13 2010-03-03 味の素株式会社 エポキシ樹脂組成物並びに該組成物を用いた接着フィルム及びプリプレグ、及びこれらを用いた多層プリント配線板及びその製造法
JP3675688B2 (ja) * 2000-01-27 2005-07-27 寛治 大塚 配線基板及びその製造方法
JP4884592B2 (ja) 2000-03-15 2012-02-29 株式会社半導体エネルギー研究所 発光装置の作製方法及び表示装置の作製方法
JP2001319211A (ja) * 2000-05-11 2001-11-16 Kyodo Printing Co Ltd Ｉｃカードおよびその製造方法
JP4708577B2 (ja) 2001-01-31 2011-06-22 キヤノン株式会社 薄膜半導体装置の製造方法
JP4060116B2 (ja) * 2001-04-25 2008-03-12 住友ベークライト株式会社 表示素子用プラスチック基板
JP4027740B2 (ja) 2001-07-16 2007-12-26 株式会社半導体エネルギー研究所 半導体装置の作製方法
TW564471B (en) * 2001-07-16 2003-12-01 Semiconductor Energy Lab Semiconductor device and peeling off method and method of manufacturing semiconductor device
JP2003049388A (ja) 2001-08-08 2003-02-21 Du Pont Toray Co Ltd 扁平化したアラミド繊維からなる布帛
US6903377B2 (en) 2001-11-09 2005-06-07 Semiconductor Energy Laboratory Co., Ltd. Light emitting apparatus and method for manufacturing the same
KR100430001B1 (ko) 2001-12-18 2004-05-03 엘지전자 주식회사 다층기판의 제조방법, 그 다층기판의 패드 형성방법 및 그다층기판을 이용한 반도체 패키지의 제조방법
WO2004001848A1 (en) 2002-06-19 2003-12-31 Sten Bjorsell Electronics circuit manufacture
US7485489B2 (en) 2002-06-19 2009-02-03 Bjoersell Sten Electronics circuit manufacture
JP2004140267A (ja) 2002-10-18 2004-05-13 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
US7056571B2 (en) * 2002-12-24 2006-06-06 Matsushita Electric Industrial Co., Ltd. Wiring board and its production process
JP4637477B2 (ja) * 2002-12-27 2011-02-23 株式会社半導体エネルギー研究所 剥離方法
JP4671600B2 (ja) * 2002-12-27 2011-04-20 株式会社半導体エネルギー研究所 半導体装置の作製方法
TWI330269B (en) 2002-12-27 2010-09-11 Semiconductor Energy Lab Separating method
US7230316B2 (en) 2002-12-27 2007-06-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having transferred integrated circuit
JP4526771B2 (ja) 2003-03-14 2010-08-18 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4828088B2 (ja) 2003-06-05 2011-11-30 凸版印刷株式会社 Ｉｃタグ
JP4809600B2 (ja) * 2003-10-28 2011-11-09 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2005229098A (ja) * 2003-12-12 2005-08-25 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の作製方法
JP4063225B2 (ja) * 2004-01-21 2008-03-19 ソニー株式会社 液晶表示装置および液晶表示装置の製造方法
JP4761779B2 (ja) * 2004-01-23 2011-08-31 株式会社半導体エネルギー研究所 Ｉｄラベル、ｉｄカード、ｉｄタグ、及び物品
JP4939757B2 (ja) * 2004-02-04 2012-05-30 株式会社半導体エネルギー研究所 Ｉｄラベル、ｉｄタグ及びｉｄカード
JP4989854B2 (ja) * 2004-02-06 2012-08-01 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4540359B2 (ja) 2004-02-10 2010-09-08 シャープ株式会社 半導体装置およびその製造方法
US20050233122A1 (en) 2004-04-19 2005-10-20 Mikio Nishimura Manufacturing method of laminated substrate, and manufacturing apparatus of semiconductor device for module and laminated substrate for use therein
JP4716081B2 (ja) * 2004-04-19 2011-07-06 ソニー株式会社 液晶表示装置の製造方法
US8288773B2 (en) 2004-08-23 2012-10-16 Semiconductor Energy Laboratory Co., Ltd. Wireless chip and manufacturing method thereof
JP4912641B2 (ja) * 2004-08-23 2012-04-11 株式会社半導体エネルギー研究所 無線チップの作製方法
JP5072208B2 (ja) * 2004-09-24 2012-11-14 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5072210B2 (ja) * 2004-10-05 2012-11-14 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR20060045208A (ko) * 2004-11-12 2006-05-17 삼성테크윈 주식회사 반도체 팩키지용 회로기판 및 이의 제조방법
JP5072217B2 (ja) 2004-11-22 2012-11-14 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7736964B2 (en) 2004-11-22 2010-06-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and method for manufacturing the same
JP4882256B2 (ja) * 2004-12-06 2012-02-22 凸版印刷株式会社 薄膜トランジスタ
TWI408734B (zh) 2005-04-28 2013-09-11 Semiconductor Energy Lab 半導體裝置及其製造方法
JP5084169B2 (ja) * 2005-04-28 2012-11-28 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5057700B2 (ja) * 2005-05-31 2012-10-24 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8030132B2 (en) * 2005-05-31 2011-10-04 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device including peeling step
JP5057703B2 (ja) 2005-05-31 2012-10-24 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7465674B2 (en) 2005-05-31 2008-12-16 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
US7727859B2 (en) * 2005-06-30 2010-06-01 Semiconductor Energy Laboratory Co., Ltd Semiconductor device and manufacturing method thereof
US7685706B2 (en) * 2005-07-08 2010-03-30 Semiconductor Energy Laboratory Co., Ltd Method of manufacturing a semiconductor device
JP4832185B2 (ja) * 2005-07-08 2011-12-07 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2007059821A (ja) * 2005-08-26 2007-03-08 Shinko Electric Ind Co Ltd 配線基板の製造方法
JP2007064051A (ja) 2005-08-30 2007-03-15 Honda Motor Co Ltd 内燃機関の動弁機構支持構造
US7700463B2 (en) * 2005-09-02 2010-04-20 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
TWI431726B (zh) 2006-06-01 2014-03-21 Semiconductor Energy Lab 非揮發性半導體記憶體裝置
CN101479747B (zh) 2006-06-26 2011-05-18 株式会社半导体能源研究所 包括半导体器件的纸及其制造方法
JP4402144B2 (ja) * 2006-09-29 2010-01-20 株式会社半導体エネルギー研究所 半導体装置の作製方法
EP1970951A3 (en) * 2007-03-13 2009-05-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
EP1976000A3 (en) 2007-03-26 2009-05-13 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP5268395B2 (ja) * 2007-03-26 2013-08-21 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5248240B2 (ja) 2007-08-30 2013-07-31 株式会社半導体エネルギー研究所 半導体装置
CN101803008B (zh) 2007-09-07 2012-11-28 株式会社半导体能源研究所 半导体装置及其制造方法

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