KR20080063062A - 질화물 반도체장치 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 게이트 내압이 높은 질화물 반도체 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.
질화물 반도체장치는 질화물 반도체층을 에피택셜 성장(epitaxial growth)할 수 있는 기판과, 기판 상에 형성되고 질화물 반도체의 채널층을 포함하는 반도체 적층과, 반도체 적층 상에 형성되고 채널층에 오믹 접촉(ohmic contact)하는 소스 전극 및 드레인 전극과, 반도체 적층 상에 형성된 절연층으로서 게이트 전극 접점부에 개구를 갖고, 개구로부터 이격된 영역에 표면이 평탄한 전체 두께 영역을 갖고, 개구 단의 측벽이 전체 두께의 일부 두께까지 급격히 솟아오른 절연막과, 개구에서 상기 반도체 적층에 접촉하고 양측에서 두께가 증가한 부분까지 연장하는 T형 게이트 전극을 갖는다.
질화물 반도체층, 전자 주행층, 전자 공급층, 스페이서층, 캡층

Description

질화물 반도체장치 및 그 제조 방법{NITRIDE SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 장치와 그 제조 방법에 관한 것으로서, 특히 GaN 등의 질화물 반도체를 이용한 반도체장치와 그 제조 방법에 관한 것이다. 질화물 반도체 장치, 특히 고내압 질화물 반도체장치에 적용할 수 있다.
휴대전화의 기지국이나 위성통신에 이용할 수 있는 트랜지스터는 고온 동작, 고속 스위칭, 대전력 동작 등이 요구되고 있다. GaN, AlN, InN이나 이들의 혼정(混晶)으로 대표되는 질화물 반도체는, 그 우수한 특성 때문에 고출력 전자 디바이스나 단파장 발광 디바이스로서 주목받고 있다. 고출력 전자 디바이스로서, 전계효과 트랜지스터, 특히 고전자 이동도 트랜지스터(HEMT)에 관한 보고가 많이 이루어지고 있다. 대표적으로, GaN층을 채널층으로 하고, n형 AlGaN층을 전자 공급층으로 한 HEMT가 연구되고 있다.
일본국 특허공개 2004-186679호는, c면 사파이어 기판 상에, 아모포스(amorphous) GaN층을 MOCVD로 퇴적하고, 950℃∼1050℃까지 승온시켜 결정 상태의 GaN 버퍼층으로 하고, 그 위에 GaN 성장핵을 형성하여 두께 100㎚ 이상의 GaN 채널층, 두께 10㎚∼20㎚의 Si 도프 n형 AlGaN 전자 공급층, 두께 10㎚∼20㎚의 Si 도프 n형 GaN 콘텍트층을 MOCVD로 형성하고, 소스/드레인 전극을 형성 후, 게이트 전극 형성 영역의 n형 GaN 콘택트층을 에칭하고, 질소 분위기 중에서 어닐 처리를 한 후, 게이트 전극을 형성하는 방법을 교시하고 있다. 탄화 규소(SiC) 기판을 이용할 때는, 버퍼층을 질화알루미늄(AlN)으로 형성하는 것이 좋다는 것도 교시하고 있다.
국제특허공개 WO2004-066393호는 Si 기판 상에 복수층의 Al (In, B) GaN층을 적층한(예를 들면, AlN층, p형 GaN층, GaN층의 교호 적층) 버퍼층을 거쳐서 GaN 디바이스층을 형성하는 것을 교시하고, 디바이스층 표면은 실리콘 산화막으로 덮어 개구를 패터닝하고, 개구 내에 전극을 형성하는 것도 개시하고 있다.
[특허문헌 1] 일본국 특허공개 2004-186679호 공보
[특허문헌 2] 국제특허공개 WO2004-066393호 공보
본 발명의 목적은, 특성이 우수한 질화물 반도체장치 및 그 제조 방법을 제공하는 것에 있다.
본 발명의 다른 목적은, 대전력 동작에 우수한 질화물 반도체장치 및 그 제조 방법을 제공하는 것에 있다.
본 발명의 또 다른 목적은, 게이트 내압이 높은 질화물 반도체장치 및 그 제조 방법을 제공하는 것에 있다.
본 발명의 1 관점에 의하면,
질화물 반도체층을 에피택셜 성장할 수 있는 기판과,
상기 기판 상에 형성되고, 질화물 반도체의 채널층을 포함하는 반도체 적층과,
상기 반도체 적층 상에 형성되고, 상기 채널층에 오믹 접촉하는 소스 전극 및 드레인 전극과,
상기 반도체 적층 상에 형성된 절연층으로서, 게이트 전극 접점부에 개구를 갖고, 개구로부터 이격된 영역에 표면이 평탄한 전체 두께 영역을 갖고, 개구단의 측벽이 전체 두께의 일부의 두께까지 급격하게 솟아오른 절연막과,
상기 개구에서 상기 반도체 적층에 접촉하고, 양측에서 두께가 증가한 부분까지 연장된 T형 게이트 전극을 R자는 질화물 반도체장치가 제공된다.
본 발명의 다른 관점에 의하면,
(a) 기판 상에 질화물 반도체층을 포함하는 반도체 적층을 에피택셜 성장하는 공정과,
(b) 상기 반도체 적층에 오믹 접촉하는 소스 전극, 드레인 전극을 형성하는 공정과,
(c) 상기 반도체 적층 상에 절연 보호층을 형성하는 공정과,
(d) 레지스트 마스크를 이용하여 상기 절연 보호층을 에칭하고, 개구단에서 급격한 경사로 두께의 일부분 솟아올라, 개구단으로부터 이격된 위치에서 전체 두께를 실현하는 개구부를 형성하는 공정과,
(e) 상기 개구부 내에서 상기 반도체 적층에 접촉하고, 상기 절연 보호층의 증가한 두께 부분까지 연장하는 게이트 전극을 형성하는 공정을 포함하는 질화물 반도체장치의 제조방법이 제공된다.
게이트 내압이 향상하는 것이 발견되었다.
도 1의 (a) 내지 (c)는, 본 발명자가 작성한 GaN계 HEMT의 3종류의 샘플을 나타내는 단면도이다. 도 1의 (a) 내지 (c)에 도시한 바와 같이, SiC 기판(11) 상에 두께 3㎛의 i형 GaN 전자 주행층(12), 두께 5㎚의 i형 AlGaN 스페이서층(13), 두께 30㎚ Si 도핑농도 5×1018㎝-3의 n형 AlGaN 전자 공급층(14), 두께 10㎚ Si 도 핑농도 5×1018㎝-3의 n형 GaN 캡층(15)이 에피택셜 성장된다. n형 GaN 캡층(15)의 2개소가 에칭되어, 하방의 n형 AlGaN 전자 공급층(14)이 노출된다. 노출된 n형 AlGaN층(14) 표면에 Ti층, Al층을 적층하여 소스 전극(16), 드레인 전극(17)이 형성된다. 소스 전극(16), 드레인 전극(17)을 덮어서, n형 GaN 캡층(15) 상에 두께 100㎚의 SiN층(18)이 형성된다. 여기까지의 구성은 3종류의 샘플에 공통된다. SiN층(18)에 개구를 형성하고, 개구를 포함하는 영역에 Ni층, Au층을 적층하여 게이트 전극(19)을 형성한다. SiN층 개구의 단면 형상이 도 1의 (a), (b), (c)로 다르다.
도 1의 (a)에서는, SiN층(18)에 거의 수직한 측벽을 갖는 게이트 전극용 개구(2)가 형성된다. 도 1의 (b)에서는, SiN층(18)에 반도체층 접촉 계면으로부터 상방을 향해서 서서히 개구 지름이 확대되는 개구(3)가 형성된다. 도 1의 (c)에서는, SiN층(18)에 개구단인 높이까지 급격한 경사로 솟아오르고, 그 뒤 상방을 향해서 완만한 경사로 서서히 개구 지름이 확대되는 개구(1)가 형성된다. 개구를 덮고, 양측의 SiN층의 평탄 표면까지 연장되는 영역에 Ni층, Au층을 적층한 게이트 전극을 형성한다. 이러한 3종류의 HEMT구조를 작성하였다.
i형 AlGaN 스페이서층(13)에 접하는 i형 GaN 전자 주행층(12) 계면은 깊은 포텐셜 우물을 형성한다. n형 AlGaN 전자 공급층(14)은 스페이서층(13)을 거쳐서 포텐셜 우물로 전자를 공급하고, 2차원 전자 가스(2DEG)가 발생한다. n형 GaN 캡층(15)은 피에조 효과에 의해, 게이트 전극(19)의 2차원 전자 가스(2DEG)에 대한 쇼트키 장벽(schottky barrier) 높이를 크게 한다. n형으로 도핑하는 것으로 전계 완화를 행하고 있다. 두께 10㎚의 n형 GaN 캡층(15)에 전하 담체(charge carrier)는 남지 않는다.
도 2의 (a) 내지 (f)는 도 1의 (c)의 HEMT구조의 제조 프로세스를 나타내는 단면도이다.
도 2의 (a)에 도시한 바와 같이, 유기 금속 기상 에피택시(MOCVD)에 의해, GaN계 HEMT 디바이스층을 성장시킨다. Ga의 소스 가스로서 트리메틸칼륨(TMG), Al의 소스 가스로서 트리메틸알루미늄(TMA), N의 소스 가스로서 암모니아(NH3)를 사용하고, n형 불순물 Si의 소스 가스로서 모노실란(SiH4)을 사용한다. 케리어 가스로서는 수소(H2)와 질소(N2)를 사용한다. 기판 온도 l100℃에서, SiC 기판(11) 상에두께 3㎛의 i형 GaN 전자 주행층(12), 두께 5㎚의 i형 AlGaN 스페이서층(13), 두께 30㎚ Si 도핑농도 5×1018㎝-3의 n형 AlGaN 전자 공급층(14), 두께 10㎚ Si 도핑농도 5×1018㎝-3의 n형 GaN 캡층(15)을 순차적으로 MOVPE로 에피택셜 성장시킨다.
도 2의 (b)에 도시한 바와 같이, 소스 전극, 드레인 전극을 형성하는 영역에 개구를 갖는 레지스트 마스크를 형성하고, 염소계 가스를 이용한 드라이에칭으로 n-GaN 캡층(15)을 에칭한다. 또한, 에칭 종점과 n-GaN층/n-AlGaN층 계면은 엄밀하게 일치하지 않아도 좋다. Ti층, Al층을 증착하고, 레지스트 마스크를 제거한다. 리프트 오프에 의해 소스 전극(16), 드레인 전극(17)이 형성된다. 질소 분위기 중 에서 400℃∼600℃, 샘플에서는 600℃로 열처리하여 오믹 특성을 확립한다.
도 2의 (c)에 도시한 바와 같이, 소스 전극(16), 드레인 전극(17)을 덮고, GaN 캡층(15) 전체 면에 SiN층(18)을 두께 5㎚∼500㎚, 샘플에서는 100㎚ 퇴적시킨다. 여기까지의 공정은 3종류의 샘플에서 공통된다.
도 2의 (d)에 도시한 바와 같이, 게이트 전극 접촉 영역에 개구를 갖는 레지스트 마스크(PR1)를 형성하고, SF6을 사용하여 이방성 드라이 에칭 조건으로, SiN층(18)을 두께의 20%∼80%의 깊이, 샘플에서는 두께 100㎚의 반 정도인 50㎚의 깊이까지 에칭한다. 또한, 샘플의 작성에서는 SF6을 사용하였으나, CF4, C3F8 등 기타 불소계 가스를 사용하는 것도 가능하다.
도 2의 (e)에 도시한 바와 같이, SF6과 산소 가스 O2의 혼합 가스를 사용하여, 압력 5Pa, 파워 50W에서, 레지스트 개구단을 옆쪽으로 후퇴시키면서 드라이에칭을 행하고, SiN막(18)의 나머지의 두께, 샘플에서는 50㎚를 에칭한다. SiN층(l8)의 개구단(1)은 하부에서 급경사로 상승하여 약 50㎚의 두께로 되고, 그 상방으로는 완만한 경사로 변화하여 다시 지름을 넓힌다. SiN막(18)으로서는, 단부에서 소정의 두께, 샘플에서는 약 50㎚의 두께를 확보하고, 그 후 소스 전극(16), 드레인 전극(17)에 근접함에 따라 두께가 서서히 증가하여, 평탄부(전체 두께 부분)에 도달한다. 그 후 에칭용 레지스트 마스크(PR1)는 제거한다.
도 2의 (f)에 도시한 바와 같이, SiN막(18)의 개구보다 넓은 개구를 갖는 레지스트 마스크를 작성하고, Ni층, Au층을 증착하고, 리프트 오프에 의해 게이트 전 극(19)을 형성한다. 게이트 전극(19)의 단면 형상은 SiN막(18)의 개구의 단면 형상에 따라, 하부에서 급경사로 상승하고, 상방에서 완만한 경사로 변화하여 점점 지름이 넓어지는 사면(斜面)을 형성하고, 그 외측에서는 평탄한 저면을 갖는다.
도 3의 (a), (b)는 도 1의 (a)의 HEMT구조의 제조 프로세스를 도시한 단면도이다.
도 3의 (a)에 도시한 바와 같이, 도 2의 (a)∼(c)의 공정을 행한 후, 도 2의 (d)와 마찬가지로 게이트 전극 접촉 영역에 개구를 갖는 레지스트 마스크(PR2)를 형성한다. SF6 가스를 사용한 이방성 에칭으로, SiN막(18)의 전체 두께를 에칭한다. SiN막(18)의 개구단(2)은 거의 수직하게 솟아오른 측면을 갖는다.
도 3의 (b)에 도시한 바와 같이, SiN막(18)의 개구보다 넓은 개구를 갖는 레지스트 마스크를 형성하고, 도 2의 (f)의 공정과 마찬가지로 리프트 오프로 게이트 전극(19)을 형성한다. SiN막(18)의 개구단은 단부로부터 일정한 두께를 갖고, 상면은 평탄하다, 도 2의 (d)에서 도시한 공정과 같은 공정만으로, SiN막(18)에 개구를 형성한다고 할 수 있다.
도 4의 (a), (b)는 도 1의 (b)의 HEMT 구조의 제조 프로세스를 도시한 단면도이다.
도 4의 (a)에 도시한 바와 같이, 도 2의 (a)∼(c)의 공정을 행한 후, 도 2의 (d)와 마찬가지로 게이트 전극 접촉 영역에 개구를 갖는 레지스트 마스크(PR3)를 형성한다. SF6 가스와 산소 가스 O2의 혼합 가스를 사용하고, 레지스트 개구단을 옆쪽으로 후퇴시키면서 드라이에칭을 행하고, SiN막(18)의 전체 두께를 에칭한다. SiN막(18)의 개구(3)는 개구단으로부터 이격됨에 따라, 점점 지름이 확대되고, 두께가 서서히 증대하는 단면 형상을 갖는다. 도 2의 (e)에 도시한 공정과 같은 공정만으로, SiN막(18)에 개구를 형성한다고 할 수 있다. 개구단에서의 SiN막의 두께는 얇다.
이들 3종류의 샘플 특성을 평가하였다. 게이트·드레인 간에 100V를 인가한 상태에서, 게이트·드레인 2단자 간 역방향 리크 전류는 샘플 3에서 가장 작고, 5㎂/㎜이었다. 샘플 1은 거의 수직한 측벽을 형성하는 조건에서 에칭을 행하고 있다. 수직에 가까운 측벽은 에칭한 측벽에 데포지션(deposition)을 생성시키는 C나 H를 포함하는 분위기 중에서 에칭을 행할 때 등에 발생한다고 할 수 있다. C나 H를 가스로 공급할 경우로 한하지 않고, 레지스트로부터 발생하는 경우도 있을 것이다. 에칭 시의 데포지션이 잔사(殘渣)로서 측벽에 남아 리크의 원인이 되는 경우도 고려할 수 있다. 샘플 2는 등방성의 강한 에칭이며, 에칭의 잔사는 발생하기 어려우나, 개구단에서의 SiN막의 두께가 얇고, 채널층 내에서의 전압 강하에 의해 SiN막 상하의 전위차가 커지면 절연 파괴를 발생하는 것이 고려될 수 있다. 샘플 3은 처음에 잔사가 발생할 수 있는 에칭을 행하지만, 그 후 잔사를 발생하기 어려운 에칭을 행하여, 레지스트 측벽이 개구단으로부터 이격되기 때문에 리크의 원인이 되는 잔사는 발생하기 어렵고, 또한 개구단에서도 소정의 SiN막 두께를 확보할 수 있으므로 절연 파괴도 일어나기 어렵다고 생각된다. 제 3 샘플을 제 1 실시예라고 한다.
도 5의 (a)∼도 5의 (d)는 제 2 실시예에 의한 GaN계 HEMT의 제조 방법을 도시한 단면도이다. 도 5의 (a)는 도 2의 (d)와 마찬가지의 상태를 나타낸다. 도 2의 (a)∼도 2의 (d)를 참조해서 설명한 공정에 의해 도 5의 (a)의 상태를 얻는다. SiN막(18)은 그 두께의 20%∼80%가 에칭되어 개구의 측벽은 급격한 경사를 갖는다.
도 5의 (b)에 도시한 바와 같이, 레지스트 마스크를 가열(큐어(cured))하고, 상단의 모서리부를 둥글게 한다. 레지스트 마스크는 개구단으로부터 이격됨에 따라 두꺼워져 이윽고 두께가 포화하는 형상이 된다. 환언하면, 개구단에 가까울수록 레지스트 막두께는 얇아진다.
도 5의 (c)에 도시한 바와 같이, 불소계 가스를 사용하여 더 에칭한다. 개구단에서 레지스트 마스크의 두께가 감소하고 있으므로, 레지스트가 소비되면 레지스트의 개구단은 후퇴를 나타낸다. 레지스트로부터 이격된 SiN 측벽에는 잔사가 발생하기 어렵다고 여겨진다. 에칭 종료 후, 레지스트 마스크(PR4)는 제거한다.
도 5의 (d)에 도시한 바와 같이, 리프트 오프를 이용하여 게이트 전극(19)을 형성한다.
도 6의 (a)∼도 6의 (d)는 제 3 실시예에 의한 GaN계 HEMT의 제조 방법을 도시한 단면도이다.
도 6의 (a)는 도 2의 (d)와 같은 상태를 나타낸다. 도 2의 (a)∼도 2의 (d)를 참조하여 설명한 공정에 의해 도 6의 (a) 상태를 얻는다. SiN막(18)은 그 두께의 20%∼80%가 에칭되고, 개구의 측벽은 급격한 경사를 갖는다.
도 6의 (b)에 도시한 바와 같이, 산소 플라즈마에 의해 레지스트 마스 크(PR5)를 후퇴시킨다. 레지스트 마스크(PR5)는 에칭한 홈부로부터 후퇴하여, SiN막(18)의 상면을 일부 노출시킨다.
도 6의 (c)에 도시한 바와 같이, 불소계 가스를 사용하여 더 에칭한다. 계단형의 단면 형상이 발생한다고 생각된다. 레지스트로부터 이격된 위치의 SiN 표면에는 잔사가 발생하기 어렵다고 생각된다. 에칭 종료 후, 레지스트 마스크(PR5)는 제거한다.
도 6의 (d)에 도시한 바와 같이, 리프트 오프를 사용하여 게이트 전극(19)을 형성한다.
상술한 실시예에서는 단층의 SiN막으로 보호막을 형성하였다. 적층된 보호막을 이용하는 것도 가능하다.
도 7의 (a)는 n형 GaN층(15), 소스 전극(16), 드레인 전극(17)을 덮고, 제 1 SiN막(18a), 제 2 SiN막(18b)의 적층으로, 보호막(18)을 형성하는 경우를 나타낸다. SiN막을 플라즈마 CVD로 퇴적할 경우, 퇴적 조건을 선택함으로써 굴절률을 조정할 수 있다. 굴절률과 함께 에칭 특성도 변화한다. 제 2 SiN막(18b)은, 예를 들면 제 1 SiN막보다 에칭 레이트가 빠르도록 한다. 도 7의 (b)는 에칭 후의 SiN막(18)의 개구 형상 예를 개략적으로 나타낸다. 복수층의 보호막은 상술한 어떤 실시예와 조합시키는 것도 가능하다.
HEMT의 경우를 예를 들어 설명하였지만, 작성하는 반도체장치는 HEMT에 한정되지 않는다.
도 8은 전계 효과 트랜지스터의 예를 나타낸다. SiC 기판(21) 상에 GaN 버 퍼층(22), n형 GaN 채널층(23)이 에피택셜 성장되고, 그 위에 도면 중 좌우로 소스 전극(26), 드레인 전극(27)이 형성되어, SiN 보호막(28)으로 덮여있다. SiN 보호막(28)에 개구가 형성되고, 개구를 덮어서 게이트 전극(29)이 형성된다. 개구단은 하부에서 급격하게 상승하고, 상부에서 완만한 경사로 변화한다. 이 구성은 HEMT 구조에서 n형 AlGaN층, n형 GaN 캡층을 생략하고, 채널층을 i형에서 n형으로 변경한 것에 해당한다. 상술한 실시예의 공정으로부터 불필요한 공정을 생략해서 작성할 수 있다.
이상, 실시예에 따라 본 발명을 설명하였지만, 본 발명은 이들에 한정되는 것은 아니다. 게이트 전극 양측에서 절연막 측벽의 경사가 변하는 경우를 설명하였지만, 드레인측만으로 경사 변화를 형성하여도 좋다. 질화 실리콘막을 보호 절연막으로서 이용하는 경우를 설명하였지만, 산화 실리콘, 산화 질화 실리콘, 알루미나 등 다른 절연 재료를 이용하는 것도 가능하다. 기판으로서 SiC 기판을 이용하는 경우를 설명하였지만, 질화물 반도체층을 에피택셜 성장할 수 있는 것이면, 사파이어, Si, GaAs 등 기타 재료의 기판을 사용하는 것도 가능하다. 전극의 재료, 구성은 공지의 여러가지 것을 채용할 수 있다. 제법도 스퍼터링과 도금의 조합에 한정되지 않는다. 소스/드레인 전극의 오믹성을 확보할 수 있으면, 어닐은 생략하여도 좋다. 쇼트키 특성을 얻을 수 있으면, 게이트 전극에 어닐을 실시하여도 좋다. 등방적인 성질을 갖는 에칭으로서, 웨트 에칭을 사용하는 것도 가능하다. 재료, 막두께 등은 여러가지로 변경할 수 있다. 그외, 여러가지 변경, 치환, 개량, 조합 등이 가능한 것은 당업자에게 자명할 것이다.
도 1의 (a)∼(c)는 발명자가 작성한 제 1, 제 2 샘플(비교예의 HEMT) 및 제 3 샘플(제 1 실시예의 샘플)의 구성을 나타내는 단면도.
도 2의 (a)∼(f)는 제 3 샘플(제 1 실시예에 의한 HEMT)의 제조 공정을 나타내는 단면도.
도 3의 (a), (b)는 제 1 샘플의 제조 공정을 나타내는 단면도.
도 4의 (a), (b)는 제 2 샘플의 제조 공정을 나타내는 단면도.
도 5의 (a)∼(d)는 제 2 실시예에 의한 HEMT의 제조 공정을 나타내는 단면도.
도 6의 (a)∼(d)는 제 3 실시예에 의한 HEMT의 제조 공정을 나타내는 단면도.
도 7의 (a), (b)는 제 4 실시예에 의한 HEMT의 제조 공정을 나타내는 단면도.
도 8은 다른 실시예에 의한 전계 효과 트랜지스터(FET)의 구성을 나타내는 단면도.
*도면의 주요 부분에 대한 부호의 설명*
1, 2, 3 : 개구
11 : SiC 기판
12 : i형 GaN 전자 주행층
13 : i형 AlGaN 스페이서층
14 : n형 AlGaN 전자 공급층
15 : n형 GaN 캡층
16 : 소스 전극
l7 : 드레인 전극
18 : SiN층
19 : 게이트 전극
2DEG : 2차원 전자가스

Claims (10)

  1. 질화물 반도체층을 에피택셜 성장(epitaxial growth)할 수 있는 기판과,
    상기 기판 상에 형성되고, 질화물 반도체의 채널층을 포함하는 반도체 적층과,
    상기 반도체 적층 상에 형성되고, 상기 채널층에 오믹 접촉(ohmic contact)하는 소스 전극 및 드레인 전극과,
    상기 반도체 적층 상에 형성된 절연층으로서, 게이트 전극 접촉부에 개구를 갖고, 개구로부터 이격된 영역에 표면이 평탄한 전체 두께 영역을 갖고, 개구단(端)의 측벽이 전체 두께의 일부 두께까지 급격하게 솟아오른 절연막과,
    상기 개구에서 상기 반도체 적층에 접촉하고, 양측에서 두께가 증가한 부분까지 연장하는 T형 게이트 전극을 갖는 질화물 반도체장치.
  2. 제 1 항에 있어서,
    상기 전체 두께의 일부 두께는 전체 두께의 20%∼80%의 범위 내인 질화물 반도체장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 절연막의 개구단의 두께가 5㎚ 이상인 질화물 반도체장치.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 반도체 적층이 i형 GaN층과, 그 위에 형성된 n형 AlGaN층과, 그 위에 형성된 n형 GaN층을 포함하고, 상기 소스 전극 및 드레인 전극은 상기 n형 AlGaN층에 오믹 접촉하고, 상기 게이트 전극은 상기 n형 GaN층에 쇼트키 접촉(schottky contact)하는 질화물 반도체장치.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 반도체 적층이 n형 GaN층을 포함하고, 상기 소스 전극 및 드레인 전극은 상기 n형 GaN층에 오믹 접촉하고, 상기 게이트 전극은 상기 n형 GaN층에 쇼트키 접촉하는 질화물 반도체장치.
  6. (a) 기판 상에 질화물 반도체층을 포함하는 반도체 적층을 에피택셜 성장하는 공정과,
    (b) 상기 반도체 적층에 오믹 접촉하는 소스 전극, 드레인 전극을 형성하는 공정과,
    (c) 상기 반도체 적층 상에 절연 보호층을 형성하는 공정과,
    (d) 레지스트 마스크를 이용하여 상기 절연 보호층을 에칭하고, 개구단에서 급격한 경사로 두께의 일부분 솟아올라, 개구단으로부터 이격된 위치에서 전체 두께를 실현하는 개구부를 형성하는 공정과,
    (e) 상기 개구부 내에서 상기 반도체 적층에 접촉하고, 상기 절연 보호층의 증가한 두께 부분까지 연장하는 게이트 전극을 형성하는 공정을 포함하는 질화물 반도체장치의 제조방법.
  7. 제 6 항에 있어서,
    상기 공정 (d)가, 이방성 에칭과 등방성을 갖는 에칭의 조합을 포함하는 질화물 반도체장치의 제조방법.
  8. 제 6 항에 있어서,
    상기 공정(d)가, 제 1 이방성 에칭과, 레지스트 큐어(cure)에 의해 레지스트 모서리부를 둥글게 하는 공정과, 제 2 이방성 에칭을 포함하는 질화물 반도체장치의 제조방법.
  9. 제 6 항에 있어서,
    상기 공정 (d)가, 제 1 이방성 에칭과, 레지스트 애싱에 의해 레지스트 단부를 후퇴시키는 공정과, 제 2 이방성 에칭을 포함하는 질화물 반도체장치의 제조방법.
  10. 제 6 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 공정 (c)가 절연 적층을 형성하는 질화물 반도체장치의 제조방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9379102B2 (en) 2012-07-19 2016-06-28 Samsung Electronics Co., Ltd. Nitride-based semiconductor device
CN111244026A (zh) * 2018-11-28 2020-06-05 英飞凌科技股份有限公司 Iii族氮化物器件以及制造用于iii族氮化物基器件的欧姆接触部的方法

Families Citing this family (90)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5186776B2 (ja) * 2007-02-22 2013-04-24 富士通株式会社 半導体装置及びその製造方法
US7915643B2 (en) 2007-09-17 2011-03-29 Transphorm Inc. Enhancement mode gallium nitride power devices
US8519438B2 (en) * 2008-04-23 2013-08-27 Transphorm Inc. Enhancement mode III-N HEMTs
US8742441B2 (en) * 2008-09-10 2014-06-03 Tsmc Solid State Lighting Ltd. Light-emitting diode with embedded elements
US8289065B2 (en) * 2008-09-23 2012-10-16 Transphorm Inc. Inductive load power switching circuits
US7898004B2 (en) 2008-12-10 2011-03-01 Transphorm Inc. Semiconductor heterostructure diodes
JP5534701B2 (ja) * 2009-04-14 2014-07-02 三菱電機株式会社 半導体装置
US8742459B2 (en) 2009-05-14 2014-06-03 Transphorm Inc. High voltage III-nitride semiconductor devices
US8390000B2 (en) 2009-08-28 2013-03-05 Transphorm Inc. Semiconductor devices with field plates
JP5625336B2 (ja) * 2009-11-30 2014-11-19 サンケン電気株式会社 半導体装置
US8389977B2 (en) 2009-12-10 2013-03-05 Transphorm Inc. Reverse side engineered III-nitride devices
KR101081135B1 (ko) 2010-03-15 2011-11-07 엘지이노텍 주식회사 발광 소자, 발광 소자 제조방법 및 발광 소자 패키지
JP2012033689A (ja) * 2010-07-30 2012-02-16 Sumitomo Electric Device Innovations Inc 半導体装置の製造方法
US8357571B2 (en) * 2010-09-10 2013-01-22 Cree, Inc. Methods of forming semiconductor contacts
JP5636867B2 (ja) * 2010-10-19 2014-12-10 富士通株式会社 半導体装置及び半導体装置の製造方法
JP2012094726A (ja) * 2010-10-28 2012-05-17 Fujitsu Ltd 電界効果トランジスタ及びその製造方法
KR102065115B1 (ko) * 2010-11-05 2020-01-13 삼성전자주식회사 Ｅ-모드를 갖는 고 전자 이동도 트랜지스터 및 그 제조방법
JP5550740B2 (ja) * 2010-11-10 2014-07-16 三菱電機株式会社 半導体装置、および半導体装置の製造方法
JP5685918B2 (ja) * 2010-12-10 2015-03-18 富士通株式会社 半導体装置の製造方法
US8742460B2 (en) 2010-12-15 2014-06-03 Transphorm Inc. Transistors with isolation regions
US8643062B2 (en) 2011-02-02 2014-02-04 Transphorm Inc. III-N device structures and methods
JP5768397B2 (ja) * 2011-02-16 2015-08-26 三菱電機株式会社 半導体装置の製造方法
US8772842B2 (en) 2011-03-04 2014-07-08 Transphorm, Inc. Semiconductor diodes with low reverse bias currents
US8716141B2 (en) 2011-03-04 2014-05-06 Transphorm Inc. Electrode configurations for semiconductor devices
CN102201334B (zh) * 2011-05-23 2013-03-20 中国科学院微电子研究所 一种制作u型栅脚t型栅结构的方法
US8901604B2 (en) 2011-09-06 2014-12-02 Transphorm Inc. Semiconductor devices with guard rings
US9257547B2 (en) 2011-09-13 2016-02-09 Transphorm Inc. III-N device structures having a non-insulating substrate
US8697505B2 (en) * 2011-09-15 2014-04-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a semiconductor structure
JP5765171B2 (ja) * 2011-09-29 2015-08-19 富士通株式会社 化合物半導体装置の製造方法
JP5998446B2 (ja) 2011-09-29 2016-09-28 富士通株式会社 化合物半導体装置及びその製造方法
JP5966301B2 (ja) * 2011-09-29 2016-08-10 富士通株式会社 化合物半導体装置及びその製造方法
US8598937B2 (en) 2011-10-07 2013-12-03 Transphorm Inc. High power semiconductor electronic components with increased reliability
JP2013120871A (ja) * 2011-12-08 2013-06-17 Mitsubishi Electric Corp ヘテロ接合電界効果型トランジスタおよびその製造方法
US9165766B2 (en) 2012-02-03 2015-10-20 Transphorm Inc. Buffer layer structures suited for III-nitride devices with foreign substrates
JP5696083B2 (ja) 2012-03-26 2015-04-08 株式会社東芝 窒化物半導体素子及びその製造方法
JP6054620B2 (ja) * 2012-03-29 2016-12-27 トランスフォーム・ジャパン株式会社 化合物半導体装置及びその製造方法
JP6054621B2 (ja) * 2012-03-30 2016-12-27 トランスフォーム・ジャパン株式会社 化合物半導体装置及びその製造方法
WO2013155108A1 (en) 2012-04-09 2013-10-17 Transphorm Inc. N-polar iii-nitride transistors
CN102683394B (zh) * 2012-04-17 2014-12-10 苏州晶湛半导体有限公司 一种增强型器件及其制造方法
US10700201B2 (en) 2012-05-23 2020-06-30 Hrl Laboratories, Llc HEMT GaN device with a non-uniform lateral two dimensional electron gas profile and method of manufacturing the same
US9000484B2 (en) 2012-05-23 2015-04-07 Hrl Laboratories, Llc Non-uniform lateral profile of two-dimensional electron gas charge density in type III nitride HEMT devices using ion implantation through gray scale mask
US8680536B2 (en) * 2012-05-23 2014-03-25 Hrl Laboratories, Llc Non-uniform two dimensional electron gas profile in III-Nitride HEMT devices
US9379195B2 (en) 2012-05-23 2016-06-28 Hrl Laboratories, Llc HEMT GaN device with a non-uniform lateral two dimensional electron gas profile and method of manufacturing the same
US9184275B2 (en) 2012-06-27 2015-11-10 Transphorm Inc. Semiconductor devices with integrated hole collectors
JP2014053418A (ja) * 2012-09-06 2014-03-20 Fujitsu Ltd 半導体装置
JP5777586B2 (ja) * 2012-09-20 2015-09-09 株式会社東芝 半導体装置及びその製造方法
JP2014072431A (ja) * 2012-09-28 2014-04-21 Fujitsu Ltd 半導体装置
WO2014050740A1 (ja) * 2012-09-28 2014-04-03 シャープ株式会社 スイッチング素子
KR101922122B1 (ko) 2012-09-28 2018-11-26 삼성전자주식회사 노멀리 오프 고전자이동도 트랜지스터
KR101395026B1 (ko) * 2012-10-16 2014-05-15 경북대학교 산학협력단 질화물 반도체 소자 및 그 소자의 제조 방법
JP6339762B2 (ja) 2013-01-17 2018-06-06 富士通株式会社 半導体装置及びその製造方法、電源装置、高周波増幅器
WO2014127150A1 (en) 2013-02-15 2014-08-21 Transphorm Inc. Electrodes for semiconductor devices and methods of forming the same
US9087718B2 (en) 2013-03-13 2015-07-21 Transphorm Inc. Enhancement-mode III-nitride devices
US9343561B2 (en) 2013-03-13 2016-05-17 Cree, Inc. Semiconductor device with self-aligned ohmic contacts
US8969927B2 (en) 2013-03-13 2015-03-03 Cree, Inc. Gate contact for a semiconductor device and methods of fabrication thereof
US9202906B2 (en) 2013-03-14 2015-12-01 Northrop Grumman Systems Corporation Superlattice crenelated gate field effect transistor
US9245993B2 (en) 2013-03-15 2016-01-26 Transphorm Inc. Carbon doping semiconductor devices
CN103208518B (zh) * 2013-03-25 2015-08-26 复旦大学 一种源漏非对称自对准的射频功率器件及其制备方法
JP2014199864A (ja) * 2013-03-29 2014-10-23 住友電工デバイス・イノベーション株式会社 半導体装置及びその製造方法
CN103236477B (zh) * 2013-04-19 2015-08-12 安徽三安光电有限公司 一种led外延结构及其制备方法
JP6221345B2 (ja) * 2013-05-17 2017-11-01 富士通株式会社 化合物半導体装置及びその製造方法
US9443938B2 (en) 2013-07-19 2016-09-13 Transphorm Inc. III-nitride transistor including a p-type depleting layer
JP6194769B2 (ja) * 2013-11-12 2017-09-13 富士通株式会社 半導体装置及び半導体装置の製造方法
CN103715077B (zh) * 2014-01-06 2016-08-17 中国科学院微电子研究所 一种深亚微米u型栅槽的制作方法
EP2930754A1 (en) * 2014-04-11 2015-10-14 Nxp B.V. Semiconductor device
US10276712B2 (en) 2014-05-29 2019-04-30 Hrl Laboratories, Llc III-nitride field-effect transistor with dual gates
US9318593B2 (en) 2014-07-21 2016-04-19 Transphorm Inc. Forming enhancement mode III-nitride devices
US9536966B2 (en) 2014-12-16 2017-01-03 Transphorm Inc. Gate structures for III-N devices
US9536967B2 (en) 2014-12-16 2017-01-03 Transphorm Inc. Recessed ohmic contacts in a III-N device
JP5991790B2 (ja) * 2015-05-25 2016-09-14 住友電工デバイス・イノベーション株式会社 半導体装置の製造方法
US9812532B1 (en) * 2015-08-28 2017-11-07 Hrl Laboratories, Llc III-nitride P-channel transistor
WO2017087197A1 (en) 2015-11-19 2017-05-26 Hrl Laboratories, Llc Iii-nitride field-effect transistor with dual gates
CN105448976A (zh) * 2015-12-25 2016-03-30 深圳市华讯方舟微电子科技有限公司 一种增强型AlGaN/GaN高电子迁移率晶体管及其制造方法
US11322599B2 (en) 2016-01-15 2022-05-03 Transphorm Technology, Inc. Enhancement mode III-nitride devices having an Al1-xSixO gate insulator
CN107230634A (zh) * 2016-03-25 2017-10-03 北京大学 氮化镓晶体管的制作方法
JP6245311B2 (ja) * 2016-05-23 2017-12-13 富士通株式会社 化合物半導体装置及びその製造方法
WO2017210323A1 (en) 2016-05-31 2017-12-07 Transphorm Inc. Iii-nitride devices including a graded depleting layer
CN106653840A (zh) * 2016-11-15 2017-05-10 苏州捷芯威半导体有限公司 一种半导体器件及其制造方法
JP2018157141A (ja) * 2017-03-21 2018-10-04 株式会社東芝 半導体装置及び半導体装置の製造方法
JP6972830B2 (ja) * 2017-09-21 2021-11-24 住友電気工業株式会社 電界効果トランジスタの製造方法
CN108922850B (zh) * 2018-06-05 2019-10-08 福建省福联集成电路有限公司 一种y栅晶体管器件制造方法及晶体管器件
US11552075B2 (en) * 2018-09-29 2023-01-10 Intel Corporation Group III-nitride (III-N) devices and methods of fabrication
CN110047742A (zh) * 2019-03-08 2019-07-23 福建省福联集成电路有限公司 一种半导体器件制作方法及半导体器件
CN111106169A (zh) * 2019-11-27 2020-05-05 厦门市三安集成电路有限公司 晶体管器件及其制备方法
CN111653614B (zh) * 2020-03-03 2022-10-28 厦门市三安集成电路有限公司 一种GaN基HEMT多角度凹槽栅器件及其制作方法
CN111312816B (zh) * 2020-03-03 2023-02-28 厦门市三安集成电路有限公司 半导体器件及其制作方法
CN112509912B (zh) * 2021-02-03 2021-04-30 成都市克莱微波科技有限公司 一种半导体器件的制备方法
CN113178475A (zh) * 2021-03-09 2021-07-27 华为技术有限公司 一种场效应管、其制备方法及开关电路
US11881506B2 (en) * 2021-07-27 2024-01-23 Globalfoundries U.S. Inc. Gate structures with air gap isolation features
CN117613074B (zh) * 2024-01-23 2024-04-12 英诺赛科(苏州)半导体有限公司 一种半导体装置和制造方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63146439A (ja) * 1986-12-10 1988-06-18 Toshiba Corp 半導体装置の電極形成方法
JP3012421B2 (ja) * 1993-02-08 2000-02-21 シャープ株式会社 反射型液晶表示装置
JPH07183315A (ja) * 1993-12-24 1995-07-21 Matsushita Electric Ind Co Ltd 半導体装置及び半導体装置の製造方法
JP3294411B2 (ja) * 1993-12-28 2002-06-24 富士通株式会社 半導体装置の製造方法
JPH1056168A (ja) * 1996-08-08 1998-02-24 Mitsubishi Electric Corp 電界効果トランジスタ
KR100307986B1 (ko) * 1997-08-28 2002-05-09 가네꼬 히사시 반도체장치의제조방법
JP3372470B2 (ja) * 1998-01-20 2003-02-04 シャープ株式会社 窒化物系ｉｉｉ−ｖ族化合物半導体装置
US6586781B2 (en) 2000-02-04 2003-07-01 Cree Lighting Company Group III nitride based FETs and HEMTs with reduced trapping and method for producing the same
US6521961B1 (en) * 2000-04-28 2003-02-18 Motorola, Inc. Semiconductor device using a barrier layer between the gate electrode and substrate and method therefor
AU2002357640A1 (en) * 2001-07-24 2003-04-22 Cree, Inc. Insulting gate algan/gan hemt
JP4479222B2 (ja) 2002-11-22 2010-06-09 沖電気工業株式会社 化合物半導体層の表面処理方法及び半導体装置の製造方法
TWI230978B (en) 2003-01-17 2005-04-11 Sanken Electric Co Ltd Semiconductor device and the manufacturing method thereof
KR100477790B1 (ko) * 2003-03-13 2005-03-22 매그나칩 반도체 유한회사 씨모스 이미지센서의 제조방법
JP4847677B2 (ja) * 2003-10-28 2011-12-28 富士通株式会社 化合物半導体装置の製造方法
US7229900B2 (en) * 2003-10-28 2007-06-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, method of manufacturing thereof, and method of manufacturing base material
US7253061B2 (en) * 2004-12-06 2007-08-07 Tekcore Co., Ltd. Method of forming a gate insulator in group III-V nitride semiconductor devices
US7326962B2 (en) * 2004-12-15 2008-02-05 Cree, Inc. Transistors having buried N-type and P-type regions beneath the source region and methods of fabricating the same
JP4866007B2 (ja) * 2005-01-14 2012-02-01 富士通株式会社 化合物半導体装置
KR100631051B1 (ko) 2005-09-12 2006-10-04 한국전자통신연구원 부정형 고 전자 이동도 트랜지스터의 제조 방법
US20070200142A1 (en) * 2006-02-24 2007-08-30 Ching-Sung Lee High linear enhancement-mode heterostructure field-effect transistor

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9379102B2 (en) 2012-07-19 2016-06-28 Samsung Electronics Co., Ltd. Nitride-based semiconductor device
CN111244026A (zh) * 2018-11-28 2020-06-05 英飞凌科技股份有限公司 Iii族氮化物器件以及制造用于iii族氮化物基器件的欧姆接触部的方法
US11728389B2 (en) 2018-11-28 2023-08-15 Infineon Technologies Ag Group III nitride device having an ohmic contact
CN111244026B (zh) * 2018-11-28 2023-11-14 英飞凌科技股份有限公司 Iii族氮化物器件以及制造用于iii族氮化物基器件的欧姆接触部的方法

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