KR20080021530A - 반도체 기억 장치의 시험 방법 및 그 반도체 기억 장치 - Google Patents

반도체 기억 장치의 시험 방법 및 그 반도체 기억 장치 Download PDF

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Abstract

본 발명은 언밸런스한 특성을 갖는 센스 앰프를 검출한다.
언밸런스한 특성을 갖는 센스 앰프를 검출하는 반도체 기억 장치의 시험 방법에 있어서, 시험 대상의 센스 앰프에 접속되는 제1 비트선의 제1 메모리 셀에 통상 동작시의 H, L 레벨과는 상이한 중간 전위를 복원하여 제1 메모리 셀에 실효적으로 커패시터 용량이 작은 경우의 전하량을 축적시키며, 그 후, 제1 메모리 셀의 데이터를 판독하여 판독 데이터의 오류의 유무로부터 센스 앰프의 오동작의 유무를 체크한다. 비트선에 중간 전위를 생성하기 위해 제1 메모리 셀을 선택하여 센스 앰프를 활성화한 후, 비트선 쌍을 센스 앰프로부터 분리한 상태로, 상이한 워드선을 다중 선택하여 그 반전 데이터에 의해 비트선 전위를 중간 전위로 한다.

Description

반도체 기억 장치의 시험 방법 및 그 반도체 기억 장치{TEST METHOD FOR SEMICONDUCTOR MEMORY DEVICE AND SEMICONDUCTOR MEMORY DEVICE THEREFOR}
본 발명은 반도체 기억 장치의 시험 방법 및 그 반도체 기억 장치에 관한 것으로, 특히, 특성이 언밸런스한 센스 앰프를 검출 가능하게 하는 시험 방법 및 그 반도체 기억 장치에 관한 것이다.
반도체 기억 장치 중, 다이내믹 RAM(DRAM)이나 내부에서 자동 리프레시 동작하는 유사 SRAM은 대용량화와 미세화에 수반하여, 프로세스 불량에 기인하지 않는 메모리 셀이나 센스 앰프의 불량이 발생한다고 하는 문제점에 직면하고 있다.
대용량화 및 미세화에 따라, 메모리 셀의 용량이 작아지는 경향이 있고, 인접하는 비트선 사이의 용량이 커지는 경향이 있다. 그리고, 메모리 셀 사이의 변동이 커져, 센스 앰프의 언밸런스한 특성이 현저하게 된다. 센스 앰프의 특성의 언밸런스란, 입출력을 교차 접속한 한 쌍의 CM0S 인버터로 이루어지는 센스 앰프에 있어서, P채널 트랜지스터쌍 사이의 특성이 불균일하고, N채널 트랜지스터쌍의 사이의 특성이 불균일하게 되는 것을 의미한다. 소자의 미세화는 특정 트랜지스터 소자에 결함이 편재하는 확률을 높이기 위해, 제조 프로세스에 기인하지 않고서 트랜지 스터 소자 사이의 특성이 변동되는 것을 초래하게 된다.
DRAM의 경우, 메모리 셀의 커패시터에 전하를 축적하는지 축적하지 않는지로, 데이터의 1과 0을 기억한다. 그리고, 커패시터에 축적한 전하는 누설 전류에 의해 시간의 경과와 함께 소실한다. 따라서, DRAM에서는, 소정의 주기마다 메모리 셀을 판독하여 재차 동일한 데이터를 재기록하는 리프레시 동작이 행해진다. 대용량화 및 미세화에 수반하여 메모리 셀의 용량이 작아지면, 누설 전류에 의한 축적한 전하의 소실이 단시간에 생기므로, 리프레시 동작의 주기를 짧게 할 필요성이 생겨난다. 단, 리프레시 동작의 주기를 짧게 하는 것은 소비 전력의 증대를 초래하므로 바람직하지 못하다.
그래서, 셀의 커패시터 용량이 작고 누설 전류가 큰 메모리 셀은 축적 전하가 단시간에 소실하므로, 리프레시 동작 시험에 의해 불량 비트로서 리젝트(제외)하는 것이 행해진다.
이하의 특허 문헌 1에는, 리프레시 동작 시험에 있어서, 셀의 커패시터 용량을 의사적으로 작게 하여 동작 시험을 행하는 것이 기재되어 있다. 이 특허 문헌에는, 하나의 워드선을 선택하여 센스 앰프를 활성화하여 비트선 쌍을 증폭한 후, 센스 앰프를 비활성화한 상태로 다른 워드선을 선택하여, 비트선에 중간 전위를 발생시키고 있다.
또한, 테스트 모드 시에 워드선의 구동 레벨을 통상 동작 시보다도 낮게 하여 메모리 셀에 중간 전압을 기록하고, 센스 앰프의 마진의 체크를 행하는 것이 특허 문헌 2에 기재되어 있다.
[특허 문헌 1] 국제 공개, WO 2004/079745 A1
[특허 문헌 2] 일본 특허 공개 평 제04-001999호 공보
전술한 바와 같이, DRAM의 대용량화와 미세화에 수반하여 센스 앰프의 언밸런스 특성의 문제가 제기되어 왔다. 센스 앰프는 한 쌍의 CM0S 인버터로 이루어지는 래치 회로이며, P채널 트랜지스터쌍, N채널 트랜지스터쌍에 언밸런스한 특성이 존재하면, 메모리 셀의 커패시터의 전하에 의해 변화된 비트선 쌍의 전위차가 충분히 크지 않은 경우에는, 그 전위차를 정확하게 검출할 수 없게 된다.
상기의 특허 문헌 2에 나타낸 것과 같은 센스 앰프의 동작 마진이 불충분하게 되는 것과 같은 심각한 불량이 없더라도, 센스 앰프에 근소한 언밸런스의 특성이 있으면 메모리 셀의 커패시터 용량이 작고, 인접 비트선이나 인접 센스 앰프로부터 악영향을 받는 데이터 패턴이 존재하는 경우는, 센스 앰프의 동작 불량이 생기는 것이 판명되어 왔다.
즉, DRAM의 메모리 셀 어레이에 있어서, 비트선은 인접하는 비트선과 용량 결합되어 있고, 센스 앰프도 인접하는 센스 앰프와 용량 결합되어 있다. 따라서, 판독 동작에 있어서, 센스 앰프의 동작은 인접 비트선이나 인접 센스 앰프의 전위의 변화의 영향을 받아, 인접 칼럼의 데이터가 최악의 조합 시에 최대의 영향을 받아 오동작의 확률이 높게 된다. 또한, 메모리 셀의 커패시터 용량이 작은 경우에는, 상기의 센스 앰프의 오동작의 확률이 높게 된다. 또한, 센스 앰프가 근소하지 만 언밸런스한 특성을 갖고 있는 경우에는, 인접 비트선이나 인접 센스 앰프로부터의 용량 결합에 의한 크로스토크 노이즈가 발생하고, 메모리 셀의 커패시터 용량이 작은 경우에는, 센스 앰프의 오동작을 초래한다.
전술한 바와 같이, 리프레시 동작 시험에서는, 커패시터 용량이 작고 또한 누설 전류가 큰 메모리 셀에 대해서는, 동작 불량으로서 검출할 수 있지만, 커패시터 용량이 작더라도 누설 전류가 작은 경우는 검출할 수 없는 경우가 있다. 그와 같은 메모리 셀이 언밸런스한 특성을 갖는 센스 앰프와 조합되면, 최악의 데이터의 조합 시에 동작 불량이 생긴다. 따라서, 어떠한 방법에 의해 언밸런스한 특성을 갖는 센스 앰프를 리젝트하는 것이 필요하게 된다.
그래서, 본 발명의 목적은 판독 동작 불량을 초래할 가능성이 있는 언밸런스한 특성의 센스 앰프를 검출할 수 있는 반도체 기억 장치의 시험 방법 및 그 반도체 기억 장치를 제공하는 것에 있다.
상기의 목적을 달성하기 위해, 본 발명의 제1 측면에 따르면, 언밸런스한 특성을 갖는 센스 앰프를 검출하는 반도체 기억 장치의 시험 방법에 있어서, 시험 대상의 센스 앰프에 접속되는 제1 비트선의 제1 메모리 셀에 통상 동작 시의 H, L 레벨과는 상이한 중간 전위를 복원(restore)하여 제1 메모리 셀에 실효적으로 커패시터 용량이 작은 경우의 전하량을 축적시키고, 그 후, 제1 메모리 셀의 데이터를 판독하여 판독 데이터의 오류의 유무로부터 센스 앰프의 오동작의 유무를 체크한다.
제1 메모리 셀에 중간 전위를 복원하기 위해, 제1 메모리 셀의 제1 워드선을 선택하여 센스 앰프를 활성화하고, 그 후, 상기 제1 메모리 셀의 제1 비트선과 센스 앰프를 분리한 상태로, 상기 제1 비트선 상의 제2 메모리 셀로서 제1 메모리 셀과는 반대의 데이터가 기억되어 있는 제2 메모리 셀의 제2 워드선을 다중 선택하여 제1 비트선의 전위를 중간 전위로 하고, 그 후, 제1 워드선을 비선택 상태로 복귀하여 상기 중간 전위를 제1 메모리 셀에 기록한다. 이에 따라, 제1 메모리 셀은 실효적으로 커패시터 용량이 작은 경우의 전하량을 축적하게 된다. 그 후, 제1 워드선을 선택하여 센스 앰프를 활성화하고 제1 메모리 셀의 데이터를 판독하여 판독 데이터의 오류의 유무를 체크하면, 언밸런스한 특성을 갖는 센스 앰프를 검출할 수 있다.
상기의 제1 측면에 따르면, 워드선을 다중 선택하는 기능과 비트선을 센스 앰프로부터 분리하는 기능이 있으면, 통상과는 상이한 워드선 전위를 생성하거나 할 필요는 없고, 확실하면서 정확한 중간 전위를 생성할 수 있어, 특성이 언밸런스한 센스 앰프를 검출할 수 있다.
상기의 제1 측면에 있어서, 바람직한 형태에 따르면, 시험 대상의 센스 앰프의 제1 비트선 쌍에 전위 레벨을 반전하는 크로스토크(커플링 노이즈)를 부여하는 특정 데이터 패턴을, 제1 비트선 쌍에 인접하는 제2 비트선 쌍과 상기 제1 워드선에 속하는 제2 메모리 셀과, 시험 대상의 센스 앰프와 인접하는 센스 앰프에 접속되는 제4 비트선 쌍과 상기 제1 워드선에 속하는 제4 메모리 셀에 기록한 후에, 제1 메모리 셀에 상기 중간 전위를 복원하고, 그 후, 제1 메모리 셀의 데이터를 판독하는 판독 데이터의 오류의 유무를 체크한다.
제1 비트선 쌍에 인접하는 제2 비트선 쌍에 부가하여 반대측에 인접하는 제3 비트선 쌍에 속하는 제3 메모리 셀에도 상기 특정 데이터 패턴을 기록하더라도 좋다.
상기와 같은 제1 메모리 셀에 인접하는 제2∼제4 메모리 셀에 특정 데이터 패턴을 기억하는 것으로, 제1 비트선 쌍에 그 전위 레벨을 반전하는 크로스토크를 부여할 수 있고, 최악 조건으로 오동작하는 센스 앰프의 검출이 가능하게 된다.
상기의 제1 측면에 있어서, 바람직한 형태에 따르면, 용장 워드선과 용장 비트선 쌍을 가지고, 단비트 불량 시에 용장 워드선으로 대체되고, 복수 비트 불량 시에 용장 워드선으로의 대체가 행해지는 메모리 구성에 있어서, 제1 메모리 셀의 판독 데이터의 오류의 유무를 체크한 후, 상기 제1 워드선과 상이한 워드선을 선택하는 커맨드를 시험 장치로부터 수신하여, 그 커맨드에 상관없이 상기 제1 워드선의 선택 상태를 유지하여, 제1 메모리 셀의 데이터를 판독하는 동작을 반복한다.
이 바람직한 형태의 방법에 따르면, 시험에 대응하는 커맨드를 발행하여 판독 데이터로부터 오동작을 검출하는 시험 장치에, 제1 비트선에 복수의 불량 셀이 존재하는 것을 알릴 수 있고, 제1 비트선 쌍을 용장 비트선 쌍으로 대체될 수 있고, 제1 비트선에 접속되는 센스 앰프를 대체할 수 있다. 제1 비트선에 단일의 불량 셀밖에 존재하지 않는 경우에는, 제1 워드선을 용장 워드선으로 대체될 가능성이 있고, 그 경우는 불량 센스 앰프의 리젝트는 할 수 없게 되므로, 그 가능성을 없애는 것이 필요하다.
상기의 제1 측면에 있어서, 바람직한 형태에 따르면, 용장 워드선과 용장 비 트선 쌍을 가지고, 단 비트 불량 시에 용장 워드선으로의 대체가 행해지고, 복수 비트 불량 시에 용장 비트선으로의 대체가 행해지는 메모리 구성에 있어서, 제1 메모리 셀의 판독 데이터를 기억하는 판독 데이터 레지스터를 가지고, 상기 제1 워드선과 상이한 워드선을 선택하는 커맨드를 시험 장치로부터 수신하여, 상기 판독 데이터 레지스터로부터 기억하고 있는 제1 메모리 셀의 판독 데이터를 출력한다.
이 바람직한 형태에 의해서도, 동작 불량이 검출된 센스 앰프에 접속되는 비트선 쌍에 복수의 불량을 발생시킬 수 있고, 시험 장치에 칼럼 용장을 행할 수 있다.
상기의 제1 측면에 있어서, 바람직한 형태에 따르면, 2개의 비트선 쌍이 공통의 센스 앰프에 접속되는 공유 센스 앰프 타입의 메모리에 있어서, 제1 메모리 셀의 판독 데이터의 오류를 검출한 후, 시험 대상의 센스 앰프에 접속되는 제1 비트선 쌍과는 반대측의 제5 비트선 쌍의 메모리 셀에의 판독 동작 시험에서는, 제1 메모리 셀에 대한 오류 검출 결과를 그 시험 결과로 한다. 즉, 상기한 바람직한 형태의, 상이한 워드선 선택 커맨드에 상관없이 제1 워드선의 선택을 계속하는 방법, 또는, 상이한 워드선 선택 커맨드에 상관없이 판독 데이터 레지스터로부터 제1 메모리 셀의 데이터를 출력하는 방법에 의해, 반대측의 제5 비트선 쌍의 메모리 셀로의 판독 동작 시험에서는, 제1 메모리 셀의 오류 검출 결과를 시험 장치에 부여할 수 있다.
이 바람직한 형태의 방법에 따르면, 2개의 비트선 쌍에 센스 앰프가 공유되는 경우에는, 시험 대상의 센스 앰프에 접속되는 한쪽의 비트선 쌍에 불량이 검출 되면, 반대측의 비트선 쌍에도 불량이 존재한다고 하는 시험 결과를 시험 장치에 부여하여, 시험 대상의 센스 앰프의 양측의 비트선 쌍이 용장 비트선 쌍으로 대체되도록 한다. 그 결과, 동작 불량을 일으킨 센스 앰프가 사용되지 않도록 할 수 있다.
상기의 목적을 달성하기 위해, 본 발명의 제2 측면에 따르면, 복수의 워드선과, 복수의 비트선 쌍과, 상기 워드선과 비트선의 교차 위치에 배치된 복수의 메모리 셀과, 상기 비트선 쌍에 접속되어 상기 비트선 쌍의 전위차를 증폭하는 복수의 센스 앰프를 갖는 메모리 셀 어레이와,
상기 비트선 쌍을 대응하는 센스 앰프에 접속하는 비트선 트랜스퍼 게이트를 제어하는 비트선 트랜스퍼 제어 회로와,
상기 워드선을 선택하는 워드선 선택 회로를 가지고,
시험 모드에 있어서,
상기 워드선 선택 회로가 시험 대상의 센스 앰프에 접속되는 제1 비트선의 제1 메모리 셀에 대응하는 제1 워드선을 선택하고, 상기 센스 앰프가 활성화되어 상기 제1 비트선이 제1 또는 제2 전위에 증폭되며,
그 후, 상기 비트선 트랜스퍼 제어 회로가 상기 제1 비트선을 상기 센스 앰프로부터 분리한 상태로, 상기 워드선 선택 회로가 상기 제1 비트선 상의 제2 메모리 셀로서 제1 메모리 셀과는 반대의 데이터가 기억되어 있는 제2 메모리 셀의 제2 워드선을 다중 선택하여 상기 제1 비트선의 전위를 중간 전위로 하고, 제1 워드선을 비선택 상태로 복귀하여 상기 중간 전위를 제1 메모리 셀에 기록하고,
그 후, 프리차지하고 나서, 상기 제1 메모리 셀의 데이터를 판독하는 것을 특징으로 하는 반도체 기억 장치이다.
상기의 목적을 달성하기 위해, 본 발명의 제3 측면에 따르면, 복수의 워드선과, 복수의 비트선 쌍과, 상기 워드선과 비트선의 교차 위치에 배치된 복수의 메모리 셀과, 상기 비트선 쌍에 접속되어 상기 비트선 쌍의 전위차를 증폭하는 복수의 센스 앰프를 갖는 메모리 셀 어레이를 가지고,
시험 모드에 있어서,
상기 시험 대상의 센스 앰프에 접속되는 제1 비트선 쌍에 그 전위 레벨을 반전하는 크로스토크를 부여하는 특정 데이터 패턴을, 상기 제1 비트선 쌍에 인접하는 제2 및 제3 비트선 쌍과 상기 제1 워드선에 속하는 제2 및 제3 메모리 셀과, 시험 대상의 센스 앰프와 인접하는 센스 앰프에 접속되는 제4 비트선 쌍과 상기 제1 워드선에 속하는 제4 메모리 셀에 기록하고,
그 후에, 상기 제1 메모리 셀에 상기 센스 앰프에 의해 증폭되는 제1 또는 제2 전위의 중간 전위를 복원하며,
그 후, 상기 제1 메모리 셀의 데이터를 판독하여 판독 데이터의 오류의 유무를 체크하는 것을 특징으로 하는 반도체 기억 장치이다.
본 발명에 따르면, 언밸런스한 특성을 갖는 센스 앰프의 존재를 검출할 수 있고, 검출된 센스 앰프에 접속되는 비트선 쌍을 용장 비트선 쌍으로 대체하는 것으로 수율을 향상할 수 있다.
이하, 도면에 따라 본 발명의 실시형태에 대해 설명한다. 단, 본 발명의 기술적 범위는 이들의 실시형태에 한정되지 않고, 특허청구의 범위에 기재된 사항과 그 균등물까지 미치는 것이다.
도 1은 본 실시형태에 있어서의 다이내믹형 반도체 기억 장치의 구성도이다. 통상 메모리 영역(10)은, 복수의 워드선(WL)과 복수의 비트선 쌍(B1, /BL)과, 이들의 교차부에 배치되는 복수의 메모리 셀(MC)을 갖는 셀 어레이(CA0∼CA3)와, 비트선 쌍에 접속되는 센스 앰프열(SA0∼SA4)을 갖는다. 센스 앰프열(SA0∼SA4)은 각 셀 어레이(CA0∼CA3)의 양측에 배치되어 양측의 셀 어레이의 비트선 쌍에 공유된다.
통상 메모리 영역(10)에 부가하여, 불량 비트선 쌍을 대체하기 위한 용장 비트선 쌍을 갖는 용장 칼럼 영역(12)과, 불량 워드선을 대체하기 위한 용장 워드선을 갖는 용장 워드 영역(14)이 설치되어, 불량 비트를 구제 가능하게 되어 있다.
워드선 선택 회로(16)가 복수의 워드선(WL)으로부터 1개의 워드선을 선택하여, 비트선 트랜스퍼 신호(BT)에 의해, 선택된 워드선에 대응하는 비트선 쌍과 센스 앰프의 접속과 분리를 제어한다. 이 비트선 트랜스퍼 신호(BT)의 전위가 비트선 트랜스퍼 게이트 제어 회로(22)에 의해 생성되어 판독 동작, 기록 동작 및 시험 모드에 있어서, 각각 대응하는 전위로 제어된다.
칼럼 선택 회로(18)가 복수의 비트선 쌍으로부터 1조의 비트선 쌍을 선택하고, 선택된 비트선 쌍에 접속된 센스 앰프 출력이 입출력 회로(20)를 경유하여 출 력된다. 또한, 입력 데이터가 입출력 회로(20)를 경유하여 선택된 비트선 쌍에 공급된다.
도 1의 반도체 기억 장치의 동작에 따르면, 프리차지 상태로부터, 제1 커맨드(CMD1)에 응답하여, 셀 어레이 제어 회로(24)가 워드선 선택 회로(16)에 새로운 워드선의 선택을 시킨다. 워드선(WL)이 선택 전위에 구동되면, 메모리 셀(MC)에 축적된 전하에 의해, 비트선 쌍의 메모리 셀측의 비트선의 전위가 약간 변동한다. 이 상태로 비트선 트랜스퍼 게이트가 도통하고 비트선 쌍과 센스 앰프가 접속되어 있다. 그리고, 센스 앰프가 활성화되고, 비트선 쌍의 전위차가 증폭되고 비트선 쌍이 H 레벨과 L 레벨로 구동된다. 이 제1 커맨드(CMD1)는 SDRAM에 있어서의 액티브 커맨드에 대응한다.
다음으로, 제2 커맨드(CMD2)에 응답하여, 칼럼 선택 회로(18)가 비트선 쌍을 선택하여, 대응하는 센스 앰프의 출력이 입출력 회로(20)로 출력된다. 그리고, 입출력 회로(20)가 소정의 타이밍으로 출력된 데이터 신호를 입출력 단자(DQ)로부터 출력한다. 또는, 입출력 단자(DQ)에 입력된 데이터 신호가, 선택된 비트선 쌍의 센스 앰프로 유도된다. 이 제2 커맨드(CMD2)는 SDRAM에 있어서의 리드, 라이트 커맨드에 대응한다.
마지막으로, 제3 커맨드(CMD3)에 응답하여, 워드선이 비선택 상태가 되고, 비트선 쌍과 센스 앰프가 프리차지된다. 제3 커맨드(CMD3)는 프리차지 커맨드에 대응한다.
또한, 의사 SRAM의 경우는, 한 번의 외부 입력 커맨드에 대해, 내부에서 자 동적으로 3개의 커맨드(CMD1, 2, 3)를 시계열로 발생시키고 있다.
도 2는 본 실시형태에 있어서의 반도체 기억 장치의 상세 회로도이다. 도 2에는 3개의 비트선 쌍(BL1, /BL1∼BL3, /BL3)과, 그에 대응하는 3개의 센스 앰프(SA1∼SA3)가 도시되어 있다. 비트선 쌍과 센스 앰프는 비트선 트랜스퍼 게이트(BT1∼BT3)를 통해 접속된다. 그리고, 비트선 쌍과 워드선(WL)의 2개의 교차 위치 중 한쪽의 위치에, 트랜지스터와 커패시터로 이루어지는 메모리 셀(MC1∼MC3)이 배치된다.
센스 앰프(SA1)는 P채널 트랜지스터(P1)와 N채널 트랜지스터(Q1)로 이루어지는 제1 CMOS 인버터와, 트랜지스터(P2, Q2)로 이루어지는 제2 CMOS 인버터를 입출력 단자로 교차 접속한 래치 회로이다. 다른 센스 앰프도 동일한 구성이다. 그리고, P채널 트랜지스터(P1, P2)의 공통 노드가 센스 앰프 활성화 트랜지스터(PA)를 통해 셀 전원(Vii)에 접속되고, N채널 트랜지스터(Q1, Q2)의 공통 노드가 센스 앰프 활성화 트랜지스터(QA)를 통해 그라운드 전원에 접속되며, 이들의 센스 앰프 활성화 트랜지스터의 게이트에 센스 앰프 활성화 신호 PSA(L 레벨), NSA(H 레벨)가 인가되면 센스 앰프가 활성화된다.
비트선 쌍(BL1, /BL1∼BL3, /BL3)이 프리차지 레벨(Vii/2)로 프리차지되어 있는 상태에서, 워드선(WL)이 선택되어 H 레벨로 구동되면, L 레벨을 기억하고 있는 메모리 셀(MC1, 2, 3)에 의해, 비트선(/BL1, /BL2, /BL3)이 함께 약간 저하한다. 이 비트선의 전위가 도통 상태의 비트선 트랜스퍼 게이트(BT1, 2, 3)를 통해 센스 앰프(SA1, 2, 3)에 전해진다. 그 상태로, 센스 앰프 활성화 신호(PSA, NSA)가 구동되면, 각 센스 앰프가 비트선 쌍의 전위차를 증폭하여 양 비트선을 전원(Vii) 레벨과 그라운드 레벨로 구동한다.
도 2의 회로도에서 명확해진 바와 같이, 인접하는 비트선 쌍(BL1, /BL1과 BL2, /B2) 중, 비트선(/BL1, BL2)이 인접하여 배치되고, 양자는 기생 용량에 의한 커플링 노이즈를 상호 부여한다. 예컨대, 센스 앰프(SA2)의 구동에 의해 비트선(BL2)이 H 측으로 구동되면, 그에 따른 노이즈가 비트선(/BL1)으로 전해져, 비트선(/BL1)의 전위가 상승한다. 따라서, 센스 앰프(SA1)의 구동 동작이 언밸런스 특성에 의해 지연되면, 비트선 쌍(BL1, /BL1) 사이의 전위차가 작아지고, 센스 앰프(SA1)의 오동작의 원인이 된다.
또한, 인접하는 센스 앰프(SA1, SA2)의 사이도 기생 용량에 의한 커플링 노이즈를 상호 부여하게 된다. 따라서, 상기와 같은 이유에 의해, 센스 앰프의 오동작의 원인이 된다.
도 3, 도 4는 본 실시형태에 있어서의 테스트 패턴을 설명하는 도이다. 도 3, 도 4에는, 4개의 비트선 쌍(BL1, /BL1∼BL4, /BL4)과, 워드선(WL1)과, 이들의 교차 위치의 메모리 셀(MC1∼MC4)과, 홀수 비트선 쌍에 접속되는 센스 앰프(SA1, SA3)와, 짝수 비트선 쌍에 접속되는 센스 앰프(SA2, SA4)가 도시되어 있다. 그리고, 센스 앰프(SA2, SA4)에는 이들에 대응하는 비트선 쌍의 전압 파형이 도시되어 있다. 어느 것이나 센스 앰프(SA2)가 시험 대상의 센스 앰프이며, 메모리 셀(MC2)을 판독했을 때의 판독 데이터에 대해 오류가 체크된다.
도 3에서는, 센스 앰프(SA2)의 오동작을 유발하는 특정 테스트 패턴으로서 메모리 셀(MC1∼MC4)에, L, L, H, L의 데이터가 기억되어 있다. 우선, 워드선(WL1)이 선택 전위로 구동되면, 각 메모리 셀의 데이터에 대응하여 비트선 쌍에 미소한 전위차가 생성된다. 메모리 셀에 접속되는 비트선의 전위가 변화되어, 접속되지 않는 비트선의 변화하지 않는 전위는 기준 전위로서 기능한다.
그리고, 양측의 센스 앰프(SA1∼SA4)가 활성화되면, (1) 센스 앰프(SA1)에 의해 비트선(/BL1)이 L 레벨로 구동되고 기생 용량(Cp1)을 통해 기준 전위를 갖는 인접 비트선(BL2)에 노이즈가 주어지고, 그 기준 레벨이 저하한다[센스 앰프(SA2) 내의 파형(BL2) 참조]. 또한, (2) 센스 앰프(SA3)에 의해 비트선(/BL3)이 H 레벨로 구동되면, 기생 용량(Cp2)을 통해, 기준 전위를 갖는 인접 비트선(BL4)에 노이즈가 주어져 기준 레벨이 상승한다. 그리고, (3) 센스 앰프(SA4)로부터 인접하는 센스 앰프(SA2)의 비트선(/BL2)측의 노드에 기생 용량(Cp3)을 통해 노이즈가 주어져, L 레벨일 비트선(/BL2)의 전위가 상승한다.
상기와 같이 인접 비트선과 인접 센스 앰프로부터의 커플링 노이즈가 최악의 패턴이 되면, 타겟 메모리 셀(MC2)의 비트선 쌍 중, 비트선(BL2)은 L 레벨측으로 인하되고, 비트선(/BL2)은 H 레벨측으로 인상된다. 그리고, 센스 앰프(SA2)가 언밸런스한 특성을 갖고 있으면, 비트선 쌍(BL2, /BL2)을 역방향으로 구동하여, 역데이터를 판독하는 오동작을 한다. 이 경우에, 메모리 셀(MC2)의 셀 커패시터의 용량이 작으면, 상기 오동작의 확률이 높게 된다.
도 4에서는, 센스 앰프(SA2)의 오동작을 유발하는 특정 테스트 패턴으로서 메모리 셀(MC1∼MC4)에, H, H, L, H의 데이터가 기억된다. 이 테스트 패턴 시에도, 도 3과 동일하게, 인접 비트선 사이의 기생 용량과 인접 센스 앰프 사이의 기생 용량에 의한 커플링 노이즈에 의해 센스 앰프(SA2)의 오동작이 생긴다.
즉, 워드선(WL1)을 선택 전위로 구동한 후, 센스 앰프(SA1∼SA4)를 활성화하면, (1) 센스 앰프(SA1)에 의해 비트선(/BL1)이 H 레벨측으로 구동되고 그것이 기생 용량(Cp1)을 통해 비트선(BL2)에 노이즈를 부여하고, 비트선(BL2)의 전위가 상승한다. 또한, (2)센스 앰프(SA3)에 의해 비트선(/BL3)이 L 레벨측으로 구동되면, 기생 용량(Cp2)을 통해 비트선(BL4)에 노이즈를 부여하고, 그 전위가 저하한다. 그리고, (3) 센스 앰프(SA4)가 빠른 동작에 의해 비트선(BL4)이 L 레벨측으로 구동되고, 기생 용량(Cp3)을 통해 인접 센스 앰프(SA2)의 비트선(/BL2)의 노드에 노이즈를 부여한다. 그 결과, 센스 앰프(SA2)에 의한 비트선 쌍(/BL2, BL2)의 레벨이 반전하여 역데이터가 판독된다. 이 경우도, 메모리 셀(MC2)의 셀 커패시터의 용량이 작으면, 오동작의 확률이 높게 된다.
본 실시형태에 있어서의 시험 방법에서는, 언밸런스한 특성을 갖는 센스 앰프를 검출하기 위해, 상기의 인접 비트선과 센스 앰프로부터 받는 간섭이 큰 특정 테스트 패턴을 기록한 상태에서, 타겟 메모리 셀(MC2)의 데이터를 판독하고, 잘못된 데이터가 판독되지 않는가를 체크한다.
또한, 메모리 셀(MC2)의 셀 커패시터의 용량이 작은 경우에, 센스 앰프의 언밸런스한 특성과 함께, 오동작이 생긴다.
그래서, 상기의 특정 테스트 패턴을 기록하는 것에 부가하여, 타겟 메모리 셀(MC2)에는 통상의 센스 앰프의 구동 레벨(Vii와 그라운드)보다도, 프리차지 레 벨(Vii/2)에 가까운 중간 전위를 기록한다. 중간 전위를 기록함으로써, 실효적으로 셀 커패시터의 용량이 작은 경우를 재현할 수 있다. 즉, 중간 전위를 기록하는 것으로, 타겟 메모리 셀을 판독할 때, 워드선(WL1) 선택 시에 있어서의 비트선의 전위의 변화량을 작게 할 수 있다. 이 현상은 용량이 작은 셀 커패시터에 통상의 레벨(Vii와 그라운드)을 기록한 경우와 동등하다.
도 5는 본 실시형태에 있어서의 메모리 셀에의 중간 전위를 복원하는 방법을 설명하는 파형도이다. 도 6, 도 7은 본 실시형태에 있어서의 메모리 셀에의 중간 전위를 복원하는 경우의 각 메모리 셀의 데이터와 메모리 회로를 도시한 도면이다. 도 6, 도 7의 특정 테스트 패턴은 전술의 도 3, 4에 대응한다. 또한, 도 5 중의 비트선(/BL2)의 중간 전위가 도 3, 도 6에 대응하고, 비트선(BL2)의 중간 전위가 도 4, 도 7에 대응한다.
도 6에 있어서, 타겟 워드선(WL1)에는 4개의 메모리 셀(MC11, MC21, MC31, MC41)이 접속되고, 메모리 셀(MC21)이 타겟 메모리 셀이며, 센스 앰프(SA2)가 시험 대상의 센스 앰프이다. 이들의 4개의 메모리 셀에는, 도 3과 동일하게, L, L, H, L의 데이터가 기록되어 있다. 한편, 타겟 메모리 셀(MC21)과 동일한 비트선(/BL2)에 접속되는 메모리 셀(MC22, MC25, MC26)에는, 타겟 메모리 셀(MC21)과 역의 데이터(H 레벨)가 기록되어 있다. 한편, 타겟 이외의 메모리 셀(MC11, MC31, MC41)과 동일한 비트선에 접속되는 메모리 셀(MC12, MC15, MC16, MC32, MC35, MC36, MC42, MC45, MC46)에는, 메모리 셀(MC11, MC31, MC41)과 동일한 데이터가 기억되어 있다.
이하에서는, 타겟 메모리 셀(MC21)의 워드선(WL1)을 타겟 워드선(TWL)이라 칭한다. 또한, 타겟 메모리 셀(MC21)과 동일한 비트선(/BL2)에 접속되는 메모리 셀(MC22, MC25, MC26)의 워드선(WL2, WL5, WL6)을 디스터브 워드선(DWL)이라 칭한다.
다음으로, 도 5를 참조하여, 타겟 메모리 셀(MC21)에 중간 전위를 복원하는(기록하는) 방법을 설명한다. 도면 중, 5개의 전원은 외부 전원(VDD), 그라운드 전원(VSS), 승압 전원(VPP), 셀 전원(Vii), 워드선의 비선택 전위 전원(VNN)(부전압)이다. 도 5에서는, 제1 시험 모드 기간(T1)에 메모리 셀(MC21)에 중간 전위가 복원되고 그 후의 판독 기간(T2)에 메모리 셀(MC21)이 판독된다.
도 6의 특정 테스트 패턴이 기록된 경우에 대해 설명한다. 특정 패턴이 기록된 후, 제1 시험 모드 기간(T1)에서는, 프리차지 상태로, 타겟 워드선(TWL)이 선택 전위의 승압 전원(VPP)까지 구동된다. 이에 따라, 비트선(/BL2)이 프리차지 레벨(Vii/2)로부터 약간 저하한다. 이 때, 비트선 트랜스퍼 신호(BT)가 전원(VDD) 레벨에 있고, 비트선 쌍이 센스 앰프에 접속되어 있으므로, 이 비트선(/BL2)의 레벨 저하는 센스 앰프로 전해진다. 그리고, 일단 비트선 트랜스퍼 신호(BT)를 저하시켜 센스 앰프를 비트선으로부터 분리시킨 상태로, 센스 앰프가 활성화된다(PSA, NSA). 이에 따라, 센스 앰프가 2개의 노드를 증폭하고, 노드 BL2를 H 레벨로 노드 /BL2를 L 레벨로 구동한다. 이 상태로 비트선 트랜지스터 신호(BT)가 승압 전원(VPP) 레벨까지 상승하여, 센스 앰프와 비트선 쌍이 완전히 접속되고, 비트선 쌍(BL2, /BL2)의 레벨도 완전히 H 레벨과 L 레벨로 구동된다. 이상이 기간(T11)의 동작이다.
다음으로, 중간 전위 생성 기간(T12)에서는, 타겟 워드선(TWL)을 선택 전위 로 유지한 상태로, 비트선 트랜스퍼 신호(BT)가 그라운드(VSS)에 구동되고, 비트선 쌍이 센스 앰프로부터 분리된다. 즉, 비트선 쌍이 플로팅 상태로 된다. 이 상태로, 디스터브 워드선(DWL)(WL2, WL5, WL6)을 순차 또는 일제히 선택 전위의 VPP로 구동한다(단 , 도 5에는 4개의 DWL이 구동하고 있지만, DWL의 수는 적절하게 선택됨). 즉, 타겟 워드선(TWL)에 부가하여, 디스터브 워드선(DWL)이 다중 선택된다.
워드선(WL2)이 구동되면, 타겟 메모리 셀과 역데이터의 H 레벨을 기억한 메모리 셀(MC22)로부터 전하가 유출하여, 비트선(/BL2)과의 용량 분할에 기초하는 레벨까지, 비트선(/BL2)의 전위가 상승한다. 워드선(WL5, WL6)이 구동되더라도 동일한 동작에 의해, 비트선(/BL2)의 전위가 조금씩 상승한다. 비트선 쌍이 센스 앰프로부터 분리되고 있으므로, 상기의 중간 전위로의 상승이 가능하게 된다. 비트선 쌍이 센스 앰프에 접속되어 있으면, 센스 앰프의 구동에 의해, 비트선(/BL2)은 그라운드 레벨(VSS)의 상태로 유지된다. 또한, 특허 문헌 1과 같이, 센스 앰프가 비활성 상태이더라도, 비트선 쌍에 접속되어 있으면, 비트선(/BL2)의 전위 변화에 응답하여 비활성 상태의 센스 앰프가 일시적으로 구동 동작한다. 따라서, 중간 전위를 생성하기 위해서는, 비트선을 센스 앰프로부터 분리하여 플로팅 상태로 해 두는 것이 필요하다.
이 때, 타겟 메모리 셀의 비트선 쌍 이외의 비트선 쌍의 메모리 셀에는, 타겟 워드선(WL1)에 접속되는 타겟 메모리 셀 이외의 메모리 셀과 동일한 데이터가 기록되고 있으므로, 디스터브 워드선(DWL)이 구동되더라도, 타겟의 비트선 쌍(/BL2, BL2) 이외의 비트선 쌍의 전위는 변화하지 않는다.
그리고, 리셋 기간(T13)에, 모든 워드선(TWL, DWL)이 비선택 전위로 내려가면, 타겟 메모리 셀(MC21)에는 프리차지 레벨(Vii/2)과 그라운드의 사이의 중간 전위가 복원된다. 즉, 도 5 중의 전압(dV)이 타겟 메모리 셀(MC21)로 복원되게 된다. 이 리셋 기간에 비트선 쌍이나 센스 앰프는 프리차지된다.
제1 시험 모드(T1)의 후에, 타겟 워드선(TWL)(WL1)을 선택 전위로 구동하여 타겟 메모리 셀(MC21)의 데이터가 판독된다. 이 판독 동작은 특정 테스트 패턴이 기록되어 인접 비트선과 센스 앰프로부터 가장 간섭을 받는 상태이며, 또한, 타겟 메모리 셀(MC21)의 셀 커패시터가 작은 경우의 동작과 동일하다. 따라서, 판독 데이터가 옳은지의 여부를 체크하는 것으로, 센스 앰프(SA2)가 특성에 언밸런스가 있는 불량 센스 앰프인지의 여부를 검출할 수 있다.
도 7의 특정 테스트 패턴이 기록된 경우도, 상기와 동일한 동작이 된다. 단, 타겟 메모리 셀(MC21)에 H 레벨이 기억되어 있고, 디스터브 워드선(DWL)을 다중 선택하면, 도 7에 도시되는 바와 같이, 메모리 셀(MC22, MC25, MC26)의 L 레벨에 의해, 비트선(/BL2)의 H 레벨은 순차 저하하여, 프리차지 전위(Vii/2)와 H 레벨(Vii) 사이의 중간 전위가 된다. 이 중간 전위가 타겟 메모리 셀(MC21)로 복원된다.
도 8은 본 실시형태에 있어서의 비트선 트랜스퍼 제어 회로와 동작 논리값표를 도시한 도면이다. 비트선 트랜스퍼 제어 회로(22)는 P채널 트랜지스터(P10, P11)와 N채널 트랜지스터(Q12)로 구성된다. 그리고, 동작 논리값표에 도시되는 바와 같이, 제어 신호(A, B)의 조합에 의해, 비트선 트랜스퍼 신호(BT)는 트랜지스터(Q12)가 도통하여 그라운드 레벨(VSS)로, 트랜지스터(P11)가 도통하여 전원 레 벨(VDD)로, 트랜지스터(P10)가 도통하여 승압 레벨(VPP)로 각각 제어된다. 통상의 판독, 기록 동작에서는, 제어 신호(A, B)의 조합에 의해, 상기와 같이 비트선 트랜스퍼 신호(BT)의 전위가 제어된다.
그리고, 본 실시형태에서는, 테스트 신호(BT 0ff Test)가 NAND 게이트(G1, G2, G3)의 입력에 주어져, 이 테스트 신호는 통상 동작에서는 H 레벨로 유지되지만, 중간 전위 생성 기간(T12)(도 5참조)에서는 L 레벨로 된다. 이에 따라, NAND 게이트(G1∼G3)의 출력은 제어 신호(A, B)에 상관없이 모두 전부 H 레벨이 되어, 트랜지스터(Q12)만이 도통하여, 비트선 트랜스퍼 신호(BT)는 그라운드 레벨(VSS)이 된다. 이에 따라, 워드선 선택 회로(16)에 의해 선택되어 있던 한 쌍의 비트선 트랜스퍼 신호(BT)는 그라운드 레벨이 되어, 비트선 쌍이 센스 앰프로부터 분리되고 플로팅 상태가 된다. 상기의 테스트 신호(BT Off Test)가 후술하는 제1 시험 모드 커맨드에 대응한다.
도 9는 본 실시형태에 있어서의 중간 전위의 레벨을 도시한 도면이다. 전술의 설명에서는, 1개의 타겟 메모리 셀(MC21)에 대해, 그것과 반전 데이터가 기록된 3개 또는 4개의 디스터브측의 메모리 셀을 이용했다. 그러나, 이들의 개수에 한정되지 않고, 타겟 메모리 셀의 개수와 디스터브측의 메모리 셀의 개수를 적절하게 선택하는 것으로, 각각의 개수에 대응한 중간 전위를 생성할 수 있다. 도 9는 그것을 나타내고 있다.
종축은 비트선에 생성되는 전위 레벨을 나타내고, 내부의 셀전원(Vii)이 1.6 V, 프리차지 레벨(Vii/2)이 0.8 V인 예이다. 횡축은 디스터브측의 메모리 셀의 수 이다. 그리고, 타겟 메모리 셀의 수, 또는 타겟 메모리 셀과 동일한 데이터를 기억하는 메모리 셀의 수가 1개, 4개, 8개의 경우로 나뉘어져, 생성되는 중간 전위가 플롯되어 있다. 이와 같이, 디스터브측의 메모리 셀의 개수를 타겟 메모리 셀과 동일한 데이터를 기억하는 메모리 셀의 개수도 포함시켜, 적절하게 선택하는 것으로, 목표로 하는 중간 전위[프리차지 레벨(Vii/2)과 Vii 또는 그라운드와의 중간 전위]를 생성할 수 있다.
도 10, 도 11은 본 실시형태에 있어서의 제1 시험 시퀀스의 흐름도이다. 도 10, 도 11은 하나의 센스 앰프를 시험할 때의 시퀀스를 도시한다. 따라서, 모든 센스 앰프를 시험하기 위해서는, 칼럼 어드레스를 인크리먼트 또는 디크리먼트하여 4조의 비트선 쌍을 변이하면서, 각각의 센스 앰프에 있어서 도 10, 도 11의 시험 시퀀스가 실행된다.
우선, 피시험 메모리 장치가 시험 장치에 접속되고, 시험 장치로부터의 제어 커맨드에 의해 메모리 장치가 시험의 동작을 행하여, 판독된 데이터로부터 시험 장치가 오동작을 체크한다.
최초에, 특정 테스트 패턴의 기입이 행해진다. 타겟 워드선을 선택하여, 타겟 셀(MC21)과 인접하는 3개의 셀(MC11, MC31, MC41)에, 테스트 패턴의 데이터를 기록한다(S10). 테스트 패턴은 전술과 같이 LLHL 또는 HHLH이다. 계속해서, 디스터브측의 워드선을 선택하여, 타겟 메모리 셀과 동일한 비트선의 메모리 셀에는 상기 테스트 패턴과는 반전 데이터를, 인접하는 비트선의 메모리 셀에는 상기 테스트 패턴과 동일한 데이터를 각각 기록한다(S12).
다음으로, 도 5에 도시한 바와 같이, 타겟 워드선(TWL)을 선택하여 센스 앰프를 활성화하여 비트선 쌍을 H, L 레벨로 구동한 후, 제1 시험 모드에 엔트리한다. 즉, 테스트 신호(BT Off Test)를 L 레벨로 하고, 비트선을 센스 앰프로부터 분리하여 플로팅 상태로 한다. 그 상태로, 디스터브측의 워드선을 다중 선택(타겟 워드선과 다중 선택)하여, 타겟의 비트선 전위를 중간 전위로 한다. 그리고, 모든 워드선을 비선택 레벨로 하고, 생성한 중간 전위를 타겟 셀(MC21)에 기록한다(S14, S16). 이것으로서, 타겟 메모리 셀이 실효적으로 커패시터 용량이 작은 셀이 된다.
이상의 공정에 의해, 타겟 메모리 셀의 인접 비트선이나 타겟의 센스 앰프에 인접하는 센스 앰프의 비트선에 특정 테스트 패턴이 기록되고, 타겟 메모리 셀이 실효적으로 커패시터 용량이 작은 상태가 된다. 그리고, 타겟 워드선을 선택하여, 센스 앰프를 활성화하고, 타겟 메모리 셀의 데이터를 판독한다. 시험 장치는 판독 데이터가 옳은지의 여부로, 그 워드선과 비트선에 대해 불량이 존재하는지의 여부를 판정한다(S18). 시험 장치는 동작 시험의 패스이거나 페일(fail)의 판정 결과를 칼럼 어드레스에 대응하여 기록한다(S19).
이 시험은 센스 앰프의 불량을 검출하기 위한 것이므로, 1개의 타겟 메모리 셀을 실효적으로 작은 용량의 상태로 하여 리드 동작을 행하면, 리드 데이터로부터 센스 앰프의 양호, 불량을 체크할 수 있다. 따라서, 센스 앰프에 접속되는 하나의 메모리 셀의 판독 동작에 의해 센스 앰프의 불량을 체크할 수 있다.
그러나, 제1에, 불량 비트에 대해 용장 비트선 쌍으로 대체하는 칼럼 용장과, 용장 워드선으로 대체하는 워드 용장이 가능하다. 일반적으로, 단일 불량에 대 해서는 워드 용장이 행해지고, 복수 불량에 대해서는 칼럼 용장이 행해진다. 본 실시형태에서는, 센스 앰프의 불량을 검출하여 용장측으로 대체할 필요가 있으므로, 칼럼 용장으로 되는 것이 필요하게 된다. 그래서, 본 실시형태에서는, 일단 불량이 검출되면 동일한 비트선에 복수의 불량이 검출되도록 메모리 장치를 의사적으로 동작시킨다.
제2에, 공통의 센스 앰프를 양측의 비트선 쌍이 공유하는 공유 센스 앰프 타입의 경우에는, 한쪽의 비트선 쌍에 불량이 검출되면 다른쪽의 비트선 쌍에도 불량을 발생시켜 양 비트선 쌍이 공유하는 센스 앰프가 용장측으로 바꾸도록 한다. 그래서, 본 실시형태에서는, 일단 불량이 검출되면 센스 앰프와 반대측의 비트선 쌍에도 불량이 검출되도록 메모리 장치를 의사적으로 동작시킨다. 이 점을 도 12로 설명한다.
도 12는 도 11의 시험 시퀀스를 설명하기 위한 도이다. 도 1에도 도시한 바와 같이, 셀 어레이의 양측에 센스 앰프열이 배치되어, 도면 중 파선으로 둘러싼 2개의 비트선 쌍(BLx, /BLx와 BLz, /BLz)가 공통의 센스 앰프를 공유하고 있다. 따라서, 비트선 쌍(BLx, /BLx)에서 판독 데이터에 불량이 검출되면, 센스 앰프의 반대측의 비트선 쌍(BLz, /BLz)에도 불량이 검출되도록 한다.
도 11의 시험 시퀀스(S22∼S28)는 상기 제1 동작 시퀀스에 대응하여, S30∼S34는 상기 제2 동작 시퀀스에 대응한다. 우선, 시험 장치가 제2 시험 모드 커맨드(CMD4)를 발행하여 메모리 장치를 제2 시험 모드에 엔트리한다(S22). 그리고, 시험 장치가 워드선을 리셋하는 커맨드(CMD3)를 투입하고, 또한 타겟 워드선과 상이 한 워드선을 선택하는 커맨드(CMD1)를 투입한다(S24). 그리고, 타겟 메모리 셀의 비트선 쌍의 데이터를 판독하는 커맨드(CMD2)를 투입하여, 타겟 메모리 셀의 데이터를 판독하고, 오류 판정을 행한다(S26). 상기의 공정(S24, S26)을 소정 횟수 반복한다(S28).
도 13은 상기의 커맨드(CMD1, 2, 3, 4)를 갖는 메모리 장치의 구성도이다. 다이내믹 메모리의 동작은 SDRAM의 경우는 비트선 쌍을 프리차지 레벨로, 워드선을 비선택 레벨로 리셋하는 프리차지 커맨드와, 로우 어드레스와 함께 주어진 워드선을 선택하여 센스 앰프를 활성화하는 액티브 커맨드와, 칼럼 어드레스와 함께 주어진 비트선 쌍을 선택하여 데이터를 입출력하는 리드 커맨드 또는 라이트 커맨드에 응답하여, 각각 동작한다. 도 13에 도시한 워드선 선택 커맨드(CMD1)가 액티브 커맨드에, 리드/라이트 커맨드(CMD2)가 리드 커맨드 또는 라이트 커맨드에, 워드선 리셋 커맨드(CMD3)가 프리차지 커맨드에 각각 대응한다.
그리고, 전술의 제2 시험 모드 커맨드(CMD4)가 투입되면, AND 게이트(G10, G11)에 의해, 그 후에 투입되는 워드선 선택 커맨드(CMD1)와 워드선 리셋 커맨드(CMD3)가 셀 어레이 제어 회로(24)에 주어져 없어진다. 즉, 시험 장치가 워드선 리셋 커맨드(CMD3)를 부여하여 워드선을 리셋하거나, 새로운 로우 어드레스를 지정하여 워드선 선택 커맨드(CMD1)를 부여하여 상이한 워드선을 선택하더라도, 메모리 장치 내에서는 이들 커맨드가 무효화되어 타겟 워드선(TWL)의 선택 상태가 유지된다.
따라서, 시험 장치가 도 11의 시퀀스 공정(S24, S26)을 복수회 반복하더라 도, 메모리 장치는 타겟 메모리 셀의 데이터의 출력을 계속하게 된다. 따라서, 시험 장치는 상이한 워드선을 구동하더라도, 타겟 메모리 셀의 판독 데이터를 수신하여, 도 10의 공정(S20)과 동일한 판정 결과를 얻게 된다. 따라서, 시험 장치가 타겟 메모리 셀을 판독한 때에 불량을 검출하면, 그 동일한 비트선 쌍에 대해 복수회 불량을 검출하는 것이 된다. 그 결과, 시험 장치는 동일한 비트선 쌍에 대해 복수의 불량 비트를 검출하여, 칼럼 용장을 실행하는 것이 된다.
또한, 도 11로 되돌아가, 시험 장치는 타겟 메모리 셀의 비트선 쌍과 센스 앰프를 공유하는 반대측의 비트선 쌍에 있어서의 상이한 워드선을 선택하는 커맨드(CMD1)를 투입한다(S30). 단, 이 때도 제2 시험 모드에 엔트리하고 있으므로, 이 커맨드(CMD1)는 무효가 되어, 타겟 워드선의 선택이 계속된다. 따라서, 시험 장치가 반대측의 비트선 쌍을 리드하는 커맨드(CMD2)를 투입하면, 타겟 메모리 셀의 데이터가 동일한 센스 앰프로부터 판독된다(S32). 이에 따라, 시험 장치는 반대측의 비트선 쌍에 불량 비트를 검출한다. 이 공정(S30, S32)을 소정 횟수 반복하는 것으로, 시험 장치는 반대측의 비트선 쌍에 복수의 불량 비트를 검출하여, 칼럼 용장에 의해 용장 비트선 쌍으로 대체한다.
타겟으로 하는 센스 앰프의 양측의 비트선 쌍을 용장 비트선 쌍으로 대체하는 칼럼 용장을 하는 것으로, 불량이 검출된 센스 앰프가 완전히 용장측으로 대체된다.
도 14는 본 실시형태에 있어서의 제2 시험 시퀀스의 흐름도이다. 제2 시험 시퀀스는 도 10의 공정(S10∼S20)에 계속해서, 도 14의 공정(S42∼S54)이 행해진 다. 제1 시험 시퀀스에서는, 도 11에서 제2 시험 모드에 엔트리했지만, 제2 시험 시퀀스에서는, 도 14에서 제3 시험 모드에 엔트리한다(S42).
도 15는 제3 시험 모드 커맨드(CMD5)를 갖는 메모리 장치의 구성도이다. 워드선 선택 커맨드(CMD1)와, 리드/라이트 커맨드(CMD2)와, 워드선 리셋 커맨드(CMD3)는 도 13과 동일하다. 도 15의 메모리 장치에는 판독 데이터를 기억하는 레지스터(22)와, 제3 시험 모드 커맨드(CMD5)에 응답하여 전환되는 선택 회로(24)가 설치된다. 통상 동작에서는 칼럼 선택 회로(18)와 입출력 회로(20)가 선택 회로(24)에 의해 접속되고, 칼럼 선택 회로(18)로 선택된 칼럼의 판독 데이터가 입출력 회로(20)에 도출된다. 한편, 제3 시험 모드 커맨드(CMD5)가 투입되면, 그에 응답하여, 선택 회로(24)는 레지스터(22)에 기억한 이전의 판독 데이터를 선택하여 입출력 회로(20)에 도출한다. 따라서, 제3 시험 모드에 엔트리되면, 커맨드(CMD1, 2, 3)에 의해 워드선이 변경되기도 하거나, 레지스터(22)로부터 이전에 기억된 판독 데이터가 출력된다.
상기의 제3 시험 모드를 이용하여, 타겟 메모리 셀의 판독 데이터를 동일한 비트선 쌍의 상이한 워드선의 어드레스에 대해서도 출력하여, 타겟 메모리 셀의 비트선 쌍에 복수의 불량 비트를 발생시킬 수 있다. 동일하게, 타겟의 센스 앰프와는 반대측의 비트선 쌍에 대해서도, 복수의 불량 비트를 발생시킬 수 있다.
도 14로 되돌아가, 시험 장치는 제3 시험 모드 커맨드(CMD5)를 투입하여, 메모리 장치를 제3 시험 모드에 엔트리한다(S42). 시험 장치는 워드선 리셋 커맨드(CMD3)를 투입하고, 또한 타겟 워드선과 상이한 워드선을 선택하는 커맨드(CMD1) 를 투입한다(S44). 이에 따라 셀 어레이(CA)에서는, 상이한 워드선이 구동되어 센스 앰프가 활성화된다. 그리고, 시험 장치는 타겟셀과 동일한 비트선 쌍의 데이터를 판독하는 리드 커맨드(CMD2)를 투입하여, 출력되는 판독 데이터에 기초하여 오류 판정을 행한다(S46). 단, 제3 시험 모드에 엔트리되어 있으므로, 메모리 장치 내에서는 타겟 메모리 셀의 판독 데이터가 레지스터(22)에 기억되어 있고, 그 판독 데이터가 선택 회로(24)에 의해 선택되어 출력된다. 따라서, 시험 장치가 타겟 메모리 셀의 판독 데이터로부터 불량을 검출하면, 동일한 비트선 쌍의 상이한 워드선에 대해서도 불량을 검출한다. 상기 공정(S44, S46)이 소정 횟수 반복되어(S48), 그 결과, 시험 장치는 복수 불량 비트를 검출하여 칼럼 용장을 실행한다.
다음으로, 시험 장치는 타겟 메모리 셀의 비트선과 센스 앰프를 공유하는 반대측의 비트선 쌍에 있어서의 워드선을 선택하는 어드레스와 함께 워드선 선택 커맨드(CMD1)를 투입한다(S50). 그리고, 동일한 칼럼 어드레스를 지정하여 리드 커맨드(CMD2)를 투입한다(S52). 공정(S46)과 동일하게, 제3 시험 모드에서는, 레지스터(22) 내의 타겟 메모리 셀의 판독 데이터가 출력되므로, 시험 장치는 동일한 불량 결과를 얻는다. 그 결과, 시험 장치는 반대측의 비트선 쌍에 대해서도 칼럼 용장을 실행한다.
이상 설명한 바와 같이, 본 실시형태에 따르면, 다이내믹 타입의 메모리 장치에 있어서, 언밸런스한 특성을 갖는 센스 앰프를 검출할 수 있어, 메모리 장치의 수율을 향상시킬 수 있다.
이상의 실시형태를 정리하면, 다음 부기와 같다.
(부기 1)
복수의 워드선과, 복수의 비트선 쌍과, 상기 워드선과 비트선의 교차 위치에 배치된 복수의 메모리 셀과, 상기 비트선 쌍에 접속되어 상기 비트선 쌍의 전위차를 증폭하는 복수의 센스 앰프를 갖는 메모리 셀 어레이와,
상기 비트선 쌍을 대응하는 센스 앰프에 접속하는 비트선 트랜스퍼 게이트를 제어하는 비트선 트랜스퍼 제어 회로와,
상기 워드선을 선택하는 워드선 선택 회로를 가지고,
시험 모드에 있어서,
상기 워드선 선택 회로가 시험 대상의 센스 앰프에 접속되는 제1 비트선의 제1 메모리 셀에 대응하는 제1 워드선을 선택하여, 상기 센스 앰프가 활성화되어 상기 제1 비트선이 제1 또는 제2 전위로 증폭되고,
그 후, 상기 비트선 트랜스퍼 제어 회로가 상기 제1 비트선을 상기 센스 앰프로부터 분리시킨 상태에서, 상기 워드선 선택 회로가 상기 제1 비트선 상의 제2 메모리 셀로서 제1 메모리 셀과는 반대의 데이터가 기억되어 있는 제2 메모리 셀의 제2 워드선을 다중 선택하여 상기 제1 비트선의 전위를 중간 전위로 하고, 제1 워드선을 비선택 상태로 복귀하여 상기 중간 전위를 제1 메모리 셀에 기록하고,
그 후, 프리차지하고 나서, 상기 제1 메모리 셀의 데이터를 판독하는 것을 특징으로 하는 반도체 기억 장치.
(부기 2)
부기 1에 있어서,
상기 시험 대상의 센스 앰프에 접속되는 제1 비트선 쌍에 그 전위 레벨을 반전하는 크로스토크를 부여하는 특정 데이터 패턴을, 상기 제1 비트선 쌍에 인접하는 제2 비트선 쌍과 상기 제1 워드선에 속하는 제2 메모리 셀과, 시험 대상의 센스 앰프와 인접하는 센스 앰프에 접속되는 제4 비트선 쌍과 상기 제1 워드선에 속하는 제4 메모리 셀에 기록한 후에, 상기 제1 메모리 셀에 상기 중간 전위를 복원하고, 그 후, 상기 제1 메모리 셀의 데이터를 판독하여 판독 데이터의 오류의 유무가 체크되는 것을 특징으로 하는 반도체 기억 장치.
(부기 3)
부기 1에 있어서,
상기 시험 대상의 센스 앰프에 접속되는 제1 비트선 쌍에 그 전위 레벨을 반전하는 크로스토크를 부여하는 특정 데이터 패턴을, 상기 제1 비트선 쌍에 인접하는 제2 및 제3 비트선 쌍과 상기 제1 워드선에 속하는 제2 및 제3 메모리 셀과, 시험 대상의 센스 앰프와 인접하는 센스 앰프에 접속되는 제4 비트선 쌍과 상기 제1 워드선에 속하는 제4 메모리 셀에 기록한 후에, 상기 제1 메모리 셀에 상기 중간 전위를 복원하고, 그 후, 상기 제1 메모리 셀의 데이터를 판독하여 판독 데이터의 오류의 유무를 체크하는 것을 특징으로 하는 반도체 기억 장치.
(부기 4)
부기 3에 있어서,
상기 제2, 제1, 제3, 제4 비트선 쌍이 순서대로 배열되고, 상기 제1, 제4 비트선 쌍에 접속되는 센스 앰프가 비트선 양 단의 한쪽 측에 배치되며, 상기 제2, 제3 비트선 쌍에 접속되는 센스 앰프가 비트선 양 단의 다른쪽 측에 배치되고,
상기 제2, 제1, 제3, 제4 메모리 셀에 기록되는 상기 특정 데이터 패턴은 L, L, H, L의 데이터 패턴, 또는 H, H, L, H의 데이터 패턴인 것을 특징으로 하는 반도체 기억 장치.
(부기 5)
부기 4에 있어서,
상기 제2, 제3, 제4 비트선 쌍과 상기 제2 워드선의 교차 위치의 메모리 셀에는, 상기 제2, 제3, 제4 메모리 셀과 동일한 데이터가 기록되어 있는 것을 특징으로 하는 반도체 기억 장치.
(부기 6)
부기 4에 있어서,
상기 시험 모드에서는,
상기 제2, 제1, 제3, 제4 메모리 셀 및 비트선 쌍의 조합을 시프트하면서, 상기 제1 메모리 셀에 상기 중간 전위를 기록하고, 프리차지 후에 그 데이터를 판독하는 동작을 반복하는 것을 특징으로 하는 반도체 기억 장치.
(부기 7)
부기 1에 있어서,
상기 판독한 데이터에 오류가 검출된 때는, 상기 제1 비트선 쌍이 용장 비트선 쌍으로 대체되는 것을 특징으로 하는 반도체 기억 장치.
(부기 8)
부기 1에 있어서,
상기 판독한 데이터에 오류가 검출된 때는, 상기 제1 비트선 쌍에 부가하여, 상기 제1 비트선 쌍에 접속되는 센스 앰프의 반대측의 비트선 쌍도, 용장 비트선 쌍으로 대체되는 것을 특징으로 하는 반도체 기억 장치.
(부기 9)
부기 1에 있어서,
상기 메모리 셀 어레이는 용장 워드선과 용장 비트선 쌍을 가지고, 단 비트 불량 시에 용장 워드선으로의 대체가 행해지며, 복수 비트 불량 시에 용장 비트선으로의 대체가 행해지고,
상기 시험 모드에 있어서, 상기 제1 메모리 셀의 판독 데이터의 오류의 유무를 체크한 후, 상기 제1 워드선과 상이한 워드선을 선택하는 커맨드를 시험 장치로부터 수신하고, 그 커맨드에 상관없이 상기 제1 워드선의 선택 상태를 유지하여, 제1 메모리 셀의 데이터를 판독하는 동작을 반복하는 것을 특징으로 하는 반도체 기억 장치.
(부기 10)
부기 1에 있어서,
상기 메모리 셀 어레이는, 2개의 비트선 쌍에서 센스 앰프를 공유하는 구성을 가지고, 또한, 용장 비트선 쌍을 가지며,
상기 시험 모드에 있어서, 상기 시험 대상의 센스 앰프에 접속되는 한쪽의 비트선 쌍에 불량이 검출되면, 상기 센스 앰프의 반대측의 비트선 쌍에도 불량이 존재한다고 하는 시험 결과가 시험 장치에 주어져, 상기 시험 대상의 센스 앰프에 접속되는 양측의 비트선 쌍이 상기 용장 비트선 쌍으로 대체되는 것을 특징으로 하는 반도체 기억 장치.
(부기 11)
복수의 워드선과, 복수의 비트선 쌍과, 상기 워드선과 비트선의 교차 위치에 배치된 복수의 메모리 셀과, 상기 비트선 쌍에 접속되어 상기 비트선 쌍의 전위차를 증폭하는 복수의 센스 앰프를 갖는 메모리 셀 어레이를 가지고,
시험 모드에 있어서,
상기 시험 대상의 센스 앰프에 접속되는 제1 비트선 쌍에 그 전위 레벨을 반전하는 크로스토크를 부여하는 특정 데이터 패턴을, 상기 제1 비트선 쌍에 인접하는 제2 및 제3 비트선 쌍과 상기 제1 워드선에 속하는 제2 및 제3 메모리 셀과, 시험 대상의 센스 앰프와 인접하는 센스 앰프에 접속되는 제4 비트선 쌍과 상기 제1 워드선에 속하는 제4 메모리 셀에 기록하고,
그 후에, 상기 제1 메모리 셀에 상기 센스 앰프에 의해 증폭되는 제1 또는 제2 전위의 중간 전위를 복원하며,
그 후, 상기 제1 메모리 셀의 데이터를 판독하여 판독 데이터의 오류의 유무를 체크하는 것을 특징으로 하는 반도체 기억 장치.
(부기 12)
복수의 워드선과, 복수의 비트선 쌍과, 상기 워드선과 비트선의 교차 위치에 배치된 복수의 메모리 셀과, 상기 비트선 쌍에 접속되어 상기 비트선 쌍의 전위차 를 증폭하는 복수의 센스 앰프를 갖는 메모리 셀 어레이와,
상기 비트선 쌍을 대응하는 센스 앰프에 접속하는 비트선 트랜스퍼 게이트를 제어하는 비트선 트랜스퍼 제어 회로와,
상기 워드선을 선택하는 워드선 선택 회로를 갖는 반도체 기억 장치의 시험 방법에 있어서,
상기 워드선 선택 회로에, 시험 대상의 센스 앰프에 접속되는 제1 비트선의 제1 메모리 셀에 대응하는 제1 워드선을 선택시켜, 상기 센스 앰프를 활성화하여 상기 제1 비트선을 제1 또는 제2 전위로 증폭하는 공정과,
그 후, 상기 비트선 트랜스퍼 제어 회로에 의해 상기 제1 비트선을 상기 센스 앰프로부터 분리한 상태로, 상기 워드선 선택 회로에, 상기 제1 비트선 상의 제2 메모리 셀로서 제1 메모리 셀과는 반대의 데이터가 기억되어 있는 제2 메모리 셀의 제2 워드선을 다중 선택시켜 상기 제1 비트선의 전위를 중간 전위로 하고, 제1 워드선을 비선택 상태로 복귀하여 상기 중간 전위를 제1 메모리 셀에 기록하는 공정과,
그 후, 프리차지하고 나서, 상기 제1 메모리 셀의 데이터를 판독하는 공정을 갖는 반도체 기억 장치의 시험 방법.
(부기 13)
부기 12에 있어서,
또한, 상기 시험 대상의 센스 앰프에 접속되는 제1 비트선 쌍에 그 전위 레벨을 반전하는 크로스토크를 부여하는 특정 데이터 패턴을, 상기 제1 비트선 쌍에 인접하는 제2 비트선 쌍과 상기 제1 워드선에 속하는 제2 메모리 셀과, 시험 대상의 센스 앰프와 인접하는 센스 앰프에 접속되는 제4 비트선 쌍과 상기 제1 워드선에 속하는 제4 메모리 셀에 기록하는 공정을 가지고,
그 후, 상기 중간 전위를 제1 메모리 셀에 기록하는 공정을 행하는 것을 특징으로 하는 반도체 기억 장치의 시험 방법.
(부기 14)
부기 12에 있어서,
또한, 상기 시험 대상의 센스 앰프에 접속되는 제1 비트선 쌍에 그 전위 레벨을 반전하는 크로스토크를 부여하는 특정 데이터 패턴을, 상기 제1 비트선 쌍에 인접하는 제2 및 제3 비트선 쌍과 상기 제1 워드선에 속하는 제2 및 제3 메모리 셀과, 시험 대상의 센스 앰프와 인접하는 센스 앰프에 접속되는 제4 비트선 쌍과 상기 제1 워드선에 속하는 제4 메모리 셀에 기록하는 공정을 가지고,
그 후, 상기 중간 전위를 제1 메모리 셀에 기록하는 공정을 행하는 것을 특징으로 하는 반도체 기억 장치의 시험 방법.
(부기 15)
부기 14에 있어서,
상기 제2, 제1, 제3, 제4 비트선 쌍이 순서대로 배열되고, 상기 제1, 제4 비트선 쌍에 접속되는 센스 앰프가 비트선 양 단의 한쪽 측에 배치되며, 상기 제2, 제3 비트선 쌍에 접속되는 센스 앰프가 비트선 양 단의 다른쪽 측에 배치되고,
상기 제2, 제1, 제3, 제4 메모리 셀에 기록되는 상기 특정 데이터 패턴은 L, L, H, L의 데이터 패턴, 또는 H, H, L, H의 데이터 패턴인 것을 특징으로 하는 반도체 기억 장치의 시험 방법.
(부기 16)
부기 12에 있어서,
상기 판독한 데이터에 오류가 검출된 때는, 상기 제1 비트선 쌍을 용장 비트선 쌍으로 대체하는 공정을 갖는 것을 특징으로 하는 반도체 기억 장치의 시험 방법.
(부기 17)
부기 12에 있어서,
상기 판독한 데이터에 오류가 검출된 때는 상기 제1 비트선 쌍에 부가하여, 상기 제1 비트선 쌍에 접속되는 센스 앰프의 반대측의 비트선 쌍도, 용장 비트선 쌍으로 대체하는 공정을 갖는 것을 특징으로 하는 반도체 기억 장치의 시험 방법.
(부기 18)
복수의 워드선과, 복수의 비트선 쌍과, 상기 워드선과 비트선의 교차 위치에 배치된 복수의 메모리 셀과, 상기 비트선 쌍에 접속되어 상기 비트선 쌍의 전위차를 증폭하는 복수의 센스 앰프를 갖는 메모리 셀 어레이를 갖는 반도체 기억 장치의 시험 방법에 있어서,
상기 시험 대상의 센스 앰프에 접속되는 제1 비트선 쌍에 그 전위 레벨을 반전하는 크로스토크를 부여하는 특정 데이터 패턴을, 상기 제1 비트선 쌍에 인접하는 제2 및 제3 비트선 쌍과 상기 제1 워드선에 속하는 제2 및 제3 메모리 셀과, 시 험 대상의 센스 앰프와 인접하는 센스 앰프에 접속되는 제4 비트선 쌍과 상기 제1 워드선에 속하는 제4 메모리 셀에 기록하는 공정과,
그 후에, 상기 제1 메모리 셀에 상기 센스 앰프에 의해 증폭되는 제1 또는 제2 전위의 중간 전위를 복원하는 공정과,
그 후, 상기 제1 메모리 셀의 데이터를 판독하여 판독 데이터의 오류의 유무를 체크하는 공정을 갖는 것을 특징으로 하는 반도체 기억 장치의 시험 방법.
도 1은 본 실시형태에 있어서의 다이내믹형 반도체 기억 장치의 구성도.
도 2는 본 실시형태에 있어서의 반도체 기억 장치의 상세 회로도.
도 3은 본 실시형태에 있어서의 테스트 패턴을 설명하는 도면.
도 4는 본 실시형태에 있어서의 테스트 패턴을 설명하는 도면.
도 5는 본 실시형태에 있어서의 메모리 셀로의 중간 전위를 복원하는 방법을 설명하는 파형도.
도 6은 본 실시형태에 있어서의 메모리 셀로의 중간 전위를 복원하는 경우의 각 메모리 셀의 데이터와 메모리 회로를 도시한 도면.
도 7은 본 실시형태에 있어서의 메모리 셀로의 중간 전위를 복원하는 경우의 각 메모리 셀의 데이터와 메모리 회로를 도시한 도면.
도 8은 본 실시형태에 있어서의 비트선 트랜스퍼 제어 회로와 동작 논리값표를 도시한 도면.
도 9는 본 실시형태에 있어서의 중간 전위의 레벨을 도시한 도면.
도 10은 본 실시형태에 있어서의 제1 시험 시퀀스의 흐름도.
도 11은 본 실시형태에 있어서의 제1 시험 시퀀스의 흐름도.
도 12는 도 11의 시험 시퀀스를 설명하기위한 도면.
도 13은 커맨드(CMD1, 2, 3, 4)를 갖는 메모리 장치의 구성도.
도 14는 본 실시형태에 있어서의 제2 시험 시퀀스의 흐름도.
도 15는 제3 시험 모드 커맨드(CMD5)를 갖는 메모리 장치의 구성도.
<도면의 주요 부분에 대한 부호의 설명>
MC: 메모리 셀 WL: 워드선
BL: 비트선 SA: 센스 앰프
TWL: 타겟 워드선 DTW: 디스터브 워드선
MC21: 제1 메모리 셀

Claims (10)

  1. 복수의 워드선과, 복수의 비트선 쌍과, 상기 워드선과 비트선의 교차 위치에 배치된 복수의 메모리 셀과, 상기 비트선 쌍에 접속되어 상기 비트선 쌍의 전위차를 증폭하는 복수의 센스 앰프를 갖는 메모리 셀 어레이와,
    상기 비트선 쌍을 대응하는 센스 앰프에 접속하는 비트선 트랜스퍼 게이트를 제어하는 비트선 트랜스퍼 제어 회로와,
    상기 워드선을 선택하는 워드선 선택 회로
    를 가지고,
    시험 모드에 있어서,
    상기 워드선 선택 회로가 시험 대상의 센스 앰프에 접속되는 제1 비트선의 제1 메모리 셀에 대응하는 제1 워드선을 선택하고, 상기 센스 앰프가 활성화되어 상기 제1 비트선이 제1 또는 제2 전위로 증폭되며,
    그 후, 상기 비트선 트랜스퍼 제어 회로가 상기 제1 비트선을 상기 센스 앰프로부터 분리시킨 상태에서, 상기 워드선 선택 회로가 상기 제1 비트선 상의 제2 메모리 셀로서 제1 메모리 셀과는 반대의 데이터가 기억되어 있는 제2 메모리 셀의 제2 워드선을 다중 선택하여 상기 제1 비트선의 전위를 중간 전위로 하고, 제1 워드선을 비선택 상태로 복귀하여 상기 중간 전위를 제1 메모리 셀에 기록하며,
    그 후, 프리차지하고 나서, 상기 제1 메모리 셀의 데이터를 판독하는 것을 특징으로 하는 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 시험 대상의 센스 앰프에 접속되는 제1 비트선 쌍에 그 전위 레벨을 반전하는 크로스토크를 부여하는 특정 데이터 패턴을, 상기 제1 비트선 쌍에 인접하는 제2 비트선 쌍과 상기 제1 워드선에 속하는 제2 메모리 셀과, 시험 대상의 센스 앰프와 인접하는 센스 앰프에 접속되는 제4 비트선 쌍과 상기 제1 워드선에 속하는 제4 메모리 셀에 기록한 후에, 상기 제1 메모리 셀에 상기 중간 전위를 복원하고, 그 후, 상기 제1 메모리 셀의 데이터를 판독하여 판독 데이터의 오류의 유무가 체크되는 것을 특징으로 하는 반도체 기억 장치.
  3. 제1항에 있어서,
    상기 시험 대상의 센스 앰프에 접속되는 제1 비트선 쌍에 그 전위 레벨을 반전하는 크로스토크를 부여하는 특정 데이터 패턴을, 상기 제1 비트선 쌍에 인접하는 제2 및 제3 비트선 쌍과 상기 제1 워드선에 속하는 제2 및 제3 메모리 셀과, 시험 대상의 센스 앰프와 인접하는 센스 앰프에 접속되는 제4 비트선 쌍과 상기 제1 워드선에 속하는 제4 메모리 셀에 기록한 후에, 상기 제1 메모리 셀에 상기 중간 전위를 복원하고, 그 후, 상기 제1 메모리 셀의 데이터를 판독하여 판독 데이터의 오류의 유무를 체크하는 것을 특징으로 하는 반도체 기억 장치.
  4. 제1항에 있어서, 상기 판독한 데이터에 오류가 검출된 때는, 상기 제1 비트 선 쌍이 용장 비트선 쌍으로 대체되는 것을 특징으로 하는 반도체 기억 장치.
  5. 제1항에 있어서, 상기 판독한 데이터에 오류가 검출된 때는, 상기 제1 비트선 쌍에 부가하여, 상기 제1 비트선 쌍에 접속되는 센스 앰프의 반대측의 비트선 쌍도 용장 비트선 쌍으로 대체되는 것을 특징으로 하는 반도체 기억 장치.
  6. 제1항에 있어서, 상기 메모리 셀 어레이는, 용장 워드선과 용장 비트선 쌍을 가지고, 단 비트 불량 시에 용장 워드선으로의 대체가 행해지고, 복수 비트 불량 시에 용장 비트선으로의 대체가 행해지고,
    상기 시험 모드에 있어서, 상기 제1 메모리 셀의 판독 데이터의 오류의 유무를 체크한 후, 상기 제1 워드선과 상이한 워드선을 선택하는 커맨드를 시험 장치로부터 수신하여, 그 커맨드에 상관없이 상기 제1 워드선의 선택 상태를 유지하여, 제1 메모리 셀의 데이터를 판독하는 동작을 반복하는 것을 특징으로 하는 반도체 기억 장치.
  7. 제1항에 있어서, 상기 메모리 셀 어레이는, 2개의 비트선 쌍에서 센스 앰프를 공유하는 구성을 가지고, 또한, 용장 비트선 쌍을 가지며,
    상기 시험 모드에 있어서, 상기 시험 대상의 센스 앰프에 접속되는 한쪽의 비트선 쌍에 불량이 검출되면, 상기 센스 앰프의 반대측의 비트선 쌍에도 불량이 존재한다고 하는 시험 결과가 시험 장치에 부여되어, 상기 시험 대상의 센스 앰프 에 접속되는 양측의 비트선 쌍이 상기 용장 비트선 쌍으로 대체되는 것을 특징으로 하는 반도체 기억 장치.
  8. 복수의 워드선과, 복수의 비트선 쌍과, 상기 워드선과 비트선의 교차 위치에 배치된 복수의 메모리 셀과, 상기 비트선 쌍에 접속되어 상기 비트선 쌍의 전위차를 증폭하는 복수의 센스 앰프를 갖는 메모리 셀 어레이를 가지고,
    시험 모드에 있어서,
    상기 시험 대상의 센스 앰프에 접속되는 제1 비트선 쌍에 그 전위 레벨을 반전하는 크로스토크를 부여하는 특정 데이터 패턴을, 상기 제1 비트선 쌍에 인접하는 제2 및 제3 비트선 쌍과 상기 제1 워드선에 속하는 제2 및 제3 메모리 셀과, 시험 대상의 센스 앰프와 인접하는 센스 앰프에 접속되는 제4 비트선 쌍과 상기 제1 워드선에 속하는 제4 메모리 셀에 기록하고,
    그 후에, 상기 제1 메모리 셀에 상기 센스 앰프에 의해 증폭되는 제1 또는 제2 전위의 중간 전위를 복원하여,
    그 후, 상기 제1 메모리 셀의 데이터를 판독하여 판독 데이터의 오류의 유무를 체크하는 것을 특징으로 하는 반도체 기억 장치.
  9. 복수의 워드선과, 복수의 비트선 쌍과, 상기 워드선과 비트선의 교차 위치에 배치된 복수의 메모리 셀과, 상기 비트선 쌍에 접속되어 상기 비트선 쌍의 전위차를 증폭하는 복수의 센스 앰프를 갖는 메모리 셀 어레이와,
    상기 비트선 선쌍을 대응하는 센스 앰프에 접속하는 비트선 트랜스퍼 게이트를 제어하는 비트선 트랜스퍼 제어 회로와,
    상기 워드선을 선택하는 워드선 선택 회로
    를 갖는 반도체 기억 장치의 시험 방법에 있어서,
    상기 워드선 선택 회로에, 시험 대상의 센스 앰프에 접속되는 제1 비트선의 제1 메모리 셀에 대응하는 제1 워드선을 선택시켜, 상기 센스 앰프를 활성화하여 상기 제1 비트선을 제1 또는 제2 전위로 증폭하는 단계와,
    그 후, 상기 비트선 트랜스퍼 제어 회로에 의해 상기 제1 비트선을 상기 센스 앰프로부터 분리한 상태로, 상기 워드선 선택 회로에, 상기 제1 비트선 상의 제2 메모리 셀로서 제1 메모리 셀과는 반대의 데이터가 기억되어 있는 제2 메모리 셀의 제2 워드선을 다중 선택시켜 상기 제1 비트선의 전위를 중간 전위로 하고, 제1 워드선을 비선택 상태로 복귀하여 상기 중간 전위를 제1 메모리 셀에 기록하는 단계와,
    그 후, 프리차지하고 나서, 상기 제1 메모리 셀의 데이터를 판독하는 단계
    를 갖는 반도체 기억 장치의 시험 방법.
  10. 복수의 워드선과, 복수의 비트선 쌍과, 상기 워드선과 비트선의 교차 위치에 배치된 복수의 메모리 셀과, 상기 비트선 쌍에 접속되어 상기 비트선 쌍의 전위차를 증폭하는 복수의 센스 앰프를 갖는 메모리 셀 어레이를 갖는 반도체 기억 장치의 시험 방법에 있어서,
    상기 시험 대상의 센스 앰프에 접속되는 제1 비트선 쌍에 그 전위 레벨을 반전하는 크로스토크를 부여하는 특정 데이터 패턴을, 상기 제1 비트선 쌍에 인접하는 제2 및 제3 비트선 쌍과 상기 제1 워드선에 속하는 제2 및 제3 메모리 셀과, 시험 대상의 센스 앰프와 인접하는 센스 앰프에 접속되는 제4 비트선 쌍과 상기 제1 워드선에 속하는 제4 메모리 셀에 기록하는 단계와,
    그 후에, 상기 제1 메모리 셀에 상기 센스 앰프에 의해 증폭되는 제1 또는 제2 전위의 중간 전위를 복원하는 단계와,
    그 후, 상기 제1 메모리 셀의 데이터를 판독하여 판독 데이터의 오류의 유무를 체크하는 단계
    를 갖는 것을 특징으로 하는 반도체 기억 장치의 시험 방법.
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