JPH041999A - 半導体ダイナミツクｒａｍ - Google Patents
半導体ダイナミツクｒａｍInfo
- Publication number
- JPH041999A JPH041999A JP2102051A JP10205190A JPH041999A JP H041999 A JPH041999 A JP H041999A JP 2102051 A JP2102051 A JP 2102051A JP 10205190 A JP10205190 A JP 10205190A JP H041999 A JPH041999 A JP H041999A
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- JP
- Japan
- Prior art keywords
- high level
- dynamic ram
- signal
- circuit
- vcc
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 8
- 230000007547 defect Effects 0.000 abstract description 5
- 230000003068 static effect Effects 0.000 abstract description 3
- 239000003990 capacitor Substances 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 7
- 230000007423 decrease Effects 0.000 description 3
- 230000005389 magnetism Effects 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、センスアンプのマージナル不良がチエツク
できる半導体ダイナミックＲＡＭに関するものである。
できる半導体ダイナミックＲＡＭに関するものである。
第４図に、従来のワード線部前回路を示す回路図である
。図中、１１１はＰチャネルＭＯ８のトランジスタ、２
１ 、１３１ 、．４１ 、−．５１ 、１６１ 、１
７１ 、 ｔ８１ 、１９Ｉｊ３１ＦｉＮチャネルＭＯ
８のトランジスタ、１１０１ 、 ｄυｔ＋２１ｔｊ靜
電容量１．２１１ 、 Ｒ、２３、２４、？Ｊ６ 、２
１！ 、 ２１ 。
。図中、１１１はＰチャネルＭＯ８のトランジスタ、２
１ 、１３１ 、．４１ 、−．５１ 、１６１ 、１
７１ 、 ｔ８１ 、１９Ｉｊ３１ＦｉＮチャネルＭＯ
８のトランジスタ、１１０１ 、 ｄυｔ＋２１ｔｊ靜
電容量１．２１１ 、 Ｒ、２３、２４、？Ｊ６ 、２
１！ 、 ２１ 。
Ｓｋｉ、、インバータである。
矢に動作について第５図を用いて説明する。
＠５図は第４図のＬ！！回路の各部の信号波形？示すタ
イミング図である。外部信号ＲＡＳか高レベル、外部信
号ＦｔＡＳが低レベルのｉ＆、Ｎ１点の颯位は岨源１圧
をＶｃｃ、Ｖｒをトランジスタ（８）のしきい１１電圧
とするとさ、（Ｖｃｃ−ＶＴ）の高レベル、Ｎ２．Ｎ３
．Ｎ４の６点は、低レベル、ワード線駆動信号ＲＸは低
レベルになっている。
イミング図である。外部信号ＲＡＳか高レベル、外部信
号ＦｔＡＳが低レベルのｉ＆、Ｎ１点の颯位は岨源１圧
をＶｃｃ、Ｖｒをトランジスタ（８）のしきい１１電圧
とするとさ、（Ｖｃｃ−ＶＴ）の高レベル、Ｎ２．Ｎ３
．Ｎ４の６点は、低レベル、ワード線駆動信号ＲＸは低
レベルになっている。
各部信号ＲＡＳが低レベル、外部信号ＦｔＡＢが高レベ
ルになると、静電容量（接のブートストラップ効果でＮ
１点は（ｖｃｃ＋Ｖｒ）の高レベルとなる。その後、ワ
ード線駆動トリガ信号ＲＸＴが低レベルとなると、トラ
ンジスタ’ＩＩ 、 ［２１を４して、ワード線駆動信
号ＲＸがＶｃｃの高レベルとなり、Ｎ２点もｖＣＣＯ高
レベルとなる。さらにその後Ｎ３点が一レベルになり、
トランジスタ（９；全通して、Ｎ１点の電圧を扱く。そ
して、 Ｎ１点は低レベルとなり、ワード線部＃Ｊ信号
ＲＸは電気的にフローティング状態となる。その後、Ｎ
４点が高レベルとなり、静電容量ｕ０１の効果でＮ２点
が（ＶＣＣ＋ＶＴ）の高レベル、靜電容ｉｔｏυの効果
で、ワード線層前信号ＲＸが（Ｖｃ Ｃ＋ＶＴ ）の高
レベルとなる。
ルになると、静電容量（接のブートストラップ効果でＮ
１点は（ｖｃｃ＋Ｖｒ）の高レベルとなる。その後、ワ
ード線駆動トリガ信号ＲＸＴが低レベルとなると、トラ
ンジスタ’ＩＩ 、 ［２１を４して、ワード線駆動信
号ＲＸがＶｃｃの高レベルとなり、Ｎ２点もｖＣＣＯ高
レベルとなる。さらにその後Ｎ３点が一レベルになり、
トランジスタ（９；全通して、Ｎ１点の電圧を扱く。そ
して、 Ｎ１点は低レベルとなり、ワード線部＃Ｊ信号
ＲＸは電気的にフローティング状態となる。その後、Ｎ
４点が高レベルとなり、静電容量ｕ０１の効果でＮ２点
が（ＶＣＣ＋ＶＴ）の高レベル、靜電容ｉｔｏυの効果
で、ワード線層前信号ＲＸが（Ｖｃ Ｃ＋ＶＴ ）の高
レベルとなる。
ワード縁駆切信号ＲＸが（ＶＣＣ＋ＶＴ）の高レベルに
なると、ワード機も（Ｖｃｃ＋Ｖｒ）０高レベルが得ら
れ、第６図のメモリセルの成子ポテンシャル図に示す様
に、メモリセルに、ｖＣＣＯ高レベルが書込筐れる。第
６図においてＢＬはビット線、８Ｎｉｊストレ一ジノー
ド％ ｗＬはワード線？不丁〇 〔発明が解決しようとする課題〕 従来のワード線＊ｍ回路に以上のように構成されている
ので、ダイナミックＲＡＭ１、メモリセルにしつかりし
た基準電ＥＥ（ＶｃｃとＯｖ ）を書込んでおシ、蓄積
容量が大きく、センスアンプのマージデル不良を検出で
きないといった問題があった。
なると、ワード機も（Ｖｃｃ＋Ｖｒ）０高レベルが得ら
れ、第６図のメモリセルの成子ポテンシャル図に示す様
に、メモリセルに、ｖＣＣＯ高レベルが書込筐れる。第
６図においてＢＬはビット線、８Ｎｉｊストレ一ジノー
ド％ ｗＬはワード線？不丁〇 〔発明が解決しようとする課題〕 従来のワード線＊ｍ回路に以上のように構成されている
ので、ダイナミックＲＡＭ１、メモリセルにしつかりし
た基準電ＥＥ（ＶｃｃとＯｖ ）を書込んでおシ、蓄積
容量が大きく、センスアンプのマージデル不良を検出で
きないといった問題があった。
この発明に、上記の様な問題点を解消するためになされ
たもので、センスアンプのマージナル不良を検出できる
半導体ダイナミックＲＡＭを４／）ことを目的としてい
る。
たもので、センスアンプのマージナル不良を検出できる
半導体ダイナミックＲＡＭを４／）ことを目的としてい
る。
Ｃ課題？解決する之めの手段〕
この発明に係るダイナミックＲＡＭは、テストモード時
にメモリセルに、中間を圧を薔込む構成にしたものであ
る。
にメモリセルに、中間を圧を薔込む構成にしたものであ
る。
この発明におけるダイナミックＲＡＭ１、中間電圧倉書
込む構成によってセンスアンプのマージナル不良を検出
できる。
込む構成によってセンスアンプのマージナル不良を検出
できる。
以下、この発明の一実施例を、第１図について説明する
。
。
図中巾〜、２１１，２３〜囚は第４図の従来例に示した
ものと同等であるので説明を省略する。ｍはＮＯＲ回路
である。信号ＴＥは、テストモード時ニ高レベル、ノー
マルモード時に、低レベルとの＠路の各部の信号波形を
示すタイミング図である。
ものと同等であるので説明を省略する。ｍはＮＯＲ回路
である。信号ＴＥは、テストモード時ニ高レベル、ノー
マルモード時に、低レベルとの＠路の各部の信号波形を
示すタイミング図である。
テストモードのとき、信号ＴＥ１１は高レベルになって
いる。外部信号ＲＡＳが高レベル、外部信号ＲＡＳが低
レベルの＠ｅＬＮ１点は（Ｖｃｃ−Ｖ Ｔ ）（Ｄ ％
レヘｋ、Ｎ２ 、Ｎ３ 、 Ｎ４ｔＤ６点は低レベル
、ワード線部＃僅号ＲＸも低レベルである。外部信号Ｒ
ＡＳが低レベル、外部信号ＲＡＳが高レベルになると、
Ｎ１点は、（ｖｃｃ＋ＶＴ）の高レベルとなる。その後
ワード線駆幼トリガ旧号ＲＸＴが一レベルから低レベル
になると。
いる。外部信号ＲＡＳが高レベル、外部信号ＲＡＳが低
レベルの＠ｅＬＮ１点は（Ｖｃｃ−Ｖ Ｔ ）（Ｄ ％
レヘｋ、Ｎ２ 、Ｎ３ 、 Ｎ４ｔＤ６点は低レベル
、ワード線部＃僅号ＲＸも低レベルである。外部信号Ｒ
ＡＳが低レベル、外部信号ＲＡＳが高レベルになると、
Ｎ１点は、（ｖｃｃ＋ＶＴ）の高レベルとなる。その後
ワード線駆幼トリガ旧号ＲＸＴが一レベルから低レベル
になると。
トランジスタ、１１ 、 ：２１を通して、ワード縁駆
切信号ＲＸがＶｃｃの高レベル、Ｎ２．恩がＶＣａＯ高
レベルとなる。ワード線層前信号ＲＸが渦レベルになっ
ても、信号ＴＦｊが高レベルのためＮ３点及びＮ４点は
、低レベル、゛ワード線駆妨信号ＲＸはＶＣＣの高レベ
ルのまま保たれる。ワード巌駆ンシャル図に示される様
に、メモリセルｌＣは（Ｖｃｃ−ＶＴ）の高レベルが誉
込筐れることになり、蓄積電荷磁が減少する。！３図に
おいてＢＬはビット４ｉＡ、ＳＮはストレージｌｉ、Ｗ
Ｌはワード礫を示す。この結果、Ｒ出し電装置が減少し
てセンスアンプのマージナル不良が検出される。
切信号ＲＸがＶｃｃの高レベル、Ｎ２．恩がＶＣａＯ高
レベルとなる。ワード線層前信号ＲＸが渦レベルになっ
ても、信号ＴＦｊが高レベルのためＮ３点及びＮ４点は
、低レベル、゛ワード線駆妨信号ＲＸはＶＣＣの高レベ
ルのまま保たれる。ワード巌駆ンシャル図に示される様
に、メモリセルｌＣは（Ｖｃｃ−ＶＴ）の高レベルが誉
込筐れることになり、蓄積電荷磁が減少する。！３図に
おいてＢＬはビット４ｉＡ、ＳＮはストレージｌｉ、Ｗ
Ｌはワード礫を示す。この結果、Ｒ出し電装置が減少し
てセンスアンプのマージナル不良が検出される。
ノーマルモード時には信号ＴＩが低レベルになるので、
ＮＯＲ［０１Ｍｒ＠は、単なるインバータになり、従来
例と同様に、ワード線層前信号ＦＸは（Ｖｃｃ＋ｖＴ）
の高レベルになり、通常動作に影１１はない。
ＮＯＲ［０１Ｍｒ＠は、単なるインバータになり、従来
例と同様に、ワード線層前信号ＦＸは（Ｖｃｃ＋ｖＴ）
の高レベルになり、通常動作に影１１はない。
なお、上記実施列では、メモリセルＶｃ蓄込まれる高レ
ベルが、Ｖｃｃから（Ｖｃｃ−Ｖｒ）に減少する例を示
したが、他の中間電圧であっても同様σ効果をもたらす
ことは云うまでもない。
ベルが、Ｖｃｃから（Ｖｃｃ−Ｖｒ）に減少する例を示
したが、他の中間電圧であっても同様σ効果をもたらす
ことは云うまでもない。
以上の様に、この発明によれば、テストモード時に、メ
モリセルに書込まれる電位を、中間電圧にしたので、セ
ンスアンプのマージナル不良が検出される効果がある。
モリセルに書込まれる電位を、中間電圧にしたので、セ
ンスアンプのマージナル不良が検出される効果がある。
耳１図は、この発明に係る半導体ダイナミックＲＡＭの
一実施例によるワード線層前回路の回路図、第２図は、
第１図の回路の１！ｒ部の信号波形を示すタイミング図
１Ｍ３図ｒｉ第１図の回路のメモリセル電子ポテンシャ
ル図、＠４図に従来のワード線駆動回路の回路図、篤５
図ｒｉ第４図回路の各部の信号波形を示すタイミング図
第６図に第４図の回路のメモリセル電子ポテンシャル図
である。 図において！１〜（９）、α３はトランジスタ％１１０
）〜ａ■１電Ｓ量、！１１２３〜澱はインバータ、（２
）はＮＯＲ回路である。 なお、図中、同一符号は１同一 又は相当部分を示す。
一実施例によるワード線層前回路の回路図、第２図は、
第１図の回路の１！ｒ部の信号波形を示すタイミング図
１Ｍ３図ｒｉ第１図の回路のメモリセル電子ポテンシャ
ル図、＠４図に従来のワード線駆動回路の回路図、篤５
図ｒｉ第４図回路の各部の信号波形を示すタイミング図
第６図に第４図の回路のメモリセル電子ポテンシャル図
である。 図において！１〜（９）、α３はトランジスタ％１１０
）〜ａ■１電Ｓ量、！１１２３〜澱はインバータ、（２
）はＮＯＲ回路である。 なお、図中、同一符号は１同一 又は相当部分を示す。
Claims (1)
- テストモード時に、メモリセルに中間電圧を書込んだこ
とを特徴とする半導体ダイナミックＲＡＭ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2102051A JPH041999A (ja) | 1990-04-17 | 1990-04-17 | 半導体ダイナミツクｒａｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2102051A JPH041999A (ja) | 1990-04-17 | 1990-04-17 | 半導体ダイナミツクｒａｍ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH041999A true JPH041999A (ja) | 1992-01-07 |
Family
ID=14316969
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2102051A Pending JPH041999A (ja) | 1990-04-17 | 1990-04-17 | 半導体ダイナミツクｒａｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH041999A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1898427A2 (en) * | 2006-08-31 | 2008-03-12 | Fujitsu Limited | Test method for semiconductor memory device and semiconductor memory device therefor |
-
1990
- 1990-04-17 JP JP2102051A patent/JPH041999A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1898427A2 (en) * | 2006-08-31 | 2008-03-12 | Fujitsu Limited | Test method for semiconductor memory device and semiconductor memory device therefor |
| EP1898427A3 (en) * | 2006-08-31 | 2008-05-28 | Fujitsu Limited | Test method for semiconductor memory device and semiconductor memory device therefor |
| US7633818B2 (en) | 2006-08-31 | 2009-12-15 | Fujitsu Microelectronics Limited | Test method for semiconductor memory device and semiconductor memory device therefor |
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