KR20070115699A - 박막 트랜지스터 기판 및 표시 디바이스 - Google Patents

박막 트랜지스터 기판 및 표시 디바이스 Download PDF

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Abstract

본 발명은 박막 트랜지스터의 반도체층과 소스 전극 및 드레인 전극 사이의 배리어 메탈 형성의 생략이 가능한(박막 트랜지스터의 반도체층과 소스 전극 및 드레인 전극 사이에 배리어 메탈을 형성할 필요는 없음) 박막 트랜지스터 기판 및 표시 디바이스를 제공하는 것이다.
(1) 박막 트랜지스터의 반도체층과, 소스 전극, 드레인 전극과, 투명 도전막을 갖는 박막 트랜지스터 기판에 있어서, 상기 소스 전극 및 드레인 전극이 상기 박막 트랜지스터의 반도체층과 직접 접속한 구조를 갖는 동시에, 상기 소스 전극 및 드레인 전극이 Ni: 0.1 내지 6.0 원자 ％, La : 0.1 내지 1.0 원자 ％, Si : 0.1 내지 1.5 원자 ％를 함유하는 Al 합금 박막으로 이루어지는 것을 특징으로 하는 박막 트랜지스터 기판, (2) 상기 박막 트랜지스터 기판이 마련되어 있는 표시 디바이스 등이다.

Description

박막 트랜지스터 기판 및 표시 디바이스 {THIN FILM TRANSISTOR SUBSTRATE AND DISPLAY DEVICE}
도1은 실시예에 관한 평가용 소자(pn 접합 소자)의 제작 프로세스의 개요를 도시하는 도면이며, 도1의 (a)는 p형 저저항 Si 기판 상에 다결정 실리콘막을 형성한 것, 도1의 (b)는 상기 다결정 실리콘막으로의 BF2+ 이온 주입의 상황, 도1의 (c)는 상기 BF2+ 이온 주입 후의 다결정 실리콘막을 어닐에 의해 p형 다결정 실리콘의 막으로 한 것, 도1의 (d)는 상기 p형 다결정 실리콘막 상에 n형 다결정 실리콘막을 형성한 것, 도1의 (e)는 상기 n형 다결정 실리콘막 상에 Al 합금막을 형성한 후, 에칭을 하여 이루어지는 평가용 소자(pn 접합 소자)를 도시하는 도면.
도2는 TFT(박막 트랜지스터) 소자의 개요를 도시하는 모식도.
[문헌 1] 일본 특허 공개 제2004-214606호 공보
[문헌 2] 일본 특허 공개 제2005-303003호 공보
[문헌 3] 일본 특허 공개 제2006-23388호 공보
본 발명은 박막 트랜지스터 기판 및 표시 디바이스에 관한 기술 분야에 속하는 것이다.
액정 디스플레이 등의 액티브 매트릭스형의 액정 표시 장치에 있어서는 박막 트랜지스터 : Thin Film Transistor(이후, TFT라 함)가 스위칭 소자로서 이용된다. TFT 소자의 개략도를 도2에 도시한다. TFT 소자는 유리 기판 상에 형성된 게이트 전극과, 게이트 절연막을 통해 마련된 논도프의 반도체 실리콘층, 그리고 그에 접촉하는 불순물 도프된 반도체 실리콘층으로 이루어진다. 불순물 도프된 반도체 실리콘층은 각각 Al 합금 등의 배선 금속에 의해 전기적으로 접속된다. 이들 배선 금속을 소스 전극, 드레인 전극이라 한다. 드레인 전극에는, 또한 액정 표시부에 사용되는 투명 도전막이 접속된다. 배선 금속(소스 전극, 드레인 전극)으로서는, 종래부터 다양한 Al 합금이 제안되어 있다(예를 들어, 일본 특허 공개 평7-45555호, 일본 특허 공개 제2005-171378호 공보 등). 그때, 배선 금속과 TFT 소자(반도체 실리콘층) 혹은 배선 금속과 액정 표시부에 사용되는 투명 도전막(이하, ITO막이라 함)이 직접 접촉되지 않도록, 그 사이에 배리어 메탈로서 Mo, Cr, Ti, W 등의 고융점 금속으로 이루어지는 적층막을 개재시키고 있는 구조가 이용되어 있다.
지금까지, 배선 금속과 IT0막 사이에 존재하는 배리어 메탈을 생략하는 기술에 대해서는, 예를 들어 일본 특허 공개 제2004-214606호, 일본 특허 공개 제2005-303003호, 일본 특허 공개 제2006-23388호 공보 등에 있어서 볼 수 있는 바와 같이, 여러 가지의 제안이 이루어져 있지만, 배선 금속과 TFT 소자(반도체 실리콘층) 사이에 마련되는 배리어 메탈을 생략하는 기술에 대해서는, 아직 검토가 충분히 이 루어져 있지 않은 상황이었다.
배선 금속(소스 전극, 드레인 전극)과 TFT 소자(실리콘층) 사이에 배리어 메탈을 개재시키는 이유는, 배선을 구성하는 순 Al 또는 Al 합금과 TFT 소자의 반도체층을 직접 접촉시켰을 경우의 소자로의 악영향을 방지하기 위해서이다. 반도체층으로서는 아몰퍼스 실리콘이나 다결정 실리콘이 이용되어 있다. 이 소자로의 악영향의 발생 메카니즘은 다음과 같다.
즉, 배선(순 Al 또는 Al 합금)과 반도체층(예를 들어, 실리콘)이 직접 접촉된 상태에서, TFT 제조의 공정에 있어서 CVD(Chemical vapor deposition) 성형이나 신터링, 어닐링 등의 가열 공정이 가해지면, 배선의 알루미늄 원자(Al 원자)가 반도체 실리콘 중으로 열확산되거나, 반도체 실리콘층으로부터 배선의 순 Al 또는 Al 합금 중으로 실리콘 원자(Si 원자)가 열확산된다. Al 원자가 반도체 실리콘 중으로 열확산되면, 반도체 실리콘의 반도체 성능이 현저하게 열화된다. 이에 의해, 리크 전류의 증가, 온 전류의 저하, 스위칭 속도의 저하 등을 야기하고, 원하는 스위칭의 성능을 얻을 수 없게 된다. 또한, 배선 중으로 Si 원자가 확산되어도 실리콘 반도체의 반도체 성능이 열화되어 마찬가지의 스위칭 성능의 열화를 야기한다. 즉, 디스플레이로서의 성능 및 품질이 저하되게 된다.
배리어 메탈은 Al 원자와 Si 원자의 상호 확산을 억제하기 위해 유효하지만, 한편으로 이 구조를 형성하기 위한 배리어 메탈 형성 공정이 불가결하다. 즉, Al 배선 등의 형성에 필요로 하는 성막 장치 외에 배리어 메탈 형성용의 성막 장치를 여분으로 필요로 한다. 제조량 증대에 의한 액정 디스플레이 등의 저비용화가 진행됨에 따라, 배리어 메탈 형성에 수반하는 제조 비용 상승을 경시할 수 없게 되어 있다.
본 발명은 이와 같은 사정에 착안하여 이루어진 것이며, 그 목적은 박막 트랜지스터의 반도체층과 소스 전극 및 드레인 전극 사이의 배리어 메탈 형성의 생략이 가능한(박막 트랜지스터의 반도체층과 소스 전극 및 드레인 전극 사이에 배리어 메탈을 형성할 필요가 없음) 박막 트랜지스터 기판 및 표시 디바이스를 제공하고자 하는 것이다.
본 발명자들은, 상기 목적을 달성하기 위해 예의 연구를 행한 결과, 본 발명을 완성하는 데 이르렀다. 본 발명에 따르면 상기 목적을 달성할 수 있다.
이와 같이 하여 완성되어 상기 목적을 달성할 수 있던 본 발명은 박막 트랜지스터 기판 및 표시 디바이스에 관한 것으로, 특허 청구 범위의 청구항 1 내지 4에 기재된 박막 트랜지스터 기판(제1 내지 제4 발명에 관한 박막 트랜지스터 기판), 청구항 5에 기재된 표시 디바이스(제5 발명에 관한 표시 디바이스)이며, 그것은 다음과 같은 구성으로 한 것이다.
즉, 청구항 1에 기재된 박막 트랜지스터 기판은 박막 트랜지스터의 반도체층과, 소스 전극, 드레인 전극과, 투명 도전막을 갖는 박막 트랜지스터 기판에 있어서, 상기 소스 전극 및 드레인 전극이 상기 박막 트랜지스터의 반도체층과 직접 접속한 구조를 갖는 동시에, 상기 소스 전극 및 드레인 전극이 Ni : 0.1 내지 6.0 원 자 ％, La : 0.1 내지 1.0 원자 ％, Si : 0.1 내지 1.5 원자 ％를 함유하는 Al 합금 박막으로 이루어지는 것을 특징으로 하는 박막 트랜지스터 기판이다[제1 발명].
청구항 2에 기재된 박막 트랜지스터 기판은, 상기 드레인 전극이 상기 투명 도전막과 직접 접속한 구조를 갖는 청구항 1에 기재된 박막 트랜지스터 기판이다[제2 발명].
청구항 3에 기재된 박막 트랜지스터 기판은, 상기 반도체층이 다결정 실리콘인 청구항 1 또는 청구항 2에 기재된 박막 트랜지스터 기판이다[제3 발명].
청구항 4에 기재된 박막 트랜지스터 기판은, 상기 Al 합금 박막이 스패터링법에 의해 형성되어 있는 청구항 1 내지 청구항 3 중 어느 한 항에 기재된 박막 트랜지스터 기판이다[제4 발명].
청구항 5에 기재된 표시 디바이스는, 박막 트랜지스터 기판으로서 청구항 1 내지 청구항 4 중 어느 한 항에 기재된 박막 트랜지스터 기판이 마련되어 있는 것을 특징으로 하는 표시 디바이스이다[제5 발명].
본 발명자들은 Al에 여러 가지의 원소를 첨가한 박막을 이용하여 평가용 소자를 형성하고, Al/Si의 상호 확산(Al 원자와 Si 원자와의 상호 확산), 전기 저항률, 내힐록(anti-hillock)성을 조사하였다. 그 결과, Ni, Si, La의 첨가가 상기 특성에 대해 유효한 것을 발견하였다.
Al에 Si를 첨가하면, 첨가량의 증가와 함께 Al 원자와 Si 원자와의 상호 확산을 억제하는 효과가 향상되는 것이 알려져 있다. 한편으로, 이들을 단독으로 이용하였을 경우(Si만을 첨가한 경우)에는, Al/Si의 상호 확산을 억제 가능한 온도의 상한이 기껏 250 ℃ 정도로 한정되어 버린다. 그러나, Al-Si 합금에 Ni를 더 첨가(Al에 Si를 첨가하고, Ni를 더 첨가)하고, Si와 Ni를 함유하는 Al 합금으로 하면, Al/Si의 상호 확산이 보다 고온까지는 억제할 수 있는 것을 발견하였다.
상호 확산을 억제하는 메카니즘은, 다음과 같이 고찰된다. 우선, Si를 함유시키는 효과로서는 Si 반도체층으로부터 Al막 내에 Si 원자가 확산되는 것을 방지하는 효과를 갖는다. 즉, 미리 Al막 내에 Si 원자와 동종의 원자를 첨가해 둠으로써 확산의 드라이빙 포스인 농도차를 저감할 수 있다. 또한, Ni을 함유시키는 효과로서는 Al 합금막과 Si 반도체층과의 계면(Al 합금막/Si 반도체층 계면)에 확산 방지층을 형성하기 때문인 것으로 사료된다. 즉, Ni는 저온에서 용이하게 Si와 반응하여 실리사이드를 형성한다. 일단, 실리사이드가 생성되면, 실리사이드층이 배리어로서 작용되고, 그 이상 상호 확산이 진행되지 않는 것이라 사료된다. 이들의 상승 효과에 의해 비약적으로 개선되어 Al/Si의 상호 확산이 보다 고온까지는 억제할 수 있는 것으로 사료된다.
Al/Si의 상호 확산이 보다 고온까지는 억제할 수 있는 한편, Al-Si-Ni 합금으로 이루어지는 막에서는, 내힐록성이 충분하지 않다. 그러나, Al-Si-Ni 합금에 또한 La를 첨가함으로써 내힐록성이 향상되는 것을 알았다.
이들의 원소를 첨가함으로써 Al/Si의 상호 확산을 억제할 수 있는 동시에, Al 합금막의 내힐록성이 향상되는 장점이 있지만, 한편으로 첨가 원소를 증가시키면 배선의 전기 저항률도 증대되는 문제가 있다. Al/Si의 상호 확산을 억제하는 동시에, Al 합금막의 내힐록성을 향상시키고, 동시에 전기 저항률을 낮게 유지하기 위해서는 Ni, La, Si의 함유량은 Ni : 0.1 내지 6.0 원자 ％, La : 0.1 내지 1.0 원자 ％, Si : 0.1 내지 1.5 원자 ％로 할 필요가 있다. 더 바람직하게는, Ni : 0.15 내지 5.0 원자 ％, La : 0.15 내지 0.8 원자 ％, Si : 0.1 내지 1.0 원자 ％이다.
본 발명은, 이러한 지견을 기초로 하여 완성된 것이며, 그것은 박막 트랜지스터 기판 및 표시 디바이스에 관계되는 것이다. 이와 같이 하여 완성된 본 발명에 관한 박막 트랜지스터 기판 및 표시 디바이스 중, 우선 본 발명에 관한 박막 트랜지스터 기판은 박막 트랜지스터의 반도체층과, 소스 전극, 드레인 전극과, 투명 도전막을 갖는 박막 트랜지스터 기판에 있어서, 상기 소스 전극 및 드레인 전극(이하, 소스ㆍ드레인 전극이라 함)이 상기 박막 트랜지스터의 반도체층과 직접 접속한 구조를 갖는 동시에, 상기 소스 전극 및 드레인 전극이 Ni : 0.1 내지 6.0 원자 ％, La : 0.1 내지 1.0 원자 ％, Si : 0.1 내지 1.5 원자 ％를 함유하는 Al 합금 박막으로 이루어지는 것을 특징으로 하는 박막 트랜지스터 기판이다.
본 발명에 관한 박막 트랜지스터 기판에 있어서는 소스ㆍ드레인 전극이 박막 트랜지스터의 반도체층과 직접 접속한 구조를 갖지만, 이 소스ㆍ드레인 전극이 Ni : 0.1 내지 6.0 원자 ％, La : 0.1 내지 1.0 원자 ％, Si : 0.1 내지 1.5 원자 ％를 함유하는 Al 합금 박막으로 이루어지므로, 상기 지견으로부터도 알 수 있는 바와 같이 Al/Si의 상호 확산을 억제할 수 있는 동시에, Al 합금 박막의 내힐록성이 향상되고, 동시에 Al 합금 박막의 전기 저항률을 낮게 유지할 수 있다.
이상으로부터 알 수 있는 바와 같이, 본 발명에 관한 박막 트랜지스터 기판 에서는 소스ㆍ드레인 전극이 박막 트랜지스터의 반도체층과 직접 접속한 구조를 가짐으로써 특성면에서의 지장이 생기는 일은 없다. 즉, 박막 트랜지스터의 반도체층과 소스ㆍ드레인 전극 사이에 배리어 메탈을 형성하지 않아도, Al/Si의 상호 확산을 억제할 수 있고, 동시에 Al 합금 박막의 내힐록성이 향상되는 동시에 Al 합금 박막의 전기 저항률을 낮게 유지할 수 있다.
따라서, 본 발명에 관한 박막 트랜지스터 기판에 따르면, 박막 트랜지스터의 반도체층과 소스ㆍ드레인 전극 사이의 배리어 메탈 형성의 생략이 가능해진다. 즉, 박막 트랜지스터의 반도체층과 소스ㆍ드레인 전극(소스 전극 및 드레인 전극) 사이에 배리어 메탈을 형성할 필요가 없어진다.
본 발명에 관한 박막 트랜지스터 기판에 있어서, 소스ㆍ드레인 전극을 형성하는 Al 합금 박막에서의 Ni, La, Ge, Si의 함유량에 대해 Ni : 0.1 내지 6.0 원자 ％, La : 0.1 내지 1.0 원자 ％, Si : 0.1 내지 1.5 원자 ％(이하, at ％라 함)로 하고 있다. 이 이유를 이하에 설명한다.
Si : 0.1 내지 1.5 at ％로 하고 있는 것은, Si : 0.1 at ％ 미만에서는 Al/Si의 상호 확산의 억제 효과가 저하되어 Al/Si의 상호 확산의 억제가 불충분해지고, Si : 1.5 at ％ 초과에서는 전기 저항률이 증대되어 전기 저항률을 낮게 유지할 수 없게 되기 때문이다. Ni : 0.1 내지 6.0 at ％로 하고 있는 것은, Ni : 0.1 at ％ 미만에서는 Al/Si의 상호 확산의 억제 효과가 저하되어 Al/Si의 상호 확산의 억제가 불충분해지고, Ni : 6.0 at ％ 초과에서는 전기 저항률이 증대되어 전기 저항률을 낮게 유지할 수 없게 되기 때문이다. La : 0.1 내지 1.0 at ％로 하 고 있는 것은, La : 0.1 at ％ 미만에서는 내힐록성의 향상 효과가 저하되어 내힐록성이 불충분해지고, La : 1.0 at ％ 초과에서는 전기 저항률이 증대되어 전기 저항률을 낮게 유지할 수 없게 되기 때문이다.
본 발명에 관한 박막 트랜지스터 기판에 있어서, 드레인 전극은 전술한 바와 같은 조성을 갖는 Al 합금으로 이루어지므로, 박막 트랜지스터의 반도체층뿐만 아니라 투명 도전막도 직접 접속한 구조로 할 수 있다[제2 발명]. 이는, 주로 Ni를 함유함으로써, 콘택트 저항이 낮기 때문이다.
Al/Si의 상호 확산이 시작되는 온도는 반도체층이 다결정 실리콘일 경우에는 한층 높아지므로, 반도체층이 다결정 실리콘인 것이 바람직하다[제3 발명]. 또한, 다결정 실리콘과 마찬가지로 연속 입계 결정 실리콘에도 본 발명은 적용할 수 있다.
소스ㆍ드레인 전극의 Al 합금 박막은 스패터링법에 의해 형성되어 있는 것이 바람직하다[제4 발명]. 즉, 소스ㆍ드레인 전극의 Al 합금 박막의 형성에 있어서, 그 형성 방법에서는 특별하게는 한정되지 않지만, 스패터링법을 적용하는 것이 바람직하다. 스패터링법에 따르면, 사용하는 타겟의 조성을 조정함으로써 용이하게 원하는 조성을 얻을 수 있기 때문이다.
본 발명에 관한 박막 트랜지스터 기판은 여러 가지의 전자 기기에 이용할 수 있고, 예를 들어 표시 디바이스의 박막 트랜지스터 기판으로서 이용할 수 있다[제5 발명].
[실시예]
본 발명의 실시예 및 비교예에 대해, 이하에 설명한다. 또한, 본 발명은 본 실시예에 한정되는 것은 아니며, 본 발명의 취지에 적합할 수 있는 범위에서 적당하게 변경을 덧붙여 실시하는 것도 가능하고, 그들은 모두 본 발명의 기술적 범위에 포함된다.
[예 1]
본 발명의 실시예 및 비교예에 관한 평가용 소자(pn 접합 소자)를 제작하였다. 이 프로세스 흐름을 도1에 도시한다. 이 제작 방법에 대해, 이하에 설명한다.
도1에 도시한 바와 같이, 우선 p형 저저항 실리콘 기판 상에 LPCVD법에 의해 막 두께 200 ㎚의 다결정 실리콘막을 형성하였다[도1의 (a)]. 이때, 원료 가스에는 SiH4를 이용하였다. 계속해서, BF2 + 이온을 10 keV, 3e15/㎠의 조건에 의해 이온 주입하였다[도1의 (b)]. 다음에, 이 이온 주입 후의 것을, 800 ℃, 30분의 어닐을 행하고, p형에 도핑된 다결정 실리콘막으로 하였다[도1의 (c)]. 계속해서, 이 위에 막 두께 약 40 ㎚의 n형으로 도핑된 다결정 실리콘막을 형성하였다[도1의 (d)]. 이때, 성막에는 SiH4와 도핑 가스로서 PH3을 이용하였다. 이에 의해, 다결정 실리콘의 pn 접합이 형성되었다.
그리고, 이 다결정 실리콘막 상에 막 두께 약 300 ㎚의 Al 합금막을 스패터링법에 의해 성막하였다. 다음에, 포토리소그래피에 의해 레지스트 패턴을 형성한 후, 레지스트를 마스크로 하여 Al 합금막의 에칭을 행함으로써 도면에 도시한 평가 용 소자를 형성하였다[도1의 (e)]. 또한, 이 Al 합금막의 조성은 표 1(표 1-a, 표 1-b)의 소스ㆍ드레인 전극의 란에 나타낸 바와 같다. 이 도1의 (e)에 도시한 평가용 소자에 있어서, Al 합금막이 소스ㆍ드레인 전극에 상당하고, 그 하부[도1의 (c)에 도시한 부분]의 n형 다결정 실리콘막 및 p형 다결정 실리콘막이 박막 트랜지스터의 반도체층에 상당한다. 소스ㆍ드레인 전극(Al 합금막)과 박막 트랜지스터의 반도체층과는 배리어 메탈을 개재시키는 일 없이, 직접 접속한 구조를 갖고 있다.
이와 같이 하여 제작된 평가용 소자(pn 접합 소자)에 대해, 250 내지 400 ℃의 온도로, 30분간의 어닐을 실시하였다. 그리고, 이 어닐 후의 pn 접합 소자에 대해 전류 전압 특성을 측정함으로써, Al 원자와 Si 원자의 상호 확산의 정도를 조사하였다. 즉, 다결정 실리콘(반도체층) 중의 Si 원자와 Al 합금막(소스ㆍ드레인 전극) 중의 Al 원자와의 확산 현상은 pn 접합 소자의 전류 전압 특성을 측정함으로써 평가할 수 있다. 정상적인 pn 접합을 갖는 소자는 n형 영역에 마이너스의 전압, p형 영역에 플러스의 전압(이하, 정바이어스라 함)을 인가함으로써 전류를 흐르게 하고, 반대로 n형 영역으로 플러스의 전압, p형 영역으로 마이너스의 전압(이하, 역바이어스라 함)을 인가함으로써 전류를 차단한다는 정류성을 갖는다. 그러나, Al 합금막(소스ㆍ드레인 전극)으로부터 Al 원자가 pn 접합 영역으로 확산되어 버리면, 정상적인 정류성을 얻을 수 없게 된다. 즉, 역바이어스를 인가한 경우라도 전류를 차단할 수 없게 되어 버린다. 따라서, 역바이어스 시에 흐르는 전류(이하, 리크 전류라 함)의 대소를 평가함으로써 Al 원자와 Si 원자의 상호 확산의 영향을 파악할 수 있다. 따라서, 이 리크 전류의 값을 측정하고, 이 리크 전류의 측 정값으로부터 Al 원자와 Si 원자의 상호 확산의 정도를 평가하였다. 평가한 소자의 사이즈는 30 ㎛ × 30 ㎛의 pn 접합 면적을 갖고 있고, 이에 역바이어스로 하여 +1V를 인가하였을 때의 전류값을 리크 전류라 정의하였다.
본 결과를 표 1(표 1-a, 표 1-b)의 상호 확산의 란에 나타낸다. 소스ㆍ드레인 전극(Al 합금막)과 박막 트랜지스터의 반도체층 사이에 배리어 메탈로서 Cr을 개재시킨 것에 대한 리크 전류는 4.0 × 10-9 A이며, 그 10배의 값(4.0 × 10-8 A)과 비교하고, 리크 전류가 작은 것을 ○, 리크 전류가 큰 것을 ×로 나타냈다. 즉, 리크 전류가 4.0 × 10-8 A 이하의 것을 양호, 리크 전류가 4.0 × 10-8 A 초과의 것을 부적합이라고 하였다.
또한, 어닐에 의한 힐록의 발생에 대해, 다음과 같이 하여 평가하였다. 상기 pn 접합 소자 시료에 대해, 10 ㎛ 폭의 라인 앤드 스페이스 패턴의 배선을 형성하고, 350 ℃에서 30분의 진공 열처리를 행하였다. 그 후, 전자 현미경으로 배선 표면을 관찰하고, 직경 0.1 ㎛ 이상의 힐록의 개수를 카운트하였다. 힐록 밀도가 1 × 109개/㎡ 이하의 것을 양호(○), 1 × 109개/㎡ 초과의 것을 불량(×)이라고 하였다. 이 결과를 표 1(표 1-a, 표 1-b)의 힐록 내성의 란에 나타낸다.
[예 2]
본 유리 기판 상에 막 두께 300 ㎚의 Al 합금막을 스패터링법에 의해 성막하였다. 다음에, 포토리소그래피에 의해 레지스트 패턴을 형성한 후, 레지스트를 마스크로 하여 Al 합금막의 에칭을 행하고, 폭 100 ㎛, 길이 10 ㎜의 스트라이프 패 턴 형상으로 가공하였다. 또한, 이 Al 합금막의 조성은 표 1(표 1-a, 표 1-b)의 소스ㆍ드레인 전극의 란에 나타낸 것과 마찬가지이다.
상기 에칭 후의 Al 합금막에 대해, 250 내지 400 ℃의 온도에서 30분간의 어닐을 실시하였다. 그리고, 이 어닐 후의 Al 합금막에 대해, 4단자법에 의해 전기 저항률을 측정하였다. 이 결과를 표 1(표 1-a, 표 1-b)의 전기 저항률의 란에 나타낸다. 또한, 순 Al막의 전기 저항률(3.3 μΩ㎝)의 1.3배의 전기 저항률(3.3 × 1.3 = 4.3 μΩ㎝)을 기준으로 하고, 이와 비교하여 전기 저항률이 작은 것을 양호라고 하고, 전기 저항률이 큰 것을 불량이라고 하였다.
[예 1 내지 예 2에서의 결과의 평가]
표 1(표 1-a, 표 1-b)로부터 알 수 있는 바와 같이, Al 합금막(소스ㆍ드레인 전극)이 Al-Si 합금으로 이루어지는 경우에는, 어닐 온도가 250 ℃인 경우도 400 ℃인 경우도 리크 전류가 커서 부적합(×)이고, Al 원자와 Si 원자의 상호 확산의 억제가 불충분하다(번호 3 내지 7). 힐록 내성도 불량(×)이며, 불충분하다(번호 3 내지 7).
Al 합금막(소스ㆍ드레인 전극)이 Al-Si-Ni 합금으로 이루어지는 경우에는, 어닐 온도가 250 ℃인 경우도 400 ℃인 경우도 리크 전류가 작아서 양호(○)이고, Al 원자와 Si 원자의 상호 확산의 억제가 충분하지만 힐록 내성이 불량(×)이고, 불충분하다(번호 3 내지 18).
이에 대해, Al 합금막(소스ㆍ드레인 전극)이 Al-Si-Ni-La 합금으로 이루어지는 경우에는, 어닐 온도가 250 ℃인 경우도 400 ℃경우도 리크 전류가 작아서 양 호(○)이고, Al 원자와 Si 원자의 상호 확산의 억제가 충분한 동시에 힐록 내성이 양호(○)이다(번호 25 내지 29, 35 내지 38, 43 내지 46).
이 번호 25 내지 29, 35 내지 38, 43 내지 46 중, 번호 46의 경우에는 Al 합금막의 Si량이 지나치게 많기 때문에, 전기 저항률이 기준값(순 Al막의 전기 저항률 × 1.3 = 4.3 μΩ㎝)보다도 커서 불량이다. 이들 이외의 경우에는, 본 발명에 관한 박막 트랜지스터 기판에서의 Al 합금 박막의 조성을 충족시키는 Al 합금막으로 이루어지므로, 전기 저항률도 기준값보다 작아서 양호이다(번호 25 내지 29, 35 내지 38, 43 내지 45).
따라서, Al 합금막(소스ㆍ드레인 전극)이 본 발명에 관한 박막 트랜지스터 기판에서의 Al 합금 박막의 조성을 충족시키는 Al 합금막으로 이루어지는 경우에는, 어닐 온도가 250 ℃인 경우도 400 ℃인 경우도 리크 전류가 작아서 양호(○)이고, Al 원자와 Si 원자의 상호 확산의 억제가 충분한 동시에 힐록 내성이 양호(○)이고, 또한 전기 저항률도 작아서 양호인 것이 확인되었다.
[예 3]
Al 합금 전극과 투명 전극막을 직접 접속하였을 때의 접촉성(콘택트 저항)을 조사하였다. 표 2(표 2-a, 표 2-b)에 나타낸 여러 가지의 Al 합금 전극 상에 ITO막이 형성된 시료를 Ar 가스 분위기 하, 압력 3 mTorr, 온도 200 ℃의 조건으로 형성하였다. ITO막은 산화인듐에 10 질량 ％의 산화 주석을 가한 것을 사용하였다.
콘택트 저항률은 10 ㎛ 사각형의 콘택트홀을 갖는 켈빈 패턴을 제작하고, 4 단자법에 의해 측정하였다. Cr 박막과 ITO와의 콘택트 저항률 2 × 10-4 Ω㎠를 기준값으로 하고, 이 기준값 이하의 것을 양호(○), 기준값을 초과하는 것을 불량(×)이라 하였다. 평가 결과를 표 2(표 2-a, 표 2-b)에 나타낸다.
Al 합금 전극이 Al-Si 합금으로 이루어지는 경우에는 콘택트 저항률이 커서 불량(×)이다(번호 3 내지 7).
이에 대해, Al 합금 전극이 Al-Si-Ni-La 합금으로 이루어지는 경우에는 콘택트 저항률이 작아 양호(○)이다(번호 25 내지 29, 35 내지 38, 43 내지 46). Al 합금 전극이 Al-Si-Ni 합금으로 이루어질 경우도, 콘택트 저항률이 작아서 양호(○)이다(번호 13 내지 18).
[표 1-a]
Figure 112007039579611-PAT00001
[표 1-b]
Figure 112007039579611-PAT00002
[표 2-a]
Figure 112007039579611-PAT00003
[표 2-b]
Figure 112007039579611-PAT00004
본 발명에 관한 박막 트랜지스터 기판은 박막 트랜지스터의 반도체층과 소스ㆍ드레인 전극 사이에 배리어 메탈을 형성할 필요가 없으므로, 경제성이 우수하고, 표시 디바이스 등의 박막 트랜지스터 기판으로서 적합하게 이용할 수 있다.
본 발명에 따르면, 박막 트랜지스터의 반도체층과 소스 전극 및 드레인 전극 사이의 배리어 메탈 형성의 생략이 가능해진다. 즉, 박막 트랜지스터의 반도체층과 소스 전극 및 드레인 전극 사이에 배리어 메탈을 형성할 필요가 없어진다.

Claims (5)

  1. 박막 트랜지스터의 반도체층과, 소스 전극, 드레인 전극과, 투명 도전막을 갖는 박막 트랜지스터 기판에 있어서, 상기 소스 전극 및 드레인 전극이 상기 박막 트랜지스터의 반도체층과 직접 접속한 구조를 갖는 동시에, 상기 소스 전극 및 드레인 전극이 Ni : 0.1 내지 6.0 원자 ％, La : 0.1 내지 1.0 원자 ％, Si : 0.1 내지 1.5 원자 ％를 함유하는 Al 합금 박막으로 이루어지는 것을 특징으로 하는 박막 트랜지스터 기판.
  2. 제1항에 있어서, 상기 드레인 전극이 상기 투명 도전막과 직접 접속한 구조를 갖는 박막 트랜지스터 기판.
  3. 제1항에 있어서, 상기 반도체층이 다결정 실리콘인 박막 트랜지스터 기판.
  4. 제1항에 있어서, 상기 Al 합금 박막이 스패터링법에 의해 형성되어 있는 박막 트랜지스터 기판.
  5. 박막 트랜지스터 기판으로서 제1항 내지 제4항 중 어느 한 항에 기재된 박막 트랜지스터 기판이 마련되어 있는 것을 특징으로 하는 표시 디바이스.
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