TWI354376B - Thin film transistor substrate and display device - Google Patents

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Description

1354376 (1) 九、發明說明 【發明所屬之技術領域】 本發明關於薄膜電晶體基板及顯示裝置的技術區域。 【先前技術】 在液晶顯示器等的主動矩陣型液晶顯示裝置中，薄膜 電晶體：Thin Film Transistor (以下稱爲TFT)被用作開 關元件。TFT元件的略圖如圖2所示。TFT元件由形成在 玻璃基板上的閘極、和介由閘極絕緣膜設置的非摻雜的半 導體矽層、以及與其接觸的摻雜了雜質的半導體矽層構成 。摻雜了雜質的半導體矽層分別被A1合金等的佈線金屬 電性連接。將這些佈線金屬稱作源極、汲極。在汲極上還 連接有用作液晶顯示部的透明導電膜。作爲佈線金屬（源 極、汲極），至今提出了各種各樣的A1合金（例如：特 開平7_45555號、特開2005-171378號公報等）。當時， 採用不使佈線金屬和TFT元件（半導體矽層）直接接觸， 或者不使佈線金屬和用於液晶顯示部的透明導電膜（以下 也稱作ITO膜）直接接觸，而在其間設置Mo、Cr、Ti、 W等高熔點金屬構成的積層膜作爲障壁金屬的構造。 迄今爲止，例如在特開2004-2 1 4606號、特開20〇5_ 3〇3〇〇3號、特開2006-23 3 88號公報等中所示，提出了多 種省略存在於佈線金屬和ITO膜之間的障壁金屬的技術方 案。但對於省略設在佈線金屬和TFT元件（半導體敢層） 之間的障壁金屬的相關技術，尙未得到充分的硏究。 -5- (2) (2)1354376 〔特許文獻1〕特開2004-214606號公報 〔特許文獻2〕特開2005-303003號公報 〔特許文獻3〕特開2006-23388號公報 【發明內容】 〔發明所欲解決之問題〕 使障壁金屬介於佈線金屬（源極、汲極）和TFT元件 (矽層）之間的理由在於，防止因構成佈線的純A1或A1 合金與TFT元件的半導體層直接接觸時對元件造成不良影 響。作爲半導體層一般採用非晶態矽或多晶矽。其對元件 造成不良影響的原理如下上述。 即，在佈線（純A1或A1合金）和半導體層（例如： 矽）直接接觸的狀態下，在TFT的製造工程中，當施加 CVD ( Chemical vapor deposition)成形或燒結、退火等的 加熱工程時，佈線的鋁原子（A1原子）熱擴散到半導體矽 中’或者矽原子（Si原子）從半導體矽層熱擴散到佈線的 純A1或A1合金中。當A1原子熱擴散到半導體矽中時， 半導體矽的半導體性能顯著劣化。因此引發洩漏電流增加 '導通電流減少、開關速度下降等問題，不能獲得期望的 開關性能。另外，Si原子擴散到佈線中，也會導致矽半導 體的半導體性能劣化，同樣引起開關性能的劣化。即，導 致顯示器的性能、品質下降。 障壁金屬對抑制A1原子和Si原子的相互擴散是有效 的’但另一方面，用於形成這樣的構造的障壁金屬形成工 -6 - (3) (3)1354376 程不可缺少。即，除了用於形成A1佈線等的成膜裝置之 外，還需要具備用於形成障壁金屬的成膜裝置。隨著生產 量的增加，日益要求液晶顯示器等的生產實現低成本化， 由於形成障壁金屬而導致的生產成本的升高已介由變爲不 容忽視的問題。 本發明正是鑒於這種情況而設計的，其目的在於，提 供一種薄膜電晶體基板及顯示裝置，可以省略在薄膜電晶 體的半導體層和源極及汲極之間形成障壁金屬（無需在薄 膜電晶體的半導體層和源極及汲極之間形成障壁金屬）。 〔用以解決問題手段〕 爲了達成上述目的，介由本發明的發明人員專心硏究 的結果，完成了本發明。根據本發明可以達成上述目的。 能夠達成上述目的的本發明關於薄膜電晶體基板及顯 示裝置，本發明第一〜第四項發明中上述的薄膜電晶體基 板（第--第四發明的薄膜電晶體基板）、第五項發明上 述的顯示裝置（第五發明的顯示裝置），它們具有如下上 述的構成。 即，第一項發明上述的薄膜電晶體基板具有：薄膜電 晶體的半導體層；源極、汲極；透明導電膜，其特徵在於 ，具有上述源極及汲極與上述薄膜電晶體的半導體層直接 連接的構造，並且上述源極及汲極由含有0.1〜6.0原子％ 的Ni、0.1〜1.0原子％的La、0.1〜1.5原子％的Si的A1合 金薄膜構成（第一發明）。 (4) (4)13543.76 第二項發明上述的薄膜電晶體基板，在第一項發明上 述的基礎上’具有上述汲極與上述透明導電膜直接連接的 構造（第二發明）。 第三項發明上述的薄膜電晶體基板，在第一或第二項 發明上述的基礎上，上述半導體層爲多晶矽（第三發明） 〇 第四項發明上述的薄膜電晶體基板，在第--第三項 發明中任一項上述的基礎上’上述A1合金薄膜藉由濺射 法形成（第四發明）。 第五項發明上述的顯示裝置，設有第--第四項發明 中任一項上述的薄膜電晶體基板。 根據本發明’可以省略在薄膜電晶體的半導體層和源 極及汲極之間形成障壁金屬。即，無需在薄膜電晶體的半 導體層和源極及汲極之間形成障壁金屬。. 【實施方式】 本發明者們’使用在A1中添加了各種元素的薄膜形 成評價用元件，對Al/Si的相互擴散（A1原子和Si原子 的相互擴散）、電阻係數、抗突起（hillock )特性進行了 考察。結果發現添加Ni、Si、La對上述特性有效。 已知的是向A丨中添加Si時，隨著添加量的增加，對 A1原子和Si原子的相互擴散的抑制效果也相應提高。相 反，單獨使用它們時（僅添加Si時），能夠對Al/Si的相 互擴散進行抑制的溫度上限最高在250°C左右。然而，向 -8- (5) (5)1354376
Al-Si合金中再添加Ni (向A1中添加Si後再添加Ni)， 製成含有Si和Ni的A1合金時，發現可以將Al/Si的相互 擴散抑制到更高的溫度。 抑制相互擴散的原理可以作如下的解釋。首先作爲含 有Si的效果，具有防止Si原子從Si半導體層擴散到A1 膜中的效果。即，藉由事先將與Si原子同種的原子添加 到A1膜中，可以降低作爲擴散的驅動力的濃度差。另外 ，作爲含有Ni的效果，認爲是因爲在A1合金膜和Si半 導體層的接面（A1合金膜/Si半導體層接面）上形成擴散 防止層。即，Ni在低溫下容易和Si發生反應而形成矽化 物。一旦生成矽化物，認爲矽化物層作爲障壁的作用，導 致其以上的相互擴散無法進行。在這些的相乘效果下，對 相互擴散的抑制作用得到極大的改善，因此認爲可以將對 Al/Si的相互擴散抑制到更高的溫度。 雖然可以將Al/Si的相互擴散抑制到更高溫度，但另 —方面在Al-Si-Ni合金構成的膜中，抗突起特性並不足夠 。但是，藉由在A1-Si-Ni合金中再添加La，可知其抗突 起特性得到提高。 藉由添加這些元素，雖然具有能夠抑制Al/Si的相互 擴散，並提高A1合金膜的抗突起特性的優點，但另一方 面，存在增加添加元素會導致佈線的電阻係數增大的問題 。爲了抑制Al/Si的相互擴散並提高A1合金膜的抗突起特 性，同時保持低的電阻係數，Ni、La、Si的含量需爲Ni :0.1 〜6·0 原子 ％、La: 0·1~1·0 原子 ％、Si: 〇.1~1.5 原子 -9- (6) (6)1354376 %。較好爲 Ni : 〇·1 5〜5.0 原子 ％、La : 0.1 5〜0.8 原子 ％、Si :〇. 1 ~ 1 · 〇 原子 ％。 本發明正是基於上述見解而設計完成的，本發明關於 薄膜電晶體基板及顯示裝置。在這樣完成的本發明關於的 薄膜電晶體基板及顯示裝置中，首先，本發明的薄膜電晶 體基板具有：薄膜電晶體的半導體層、源極、汲極、以及 透明導電膜，其中，具有上述源極及汲極（以下也稱作源 _汲極）與上述薄膜電晶體的半導體層直接連接的構造， 並且上述源極及汲極由含有0.1〜6_0原子％的Ni、0.1~1.0 原子％的La、0.1〜1‘5原子％的Si的A1合金薄膜構成。 在本發明的薄膜電晶體基板中，具主動-汲極與薄膜 電晶體的半導體層直接連接的構造，該源-汲極由含有 0.1~6.〇原子％的化、0.1〜1.0原子％的1^、0.1〜1.5原子°/。 的Si的AI合金薄膜構成，因此從上述見解可知，可以抑 制Al/Si的相互擴散並提高A1合金薄膜的抗突起特性，同 時可以確保A1合金薄膜的低電阻係數。 從上述內容可知，在本發明的薄膜電晶體基板中，由 於具主動-汲極與薄膜電晶體的半導體層直接連接的構造 ，因此在特性面上不會產生障礙。即，即使不在薄膜電晶 體的半導體層和源一汲極之間形成障壁金屬，也可以抑制 Al/Si的相互擴散，同時提高A1合金薄膜的抗突起特性並 使A1合金薄膜保持低的電阻係數。 因此，根據本發明的薄膜電晶體基板，可以省略在薄 膜電晶體的半導體層和源-汲極之間形成障壁金屬。即， -10- (7) (7)1354376 無需在薄膜電晶體的半導體層和源-汲極（源極及汲極） 之間形成障壁金屬。 在本發明的薄膜電晶體基板中，將形成源-汲極的A1 合金薄膜中的Ni、La、Ge、Si的含量分別設爲Ni : 0·1~6.0 原子 ％、La: 〇.1~1.〇 原子 ％、Si: 0.1〜1.5 原子 ％ (以下也稱作at% )。以下對其理由進行說明。 將Si設爲0.1〜1.5at%是因爲當Si小於0.1 at%時，對 Al/Si的相互擴散進行抑制的效果下降而使對Al/Si的相互 擴散的抑制變得不充分，當S i超過1 . 5 at%時，電阻係數 增大導致不能保持低的電阻係數。將Ni設爲0.1~ 6. Oat % 是因爲當Ni小於0· 1 at%時，抑制Al/Si的相互擴散的效 果下降而使對Al/Si的相互擴散的抑制變得不充分，當Ni 超過6 · 0 at%時，電阻係數增大導致不能保持低的電阻係數 ，將La設爲0.1~1.Oat%是因爲當La小於0.1 at%時，抗 突起特性的效果降低導致抗突起特性變得不充分，當La 超過l.Oat%時，電阻係數增大導致不能保持低的電阻係數 〇 本發明的薄膜電晶體基板中，由於汲極由具有上述組 成的A1合金構成’因此可以形成使汲極不僅與薄膜電晶 體的半導體層，還與透明導電膜直接接觸的構造（第二發 明）。這主要是因爲藉由含有Ni，降低接觸電阻。 當半導體層爲多晶矽時’ Al/Si的相互擴散的開始溫 度變得更高，因此半導體層較好爲多晶矽（第三發明）。 另外，與多晶矽相同’連續晶界結晶矽也適用于本發明。 (8) (8)1354376 源-汲極的A1合金薄膜較好藉由濺射法形成（第四 發明）。即，當形成源一汲極的A1合金薄膜時，其形成 方法並無特別限定，但較好爲採用濺射法。這是因爲根據 濺射法可以藉由對使用的靶材的組成進行調整而獲得希望 的組成。 本發明的薄膜電晶體基板，可以應用於各種電子設備 ，例如可以用作顯示裝置的薄膜電晶體基板（第五發明） 實施例 以下，對本發明的實施例及比較例進行說明。另外 ，本發明並不局限於本實施例，只要在符合本發明的主旨 的範圍內，可以對本發明進行適當的變更，且認定這些變 更均包含在本發明的技術範圍內。 〔例1〕 製成本發明的實施例及比較例的評價用元件（pn接合 元件）。其製程流程如圖1所示。以下對該製作方法進行 說明。 如圖1所示，首先，藉由LPCVD法在P型低電阻矽 基板上形成膜厚200nm的多晶矽膜（圖l(a))。此時 ，使用SiH4作爲原料氣體。其次，在i〇keV、3e15/cm2的 條件下植入BF〆離子（圖1(b))。接著，在800°C溫 度對植入離子後的製品進行30分鐘的退火，製成被摻雜 -12- (9) (9)1354376 爲P型的多晶矽膜（圖l(c))。接著，在其上形成膜厚 約爲40nm的被摻雜爲η型的多晶矽膜（圖1(d))。此 時，進行成膜時使用了 SiH4和作爲摻雜氣體的ΡΗ3。由此 ，形成多晶矽的Ρη接合。 而且，藉由濺射法在該多晶矽膜上形成膜厚約爲 3 OOnm的Α1合金膜。其次，藉由光蝕刻法形成抗蝕圖案 (resist pattern)後，將抗蝕劑作爲掩膜對A1合金膜進行 蝕刻，由此，形成如圖所示的評價用元件（圖1 ( e ))。 還有，該A1合金膜的組成如表1(表Ι-a、表Ι-b)中的 源-汲極欄所示。在圖1 ( e )所示的評價用元件中，A1 合金膜相當於源一汲極，其下部（圖1(c)中所示的部分 )的η型多晶矽膜及p型多晶矽膜相當於薄膜電晶體的半 導體層。源-汲極（Α1合金膜）和薄膜電晶體的半導體層 具有直接連接的構造，其間不設有障壁金屬。 在250~400°C溫度下對這樣製成的評價用元件（ρη接 合元件）進行了 30分鐘的退火。而且，藉由測量退火後 ρη接合元件的電流電壓特性，對Α1原子和Si原子的相互 擴散程度進行了調查。即，藉由對ρη接合元件的電流電 壓特性進行測定，可以對多晶矽（半導體層）中的Si原 子和A1合金膜（源-汲極）中的Ai原子的擴散現象進行 評價。具有正常的ρη接合的元件具有整流性，該整流性 是指當向η型區域施加負電壓，向ρ型區域施加正電壓（ 以下稱作正偏壓）時接通電流，相反向η型區域施加正電 壓’向Ρ型區域施加負電壓時截斷電流。但是，當Α1原 -13- (10) (10)13543.76 子從A1合金膜（源一汲極）擴散到pn接合區域時’不能 獲得正常的整流性。即，即使施加逆偏壓的情況下也不能 截斷電流。因此，藉由對逆偏壓時的流通電流（以下稱爲 洩漏電流）的大小進行評價，可以掌握A1原子和Si原子 的相互擴散的影響。因此，測出該洩漏電流的値，從該洩 漏電流的測量値對A1原子和Si原子的相互擴散程度進行 了評價。用於評價的元件的尺寸具有3 0μιηχ3 0μιη的pn接 合面積，將向該元件施加了 + 1V的逆偏壓時的電流値定 義爲拽漏電流。 其結果如表1(表Ι-a、表Ι-b)中的相互擴散欄所示 。當使Cr作爲障壁金屬介於源一汲極（A1合金膜）和薄 膜電晶體的半導體層之間時，其洩漏電流爲4.0χ1(Γ9Α， 與該洩漏電流的10倍値（4.0χ1(Γ8Α )相比較，洩漏電流 比該値小的用“〇”表示，比該値大的用“ X ”表示。即 ，洩漏電流在4.0x1 (Γ8Α以下的爲良好，洩漏電流超過4.0 χ10_8Α的爲不合格。 另外’對因退火處理產生的突起進行了如下評價。在 上述pn接合兀件試料上形成寬ΙΟμπι的Line and Space圖 案的佈線，在350 °C溫度下進行30分鐘的真空熱處理。之 後’用電子顯微鏡觀察佈線表面，數出直徑在〇 . 1 μιη以上 的突起的個數。突起密度在lxl 09個/m2以下的爲良好（ 〇）’超過lxlO9個/m2的爲不合格（X)。其結果如表1 (表Ι-a、表Ι-b)中的抗突起特性欄所示。 (S > -14 - (11) (11)1354376 〔例2〕 藉由濺射法在玻璃基板上形成膜厚爲3 00nm的A1合 金膜。其次，藉由光蝕刻法形成抗蝕圖案後，以抗蝕劑爲 掩膜對A1合金膜進行蝕刻，加工成寬1〇〇μιη、長l〇mm 的帶狀圖案形狀。還有，該A1合金膜的組成與表1(表 Ι-a、表Ι-b )的源一汲極欄所示的內容相同。 在250~400°C溫度下，對進行上述蝕刻後的A1合金膜 進行30分鐘的退火。而且，藉由四端子法對電阻係數進 行了測定。其結果如表1 (表1 -a、表1 -b )的電阻係數欄 所示。還有，以純 A1膜的電阻係數（3.3 μ Ω cm)的1.3 倍的電阻係數（3.3x1 .3 = 4·3 μ Ω cm )爲基準，與其相比電 阻係數小的爲良好，電阻係數大的爲不合格。 〔例1~2中的結果評價〕 從表1(表Ι-a、表Ι-b)可知，當A1合金膜（源— 汲極）由Al-Si合金構成時，不管退火溫度是250°C還是 400°C，都因爲洩漏電流大而不適用（X)，不能對A1原 子和Si原子的相互擴散進行充分抑制（No.3~7 )。抗突 起特性也表現不良（X)且不充分（Νο·3〜7) » 當Α1合金膜（源-汲極）由Al-Si-Ni合金構成時，不 管退火溫度是25(TC還是40(TC，洩漏電流均小而良好（ 〇），可以充分地對A1原子和Si原子的相互擴散進行控 制，但抗突起特性不良（X)且不充分（Νο.13~18)。 與此相對，當A1合金膜（源-汲極）由AhSi-Ni-La -15- (12) (12)1354376 合金構成時，不管退火溫度是25(TC還是400°C，洩漏電 流均小，爲良好（〇），可以充分地對A1原子和Si原子 的相互擴散進行抑制，並且抗突起特性也表現良好（〇） (No.25-29 ' 35〜38、43-46 )。 在該No.25~29、35〜38、4 3〜4 6中，N 〇. 4 6的情況下 ，由於A1合金膜的Si含量過多，電阻係數大於基準値（ 純 A1膜的電阻係數χ1.3=4.3μΩειη)而不良。除此之外 的情況下，因爲由滿足本發明的薄膜電晶體基板的Α1合 金薄膜的組成的Α1合金膜構成，所以電阻係數小於基準 値，爲良好（Νο.25〜29、35〜38、43〜45)。 因此，當Α1合金膜（源一汲極）由滿足本發明的薄 膜電晶體基板的Α1合金薄膜的組成的Α1合金膜構成時， 可以確認不管退火溫度是250°C還是400°C，洩漏電流均 小，爲良好（〇），可以充分地對A1原子和Si原子的相 互擴散進行抑制，並且具有良好的抗突起特性（〇），此 外，電阻係數也小，爲良好。 〔例3〕 對將A1合金膜和透明導電膜直接連接時的接觸性（ 接觸電阻）進行了調査。 在Ar氣體氣氛中，在壓力3mTorr、溫度200°C的條 件下，形成在表2(表2-a、表2-b)所示的各種試料，該 試料是在A1合金電極上形成有ITO膜的試料。ITO膜使 用的是在氧化銦中添加10質量％的氧化錫而成。 (13) 1354376 製成具有ΙΟμιη2的接觸孔的開爾文（K elvin)圖案 ，藉由四端子法對接觸電阻係數進行了測定。將Cr薄膜 和ITO的接觸電阻係數2x1 0_4 Q cm2作爲基準値，該基準 値以下的設爲良好（〇），超過基準値的設爲不合格（X )。評價結果如表2(表2-a、表2-b)所示。 當A1合金電極由Al-Si合金構成時，接觸電阻係數大 ，爲不合格（X) (Νο·3〜7)。 • 與此相對，當Α1合金電極由A1_Si_NiLa合金構成時 ’接觸電阻係數小，爲良好（〇）（No.25〜29、35~38、 43 46)。當A1合金電極由A1_Si_Ni合金構成時，接觸電 阻係數小，爲良好（〇）（N 〇. 1 3 ~ 1 8 )。 -17- (14)1354376 表1 - a
No. 源-汲極 洩漏電流[A] 相互擴散 抗突起 特性 電阻係數 @400°c (μΩαη) 标口 判定 @250°C @400°C @250〇C @400°c 1 A1 3.5E-04 >le-2 X X X 3.3 X 2 Cr 3.2E-09 4.0E-09 〇 〇 〇 14.3 X 3 Al-0.1at%Si 8.7E-04 >le-2 X X X 3.4 X 4 AI-0.3at%Si 2.3E-05 >le-2 X X X 3.4 X 5 Al-0.5at%Si 5.0E-06 >le-2 X X X 3.5 X 6 AM.0at%Si 4.7E-07 >le-2 X X X 3.6 X 7 Al-2.0at%Si 6.1E-08 2.2E-03 X X X 3.6 X 13 Al-0.5at%Si-0.1at%Ni 4.6E-09 3.2E-08 〇 〇 X 3.5 X 14 Al-0.5at%Si-0.5at%Ni 4.4E-09 2.8E-08 〇 〇 X 3.5 X 15 Al-0.5at%Si-1.0at%Ni 4.7E-09 2.5E-08 〇 〇 X 3.5 X 16 Al-0.5at%Si-2.0at%Ni 3.0E-09 1.5E-08 〇 〇 X 3.5 X 17 Al-0.5at%Si-4.0at%Ni 3.1E-09 8.8E-09 〇 〇 Δ 3.6 X 18 AI-0.5at%Si-6.0at%Ni 2.5E-09 5.2E-09 〇 〇 Δ 3.7 X 25 Al-0.5at%Si-l .0at%Ni-0.05at%La 5.5E-09 3.0E-08 〇 〇 〇 3.6 〇 26 Al-0.5at%Si-l .0at%Ni-0. lat%La 5.2E-09 3.1E-08 〇 〇 〇 3.7 〇 27 Al-0.5at%Si-1.0at°/〇Ni-0.5at%La 6.2E-09 3.3E-08 〇 〇 〇 3.8 〇 28 Al-0.5at%Si-l .Oat°/〇Ni-l .Oat%La 4.4E-09 2.2E-08 〇 〇 〇 4.0 〇 29 Al-0.5at%Si-1.0at%Ni-1.5at%La 5.1E-09 1.5E-09 〇 〇 〇 4.3 X (注）丨.電阻係數是否優良的判斷，以純A1的電阻係數的30%i動卩=3.3x丨.3=4.3μΩcm爲基準，在其以上的 爲NG。 2. at%-…原子％。 -18- (15) 1354376 表1-b
No. 源-汲極 洩漏電流[A] 相互擴散 抗突起 特性 電阻係數 @400°C (μΩαη) 綜合 判定 @250°C @400°C @250〇C @400°C 35 Ai-1.0at%Si-1.0at%Ni-0.05at%La 1.1E-09 3.0E-09 〇 〇 〇 3.7 〇 36 AI-1.0at%Si-1.0at%Ni-0.1 at%La 9.5E-I0 2.9E-09 〇 〇 〇 3.7 〇 37 Al-1.0at%Si-l .0at°/〇Ni-0.5at%La 1. IE-09 4.9E-09 〇 〇 〇 3.9 〇 38 AI-1.0at%Si-1.0at%Ni-l .0at%La 2.3E-09 6.8E-09 〇 〇 〇 4.0 〇 43 A1-.0.1 at%Si-2.0at%Ni-0.35at%La 5.5E-09 1.5E-08 〇 〇 〇 3.8 〇 44 AI-0_3at%Si-2.0at%Ni-0_35at%La 7.5E-09 1.6E-08 〇 〇 〇 3.8 〇 45 Al-0.5at%Si-2.0at%Ni-0.35at%La 3.8E-09 2.9E-08 〇 〇 〇 3.9 〇 46 Λ1-1.0at%Si-2.0at%Ni-0.35at%La 3.7E-10 2.8E-09 〇 〇 〇 4.0 〇 47 Al-2.0at%Si-2.0at%Ni-0.35at%La 1.4E-09 9.9E-09 〇 〇 〇 4.4 X 53 Al-0.5at%Si-4.0at%Ni-0.35at%La 2.0E-09 2.7E-08 〇 〇 〇 4.0 〇 54 Al-0.5at%Si-5.0ato/〇Ni-0.35ato/〇La 2.1E-09 1.9E-08 〇 〇 〇 4.1 〇 55 Al-0.5at%Si-6.0at%Ni-0.35at%La 2.4E-09 1.8E-08 〇 〇 〇 4.2 〇 56 Al-0.5at%Si-7.0at°/〇Ni-0.35at°/〇La 1.8E-09 2.1E-08 〇 〇 〇 4.4 X
(注）1.電阻係數是否優良的判斷，以純A1的電阻係數的30%增加= 3.3χ1.3=4.3μΩαη爲基準，在其以上的爲 NG。 2. at%—原子％。 -19- (16)13543.76
表2 - a N〇 源-汲極 接觸電阻係數 (Qcm2) 判定 1 A1 1.0E-03 X 2 Cr 2.0E-04 〇 3 Al-0.1at%Si 1.0E-03 X 4 Al-0.3at%Si 2.0E-03 X 5 Al-0.5at%Si 2.1E-03 X 6 Al-1.0at%Si 3.0E-03 X 7 Al-2.0at%Si 3.0E-03 X 13 Al-0.5at%Si-0.1at°/〇Ni 2.0E-04 〇 14 Al-0.5at°/〇Si-0.5at%Ni 1.0E-04 〇 15 Al-0.5at%Si-1.0at%Ni 1.0E-04 〇 16 Al-0.5at%Si-2.0at°/〇Ni 9.0E-05 〇 17 Al-0.5at%Si-4.0at%Ni 5.0E-05 〇 18 Al-0.5at%Si-6.0at%Ni 3.0E-05 〇 25 Al-0.5at°/〇Si-1.0at%Ni-0.05at%La 8.0E-05 〇 26 Al-0.5at°/〇Si-1.0at%Ni-0.1 at%La 8.0E-05 〇 27 Al-0.5at°/〇Si-1,0at%Ni-0.5at%La 8.0E-05 〇 28 Al-0.5at°/〇Si-l .Oat%Ni-l .0at%La 9.0E-05 〇 29 Al-0.5at°/〇Si-l .0at°/〇Ni-l ,5at%La 1.0E-04 〇 -20- (17) (17)1354376 表2-b JV〇 源-汲極 接觸電阻 係數 (Qcm2) 判定 35 A1-1 .Oat%Si-1,0at%Ni-0.05at%La 9.0E-05 〇 36 Al-1 .Oat%Si-1.0at%Ni-0.1 at%La 9.0E-05 〇 37 Al-1 .Oat%Si-1,0at%Ni-0.5at%La 1.0E-04 〇 38 Al-1 .Oat%Si-1 .Oat%Ni-1 .Oat%La 1.0E-04 〇 43 Al-0.1 at%Si-2.0at%Ni-0.35at%La 9.0E-05 〇 44 Al-0.3at%Si-2.0at%Ni-0.35at%La 9.0E-05 〇 45 Al-0.5at%Si-2.0at%Ni-0.35at%La 1.0E-04 〇 46 Al-1,0at%Si-2.0at%Ni-0.35at%La 1.0E-04 〇 47 Al-2.0at%Si-2.0at%Ni-0.35at%La 9.0E-05 〇 53 Al-0.5at%Si-4.0at%Ni-0.35at%La 6.0E-05 〇 54 Al-0.5at%Si-5.0at%Ni-0.35at%La 5.0E-05 〇 55 Al-0.5at%Si-6.0at%Ni-0.35at%La 5.0E-05 〇 56 Al-0.5at%Si-7.0at%Ni-0.35at%La 4.0E-05 〇 【產業之可利用性】 由於本發明的薄膜電晶體基板無需在薄膜電晶體的半 導體層和源-汲極之間形成障壁金屬，所以具有優良的介 由濟性，可以適用於顯示裝置等。 【圖式簡單說明】 圖1是表示實施例的評價用元件（pn接合元件）的製 作製程的槪圖，其中，圖1(a)表示在p型低電阻Si基 板之上形成多晶矽膜；圖1 (b)表示向上述多晶矽膜植入 BF2+離子的情況；圖1 ( c )表示藉由退火將植入上述BF2 +離子後的多晶矽膜製成P型多晶矽膜；圖1(d)表示在 上述P型多晶矽膜之上形成η型多晶矽膜；圖1 (e)表示 -21 - (18)1354376 在上述η型多晶矽膜之上形成A丨合金膜後，進行蝕刻形 成評價用元件（pn接合元件）。 圖2是表示TFT (薄膜電晶體）元件的槪要的模式圖
-22 -

Claims (1)

  1. (1) 1354376 t 十、申請專利範圍 1. —種薄膜電晶體基板，其具有：薄膜電晶體的半 導體層；源極、汲極·，和透明導電膜，其特徵在於’具有 上述源極及汲極與上述薄膜電晶體的半導體層直接連接的 構造’並且上述源極及汲極由含有0.卜6·0原子％的Ni、 0_1~1.0原子％的La、0.1〜1.5原子％的Si的A1合金薄膜 構成。 2. 如申請專利範圍第1項之薄膜電晶體基板，其中 ，具有上述汲極與上述透明導電膜直接連接的構造。 3. 如申請專利範圍第1項之薄膜電晶體基板，其中 ，上述半導體層是多晶矽。 4. 如申請專利範圍第1項之薄膜電晶體基板，其中 ，上述A1合金薄膜由濺射法形成。 5- 一種顯示裝置，其特徵在於，設有申請專利範圍 第1〜4項中任一項所述的薄膜電晶體基板作爲薄膜電晶體 基板。 -23-
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